JP5174479B2

JP5174479B2 - レベル変換回路

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Inventors: 洋一飛田
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Description

本発明は、信号の振幅を変換するためのレベル変換回路に関し、特に、１種類の導電型の絶縁ゲート型電界効果トランジスタを用いて構成するレベル変換回路に関する。

信号の電圧レベルおよび振幅を変換するためのレベル変換回路は広く知られている。例えば下記の特許文献１においては、トランジスタとして全て同一の導電型のものだけを用いて構成したレベル変換回路が開示されている。このようにトランジスタの導電型を揃えることにより、製造プロセスの簡略化および低コスト化を図ることができる。

特許文献１の図１９に示されるレベル変換回路は、所定のリセット信号（ＰＯＲ）に応じて出力の初期値が一定のレベルに設定される（リセット動作）ように構成されている。それにより当該レベル変換回路が組み込まれる装置の初期動作の安定化を図ることができる。特許文献１ではその図２１に示されるように、リセット動作を行うリセット回路として、電源投入時の所定期間に活性化されるパワーオンリセット信号を生成するパワーオンリセット回路が用いられている。

またパワーオンリセット回路の別の構成例としては、特許文献２のようなものも知られている。

特開２００５−１２３５６号公報特開昭６３−２４６９１９号公報

特許文献１の図２１のパワーオンリセット回路は、比較的多くの回路を組み合わせて構成されており、相当の回路占有面積が必要とされる。そのためレベル変換回路においては小占有面積のリセット回路が望まれる。

また特許文献１の図１９のレベル変換回路はＮ型のトランジスタのみを用いて構成されている。当該レベル変換回路では、入力信号（ＩＮ）がＨレベルの期間、出力端子（ノード２）をプルダウンするトランジスタ（６）（以下「プルダウントランジスタ」）がオンになり、出力信号がＬレベルに設定される。従って入力信号がＨレベルの期間は、当該プルダウントランジスタがオンを維持するように、そのゲート・ソース間電圧をしきい値電圧以上に維持する必要がある。

しかし当該レベル変換回路においては、プルダウントランジスタのゲートに接続したトランジスタ（２００）のリーク電流によってプルダウントランジスタのゲート電圧が低下することが懸念される。そのため、入力信号のパルス幅が非常に広い（Ｈレベルの期間が長い）場合には、ゲート・ソース間電圧をしきい値電圧以上に維持することができなくなり、プルダウントランジスタがオフになって出力信号のレベルが不要に反転する可能性がある。

本発明は以上のような問題を解決するためのものであり、トランジスタとして単一導電型のもののみが用いられたレベル変換回路において、小占有面積のリセット回路を提供すると共に、より広いパルス幅を有する入力信号にも対応可能なレベル変換回路を提供することを目的とする。

本発明に係るレベル変換回路は、第１電源および第２電源を有し、前記第１電源および第２電源の電圧の差よりも小さな振幅を有する入力信号を、前記第１電源の電圧に対応する電圧レベルと第２電源の電圧に対応する電圧レベルとの間で変化する信号にレベル変換するレベル変換回路であって、前記入力信号を受ける入力端子と、レベル変換された信号が出力される第１出力ノードと、所定のリセット信号を受けるリセット端子と、前記第１出力ノードと前記第１電源との間に接続し、第１容量素子を介して前記入力端子に接続したゲートを有する所定導電型の第１トランジスタと、前記第１トランジスタのゲートが接続する第１ノードと前記第１電源との間に接続し、第２容量素子を介して前記リセット端子に接続したゲートを有する前記所定導電型の第２トランジスタと、前記第２電源と前記第１出力ノードとの間に接続した第１電流駆動素子と、前記第２トランジスタのゲートが接続する第２ノードと前記第１電源との間に接続した第２電流駆動素子と、前記第１トランジスタのゲートと第３電源との間に接続した第３電流駆動素子とを備えるものである。

本発明によれば、使用されるトランジスタは全て同一導電型のものであるので製造プロセスの簡略化およびコストの削減に寄与できる。またレベル変換後の信号を出力するための第１トランジスタのゲートには、入力信号が第１容量素子による結合を介して供給される。よって入力信号の電圧レベルに関わらず、第１および第２電源に対応した電圧レベルにレベル変換した信号を出力することができる。

また第１ノードを所定のレベルに初期化するリセット回路は、第２トランジスタ、第２容量素子および第２電流駆動素子から成る簡易な構成であり、小占有面積にて形成可能である。

以下、本発明の実施の形態を、図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。

また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはＺｎＯ等の化合物半導体などを用いることができる。

よく知られているように、トランジスタは、それぞれ制御電極（狭義にはゲート（電極））と、一方の電流電極（狭義にはドレイン（電極）またはソース（電極））と、他方の電流電極（狭義にはソース（電極）またはドレイン（電極））とを含む少なくとも三つの電極を有する素子である。トランジスタは、ゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えばＮ型トランジスタであれば、相対的に電位の高い電極をドレイン、低い電極をソースと呼称する（Ｐ型トランジスタの場合はその逆となる）。

特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはＳＯＩ、ガラス、樹脂などの絶縁性基板であってもよい。

また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とは、その他の要素（素子やスイッチなど）を介しての接続であるが実質的に直接接続されているのと等価な状態をも含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。

＜実施の形態１＞
図１は、本発明の実施の形態１に係るレベル変換回路の構成を示す図である。本実施の形態ではＮ型トランジスタを用いて構成したレベル変換回路について説明する。Ｎ型トランジスタは、ゲートがソースに対しハイ（Ｈ）レベルになると活性状態（オン状態、導通状態）となり、同じくロー（Ｌ）レベルで非活性状態（オフ状態、非導通状態）となるので、本実施の形態では信号のＨレベルを活性レベル、Ｌレベルを非活性レベルとして説明する。

図１のレベル変換回路は、Ｈレベルが電圧ＶＤＤでありＬレベルが基準電圧ＧＮＤである入力信号ＩＮＳを、Ｈレベルが電圧ＶＤＤ以上の正電圧ＶＨでありＬレベルが基準電圧ＧＮＤよりも低い負電圧−ＶＬである出力信号／ＯＵＴＳに変換するものである。但し、出力信号／ＯＵＴＳの論理値（ハイ（Ｈ）またはロー（Ｌ））は、入力信号ＩＮＳを反転した値をとる。電圧ＶＨは、電圧ＶＤＤと同じ電圧であってもよいし、異なる電圧であってもよい。つまりこのレベル変換回路は、入力信号ＩＮＳ（振幅：ＶＤＤ−ＧＮＤ）を、それよりも大きな振幅を有する出力信号／ＯＵＴＳ（振幅：ＶＨ−（−ＶＬ）＝ＶＨ＋ＶＬ）に変換するものである。なお、基準電圧ＧＮＤは、各電圧の基準レベルとなるものであり通常は接地電圧レベルである。

図１の如く、当該レベル変換回路は、トランジスタＱ４Ａ，Ｑ５Ａ，Ｑ６Ａと、抵抗素子Ｒ１Ａ，Ｒ２Ａと、容量素子Ｃ１Ａ，Ｃ２Ａとから構成されている。このレベル変換回路に用いられる上記トランジスタＱ４Ａ，Ｑ５Ａ，Ｑ６Ａは、全てＮ型の絶縁ゲート型電界効果トランジスタである。

電圧ＶＨが供給されるハイ側電源（第２電源）ノードＳ４と、電圧−ＶＬが供給されるロー側電源（第１電源）ノードＳ３との間には、抵抗素子Ｒ１ＡおよびトランジスタＱ４Ａ（第１トランジスタ）が直列に接続される。本実施の形態では、抵抗素子Ｒ１ＡとトランジスタＱ４Ａとの間の接続ノードＮ４Ａ（第１出力ノード）が、出力信号／ＯＵＴＳを出力するための出力端子ＯＵＴとなる。即ち、抵抗素子Ｒ１Ａはハイ側電源ノードＳ４と出力端子ＯＵＴ（ノードＮ４Ａ）との間に接続し、トランジスタＱ４Ａは出力端子ＯＵＴとロー側電源ノードＳ３との間に接続する。

容量素子Ｃ１Ａ（第１容量素子）は、入力信号ＩＮＳが供給される入力端子ＩＮとトランジスタＱ４Ａのゲートが接続するノードＮ１Ａ（第１ノード）との間に接続し、入力端子ＩＮとノードＮ１Ａとを容量結合している。

トランジスタＱ５Ａ（第３トランジスタ）並びにトランジスタＱ６Ａ（第２トランジスタ）は共にノードＮ１Ａとロー側電源ノードＳ３の間に接続される。但し、トランジスタＱ５ＡのゲートはノードＮ４Ａ（出力端子ＯＵＴ）に接続され、トランジスタＱ６Ａのゲートは容量素子Ｃ２Ａ（第２容量素子）を介して所定のリセット信号ＲＳＴＳが供給されるリセット端子ＲＳＴに接続される。容量素子Ｃ２Ａは、トランジスタＱ６Ａのゲートが接続するノードＮ２Ａ（第２ノード）とリセット端子ＲＳＴとを容量結合している。また抵抗素子Ｒ２Ａは、ノードＮ２Ａとロー側電源ノードＳ３との間に接続される。

容量素子Ｃ２Ａ、トランジスタＱ６Ａおよび抵抗素子Ｒ２Ａから成る回路は、当該レベル変換回路の出力端子ＯＵＴの初期値を一定の値に設定するためのリセット回路を構成している。当該リセット回路は、リセット信号ＲＳＴＳに応じてトランジスタＱ４Ａをオフにすることにより、出力信号／ＯＵＴＳの初期値をＨレベル（電圧ＶＨ）に設定する。抵抗素子Ｒ１Ａは、ハイ側電源ノードＳ４から出力端子ＯＵＴ（ノードＮ４Ａ）へ流れる電流を制御する電流駆動素子として機能し、同様に抵抗素子Ｒ２Ａは、ノードＮ２Ａからロー側電源ノードＳ３へ流れる電流を制御する電流駆動素子として機能する。ここで、抵抗素子Ｒ１Ａ，Ｒ２Ａの抵抗値をそれぞれＲ１，Ｒ２、容量素子Ｃ１Ａ，Ｃ２Ａの容量値をそれぞれＣ１、Ｃ２と定義する。

図２は、図１に示したレベル変換回路の動作を示す信号波形図である。以下、図２を参照して、図１に示すレベル変換回路の動作について説明する。ここではレベル変換回路に入力される入力信号ＩＮＳ及びリセット信号ＲＳＴＳの各々は、電圧ＶＤＤのハイ側電圧源により駆動される不図示の外部回路（当該レベル変換回路が形成された基板外の回路）によって生成されるものであり、それぞれＨレベルが電圧ＶＤＤ、Ｌレベルが基準電圧ＧＮＤの信号である。またリセット信号ＲＳＴＳは、各電圧源の投入直後の一定期間活性化される（Ｈレベルになる）パワーオンリセット信号であるとする。

時刻ｔ０は電圧ＶＨ，−ＶＬ，ＶＤＤの電圧源が投入された直後の初期状態であり、このときの入力信号ＩＮＳおよびリセット信号ＲＳＴＳは、共にＬレベル（ＧＮＤ）であるとする。

電圧源投入の直後では、当該レベル変換回路のノードＮ１Ａの電圧レベル（電位）は不定状態にある。例えば各電圧源が供給されている状態から停電等により電圧源が切断されたケースでは、切断時の動作状態によってはノードＮ１ＡにＨレベルの電圧が残る場合がある。その場合、電圧源の投入時点でトランジスタＱ４Ａはオンになっており、出力端子ＯＵＴ（出力信号／ＯＵＴＳ）はＬレベルになる。

この状態から入力信号ＩＮＳがＬレベルからＨレベルに変化すると、容量素子Ｃ１Ａを介する結合により、ノードＮ１Ａの電圧レベルはその変化分だけ高くなるがＨレベルであることに変わりはなく、トランジスタＱ４Ａはオンに維持されるので出力端子ＯＵＴのレベルはＬレベルから変化しない。続いて入力信号ＩＮＳがＨレベルからＬレベルに変化しても、ノードＮ１Ａはその変化分だけ低くなるがやはりＨレベルのままであり、出力信号／ＯＵＴＳはＬレベルに維持される。つまり当該レベル変換回路において、出力信号／ＯＵＴＳが入力信号ＩＮＳに応じて変化しないという誤動作が生じる。

ここでは図２の如く、ノードＮ１Ａの初期状態のレベルとして、Ｈレベル（−ＶＬ＋ＶＸＨ）を想定する。よって時刻ｔ０ではトランジスタＱ４Ａがオンしており、出力端子ＯＵＴ（出力信号／ＯＵＴＳ）はＬレベルになる。なお、このときの出力信号／ＯＵＴＳのＬレベルの電圧は−ＶＬ＋ΔＶＬ１となる。電圧ΔＶＬ１は、抵抗素子Ｒ１ＡとトランジスタＱ４Ａのオン抵抗の比により定まる出力オフセット電圧である。

出力端子ＯＵＴがＬレベルであるので、トランジスタＱ５Ａはオフしている。またノードＮ２Ａは抵抗素子Ｒ２Ａを通してＬレベル（−ＶＬ）になるため、トランジスタＱ６Ａもオフになっている。

そして時刻ｔ１で、リセット信号ＲＳＴＳがＬレベル（ＧＮＤ）からＨレベル（ＶＤＤ）に変化すると、この電圧変化が容量素子Ｃ２Ａを介してトランジスタＱ６Ａのゲート（ノードＮ２Ａ）に伝達される。ノードＮ２Ａには、トランジスタＱ６Ａのゲート容量や配線容量等を含む寄生容量が存在しており、当該寄生容量はこのときのノードＮ２Ａの電圧変化を抑制するように働く。本実施の形態では、容量素子Ｃ２Ａの容量値Ｃ２は、その寄生容量に対して充分大きく設定されており、時刻ｔ１におけるノードＮ２Ａの電圧変化は、リセット信号ＲＳＴＳの電圧変化と同じくＶＤＤであるとする。つまり時刻ｔ１では、ノードＮ２Ａの電圧は、−ＶＬからＶＤＤだけ上昇してＶＤＤ−ＶＬとなる。

ノードＮ２Ａの電圧が上昇すると、トランジスタＱ６Ａのゲート・ソース間電圧がＶＤＤとなる。するとトランジスタＱ６Ａがオンし（トランジスタＱ６Ａのしきい値電圧は電圧ＶＤＤよりも充分低く設定されている）、ノードＮ１ＡがＬレベルに初期化される。応じてトランジスタＱ４Ａがオフになり、出力端子ＯＵＴは抵抗素子Ｒ１Ａを介してハイ側電源ノードＳ４から充電され、出力信号／ＯＵＴＳの初期値はＨレベル（ＶＨ）になる。出力信号／ＯＵＴＳがＨレベルになると、トランジスタＱ５Ａはオンになり、トランジスタＱ６Ａと共にノードＮ１Ａを低インピーダンスのＬレベルにする。

このように本実施の形態のレベル変換回路では、電圧源が投入された直後に、容量素子Ｃ２Ａ、抵抗素子Ｒ２ＡおよびトランジスタＱ６Ａから成るリセット回路が、リセット信号ＲＳＴＳに応じてノードＮ１ＡをＬレベルにすることで出力信号／ＯＵＴＳをＨレベルに初期化するリセット動作を行うため、上記した誤動作の問題は解決される。

また当該リセット回路においては、ノードＮ１Ａのレベルを初期化するトランジスタＱ６Ａのゲートに、容量素子Ｃ２Ａによる容量結合を介してリセット信号ＲＳＴＳが供給されるので、リセット信号ＲＳＴＳの電圧レベルを問わずリセット動作を行うことができる。よって外部から供給される信号をリセット信号ＲＳＴＳに容易に対応可能である。当該リセット回路は、容量素子Ｃ２Ａ、抵抗素子Ｒ２ＡおよびトランジスタＱ６Ａから成るシンプルな構成であるので小占有面積で実現可能である。

再び図２を参照し、時刻ｔ１でノードＮ２Ａの電圧レベルが−ＶＬから上昇すると、ノードＮ２Ａは抵抗素子Ｒ２Ａを通して放電されることとなるが、抵抗素子Ｒ２Ａは高い抵抗値を有しており、ノードＮ２Ａからロー側電源ノードＳ３へ流れる電流を制限する電流制限素子として機能する。よって抵抗素子Ｒ２Ａの抵抗値Ｒ２と容量素子Ｃ２Ａの容量値Ｃ２との積で決定される時定数はリセット信号ＲＳＴＳの活性期間（Ｈレベルになる期間）よりも充分に大きくなり、ノードＮ２Ａの電圧レベルはＶＤＤ−ＶＬからその時定数に従って僅かずつ低下する。

時刻ｔ２で、リセット信号ＲＳＴＳがＨレベル（ＶＤＤ）からＬレベル（ＧＮＤ）に変化すると、この電圧変化が容量素子Ｃ２Ａを介してノードＮ２Ａに伝達され、ノードＮ２Ａの電圧レベルはＶＤＤだけ低下する。図２に示すように、時刻ｔ２におけるノードＮ２Ａの電圧レベルが時刻ｔ１から電圧ΔＶＨだけ低下しているとすると、ノードＮ２Ａの電圧レベルはその分だけ−ＶＬよりも低くなり、−ＶＬ−ΔＶＨのＬレベルとなる。これにより、トランジスタＱ６Ａがオフになるが、トランジスタＱ５Ａはオンしているので引き続きノードＮ１Ａは低インピーダンスのＬレベル（−ＶＬ）である。

時刻ｔ２以降、ノードＮ２Ａのレベルは、抵抗素子Ｒ２Ａと容量素子Ｃ２Ａにより決定される時定数に従い僅かずつ電圧−ＶＬに向かって上昇する。

そして時刻ｔ３において、入力信号ＩＮＳが、Ｌレベル（ＧＮＤ）からＨレベル（ＶＤＤ）に変化すると、この電圧変化が、容量素子Ｃ１Ａを介してノードＮ１Ａに伝達される。ノードＮ１Ａには、トランジスタＱ４Ａのゲート容量や配線容量等の寄生容量が存在し、それがノードＮ１Ａの電圧変化を抑制するように働く。ここでは当該寄生容量に対して容量素子Ｃ１Ａの容量値Ｃ１が充分大きく設定されており、ノードＮ１Ａの電圧変化は入力信号ＩＮＳの電圧変化と同じくＶＤＤであるとする。つまりノードＮ１Ａの電圧は、−ＶＬからＶＤＤだけ上昇してＶＤＤ−ＶＬとなる。

ノードＮ１Ａの電圧がＶＤＤ−ＶＬに上昇すると、トランジスタＱ４Ａのゲート・ソース間電圧はＶＤＤとなる。するとトランジスタＱ４Ａがオンし（トランジスタＱ４Ａのしきい値電圧は電圧ＶＤＤよりも充分低く設定されている）、出力端子ＯＵＴ（出力信号／ＯＵＴＳ）の電圧レベルは−ＶＬ＋ΔＶＬ２まで低下してＬレベルになる。ここで電圧ΔＶＬ２は、抵抗素子Ｒ１ＡとトランジスタＱ４Ａのオン抵抗の比により決定される出力オフセット電圧である。

時刻ｔ１での出力オフセット電圧ΔＶＬ１と、時刻ｔ３での出力オフセット電圧ΔＶＬ２との差は、トランジスタＱ４Ａのゲート（ノードＮ１Ａ）の電圧レベルの違いによるものである。通常はＶＸＨ≦ＶＤＤであるので、ΔＶＬ１≧ΔＶＬ２の関係になる。

時刻ｔ４において、入力信号ＩＮＳがＨレベル（ＶＤＤ）からＬレベル（ＧＮＤ）に変化すると、この電圧変化が、容量素子Ｃ１Ａを介してノードＮ１Ａに伝達され、ノードＮ１Ａの電圧レベルはＶＤＤだけ低下する。これによりトランジスタＱ４Ａがオフとなり、出力端子ＯＵＴが抵抗素子Ｒ１Ａを通して充電され、出力信号／ＯＵＴＳは再びＨレベル（ＶＨ）になる。

以降は、入力信号ＩＮＳがＨレベル（ＶＤＤ）になる毎に、上記の時刻ｔ３〜時刻ｔ４の動作が繰り返し行われる。

本実施の形態のレベル変換回路は、以上の動作により、電圧ＶＤＤおよびＧＮＤの間で変化する入力信号ＩＮＳを、電圧ＶＨと電圧−ＶＬ＋ΔＶＬ２の間で変化する出力信号／ＯＵＴＳに変換することができる。電圧ΔＶＬ２の値は、出力信号／ＯＵＴＳのＬレベル（−ＶＬ＋ΔＶＬ２）が、当該レベル変換回路の次段の回路の入力論理しきい値レベルを下回る程度に小さい値に設定する必要がある。電圧ΔＶＬ２の値は、トランジスタＱ４Ａにおけるゲート・ソース間電圧がＶＤＤのときのチャネル抵抗の値と、抵抗素子Ｒ１Ａの抵抗値Ｒ１とにより定まる。これらのパラメータを適切に設定することにより、電圧ΔＶＬ２を充分に小さくすることができる。

ここで抵抗素子Ｒ１Ａの抵抗値は、出力信号／ＯＵＴＳの充分な立ち上がり速度が得られる範囲で、大きいことが好ましい。抵抗素子Ｒ１Ａの抵抗値が小さい場合、電圧ΔＶＬ２を小さくするためにトランジスタＱ４Ａのオン抵抗をさらに小さくする必要があるので、Ｌレベルの出力信号／ＯＵＴＳを出力する際に、抵抗素子Ｒ１ＡおよびトランジスタＱ４Ａを流れる貫通電流が大きくなり、消費電力が増大する問題が生じるからである。つまり抵抗素子Ｒ１Ａは、電圧ΔＶＬ２の低減および消費電力の削減を目的として、電流制限素子として機能することが望ましい。

［変更例１］
以上の説明では、レベル変換回路のリセット端子ＲＳＴに、外部回路で生成されたリセット信号ＲＳＴＳが入力される例を示した。変更例１では、リセット信号ＲＳＴＳを図３に示すような内部回路（レベル変換回路と同一基板上の回路）で生成させる。

図３はリセット信号ＲＳＴＳを生成するパワーオンリセット回路ＰＯＲを模式的に示している。図３のパワーオンリセット回路ＰＯＲは、電圧源ＶＨが投入されたときにリセット信号ＲＳＴＳとして単発のパルス（パワーオンリセット信号）を出力するものである。つまりリセット信号ＲＳＴＳは、図４の如く、電圧ＶＨの電圧源の立ち上がりとほぼ同時にそのレベルが活性化し（Ｈレベルになる）、その所定の時間後に非活性化する（Ｌレベルになる）正極性の単発パルスである。

つまり図３のパワーオンリセット回路ＰＯＲが出力するリセット信号ＲＳＴＳは、電圧ＶＨの電圧源投入前は基準電圧ＧＮＤのＬレベルであり、電圧ＶＨの電圧源投入時（電源レベルが安定あるいは所定レベルに到達したとき）に、電圧ＶＨのＨレベルに変化する。そして一定時間が経過すると、リセット信号ＲＳＴＳは基準電圧ＧＮＤのＬレベルに戻り、その後の定常状態ではそのＬレベルを維持する。

例えば、特許文献２の図１に、１つのハイ側電圧源と１つのロー側電圧源により駆動され、トランジスタとして同一導電型のものを用いて構成可能なパワーオンリセット回路の例が開示されている。同図１の回路には２つのＮ型トランジスタと４つのインバータが示されているが、それらのインバータとして、例えばドライバ素子および負荷素子の両方をＮ型トランジスタで構成したインバータや、ドライバ素子をＮ型トランジスタ、負荷素子を抵抗素子で構成したインバータを採用すれば、当該パワーオンリセット回路を構成するトランジスタの導電型をＮ型のみにすることができる。

そしてハイ側電源電圧として電圧ＶＨ、ロー側電源電圧として基準電圧ＧＮＤを用いれば、特許文献２の図１の回路を用いて、本明細書図３のパワーオンリセット回路ＰＯＲを実現できる。特に特許文献２の図１の回路の出力段のインバータ（特許文献２の図１におけるインバータ１４）の負荷素子として抵抗素子を用いれば、Ｈレベルが電圧ＶＨでありＬレベルが基準電圧ＧＮＤである図４のようなパワーオンリセット信号（リセット端子ＲＳＴ）を得ることができる。

このように図３のパワーオンリセット回路ＰＯＲとして、Ｎ型トランジスタのみを用いて構成された回路を採用すれば、同じくＮ型トランジスタのみを用いて構成された図１のレベル変換回路と同じ基板上にそれを形成するためのプロセスが容易になるという利点が得られる。

本変更例においても、図１に示したレベル変換回路の動作は図２を用いて説明したものと同様である。つまり当該レベル変換回路では、電圧源投入時（時刻ｔ１）に、内部回路で生成されたリセット信号ＲＳＴＳに応じてトランジスタＱ６Ａがオンになり、ノードＮ１Ａが電圧−ＶＬに初期化される。その結果トランジスタＱ４Ａがオフになり、当該レベル変換回路の出力信号／ＯＵＴＳの初期値はＨレベル（ＶＨ）となる。

このように、レベル変換回路のノードＮ１Ａおよび出力端子ＯＵＴ（出力信号／ＯＵＴＳ）のレベルを適切に初期化するリセット動作により、電圧源投入時にノードＮ１Ａのレベルが不安定であることに起因する誤動作の問題を解決することができる。

なお、特許文献２の図１の回路において、パワーオンリセット信号を出力するインバータのハイ側電源電圧として電圧ＶＤＤを用いてもよく、その場合には、図２に示したようなＨレベルが電圧ＶＤＤのパワーオンリセット信号（リセット端子ＲＳＴ）を得ることができる。

［変更例２］
先に述べたように、図１のレベル変換回路の抵抗素子Ｒ１Ａは、ハイ側電源ノードＳ４から出力端子ＯＵＴ（ノードＮ４Ａ）へ流れる電流を制御する電流駆動素子として機能し、同様に抵抗素子Ｒ２Ａは、ノードＮ２Ａからロー側電源ノードＳ３へ流れる電流を制御する電流駆動素子として機能する。

図５は、図１の回路図の抵抗素子Ｒ１Ａ、Ｒ２Ａを、それぞれ電流駆動素子Ｉ１Ａ，Ｉ２Ａ（第１および第２電流駆動素子）の機能ブロックとして置き換えて表した広義の回路図である。電流駆動素子Ｉ１Ａ，Ｉ２Ａとしては、図１の抵抗素子Ｒ１Ａ、Ｒ２Ａとそれぞれ同程度の電流駆動力（電流を流す能力）を有するものであれば、抵抗素子以外の要素を用いて構成してもよい。ここでも電流駆動素子Ｉ２Ａは、ノードＮ２Ａからロー側電源ノードＳ３へ流れる電流を制限する電流制限素子として機能する。

例えば図６（ａ）の如く、ハイ側電源ノードＳ４と出力端子ＯＵＴ（ノードＮ４Ａ）との間に接続する電流駆動素子Ｉ１Ａとして、抵抗素子Ｒ１Ａと同程度の電流駆動力を有する定電流源ＣＳ１Ａを用いてもよい。電流駆動素子Ｉ１Ａとして定電流源ＣＳ１Ａを用いた場合、定電流源ＣＳ１Ａの駆動電流を調整することにより出力信号／ＯＵＴＳの立ち上がり速度（出力端子ＯＵＴの充電速度）を正確に設定することができる。この場合、出力信号／ＯＵＴＳのＬレベルは、定電流源ＣＳ１Ａが流す電流とトランジスタＱ４Ａのオン抵抗とに従って決まる。

同様に、ノードＮ２Ａとロー側電源ノードＳ３との間に接続する電流駆動素子Ｉ２Ａとして、図６（ｂ）の如く、抵抗素子Ｒ２Ａと同程度の電流駆動力を有する定電流源ＣＳ２Ａを用いてもよい。電流駆動素子Ｉ２Ａとして定電流源ＣＳ２Ａを用いた場合、定電流源ＣＳ２Ａの駆動電流を調整することによりノードＮ１Ａの放電速度を正確に設定することができる。また定電流源ＣＳ２Ａの駆動電流量を充分小さくすれば、ノードＮ２Ａの電圧低下量ΔＶＨ（図２参照）を充分に小さくすることができる。

［変更例３］
本変更例では、電流駆動素子Ｉ１Ａ，Ｉ２ＡとしてＮ型トランジスタを用いる例を示す。即ち、電流駆動素子Ｉ１Ａとして、図７（ａ）の如く、ゲートとドレインがハイ側電源ノードＳ４に接続し、ソースが出力端子ＯＵＴ（ノードＮ４Ａ）に接続したトランジスタＱ１Ａを用いる。即ち当該トランジスタＱ１Ａはダイオード接続されており、抵抗モードで動作する（オン抵抗が抵抗素子として機能する）。そのオン抵抗は図１の抵抗素子Ｒ１Ａと同程度に設定される。この場合、出力信号／ＯＵＴＳのＬレベルは、トランジスタＱ１Ａ，Ｑ４Ａのオン抵抗比により決定される。

同様に電流駆動素子Ｉ２Ａとして、図７（ｂ）の如く、ゲートとソースがノードＮ２Ａに接続し、ドレインがロー側電源ノードＳ３に接続したトランジスタＱ２Ａを用いる。即ち当該トランジスタＱ２Ａはダイオード接続され、抵抗モードで動作する。トランジスタＱ２Ａのオン抵抗は図１の抵抗素子Ｒ２Ａと同程度に設定される。

また電流駆動素子Ｉ２Ａとしては、図７（ｃ）の如く、ソースがノードＮ２Ａに接続し、ドレインがロー側電源ノードＳ３に接続したトランジスタＱ２Ａを用い、そのゲートを基準電圧ＧＮＤが供給される基準電源ノードＳ１に接続させてもよい。この場合もトランジスタＱ２Ａは、オン抵抗が図１の抵抗素子Ｒ２Ａと同程度に設定されており、抵抗モードで動作するのに変わりはないが、非飽和領域で動作することになる。なお図７（ｃ）の例においては、トランジスタＱ２Ａのゲートには当該トランジスタＱ２Ａがオンになる電圧が供給されていればよいので、基準電圧ＧＮＤに代えて、例えば電圧ＶＤＤあるいは電圧ＶＨを供給してもよい。

このように電流駆動素子Ｉ１Ａ，Ｉ２Ａを、駆動能力を制限したトランジスタにより構成することにより、小占有面積の電流駆動素子Ｉ１Ａ，Ｉ２Ａを実現することができる。また電流駆動素子Ｉ１Ａ，Ｉ２Ａが、他のトランジスタＱ４Ａ，Ｑ５Ａ，Ｑ６Ａと同じＮ型トランジスタで構成されるため、それらを同一プロセスで形成することができ、製造工程数の低減を図ることができる。

以上のように実施の形態１によれば、トランジスタとしてＮ型トランジスタのみを用いて構成されたレベル変換回路において、リセット動作を小占有面積のリセット回路によって行うことができる。

＜実施の形態２＞
実施の形態２ではＰ型トランジスタを用いて構成した本発明に係るレベル変換回路について説明する。Ｐ型トランジスタは、ゲートがソースに対しＬレベルになると活性状態（オン状態、導通状態）となり、同じくＨレベルで非活性状態（オフ状態、非活性状態）となるので、本実施の形態では、信号のＬレベルを活性レベル、Ｈレベルを非活性レベルとして説明する。

図８は、実施の形態２に係るレベル変換回路の構成を示す図である。このレベル変換回路は、Ｈレベルが電圧ＶＤＤでありＬレベルが基準電圧ＧＮＤである入力信号ＩＮＳを、Ｈレベルが電圧ＶＨＧでありＬレベルが電圧ＶＬＷである出力信号／ＯＵＴＳに変換するものである。電圧ＶＨＧは、電圧ＶＤＤよりも高いものである。電圧ＶＬＷは、基準電圧ＧＮＤと同じもの、基準電圧ＧＮＤより高いもの、基準電圧ＧＮＤより低いもののいずれであってもよいが、出力信号／ＯＵＴＳの振幅（ＶＨＧ−ＶＬＧ）が、入力信号ＩＮＳの振幅（ＶＤＤ−ＧＮＤ）よりも大きくなるように設定されている。実使用上では、電圧ＶＬＷは、Ｎ型トランジスタを用いた場合のロー側電圧レベル（電圧−ＶＬ）と同じに設定される。

図８の如く、当該レベル変換回路は、トランジスタＱ４Ｂ，Ｑ５Ｂ，Ｑ６Ｂと、容量素子Ｃ１Ｂ，Ｃ２Ｂと、電流駆動素子Ｉ１Ｂ，Ｉ２Ｂとから構成されている。このレベル変換回路に用いられる上記トランジスタＱ４Ｂ，Ｑ５Ｂ，Ｑ６Ｂは、全てＰ型の絶縁ゲート型電界効果トランジスタである。

電流駆動素子Ｉ１Ｂ，Ｉ２Ｂは、それぞれ実施の形態１の電流駆動素子Ｉ１Ａ，Ｉ２Ａと同様に、所定の電流駆動力を有するものであればよく、例えば抵抗素子、定電流源、抵抗モードで動作するＰ型トランジスタ等で構成することができる。

電圧ＶＬＷが供給されるロー側電源（第２電源）ノードＳ５と、電圧ＶＬＧが供給されるハイ側電源（第１電源）ノードＳ６との間には、電流駆動素子Ｉ１Ｂ（第１電流駆動素子）およびトランジスタＱ４Ｂ（第１トランジスタ）が直列に接続される。本実施の形態では、電流駆動素子Ｉ１ＢおよびトランジスタＱ４Ｂの間の接続ノードＮ４Ｂ（第１出力ノード）が、出力信号／ＯＵＴＳを出力するための出力端子ＯＵＴとなる。即ち、電流駆動素子Ｉ１Ｂはロー側電源ノードＳ５と出力端子ＯＵＴ（ノードＮ４Ｂ）との間に接続し、トランジスタＱ４Ｂは出力端子ＯＵＴとハイ側電源ノードＳ６との間に接続する。

容量素子Ｃ１Ｂ（第１容量素子）は、入力信号ＩＮＳが入力される入力端子ＩＮとトランジスタＱ４Ｂのゲートが接続するノードＮ１Ｂ（第１ノード）との間に接続され、入力端子ＩＮとノードＮ１Ｂとの間を容量結合している。

トランジスタＱ５Ｂ，Ｑ６Ｂは共にノードＮ１Ｂとハイ側電源ノードＳ６の間に接続されるが、トランジスタＱ５Ｂ（第３トランジスタ）のゲートは出力端子ＯＵＴ（ノードＮ４Ｂ）に接続され、トランジスタＱ６Ｂ（第２トランジスタ）のゲートは容量素子Ｃ２Ｂ（第２容量素子）を介して所定のリセット信号ＲＳＴＳが入力されるリセット端子ＲＳＴに接続される。即ち容量素子Ｃ２Ｂは、トランジスタＱ６Ｂのゲートが接続するノード（ノードＮ２Ｂ）とリセット端子ＲＳＴとを容量結合している。電流駆動素子Ｉ２Ｂ（第２電流駆動素子）は、ノードＮ２Ｂとハイ側電源ノードＳ６との間に接続される。

容量素子Ｃ２Ｂ、トランジスタＱ６Ｂおよび電流駆動素子Ｉ２Ｂから成る回路は、ノードＮ１Ｂおよび出力端子ＯＵＴのレベルを初期化するリセット動作を行うリセット回路として機能している。即ち当該リセット回路は、リセット信号ＲＳＴＳに応じてノードＮ１ＢをＨレベルにし、トランジスタＱ４Ｂをオフにすることで出力信号／ＯＵＴＳをＬレベル（ＶＬＷ）に設定する。

図９は、図８に示したレベル変換回路の動作を示す信号波形図である。以下、図９を参照して、図８に示すレベル変換回路の動作について説明する。ここで、レベル変換回路に入力される入力信号ＩＮＳ及びリセット信号ＲＳＴＳの各々は、電圧ＶＤＤのハイ側電圧源により駆動される外部回路（図示せず）によって生成されるものとする。即ち入力信号ＩＮＳ及びリセット信号ＲＳＴＳは、それぞれＨレベルが電圧ＶＤＤ、Ｌレベルが基準電圧ＧＮＤの信号である。またリセット信号ＲＳＴＳは、各電圧源の投入直後の一定期間活性化される（Ｌレベルになる）パワーオンリセット信号である。

時刻ｔ１０は電圧ＶＨＧ，ＶＬＷ，ＶＤＤの電圧源が投入された直後の初期状態であり、このときの入力信号ＩＮＳおよびリセット信号ＲＳＴＳは、共にＨレベル（ＶＤＤ）であるとする。また、ノードＮ１Ｂの初期状態のレベルとして、Ｌレベル（電圧ＶＸＬ）を想定する。よって時刻ｔ１０ではトランジスタＱ４Ｂがオンしており、出力端子ＯＵＴ（出力信号／ＯＵＴＳ）はＨレベルになる。なお、このときの出力信号／ＯＵＴＳのＨレベルの電圧はＶＨＧ＋ΔＶＨ１となる。電圧ΔＶＨ１は、電流駆動素子Ｉ１Ｂを流れる電流とトランジスタＱ４Ｂのオン抵抗により定まる出力オフセット電圧である。

出力端子ＯＵＴがＨレベルであるので、トランジスタＱ５Ｂはオフしている。またノードＮ２Ｂは電流駆動素子Ｉ２Ｂを通して充電されてＨレベル（ＶＨＧ）になるため、トランジスタＱ６Ｂもオフになっている。

そして時刻ｔ１１で、リセット信号ＲＳＴＳがＨレベル（ＶＤＤ）からＬレベル（ＧＮＤ）に変化すると、この電圧変化が容量素子Ｃ２Ｂを介してトランジスタＱ６Ｂのゲート（ノードＮ２Ｂ）に伝達される。ノードＮ２Ｂには、トランジスタＱ６Ｂのゲート容量や配線容量等を含む寄生容量が存在しており、当該寄生容量はこのときのノードＮ２Ｂの電圧変化を抑制するように働く。本実施の形態では、容量素子Ｃ２Ｂの容量値Ｃ２は、その寄生容量に対して充分大きく設定されており、時刻ｔ１１におけるノードＮ２Ｂの電圧変化は、リセット信号ＲＳＴＳの電圧変化と同じくＶＤＤであるとする。つまり時刻ｔ１１では、ノードＮ２Ｂの電圧は、ＶＨＧからＶＤＤだけ低下してＶＨＧ−ＶＤＤとなる。

このようにノードＮ２Ｂの電圧が下降すると、トランジスタＱ６Ｂのゲート・ソース間電圧がＶＤＤとなる。するとトランジスタＱ６Ｂがオンし（トランジスタＱ６Ｂのしきい値電圧は電圧ＶＤＤよりも充分小さく設定されている）、ノードＮ１ＢがＨレベルに初期化される。応じてトランジスタＱ４Ｂがオフになり、出力端子ＯＵＴは電流駆動素子Ｉ１Ｂを介してロー側電源ノードＳ５へ放電され、出力信号／ＯＵＴＳの初期値はＬレベル（ＶＨＧ−ＶＬＷ）になる。

このように本実施の形態のレベル変換回路では、電圧源が投入された直後にノードＮ１ＢをＨレベルに、出力信号／ＯＵＴＳをＬレベルに、それぞれ初期化することができるため、電圧源投入時にノードＮ１Ｂのレベルが不安定であることに起因する誤動作は防止される。

また出力信号／ＯＵＴＳがＬレベルになると、トランジスタＱ５Ｂはオンになり、トランジスタＱ６Ｂと共にノードＮ１Ｂを低インピーダンスのＨレベルにする。

なお、時刻ｔ１１でノードＮ２Ｂの電圧レベルがＶＨＧから下降すると、ノードＮ２Ｂは電流駆動素子Ｉ２Ｂを通して充電されることとなるが、電流駆動素子Ｉ２Ｂと容量素子Ｃ２Ｂにより決定される時定数がリセット信号ＲＳＴＳの活性期間（Ｌレベルになる期間）よりも充分に大きく設定されていれば、ノードＮ２Ｂの電圧レベルはＶＨＧ−ＶＤＤからその時定数に従って僅かずつ上昇する。

時刻ｔ１２で、リセット信号ＲＳＴＳがＬレベル（ＧＮＤ）からＨレベル（ＶＤＤ）に変化すると、この電圧変化が容量素子Ｃ２Ｂを介してノードＮ２Ｂに伝達され、ノードＮ２Ｂの電圧レベルはＶＤＤだけ上昇する。図９に示すように、時刻ｔ１２におけるノードＮ２Ｂの電圧レベルが時刻ｔ１１から電圧ΔＶＬだけ上昇しているとすると、ノードＮ２Ｂの電圧レベルはその分だけＶＨＧよりも高くなり、ＶＨＧ＋ΔＶＬのＨレベルとなる。これによりトランジスタＱ６Ｂがオフになるが、トランジスタＱ５Ｂはオンしているので引き続きノードＮ１Ｂは低インピーダンスのＨレベル（ＶＨＧ）である。

時刻ｔ１２以降、ノードＮ２Ｂのレベルは、電流駆動素子Ｉ２Ｂと容量素子Ｃ２Ｂにより決定される時定数に従い僅かずつ電圧ＶＬＧに向かって下降する。

そして時刻ｔ１３において、入力信号ＩＮＳが、Ｈレベル（ＶＤＤ）からＬレベル（ＧＮＤ）に変化すると、この電圧変化が、容量素子Ｃ１Ｂを介してノードＮ１Ｂに伝達される。ノードＮ１Ｂには、トランジスタＱ４Ｂのゲート容量や配線容量等の寄生容量が存在し、それがノードＮ１Ｂの電圧変化を抑制するように働く。しかしここでは当該寄生容量に対して容量素子Ｃ１Ｂの容量値Ｃ１が充分大きく設定されており、ノードＮ１Ｂの電圧変化は入力信号ＩＮＳの電圧変化と同じくＶＤＤであるとする。つまりノードＮ１Ｂの電圧は、ＶＨＧからＶＤＤだけ下降してＶＨＧ−ＶＤＤとなる。

このようにノードＮ１Ｂの電圧が低下すると、トランジスタＱ４Ｂのゲート・ソース間電圧がＶＤＤとなる。するとトランジスタＱ４Ｂがオンし（トランジスタＱ４Ｂのしきい値電圧は電圧ＶＤＤよりも充分小さく設定されている）、出力端子ＯＵＴ（出力信号／ＯＵＴＳ）の電圧レベルはＶＨＧ−ΔＶＨ２まで上昇してＨレベルになる。電圧ΔＶＨ２は、電流駆動素子Ｉ１Ｂを流れる電流とトランジスタＱ４Ｂのオン抵抗により決定される出力オフセット電圧である。

時刻ｔ１１での出力オフセット電圧ΔＶＨ１と、時刻ｔ１３での出力オフセット電圧ΔＶＨ２との差は、トランジスタＱ４Ｂのゲート（ノードＮ１Ｂ）の電圧レベルの違いによるものである。通常はＶＸＬ≦ＶＤＤとなるので、ΔＶＨ１≧ΔＶＨ２の関係になる。

時刻ｔ１４において、入力信号ＩＮＳがＬレベル（ＧＮＤ）からＨレベル（ＶＤＤ）に上昇すると、この電圧変化が、容量素子Ｃ１Ｂを介してノードＮ１Ｂに伝達され、ノードＮ１Ｂの電圧レベルはＶＤＤだけ上昇する。これによりトランジスタＱ４Ｂがオフとなり、出力端子ＯＵＴが電流駆動素子Ｉ１Ｂにより放電され、出力信号／ＯＵＴＳは再びＬレベル（ＶＬＷ）になる。

以降は、入力信号ＩＮＳがＬレベル（ＧＮＤ）になる毎に、上記の時刻ｔ１３〜時刻ｔ１４の動作が繰り返し行われる。

本実施の形態のレベル変換回路は以上の動作により、電圧ＶＤＤおよびＧＮＤの間で変化する入力信号ＩＮＳを、電圧ＶＨＧ−ΔＶＨ２と電圧ＶＬＷの間で変化する出力信号／ＯＵＴＳに変換することができる。特に出力信号／ＯＵＴＳが、当該レベル変換回路の次段の回路の入力論理しきい値を跨ぐように、充分にハイ側およびロー側に変化すれば、当該レベル変換回路をハイレベル電圧のレベル変換に利用することができる。

本実施の形態に係るレベル変換回路では、出力信号／ＯＵＴＳをＨレベルにするためのトランジスタＱ４Ｂのゲート電圧を、容量素子Ｃ１Ｂを介する容量結合を用いて入力信号ＩＮＳに従って変化させている。この構成によれば、トランジスタとしてＰ型トランジスタのみを用いて、入力信号ＩＮＳのＨレベル電圧（ＶＤＤ）よりも高いＨレベル電圧（ＶＨ）を有する出力信号／ＯＵＴＳを生成することができる。また実施の形態１と同様に、ノードＮ１Ｂおよび出力信号／ＯＵＴＳの初期値を設定するリセット動作を小占有面積のリセット回路によって行うことができる。

＜実施の形態３＞
図５に示した実施の形態１のレベル変換回路においては、入力信号ＩＮＳのＨレベルに応じて出力端子ＯＵＴ（ノードＮ４Ａ）がＬレベルになっているとき、トランジスタＱ４Ａをオンに維持するためにノードＮ１ＡはＨレベルになっている。このときトランジスタＱ５Ａ，Ｑ６Ａはオフ状態であり、ノードＮ１Ａは高インピーダンス状態である。その間、ノードＮ１Ａの電荷はトランジスタＱ５Ａ，Ｑ６Ａのドレイン・ソース間のリーク電流（オフリーク電流）により徐々に放電される。

そのため入力信号ＩＮＳのＨレベルの期間（図２の時刻ｔ３と時刻ｔ４の期間）が長くなると、ノードＮ１Ａのレベルが、電流駆動素子Ｉ１ＡとトランジスタＱ４Ａとから成るインバータ回路（電流駆動素子Ｉ１Ａが負荷素子、トランジスタＱ４Ａがドライブ素子となる）のしきい値電圧よりも低下することが考えられる。そうなると出力レベルが不要に反転してＨレベルになるという誤動作が起こる。この現象は、図２の出力オフセット電圧ΔＶＬ２が大きいほど、トランジスタＱ５Ａのオフリーク電流が大きくなるため、より顕著になる。

図１０は、本発明の実施の形態３に係るレベル変換回路の構成を示す図である。図１０のレベル変換回路は、図５の回路に、トランジスタＱ５Ａのリーク電流を抑制するためのプッシュプル回路１Ａを付加したものである。

図１０の如く、プッシュプル回路１Ａは、ハイ側電源ノードＳ４Ｄとロー側電源ノードＳ３との間に直列に接続したＮ型のトランジスタＱ８Ａ，Ｑ９Ａから成っており、トランジスタＱ８Ａ，Ｑ９Ａ間の接続ノード（ノードＮ５Ａ）が当該プッシュプル回路１Ａの出力ノードとなる。トランジスタＱ５ＡのゲートはノードＮ５Ａに接続される。ノードＮ５Ａとハイ側電源ノードＳ４Ｄとの間に接続するトランジスタＱ８Ａ（第５トランジスタ）のゲートは、ノードＮ４Ａ（出力端子ＯＵＴ）に接続される。ノードＮ５Ａとロー側電源ノードＳ３との間に接続するトランジスタＱ９Ａ（第４トランジスタ）のゲートは、ノードＮ１Ａに接続される。

なお、ハイ側電源ノードＳ４Ｄに供給される電圧ＶＨＡは、トランジスタＱ５Ａのゲートに供給されたときにそれをオンすることが可能な電圧であればよく、例えば電圧ＶＨ、ＶＤＤあるいは基準電圧ＧＮＤ等を用いることができる。

図１０のレベル変換回路の動作は、トランジスタＱ５Ａが出力信号／ＯＵＴＳではなく、プッシュプル回路１Ａの出力信号（ノードＮ５Ａの電圧信号）によって駆動される点を除き、基本的に図５の回路の動作（図２）と同じであるので詳細な説明は省略し、ここではプッシュプル回路１ＡとトランジスタＱ５Ａの動作を説明する。

上記のように、電流駆動素子Ｉ１ＡとトランジスタＱ４Ａは、インバータ回路を構成しているため、ノードＮ１Ａと出力端子ＯＵＴ（ノードＮ４Ａ）は互いに逆のレベルになる。ノードＮ１ＡがＨレベルのときは、トランジスタＱ４Ａがオンするので出力端子ＯＵＴは電圧−ＶＬ＋ΔＶＬ２のＬレベルになる。この場合、プッシュプル回路１ＡではトランジスタＱ８Ａがオフ、トランジスタＱ９Ａがオンになる。ノードＮ５ＡにはトランジスタＱ８Ａから電流が流れ込まないので、ノードＮ５Ａは電圧−ＶＬのＬレベルになる。つまり、トランジスタＱ５Ａがオフのときのゲート電圧は、図５の場合に比べて、オフセット電圧ΔＶＬ２だけ小さくなり、オフリーク電流を低減することができる。

またノードＮ１ＡがＬレベルのときは、トランジスタＱ４Ａがオフし、出力端子ＯＵＴは電圧ＶＨのＨレベルになる。この場合プッシュプル回路１Ａでは、トランジスタＱ８Ａがオン、トランジスタＱ９Ａがオフになる。よってノードＮ５Ａは電圧ＶＨＡのＨレベルになり、トランジスタＱ５Ａがオンし、ノードＮ１Ａを低インピーダンスのＬレベルにする。

このように実施の形態３のレベル変換回路によれば、トランジスタＱ５Ａがオフの間にそのゲートに加わるオフセット電圧（図２のΔＶＬ２）を無くすことができる。従って、トランジスタＱ５Ａのオフリーク電流を低減でき、ノードＮ１ＡのＨレベルを長期間維持できるので、パルス幅の広い入力信号ＩＮＳに対してレベル変換を行う場合の誤動作を防止することができる。またプッシュプル回路１ＡはＮ型トランジスタのみにより構成されているので、実施の形態１の場合と同様に、レベル変換回路を構成するトランジスタの導電型はＮ型のみであり、製造プロセスの簡略化およびコストの削減に寄与できる。

＜実施の形態４＞
実施の形態１のレベル変換回路において入力信号ＩＮＳの活性期間が長くなったときに生じる問題は、実施の形態２のレベル変換回路（図８）においても同様に生じる。

即ち、図８に示した実施の形態２のレベル変換回路においては、入力信号ＩＮＳのＬレベルに応じて、出力端子ＯＵＴ（ノードＮ４Ｂ）がＨレベルになっているとき、トランジスタＱ４Ｂをオンに維持するためにノードＮ１ＢはＬレベルになっている。このときトランジスタＱ５Ｂ，Ｑ６Ｂはオフ状態であり、ノードＮ１Ｂは高インピーダンス状態である。その間、ノードＮ１ＢはトランジスタＱ５Ｂ，Ｑ６Ｂのドレイン・ソース間のオフリーク電流によって徐々に充電される。

よって入力信号ＩＮＳのＬレベルの期間（図９の時刻ｔ１３と時刻ｔ１４の間隔）が長くなると、ハイ側電源ノードＳ６とノードＮ１Ｂとの間の電圧差が、電流駆動素子Ｉ１ＢとトランジスタＱ４Ｂとで構成されるインバータ回路（電流駆動素子Ｉ１Ｂが負荷素子、トランジスタＱ４Ｂがドライブ素子となる）のしきい値電圧より小さくなることが考えられる。そうなると出力レベルが不要に反転してＬレベルになるという誤動作が起こる。この現象は、図２の出力オフセット電圧ΔＶＨ２が大きいほど、トランジスタＱ５Ｂのオフリーク電流が大きくなるため、より顕著になる。

図１１は、本発明の実施の形態４に係るレベル変換回路の構成を示す図である。図１１のレベル変換回路は、図８の回路に、トランジスタＱ５Ｂのリーク電流を抑制するためのプッシュプル回路１Ｂを付加したものである。

図１１の如く、プッシュプル回路１Ｂは、ロー側電源ノードＳ５Ｄとハイ側電源ノードＳ６との間に直列に接続したＰ型のトランジスタＱ８Ｂ，Ｑ９Ｂから成っており、トランジスタＱ８Ｂ，Ｑ９Ｂ間の接続ノードＮ５Ｂが当該プッシュプル回路１Ｂの出力ノードとなる。トランジスタＱ５ＢのゲートはノードＮ５Ｂに接続される。ノードＮ５Ｂとロー側電源ノードＳ５Ｄとの間に接続するトランジスタＱ８Ｂ（第５トランジスタ）のゲートは、ノードＮ４Ｂ（出力端子ＯＵＴ）に接続される。ノードＮ５Ｂとハイ側電源ノードＳ６との間に接続するトランジスタＱ９Ｂ（第４トランジスタ）のゲートは、ノードＮ１Ｂに接続される。

なお、ロー側電源ノードＳ５Ｄに供給される電圧ＶＬＡは、トランジスタＱ５Ｂのゲートに供給されたときにそれをオンすることが可能な電圧であればよく、例えば電圧ＶＤＤ、ＶＬＷあるいは基準電圧ＧＮＤ等を用いることができる。

図１１のレベル変換回路の動作は、トランジスタＱ５Ｂが出力信号／ＯＵＴＳではなく、プッシュプル回路１Ｂの出力信号（ノードＮ５Ｂの電圧信号）によって駆動される点を除き、基本的に図８の回路の動作（図９）と同じであるので詳細な説明は省略し、ここではプッシュプル回路１ＢとトランジスタＱ５Ｂの動作を説明する。

上記のように、電流駆動素子Ｉ１ＢとトランジスタＱ４Ｂは、インバータ回路を構成しているため、ノードＮ１Ｂと出力端子ＯＵＴ（ノードＮ４Ｂ）は互いに逆のレベルになる。ノードＮ１ＢがＬレベルのとき、トランジスタＱ４Ｂがオンになり出力端子ＯＵＴは電圧ＶＨＧ−ΔＶＨ２のＨレベルになる。この場合、プッシュプル回路１ＢではトランジスタＱ８Ｂがオフ、トランジスタＱ９Ｂがオンになる。このときトランジスタＱ８Ｂには電流は流れないので、ノードＮ５Ｂは電圧ＶＨＧのＨレベルになる。つまり、トランジスタＱ５Ｂがオフのときのゲート電圧は、図８の場合に比べて、オフセット電圧ΔＶＨ２だけ高くなり、オフリーク電流を低減することができる。

またノードＮ１ＢがＨレベルのときは、トランジスタＱ４Ｂがオフし、出力端子ＯＵＴは電圧ＶＬＷのＬレベルになる。この場合、プッシュプル回路１ＡではトランジスタＱ８Ｂがオン、トランジスタＱ９Ｂがオフになる。よってノードＮ５Ｂは電圧ＶＬＡのＬレベルになり、トランジスタＱ５Ｂがオンし、ノードＮ１Ｂを低インピーダンスのＨレベルにする。

このように実施の形態４のレベル変換回路によれば、トランジスタＱ５Ｂがオフの間にそのゲートに加わるオフセット電圧（図９のΔＶＨ２）をなくすことができる。従って、トランジスタＱ５Ｂのオフリーク電流を低減でき、ノードＮ１ＢのＬレベルを長期間維持できるので、パルス幅の広い入力信号ＩＮＳに対してレベル変換を行う場合の誤動作を防止することができる。プッシュプル回路１Ｂは、またプッシュプル回路１ＢはＰ型トランジスタのみにより構成されているので、実施の形態２の場合と同様に、レベル変換回路を構成するトランジスタの導電型はＰ型のみであり、製造プロセスの簡略化およびコストの削減に寄与できる。

＜実施の形態５＞
図１２は、本発明の実施の形態５に係るレベル変換回路の構成を示す図である。当該レベル変換回路は、図５の回路に対し、所定の電圧ＶＨＤが供給されるハイ側電源（第３電源）ノードＳ７とノードＮ１Ａとの間に接続する電流駆動素子Ｉ３Ａ（第３電流駆動素子）が設けられたものである。

図５のトランジスタＱ５Ａ，Ｑ６Ａのドレイン・ソース間にリーク電流が生じる場合、入力信号ＩＮＳのパルス幅（図２の時刻ｔ３と時刻ｔ４との間隔）が長くなったときにノードＮ１Ａの電圧レベルが下がり、電流駆動素子Ｉ１ＡとトランジスタＱ４Ａで構成されるインバータ回路が誤動作しやすくなることは、実施の形態３で説明したとおりである。本実施の形態のレベル変換回路においては、電流駆動素子Ｉ３ＡがトランジスタＱ５Ａ，Ｑ６Ａのリーク電流を補償するようにノードＮ１Ａに電荷を供給し、それによってノードＮ１Ａのレベル低下を防止して、上記誤動作の問題を解決している。

図１２のレベル変換回路の基本的な動作は、図５の回路の動作（図２）と同じであるので詳細な説明は省略するが、当該レベル変換回路では、入力信号ＩＮＳがＨレベルになってトランジスタＱ５Ａ，Ｑ６Ａがオフになると、ノードＮ１Ａの電圧レベルはＶＨＤに近づいていく。電圧ＶＨＤが高過ぎると、次に入力信号ＩＮＳがＬレベルに変化したときノードＮ１Ａの電圧レベルがＬレベルに戻らず、電流駆動素子Ｉ１ＡとトランジスタＱ４Ａから成るインバータ回路の出力を反転させることができないため、電圧ＶＨＤは以下に説明する条件を満たすように設定される。

即ち電圧ＶＨＤの値は、ノードＮ１Ａの電圧がＶＨＤの状態において入力信号ＩＮＳがＨレベルからＬレベルに変化したときに、当該ノードＮ１Ａのレベルが電流駆動素子Ｉ１ＡとトランジスタＱ４Ａから成るインバータのしきい値電圧レベルを下回るように設定される必要がある。図１２の回路において、電流駆動素子Ｉ１ＡとトランジスタＱ４Ａから成るインバータ回路のしきい値電圧をＶＴＮ、入力端子ＩＮＳの振幅をＶＤＤとし、ノードＮ１Ａの寄生容量が無視できるとすると、次の式（１）が満たされなければならない。
ＶＨＤ−ＶＤＤ＜ＶＴＮ−ＶＬ …（１）
この式（１）を変形して、
ＶＨＤ＜ＶＤＤ＋ＶＴＮ−ＶＬ …（２）
とできる。

つまり電圧ＶＨＤは、ロー側電源ノードＳ３（−ＶＬ）を基準としたときの、電流駆動素子Ｉ１ＡとトランジスタＱ４Ａとから成るインバータ回路のしきい値電圧と入力信号ＩＮＳの振幅との和（ＶＴＮ＋ＶＤＤ）よりも低く設定される必要がある。

それと共に、電圧ＶＨＤは、ノードＮ１Ａに与えられたときに電流駆動素子Ｉ１ＡとトランジスタＱ４Ａから成るインバータ回路の出力を非活性（Ｌレベル）に維持できるだけのレベルである必要がある。つまり、電圧ＶＨＤは次の式（３）も満たす必要がある。
ＶＨＤ＞ＶＴＮ−ＶＬ …（３）

つまり電圧ＶＨＤは、ロー側電源ノードＳ３を基準としたときの電流駆動素子Ｉ１ＡとトランジスタＱ４Ａとから成るインバータ回路のしきい値電圧よりも高く設定される必要がある。上記の式（２），（３）をまとめると、電圧ＶＨＤが満たすべき条件は、次の式（４）となる。
ＶＴＮ−ＶＬ＜ＶＨＤ＜ＶＤＤ＋ＶＴＮ−ＶＬ …（４）

なお、トランジスタＱ５Ａ，Ｑ６Ａのドレイン・ソース間のリーク電流は微小であるため電流駆動素子Ｉ３Ａは電流駆動力の微小なものでよい。逆に電流駆動素子Ｉ３Ａの電流駆動力が必要以上に大きいと、トランジスタＱ５ＡあるいはトランジスタＱ６Ａがオンしたときに、ノードＮ１ＡのＬレベルの電圧が高くなるため動作マージンの小さくなる問題や、消費電力の増大といった問題が生じる。従って、電流駆動素子Ｉ３Ａの電流駆動力は、トランジスタＱ５Ａ，Ｑ６Ａのリーク電流を補償できる範囲で、小さいことが望ましい。つまり電流駆動素子Ｉ３Ａは、ハイ側電源ノードＳ７からノードＮ１Ａに流れる電流を制限する電流制限素子である。

以下、図１２に示した電流駆動素子Ｉ３Ａの変更例としての具体的な構成を示す。

［変更例１］
電流駆動素子Ｉ３Ａは、図１３（ａ）のように、抵抗素子Ｒ３Ａとすることができる。同図において、抵抗素子Ｒ３ＡはトランジスタＱ５Ａ，Ｑ５Ｂのリーク電流を補償できる程度の電流駆動力を有するものであり、電源ＶＨＤとしては上記（４）式を満たす電圧が供給される。

［変更例２］
また電流駆動素子Ｉ３Ａは、図１３（ｂ）のように、定電流源ＣＳ３Ａにより構成することもできる。同図において、定電流源ＣＳ３ＡはトランジスタＱ５Ａ，Ｑ５Ｂのリーク電流を補償できる程度の電流駆動力を有するものであり、電源ＶＨＤとしては上記（４）式を満たす電圧が供給される。

［変更例３］
さらに電流駆動素子Ｉ３Ａは、図１３（ｃ）のように、抵抗モードで動作する（オン抵抗が抵抗素子として機能する）Ｎ型のトランジスタＱ３Ａを用いて構成することもできる。同図において、トランジスタＱ３ＡはトランジスタＱ５Ａ，Ｑ５Ｂのリーク電流を補償できる程度の電流駆動力を有するものであり、トランジスタＱ３Ａのドレインに供給される電源ＶＨＤとしては上記（４）式を満たす電圧が供給される。またトランジスタＱ３Ａのゲートは、所定の電圧ＶＨＤＤが供給されるハイ側電源ノードＳ７Ｄに接続される。

電圧ＶＨＤＤは、トランジスタＱ３Ａを非飽和領域で動作するように、ＶＨＤ＋Ｖｔｈｎよりも大きい電圧（ＶｔｈｎはトランジスタＱ３Ａのしきい値電圧）に設定される。そうすることにより、トランジスタＱ３ＡはノードＮ１Ａを電圧ＶＨＤのレベルにまで上昇させることができる。

このように電流駆動素子Ｉ３Ａを、駆動能力を制限したトランジスタにより構成することにより、小占有面積の電流駆動素子Ｉ３Ａを実現することができる。また電流駆動素子Ｉ３Ａが、他のトランジスタＱ４Ａ，Ｑ５Ａ，Ｑ６Ａと同じＮ型トランジスタで構成されるため、それらを同一プロセスで形成することができ、製造工程数の低減を図ることができる。

［変更例４］
ここでは図１３（ｃ）に対する実用的な例を示す。−ＶＬ＝−ＶＤＤの場合には、電圧ＶＨＤの満たすべき条件は、式（２）からＶＨＤ＜ＶＴＮとなる。この場合、当該条件を満たす電圧ＶＨＤとしては基準電圧ＧＮＤを用いることができる。つまり図１３（ｄ）のように、トランジスタＱ３Ａのドレインは、基準電圧ＧＮＤが供給される基準電源ノードＳ１に接続させることができる。

またトランジスタＱ３Ａを非飽和領域で動作させるためにそのゲートに供給する電圧としては、電圧ＶＤＤあるいは電圧ＶＨを用いることができる。つまりトランジスタＱ３Ａのゲートは、電圧ＶＤＤが供給される電源ノードＳ２、あるいは電圧ＶＨが供給されるハイ側電源ノードＳ４に接続させればよい。

＜実施の形態６＞
図１４は、本発明の実施の形態６に係るレベル変換回路の構成を示す図である。当該レベル変換回路は、図８の回路に対し、所定の電圧ＶＬＤが供給されるロー側電源（第３電源）ノードＳ８とノードＮ１Ｂとの間に接続する電流駆動素子Ｉ３Ｂ（第３電流駆動素子）が設けられたものである。

図８のトランジスタＱ５Ｂ，Ｑ６Ｂのドレイン・ソース間にリーク電流が生じる場合、入力信号ＩＮＳのパルス幅（図９の時刻ｔ１３と時刻ｔ１４との間隔）が長くなったときにノードＮ１Ｂの電圧レベルが上昇し、電流駆動素子Ｉ１ＢとトランジスタＱ４Ｂで構成されるインバータ回路が誤動作しやすくなることは実施の形態４で説明したとおりである。本実施の形態のレベル変換回路では、電流駆動素子Ｉ３ＢはトランジスタＱ５Ｂ，Ｑ６Ｂのリーク電流を補償するようにノードＮ１Ｂから電荷を引き抜き、それによってノードＮ１Ｂのレベル上昇を防止して、上記誤動作の問題を解決している。

図１４のレベル変換回路の基本的な動作は、図８の回路の動作（図９）と同じであるので詳細な説明は省略するが、当該レベル変換回路では、入力信号ＩＮＳがＬレベルになってトランジスタＱ５Ｂ，Ｑ６Ｂがオフになると、ノードＮ１Ｂの電圧レベルはＶＬＤに近づいていく。電圧ＶＬＤが低過ぎると、次に入力信号ＩＮＳがＨレベルに変化したときノードＮ１Ｂの電圧レベルがＨレベルに戻らず、電流駆動素子Ｉ１ＢとトランジスタＱ４Ｂから成るインバータ回路の出力を反転させることができないので、電圧ＶＬＤは以下に説明する条件を満たすように設定される。

即ち電圧ＶＬＤの値は、ノードＮ１Ｂの電圧がＶＬＤの状態において入力信号ＩＮＳがＬレベルからＨレベルに変化したときに、当該ノードＮ１Ｂのレベルが電流駆動素子Ｉ１ＢとトランジスタＱ４Ｂから成るインバータのしきい値電圧レベルを上回るように、設定される必要がある。図１４の回路において、電流駆動素子Ｉ１ＢとトランジスタＱ４Ｂから成るインバータ回路のしきい値電圧の絶対値をＶＴＰ、入力端子ＩＮＳの振幅をＶＤＤとし、ノードＮ１Ｂの寄生容量が無視できるとすると、次の式（５）が満たされなければならない。
ＶＬＤ＋ＶＤＤ＞ＶＨＧ−ＶＴＰ …（５）
この式（５）を変形して、
ＶＬＤ＞ＶＨＧ−ＶＴＰ−ＶＤＤ …（６）
ＶＬＤ＞ＶＨＧ−（ＶＴＰ＋ＶＤＤ） …（７）
とできる。

つまり電圧ＶＬＤは、ハイ側電源ノードＳ６（ＶＨＧ）を基準としたときの、電流駆動素子Ｉ１ＢとトランジスタＱ４Ｂとから成るインバータ回路のしきい値電圧と入力信号ＩＮＳの振幅との和（ＶＴＰ＋ＶＤＤ）よりも低く設定される必要がある。

それと共に、電圧ＶＬＤは、ノードＮ１Ｂに与えられたときに電流駆動素子Ｉ１ＢとトランジスタＱ４Ｂから成るインバータ回路の出力を非活性（Ｈレベル）に維持できるだけのレベルである必要がある。つまり、電圧ＶＬＤは次の式（８）も満たす必要がある。
ＶＬＤ＜ＶＨＧ−ＶＴＰ …（８）

つまり電圧ＶＬＤは、ハイ側電源ノードＳ６を基準としたときの電流駆動素子Ｉ１ＢとトランジスタＱ４Ｂとから成るインバータ回路のしきい値電圧よりも低く設定される必要がある。上記の式（６），（８）をまとめると、電圧ＶＬＤが満たすべき条件は、次の式（９）となる。
ＶＨＧ−（ＶＴＰ＋ＶＤＤ）＜ＶＬＤ＜ＶＨＧ−ＶＴＰ …（９）

なお、トランジスタＱ５Ｂ，Ｑ６Ｂのドレイン・ソース間のリーク電流は微小であるため電流駆動素子Ｉ３Ｂは電流駆動力の微小なものでよい。逆に電流駆動素子Ｉ３Ｂの電流駆動力が必要以上に大きいと、トランジスタＱ５ＢあるいはトランジスタＱ６Ｂがオンしたときに、ノードＮ１ＢのＨレベルの電圧が低くなるため動作マージンの小さくなる問題や、消費電力の増大といった問題が生じる。従って、電流駆動素子Ｉ３Ｂの電流駆動力は、トランジスタＱ５Ｂ，Ｑ６Ｂのリーク電流を補償できる範囲で、小さいことが望ましい。つまり電流駆動素子Ｉ３Ａは、ハイ側電源ノードＳ７からノードＮ１Ａに流れる電流を制限する電流制限素子である。

以下、図１４に示した電流駆動素子Ｉ３Ｂの変更例としての具体的な構成を示す。

［変更例１］
電流駆動素子Ｉ３Ｂは、図１５（ａ）のように、抵抗素子Ｒ３Ｂとすることができる。同図において、抵抗素子Ｒ３ＢはトランジスタＱ５Ｂ，Ｑ５Ｂのリーク電流を補償できる程度の電流駆動力を有するものであり、電源ＶＬＤとしては上記（９）式を満たす電圧が供給される。

［変更例２］
また電流駆動素子Ｉ３Ｂは、図１５（ｂ）のように、定電流源ＣＳ３Ｂにより構成することもできる。同図において、定電流源ＣＳ３ＢはトランジスタＱ５Ｂ，Ｑ５Ｂのリーク電流を補償できる程度の電流駆動力を有するものであり、電源ＶＬＤとしては上記（９）式を満たす電圧が供給される。

［変更例３］
さらに電流駆動素子Ｉ３Ｂは、図１５（ｃ）のように、抵抗モードで動作する（オン抵抗が抵抗素子として機能する）Ｐ型のトランジスタＱ３Ｂを用いて構成することもできる。同図において、トランジスタＱ３ＢはトランジスタＱ５Ｂ，Ｑ５Ｂのリーク電流を補償できる程度の電流駆動力を有するものであり、トランジスタＱ３Ｂのドレインに供給される電源ＶＬＤとしては上記（９）式を満たす電圧が供給される。またトランジスタＱ３Ｂのゲートは、所定の電圧ＶＬＤＤが供給されるロー側電源ノードＳ８Ｄに接続される。

電圧ＶＬＤＤは、トランジスタＱ３Ｂを非飽和領域で動作するように、ＶＬＤ−Ｖｔｈｐよりも小さい電圧（ＶｔｈｐはトランジスタＱ３Ｂのしきい値電圧）に設定される。そうすることにより、トランジスタＱ３ＢはノードＮ１Ｂを電圧ＶＬＤのレベルにまで下降させることができる。

このように電流駆動素子Ｉ３Ｂを、駆動能力を制限したトランジスタにより構成することにより、小占有面積の電流駆動素子Ｉ３Ｂを実現することができる。また電流駆動素子Ｉ３Ｂが、他のトランジスタＱ４Ｂ，Ｑ５Ｂ，Ｑ６Ｂと同じＰ型トランジスタで構成されるため、それらを同一プロセスで形成することができ、製造工程数の低減を図ることができる。

［変更例４］
ここでは図１５（ｃ）の実用的な例を示す。ＶＨＧ＝２・ＶＤＤの場合には、電圧ＶＬＤの満たすべき条件は、式（７）からＶＬＤ＞ＶＤＤ−ＶＴＰとなる。この場合、当該条件を満たす電圧ＶＬＤとしては電圧ＶＤＤを用いることができる。つまり図１５（ｄ）のように、トランジスタＱ３Ｂのドレインは、電圧ＶＤＤが供給される電源ノードＳ２に接続させることができる。

またトランジスタＱ３Ｂを非飽和領域で動作させるためにそのゲートに供給する電圧としては、基準電圧ＧＮＤあるいは電圧ＶＬＷを用いることができる。つまりトランジスタＱ３Ｂのゲートは、基準電圧ＧＮＤが供給される基準電源ノードＳ１、あるいは電圧ＶＬＷが供給されるロー側電源ノードＳ５に接続させればよい。

＜実施の形態７＞
図１６は、本発明の実施の形態７に係るレベル変換回路の構成を示す図である。当該レベル変換回路は、図１２の回路に対し、電流駆動素子Ｉ１Ａとしてブートストラップ型負荷回路２０Ａが設けられたものである。

ブートストラップ型負荷回路２０Ａは、Ｎ型のトランジスタＱ１Ａ，Ｑ７Ａと、容量素子Ｃ３Ａとから成っている。トランジスタＱ１Ａ（第６トランジスタ）は、電圧ＶＨが供給されるハイ側電源ノードＳ４とノードＮ４Ａ（出力端子ＯＵＴ）との間に接続する。トランジスタＱ７Ａ（第７トランジスタ）は、ゲートおよびドレインがハイ側電源ノードＳ４に接続され、ソースはトランジスタＱ１Ａのゲートが接続するノードＮ３Ａ（第３ノード）に接続される（即ちトランジスタＱ７Ａはダイオード接続されている）。容量素子Ｃ３Ａ（第３容量素子）は、ノードＮ４Ａ（出力端子ＯＵＴ）とノードＮ３Ａの間に接続される。その他の構成は図１２と同様である。

図１６のレベル変換回路の動作は、基本的に図５の回路の動作（図２）と同じであるので詳細な説明は省略し、ここではブートストラップ型負荷回路２０Ａに関係する動作を説明する。図１７は、本実施の形態のレベル変換回路の動作を示す信号波形図であり、入力信号ＩＮＳの活性期間（図２の時刻ｔ３〜時刻ｔ４に対応）の前後における、入力端子ＩＮ、出力端子ＯＵＴ（ノードＮ４Ａ）およびノードＮ３Ａの電圧波形を示している。

図１６のレベル変換回路において、時刻ｔ３に入力信号ＩＮＳがＬレベル（ＧＮＤ）からＨレベル（ＶＤＤ）になると、ノードＮ１ＡはＨレベル（ＶＤＤ−ＶＬ）になるので、トランジスタＱ４Ａはオンになり、出力端子ＯＵＴ（出力信号／ＯＵＴＳ）は電圧−ＶＬのＬレベルとなる。つまりトランジスタＱ１Ａのソースが電圧−ＶＬになる。

出力端子ＯＵＴが電圧−ＶＬに低下すると、容量素子Ｃ３Ａを介する結合により、ノードＮ３Ａの電圧も低下する。このときトランジスタＱ７Ａはオン状態であるのでノードＮ３Ａは電圧ＶＨ−Ｖｔｈｎになる（ＶｔｈｎはトランジスタＱ７Ａのしきい値電圧）。

従って、トランジスタＱ１Ａのゲート・ソース間電圧は、ＶＨ−Ｖｔｈｎ−（−ＶＬ）となる。通常、この値はトランジスタＱ１Ａのしきい値電圧よりも大きいため、トランジスタＱ１Ａはオン状態となり、出力端子ＯＵＴ（出力信号／ＯＵＴＳ）は、トランジスタＱ１Ａ，Ｑ４Ａの電流駆動力（オン抵抗）によって決まる電圧レベルとなる。トランジスタＱ１Ａのオン抵抗はトランジスタＱ４Ａのオン抵抗よりも充分に大きく設定されており、出力信号／ＯＵＴＳは充分に−ＶＬに近い電圧のＬレベルになる。

そして時刻ｔ４で、入力信号ＩＮＳがＨレベル（ＶＤＤ）からＬレベル（ＧＮＤ）に変化すると、ノードＮ１ＡはＬレベルになり、トランジスタＱ４Ａはオフになる。すると出力端子ＯＵＴは、トランジスタＱ１Ａを通して充電されて、その電圧レベルが上昇する。

この出力端子ＯＵＴの電圧上昇は、容量素子Ｃ３Ａを介してノードＮ３Ａへ伝達される。このときノードＮ３Ａの電圧がＶＨ−Ｖｔｈｎを超え、トランジスタＱ７Ａはオフになり、ノードＮ３Ａはフローティング状態となる。するとノードＮ３Ａの電圧は、出力端子ＯＵＴの電圧上昇に従ってさらに上昇する。

その結果、ノードＮ３Ａは出力信号／ＯＵＴＳの振幅分だけ昇圧され、当該ノードＮ３Ａの電圧はＶＨ＋Ｖｔｈｎよりも高くなり、トランジスタＱ１Ａは非飽和領域で動作するようになる。即ちトランジスタＱ１Ａは、出力端子ＯＵＴ（出力信号／ＯＵＴＳ）の電圧をＶＨにまで上昇させる。

このように図１６のレベル変換回路によれば、容量素子Ｃ３Ａのブートストラップ作用によって、トランジスタＱ１Ａは高速且つ充分に非飽和状態でオンし、出力端子ＯＵＴを高速に充電することができるようになる。よって抵抗素子などの電流駆動素子Ｉ１Ａを用いた図１２の回路に比べて、出力信号／ＯＵＴＳの立ち上がり速度が速くなる。

また、出力信号／ＯＵＴＳがＨレベルからＬレベルに変化するとき（時刻ｔ４）、その時点ではトランジスタＱ７Ａは非導通状態であるため、容量素子Ｃ３Ａを介する結合により、ノードＮ３Ａの電圧は高速に低下してＶＨ−Ｖｔｈｎになる。その結果トランジスタＱ１Ａは、電流駆動力は充分小さくなる（オン抵抗が充分大きくなる）。よって出力端子ＯＵＴは、トランジスタＱ４Ａを介して高速に放電されてＬレベルになる。

つまり本実施の形態のレベル変換回路によれば、出力信号／ＯＵＴＳの立ち上がり及び立ち下がり速度を早くすることができるので、動作の高速化を図ることができる。

［変更例］
ここでは、実施の形態７の技術をＰ型トランジスタを用いて構成したレベル変換回路に適用した変更例を示す。

図１８は、本変更例に係るレベル変換回路の構成を示す図である。当該レベル変換回路は、図１４の回路に対し、電流駆動素子Ｉ１Ｂとしてブートストラップ型負荷回路２０Ｂが設けられたものである。

ブートストラップ型負荷回路２０Ｂは、Ｐ型のトランジスタＱ１Ｂ，Ｑ７Ｂと、容量素子Ｃ３Ｂとから成っている。トランジスタＱ１Ｂ（第６トランジスタ）は、電圧ＶＬＷが供給されるロー側電源ノードＳ５とノードＮ４Ｂ（出力端子ＯＵＴ）との間に接続する。トランジスタＱ７Ｂ（第７トランジスタ）は、ゲートおよびドレインがロー側電源ノードＳ５に接続され、ソースはトランジスタＱ１Ｂのゲートが接続するノードＮ３Ｂ（第３ノード）に接続される。容量素子Ｃ３Ｂ（第３容量素子）は、ノードＮ４Ｂ（出力端子ＯＵＴ）とノードＮ３Ｂの間に接続される。その他の構成は図１４と同様である。

図１８のレベル変換回路の動作は、基本的に図８の回路の動作（図９）と同じであるので詳細な説明は省略し、ここではブートストラップ型負荷回路２０Ｂに関係する動作を説明する。図１９は、本変更例のレベル変換回路の動作を示す信号波形図であり、入力信号ＩＮＳの活性期間（図９の時刻ｔ１３〜時刻ｔ１４に対応）の前後における、入力端子ＩＮ、出力端子ＯＵＴ（ノードＮ４Ａ）およびノードＮ３Ｂの電圧波形を示している。

図１８のレベル変換回路において、時刻ｔ１３に入力信号ＩＮＳがＨレベル（ＶＤＤ）からＬレベル（ＧＮＤ）になると、ノードＮ１ＢはＬレベル（ＶＨＧ−ＶＤＤ）になるので、トランジスタＱ４Ｂはオンになり、出力端子ＯＵＴ（出力信号／ＯＵＴＳ）は電圧ＶＨＧのＨレベルとなる。つまりトランジスタＱ１Ｂのソースが電圧ＶＨＧになる。

出力端子ＯＵＴが電圧ＶＨＧに上昇すると、容量素子Ｃ３Ｂを介する結合により、ノードＮ３Ｂの電圧も上昇する。このときトランジスタＱ７Ｂはオン状態であるのでノードＮ３Ｂは電圧ＶＬＷ＋Ｖｔｈｐになる（ＶｔｈｐはトランジスタＱ７Ｂのしきい値電圧）。

従って、トランジスタＱ１Ｂのゲート・ソース間電圧は、ＶＨＧ−（ＶＬＷ＋Ｖｔｈｐ）となる。通常、この値はトランジスタＱ１Ｂのしきい値電圧よりも大きいため、トランジスタＱ１Ｂはオン状態となり、出力端子ＯＵＴ（出力信号／ＯＵＴＳ）は、トランジスタＱ１Ｂ，Ｑ４Ｂの電流駆動力（オン抵抗）によって決まる電圧レベルとなる。トランジスタＱ１Ｂのオン抵抗はトランジスタＱ４Ｂのオン抵抗よりも充分に大きく設定されており、出力信号／ＯＵＴＳは充分にＶＨＧに近い電圧のＨレベルになる。

そして時刻ｔ１４で、入力信号ＩＮＳがＬレベル（ＧＮＤ）からＨレベル（ＶＤＤ）に変化すると、ノードＮ１ＢはＨレベルになり、トランジスタＱ４Ｂはオフになる。すると出力端子ＯＵＴは、トランジスタＱ１Ｂを通して放電されて、その電圧レベルが低下する。

この出力端子ＯＵＴの電圧低下は、容量素子Ｃ３Ｂを介してノードＮ３Ｂへ伝達される。このときノードＮ３Ｂの電圧がＶＬＷ＋Ｖｔｈｐよりも下がり、トランジスタＱ７Ｂはオフになり、ノードＮ３Ｂはフローティング状態となる。するとノードＮ３Ｂの電圧は、出力端子ＯＵＴの電圧低下に従ってさらに下降する。

その結果、ノードＮ３Ｂは出力信号／ＯＵＴＳの振幅分だけ電圧が下がり、当該ノードＮ３Ｂの電圧がＶＬＷ−Ｖｔｈｐよりも低くなり、トランジスタＱ１Ｂは非飽和領域で動作するようになる。即ちトランジスタＱ１Ｂは、出力端子ＯＵＴ（出力信号／ＯＵＴＳ）の電圧をＶＬＷにまで低下させる。

このように図１８のレベル変換回路によれば、容量素子Ｃ３Ｂのブートストラップ作用によって、トランジスタＱ１Ｂは高速且つ充分に非飽和状態でオンし、出力端子ＯＵＴを高速に放電することができるようになる。よって抵抗素子などの電流駆動素子Ｉ１Ｂを用いた図１４の回路に比べて、出力信号／ＯＵＴＳの立ち上がり速度が速くなる。

また、出力信号／ＯＵＴＳがＬレベルからＨレベルに変化するとき（時刻ｔ１４）、その時点ではトランジスタＱ７Ｂは非導通状態であるため、容量素子Ｃ３Ｂを介する結合により、ノードＮ３Ｂの電圧は高速に上昇してＶＬＷ＋Ｖｔｈｐになる。その結果トランジスタＱ１Ｂは、電流駆動力は充分小さくなる（オン抵抗が充分大きくなる）。よって出力端子ＯＵＴは、トランジスタＱ４Ｂを介して高速に充電されてＨレベルになる。

つまり本変更例のレベル変換回路によれば、Ｐ型トランジスタを用いて構成したレベル変換回路において、出力信号／ＯＵＴＳの立ち下がり及び立ち上がり速度を早くすることができる。

＜実施の形態８＞
図２０は、本発明の実施の形態８に係るレベル変換回路の構成を示す図である。当該レベル変換回路の構成においては、図１６の回路に対して更に、プッシュプル回路４０Ａを設けたものである。

プッシュプル回路４０Ａは、ハイ側電源ノードＳ４とロー側電源ノードＳ３との間に直列に接続したＮ型のトランジスタＱ１ＤＡ，Ｑ４ＤＡ（第８および第９トランジスタ）から成っており、トランジスタＱ１ＤＡ，Ｑ４ＤＡ間の接続ノードＮ４ＤＡ（第２出力ノード）がその出力ノードとなる。図２０に示すように当該レベル変換回路では、出力信号／ＯＵＴＳを出力するための出力端子ＯＵＴは、ノードＮ４Ａではなく、プッシュプル回路４０Ａの出力ノードＮ４ＤＡとなる。

出力端子ＯＵＴ（ノードＮ４ＤＡ）とハイ側電源ノードＳ４との間に接続するトランジスタＱ１ＤＡのゲートは、ブートストラップ型負荷回路２０ＡのノードＮ３Ａに接続される。出力端子ＯＵＴとロー側電源ノードＳ３との間に接続するトランジスタＱ４ＤＡのゲートは、ノードＮ１Ａに接続される。

図２０のレベル変換回路の動作は、基本的に図５の回路の動作（図２）と同じであるので詳細な説明は省略し、ここではブートストラップ型負荷回路２０Ａおよびプッシュプル回路４０Ａに関係する動作を説明する。図２１は、本実施の形態のレベル変換回路の動作を示す信号波形図であり、入力信号ＩＮＳの活性期間（図２の時刻ｔ３〜時刻ｔ４に対応）の前後における、入力端子ＩＮ、ノードＮ１Ａ，Ｎ３Ａおよび出力端子ＯＵＴの電圧波形を示している。

図２０のレベル変換回路において、時刻ｔ３に入力信号ＩＮＳがＬレベル（ＧＮＤ）からＨレベル（ＶＤＤ）になると、ノードＮ１ＡはＨレベル（ＶＤＤ−ＶＬ）になるので、トランジスタＱ４Ａはオンになり、ノードＮ４Ａは電圧−ＶＬのＬレベルとなる。つまりトランジスタＱ１Ａのソースが電圧−ＶＬになる。

ノードＮ４Ａが電圧−ＶＬに低下すると、容量素子Ｃ３Ａを介する結合により、ノードＮ３Ａの電圧も低下する。このときトランジスタＱ７Ａはオン状態であるのでノードＮ３Ａは電圧ＶＨ−Ｖｔｈｎになる（ＶｔｈｎはトランジスタＱ７Ａのしきい値電圧）。

従って、トランジスタＱ１Ａのゲート・ソース間電圧は、ＶＨ−Ｖｔｈｎ−（−ＶＬ）となり、トランジスタＱ１Ａはオン状態となる。従ってノードＮ４Ａは、トランジスタＱ１Ａ，Ｑ４Ａの電流駆動力（オン抵抗）によって決まる電圧レベルとなる。トランジスタＱ１Ａのオン抵抗はトランジスタＱ４Ａのオン抵抗よりも充分に大きく設定されており、出力信号／ＯＵＴＳは充分に−ＶＬに近い電圧のＬレベルになる。

このようにノードＮ１ＡがＨレベルになるので、プッシュプル回路４０ＡのトランジスタＱ４ＤＡがオンになる。このときノードＮ３Ａの電圧（ＶＨ−Ｖｔｈｎ−（−ＶＬ））によりトランジスタＱ１ＤＡもオン状態であるが、トランジスタＱ１Ａのオン抵抗はトランジスタＱ４Ａのオン抵抗よりも充分に大きく設定されており、出力信号／ＯＵＴＳは充分に−ＶＬに近い電圧のＬレベルになる。

そして時刻ｔ４で、入力信号ＩＮＳがＨレベル（ＶＤＤ）からＬレベル（ＧＮＤ）に変化すると、ノードＮ１ＡはＬレベルになり、トランジスタＱ４Ａはオフになる。するとノードＮ４Ａは、トランジスタＱ１Ａを通して充電されて、その電圧レベルが上昇する。

このノードＮ４Ａの電圧上昇は、容量素子Ｃ３Ａを介してノードＮ３Ａへ伝達される。このときノードＮ３Ａの電圧がＶＨ−Ｖｔｈｎを超え、トランジスタＱ７Ａはオフになり、ノードＮ３Ａはフローティング状態となる。するとノードＮ３Ａの電圧は、出力端子ＯＵＴの電圧上昇に従ってさらに上昇する。その結果、ノードＮ３Ａの電圧がＶＨ＋Ｖｔｈｎよりも高くなり、トランジスタＱ１Ａは非飽和領域で動作してノードＮ４Ａの電圧を上昇させる。

このときのノードＮ４Ａの電圧上昇が、再び容量素子Ｃ３Ａを介してノードＮ３Ａへとフィードバックされる。これによりノードＮ３Ａの電圧レベルは更に上昇し、トランジスタＱ１Ａは高速にノードＮ４Ａを充電して、電圧ＶＨにすることができる。なお、このときのノードＮ３Ａの電圧レベルは、フィードバック前のプリチャージ電圧ＶＨ−Ｖｔｈｎから、さらにノードＮ４Ａの電圧変化分（ＶＨ＋ＶＬ）だけ上昇する。

その結果トランジスタＱ１ＡＤも、トランジスタＱ１Ａと同様に高速且つ充分に非飽和状態でオンし、出力端子ＯＵＴを高速に充電することができるようになる。また入力信号ＩＮＳの立ち下がったとき、トランジスタＱ４ＤＡはトランジスタＱ４Ａと共にオフになっているので、出力端子ＯＵＴ（出力信号／ＯＵＴＳ）は高速に立ち上がる。

なお、上記のフィードバック効果（ブートストラップ作用）は図１６の回路においても得られるが、出力端子ＯＵＴに容量性負荷が接続される場合には出力信号／ＯＵＴＳの立ち上がり速度が遅くなり得られる効果は小さくなる。

それに対し図２０の回路では、出力端子ＯＵＴはトランジスタＱ１ＤＡによって充電され、ブートストラップ動作に用いられるノードＮ４Ａはそれとは別のトランジスタＱ１Ａによって充電される。よって出力端子ＯＵＴに接続される負荷の影響を受けることなく、ノードＮ３Ａの電圧レベルを高速で上昇させることができる。従って、図１６に示す回路よりも出力端子ＯＵＴの充電がより高速に行われるようになる。

また出力信号／ＯＵＴＳの立ち下がり時においても、出力端子ＯＵＴに接続する負荷の影響を受けることなく、ノードＮ３Ａを素早くプリチャージ電圧ＶＨ−Ｖｔｈｎに戻すことができる。つまりトランジスタＱ１ＤＡの電流駆動力を素早く小さくすることができるので、出力信号／ＯＵＴＳの立ち下がり速度も速くなる。

［変更例１］
図２２は、本実施の形態に係るレベル変換回路の変更例を示す図である。当該レベル変換回路は、図２０の回路に対し、トランジスタＱ５ＡのゲートをノードＮ４Ａではなく出力端子ＯＵＴ（プッシュプル回路４０Ａの出力ノードＮ４ＤＡ）に接続させたものである。そうすることにより、ノードＮ４Ａの寄生容量がトランジスタＱ５Ａのゲート容量相当小さくなり、当該ノードＮ４Ａの電圧変化が高速化される。応じてノードＮ３Ａの電圧変化も高速化されるので、トランジスタＱ１ＤＡの動作すなわち出力端子ＯＵＴの充放電動作が高速化される。その結果、出力信号／ＯＵＴＳの立ち上がり、立ち下がり速度が高速化される。

［変更例２］
ここでは、実施の形態８の技術をＰ型トランジスタを用いて構成したレベル変換回路に適用した変更例を示す。

図２３は、本変更例に係るレベル変換回路の構成を示す図である。当該レベル変換回路の構成においては、図１８の回路に対して更に、プッシュプル回路４０Ｂを設けたものである。

プッシュプル回路４０Ｂは、ロー側電源ノードＳ５とハイ側電源ノードＳ６との間に直列に接続したＰ型のトランジスタＱ１ＤＢ，Ｑ４ＤＢ（第８および第９トランジスタ）から成っており、トランジスタＱ１ＤＢ，Ｑ４ＤＢ間の接続ノードＮ４ＤＢがその出力ノードとなる。図２３に示すように、当該レベル変換回路では、出力信号／ＯＵＴＳを出力するための出力端子ＯＵＴは、ノードＮ４Ｂではなく、プッシュプル回路４０Ｂの出力ノードＮ４ＤＢとなる。

出力端子ＯＵＴとロー側電源ノードＳ５との間に接続するトランジスタＱ１ＤＢのゲートは、ブートストラップ型負荷回路２０ＢのノードＮ３Ｂに接続される。出力端子ＯＵＴとハイ側電源ノードＳ６との間に接続するトランジスタＱ４ＤＢのゲートは、ノードＮ１Ｂに接続される。

図２３のレベル変換回路の動作は、出力信号／ＯＵＴＳがプッシュプル回路４０Ｂを通して出力されることを除いて、基本的に図１８の回路の動作（図１９）と同じである（説明は省略する）。

この変形例においても、図２０及び図２１で説明したものと同様の理論により、動作の高速化が成される。即ち図２３の回路では、出力端子ＯＵＴはトランジスタＱ１ＤＢによって放電され、ブートストラップ動作に用いられるノードＮ４Ｂはそれとは別のトランジスタＱ１Ｂによって放電される。よって出力端子ＯＵＴに接続される負荷の影響を受けることなく、ノードＮ３Ｂの電圧レベルを高速で下降させることができる。従って、トランジスタＱ１ＤＢの電流駆動力を高速に大きくでき、図１８の回路よりも出力端子ＯＵＴの放電がより高速に行われるようになる。その結果、出力信号／ＯＵＴＳの立ち下がり速度が高速化される。

また出力信号／ＯＵＴＳの立ち上がり時においても、出力端子ＯＵＴに接続する負荷の影響を受けることなく、ノードＮ３Ｂを素早くプリチャージ電圧ＶＬＷ＋Ｖｔｈｐに戻すことができる。つまりトランジスタＱ１ＤＢの電流駆動力を素早く小さくすることができるので、出力信号／ＯＵＴＳの立ち上がり速度も速くなる。

［変更例３］
ここでは上記の変形例１を、図２３の回路に適用する。図２４は当該変更例を示す図である。当該レベル変換回路は、図２３の回路に対し、トランジスタＱ５ＢのゲートをノードＮ４Ｂではなく出力端子ＯＵＴ（プッシュプル回路４０Ｂの出力ノードＮ４ＤＢ）に接続させたものである。そうすることにより、ノードＮ４Ｂの寄生容量がトランジスタＱ５Ｂのゲート容量相当小さくなり、当該ノードＮ４Ｂの電圧変化が高速化される。応じてノードＮ３Ｂの電圧変化も高速化されるので、トランジスタＱ１ＤＢの動作すなわち出力端子ＯＵＴの充放電動作が高速化される。その結果、出力信号／ＯＵＴＳの立ち上がり、立ち下がり速度が高速化される。

＜実施の形態９＞
図２５は、本発明の実施の形態９に係るレベル変換回路の構成を示す図である。当該レベル変換回路も、入力端子ＩＮに与えられる入力信号ＩＮＳを、Ｈレベルが電圧ＶＨ、Ｌレベルが電圧−ＶＬの信号に変換するものであるが、上記の各実施の形態とは異なり、出力信号ＯＵＴＳの論理値（ハイまたはロー）は、入力信号ＩＮＳと同じ値をとるように構成されている。

図２５に示すように、本実施の形態のレベル変換回路は、入力段回路１００、プッシュプル回路１１０、ブートストラップ型駆動回路１２０、出力駆動回路１３０という複数の回路から構成されている。それら各回路には、ハイ側電源ノードＳ４の電圧ＶＨがハイ側電源線１０２を介して供給され、ロー側電源ノードＳ３の電圧−ＶＬがロー側電源線１０４を介して供給されている。

以下の説明においては、特に示さない限り、寄生容量およびトランジスタの電流駆動力（またはオン抵抗）に起因する各ノードの電圧レベルへの影響は無視する。即ち、出力電圧がトランジスタのオン抵抗比で定まるレシオ型回路であっても、その出力電圧は電圧ＶＨと−ＶＬの間で変化するものとして説明する。また当該レベル変換回路を構成する各トランジスタのしきい値電圧は全て等しいものとし、その値をＶｔｈｎとする。

入力段回路１００は、図１６のレベル変換回路と同様の構成を有している。即ち入力段回路１００は、Ｎ型のトランジスタＱ１Ａ，Ｑ４Ａ〜Ｑ７Ａと、容量素子Ｃ１Ａ，Ｃ２Ａ，Ｃ３Ａと、電流駆動素子Ｉ２Ａ，Ｉ３Ａとから構成される。容量素子Ｃ１Ａは、入力信号ＩＮＳに入力される入力信号ＩＮＳをノードＮ１Ａ（トランジスタＱ４Ａのゲート）に伝達する。

ノードＮ４Ａとハイ側電源線１０２との間に設けられている、トランジスタＱ１Ａ，Ｑ７Ａおよび容量素子Ｃ３Ａから成る回路は、図１６のレベル変換回路が備えるブートストラップ型負荷回路２０Ａに相当し、当該入力段回路１００の出力ノードとなるノードＮ４Ａにハイ側電源線１０２から流れ込む電流を制御している。

ノードＮ１Ａとロー側電源線１０４との間には、トランジスタＱ５Ａ，Ｑ６Ａが接続する。このうちゲートがノードＮ４Ａに接続したトランジスタＱ５Ａは、ノードＮ４ＡのＨレベルのときオンして、ノードＮ１ＡをＬレベル（−ＶＬ）に維持するように機能する。トランジスタＱ６Ａのゲート（ノードＮ２Ａ）には容量素子Ｃ２Ａを介してリセット端子ＲＳＴに入力されるリセット信号ＲＳＴＳが伝達されており、当該トランジスタＱ６Ａはそのリセット信号ＲＳＴＳに応じてノードＮ１ＡをＬレベル（−ＶＬ）に初期設定する。

ノードＮ２Ａとロー側電源線１０４との間に接続した電流駆動素子Ｉ２Ａは、ノードＮ２Ａからロー側電源線１０４へ流れる電流を制御しており、またハイ側電源ノードＳ７とノードＮ１Ａとの間に接続した電流駆動素子Ｉ３Ａは、トランジスタＱ５Ａ，Ｑ６Ａのリーク電流を補償するものである。

この入力段回路１００は、その動作も図１６のレベル変換回路と同じである。即ち、入力信号ＩＮＳがＨレベル（ＶＤＤ）に立ち上がると、ノードＮ１ＡがＨレベルになってトランジスタＱ４Ａがオンし、出力ノードＮ４Ａは電圧−ＶＬに対応するＬレベルになる。また入力信号ＩＮＳがＬレベル（ＧＮＤ）に立ち下がると、ノードＮ１ＡはＬレベルになってトランジスタＱ４Ａがオフになり、出力ノードＮ４ＡはトランジスタＱ１Ａ，Ｑ７Ａおよび容量素子Ｃ３Ａから成る負荷回路を通して充電されて、電圧ＶＨのＨレベルになる。

プッシュプル回路１１０は、図１０のレベル変換回路が備えるプッシュプル回路１Ａと同様の構成を有するものであり、ハイ側電源線１０２とロー側電源線１０４との間に直列に接続したＮ型のトランジスタＱ８Ａ，Ｑ９Ａから成り、トランジスタＱ８Ａ，Ｑ９Ａ間の接続ノードＮ５Ａがその出力ノード（第３出力ノード）となる（図１０の場合とは異なり、ノードＮ５ＡはトランジスタＱ５Ａのゲートに接続されない）。

当該プッシュプル回路１１０は、ノードＮ１ＡおよびノードＮ４Ａの電圧により駆動される。即ち、ハイ側電源線１０２とノードＮ５Ａとの間に接続するトランジスタＱ８ＡのゲートはノードＮ４Ａに接続し、ノードＮ５Ａとロー側電源線１０４との間に接続するトランジスタＱ９ＡのゲートはノードＮ１Ａに接続する。

プッシュプル回路１１０の動作は次のとおりである。即ち、入力段回路１００のノードＮ１ＡがＨレベルなると、トランジスタＱ９Ａが導通し、ノードＮ５Ａを放電してその電圧レベルを低下させる。入力段回路１００ではノードＮ１ＡがＨレベルになるのに追随してノードＮ４Ａの電圧レベルが低下するので、このときノードＮ４ＡとノードＮ５Ａとの電圧差がＶｔｈｎ以下になり、トランジスタＱ８Ａがオフする。それによりノードＮ５Ａは電圧−ＶＬのＬレベルになる。

また入力段回路１００のノードＮ１ＡがＬレベルになると、トランジスタＱ９Ａはオフになる。入力段回路１００ではノードＮ１ＡがＬレベルになるのに追随してノードＮ４ＡはＨレベルになるので、トランジスタＱ８Ａがオンになり、それによりノードＮ５Ａは電圧ＶＨ−ＶｔｈｎのＨレベルになる。

このようにプッシュプル回路１１０では、トランジスタＱ９Ａのゲート電圧が変化した後に、トランジスタＱ８Ａのゲート電圧が変化するようになっている。つまりノードＮ５Ａの充電時には、トランジスタＱ９Ａがオフした後にトランジスタＱ８Ａがオンになるので、このとき貫通電流（ハイ側電源ノードＳ４からロー側電源ノードＳ３へ流れる直流電流）は殆ど生じない。一方、ノードＮ５Ａの放電時には、トランジスタＱ９Ａがオンした後に、トランジスタＱ８Ａがオフになるので、その間は貫通電流が流れる。

ここで入力段回路１００のノードＮ４Ａにおけるオフセット電圧をΔＶ（図２のΔＶＬ２に相当）を考慮すると、トランジスタＱ８Ａがオフ状態のときのゲート電圧は−ＶＬ＋ΔＶである。電圧ΔＶはトランジスタＱ８Ａのしきい値電圧Ｖｔｈｎよりも充分小さく設定されており、トランジスタＱ８Ａは確実にオフになる。従って、プッシュプル回路１１０においては、ノードＮ５Ａの放電時のスイッチング期間（トランジスタＱ９ＡがオンしてからトランジスタＱ８Ａがオフするまでの間）というごく短い期間にだけ直流電流（貫通電流）が消費される。

ブートストラップ型駆動回路１２０は、Ｎ型のトランジスタＱ１０Ａ，Ｑ１１Ａ，Ｑ１２Ａおよび容量素子Ｃ４Ａから成るが、図２５から分かるように、入力段回路１００におけるトランジスタＱ１Ａ，Ｑ４Ａ，Ｑ７Ａおよび容量素子Ｃ３Ａから成る回路と実質的に同じ構成の回路である。

トランジスタＱ１２Ａは、プッシュプル回路１１０の出力ノードＮ５Ａに接続したゲートを有し、当該ブートストラップ型駆動回路１２０の出力ノードであるノードＮ７Ａ（第４出力ノード）とロー側電源線１０４との間に接続する。

トランジスタＱ１０Ａ，Ｑ１１Ａおよび容量素子Ｃ４Ａから成る回路は、ブートストラップ型負荷回路を構成しており、当該ノードＮ５Ａにハイ側電源線１０２から流れ込む電流を制御している。トランジスタＱ１１Ａは、ノードＮ７Ａとハイ側電源線１０２との間に接続する。トランジスタＱ１０Ａは、ゲートおよびドレインがハイ側電源線１０２に接続され、ソースはトランジスタＱ１１Ａのゲートが接続するノード（ノードＮ６Ａ）に接続される（即ちトランジスタＱ１０Ａはダイオード接続されている）。容量素子Ｃ４Ａは、ノードＮ７ＡとノードＮ６Ａの間に接続される。

このブートストラップ型駆動回路１２０の動作は、実質的に入力段回路１００と同じである。即ち、プッシュプル回路１１０の出力ノードＮ５ＡがＨレベルになると、トランジスタＱ１２Ａがオンして、ノードＮ７Ａを電圧−ＶＬに対応するＬレベル（より正確には、トランジスタＱ１１Ａ，Ｑ１２Ａのオン抵抗比で定まる電圧レベル）にする。またノードＮ５ＡがＬレベルになると、トランジスタＱ１２Ａがオフになり、トランジスタＱ１０Ａ，Ｑ１１Ａおよび容量素子Ｃ４Ａから成るブートストラップ型負荷回路を通してノードＩＮ７Ａが充電され、その電圧レベルが上昇する。

トランジスタＱ１１Ａのゲート（ノードＮ６Ａ）は、トランジスタＱ１０Ａを通して充電されるので定常状態での電圧はＶＨ−Ｖｔｈｎであるが、ノードＮ７Ａの電圧レベルが上昇するとき容量素子Ｃ４Ａのブートストラップ作用により昇圧される。その結果トランジスタＱ１１Ａは非飽和動作し、ノードＮ７ＡのＨレベルを電圧ＶＨにまで上昇させることができる。よってブートストラップ型駆動回路１２０の出力ノードＮ７Ａのレベルは、電圧ＶＨと電圧−ＶＬの間で変化する。

出力駆動回路１３０は、レシオレスブートストラップ型駆動回路を構成しており、Ｎ型のトランジスタＱ１３Ａ〜Ｑ２０Ａおよび容量素子Ｃ５Ａから成っている。

トランジスタＱ１３Ａ，Ｑ１４Ａは、ハイ側電源線１０２とロー側電源線１０４との間に直列に接続している。トランジスタＱ１３Ａ，Ｑ１４Ａ間の接続ノードをノードＮ８Ａとすると、ハイ側電源線１０２とノードＮ８Ａとの間に接続するトランジスタＱ１３Ａのゲートは、入力段回路１００の出力ノードＮ４Ａに接続される。またノードＮ８Ａとロー側電源線１０４との間に接続するトランジスタＱ１４Ａのゲートは、後述する出力端子ＯＵＴ（ノードＮ１１Ａ）に接続される。即ち、トランジスタＱ１３Ａは、ノードＮ４Ａの電圧レベルに従ってノードＮ８Ａをハイ側電源線１０２からの電流により充電するものであり、トランジスタＱ１４Ａは、出力端子ＯＵＴの電圧レベル（出力信号ＯＵＴＳ）に従ってノードＮ８Ａの電荷をロー側電源線１０４へと放電するものである。

トランジスタＱ１７Ａ，Ｑ１８Ａも、ハイ側電源線１０２とロー側電源線１０４との間に直列に接続している。トランジスタＱ１７Ａ，Ｑ１８Ａ間の接続ノードをノードＮ１０Ａとすると、ハイ側電源線１０２とノードＮ１０Ａとの間に接続するトランジスタＱ１７Ａのゲートは、ブートストラップ型駆動回路１２０の出力ノードＮ７Ａに接続される。即ち、トランジスタＱ１７Ａは、ノードＮ７Ａの電圧レベルに従ってノードＮ１０Ａをハイ側電源線１０２からの電流により充電するものであり、トランジスタＱ１８Ａは、ノードＮ５Ａの電圧レベルに従ってノードＮ１０Ａの電荷をロー側電源線１０４へと放電するものである。

同様にトランジスタＱ１５Ａ，Ｑ１６Ａも、ハイ側電源線１０２とロー側電源線１０４との間に直列に接続している。トランジスタＱ１５Ａ，Ｑ１６Ａ間の接続ノードをノードＮ９Ａとすると、ハイ側電源線１０２とノードＮ９Ａとの間に接続するトランジスタＱ１５ＡのゲートはノードＮ１０Ａに接続され、ノードＮ９Ａとロー側電源線１０４との間に接続するトランジスタＱ１６ＡのゲートはノードＮ８Ａに接続される。また容量素子Ｃ５Ａは、ノードＮ９ＡとノードＮ１０Ａとの間に接続される。即ち、トランジスタＱ１５Ａは、ノードＮ１０Ａの電圧レベルに従ってノードＮ９Ａをハイ側電源線１０２からの電流により充電するものであり、トランジスタＱ１６Ａは、ノードＮ８Ａの電圧レベルに従ってノードＮ９Ａの電荷をロー側電源線１０４へと放電するものである。

さらにトランジスタＱ１９Ａ，Ｑ２０Ａも、ハイ側電源線１０２とロー側電源線１０４との間に直列に接続している。トランジスタＱ１９Ａ，Ｑ２０Ａ間の接続ノードＮ１１Ａ（第５出力ノード）が、当該レベル変換回路の出力端子ＯＵＴであり、そこから出力信号ＯＵＴＳが出力される。ハイ側電源線１０２と出力端子ＯＵＴとの間に接続するトランジスタＱ１９ＡのゲートはノードＮ１０Ａに接続され、出力端子ＯＵＴとロー側電源線１０４との間に接続するトランジスタＱ２０Ａのゲートは、プッシュプル回路１１０の出力ノードＮ５Ａに接続される。即ち、トランジスタＱ１９Ａは、ノードＮ１０Ａの電圧レベルに従って出力端子ＯＵＴをハイ側電源線１０２からの電流により充電するものであり、トランジスタＱ２０Ａは、ノードＮ５Ａの電圧レベルに従ってノードＮ９Ａの電荷をロー側電源線１０４へと放電するものである。

またノードＮ１０Ａとロー側電源線１０４との間に接続するトランジスタＱ１８Ａのゲートは、プッシュプル回路１１０の出力ノードＮ５Ａに接続される。即ち、容量素子Ｃ５Ａは、ノードＮ９ＡとノードＮ１０Ａの間を容量結合する。

出力駆動回路１３０においては、以下に詳細にその動作を説明するように、各ノードの電圧変化の遅延を利用して、ハイ側電源線１０２からロー側電源線１０４への貫通電流経路を遮断しており、それにより消費電流の増大が抑制されている。また、この出力駆動回路１３０の動作によって、出力信号ＯＵＴＳは正確に電圧ＶＨおよび−ＶＬの間で変化するようになる。

図２６は、本実施の形態に係るレベル変換回路（図２５）の動作を示す信号波形図である。以下、図２６を参照して、当該レベル変換回路の動作について説明する。

まず初期状態として、入力端子ＩＮに供給される入力信号ＩＮＳが基準電圧ＧＮＤのＬレベルであり、ノードＮ１Ａは電圧−ＶＬのＬレベルである状態を想定する。このときトランジスタＱ４Ａはオフ状態なのでノードＮ４ＡはＨレベル（ＶＨ）である。またトランジスタＱ８Ａはオン状態、トランジスタＱ９Ａはオフ状態であるので、ノードＮ５ＡはＨレベル（ＶＨ−Ｖｔｈｎ）である。そのためトランジスタＱ８Ａ，Ｑ１２Ａ，Ｑ１３Ａ，Ｑ１８Ａ，Ｑ２０Ａはオン状態である。よってノードＮ７ＡはＬレベル（−ＶＬ）でありトランジスタＱ１７Ａはオフ状態なので、ノードＮ１０ＡはＬレベル（−ＶＬ）でありトランジスタＱ１５Ａ，Ｑ１９Ａはオフ状態である。故に出力端子ＯＵＴはＬレベル（−ＶＬ）であり、トランジスタＱ１４Ａはオフ状態である。従ってノードＮ８ＡはＨレベル（ＶＨ−Ｖｔｈｎ）であり、トランジスタＱ１６Ａはオン状態なのでノードＮ９ＡはＬレベル（−ＶＬ）である。

この初期状態から、入力信号ＩＮＳが電圧ＶＤＤのＨレベルに上昇すると、入力段回路１００において、ノードＮ１ＡがＨレベル（ＶＤＤ−ＶＬ）になり、トランジスタＱ４Ａがオンになり、ノードＮ４Ａはほぼ電圧−ＶＬのＬレベルになる。ここで、トランジスタＱ１Ａ，Ｑ４Ａの電流駆動力は充分大きく設定されており（オン抵抗が充分小さく設定されている）、入力段回路１００の出力オフセット電圧は無視できるものとする。

このときプッシュプル回路１１０では、入力段回路１００のノードＮ１Ａの電圧レベルの上昇に応じてトランジスタＱ９Ａがオンし、ノードＮ５Ａは放電され、その電圧レベルが低下し始める。そして入力段回路１００の出力ノードＮ４ＡがＬレベル（−ＶＬ）に低下したことにより、トランジスタＱ８Ａはゲート・ソース間電圧がしきい値電圧以下になりオフ状態となる。従ってノードＮ５Ａは、電圧−ＶＬのＬレベルになる。

ノードＮ５ＡがＬレベルになったことにより、ブートストラップ型駆動回路１２０のトランジスタＱ１２Ａがオフになり、ノードＮ７ＡがトランジスタＱ１１Ａを通して充電される。このとき容量素子Ｃ４Ａのブートストラップ作用によりノードＮ６Ａが昇圧され、トランジスタＱ１１Ａは非飽和動作するので、ノードＮ７Ａは電圧ＶＨのＨレベルになる。

出力駆動回路１３０においては、以下の動作が行われる。まず入力段回路１００の出力ノードＮ４ＡがＬレベル（−ＶＬ）になったことで、トランジスタＱ１３Ａがオフになる。但し、この時点では出力信号ＯＵＴはＬレベル（−ＶＬ）のままであるので、トランジスタＱ１４Ａもオフ状態にある。よってノードＮ８Ａはフローティング状態で、電圧ＶＨ−ＶｔｈｎのＨレベルに維持される。

またプッシュプル回路１１０の出力ノードＮ５ＡがＬレベル（−ＶＬ）になったことにより、トランジスタＱ１８Ａ，Ｑ２０Ａがオフになる。またブートストラップ型駆動回路１２０の出力ノードＮ７ＡがＨレベル（ＶＨ）になったことで、トランジスタＱ１７Ａがオンになり、ノードＮ１０Ａが充電され、その電圧レベルが上昇する。上記のようにノードＮ７Ａの電圧変化はノードＮ５Ａの電圧変化に応じて起こるため、このノードＮ１０Ａの充電の際には、トランジスタＱ１７Ａがオンするよりも先にトランジスタＱ１８Ａがオフになる。それにより、このときトランジスタＱ１７Ａ，Ｑ１８Ａを経路とする貫通電流の発生は防止されている。

ノードＮ１０Ａは容量素子Ｃ５Ａを介してノードＮ９Ａと容量結合しているが、この時点ではノードＮ８ＡはＨレベルに維持されておりトランジスタＱ１６Ａはオン状態であるので、ノードＮ１０Ａが電圧レベルが上昇してもノードＮ９Ａはほぼ電圧−ＶＬでＬレベルに維持される。またノードＮ１０Ａの充電が進み、トランジスタＱ１５Ａのゲート・ソース間電圧がそのしきい値電圧を超えるとそれがオンするが、トランジスタＱ１５ＡはトランジスタＱ１６Ａよりもオン抵抗が充分大きく設定されており、このときもノードＮ９Ａはほぼ電圧−ＶＬでＬレベルに維持される。その結果ノードＮ１０Ａは、電圧ＶＨ−Ｖｔｈｎにまで上昇してＨレベルになる。

ノードＮ１０ＡがＨレベル（ＶＨ−Ｖｔｈｎ）になると、トランジスタＱ１９Ａがオンになり、出力端子ＯＵＴは充電され、その電圧レベルが上昇する。この出力端子ＯＵＴの充電時においても、トランジスタＱ１９Ａがオンするよりも前に、トランジスタＱ２０Ａがオフになっているので、トランジスタＱ１９Ａ，Ｑ２０Ａを経路とする貫通電流の発生は防止されている。

出力端子ＯＵＴの充電が進むと、トランジスタＱ１４Ａがオンになり、ノードＮ８Ａが放電されてＬレベル（−ＶＬ）になる。応じて、トランジスタＱ１６Ａがオフになるので、ノードＮ９ＡはトランジスタＱ１５Ａを通して充電され、電圧レベルが上昇する。このノードＮ９Ａの電圧レベルの上昇は、容量素子Ｃ５Ａを介してノードＮ１０Ａに伝達されるので、ノードＮ１０Ａの電圧レベルも上昇する。ノードＮ１０Ａの電圧レベルが上昇するとトランジスタＱ１７Ａはオフ状態になり、ノードＮ１０Ａはフローティング状態になるので、ノードＮ１０Ａの電圧レベルは更に上昇し、電圧ＶＨよりも高い電圧ＶＨ＋ΔＶＢになる（ΔＶＢは、ノードＮ９Ａの電圧変化量および、ノードＮ１０Ａに付随する寄生容量と容量素子Ｃ５Ａの容量値との比によって決まる）。

このように出力駆動回路１３０では、トランジスタＱ１９Ａが出力端子ＯＵＴを充電することで当該出力端子ＯＵＴの電圧レベルが上昇すると、その電圧上昇がノードＮ１０Ａ（トランジスタＱ１９Ａのゲート）にフィードバックされるブートストラップ効果が得られる。それによりノードＮ１０Ａの電圧レベルが上昇することで、トランジスタＱ１９Ａはその電流駆動力は高くなり、また非飽和動作する。従って、出力端子ＯＵＴは高速に充電されて電圧ＶＨのＬレベルになる。

なお、このときトランジスタＱ１５Ａも非飽和動作するため、ノードＮ９Ａの電圧レベルはＶＨになる。上記のように、トランジスタＱ１５ＡはノードＮ１０Ａが充電されたときにオンになり、トランジスタＱ１６Ａは、その後にノードＮ８Ａが放電されることでオフになる。つまりトランジスタＱ１６Ａがオフするよりも先に、トランジスタＱ１５Ａがオンになるので、その間はトランジスタＱ１５Ａ，Ｑ１６Ａを通して貫通電流が流れる。但し、トランジスタＱ１５Ａ，Ｑ１６Ａの電流駆動力を充分に小さくすれば、消費電流の増大は防止できる。

またその貫通電流が生じる期間は、トランジスタＱ１５Ａと共にトランジスタＱ１９Ａがオンしてから出力信号ＯＵＴが充電されてＨレベルになるまでの短い期間に過ぎない。トランジスタＱ１９Ａの電流駆動力が大きいほどその期間を短くでき、当該貫通電流による消費電流を小さくできる。特に出力端子ＯＵＴにかかる負荷容量が大きい場合には、出力端子ＯＵＴの充電に時間がかかるのを防止するために、トランジスタＱ１９Ａの電流駆動力を充分大きく設定しておくことが望ましい。出力駆動回路１３０はレシオレス型の回路であり、定常状態では貫通電流が生じないので、トランジスタＱ１９Ａの電流駆動力を大きく設定しても定常状態における消費電力の増大は伴わない。

再び図２６および図２７を参照し、入力信号ＩＮＳが、Ｈレベル（ＶＤＤ）からＬレベル（ＧＮＤ）に低下すると、入力段回路１００のノードＮ１ＡはＬレベル（−ＶＬ）になり、応じてトランジスタＱ４ＡがオフになってノードＮ４Ａが充電される。このとき容量素子Ｃ３Ａによるブートストラップ動作が行われ（詳細は実施の形態７における図１６の回路の説明を参照）、ノードＮ４Ａは電圧ＶＨのＨレベルになる。

このノードＮ１Ａ，Ｎ４Ａの電圧レベルの上昇により、プッシュプル回路１１０では、トランジスタＱ９Ａがオフ、トランジスタＱ８Ａがオンになるので、ノードＮ５Ａは充電されてＨレベル（ＶＨ−Ｖｔｈｎ）になる。このときトランジスタＱ８Ａがオンするよりも先にトランジスタＱ９Ａがオフになるので、トランジスタＱ８Ａ，Ｑ９Ａを通しての貫通電流は生じない。

プッシュプル回路１１０の出力ノードＮ５ＡがＨレベルになると、ブートストラップ型駆動回路１２０では、トランジスタＱ１２Ａがオンし、ノードＮ７Ａは放電されてＬレベル（−ＶＬ）になる。

出力駆動回路１３０では、ノードＮ５ＡがＨレベルになったことによりトランジスタＱ１８Ａ，Ｑ２０Ａがオンし、またノードＮ７ＡがＬレベルになったことによりトランジスタＱ１７Ａがオフになる。よってノードＮ１０Ａおよび出力信号ＯＵＴが放電される。ノードＮ１０ＡがＬレベルになるときトランジスタＱ１９Ａ，Ｑ１５Ａはオフになるので、出力信号ＯＵＴＳは電圧−ＶＬのＬレベルになる。

また入力段回路１００の出力ノードＮ４ＡがＨレベルになったときトランジスタＱ１３Ａはオンしているので、出力端子ＯＵＴがＬレベルになったことでトランジスタＱ１４Ａがオフになると、ノードＮ８Ａが充電されて電圧ＶＨ−ＶｔｈｎのＨレベルになる。応じてトランジスタＱ１６Ａがオンし、ノードＮ９Ａは電圧−ＶＬのＬレベルになる。

このノードＮ８Ａの充電の際には、トランジスタＱ１４Ａがオフより先にトランジスタＱ１３Ａがオンしているため、トランジスタＱ１３ＡがオンしてトランジスタＱ１４Ａがオフするまでの間は、トランジスタＱ１３Ａ，Ｑ１４Ａを通して貫通電流が流れる。しかし出力信号ＯＵＴは高速で放電されてＬレベル（−ＶＬ）になるため、その期間はごく短期間であり貫通電流の電流量は僅かである。またノードＮ９Ａの放電に際しては、トランジスタＱ１６Ａがオンするより先にトランジスタＱ１５Ａがオフになるので、トランジスタＱ１５Ａ，Ｑ１６Ａを通しての貫通電流は生じない。

以上の動作により、レベル変換回路は上記の初期状態に戻る。その後は、入力信号ＩＮＳのレベル変化に応じて、上で説明した動作が繰り返される。

なお定常状態においては、この出力駆動回路１３０においてハイ側電源線１０２からロー側電源線１０４への貫通電流の経路は存在しない。そのためトランジスタＱ１９Ａ，Ｑ２０Ａの駆動能力を大きく設定することができ、そうすることで出力端子ＯＵＴの出力負荷容量が大きい場合でも、高速に出力端子ＯＵＴを充放電して出力信号ＯＵＴＳのレベルを高速に変化させることができる。

また入力段回路１００およびブートストラップ型駆動回路１２０は、出力電圧がトランジスタのオン抵抗比で定まるレシオ型回路であるので、ノードＮ４Ａ，Ｎ７ＡがＬレベルになる間にそれぞれトランジスタＱ１Ａ，Ｑ４ＡおよびトランジスタＱ１１Ａ，Ｑ１２Ａを通して貫通電流が流れる。しかしノードＮ４Ａ，Ｎ７Ａの電圧レベルは互いに相補的に変化するため、入力段回路１００およびブートストラップ型駆動回路１２０の貫通電流は同時に流れることはなく、入力信号ＩＮＳの電圧レベルに応じて片方ずつ流れる。つまり直流的な消費電力としては、１つのブートストラップ型負荷回路を有するレベル変換回路の消費電力と同程度である。

以上のように実施の形態９のレベル変換回路においては、入力段回路１００（図１６のレベル変換回路）によってレベル変換された信号（ノードＮ４Ａの電圧レベル）に基づいて、定常状態での貫通電流が生じないレシオレス型のブートストラップ回路である出力駆動回路１３０により出力信号ＯＵＴＳが出力される。入力段回路１００はレシオ型回路であるので、貫通電流を抑制するために駆動能力に制限が加わるが、出力駆動回路１３０ではその制限がないため駆動能力を高く設定することができる。よって、消費電流の増大を抑えつつ、出力端子ＯＵＴにかかる負荷容量が大きい場合でも出力信号ＯＵＴＳの電圧レベルを高速に変化させることができる。

［変更例１］
図２５のレベル変換回路の変更例として、図２７のようにトランジスタＱ５Ａのゲートをプッシュプル回路１１０の出力ノードＮ５Ａに接続してもよい。図２５の構成よりもトランジスタＱ５Ａのゲート容量分だけ入力段回路１００の出力ノードＮ４Ａの寄生容量が減少するので、ノードＮ４Ａの立ち上がりが速くなるという効果が得られる。なお、入力段回路１００の貫通電流を抑えるために駆動能力が制限されるトランジスタＱ１Ａと異なり、貫通電流の生じないプッシュプル回路１１０のトランジスタＱ８Ａは駆動能力が高く設定されるので、ノードＮ５Ａの寄生容量がトランジスタＱ５Ａのゲート容量分だけ増加したとしてもノードＮ５Ａの電圧レベルの立ち上がり速度の低下は伴わない。

［変更例２］
図２５のレベル変換回路では、入力段回路１００として図１６の回路を用いた例を示したが、それに替えて図２０あるいは図２２の回路を用いてもよい。図２８には、入力段回路１００として図２２の回路を用いた変更例を示している。

［変更例３］
図２５、図２７および図２８においてはＮ型トランジスタを用いて構成したレベル変換回路の例を示したが、実施の形態２などで示したように、それらと同様のレベル変換回路をＰ型トランジスタを用いて構成することも可能である。図示は省略するが、図２５、図２７および図２８の回路構成に対し、Ｎ型トランジスタに代えてＰ型トランジスタを用い、電源電圧の極性を逆にし（図２５、図２７および図２８に示す電源線１０２にロー側電源電圧ＶＬＷを供給し、同じく電源線１０４に電圧ＶＨＧを供給する）、また各信号の電圧極性を逆に（活性レベルをＬレベル、非活性レベルをＨレベルにする）すればよい。

＜実施の形態１０＞
上記のように実施の形態９のレベル変換回路によれば、消費電流の増大を抑えつつ、出力端子ＯＵＴにかかる負荷容量が大きい場合でも出力信号ＯＵＴＳの電圧レベルを高速に変化させることが可能である。

実施の形態１０では、実施の形態９のレベル変換回路を液晶表示装置に提供した例を示す。液晶表示装置のゲート線は、液晶画素のトランジスタのゲートが接続しているため大きな容量負荷となる。そのためそれを駆動する回路（ゲート線駆動回路）に信号を供給するレベル変換回路としては駆動能力の高いものが望まれ、実施の形態９のレベル変換回路はそれに適したものと言える。

図２９は、実施の形態１０に係る液晶表示装置１０の構成例を示すブロック図である。ここでは容量結合駆動技術を用いた表示装置を例に示す。当該表示装置は、画素の画素電極と容量結合した容量線を有し、その容量線に所定の振幅の信号（容量線駆動信号）を供給することで、画素電極に書き込まれた表示データ信号のレベルを調整することができる。

例えば正極性（＋）の表示信号が書き込まれた画素電極の電位を上昇（正方向に変化）させ、また負極性（−）の表示信号が書き込まれた画素電極の電位を下降（負方向に変化）させることで、表示信号を増幅することができる。その結果、データ線（ソース線）に供給する表示信号の振幅を小さくすることができ、データ線で消費される電力を低減させることができる。また表示信号の振幅が小さくなることで、走査線（ゲート線）の駆動信号の振幅も小さくすることができる。

図２９に示すように、表示装置１０は、液晶アレイ部１５、ゲート線駆動回路（広義には走査線駆動回路）１１、駆動制御回路１３およびレベル変換回路１４を備えている。液晶アレイ部１５は、行列状に配設された複数の画素２５から成り、画素の行（画素ライン）の各々に対応してそれぞれゲート線ＧＬ₁，ＧＬ₂，…，ＧＬ_m（総称「ゲート線ＧＬ」）が配設され、また、画素の列（画素列）の各々に対応してそれぞれデータ線ＤＬ₁，ＤＬ₂，…（総称「データ線ＤＬ」）が配設される。つまり画素２５は、互いに平行して配設された複数のゲート線（広義には走査線）ＧＬと、それに直交するように配設された複数のデータ線データ線ＤＬ各交点の近傍にそれぞれ設けられる。また容量結合駆動を行うための容量線ＣＣＬ₁，ＣＣＬ₂，…，ＣＣＬ_m（総称「容量線ＣＣＬ」）は、ゲート線ＧＬ₁，ＧＬ₂，…，ＧＬ_mのそれぞれに沿うように設けられる。

なお図２９では、第１行、第２行および最終行のゲート線ＧＬ₁，ＧＬ₂，ＧＬ_m、それらに対応して設けられた容量線ＣＣＬ₁，ＣＣＬ₂，ＣＣＬ_m、第１列および第２列のデータ線ＤＬ₁、ＤＬ₂、並びにそれらの交点に配設された６つの画素２５を代表的に示している。

ゲート線ＧＬ₁，ＧＬ₂，…，ＧＬ_mは、ゲート線駆動回路１１が生成するゲート線駆動信号Ｇ₁，Ｇ₂，…，Ｇ_m（総称「ゲート線駆動信号Ｇ」）によってそれぞれ駆動される。またデータ線ＤＬ₁，ＤＬ₂，…，ＤＬ_rには、駆動制御回路１３から表示データ信号Ｄ₁，Ｄ₂，…，Ｄ_r（総称「表示データ信号Ｄ」）がそれぞれ供給される。即ち、液晶アレイ部１５を構成する画素２５の各々は、ゲート線駆動回路１１が生成するゲート線ＧＬによって駆動され、駆動制御回路１３からの表示データ信号Ｄに応じた表示を行う。

各画素２５は、ガラスあるいは樹脂等の絶縁基板上に形成されており、表示素子として液晶素子２８が用いられている。また画素２５が備える画素トランジスタ２６（広義には能動素子）は、Ｎ型トランジスタが用いられている。

ゲート線ＧＬには画素トランジスタ２６のゲートが接続され、データ線ＤＬには当該画素トランジスタ２６のドレインが接続される。また画素トランジスタ２６のソースは、画素電極Ｎｐに接続される。画素電極Ｎｐには保持容量素子２７および液晶素子２８が接続される。保持容量素子２７は、画素電極Ｎｐと当該画素に対応する容量線ＣＣＬとの間に接続される。液晶素子２８は、画素電極Ｎｐと共通電極（コモン電極）Ｎｃとの間に接続される。

画素２５では、対応するゲート線ＧＬを駆動するゲート線駆動信号Ｇが活性レベル（Ｈレベル）になると画素トランジスタ２６がオンし、そのときデータ線ＤＬに供給されている表示データ信号Ｄの電圧が保持容量素子２７に保持される。この保持容量素子２７に保持されたデータ（電圧）に応じて液晶素子２８中の液晶の配向性が変化し、当該画素の表示輝度が変化する。

駆動制御回路１３は、単結晶シリコン基板を用いて形成された単一あるいは複数のＬＳＩから構成される。駆動制御回路１３は、画素２５に書き込む表示データ信号Ｄ₁，Ｄ₂，Ｄ₃，…をデータ線ＤＬ₁，ＤＬ₂，ＤＬ₃，…に出力するソースドライバ回路（データ信号出力回路）、ゲート線駆動回路１１および容量線駆動回路１２を動作させるのに必要な駆動制御信号（スタート信号ｓｔ、クロック信号ｃｌｋ，／ｃｌｋおよび極性制御信号ｖｆｒ，／ｖｆｒ）の生成回路、電源電圧（電圧ＶＨ，ＶＬ，ＶＣＣＨ，ＶＣＣＬ）を生成する電源回路などで構成される。

また表示装置１０は、本発明に係るレベル変換回路１４を備えている。レベル変換回路１４は、駆動制御回路１３が生成した各駆動制御信号のレベルをシフトさせて、ゲート線駆動回路１１を駆動するのに適した電圧レベルの信号（スタート信号ＳＴおよびクロック信号ＣＬＫ，／ＣＬＫ）に変換するものである。当該レベル変換回路１４は、実施の形態９のレベル変換回路（図２５の回路）を複数個用いて構成されており、その各々は画素２５と同じ絶縁基板上に形成されたＮ型トランジスタを用いて構成されている。

ここでは、駆動制御回路１３が生成する各駆動制御信号はＨレベルが電圧ＶＤＤ、Ｌレベルが基準電圧ＧＮＤの信号であり、レベル変換回路１４が生成するゲート線駆動回路１１を駆動するのに適した電圧レベルの信号は、Ｈレベルが電圧ＶＨ、Ｌレベルが電圧−ＶＬの信号であるとする。

駆動制御回路１３が生成する各駆動制御信号には、スタート信号ｓｔ、クロック信号ｃｌｋ，／ｃｌｋおよび極性制御信号ｖｆｒ，／ｖｆｒが含まれている。スタート信号ｓｔは、画像信号の各フレームの開始に対応したタイミングで活性化されるパルス信号である。クロック信号ｃｌｋ，／ｃｌｋは、互いに相補な（活性期間が重ならない）信号であり、ゲート線駆動回路１１の動作タイミングはこれによって規定される。極性制御信号ｖｆｒ，／ｖｆｒは、１フレーム毎にレベルが反転する互いに相補な信号であり、容量線駆動回路１２の動作タイミングを規定するものである。詳細は後述するが、この極性制御信号ｖｆｒ，／ｖｆｒは、各画素２５の画素電極Ｎｐの電圧レベルの極性（当該画素２５に書き込まれた表示データ信号Ｄの極性）の切り換わりに応じた動作を容量線駆動回路１２に行わせるための制御信号として用いられる。

レベル変換回路１４は、それらの信号をそれぞれＨレベルが電圧ＶＨ、Ｌレベルが電圧−ＶＬの、スタート信号ＳＴ、クロック信号ＣＬＫ，／ＣＬＫおよび極性制御信号ＶＦＲ，／ＶＦＲに変換する。即ちレベル変換回路１４においては、図２５と同じように、ハイ側電源ノードＳ４には電圧ＶＨ、ロー側電源ノードＳ３には電圧−ＶＬが供給されることになる。本実施の形態では、電圧ＶＨおよび電圧−ＶＬは駆動制御回路１３により生成されている。

液晶アレイ部１５の画素マトリクスをゲート線駆動回路１１で駆動する場合、スタート信号ＳＴ（スタート信号ｓｔ）は、ゲート線ＧＬの走査を開始するタイミングで活性化される。ゲート線駆動回路１１は、スタート信号ＳＴの活性化を切っ掛けにして、クロック信号ＣＬＫ，／ＣＬＫの活性化タイミングに同期してゲート線駆動信号Ｇ₁，Ｇ₂，Ｇ₃，…をこの順に活性化させる。

図３０は、レベル変換回路１４を通して駆動制御回路１３が出力する駆動制御信号とゲート線駆動回路１１の動作との関係を示すタイミング図である。図３０に示すように、クロック信号ＣＬＫ，／ＣＬＫの各々は、表示装置１０の２水平期間（２Ｈ）の周期をもって活性化されるパルス信号であり、両者は互いに１水平期間（１Ｈ）だけ位相がずらされている。即ち、この２つのクロック信号ＣＬＫ，／ＣＬＫは、１水平期間位相がずれた２相クロックを構成している。

スタート信号ＳＴ（スタート信号ｓｔ）は、フレーム期間の開始に対応した時刻ｔ₀に活性化される。当該スタート信号ＳＴはその直後の時刻ｔ₁で非活性化され、次のフレーム期間まで非活性状態に維持される。時刻ｔ₀から１水平期間（１Ｈ）遅れた時刻ｔ₂ではクロック信号ＣＬＫ（クロック信号ｃｌｋ）が活性化され、さらに時刻ｔ₂から１水平期間（１Ｈ）遅れた時刻ｔ₄ではクロック信号／ＣＬＫ（クロック信号／ｃｌｋ）が活性化される。以降、１水平期間ごとにクロック信号ＣＬＫ，／ＣＬＫが交互に活性化される。

ゲート線駆動回路１１は、縦続接続した複数のシフトレジスタ（多段のシフトレジスタ）から構成されており、その各段からそれぞれゲート線駆動信号Ｇ₁，Ｇ₂，Ｇ₃，…が出力される（以下、多段のシフトレジスタの各段を「単位シフトレジスタ」と称す）。スタート信号ＳＴは、第１段目の単位シフトレジスタに入力される。その信号は、クロック信号ＣＬＫ，／ＣＬＫに同期して時間的にシフトされながら、第１段目から後段へ向けて順番に伝達される。その結果、ゲート線駆動回路１１からは、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで、ゲート線駆動信号Ｇ₁，Ｇ₂，Ｇ₃，…がこの順に出力される。それにより、ゲート線ＧＬ₁，ＧＬ₂，ＧＬ₃，…がこの順で活性化される動作が１水平期間ごとに繰り返し行われる。

本実施の形態では、図２９如く、ゲート線駆動回路１１には、最後段である第ｍ段目の単位シフトレジスタ（不図示）に続けてさらに２段の単位シフトレジスタＳＲ_m+1，ＳＲ_m+2が設けられている。これら単位シフトレジスタＳＲ_m+1，ＳＲ_m+2は、ゲート線ＧＬを駆動しないので、以下では「ダミーシフトレジスタ」と称する。ダミーシフトレジスタＳＲ_m+1，ＳＲ_m+2の出力信号Ｇ_m+1，Ｇ_m+2はゲート線ＧＬを駆動しないが、通常のゲート線駆動信号Ｇ₁〜Ｇ_mと同質の信号であるので、それらを「駆動信号」と称することとする。

ゲート線駆動回路１１（多段のシフトレジスタ）を構成する単位シフトレジスタとしては、例えば特開２００４−１０３２２６号公報の図７に開示されたものを使用することができる。この単位シフトレジスタＳＲは、全て同一導電型のトランジスタにより構成されており、２相のクロック信号を用いて駆動することができる。

本実施の形態では、２相のクロック信号ＣＬＫ，／ＣＬＫにより駆動されるシフトレジスタによってゲート線駆動回路１１が構成されていると仮定して説明するが、ゲート線駆動回路１１を駆動させるのに必要なクロック信号の相数はそれを構成するシフトレジスタの回路構成に依存する。

上記のように、極性制御信号ＶＦＲ，／ＶＦＲ（極性制御信号ｖｆｒ，／ｖｆｒ）は、画像信号の１フレーム期間ごとに反転する信号である。この極性制御信号ＶＦＲ，／ＶＦＲは、共に容量線駆動回路１２に入力される。容量線駆動回路１２は、容量線ＣＣＬ₁〜ＣＣＬ_mを駆動する容量線駆動信号ＣＣ₁〜ＣＣ_m（総称「容量線駆動信号ＣＣ」）を生成する回路である。容量線駆動回路１２において極性制御信号ＶＦＲ，／ＶＦＲは、当該容量線駆動信号ＣＣの極性を表示データ信号Ｄの極性の変化に応じて切り替えるための制御信号として使用される。

以下、本発明者が考案した容量線駆動回路１２について説明する。容量線ＣＣＬを用いた容量結合駆動方式には、ゲート線ＧＬ毎に表示データ信号Ｄの極性を反転させるゲートライン反転駆動方式と、画素２５毎（データ線ＤＬ毎）に表示データ信号Ｄの極性を反転させるドット反転駆動方式とがあるが、本実施の形態ではゲートライン反転駆動方式に用いられる容量線駆動回路１２の構成について説明する。

図３１および図３２は、容量線駆動回路１２の構成を説明するための回路図である。容量線駆動回路１２は、容量線ＣＣＬのそれぞれを駆動する複数の単位回路から成っている。図３１は奇数番目の画素ライン（奇数行）に接続する容量線ＣＣＬを駆動する単位回路であり、図３２は偶数番目の画素ライン（偶数行）に接続する容量線ＣＣＬを駆動する単位回路である。

図２９に示したように、容量線駆動回路１２は、ゲート線駆動信号Ｇ₁〜Ｇ_m並びに駆動信号Ｇ_m+1，Ｇ_m+2、クロック信号ＣＬＫ，／ＣＬＫ、極性制御信号ＶＦＲ，／ＶＦＲが入力され、それらの信号に基づいて容量線ＣＣＬを駆動するための容量線駆動信号ＣＣ₁〜ＣＣ_mを生成する。また容量線駆動回路１２に供給される電源電圧としては、ハイ側電源電圧ＶＨおよびロー側電源電圧−ＶＬの他に、容量線駆動信号ＣＣのＨレベル、Ｌレベルをそれぞれ規定する電圧ＶＣＣＨ，ＶＣＣＬが供給される。

以下では、奇数行のゲート線駆動信号（Ｇ₁，Ｇ₃，…，Ｇ_n+2，…）はクロック信号ＣＬＫに同期して活性化し、偶数行のゲート線駆動信号（Ｇ₂，Ｇ₄，…，Ｇ_n+3，…）はクロック信号／ＣＬＫに同期して活性化するものと仮定する（ｎは奇数）。そして図３１及び図３２の如く、奇数行の単位回路のクロック端子ＣＫ１００にはクロック信号／ＣＬＫが入力され、偶数行の単位回路のクロック端子ＣＫ１００にはクロック信号ＣＬＫが入力されているものとして説明する。

まず奇数行の単位回路について説明する。図３１には、代表的に第ｎ行目の単位回路が示されている。

図３１に示すように、当該単位回路は、同一導電型のトランジスタのみを用いて構成されており、容量線駆動信号ＣＣ_nの極性を決定するための極性切換回路と、極性切換回路からの極性切換信号ＰＣ，／ＰＣのレベルを保持し、それらのレベルを１フレーム間低インピーダンスで保持するためのレベル保持回路と、当該極性切換信号ＰＣ，／ＰＣをより高い駆動能力を持つ容量線駆動信号ＣＣ_nに変換して出力する出力回路とから成っている。ここでは図２９の画素２５と同様にＮ型トランジスタを用いて構成した例を示しているが、もちろんＰ型トランジスタを用いて構成することも可能である。

図３１の如く当該単位回路の出力回路は、容量線駆動信号ＣＣ_nの出力端子ＯＵＴ１００に、容量線駆動信号ＣＣ_nのＨレベルの電圧ＶＣＣＨを供給するトランジスタＱ１０９と、当該出力端子ＯＵＴ１００に、容量線駆動信号ＣＣ_nのＬレベルの電圧ＶＣＣＬを供給するトランジスタＱ１１０とを備えている。即ち、トランジスタＱ１０９は、電圧ＶＣＣＨが供給される電源端子Ｓ１０４と出力端子ＯＵＴ１００との間に接続し、トランジスタＱ１１０は、電圧ＶＣＣＬが供給される電源端子Ｓ１０３と出力端子ＯＵＴ１００との間に接続している。ここでトランジスタＱ１０９のゲート、及びトランジスタＱ１１０のゲートが接続するノードをそれぞれノードＮ１０１，Ｎ１０２と定義する。

極性切換回路は、入力端子ＩＮ１０１に入力されるゲート線駆動信号Ｇ_n+2に応じて、ノードＮ１０１，Ｎ１０２にそれぞれ極性制御信号ＶＦＲ，／ＶＦＲを供給するものである。即ち極性切換回路は、極性制御信号ＶＦＲが入力される入力端子ＩＮ１０２とノードＮ１０１との間に接続したトランジスタＱ１０１と、極性制御信号／ＶＦＲが入力される入力端子ＩＮ１０３とノードＮ１０２との間に接続したトランジスタＱ１０２とから成っており、それらトランジスタＱ１０１，Ｑ１０２のゲートは共に、ゲート線駆動信号Ｇ_n+2が入力される入力端子ＩＮ１０１に接続される。

ゲート線駆動信号Ｇ_n+2は、当該第ｎ行の単位回路に対応するゲート線ＧＬ_nの２つ後の行であるゲート線ＧＬ_n+2を駆動する信号である。ここでは入力端子ＩＮ１０１に入力する信号として、容易に取得可能なゲート線駆動信号Ｇ_n+2を用いているが、それと同じタイミングで活性化し、且つ所定の電圧レベルを有する信号であれば他の信号を用いてもよい。

トランジスタＱ１０１を介してノードＮ１０１に供給される極性制御信号ＶＦＲに対応した信号が上記の極性切換信号ＰＣとなり、トランジスタＱ１０２を介してノードＮ１０２に供給される極性制御信号／ＶＦＲに対応した信号が上記の極性切換信号／ＰＣとなる。極性制御信号ＶＦＲ，／ＶＦＲは互いに相補な信号であるので、極性切換信号ＰＣ，／ＰＣも互いに相補な信号となる。

当該極性切換信号ＰＣ，／ＰＣのレベルを保持するレベル保持回路は、原理的にはフリップフロップ（ラッチ）である。図３１の如く、レベル保持回路は、６つのトランジスタＱ１０３〜Ｑ１０８と２つの容量素子Ｃ１０１，Ｃ１０２とから成っている。トランジスタＱ１０３は、ノードＮ１０１とロー側電源電圧−ＶＬが供給される電源端子Ｓ１との間に接続し、そのゲートはノードＮ１０２に接続される。トランジスタＱ１０４は、ノードＮ１０２と電源端子Ｓ１との間に接続し、そのゲートはノードＮ１０１に接続される。

トランジスタＱ１０５は、ハイ側電源電圧ＶＨが供給される電源端子Ｓ２とノードＮ１０１との間に接続し、トランジスタＱ１０６は、第２電源端子Ｓ２とノードＮ１０２との間に接続する。トランジスタＱ１０５のゲートが接続するノードを「ノードＮ１０３」、トランジスタＱ１０６のゲートが接続するノードを「ノードＮ１０４」と定義する。ノードＮ１０３は、容量素子Ｃ１０１を介してクロック信号／ＣＬＫが入力されるクロック端子ＣＫ１００に接続され、ノードＮ１０４は容量素子Ｃ１０２を介してクロック端子ＣＫ１００に接続される。

トランジスタＱ１０７は、ノードＮ１０３とノードＮ１０１との間に接続し、トランジスタＱ１０８は、ノードＮ１０４とノードＮ１０２との間に接続する。トランジスタＱ１０７，Ｑ１０８のゲートは共に電源端子Ｓ２に接続される。

例えばこのレベル保持回路が、ノードＮ１０１（極性切換信号ＰＣ）がＨレベル、ノードＮ１０２（極性切換信号／ＰＣ）がＬレベルの状態を保持する場合、トランジスタＱ１０３はオフ、トランジスタＱ１０４はオンとなる。このときノードＮ１０３はトランジスタＱ１０７を通して充電されてＨレベルになり、ノードＮ１０４はトランジスタＱ１０８を通して放電されてＬレベルになる。その結果、トランジスタＱ１０５がオンし、トランジスタＱ１０６がオフになる。それにより、極性切換信号ＰＣのＨレベル、極性切換信号／ＰＣのＬレベルは維持される。

なお、このときノードＮ１０１，Ｎ１０３の両方がＨレベルであるのでトランジスタＱ１０７はオフであり、ノードＮ１０３はフローティング状態でＨレベルに維持されている。そのためクロック信号／ＣＬＫがＨレベルになるとき、容量素子Ｃ１０１を介した結合によりノードＮ１０３が昇圧され、トランジスタＱ１０５は非飽和領域でオンになる。その結果、極性切換信号ＰＣは電源端子Ｓ２と同じ電圧ＶＨのＨレベルで維持されることとなる。

一方、ノードＮ１０４の電圧レベルも、クロック信号／ＣＬＫがＨレベルになるときに容量素子Ｃ１０２を介した結合により上昇しようとする。しかしトランジスタＱ１０８，Ｑ１０４がオンしているため、ノードＮ１０４の電圧上昇は瞬時的であり、ほぼＬレベルに保たれる。つまりトランジスタＱ１０６がオフをほぼ維持するので、トランジスタＱ１０４，Ｑ１０６を通しての貫通電流は殆ど流れない。

なお、上記のノードＮ１０４の瞬時的な電圧上昇は、トランジスタＱ１０４，Ｑ１０８のオン抵抗値と容量素子Ｃ１０２の容量値を適切に設定すれば小さくでき、より確実にトランジスタＱ１０６にオフ状態を維持させることができる。

逆に当該単位回路が、レベル保持回路がノードＮ１０１（極性切換信号ＰＣ）がＬレベルでノードＮ１０２（極性切換信号／ＰＣ）がＨレベルの状態を保持する場合には、トランジスタＱ１０４がオン、トランジスタＱ１０３がオフになる。そしてノードＮ１０４がＨレベルになり、トランジスタＱ１０６がオンになって極性切換信号／ＰＣをＨレベルに維持する。またクロック信号／ＣＬＫの立ち上がり時には、ノードＮ１０４が昇圧されてトランジスタＱ１０６が非飽和領域でオンするので、極性切換信号／ＰＣは電圧ＶＨのＨレベルになる。一方、ノードＮ１０３はＬレベルにほぼ維持され、トランジスタＱ１０５がオフをほぼ維持するため、トランジスタＱ１０５，Ｑ１０３を通しての殆ど貫通電流は流れない。

このように、図３１の単位回路が備えるレベル保持回路においては、電力を殆ど消費することなく、Ｈレベルを維持する側のノードのみがプルアップされ、Ｌレベルを維持する側のノードはプルアップされない、選択的なプルアップ動作が行われる。

次に、容量線駆動回路１２の偶数行の単位回路について説明する。図３２には、代表的に第ｎ＋１行目（ｎは奇数）の単位回路が示されている。

図３２に示すように、偶数行の単位回路の構成は奇数行の単位回路（図３１）とほぼ同じであるが、偶数行の容量線駆動信号ＣＣ_n+1は奇数行の容量線駆動信号ＣＣ_nに対して反転したレベルにする必要があるため、図３１に対し、トランジスタＱ１０９，Ｑ１１０のゲートの接続が互いに交換されている。あるいは、回路構成は図３１から変更せずに、入力端子ＩＮ１０２，ＩＮ１０３に入力させる極性制御信号ＶＦＲ，／ＶＦＲを入れ替えたものを偶数行の単位回路としてもよい（図示は省略する）。

なお、図３１及び図３２のクロック端子ＣＫ１００に入力される信号は、一定周期で交番する繰り返し信号であれば、クロック信号ＣＬＫ，／ＣＬＫ以外のものを用いてもよい。クロック端子ＣＫ１００に入力されるクロック信号は、一定周期でトランジスタＱ１０５（またはＱ１０６）を非飽和領域でオンさせるために用いられており、それによってリーク電流によるノードＮ１０１（またはＮ１０２）のＨレベルの電圧低下が補償される。このリーク電流の補償を充分に行うことができる範囲であれば、より周波数の低いクロック信号を用いてもよく、それにより消費電力の低減を図ることができる。但し、クロック端子ＣＫ１００に入力されるクロック信号は、その活性期間が入力端子ＩＮ１０１に入力される信号の活性期間と重ならないものが好ましい。

ここでは奇数行のゲート線駆動信号（Ｇ₁，Ｇ₃，…，Ｇ_n+2，…）はクロック信号ＣＬＫに同期して活性化し、偶数行のゲート線駆動信号（Ｇ₂，Ｇ₄，…，Ｇ_n+3，…）はクロック信号／ＣＬＫに同期して活性化するものと仮定しているので、奇数行の単位回路のクロック端子ＣＫ１００にはクロック信号／ＣＬＫを入力し、偶数行の単位回路のクロック端子ＣＫ１００にはクロック信号ＣＬＫを入力した。

続いて、本実施の形態に係る容量線駆動回路１２の動作について説明する。ここでは各トランジスタのしきい値電圧は全て同じ値Ｖｔｈであると仮定する。また上記したように、電源端子Ｓ１０３，Ｓ１０４に供給される電圧ＶＣＣＬ，ＶＣＣＨは、それぞれ容量線駆動信号ＣＣのＬレベル及びＨレベルの電圧を規定するためのものである。容量線駆動信号ＣＣは、容量結合によって画素電極に一定の電圧変化を与えるものであるので、電圧ＶＣＣＨ，ＶＣＣＬは、その電圧差（容量線駆動信号ＣＣの振幅）が画素電極に与える電圧変化分に等しく、且つトランジスタＱ１０９、Ｑ１１０が非飽和領域で動作する範囲のものであればよい。

図３３は、当該容量線駆動回路１２の動作を示す信号波形図である。極性制御信号ＶＦＲ，／ＶＦＲは互いに相補な信号であり、１フレーム毎のブランキング期間にレベルが交番する。ここで、極性制御信号ＶＦＲがＨレベルの期間を「奇数フレーム」、Ｌレベルの期間を「偶数フレーム」と定義する。

以下、本実施の形態に係る容量線駆動回路１２の動作を説明する。まず奇数行の単位回路の動作を説明するが、ここでも第ｎ行目の単位回路（図３１）の動作を代表的に説明する。

図３３を参照し、ブランキング期間内の時刻ｔ₁で、極性制御信号ＶＦＲ，／ＶＦＲがそれぞれＨレベル、Ｌレベルに変化して奇数フレームになると、入力端子ＩＮ１０２が電圧ＶＨに、入力端子ＩＮ１０３が電圧−ＶＬにそれぞれ設定される。ノードＮ１０１〜Ｎ１０４、及び出力端子ＯＵＴ１００のレベルは直前フレーム期間の動作で決まり、ここではノードＮ１０１，Ｎ１０３および出力端子ＯＵＴ１００はＬレベル、ノードＮ１０２、Ｎ１０４はＨレベルとなっている。

時刻ｔ₂において、対応するゲート線ＧＬ_nを駆動するゲート線駆動信号Ｇ_nがＨレベルになり、第ｎ行目の画素２５に表示データ信号Ｄが書き込まれる。そして時刻ｔ₂から１Ｈ後の時刻ｔ₃に、ゲート線駆動信号Ｇ_nはＬレベルになる。

時刻ｔ₃のさらに１Ｈ後の時刻ｔ₄では、２つ後の行のゲート線駆動信号Ｇ_n+2がＨレベル（ＶＨ）になる。応じてトランジスタＱ１０１，Ｑ１０２がオンになり、ノードＮ１０１，Ｎ１０２に極性制御信号ＶＦＲ，／ＶＦＲのレベルが供給される。より詳細には、まずノードＮ１０２（極性切換信号／ＰＣ）がＬレベル（−ＶＬ）になり、トランジスタＱ１０３，Ｑ１１０がオフになる。トランジスタＱ１０３がオフしたことで、ノードＮ１０１がトランジスタＱ１０１を通して充電され、極性切換信号ＰＣがＨレベル（ＶＨ−Ｖｔｈ）になる。応じて、トランジスタＱ１０４，Ｑ１０９がオンになる。

ノードＮ１０４はトランジスタＱ１０８，Ｑ１０４を通して放電されＬレベル（−ＶＬ）になり、ノードＮ１０３はトランジスタＱ１０７を通して充電されＨレベル（ＶＨ−Ｖｔｈ）になる。なお、上記したように電圧ＶＣＣＨは、極性切換信号／ＰＣがＨレベルになったときにトランジスタＱ１０９が比飽和動作する範囲の値に設定されており、容量線駆動信号ＣＣ_nは電圧ＶＣＣＨのＨレベルとなる。

時刻ｔ₅でゲート線駆動信号Ｇ_n+2がＬになると、トランジスタＱ１０１、Ｑ１０２がオフになるので、ノードＮ１０１，Ｎ１０２と入力端子ＩＮ１０２，ＩＮ１０３とが電気的に分離される。但しこのとき極性切換信号ＰＣのＨレベル、極性切換信号／ＰＣのＬレベルは、先に述べたレベル保持回路の働きにより保持（ラッチ）される。

なお時刻ｔ₅では、クロック信号／ＣＬＫがＨレベルに立ち上がるため、容量素子Ｃ１０１を介する結合によりノードＮ１０３が昇圧される。ノードＮ１０３は既にＶＨ−Ｖｔｈに充電されているので、この昇圧作用によりノードＮ１０３の電圧レベルは略２・ＶＨ−Ｖｔｈになる。応じてトランジスタＱ１０５が非飽和領域でオンになり、ノードＮ１０１は電圧ＶＨまで上昇する。

そして時刻ｔ₆でクロック信号／ＣＬＫがＬレベルになると、ノードＮ１０３のレベルは再びＶＨ−Ｖｔｈに戻りトランジスタＱ１０５はオフするが、ノードＮ１０１は高インピーダンス状態で電圧ＶＨのＨレベルに維持される。

時刻ｔ₆以降は、クロック信号／ＣＬＫがＨレベルに変化する度にノードＮ１０３の電圧レベルが略２・ＶＨ−Ｖｔｈに昇圧され、トランジスタＱ１０５が非飽和領域でオンしてノードＮ１０１を電圧ＶＨに充電する動作が繰り返される。それにより、リーク電流によるノードＮ１０１のレベル低下が補償され、極性切換信号ＰＣを電圧ＶＨのＨレベルに維持することができる。この結果、トランジスタＱ１０９は非飽和領域でのオン状態に維持され、当該単位回路は１フレーム期間、容量線駆動信号ＣＣ_nのＨレベル（ＶＣＣＨ）を低インピーダンスで維持することができる。

そして次のブランキング期間内の時刻ｔ₇で、極性制御信号ＶＦＲ，／ＶＦＲがそれぞれＬレベル、Ｈレベルに変化して偶数フレームになるが、この時点ではトランジスタＱ１０１、Ｑ１０２はオフであるので、ノードＮ１０１（極性切換信号ＰＣ）のＨレベル、ノードＮ１０２（極性切換信号／ＰＣ）のＬレベルは変化せず、容量線駆動信号ＣＣ_nもＨレベル（ＶＣＣＨ）のままである。

その後、時刻ｔ₈でゲート線駆動信号Ｇ_nがＨレベルになり、第ｎ行目の画素２５に表示データ信号Ｄが書き込まれる。ゲート線駆動信号Ｇ_nは、時刻ｔ₈から１Ｈ後の時刻ｔ₉にＬレベルになる。

時刻ｔ₉のさらに１Ｈ後の時刻ｔ₁₀では、ゲート線駆動信号Ｇ_n+2がＨレベル（ＶＨ）になる。応じてトランジスタＱ１０１，Ｑ１０２がオンになり、ノードＮ１０１，Ｎ１０２に極性制御信号ＶＦＲ，／ＶＦＲのレベルが供給される。このとき上記の時刻ｔ₄とは逆の動作により、極性切換信号ＰＣがＬレベル（−ＶＬ）、極性切換信号／ＰＣがＨレベル（ＶＨ−Ｖｔｈ）となる。応じてトランジスタＱ１０９がオフ、トランジスタＱ１１０がオンとなり、容量線駆動信号ＣＣ_nはＬレベル（ＶＣＣＬ）に変化する。

時刻ｔ₁₁でゲート線駆動信号Ｇ_n+2がＬになると、トランジスタＱ１０１、Ｑ１０２がオフになるので、ノードＮ１０１，Ｎ１０２と入力端子ＩＮ１０２，ＩＮ１０３とが電気的に分離される。但しこのとき極性切換信号ＰＣのＬレベル、極性切換信号／ＰＣのＨレベルは、先に述べたレベル保持回路の働きにより保持（ラッチ）される。

なお時刻ｔ₁₁では、クロック信号／ＣＬＫがＨレベルに立ち上がるため、容量素子Ｃ１０２を介する結合によりノードＮ１０４が昇圧される。この昇圧作用によりノードＮ１０４の電圧レベルは略２・ＶＨ−Ｖｔｈになる。応じてトランジスタＱ１０６が非飽和領域でオンになり、ノードＮ１０２は電圧ＶＨまで上昇する。

そして時刻ｔ₁₂でクロック信号／ＣＬＫがＬレベルになると、ノードＮ１０４のレベルは再びＶＨ−Ｖｔｈに戻りトランジスタＱ１０６はオフするが、ノードＮ１０１は高インピーダンス状態で電圧ＶＨのＨレベルに維持される。

時刻ｔ₆以降は、クロック信号／ＣＬＫがＨレベルに変化する度にノードＮ１０３の電圧レベルが略２・ＶＨ−Ｖｔｈに昇圧され、トランジスタＱ１０６がノードＮ１０１を電圧ＶＨに充電する動作が繰り返される。それによりノードＮ１０１（極性切換信号ＰＣ）は電圧ＶＨのＨレベルは電圧ＶＨに維持される。この結果、トランジスタＱ１０９は非飽和領域でのオン状態に維持され、当該単位回路は１フレーム期間、容量線駆動信号ＣＣ_nのＬレベル（ＶＣＣＬ）を低インピーダンスで維持することができる。

このように容量線駆動回路１２の奇数行の単位回路（図３１）の各々は、奇数フレームにおいては、対応する行の画素２５への表示データ信号Ｄの書き込み期間（対応するゲート線ＧＬの活性期間）から１Ｈ後に、容量線駆動信号ＣＣをＬレベルからＨレベルへと変化させる。また偶数フレームにおいては、対応する行の画素２５への表示データ信号Ｄの書き込み期間から１Ｈ後に、容量線駆動信号ＣＣをＨレベルからＬレベルへと変化させる。

一方、偶数行の単位回路（図３２）の動作は、上で説明した奇数行の単位回路の動作とほぼ同じである。但し、偶数行の単位回路の各々は、奇数フレームにおいては、対応する行の画素２５への表示データ信号Ｄの書き込み期間から１Ｈ後に、容量線駆動信号ＣＣをＨレベルからＬレベルへと変化させる。また偶数フレームにおいては、対応する行の画素２５への表示データ信号Ｄの書き込み期間の１Ｈ後に、容量線駆動信号ＣＣをＬレベルからＨレベルへと変化させる。

図３４は容量線駆動回路１２の動作を示す信号波形図であり、上記の奇数行および偶数行の容量線駆動信号ＣＣの振る舞いをまとめたものである。容量線駆動信号ＣＣのそれぞれは、それと同じ行に対応するゲート線駆動信号Ｇの立ち上がり時から２Ｈ遅れて（ゲート線駆動信号Ｇの立ち下がり時から１Ｈ後）レベルが変化していることが分かる。例えば、第ｎ行（奇数行）に対応する容量線駆動信号ＣＣ_nは、それと同じ行に対応するゲート線駆動信号Ｇ_nの立ち上がり時から２Ｈ遅れて（ゲート線駆動信号Ｇ_nの立ち下がり時から１Ｈ後）レベルが反転している。同様に第ｎ＋１行（偶数行）に対応する容量線駆動信号ＣＣ_n+1は、ゲート線駆動信号Ｇ_n+1の立ち上がり時から２Ｈ遅れてレベルが反転している。また同じフレーム期間内では、偶数行と時数行とで、容量線駆動信号ＣＣのレベル変化の方向が逆になることも、同図から分かる。

図３４のようにレベル変化する容量線駆動信号ＣＣを用いてゲートライン反転駆動方式の容量結合駆動を行う場合、各画素２５に表示データ信号Ｄを書き込む際、奇数フレームにおいては、奇数行に正極性（＋）のものを書き込むと共に偶数行に負極性（−）のものを書き込むようにし、偶数フレームにおいては、奇数行に負極性のものを書き込むと共に偶数行に正極性のものを書き込むようにする。その結果、正極性の表示データ信号Ｄが書き込まれた画素電極Ｎｐの電圧レベルは上昇され、負極性の表示データ信号Ｄを書き込まれた画素電極Ｎｐの電圧レベルは下降され、各表示データ信号Ｄが増幅されることとなる。

なお以上の説明から分かるように、極性制御信号ＶＦＲ，／ＶＦＲは、各容量線駆動信号ＣＣのレベルを制御する目的で用いられている。それらはブランキング期間で交番し、各フレーム期間で一定のレベルに固定されるものであった。しかし、図３１および図３２に示した容量線駆動回路１２の単位回路は、極性切換信号ＰＣ，／ＰＣのレベル保持回路を備えているので、厳密には、極性制御信号ＶＦＲ，／ＶＦＲは、各単位回路で少なくとも入力端子ＩＮ１０１に入力される信号の活性期間にさえ適切な値をとっていればよく、必ずしも１フレーム期間一定のレベルを維持する必要はない。但し、極性制御信号ＶＦＲ，／ＶＦＲの交番周期を短くする（周波数を高くする）と消費電力が増大する点に留意すべきである。

以上の説明では、レベル変換回路１４は図２５の回路を複数個用いて構成されたものとして説明したが、その変更例である図２７あるいは図２８の回路を用いることも可能である。またスタート信号ｓｔおよびクロック信号ｃｌｋ，／ｃｌｋのパルス幅は狭いため、それらのレベル変換を行う回路では、図２５〜図２８のトランジスタＱ５Ａ，Ｑ６Ａのリーク電流は問題とはならないので電流駆動素子Ｉ３Ａを省略してもよい。逆に、極性制御信号ｖｆｒ，／ｖｆｒのパルス幅は１フレーム期間（約１６．７ｍｓ）に相当する長いものであるので、そのレベル変換を行う回路では電流駆動素子Ｉ３Ａを省略すべできない。

また説明は省略したが、レベル変換回路１４の初期値を設定するためのパワーオンリセット回路もレベル変換回路１４と同じ絶縁基板（画素２５と同じ絶縁基板）上に形成してもよい。その場合、実施の形態１の変更例１で説明した特許文献２の図１のパワーオンリセット回路を用いることができる。その場合、製造プロセス簡略化の観点から、当該パワーオンリセット回路も画素２５の画素トランジスタ２６と同じ導電型（ここではＮ型）トランジスタを用いて構成することが望ましい。

実施の形態１に係るレベル変換回路の構成の具体例を示す図である。実施の形態１に係るレベル変換回路の動作を示す信号波形図である。実施の形態１の変更例に係るパワーオンリセット回路を模式的に示す図である。パワーオンリセット信号の波形図である。実施の形態１に係るレベル変換回路の構成を示す図である。実施の形態１における電流駆動素子の構成例を示す図である。実施の形態１における電流駆動素子の構成例を示す図である。実施の形態２に係るレベル変換回路の構成を示す図である。実施の形態２に係るレベル変換回路の動作を示す信号波形図である。実施の形態３に係るレベル変換回路の構成を示す図である。実施の形態４に係るレベル変換回路の構成を示す図である。実施の形態５に係るレベル変換回路の構成を示す図である。実施の形態５における電流駆動素子の構成例を示す図である。実施の形態６に係るレベル変換回路の構成を示す図である。実施の形態６における電流駆動素子の構成例を示す図である。実施の形態７に係るレベル変換回路の構成を示す図である。実施の形態７に係るレベル変換回路の動作を示す信号波形図である。実施の形態７に係るレベル変換回路の変更例を示す図である。実施の形態７に係るレベル変換回路の動作を示す信号波形図である。実施の形態８に係るレベル変換回路の構成を示す図である。実施の形態８に係るレベル変換回路の動作を示す信号波形図である。実施の形態８に係るレベル変換回路の変更例を示す図である。実施の形態８に係るレベル変換回路の変更例を示す図である。実施の形態８に係るレベル変換回路の変更例を示す図である。実施の形態９に係るレベル変換回路の構成を示す図である。実施の形態９に係るレベル変換回路の動作を示す信号波形図である。実施の形態９に係るレベル変換回路の変更例を示す図である。実施の形態９に係るレベル変換回路の変更例を示す図である。実施の形態１０に係る画像表示装置の概略構成図である。実施の形態１０に係るゲート線駆動回路の動作を示す信号波形図である。実施の形態１０に係る駆動制御回路の単位回路の構成を示す図である。実施の形態１０に係る駆動制御回路の単位回路の構成を示す図である。実施の形態１０に係る駆動制御回路の動作を示す信号波形図である。実施の形態１０に係る駆動制御回路の動作を示す信号波形図である。

符号の説明

ＩＮ入力端子、ＩＮＳ入力信号、ＯＵＴ出力端子、ＯＵＴＳ出力信号、ＲＳＴリセット端子、Ｉ１Ａ〜Ｉ３Ａ，Ｉ１Ｂ〜Ｉ３Ｂ電流駆動素子、ＰＯＲパワーオンリセット回路、１Ａ，１Ｂ，４０Ａ，４０Ｂプッシュプル回路、２０Ａ，２０Ｂブートストラップ型負荷回路、１００入力段回路、１１０プッシュプル回路、１２０ブートストラップ型駆動回路、１３０出力駆動回路。

Claims

第１電源および第２電源を有し、
前記第１電源および第２電源の電圧の差よりも小さな振幅を有する入力信号を、前記第１電源の電圧に対応する電圧レベルと第２電源の電圧に対応する電圧レベルとの間で変化する信号にレベル変換するレベル変換回路であって、
前記入力信号を受ける入力端子と、
レベル変換された信号が出力される第１出力ノードと、
所定のリセット信号を受けるリセット端子と、
前記第１出力ノードと前記第１電源との間に接続し、第１容量素子を介して前記入力端子に接続したゲートを有する所定導電型の第１トランジスタと、
前記第１トランジスタのゲートが接続する第１ノードと前記第１電源との間に接続し、第２容量素子を介して前記リセット端子に接続したゲートを有する前記所定導電型の第２トランジスタと、
前記第２電源と前記第１出力ノードとの間に接続した第１電流駆動素子と、
前記第２トランジスタのゲートが接続する第２ノードと前記第１電源との間に接続した第２電流駆動素子と、
前記第１トランジスタのゲートと第３電源との間に接続した第３電流駆動素子とを備える
ことを特徴とするレベル変換回路。
前記第３電流駆動素子は電流制限素子である
請求項１記載のレベル変換回路。
前記第１電流駆動素子および前記第１トランジスタはインバータを構成しており、
前記第３電源の電圧レベルは、
前記第１電源の電圧を基準とする前記インバータのしきい値電圧と、前記第１電源の電圧を基準とする前記インバータのしきい値電圧および前記入力信号の振幅電圧の和との間に設定される
請求項１または請求項２記載のレベル変換回路。
第１電源および第２電源を有し、
前記第１電源および第２電源の電圧の差よりも小さな振幅を有する入力信号を、前記第１電源の電圧に対応する電圧レベルと第２電源の電圧に対応する電圧レベルとの間で変化する信号にレベル変換するレベル変換回路であって、
前記入力信号を受ける入力端子と、
レベル変換された信号が出力される第１出力ノードと、
所定のリセット信号を受けるリセット端子と、
前記第１出力ノードと前記第１電源との間に接続し、第１容量素子を介して前記入力端子に接続したゲートを有する所定導電型の第１トランジスタと、
前記第１トランジスタのゲートが接続する第１ノードと前記第１電源との間に接続し、第２容量素子を介して前記リセット端子に接続したゲートを有する前記所定導電型の第２トランジスタと、
前記第２電源と前記第１出力ノードとの間に接続した第１電流駆動素子と、
前記第２トランジスタのゲートが接続する第２ノードと前記第１電源との間に接続した第２電流駆動素子と、
前記第１ノードと前記第１電源との間に接続する前記所定導電型の第３トランジスタと、
前記第３トランジスタのゲートと前記第１電源との間に接続し、前記第１ノードに接続したゲートを有する前記所定導電型の第４トランジスタと、
前記第３トランジスタのゲートと前記第２電源との間に接続し、前記第１出力ノードに接続したゲートを有する前記所定導電型の第５トランジスタとを備える
ことを特徴とするレベル変換回路。