JP5172893B2 - Method for manufacturing transistor - Google Patents

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Description

本発明は、半導体装置の製造方法に係り、特に凸状半導体層に設けられたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を備えた半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device including a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) provided in a convex semiconductor layer.

現在のシステムＬＳＩ（Large-Scale Integrated Circuit）においては、より一層の性能向上のために、システムＬＳＩを構成するＭＯＳＦＥＴの微細化が進んでいる。微細化されたＭＯＳＦＥＴでは、電源電圧を小さくしないと素子の信頼性が低下するが、その一方で電源電圧を下げることによって電流駆動力が低減してしまう。したがって、電流駆動力を維持するためには、しきい値電圧もそれに伴って低下させる必要がある。   In the current system LSI (Large-Scale Integrated Circuit), MOSFETs constituting the system LSI are being miniaturized in order to further improve the performance. In a miniaturized MOSFET, if the power supply voltage is not reduced, the reliability of the element is lowered, but on the other hand, the current drivability is reduced by lowering the power supply voltage. Therefore, in order to maintain the current driving force, it is necessary to reduce the threshold voltage accordingly.

一般に、しきい値電圧を低下させると、オフリーク電流が増大し、ゲート長の縮小に伴って短チャネル効果も増大する。さらに、素子の微細化に伴い、ソース領域とドレイン領域との間でパンチスルーが発生しやすくなるためリーク電流が増加し、カットオフ特性が劣化してしまう。   In general, when the threshold voltage is lowered, the off-leakage current increases, and the short channel effect increases as the gate length decreases. Furthermore, with the miniaturization of the element, punch-through is likely to occur between the source region and the drain region, so that the leakage current increases and the cut-off characteristics are deteriorated.

このような問題を解決するために、基板上に凸状半導体層（フィン）を形成し、このフィンの両側面をチャネル領域として使う構造を有するフィン型ＭＯＳＦＥＴが知られている。   In order to solve such a problem, a fin-type MOSFET having a structure in which a convex semiconductor layer (fin) is formed on a substrate and both side surfaces of the fin are used as a channel region is known.

フィン型ＭＯＳＦＥＴでは、特性向上のためにフィンの厚さを薄くしている。このようなフィン型ＭＯＳＦＥＴは、ゲート電極が被さっていないフィン下部の基板接合部付近がパンチスルーの電流経路になり易い。よって、このパンチスルーの抑制は重要である。   In the fin type MOSFET, the thickness of the fin is reduced in order to improve the characteristics. In such a fin-type MOSFET, the vicinity of the substrate junction under the fin that is not covered with the gate electrode tends to be a punch-through current path. Therefore, suppression of this punch-through is important.

フィンの不純物プロファイルは、フィンの底部がリーク電流を抑えるため高濃度で、それ以外のチャネル領域がキャリアの移動度を上げるために低濃度であることが望ましい。また、フィンの底部に設けられた基板は、低濃度であることが望ましい。なぜなら、基板が高濃度であると、ソース／ドレイン領域との接合リーク電流が増加し、接合容量の増加による寄生容量が増加する。   The impurity profile of the fin is preferably high in concentration at the bottom of the fin to suppress leakage current, and low in the channel region other than that to increase carrier mobility. Moreover, it is desirable that the substrate provided at the bottom of the fin has a low concentration. This is because, when the substrate is highly concentrated, the junction leakage current with the source / drain region increases, and the parasitic capacitance increases due to the increase in junction capacitance.

ところで、フィンに不純物をイオン注入する場合、基板に垂直方向にイオン注入する。垂直方向にイオン注入を行った場合、フィンに注入された不純物イオンは散乱によって吐き出され周囲の雰囲気に飛び出し、この飛び出した不純物イオンがフィン内へはじき返されてくる確率は低い。また、周囲に物質がないため雰囲気中での散乱によってフィン内へ不純物イオンが入ってくる確率は低い。そのため、平面部と比べてフィン内の不純物濃度が低くなってしまう。   By the way, when an impurity is ion-implanted into the fin, the ion is implanted in a direction perpendicular to the substrate. When ion implantation is performed in the vertical direction, impurity ions implanted into the fin are spouted by scattering and jump out to the surrounding atmosphere, and the probability that the jumped-out impurity ions are repelled into the fin is low. In addition, since there is no substance around, there is a low probability that impurity ions will enter the fin due to scattering in the atmosphere. Therefore, the impurity concentration in the fin is lower than that of the flat portion.

また、フィン内の任意の位置にピークを持たせようとすると、そこまで高加速電圧で不純物イオンを注入しなければならない。この方法では、ピークの位置を制御するのが難しく、また不純物プロファイルがなだらかになってしまう。   Further, if it is intended to have a peak at an arbitrary position in the fin, impurity ions must be implanted at such a high acceleration voltage. In this method, it is difficult to control the position of the peak, and the impurity profile becomes gentle.

また、フィンを形成する前に、予め基板にイオン注入しておくことが考えられるが、この場合、フィンの形成工程によって不純物プロファイルがなだらかになる。また、基板にもイオンが注入されるため、基板内に高濃度層が形成される。このように、フィンおよび基板に理想プロファイルを持たせることができない。   In addition, it is conceivable to ion-implant the substrate in advance before forming the fin. In this case, the impurity profile becomes gentle due to the fin forming process. Further, since ions are also implanted into the substrate, a high concentration layer is formed in the substrate. In this way, the fin and the substrate cannot have an ideal profile.

さらに、フィンの両側面にそれぞれ設けられた２つのゲート電極が電気的に切断されている場合、ゲート電極の位置によってはフィンの頂部にゲート電極の制御が及ばないものがある。そのため、フィンの頂部にもパンチスルーストッパーを形成する必要がある。しかし、従来の製造方法では、フィンの頂部にパンチスルーストッパーを形成する場合、チャネル領域の不純物濃度も濃くなってしまう。   Further, when the two gate electrodes respectively provided on both side surfaces of the fin are electrically cut, depending on the position of the gate electrode, the top of the fin may not be controlled. Therefore, it is necessary to form a punch-through stopper at the top of the fin. However, in the conventional manufacturing method, when the punch-through stopper is formed on the top of the fin, the impurity concentration of the channel region is also increased.

この種の関連技術として、ＦｉｎＦＥＴに関する技術が開示されている（非特許文献１参照）。   As this type of related technology, a technology related to FinFET is disclosed (see Non-Patent Document 1).

Masaki Kondo et al., “A FinFET Design Based on Three-Dimensional Process and Device Simulations”, Toshiba Corporation, IEEE, 2003.Masaki Kondo et al., “A FinFET Design Based on Three-Dimensional Process and Device Simulations”, Toshiba Corporation, IEEE, 2003.

本発明は、凸状半導体層の任意の位置に不純物高濃度層を形成することが可能なトランジスタの製造方法を提供することを目的とする。
An object of the present invention is to provide a method for manufacturing a transistor capable of forming a high impurity concentration layer at an arbitrary position of a convex semiconductor layer.

本発明の一視点に係るトランジスタの製造方法は、半導体基板上にマスク層を形成する工程と、前記半導体基板を前記マスク層をマスクとしてエッチングし、前記半導体基板に凸状半導体層を形成する工程と、前記半導体基板上に、前記凸状半導体層の側面に接するように絶縁層を形成する工程と、導入される不純物が前記マスク層を介して前記凸状半導体層に到達しない厚さの前記マスク層をマスクとして、導入される不純物のピーク濃度の位置が前記半導体基板の上面と前記凸状半導体層の上面との間の絶縁層内になるように、前記絶縁層内に前記半導体基板に対して垂直方向に不純物を導入し、前記絶縁層内に導入された不純物が前記凸状半導体層内に移動して、前記凸状半導体層内に前記絶縁層内の不純物のピーク濃度の位置と略同じ位置に不純物のピーク濃度を有する高濃度層を形成する工程とを具備する。
A method for manufacturing a transistor according to one aspect of the present invention includes a step of forming a mask layer on a semiconductor substrate, and a step of etching the semiconductor substrate using the mask layer as a mask to form a convex semiconductor layer on the semiconductor substrate. A step of forming an insulating layer on the semiconductor substrate so as to be in contact with a side surface of the convex semiconductor layer, and a thickness of the impurity that does not reach the convex semiconductor layer through the mask layer. Using the mask layer as a mask, the position of the peak concentration of the introduced impurity is within the insulating layer between the upper surface of the semiconductor substrate and the upper surface of the convex semiconductor layer. Impurities are introduced in the vertical direction, and the impurities introduced into the insulating layer move into the convex semiconductor layer, and the peak concentration position of the impurity in the insulating layer is moved into the convex semiconductor layer. Roughly the same And a step of forming a high-concentration layer having a peak concentration of impurities in position.

本発明の一視点に係るトランジスタの製造方法は、半導体基板上にマスク層を形成する工程と、前記半導体基板を前記マスク層をマスクとしてエッチングし、前記半導体基板に凸状半導体層を形成する工程と、前記半導体基板上に、前記凸状半導体層の側面に接するように絶縁層を形成する工程と、前記マスク層をマスクとして、導入される不純物のピーク濃度の位置が前記半導体基板の上面と前記凸状半導体層の上面との間の絶縁層内になるように、前記絶縁層内に前記半導体基板に対して垂直方向に不純物を導入し、前記絶縁層内に導入された不純物が前記凸状半導体層内に移動して、前記凸状半導体層内に前記絶縁層内の不純物のピーク濃度の位置と略同じ位置に不純物のピーク濃度を有する第１高濃度層を形成する工程と、前記マスク層を通過した不純物が前記凸状半導体層の上部に到達して、前記凸状半導体層の上部に第２高濃度層を形成する工程とを具備する。
A method for manufacturing a transistor according to one aspect of the present invention includes a step of forming a mask layer on a semiconductor substrate, and a step of etching the semiconductor substrate using the mask layer as a mask to form a convex semiconductor layer on the semiconductor substrate. A step of forming an insulating layer on the semiconductor substrate so as to be in contact with a side surface of the convex semiconductor layer, and a position of a peak concentration of an impurity to be introduced using the mask layer as a mask Impurities are introduced into the insulating layer in a direction perpendicular to the semiconductor substrate so as to be in an insulating layer between the upper surface of the convex semiconductor layer, and the impurities introduced into the insulating layer are Forming a first high-concentration layer having an impurity peak concentration at substantially the same position as the impurity peak concentration in the insulating layer in the convex semiconductor layer, trout Impurities passing through the layers to reach the upper portion of the protruding semiconductor layer, and a step of forming a second heavily doped layer on top of the protruding semiconductor layer.

本発明によれば、凸状半導体層の任意の位置に不純物高濃度層を形成することが可能なトランジスタの製造方法を提供することができる。 According to the present invention, it is possible to provide a method for manufacturing a transistor capable of forming a high impurity concentration layer at an arbitrary position of a convex semiconductor layer.

本発明の第１の実施形態に係る半導体装置の主要部を示す斜視図。1 is a perspective view showing a main part of a semiconductor device according to a first embodiment of the present invention. 図１に示した半導体装置を示す平面図。FIG. 2 is a plan view showing the semiconductor device shown in FIG. 1. 図２のＢ−Ｂ´線に沿った半導体装置の断面図。FIG. 3 is a cross-sectional view of the semiconductor device along the line BB ′ in FIG. 2. 本発明の第１の実施形態に係る半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。Sectional drawing along the BB 'line | wire which shows the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention. 図４に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。Sectional drawing along the BB 'line | wire which shows the manufacturing method of the semiconductor device following FIG. マスク層１３が複数層で構成された半導体装置の断面図。FIG. 3 is a cross-sectional view of a semiconductor device in which a mask layer 13 is composed of a plurality of layers. 図５に続く半導体装置の製造方法を示す平面図。FIG. 6 is a plan view illustrating a method for manufacturing the semiconductor device following FIG. 5. 図５に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。Sectional drawing along the BB 'line | wire which shows the manufacturing method of the semiconductor device following FIG. 図８に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。FIG. 9 is a cross-sectional view taken along the line BB ′ showing the method for manufacturing the semiconductor device following FIG. 8. 図９に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。FIG. 10 is a cross-sectional view taken along line BB ′ showing the method for manufacturing the semiconductor device following FIG. 9. 図１０に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。FIG. 11 is a cross-sectional view taken along the line BB ′ showing the method for manufacturing the semiconductor device following FIG. 10. 絶縁層１５が複数層で構成された半導体装置の断面図。FIG. 6 is a cross-sectional view of a semiconductor device in which an insulating layer 15 includes a plurality of layers. イオン注入されたフィン１４の不純物濃度分布を示す断面図。Sectional drawing which shows the impurity concentration distribution of the fin 14 ion-implanted. 図１３に示したフィン１４の不純物プロファイルを示す図。The figure which shows the impurity profile of the fin 14 shown in FIG. 図１１に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。FIG. 12 is a cross-sectional view taken along the line BB ′ showing the method for manufacturing the semiconductor device following FIG. 11. 図１５に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。FIG. 16 is a cross-sectional view taken along line BB ′ showing the method for manufacturing the semiconductor device following FIG. 15. 図１６に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。FIG. 17 is a cross-sectional view taken along line BB ′ showing the method for manufacturing the semiconductor device following FIG. 16. 図１７に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。FIG. 18 is a cross-sectional view taken along the line BB ′ showing the method for manufacturing the semiconductor device following FIG. 17. 図１８に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。FIG. 19 is a cross-sectional view taken along the line BB ′ showing the method for manufacturing the semiconductor device following FIG. 18. 図１８に続く半導体装置の製造方法を示すＡ−Ａ´線に沿った断面図。FIG. 19 is a cross-sectional view taken along line AA ′ showing the method for manufacturing the semiconductor device following FIG. 18. 図１９に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。FIG. 20 is a cross-sectional view taken along the line BB ′ showing the method for manufacturing the semiconductor device following FIG. 19. 図２０に続く半導体装置の製造方法を示すＡ−Ａ´線に沿った断面図。FIG. 21 is a sectional view taken along the line AA ′ showing the method for manufacturing the semiconductor device following FIG. 20; 図２１に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。FIG. 22 is a cross-sectional view taken along the line BB ′ showing the method for manufacturing the semiconductor device following FIG. 21. 図２２に続く半導体装置の製造方法を示すＡ−Ａ´線に沿った断面図。FIG. 23 is a sectional view taken along the line AA ′ showing the method for manufacturing the semiconductor device following FIG. 22; 図２３に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。FIG. 24 is a cross-sectional view taken along line BB ′ showing the method for manufacturing the semiconductor device following FIG. 23. 図２４に続く半導体装置の製造方法を示すＡ−Ａ´線に沿った断面図。FIG. 25 is a cross-sectional view taken along line AA ′ showing the method for manufacturing the semiconductor device following FIG. 24. 図２５に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。FIG. 26 is a cross-sectional view taken along line BB ′ showing the method for manufacturing the semiconductor device following FIG. 25. 図２６に続く半導体装置の製造方法を示すＡ−Ａ´線に沿った断面図。FIG. 27 is a cross-sectional view taken along the line AA ′ showing the method for manufacturing the semiconductor device following FIG. 26. 図２７に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。FIG. 28 is a cross-sectional view taken along line BB ′ showing the method for manufacturing the semiconductor device following FIG. 27. 図２８に続く半導体装置の製造方法を示すＡ−Ａ´線に沿った断面図。FIG. 29 is a sectional view taken along the line AA ′ showing the method for manufacturing the semiconductor device following FIG. 28; フィン１４の深さ方向の不純物濃度が均一である場合のリーク電流密度を示す図。The figure which shows the leakage current density in case the impurity concentration of the depth direction of the fin 14 is uniform. 第１の実施形態のＦｉｎＦＥＴにおけるリーク電流密度を示す図。The figure which shows the leakage current density in FinFET of 1st Embodiment. ホウ素を用いた場合におけるフィン１４内の不純物濃度の変化を示す図。The figure which shows the change of the impurity concentration in the fin 14 at the time of using a boron. パンチスルーストッパー層１６をゲート電極１８に近づける場合の半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。Sectional drawing along the BB 'line | wire which shows the manufacturing method of a semiconductor device when the punch through stopper layer 16 is brought close to the gate electrode 18. FIG. 本発明の第２の実施形態に係る半導体装置の不純物濃度分布を示す断面図。Sectional drawing which shows impurity concentration distribution of the semiconductor device which concerns on the 2nd Embodiment of this invention. 図３５に示したフィン１４の不純物プロファイルを示す図。The figure which shows the impurity profile of the fin 14 shown in FIG. イオン注入後とアニール後との不純物プロファイルを示す図。The figure which shows the impurity profile after ion implantation and after annealing. 本発明の第３の実施形態に係る半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。Sectional drawing along the BB 'line | wire which shows the manufacturing method of the semiconductor device which concerns on the 3rd Embodiment of this invention. イオン注入されたフィン１４のホウ素濃度分布を示す断面図。Sectional drawing which shows the boron concentration distribution of the fin 14 by which ion implantation was carried out. 図３９に示したフィン１４の不純物プロファイルを示す図。40 is a diagram showing an impurity profile of the fin 14 shown in FIG. 39. FIG. 第３の実施形態と従来例との不純物プロファイルを比較する図The figure which compares the impurity profile of 3rd Embodiment and a prior art example ホウ素を用いた場合におけるフィン１４内の不純物濃度の変化を示す図。The figure which shows the change of the impurity concentration in the fin 14 at the time of using a boron. 本発明の第４の実施形態に係るイオン注入されたフィン１４の不純物濃度分布を示す断面図。Sectional drawing which shows impurity concentration distribution of the ion-implanted fin 14 which concerns on the 4th Embodiment of this invention. 本発明の第５の実施形態に係る半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。Sectional drawing along the BB 'line | wire which shows the manufacturing method of the semiconductor device which concerns on the 5th Embodiment of this invention. 図４４に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。FIG. 45 is a cross-sectional view taken along line BB ′ showing the method for manufacturing the semiconductor device following FIG. 44. 図４５に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。FIG. 46 is a cross-sectional view taken along line BB ′ showing the method for manufacturing the semiconductor device following FIG. 45. 図４６に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。FIG. 47 is a cross-sectional view taken along line BB ′ showing the method for manufacturing the semiconductor device following FIG. 46. 図４７に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。FIG. 48 is a cross-sectional view taken along line BB ′ showing the method for manufacturing the semiconductor device following FIG. 47. 本発明の第６の実施形態に係る半導体装置の製造方法を示す斜視図。FIG. 10 is a perspective view showing a method for manufacturing a semiconductor device according to a sixth embodiment of the present invention. イオン注入方向を説明するための半導体装置の平面図。The top view of the semiconductor device for demonstrating the ion implantation direction. イオン注入方向を説明するためのＸ方向から見た半導体装置の側面図。The side view of the semiconductor device seen from the X direction for demonstrating the ion implantation direction. エクステンション領域４２Ａ，４２Ｂを示すＡ−Ａ´線に沿った断面図。Sectional drawing along the AA 'line which shows extension area | region 42A, 42B. トライゲート構造のＦｉｎＦＥＴの製造方法を示すＢ−Ｂ´線に沿った断面図。Sectional drawing along the BB 'line | wire which shows the manufacturing method of FinFET of a tri-gate structure. 図５３に続くＦｉｎＦＥＴの製造方法を示すＢ−Ｂ´線に沿った断面図。FIG. 54 is a cross-sectional view along the line BB ′ showing the FinFET manufacturing method following FIG. 53. 図５４に続くＦｉｎＦＥＴの製造方法を示すＢ−Ｂ´線に沿った断面図。FIG. 55 is a cross-sectional view taken along the line BB ′ showing the FinFET manufacturing method following FIG. 54. 図５５に続くＦｉｎＦＥＴの製造方法を示すＢ−Ｂ´線に沿った断面図。FIG. 56 is a cross-sectional view along the line BB ′ showing the FinFET manufacturing method following FIG. 55. 図５６に続くＦｉｎＦＥＴの製造方法を示す平面図。The top view which shows the manufacturing method of FinFET following FIG. ４端子ダブルゲート構造のＦｉｎＦＥＴの製造方法を示すＢ−Ｂ´線に沿った断面図。Sectional drawing along the BB 'line | wire which shows the manufacturing method of FinFET of 4 terminal double gate structure. 図５８に続くＦｉｎＦＥＴの製造方法を示す平面図。FIG. 59 is a plan view showing a FinFET manufacturing method following FIG. 58; 他の４端子ダブルゲート構造のＦｉｎＦＥＴの製造方法を示すＢ−Ｂ´線に沿った断面図。Sectional drawing along the BB 'line which shows the manufacturing method of other FinFET of 4 terminal double gate structure. 図６０に続くＦｉｎＦＥＴの製造方法を示す平面図。The top view which shows the manufacturing method of FinFET following FIG.

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following description, elements having the same function and configuration are denoted by the same reference numerals, and redundant description will be given only when necessary.

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の主要部を示す斜視図である。図２は、図１に示した半導体装置を示す平面図である。図３は、図２に示したＢ−Ｂ´線に沿った断面図である。 (First embodiment)
FIG. 1 is a perspective view showing the main part of the semiconductor device according to the first embodiment of the present invention. FIG. 2 is a plan view showing the semiconductor device shown in FIG. 3 is a cross-sectional view taken along the line BB ′ shown in FIG.

Ｐ型半導体基板１１上には、凸状半導体層１４が設けられている。また、Ｐ型半導体基板１１上で凸状半導体層１４の下部を覆うように、他の素子と電気的に絶縁するための素子分離領域（ＳＴＩ：Shallow Trench Isolation）１５が設けられている。   A convex semiconductor layer 14 is provided on the P-type semiconductor substrate 11. In addition, an element isolation region (STI: Shallow Trench Isolation) 15 for electrical insulation from other elements is provided so as to cover the lower part of the convex semiconductor layer 14 on the P-type semiconductor substrate 11.

凸状半導体層１４のチャネル領域の両側面には、ゲート絶縁膜１７（具体的には、ゲート絶縁膜１７Ａ，１７Ｂ）が設けられている。ゲート絶縁膜１７Ａ，１７Ｂの側面上にはゲート電極１８が設けられている。凸状半導体層１４の下部には、パンチスルーを抑制するための高濃度層（パンチスルーストッパー層）１６が設けられている。このようにして、ダブルゲート構造のフィン型ＭＯＳＦＥＴ（以後、ＦｉｎＦＥＴと称す）が構成されている。   Gate insulating films 17 (specifically, gate insulating films 17A and 17B) are provided on both side surfaces of the channel region of the convex semiconductor layer 14. A gate electrode 18 is provided on the side surfaces of the gate insulating films 17A and 17B. A high concentration layer (punch-through stopper layer) 16 for suppressing punch-through is provided below the convex semiconductor layer 14. In this way, a fin-type MOSFET (hereinafter referred to as FinFET) having a double gate structure is configured.

次に、本発明の第１の実施形態に係る半導体装置の製造方法の一例を、図４乃至図３０を用いて説明する。なお、断面図のうち、図２０、図２２、図２４、図２６、図２８および図３０は、図２に示したＡ−Ａ´線に沿った断面図である。図４〜図６、図８〜図１２、図１５〜図１９、図２１、図２３、図２５、図２７、図２９は、図２に示したＢ−Ｂ´線に沿った断面図である。   Next, an example of a method for manufacturing the semiconductor device according to the first embodiment of the present invention will be described with reference to FIGS. Of the cross-sectional views, FIGS. 20, 22, 24, 26, 28, and 30 are cross-sectional views taken along line AA ′ shown in FIG. 4 to 6, 8 to 12, 15 to 19, 21, 23, 25, 27, and 29 are cross-sectional views along the line BB ′ shown in FIG. 2. is there.

まず、図４に示すように、Ｐ型半導体基板１１を準備する。なお、本実施形態では、Ｐ型半導体基板１１として、バルクＳｉ基板を用いている。   First, as shown in FIG. 4, a P-type semiconductor substrate 11 is prepared. In this embodiment, a bulk Si substrate is used as the P-type semiconductor substrate 11.

次に、半導体基板１１の上に、絶縁層１２（例えば、ＳｉＯ２）、絶縁体であるマスク層１３（例えば、ＳｉＮ）を例えばＣＶＤ（Chemical Vapor Deposition）法を用いて順次積層する。そして、図５に示すように、リソグラフィとＲＩＥ（Reactive Ion Etching）法とを用いて、後述するフィンの平面形状と同じ形状となるように絶縁層１２およびマスク層１３をエッチングする。 Next, an insulating layer 12 (for example, SiO 2 ) and a mask layer 13 (for example, SiN) that is an insulator are sequentially stacked on the semiconductor substrate 11 by using, for example, a CVD (Chemical Vapor Deposition) method. Then, as shown in FIG. 5, the insulating layer 12 and the mask layer 13 are etched using lithography and RIE (Reactive Ion Etching) method so as to have the same shape as the planar shape of the fin described later.

なお、マスク層１３は、一層に限らず複数層であってもよい。例えば、絶縁層１２の上に、ＳｉＮ層、ＳｉＯ２層を順次積層してマスク層１３を形成してもよい（図６参照）。 The mask layer 13 is not limited to a single layer and may be a plurality of layers. For example, a mask layer 13 may be formed by sequentially laminating a SiN layer and a SiO 2 layer on the insulating layer 12 (see FIG. 6).

次に、図７（平面図）および図８に示すように、例えばＲＩＥ法を用いて、半導体基板１１をマスク層１３をマスクとして所望の深さまでエッチングする。これにより、半導体基板１１内に、凸状半導体層１４（以後、フィンと称す）とエッチングによる溝とが同時に形成される。   Next, as shown in FIGS. 7 (plan view) and FIG. 8, the semiconductor substrate 11 is etched to a desired depth using the mask layer 13 as a mask, for example, by RIE. As a result, a convex semiconductor layer 14 (hereinafter referred to as a fin) and a groove by etching are simultaneously formed in the semiconductor substrate 11.

次に、図９に示すように、半導体基板１１上でマスク層１３を覆うように、例えばＣＶＤ法を用いて絶縁層１５を堆積する。この絶縁層１５は、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）等から構成される。そして、図１０に示すように、この絶縁層１５をマスク層１３の表面までＣＭＰ（Chemical Mechanical Polishing）法を用いて研磨し、絶縁層１５の表面を平坦化する。 Next, as shown in FIG. 9, an insulating layer 15 is deposited using, for example, a CVD method so as to cover the mask layer 13 on the semiconductor substrate 11. The insulating layer 15 is made of SiN, SiO 2 , TEOS (Tetra-Ethyl-Ortho-Silicate), or the like. Then, as shown in FIG. 10, the insulating layer 15 is polished to the surface of the mask layer 13 using a CMP (Chemical Mechanical Polishing) method, and the surface of the insulating layer 15 is planarized.

次に、図１１に示すように、所望の高さｈ（あるいは、厚さ）になるように、絶縁層１５をＲＩＥ法を用いてエッチングする。この高さｈは、フィン１４の頂部より低くなるように設定される。これにより、半導体基板１１上に素子分離領域（ＳＴＩ）１５が形成される。   Next, as shown in FIG. 11, the insulating layer 15 is etched using the RIE method so as to have a desired height h (or thickness). This height h is set to be lower than the top of the fin 14. As a result, an element isolation region (STI) 15 is formed on the semiconductor substrate 11.

なお、絶縁層１５は、一層に限らず複数層であってもよい。例えば、半導体基板１１およびフィン１４の表面に熱酸化法を用いて酸化膜１５Ａを形成し、その後絶縁層１５を堆積するようにしてもよい（図１２参照）。このようにすることで、フィン１４形成後に、フィン１４の厚さを調節することができる。これにより、フィン１４に形成されたＭＯＳＦＥＴの特性を向上させることができる。   The insulating layer 15 is not limited to a single layer and may be a plurality of layers. For example, the oxide film 15A may be formed on the surfaces of the semiconductor substrate 11 and the fins 14 using a thermal oxidation method, and then the insulating layer 15 may be deposited (see FIG. 12). In this way, the thickness of the fin 14 can be adjusted after the fin 14 is formed. Thereby, the characteristic of MOSFET formed in the fin 14 can be improved.

次に、絶縁層１５にＰ型不純物を導入（具体的には、イオン注入）し、この不純物イオンをフィン１４内に拡散させる。これにより、フィン１４内に高濃度層（パンチスルーストッパー層）１６が形成される。その後、結晶欠陥の回復と注入されたイオンの電気的活性化のために熱処理（アニ−ル）を行う。   Next, a P-type impurity is introduced into the insulating layer 15 (specifically, ion implantation), and the impurity ions are diffused into the fin 14. As a result, a high concentration layer (punch through stopper layer) 16 is formed in the fin 14. Thereafter, heat treatment (annealing) is performed to recover crystal defects and to electrically activate implanted ions.

このイオン注入は、イオン種が例えばホウ素、加速電圧が約５ｋｅＶ、注入角度が約０度（基板１１に垂直な角度）で行う。また、ドーズ量は、パンチスルーストッパー層１６の不純物濃度がチャネル領域の不純物濃度の例えば１０倍以上になるように設定される。   This ion implantation is performed, for example, with an ion species of boron, an acceleration voltage of about 5 keV, and an implantation angle of about 0 degrees (an angle perpendicular to the substrate 11). The dose is set so that the impurity concentration of the punch-through stopper layer 16 is, for example, 10 times or more the impurity concentration of the channel region.

また、パンチスルーストッパー層１６の不純物濃度は、縮退しない程度、あるいは拡散層（ソース／ドレイン領域、エクステンション領域）との接合リーク、接合容量等を考慮して設定される。また、パンチスルーストッパー層１６は、パンチスルーを抑制できる範囲内で低濃度であることが望ましい。すなわち、ドレイン電圧が印加された場合に、パンチスルーストッパー層内でソース領域とドレイン領域との空乏層同士がくっつかない範囲で低濃度であることが望ましい。   Further, the impurity concentration of the punch-through stopper layer 16 is set in consideration of the degree of degeneration, junction leakage with the diffusion layer (source / drain region, extension region), junction capacitance, and the like. The punch-through stopper layer 16 is desirably low in concentration within a range where punch-through can be suppressed. That is, when a drain voltage is applied, it is desirable that the concentration be low within a range where depletion layers of the source region and the drain region do not stick to each other in the punch-through stopper layer.

なお、イオン注入は、前述したように、理想的には垂直方向に行うが、製造装置等との関係で多少角度がずれてもかまわない。具体的には、フィン１４の側面に多くの不純物イオンが直接注入されない角度であれば問題ない。以後のイオン注入工程についても同様である。   As described above, the ion implantation is ideally performed in the vertical direction, but the angle may be slightly shifted in relation to the manufacturing apparatus or the like. Specifically, there is no problem if the angle is such that many impurity ions are not directly implanted into the side surface of the fin 14. The same applies to the subsequent ion implantation steps.

ここで、加速電圧は、約５ｋｅＶと非常に小さくしている。加速電圧の条件としては、注入する不純物のピーク濃度の位置が絶縁層１５内にあればよい。また、不純物イオンが絶縁層１５を突き抜けなければよい。望ましくは、不純物濃度のピークの位置は、絶縁層１５の表面から１／４の深さである。   Here, the acceleration voltage is very small, about 5 keV. As a condition for the acceleration voltage, the position of the peak concentration of the impurity to be implanted should be in the insulating layer 15. Further, it is sufficient that impurity ions do not penetrate through the insulating layer 15. Desirably, the peak position of the impurity concentration is ¼ depth from the surface of the insulating layer 15.

また、パンチスルーストッパー層１６は、チャネル領域の下部のみに形成されている。これは、ゲート電極を形成する予定領域に対応する絶縁層１５にイオン注入することで実現できる。なお、製造方法あるいは製造装置等の関係で、チャネル領域の下部以外（すなわち、フィン１４内に形成されるソース領域およびドレイン領域の下部）に高濃度層が形成されてもかまわない。仮に、ソース領域およびドレイン領域の下部に高濃度層が形成された場合でも、ソース領域およびドレイン領域の不純物濃度の方が十分高いため、トランジスタの特性に影響はない。   Further, the punch-through stopper layer 16 is formed only under the channel region. This can be realized by ion implantation into the insulating layer 15 corresponding to the region where the gate electrode is to be formed. Note that a high-concentration layer may be formed in a region other than the lower portion of the channel region (that is, the lower portion of the source region and the drain region formed in the fin 14) due to a manufacturing method or a manufacturing apparatus. Even if a high-concentration layer is formed below the source region and the drain region, the impurity concentration in the source region and the drain region is sufficiently higher, so that the transistor characteristics are not affected.

図１３は、イオン注入されたフィン１４の不純物濃度分布を示す断面図である。図１３では、不純物としてホウ素を用いた例を示している。図１３では、濃度を４つ（１０１９、１０１８、１０１７、１０１６ｃｍ−３）に分けて概略的に示している。 FIG. 13 is a sectional view showing the impurity concentration distribution of the ion-implanted fin 14. FIG. 13 shows an example in which boron is used as an impurity. In FIG. 13, the concentration is schematically shown by dividing it into four (10 19 , 10 18 , 10 17 , 10 16 cm −3 ).

図１４は、図１３に示したフィン１４の不純物プロファイルを示す図である。横軸は深さｙ、縦軸は不純物濃度（ｃｍ−３）を示している。また、図１４には、図１３に示した３つの位置I、II、IIIにおけるそれぞれの不純物プロファイルを示している。なお、図面に示した断面に向かって、位置Iはフィン１４の左端部付近、位置IIはフィン１４の中央部、位置IIIはフィン１４の右端部付近である。 FIG. 14 is a diagram showing an impurity profile of the fin 14 shown in FIG. The horizontal axis represents the depth y, and the vertical axis represents the impurity concentration (cm −3 ). FIG. 14 shows impurity profiles at the three positions I, II, and III shown in FIG. Note that, in the cross section shown in the drawing, the position I is near the left end of the fin 14, the position II is near the center of the fin 14, and the position III is near the right end of the fin 14.

図１３および１４に示すように、フィン１４内には、ホウ素のピークに対応する深さに高濃度層１６が形成されている。この高濃度層１６は、パンチスルーを抑制するためのパンチスルーストッパー層となる。パンチスルーストッパー層１６は、フィン１４内のチャネル領域に比べて１０倍以上の不純物濃度を有しているのが分かる。また、フィン１４内の３つの位置I、II、IIIでは、不純物濃度がほとんど変わらない。すなわち、同じ深さでのフィン１４内の不純物濃度はほとんど変わらない。   As shown in FIGS. 13 and 14, a high concentration layer 16 is formed in the fin 14 at a depth corresponding to the boron peak. This high concentration layer 16 becomes a punch-through stopper layer for suppressing punch-through. It can be seen that the punch-through stopper layer 16 has an impurity concentration 10 times or more that of the channel region in the fin 14. Further, the impurity concentration hardly changes at the three positions I, II, and III in the fin 14. That is, the impurity concentration in the fin 14 at the same depth hardly changes.

また、パンチスルーストッパー層１６のピーク濃度は、絶縁層１５に注入された不純物のピーク濃度と略同じになっている。さらに、パンチスルーストッパー層１６の不純物濃度のピーク位置は、絶縁層１５の不純物濃度のピーク位置と略同じになっている。   Further, the peak concentration of the punch-through stopper layer 16 is substantially the same as the peak concentration of the impurities implanted into the insulating layer 15. Further, the peak position of the impurity concentration of the punch-through stopper layer 16 is substantially the same as the peak position of the impurity concentration of the insulating layer 15.

なお、絶縁層１５にイオン注入する際、マスク層１３にも同時にイオン注入される。よって、本実施形態のようにフィン１４の下部のみにパンチスルーストッパー層１６を形成する場合、マスク層１３の厚さは、不純物イオンがマスク層１３を介してフィン１４に到達しない厚さに設定される。   In addition, when ions are implanted into the insulating layer 15, ions are also implanted into the mask layer 13 simultaneously. Therefore, when the punch-through stopper layer 16 is formed only on the lower portion of the fin 14 as in the present embodiment, the thickness of the mask layer 13 is set such that impurity ions do not reach the fin 14 through the mask layer 13. Is done.

次に、図１５に示すように、フィン１４の両側面を熱酸化させることで、フィン１４の両側面にゲート絶縁膜１７Ａ，１７Ｂを形成する。次に、図１６に示すように、絶縁層１５上でマスク層１３を覆うように、例えばＣＶＤ法を用いて導電体（例えば、Ｎ型不純物が導入されたポリシリコン）１８を堆積する。   Next, as shown in FIG. 15, gate insulating films 17 </ b> A and 17 </ b> B are formed on both side surfaces of the fin 14 by thermally oxidizing both side surfaces of the fin 14. Next, as shown in FIG. 16, a conductor (for example, polysilicon doped with an N-type impurity) 18 is deposited by using, for example, a CVD method so as to cover the mask layer 13 on the insulating layer 15.

次に、図１７に示すように、このポリシリコン層１８をマスク層１３の表面までＣＭＰ法を用いて研磨し、ポリシリコン層１８を平坦化する。次に、図１８に示すように、再度ポリシリコンを堆積する。このようにして、表面が平坦なポリシリコン層１８が形成される。   Next, as shown in FIG. 17, the polysilicon layer 18 is polished to the surface of the mask layer 13 using the CMP method, and the polysilicon layer 18 is planarized. Next, as shown in FIG. 18, polysilicon is deposited again. In this way, the polysilicon layer 18 having a flat surface is formed.

次に、図１９および図２０に示すように、ポリシリコン層１８の上に絶縁層１９（例えば、ＳｉＮ）を堆積する。次に、リソグラフィを用いて絶縁層１９の上にゲート電極の平面形状を有するマスク（図示せず）を形成する。   Next, as shown in FIGS. 19 and 20, an insulating layer 19 (for example, SiN) is deposited on the polysilicon layer 18. Next, a mask (not shown) having a planar shape of the gate electrode is formed on the insulating layer 19 using lithography.

そして、図２１および図２２に示すように、このマスクを用いて、絶縁層１９をポリシリコン層１８の表面までＲＩＥ法によりエッチングする。このようにして、ポリシリコン層１８の上に、ハードマスク１９が形成される。このハードマスク１９は、後にゲートキャップ絶縁膜となる。   Then, as shown in FIGS. 21 and 22, the insulating layer 19 is etched to the surface of the polysilicon layer 18 by the RIE method using this mask. In this way, a hard mask 19 is formed on the polysilicon layer 18. This hard mask 19 will later become a gate cap insulating film.

次に、図２３および図２４に示すように、ハードマスク１９をマスクとしてポリシリコン層１８をＳＴＩ１５の表面までＲＩＥ法を用いてエッチングする。このようにして、フィン１４の両側面にゲート電極１８（ダブルゲート構造）が形成される。   Next, as shown in FIGS. 23 and 24, the polysilicon layer 18 is etched to the surface of the STI 15 by using the RIE method using the hard mask 19 as a mask. In this way, the gate electrode 18 (double gate structure) is formed on both side surfaces of the fin 14.

次に、図２５および図２６に示すように、ゲート電極１８の両側面（フィン１４の延伸方向（長さ方向）の両側面）に例えばＣＶＤ法およびＲＩＥ法を用いて、エクステンション領域を形成するのに用いられるオフセットスペーサ（オフセット用側壁絶縁膜）２０Ａ，２０Ｂ（例えば、ＳｉＮ）を形成する。そして、オフセットスペーサ２０Ａ，２０Ｂをマスクとしてフィン１４に低濃度のＮ−型不純物（例えば、砒素）をイオン注入することにより、フィン１４にエクステンション領域２１Ａ，２１Ｂを形成する。 Next, as shown in FIGS. 25 and 26, extension regions are formed on both side surfaces of the gate electrode 18 (both side surfaces in the extending direction (length direction) of the fins 14) using, for example, the CVD method and the RIE method. Offset spacers (offset side wall insulating films) 20A and 20B (for example, SiN) used for the above are formed. Then, extension regions 21A and 21B are formed in the fin 14 by ion-implanting low-concentration N − -type impurities (for example, arsenic) into the fin 14 using the offset spacers 20A and 20B as a mask.

このエクステンション領域２１Ａ，２１Ｂは、チャネル電界を緩和するために設けられている。エクステンション領域２１Ａ，２１Ｂを設けることで、トランジスタの短チャネル効果を抑制し、また電流駆動力を向上させることができる。   The extension regions 21A and 21B are provided for relaxing the channel electric field. By providing the extension regions 21A and 21B, the short channel effect of the transistor can be suppressed, and the current driving capability can be improved.

次に、図２７および図２８に示すように、ゲート電極１８の両側面（すなわち、オフセットスペーサ２０Ａ，２０Ｂの両側面）に例えばＣＶＤ法およびＲＩＥ法を用いてスペーサ（ゲート側壁絶縁膜）２２Ａ，２２Ｂ（例えば、ＳｉＮ）を形成する。次に、図２９および図３０に示すように、マスク層１３および絶縁層１２をフィン１４の表面まで、スペーサ２２Ａ，２２ＢをマスクとしてＲＩＥ法を用いてエッチングする。   Next, as shown in FIGS. 27 and 28, spacers (gate side wall insulating films) 22A, 22A, 22B are formed on both side surfaces of the gate electrode 18 (that is, both side surfaces of the offset spacers 20A and 20B) by using, for example, the CVD method and the RIE method. 22B (for example, SiN) is formed. Next, as shown in FIGS. 29 and 30, the mask layer 13 and the insulating layer 12 are etched to the surface of the fin 14 by using the RIE method using the spacers 22A and 22B as a mask.

そして、スペーサ２２Ａ，２２Ｂをマスクとしてフィン１４に高濃度のＮ＋型不純物（例えば、砒素）をイオン注入することにより、フィン１４内にソース領域２３Ａ、ドレイン領域２３Ｂを形成する。このようにして、ＦｉｎＦＥＴが形成される。 Then, a high concentration N + -type impurity (for example, arsenic) is ion-implanted into the fin 14 using the spacers 22A and 22B as a mask, thereby forming a source region 23A and a drain region 23B in the fin 14. In this way, a FinFET is formed.

ところで、ＭＯＳＦＥＴのチャネル領域は、不純物が低濃度であることが望ましい。なぜなら、チャネル領域を低濃度にすることで、電界を緩和することができる。これにより、キャリアの移動度を向上（あるいは、ドレイン電流を増加）させることができる。   By the way, it is desirable that the impurity concentration of the channel region of the MOSFET is low. This is because the electric field can be reduced by reducing the concentration of the channel region. Thus, carrier mobility can be improved (or the drain current can be increased).

また、フィン１４の深い部分（下部）は、不純物が高濃度であることが望ましい。なぜなら、フィン１４の下部を高濃度にする（すなわち、高濃度のパンチスルーストッパー層を形成する）ことで、フィン１４の下部で発生しやすいパンチスルーを抑制することができ、またリーク電流を低減することができる。本実施形態で示したＦｉｎＦＥＴは、これらの２つの条件を満足している。   Further, it is desirable that the deep portion (lower part) of the fin 14 has a high impurity concentration. This is because by making the lower part of the fin 14 highly concentrated (that is, forming a high-concentration punch-through stopper layer), punch-through that tends to occur at the lower part of the fin 14 can be suppressed, and leakage current is reduced. can do. The FinFET shown in this embodiment satisfies these two conditions.

図３１は、フィン１４の深さ方向の不純物濃度が均一（本例では、ホウ素濃度が２×１０１７（ｃｍ−３））である場合のリーク電流密度を示す図である。一方、図３２は、本実施形態のＦｉｎＦＥＴにおけるリーク電流密度を示す図である。 FIG. 31 is a diagram showing the leakage current density when the impurity concentration in the depth direction of the fin 14 is uniform (in this example, the boron concentration is 2 × 10 17 (cm −3 )). On the other hand, FIG. 32 is a diagram showing the leakage current density in the FinFET of this embodiment.

図３１から分かるように、フィン１４の深さ方向の不純物濃度が均一である場合は、フィン１４内（特に、チャネル領域の下部）でのリーク電流が大きいことが分かる。一方、図３２から分かるように、本実施形態で示したようにチャネル領域の下部にパンチスルーストッパー層１６を有することで、フィン１４内でのリーク電流を低減することができる。   As can be seen from FIG. 31, when the impurity concentration in the depth direction of the fin 14 is uniform, the leakage current in the fin 14 (particularly the lower portion of the channel region) is large. On the other hand, as can be seen from FIG. 32, the leakage current in the fin 14 can be reduced by having the punch-through stopper layer 16 below the channel region as shown in the present embodiment.

図３３は、ホウ素を用いた場合におけるフィン１４内の不純物濃度の変化を示す図である。図３３において、横軸は深さ／ピーク深さ、縦軸は濃度／ピーク濃度である。なお、フィン１４の頂部の位置をｙ＝０とし、ピーク濃度の深さであるピーク深さをｙ＝Ｙpeakとする。また、図３３には、従来のＦｉｎＦＥＴを複数の加速電圧（ｅｎｅ）を用いて製造した場合の不純物濃度の変化についても示している。さらに、マスク層１３の厚さを１００ｎｍ、絶縁層１２の厚さを２ｎｍとしている。   FIG. 33 is a diagram showing a change in impurity concentration in the fin 14 when boron is used. In FIG. 33, the horizontal axis represents depth / peak depth, and the vertical axis represents concentration / peak concentration. The position of the top of the fin 14 is y = 0, and the peak depth which is the depth of the peak concentration is y = Ypeak. FIG. 33 also shows changes in impurity concentration when a conventional FinFET is manufactured using a plurality of acceleration voltages (ene). Furthermore, the thickness of the mask layer 13 is 100 nm, and the thickness of the insulating layer 12 is 2 nm.

図３３に示すように従来例では、イオン注入直後で深さｙ＝Ｙpeak／２における濃度Ｃ（ｙ＝Ｙpeak／２）がピーク濃度の６０％より大きくなっている。プロファイルは、イオン注入後の熱拡散によって決定する。熱処理工程によりホウ素は拡散するため、濃度Ｃ（ｙ＝Ｙpeak／２）＞０．６Ｃ（ｙ＝Ｙpeak）となりチャネル領域でのキャリアの移動度が低下する。また、従来例では、拡散後においてＣ（ｙ＞ＹＬ）＞Ｃ（ｙ＝ＹＣ）となり、濃度Ｃ（ｙ＝ＹＣ）がピーク濃度に近くないため、接合リークが増加する。   As shown in FIG. 33, in the conventional example, the concentration C (y = Ypeak / 2) at the depth y = Ypeak / 2 immediately after ion implantation is larger than 60% of the peak concentration. The profile is determined by thermal diffusion after ion implantation. Since boron diffuses in the heat treatment step, the concentration C (y = Ypeak / 2)> 0.6 C (y = Ypeak), and the carrier mobility in the channel region is lowered. In the conventional example, after diffusion, C (y> YL)> C (y = YC), and the concentration C (y = YC) is not close to the peak concentration, so that junction leakage increases.

しかし、本実施形態におけるＦｉｎＦＥＴのプロファイルは、図３３に示すようにＣ（ｙ＝ＹＣ）＜Ｃ（ｙ＝Ｙpeak）＜Ｃ（ｙ＝ＹＬ）であり、深さｙ＝Ｙpeak／２における濃度はピーク濃度の２０％より小さくなっている。すなわち、従来例と比べて１／３以下になっている。   However, the FinFET profile in this embodiment is C (y = YC) <C (y = Ypeak) <C (y = YL) as shown in FIG. 33, and the concentration at the depth y = Ypeak / 2 is It is smaller than 20% of the peak concentration. That is, it is 1/3 or less as compared with the conventional example.

また、拡散後でもＣ（ｙ＝ＹＣ）＜０．２Ｃ（ｙ＝Ｙpeak）となり、チャネル領域の移動度が大きくなると同時に、Ｃ（ｙ＝ＹＬ）＜０．２Ｃ（ｙ＝Ｙpeak）となり接合リークを抑制することができる。   Further, even after diffusion, C (y = YC) <0.2C (y = Ypeak), and the mobility of the channel region increases, and at the same time, C (y = YL) <0.2C (y = Ypeak), so that junction leakage occurs. Can be suppressed.

さらに、本実施形態におけるＦｉｎＦＥＴのプロファイルは、チャネル領域とパンチスルーストッパー層と間で濃度変化が急峻になっている。すなわち、フィン１４内の深さ方向の小さな領域に高濃度層を形成することができる。これにより、チャネル領域を大きくすることができるため、高性能なＭＯＳＦＥＴを形成することができる。   Further, in the FinFET profile according to the present embodiment, the concentration change is steep between the channel region and the punch-through stopper layer. That is, a high concentration layer can be formed in a small region in the fin 14 in the depth direction. Thereby, since the channel region can be enlarged, a high-performance MOSFET can be formed.

以上詳述したように本実施形態では、チャネル領域の下部に、チャネル領域の不純物濃度より高濃度のパンチスルーストッパー層１６を形成することができる。これにより、ＦｉｎＦＥＴのパンチスルーを抑制でき、またリーク電流を低減することができる。   As described above in detail, in this embodiment, the punch-through stopper layer 16 having a higher concentration than the impurity concentration of the channel region can be formed below the channel region. As a result, punch-through of the FinFET can be suppressed, and leakage current can be reduced.

また、本実施形態の製造方法を用いることで、パンチスルーストッパー層１６がＳＴＩ１５の表面の位置付近に形成されるので、ＦｉｎＦＥＴのチャネル領域とパンチスルーストッパー層１６とを自己整合で形成できる。すなわち、リソグラフィ工程を用いずに、チャネル領域とパンチスルーストッパー層１６とを同時に形成することができる。   Further, by using the manufacturing method of the present embodiment, the punch-through stopper layer 16 is formed in the vicinity of the position of the surface of the STI 15, so that the channel region of the FinFET and the punch-through stopper layer 16 can be formed in a self-aligned manner. That is, the channel region and the punch-through stopper layer 16 can be formed simultaneously without using a lithography process.

なお、ゲート電極１８とパンチスルーストッパー層１６との相対的な位置関係は任意に設定可能である。具体的には、パンチスルーストッパー層１６を形成するためのイオン注入工程の後（すなわち、図１１の状態）、ＳＴＩ１５の表面の位置を低くするために、ＳＴＩ１５を例えばＲＩＥ法を用いて数ｎｍエッチングする（図３４参照）。   The relative positional relationship between the gate electrode 18 and the punch-through stopper layer 16 can be arbitrarily set. Specifically, after the ion implantation step for forming the punch-through stopper layer 16 (that is, the state shown in FIG. 11), the STI 15 is made several nm by using, for example, the RIE method in order to lower the position of the surface of the STI 15. Etching is performed (see FIG. 34).

その後、ゲート絶縁膜１７Ａ，１７Ｂおよびゲート電極１８を形成することで、パンチスルーストッパー層１６をゲート電極１８に近づけることができる。この結果、より効果的にパンチスルーを抑制することができる。   Thereafter, by forming the gate insulating films 17A and 17B and the gate electrode 18, the punch-through stopper layer 16 can be brought close to the gate electrode 18. As a result, punch through can be more effectively suppressed.

（第２の実施形態）
第２の実施形態は、Ｎ型半導体基板を用い、このＮ型半導体基板に形成されたフィンに砒素をイオン注入してパンチスルーストッパー層を形成するようにしている。 (Second Embodiment)
In the second embodiment, an N-type semiconductor substrate is used, and arsenic ions are implanted into fins formed on the N-type semiconductor substrate to form a punch-through stopper layer.

Ｐ型半導体基板１１を用いた第１の実施形態の特徴として、図１３に示すようにフィン１４の下部の周りを取り囲むＳＴＩ１５にも同様に不純物イオンが注入され、このＳＴＩ１５もほぼ同じ高さのピーク濃度を持っている。   As a feature of the first embodiment using the P-type semiconductor substrate 11, as shown in FIG. 13, impurity ions are similarly implanted into the STI 15 surrounding the lower portion of the fin 14, and this STI 15 is also of substantially the same height. Has a peak concentration.

本実施形態では、Ｎ型半導体基板１１Ａを用い、このＮ型半導体基板１１Ａ内に形成されたフィン１４にＮ型不純物として砒素をイオン注入する。図３５は、本発明の第２の実施形態に係る半導体装置の不純物濃度分布を示す断面図である。図３６は、図３５に示したフィン１４の不純物プロファイルを示す図である。   In the present embodiment, an N-type semiconductor substrate 11A is used, and arsenic is ion-implanted as an N-type impurity into the fin 14 formed in the N-type semiconductor substrate 11A. FIG. 35 is a cross-sectional view showing the impurity concentration distribution of the semiconductor device according to the second embodiment of the present invention. FIG. 36 shows an impurity profile of fin 14 shown in FIG.

砒素をイオン注入した場合は、酸化膜との偏析の結果、ホウ素の場合と逆に熱処理工程（アニール）中にＳＴＩ１５内の砒素イオンがフィン１４に吸い込まれる。よって、フィン１４の周りを取り囲むＳＴＩ１５に砒素イオンが注入されているため、フィン１４内の高濃度層（パンチスルーストッパー層１６Ａ）のピーク濃度が増加する。これにより、ホウ素に急峻なプロファイルとなる。   When arsenic ions are implanted, as a result of segregation with the oxide film, arsenic ions in the STI 15 are sucked into the fins 14 during the heat treatment step (annealing), contrary to the case of boron. Therefore, since arsenic ions are implanted into the STI 15 surrounding the fin 14, the peak concentration of the high concentration layer (punch-through stopper layer 16A) in the fin 14 increases. This results in a steep profile for boron.

図３７は、イオン注入後とアニール後との不純物プロファイルを示す図である。図３７に示すように、アニール後にＳＴＩ１５内の砒素イオンがフィン１４に吸い込まれることによって、パンチスルーストッパー層１６Ａのピーク濃度が増加しているのが分かる。   FIG. 37 is a diagram showing impurity profiles after ion implantation and after annealing. As shown in FIG. 37, it can be seen that the peak concentration of the punch-through stopper layer 16A is increased by the arsenic ions in the STI 15 being sucked into the fin 14 after annealing.

また、高濃度層の不純物が拡散してＳＴＩ１５の表面高さまで広がるため、パンチスルーストッパー層１６Ａがゲート電極に近づく。これにより、パンチスルーストッパー層１６Ａは、ホウ素に比べてよいプロファイルとなる。この結果、より効果的にパンチスルーを抑制することができる。   Further, since the impurities in the high concentration layer diffuse and spread to the surface height of the STI 15, the punch-through stopper layer 16A approaches the gate electrode. Thereby, the punch-through stopper layer 16A has a better profile than boron. As a result, punch through can be more effectively suppressed.

（第３の実施形態）
第３の実施形態は、フィン１４内に２つのパンチスルーストッパー層を設けるようにしたものである。以下に、本発明の第３の実施形態に係る半導体装置の製造方法を説明する。図１０までの製造工程は、第１の実施形態と同じである。 (Third embodiment)
In the third embodiment, two punch-through stopper layers are provided in the fin 14. The method for manufacturing a semiconductor device according to the third embodiment of the present invention will be described below. The manufacturing process up to FIG. 10 is the same as that of the first embodiment.

次に、図３８（Ｂ−Ｂ´線に沿った断面図）に示すように、絶縁層１５をフィン１４頂部までＲＩＥ法を用いてエッチングする。次に、絶縁層１５にＰ型不純物をイオン注入し、この不純物イオンをフィン１４の上部に拡散させる。これにより、フィン１４内にパンチスルーストッパー層１６Ｂが形成される。   Next, as shown in FIG. 38 (cross-sectional view along the line BB ′), the insulating layer 15 is etched to the top of the fins 14 using the RIE method. Next, P-type impurities are ion-implanted into the insulating layer 15, and the impurity ions are diffused into the upper portion of the fin 14. As a result, a punch-through stopper layer 16B is formed in the fin 14.

このイオン注入は、イオン種は例えばホウ素、加速電圧は約５ｋｅＶ、注入角度は０度（基板１１に垂直な角度）で行う。ここで、加速電圧は、約５ｋｅＶと非常に小さくしている。これにより、フィン１４の上部に第１のパンチスルーストッパー層１６Ｂを形成することができる。その後、結晶欠陥の回復と注入イオンの電気的活性化のためにアニ−ルを行う。なお、このアニール工程は、後述する第２のパンチスルーストッパー層１６を形成した後に一度に行うようにしてもよい。   This ion implantation is performed with, for example, boron as the ion species, an acceleration voltage of about 5 keV, and an implantation angle of 0 degrees (an angle perpendicular to the substrate 11). Here, the acceleration voltage is very small, about 5 keV. Thereby, the first punch-through stopper layer 16 </ b> B can be formed on the fin 14. Thereafter, annealing is performed for recovery of crystal defects and electrical activation of implanted ions. This annealing step may be performed at a time after the second punch-through stopper layer 16 described later is formed.

次に、図１１に示すように、所望の高さｈ（あるいは、厚さ）になるように、絶縁層１５をＲＩＥ法を用いてエッチングする。これにより、半導体基板１１上にＳＴＩ１５が形成される。   Next, as shown in FIG. 11, the insulating layer 15 is etched using the RIE method so as to have a desired height h (or thickness). As a result, the STI 15 is formed on the semiconductor substrate 11.

次に、ＳＴＩ１５にイオン注入することで、フィン１４内に第２のパンチスルーストッパー層１６を形成する。このイオン注入も同様に、イオン種は例えばホウ素、加速電圧は約５ｋｅＶ、注入角度は０度（基板１１に垂直な角度）で行う。その後、結晶欠陥の回復と注入イオンの電気的活性化のためにアニ−ルを行う。その後の製造工程は、第１の実施形態と同じである。   Next, the second punch-through stopper layer 16 is formed in the fin 14 by ion implantation into the STI 15. Similarly, this ion implantation is performed with the ion species being, for example, boron, an acceleration voltage of about 5 keV, and an implantation angle of 0 degrees (an angle perpendicular to the substrate 11). Thereafter, annealing is performed for recovery of crystal defects and electrical activation of implanted ions. Subsequent manufacturing steps are the same as those in the first embodiment.

図３９は、イオン注入されたフィン１４のホウ素濃度分布を示す断面図である。図４０は、図３９に示したフィン１４の不純物プロファイルを示す図である。横軸は深さｙ、縦軸は不純物濃度（ｃｍ−３）を示している。 FIG. 39 is a cross-sectional view showing the boron concentration distribution of the fin 14 implanted with ions. 40 is a diagram showing an impurity profile of the fin 14 shown in FIG. The horizontal axis represents the depth y, and the vertical axis represents the impurity concentration (cm −3 ).

図３９および図４０に示すように、フィン１４内には、上部（深さｙ＝Ｙpeak１）と下部（深さｙ＝Ｙpeak２）とにそれぞれ第１のパンチスルーストッパー層１６Ｂと第２のパンチスルーストッパー層１６とが形成されている。さらに、パンチスルーストッパー層１６Ｂ，１６は、フィン１４内のチャネル領域に比べて１０倍以上の不純物濃度を有している。   As shown in FIGS. 39 and 40, the first punch-through stopper layer 16B and the second punch-through are formed in the fin 14 at the upper portion (depth y = Ypeak1) and the lower portion (depth y = Ypeak2), respectively. A stopper layer 16 is formed. Further, the punch-through stopper layers 16B and 16 have an impurity concentration 10 times or more that of the channel region in the fin 14.

図４１は、本実施形態と従来例との不純物プロファイルを比較する図である。図４１には、フィン１４内の不純物プロファイル（すなわち、ｙ≧０）を示している。図４１には、本実施形態のプロファイルの他に、２つの従来例（１）、従来例（２）のプロファイルを示している。   FIG. 41 is a diagram comparing the impurity profiles of the present embodiment and the conventional example. FIG. 41 shows an impurity profile in the fin 14 (that is, y ≧ 0). FIG. 41 shows profiles of two conventional examples (1) and (2) in addition to the profile of the present embodiment.

従来では、フィン１４の上部にパンチスルーストッパー層を形成する場合、例えばマスク層１３に向けて高加速電圧で不純物をイオン注入する。図４１に示した従来例（１）は、ホウ素を加速電圧約３０ｋｅＶでイオン注入した場合のプロファイルである。また、図４１に示した従来例（２）は、ホウ素を加速電圧約３５ｋｅＶでイオン注入した場合のプロファイルである。   Conventionally, when a punch-through stopper layer is formed on the fin 14, for example, impurities are ion-implanted at a high acceleration voltage toward the mask layer 13. The conventional example (1) shown in FIG. 41 is a profile when boron is ion-implanted at an acceleration voltage of about 30 keV. Further, the conventional example (2) shown in FIG. 41 is a profile when boron is ion-implanted at an acceleration voltage of about 35 keV.

図４１に示すように、従来例（１）および従来例（２）では、深さｙ＝０付近に高濃度層が形成され、深くなるにつれて緩やかに不純物濃度が減少する。一方、本実施形態では、フィン１４の上部にプロファイルが急峻なパンチスルーストッパー層１６Ｂを形成することができる。   As shown in FIG. 41, in the conventional example (1) and the conventional example (2), a high concentration layer is formed in the vicinity of the depth y = 0, and the impurity concentration gradually decreases as the depth increases. On the other hand, in the present embodiment, the punch-through stopper layer 16B having a steep profile can be formed on the fin 14.

図４２は、ホウ素を用いた場合におけるフィン１４内の不純物濃度の変化を示す図である。図４２において、横軸は深さｙ、縦軸は濃度／ピーク濃度である。図４２において、従来例（１）および従来例（２）のＦｉｎＦＥＴは、濃度Ｃ（ｙ＝ＹＣ／２）が濃度Ｃ（ｙ＝０）の４０％より大きくなっている。   FIG. 42 is a diagram showing a change in the impurity concentration in the fin 14 when boron is used. In FIG. 42, the horizontal axis represents depth y, and the vertical axis represents concentration / peak concentration. 42, in the FinFETs of the conventional example (1) and the conventional example (2), the concentration C (y = YC / 2) is larger than 40% of the concentration C (y = 0).

一方、本実施形態のＦｉｎＦＥＴは、濃度Ｃ（ｙ＝ＹＣ／２）が濃度Ｃ（ｙ＝０）の２０％より小さくなっている。すなわち、チャネル領域の不純物濃度が従来例に比べて半分以下となっている。これにより、キャリアの移動度を向上させることができる。   On the other hand, in the FinFET of this embodiment, the concentration C (y = YC / 2) is smaller than 20% of the concentration C (y = 0). That is, the impurity concentration of the channel region is less than half that of the conventional example. Thereby, the mobility of a carrier can be improved.

さらに、チャネル領域とパンチスルーストッパー層との間の不純物濃度の変化が非常に急峻になっている。これにより、フィン１４内の小さな領域により効果的なパンチスルーストッパー層を形成することができる。   Further, the change in impurity concentration between the channel region and the punch-through stopper layer is very steep. Thereby, an effective punch-through stopper layer can be formed in a small region in the fin 14.

以上詳述したように本実施形態のＦｉｎＦＥＴは、フィン１４の上部で発生するパンチスルーを抑制することができる。これにより、ゲート電極１８による制御性を向上させることができる。その他の効果は、第１の実施形態と同様である。   As described above in detail, the FinFET of the present embodiment can suppress punch-through that occurs at the top of the fin 14. Thereby, the controllability by the gate electrode 18 can be improved. Other effects are the same as those of the first embodiment.

また、ＦｉｎＦＥＴでは、フィンの両側面にそれぞれ設けられた２つのゲート電極が電気的に切断されている構成のものがある。このような構成のＦｉｎＦＥＴでは、ゲート電極の位置によってはフィンの頂部にゲート電極の制御が及ばない。しかし、本実施形態で示したように、フィン１４の上部にもパンチスルーストッパー層を形成することで、フィン１４の上部で発生するパンチスルーを抑制することができる。   Some FinFETs have a structure in which two gate electrodes respectively provided on both side surfaces of the fin are electrically disconnected. In the FinFET having such a configuration, the gate electrode cannot be controlled at the top of the fin depending on the position of the gate electrode. However, as shown in the present embodiment, by forming a punch-through stopper layer also on the fin 14, punch-through generated on the fin 14 can be suppressed.

なお、本実施形態では、フィン１４の上部と下部とに２つのパンチスルーストッパー層を形成しているが、フィン１４の上部のみにパンチスルーストッパー層を形成するようにしてもよい。   In the present embodiment, two punch-through stopper layers are formed on the upper and lower portions of the fin 14, but a punch-through stopper layer may be formed only on the upper portion of the fin 14.

（第４の実施形態）
第４の実施形態は、不純物の加速電圧を調節してフィン１４内に２つのパンチスルーストッパー層を形成するようにしたものである。以下に、本発明の第４の実施形態に係る半導体装置の製造方法を説明する。図１１までの製造工程は、第１の実施形態と同じである。 (Fourth embodiment)
In the fourth embodiment, two punch-through stopper layers are formed in the fin 14 by adjusting the acceleration voltage of impurities. The method for manufacturing a semiconductor device according to the fourth embodiment of the present invention will be described below. The manufacturing process up to FIG. 11 is the same as that of the first embodiment.

次に、マスク層１３を上面から一部エッチングする。そして、マスク層１３および絶縁層１５に、例えばホウ素を高加速電圧でイオン注入する。また、このイオン注入は、基板に垂直方向に行う。図４３は、イオン注入されたフィン１４のホウ素濃度分布を示す断面図である。図４３に示すように、マスク層１３を通過して注入されたホウ素イオンによりフィン１４の上部（深さｙ＝Ｙpeak１）に第１のパンチスルーストッパー層１６Ｂが形成される。   Next, the mask layer 13 is partially etched from the upper surface. Then, for example, boron is ion-implanted into the mask layer 13 and the insulating layer 15 at a high acceleration voltage. Further, this ion implantation is performed in a direction perpendicular to the substrate. FIG. 43 is a cross-sectional view showing the boron concentration distribution of the fin 14 implanted with ions. As shown in FIG. 43, the first punch-through stopper layer 16B is formed on the upper portion (depth y = Ypeak1) of the fin 14 by the boron ions implanted through the mask layer 13.

さらに、絶縁層１５に注入されたホウ素イオンがフィン１４内に拡散することで、フィン１４の下部（深さｙ＝Ｙpeak２）に第２のパンチスルーストッパー層１６が形成される。その後、結晶欠陥の回復と注入イオンの電気的活性化のためにアニ−ルを行う。   Further, boron ions implanted into the insulating layer 15 are diffused into the fin 14, whereby a second punch-through stopper layer 16 is formed below the fin 14 (depth y = Ypeak 2). Thereafter, annealing is performed for recovery of crystal defects and electrical activation of implanted ions.

本実施形態のイオン注入工程は、不純物イオンがマスク層１３を通過し、かつ絶縁層１５を突き抜けないように、加速電圧を調整して行う。また、このような条件を満たすために、前述したようにマスク層１３の一部をエッチングし、マスク層１３の厚さを調節する。   The ion implantation process of this embodiment is performed by adjusting the acceleration voltage so that impurity ions do not pass through the mask layer 13 and penetrate the insulating layer 15. Further, in order to satisfy such a condition, a part of the mask layer 13 is etched and the thickness of the mask layer 13 is adjusted as described above.

以上詳述したように本実施形態では、１回のイオン注入工程で、フィン１４内のチャネル領域の上部と下部とに２つのパンチスルーストッパー層１６，１６Ｂを形成することができる。これにより、フィン１４内のチャネル領域の上部と下部とで発生するパンチスルーを抑制することができる。   As described above in detail, in this embodiment, the two punch-through stopper layers 16 and 16B can be formed in the upper and lower portions of the channel region in the fin 14 in one ion implantation step. Thereby, punch-through generated at the upper and lower portions of the channel region in the fin 14 can be suppressed.

（第５の実施形態）
第５の実施形態は、半導体基板としてＳＯＩ（Silicon On Insulator）構造を有する基板を用いてＦｉｎＦＥＴを形成したものである。 (Fifth embodiment)
In the fifth embodiment, a FinFET is formed using a substrate having an SOI (Silicon On Insulator) structure as a semiconductor substrate.

以下に、本発明の第５の実施形態に係る半導体装置の製造方法の一例を、図４４乃至図４８を用いて説明する。なお、図４４乃至図４８は、図２に示したＢ−Ｂ´線に沿った断面図である。   An example of a method for manufacturing a semiconductor device according to the fifth embodiment of the present invention will be described below with reference to FIGS. 44 to 48 are cross-sectional views along the line BB ′ shown in FIG.

まず、図４４に示すように、ＳＯＩ構造を有するＳＯＩ基板３１を準備する。具体的には、ＳＯＩ基板３１は、支持基板３２と、この支持基板３２の上に設けられた絶縁層（例えば、ＢＯＸ（Buried Oxide）層）３３と、このＢＯＸ層３３の上に設けられたＰ型半導体層であるＳＯＩ層３４とからなる。   First, as shown in FIG. 44, an SOI substrate 31 having an SOI structure is prepared. Specifically, the SOI substrate 31 is provided on the support substrate 32, an insulating layer (for example, BOX (Buried Oxide) layer) 33 provided on the support substrate 32, and the BOX layer 33. The SOI layer 34 is a P-type semiconductor layer.

次に、ＳＯＩ層３４の上に、絶縁層１２およびマスク層１３を形成する。次に、図４５に示すように、例えばＲＩＥ法を用いて、ＢＯＸ層３３の表面までＳＯＩ層３４をマスク層１３をマスクとしてエッチングする。これにより、ＢＯＸ層３３の上に凸状半導体層１４（フィン）とエッチングによる溝とが同時に形成される。また、ＢＯＸ層３３は、素子分離領域として機能する。   Next, the insulating layer 12 and the mask layer 13 are formed on the SOI layer 34. Next, as shown in FIG. 45, the SOI layer 34 is etched using the mask layer 13 as a mask up to the surface of the BOX layer 33 by using, for example, the RIE method. Thereby, the convex semiconductor layer 14 (fin) and the groove by etching are simultaneously formed on the BOX layer 33. The BOX layer 33 functions as an element isolation region.

次に、図４６に示すように、ＢＯＸ層３３上でマスク層１３を覆うように、絶縁層１５を堆積する。そして、図４７に示すように、この絶縁層１５をマスク層１３の表面までＣＭＰ法を用いて研磨する。   Next, as shown in FIG. 46, the insulating layer 15 is deposited so as to cover the mask layer 13 on the BOX layer 33. Then, as shown in FIG. 47, the insulating layer 15 is polished up to the surface of the mask layer 13 using the CMP method.

次に、図４８に示すように、絶縁層１５を所望の高さｈになるように、ＲＩＥ法を用いてエッチングする。次に、絶縁層１５にＰ型不純物をイオン注入し、この不純物イオンをフィン１４内に拡散させる。これにより、フィン１４内にパンチスルーストッパー層１６が形成される。このイオン注入工程は、第１の実施形態と同様である。   Next, as shown in FIG. 48, the insulating layer 15 is etched using the RIE method so as to have a desired height h. Next, P-type impurities are ion-implanted into the insulating layer 15, and the impurity ions are diffused into the fins 14. Thereby, the punch-through stopper layer 16 is formed in the fin 14. This ion implantation step is the same as in the first embodiment.

その後、ゲート絶縁膜１７Ａ，１７Ｂ、ゲート電極１８、ソース領域２３Ａおよびドレイン領域２３Ｂを形成する。これらの製造工程も第１の実施形態と同様である。このようにして、ＳＯＩ基板を用いてダブルゲート構造のＦｉｎＦＥＴが形成される。   Thereafter, gate insulating films 17A and 17B, a gate electrode 18, a source region 23A and a drain region 23B are formed. These manufacturing processes are the same as those in the first embodiment. In this way, a FinFET having a double gate structure is formed using the SOI substrate.

なお、本実施形態で示した絶縁層１５は、フィン１４の形状が均一な部分をチャネル領域として使用するために用いられる。これにより、このフィン１４を用いて形成されたＦｉｎＦＥＴの特性を向上させることができる。しかし、これに限定されず、パンチスルーストッパー層１６がゲート電極１８に近くなるように絶縁層１５の一部をエッチングしてもよいし、あるいは絶縁層１５をすべてエッチングしてもよい。   Note that the insulating layer 15 shown in this embodiment is used in order to use a portion where the fins 14 have a uniform shape as a channel region. Thereby, the characteristic of FinFET formed using this fin 14 can be improved. However, the present invention is not limited to this, and a part of the insulating layer 15 may be etched such that the punch-through stopper layer 16 is close to the gate electrode 18 or the entire insulating layer 15 may be etched.

以上詳述したように、ＳＯＩ基板を用いてＦｉｎＦＥＴを構成しても、パンチスルーを抑制することができる。その他の効果は、第１の実施形態と同様である。また、本実施形態は、他の各実施形態にも適用可能であることはもちろんである。   As described in detail above, punch-through can be suppressed even if a FinFET is configured using an SOI substrate. Other effects are the same as those of the first embodiment. Of course, the present embodiment can be applied to other embodiments.

（第６の実施形態）
第６の実施形態は、エクステンション領域の不純物プロファイルを均一にするための製造方法について示している。第１の実施形態では、ゲート電極１８の両側面にオフセットスペーサ２０Ａ，２０Ｂを形成した後、半導体基板１１に垂直方向（Ｙ方向）からエクステンション領域形成のためのイオン注入を行っている。 (Sixth embodiment)
The sixth embodiment shows a manufacturing method for making the impurity profile of the extension region uniform. In the first embodiment, after the offset spacers 20A and 20B are formed on both side surfaces of the gate electrode 18, ion implantation for forming an extension region is performed on the semiconductor substrate 11 from the vertical direction (Y direction).

第１の実施形態で示した製造方法によりエクステンション領域を形成した場合、フィン１４内にＹ方向に沿って不純物濃度が変化するプロファイルとなる。すなわち、エクステンション領域の不純物濃度が均一になっていない。   When the extension region is formed by the manufacturing method shown in the first embodiment, a profile in which the impurity concentration changes in the fin 14 along the Y direction is obtained. That is, the impurity concentration in the extension region is not uniform.

また、エクステンション領域を形成する他の方法として、フィン側面に垂直方向（Ｘ方向）からイオン注入を行う方法が考えられる（具体的には、隣接する素子との関係で、斜めＸ方向からイオン注入を行う）。この方法では、エクステンション領域の不純物プロファイルを均一にすることは可能であるが、複数のＦｉｎＦＥＴの密度が高くなるにしたがって斜めＸ方向からイオン注入するための角度を得られなくなる。   As another method of forming the extension region, a method of performing ion implantation from the direction perpendicular to the fin side surface (X direction) can be considered (specifically, ion implantation is performed from the oblique X direction in relation to adjacent elements). I do). In this method, the impurity profile in the extension region can be made uniform, but the angle for ion implantation from the oblique X direction cannot be obtained as the density of the plurality of FinFETs increases.

以下に、本発明の第６の実施形態に係る半導体装置の製造方法を説明する。図２４までの製造工程は、第１の実施形態と同じである。   The method for manufacturing a semiconductor device according to the sixth embodiment of the present invention will be described below. The manufacturing process up to FIG. 24 is the same as that of the first embodiment.

次に、図４９（斜視図）に示すように、ＣＶＤ法およびＲＩＥ法を用いてゲート電極１８の両側面にスペーサ（ゲート側壁絶縁膜）２２Ａ，２２Ｂ（例えば、ＳｉＮ）を形成する。この時、製造方法上、フィン１４の両側面にも側壁絶縁膜４１Ａ，４１Ｂが形成される。スペーサ２２Ａ，２２Ｂおよび側壁絶縁膜４１Ａ，４１Ｂの膜厚は、例えば１０ｎｍである。   Next, as shown in FIG. 49 (perspective view), spacers (gate sidewall insulating films) 22A and 22B (for example, SiN) are formed on both side surfaces of the gate electrode 18 by using the CVD method and the RIE method. At this time, sidewall insulating films 41A and 41B are also formed on both side surfaces of the fin 14 due to the manufacturing method. The film thicknesses of the spacers 22A and 22B and the sidewall insulating films 41A and 41B are, for example, 10 nm.

次に、スペーサ２２Ａ，２２Ｂに低濃度のＮ−型不純物（例えば、砒素）をイオン注入し、この不純物イオンをフィン１４内に拡散させる。これにより、フィン１４内にエクステンション領域４２Ａ，４２Ｂが形成される。図５０は、イオン注入方向を説明するための平面図である。図５１は、イオン注入方向を説明するためのＸ方向から見た側面図である。 Next, low concentration N − -type impurities (for example, arsenic) are ion-implanted into the spacers 22 A and 22 B, and the impurity ions are diffused into the fins 14. As a result, extension regions 42 </ b> A and 42 </ b> B are formed in the fin 14. FIG. 50 is a plan view for explaining the ion implantation direction. FIG. 51 is a side view seen from the X direction for explaining the ion implantation direction.

このイオン注入は、図５０および図５１に示す方向で行われる。また、このイオン注入は、加速電圧が約５ｋｅＶで行う。加速電圧の条件としては、注入する不純物のピーク濃度の位置がスペーサ２２Ａ，２２Ｂ内にあればよい。その後、結晶欠陥の回復と注入イオンの電気的活性化のためにアニ−ルを行う。   This ion implantation is performed in the directions shown in FIGS. This ion implantation is performed at an acceleration voltage of about 5 keV. As a condition of the acceleration voltage, the position of the peak concentration of the impurity to be implanted may be in the spacers 22A and 22B. Thereafter, annealing is performed for recovery of crystal defects and electrical activation of implanted ions.

これにより、不純物イオンがスペーサ２２Ａ，２２Ｂに均一に注入される。よって、スペーサ２２Ａ，２２Ｂに注入された不純物が拡散し、フィン１４内に不純物プロファイルが均一なエクステンション領域４２Ａ，４２Ｂが形成される。   Thereby, impurity ions are uniformly implanted into the spacers 22A and 22B. Therefore, the impurities implanted into the spacers 22A and 22B are diffused, and extension regions 42A and 42B having a uniform impurity profile are formed in the fin 14.

図５２は、エクステンション領域４２Ａ，４２Ｂを示すＡ−Ａ´線に沿った断面図である。図５２に示すように、フィン１４内でスペーサ２２Ａ，２２Ｂに対応する位置にエクステンション領域４２Ａ，４２Ｂが形成されている。   FIG. 52 is a cross-sectional view along the line AA ′ showing the extension regions 42A and 42B. As shown in FIG. 52, extension regions 42A and 42B are formed in the fin 14 at positions corresponding to the spacers 22A and 22B.

その後、マスク層１３および絶縁層１２をフィン１４の表面まで、スペーサ２２Ａ，２２ＢをマスクとしてＲＩＥ法を用いてエッチングする。そして、スペーサ２２Ａ，２２Ｂをマスクとしてフィン１４に高濃度のＮ＋型不純物（例えば、砒素）をイオン注入することにより、フィン１４内にソース領域２３Ａ、ドレイン領域２３Ｂを形成する。これらの製造工程は、第１の実施形態と同様である。 Thereafter, the mask layer 13 and the insulating layer 12 are etched to the surface of the fin 14 using the RIE method with the spacers 22A and 22B as a mask. Then, a high concentration N + -type impurity (for example, arsenic) is ion-implanted into the fin 14 using the spacers 22A and 22B as a mask, thereby forming a source region 23A and a drain region 23B in the fin 14. These manufacturing processes are the same as those in the first embodiment.

以上詳述したように本実施形態の製造方法によれば、フィン１４内に不純物プロファイルが均一なエクステンション領域４２Ａ，４２Ｂを形成することができる。具体的には、Ｙ方向では不純物プロファイルが均一で、かつＺ方向ではエクステンション領域として最適な不純物プロファイルを有するエクステンション領域４２Ａ，４２Ｂを形成することができる。   As described above in detail, according to the manufacturing method of this embodiment, the extension regions 42A and 42B having a uniform impurity profile can be formed in the fin 14. Specifically, extension regions 42A and 42B having a uniform impurity profile in the Y direction and an optimum impurity profile as an extension region in the Z direction can be formed.

また、第１の実施形態で示したエクステンション領域２１Ａ，２１Ｂを形成するためのオフセットスペーサを形成しなくてよい。すなわち、ゲート側壁絶縁膜を一度に形成することができる。これにより、製造工程を削減することができる。   Further, it is not necessary to form offset spacers for forming the extension regions 21A and 21B shown in the first embodiment. That is, the gate sidewall insulating film can be formed at a time. Thereby, a manufacturing process can be reduced.

また、本実施形態の半導体基板はバルク基板に限らず、第５の実施形態と同様にＳＯＩ基板を用いてもよい。   In addition, the semiconductor substrate of the present embodiment is not limited to a bulk substrate, and an SOI substrate may be used as in the fifth embodiment.

（第７の実施形態）
上記各実施形態は、ダブルゲート構造を有するＦｉｎＦＥＴに本発明を適用した例を示している。しかし、これに限定されるものではなく、他のゲート構造を有するＦｉｎＦＥＴに適用してもかまわない。以下に、他のゲート構造を有するＦｉｎＦＥＴについて説明する。 (Seventh embodiment)
Each of the above embodiments shows an example in which the present invention is applied to a FinFET having a double gate structure. However, the present invention is not limited to this, and may be applied to a FinFET having another gate structure. Hereinafter, a FinFET having another gate structure will be described.

まず、トライゲート構造を有するＦｉｎＦＥＴについて、図５３乃至図５７を用いて説明する。なお、図５３乃至図５６は、図２に示したＢ−Ｂ´線に沿った断面図である。   First, a FinFET having a tri-gate structure will be described with reference to FIGS. 53 to 56 are cross-sectional views taken along the line BB ′ shown in FIG.

図１１（パンチスルーストッパー層１６を形成する）までの製造工程は、第１の実施形態と同様である。次に、図５３に示すように、マスク層１３および絶縁層１２を例えばＲＩＥ法により全てエッチングする。   The manufacturing process up to FIG. 11 (forming the punch-through stopper layer 16) is the same as in the first embodiment. Next, as shown in FIG. 53, the mask layer 13 and the insulating layer 12 are all etched by, for example, the RIE method.

次に、図５４に示すように、フィン１４を熱酸化させることで、フィン１４の表面と、絶縁層１５上でフィン１４の両側面とにゲート絶縁膜１７を形成する。次に、図５５に示すように、絶縁層１５上でフィン１４を覆うように、ポリシリコン１８を堆積する。   Next, as illustrated in FIG. 54, the gate insulating film 17 is formed on the surface of the fin 14 and on both side surfaces of the fin 14 on the insulating layer 15 by thermally oxidizing the fin 14. Next, as shown in FIG. 55, polysilicon 18 is deposited so as to cover the fins 14 on the insulating layer 15.

次に、図５６に示すように、このポリシリコン層１８の表面をＣＭＰ法を用いて平坦化する。その後、ポリシリコン層１８の上にハードマスク１９を形成し、ポリシリコン層１８をこのハードマスク１９をマスクとしてＲＩＥ法を用いて所望の平面形状にエッチングする。これにより、図５７（平面図）に示したゲート電極１８が形成される。その後の製造工程は、第１の実施形態と同じである。   Next, as shown in FIG. 56, the surface of the polysilicon layer 18 is planarized by using a CMP method. Thereafter, a hard mask 19 is formed on the polysilicon layer 18, and the polysilicon layer 18 is etched into a desired planar shape using the hard mask 19 as a mask using the RIE method. Thereby, the gate electrode 18 shown in FIG. 57 (plan view) is formed. Subsequent manufacturing steps are the same as those in the first embodiment.

このようにして、トライゲート構造を有するＦｉｎＦＥＴが形成される。具体的には、このトライゲート型ＦｉｎＦＥＴは、フィン１４の上面とフィン１４の両側面との３つのゲート電極で制御することが可能である。   In this way, a FinFET having a trigate structure is formed. Specifically, this tri-gate FinFET can be controlled by three gate electrodes, that is, the upper surface of the fin 14 and both side surfaces of the fin 14.

次に、４端子ダブルゲート構造のＦｉｎＦＥＴについて説明する。図１７までの製造工程は、第１の実施形態と同じである。次に、図５８（Ｂ−Ｂ´線に沿った断面図）に示すように、ポリシリコン層１８をフィン１４の頂部まで例えばＲＩＥ法によりエッチングする。これにより、ポリシリコン層１８は、電気的に切断された２つのポリシリコン層１８Ａ，１８Ｂとなる。   Next, a FinFET having a 4-terminal double gate structure will be described. The manufacturing process up to FIG. 17 is the same as that of the first embodiment. Next, as shown in FIG. 58 (cross-sectional view taken along line BB ′), the polysilicon layer 18 is etched to the top of the fin 14 by, for example, RIE. Thereby, the polysilicon layer 18 becomes two polysilicon layers 18A and 18B which are electrically cut.

その後、ポリシリコン層１８Ａ，１８Ｂの上にハードマスク１９を形成し、ポリシリコン層１８Ａ，１８Ｂをこのハードマスク１９をマスクとしてＲＩＥ法を用いて所望の平面形状にエッチングする。これにより、図５９（平面図）に示したゲート電極１８Ａ，１８Ｂが形成される。その後の製造工程は、第１の実施形態と同様である。このようにして、４端子ダブルゲート構造のＦｉｎＦＥＴが形成される。   Thereafter, a hard mask 19 is formed on the polysilicon layers 18A and 18B, and the polysilicon layers 18A and 18B are etched into a desired planar shape using the RIE method using the hard mask 19 as a mask. Thereby, gate electrodes 18A and 18B shown in FIG. 59 (plan view) are formed. Subsequent manufacturing steps are the same as those in the first embodiment. In this manner, a FinFET having a 4-terminal double gate structure is formed.

すなわち、このＦｉｎＦＥＴは、電気的に切断された２つのゲート電極１８Ａ，１８Ｂを有している。よって、２つのゲート電極１８Ａ，１８Ｂを別々に制御することが可能である。よって、２つのゲート電極１８Ａ，１８Ｂと、ソース領域と、ドレイン領域とに接続された４つの端子でＦｉｎＦＥＴを動作させることができる。   That is, this FinFET has two gate electrodes 18A and 18B which are electrically cut. Therefore, it is possible to control the two gate electrodes 18A and 18B separately. Therefore, the FinFET can be operated with four terminals connected to the two gate electrodes 18A and 18B, the source region, and the drain region.

次に、マスク層１３がない４端子ダブルゲート構造のＦｉｎＦＥＴについて説明する。図５６までの製造工程は、トライゲート構造のＦｉｎＦＥＴと同様である。次に、図６０（Ｂ−Ｂ´線に沿った断面図）に示すように、ポリシリコン層１８の表面位置がＳＴＩ１５より上でフィン１４の頂部より下になるように、ポリシリコン層１８をＲＩＥ法によりエッチングする。これにより、ポリシリコン層１８は、電気的に切断された２つのポリシリコン層１８Ａ，１８Ｂとなる。   Next, a FinFET having a 4-terminal double gate structure without the mask layer 13 will be described. The manufacturing process up to FIG. 56 is the same as that of the FinFET having the tri-gate structure. Next, as shown in FIG. 60 (a cross-sectional view taken along line BB ′), the polysilicon layer 18 is formed so that the surface position of the polysilicon layer 18 is above the STI 15 and below the top of the fin 14. Etching is performed by the RIE method. Thereby, the polysilicon layer 18 becomes two polysilicon layers 18A and 18B which are electrically cut.

その後、ポリシリコン層１８Ａ，１８Ｂの上にハードマスク１９を形成し、ポリシリコン層１８Ａ，１８Ｂをこのハードマスク１９をマスクとしてＲＩＥ法を用いて所望の平面形状にエッチングする。これにより、図６１（平面図）に示したゲート電極１８Ａ，１８Ｂが形成される。その後の製造工程は、第１の実施形態と同様である。このようにして、マスク層１３がない４端子ダブルゲート構造のＦｉｎＦＥＴが形成される。   Thereafter, a hard mask 19 is formed on the polysilicon layers 18A and 18B, and the polysilicon layers 18A and 18B are etched into a desired planar shape using the RIE method using the hard mask 19 as a mask. Thereby, the gate electrodes 18A and 18B shown in FIG. 61 (plan view) are formed. Subsequent manufacturing steps are the same as those in the first embodiment. In this manner, a FinFET having a 4-terminal double gate structure without the mask layer 13 is formed.

以上詳述したように、第１乃至第６の実施形態を本実施形態で示した各ＦｉｎＦＥＴに適用しても本発明の効果を得ることができる。   As described above in detail, the effects of the present invention can be obtained even when the first to sixth embodiments are applied to each FinFET shown in the present embodiment.

この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。   The present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the present invention.

１１…Ｐ型半導体基板、１１Ａ…Ｎ型半導体基板、１２…絶縁層、１３…マスク層、１４…フィン、１５…ＳＴＩ、１６，１６Ａ，１６Ｂ…パンチスルーストッパー層、１７，１７Ａ，１７Ｂ…ゲート絶縁膜、１８，１８Ａ，１８Ｂ…ゲート電極、１９…ハードマスク、２０Ａ，２０Ｂ…オフセットスペーサ、２１Ａ，２１Ｂ…エクステンション領域、２２Ａ，２２Ｂ，４１Ａ，４１Ｂ…スペーサ、２２Ａ，２２Ｂ…エクステンション領域、２３Ａ…ソース領域、２３Ｂ…ドレイン領域、３１…ＳＯＩ基板、３２…支持基板、３３…ＢＯＸ層、３４…ＳＯＩ層、４２Ａ，４２Ｂ…側壁絶縁膜。   DESCRIPTION OF SYMBOLS 11 ... P-type semiconductor substrate, 11A ... N-type semiconductor substrate, 12 ... Insulating layer, 13 ... Mask layer, 14 ... Fin, 15 ... STI, 16, 16A, 16B ... Punch-through stopper layer, 17, 17A, 17B ... Gate Insulating film 18, 18A, 18B ... gate electrode, 19 ... hard mask, 20A, 20B ... offset spacer, 21A, 21B ... extension region, 22A, 22B, 41A, 41B ... spacer, 22A, 22B ... extension region, 23A ... Source region, 23B ... Drain region, 31 ... SOI substrate, 32 ... Support substrate, 33 ... BOX layer, 34 ... SOI layer, 42A, 42B ... Side wall insulating film.

Claims (6)

半導体基板上にマスク層を形成する工程と、
前記半導体基板を前記マスク層をマスクとしてエッチングし、前記半導体基板に凸状半導体層を形成する工程と、
前記半導体基板上に、前記凸状半導体層の側面に接するように絶縁層を形成する工程と、
導入される不純物が前記マスク層を介して前記凸状半導体層に到達しない厚さの前記マスク層をマスクとして、導入される不純物のピーク濃度の位置が前記半導体基板の上面と前記凸状半導体層の上面との間の絶縁層内になるように、前記絶縁層内に前記半導体基板に対して垂直方向に不純物を導入し、前記絶縁層内に導入された不純物が前記凸状半導体層内に移動して、前記凸状半導体層内に前記絶縁層内の不純物のピーク濃度の位置と略同じ位置に不純物のピーク濃度を有する高濃度層を形成する工程と、
を具備することを特徴とするトランジスタの製造方法。 Forming a mask layer on the semiconductor substrate;
Etching the semiconductor substrate using the mask layer as a mask to form a convex semiconductor layer on the semiconductor substrate;
Forming an insulating layer on the semiconductor substrate so as to contact a side surface of the convex semiconductor layer;
Using the mask layer having a thickness that does not reach the convex semiconductor layer through the mask layer as a mask, the position of the peak concentration of the introduced impurity is the upper surface of the semiconductor substrate and the convex semiconductor layer. Impurities are introduced into the insulating layer in a direction perpendicular to the semiconductor substrate so as to be in an insulating layer between the upper surface of the insulating layer and the impurities introduced into the insulating layer are introduced into the convex semiconductor layer. Moving to form a high-concentration layer having a peak concentration of impurities at substantially the same position as the peak concentration of impurities in the insulating layer in the convex semiconductor layer;
A method for manufacturing a transistor , comprising: 前記高濃度層を形成する工程の後に、前記絶縁層および前記凸状半導体層を熱処理する工程をさらに具備することを特徴とする請求項１に記載のトランジスタの製造方法。 The method for manufacturing a transistor according to claim 1 , further comprising a step of heat-treating the insulating layer and the convex semiconductor layer after the step of forming the high-concentration layer. 前記高濃度層は、前記凸状半導体層の下部に形成されることを特徴とする請求項１又は２に記載のトランジスタの製造方法。 The method for manufacturing a transistor according to claim 1 , wherein the high concentration layer is formed below the convex semiconductor layer. 半導体基板上にマスク層を形成する工程と、
前記半導体基板を前記マスク層をマスクとしてエッチングし、前記半導体基板に凸状半導体層を形成する工程と、
前記半導体基板上に、前記凸状半導体層の側面に接するように絶縁層を形成する工程と、
前記マスク層をマスクとして、導入される不純物のピーク濃度の位置が前記半導体基板の上面と前記凸状半導体層の上面との間の絶縁層内になるように、前記絶縁層内に前記半導体基板に対して垂直方向に不純物を導入し、前記絶縁層内に導入された不純物が前記凸状半導体層内に移動して、前記凸状半導体層内に前記絶縁層内の不純物のピーク濃度の位置と略同じ位置に不純物のピーク濃度を有する第１高濃度層を形成する工程と、
前記マスク層を通過した不純物が前記凸状半導体層の上部に到達して、前記凸状半導体層の上部に第２高濃度層を形成する工程と、
を具備することを特徴とするトランジスタの製造方法。 Forming a mask layer on the semiconductor substrate;
Etching the semiconductor substrate using the mask layer as a mask to form a convex semiconductor layer on the semiconductor substrate;
Forming an insulating layer on the semiconductor substrate so as to contact a side surface of the convex semiconductor layer;
Using the mask layer as a mask, the peak concentration of the introduced impurity is in the insulating layer between the upper surface of the semiconductor substrate and the upper surface of the convex semiconductor layer. An impurity is introduced in a direction perpendicular to the insulating layer, the impurity introduced into the insulating layer moves into the convex semiconductor layer, and the position of the peak concentration of the impurity in the insulating layer is within the convex semiconductor layer. Forming a first high concentration layer having a peak concentration of impurities at substantially the same position as
The impurity that has passed through the mask layer reaches the top of the convex semiconductor layer and forms a second high concentration layer on the convex semiconductor layer;
A method for manufacturing a transistor , comprising: 前記第１及び第２高濃度層の各々を形成する工程の後に、前記絶縁層および前記凸状半導体層を熱処理する工程をさらに具備することを特徴とする請求項４に記載のトランジスタの製造方法。 5. The method of manufacturing a transistor according to claim 4 , further comprising a step of heat-treating the insulating layer and the convex semiconductor layer after the step of forming each of the first and second high-concentration layers. . 前記第１高濃度層は、前記凸状半導体層の下部に形成されることを特徴とする請求項４又は５に記載のトランジスタの製造方法。 6. The method of manufacturing a transistor according to claim 4, wherein the first high concentration layer is formed under the convex semiconductor layer.
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