JP5171161B2 - Nanowire tunnel field effect transistor semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は、半導体装置とナノテクノロジの分野に関する。特に、本発明はナノ構造半導体装置に関し、更には、ヘテロ構造ナノワイヤを有するトンネル電界効果トランジスタおよびそのような統合されたナノワイヤを有するトンネル電界効果トランジスタデバイスの製造方法に関する。 The present invention relates to the field of semiconductor devices and nanotechnology. In particular, the present invention relates to nanostructured semiconductor devices, and more particularly to tunnel field effect transistors having heterostructure nanowires and methods of manufacturing tunnel field effect transistor devices having such integrated nanowires.
マイクロエレクトロニクスデバイスは、一般に、集積回路として半導体基板上に形成される。相補型の金属酸化物半導体（ＣＭＯＳ）電界効果トランジスタは、集積回路のコア技術である。ＣＭＯＳトランジスタの寸法や動作電圧は、連続的に低減または縮小され、集積回路のより高い性能とパッキング密度が得られる。 Microelectronic devices are generally formed on a semiconductor substrate as an integrated circuit. Complementary metal oxide semiconductor (CMOS) field effect transistors are the core technology of integrated circuits. The dimensions and operating voltage of CMOS transistors are continuously reduced or reduced, resulting in higher performance and packing density of integrated circuits.
ＣＭＯＳトランジスタの縮小についての問題に１つは、消費電力が増加し続けることである。これは部分的には（例えば、ショートチャネル効果により）リーク電流が増加するためであり、部分的には供給電圧の低減が困難であるためである。後者は、サブスレッシュホールドの傾きが、最少で約６０ｍＶ／ｄｅｃａｄｅで制限されるためであり、これにより、オンからオフにトランジスタをスイッチングするために、所定の電圧範囲とそれ故に最小供給電圧が必要となる。 One problem with scaling down CMOS transistors is that power consumption continues to increase. This is partly because leakage current increases (for example, due to the short channel effect) and partly because it is difficult to reduce the supply voltage. The latter is because the subthreshold slope is limited to a minimum of about 60 mV / decade, which requires a certain voltage range and hence a minimum supply voltage to switch the transistor from on to off. It becomes.
トンネル電界効果トランジスタ（ＴＦＥＴ）は、一般に金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の後継者と言われている。これはショートチャネル効果が存在しないこと、およびその結果、低いオフ電流であることによる。ＴＦＥＴの他の長所は、サブスレッシュホールドの傾きを、従来のＭＯＳＦＥＴの物理的限界である６０ｍＶ／ｄｅｃより小さくできることであり、より低い供給電圧の使用が可能となる。しかしながら、ＴＦＥＴは一般に、低いオン電流と、トンネルバリアの大きな抵抗に関連する欠点を有する。 Tunnel field effect transistors (TFETs) are generally said to be successors of metal-oxide-semiconductor field effect transistors (MOSFETs). This is due to the absence of the short channel effect and consequently the low off-current. Another advantage of the TFET is that the subthreshold slope can be made smaller than the physical limit of 60 mV / dec of the conventional MOSFET, which allows the use of a lower supply voltage. However, TFETs generally have the disadvantages associated with low on-current and large tunnel barrier resistance.
米国特許２００５／０２７４９９２では、ナノワイヤを用いた改良されたＴＦＥＴの製造方法が記載されている。この方法は、ナノチューブ（即ち、軸方向の開口部の無いナノワイヤ）中に、トランジスタのアンドープのチャネル領域により分離されたｎドープ領域とｐドープ領域を形成する工程を含む。電気コンタクトはドープされた領域に形成され、ゲート誘電体層上に形成されたゲート電極はトランジスタのチャネル領域上に形成される。提案された構造では、新しい材料（カーボンナノチューブ）を用いるのに欠点を有する。 US 2005/0274992 describes an improved TFET fabrication method using nanowires. The method includes forming an n-doped region and a p-doped region in a nanotube (ie, a nanowire without an axial opening) separated by an undoped channel region of the transistor. An electrical contact is formed in the doped region, and a gate electrode formed on the gate dielectric layer is formed on the channel region of the transistor. The proposed structure has drawbacks for using new materials (carbon nanotubes).
シリコンＴＦＥＴのオン電流を増加させるために、Bhuwalkaらの論文（IEEE transactions on electron device Vol 52, No 7, July 2005）で、トンネルバリアに高ドープＳｉ１−ｘＧｅｘの小さな部分（約３ｎｍ）を追加することが提案されている。しかしながら、Ｓｉ１−ｘＧｅｘ部分を有する構造は、低いオン電流のために、従来のＭＯＳＦＥＴに匹敵することができない。 In order to increase the on-current of silicon TFET, a small part (about 3 nm) of highly doped Si 1-x Ge x in the tunnel barrier in Bhuwalka et al. Paper (IEEE transactions on electron device Vol 52, No 7, July 2005) It has been proposed to add. However, structures with Si 1-x Ge x portions cannot match conventional MOSFETs due to low on-current.
結論として、ナノワイヤトンネル電界効果トランジスタを作製する改良された方法がなおも必要とされる。
本発明の目的は、改良された構造と低電力消費量を有する、ナノワイヤのようなナノ構造を用いた半導体装置構造の提供、およびそのような半導体装置構造の製造方法の提供することである。 It is an object of the present invention to provide a semiconductor device structure using a nanostructure, such as a nanowire, having an improved structure and low power consumption, and a method for manufacturing such a semiconductor device structure.
本発明は、少なくとも１つのナノワイヤを有するトンネル電界効果トランジスタ（ＮＷ−ＴＦＥＴと呼ぶ）の製造に関する。ナノワイヤは、チャネル領域、ソース／ドレイン領域、およびヘテロ部分を含む。ヘテロ部分は、チャネル領域とソース／ドレイン領域との間に位置する。 The present invention relates to the manufacture of tunnel field effect transistors (referred to as NW-TFETs) having at least one nanowire. The nanowire includes a channel region, a source / drain region, and a hetero portion. The hetero portion is located between the channel region and the source / drain region.
本発明にかかるＮＷ−ＴＦＥＴの更なる特徴は、Ｓｉベース材料とプロセス知識が、ＮＷ−ＴＦＥＴの作製に使用でき、ＮＷ−ＴＦＥＴが、現在のＳｉベースの技術装置で、容易に処理し、組み込むことができることである。 A further feature of the NW-TFET according to the present invention is that Si-based materials and process knowledge can be used to fabricate NW-TFETs, which can be easily processed and incorporated with current Si-based technology equipment. Be able to.
本発明の具体例は、マイクロエレクトロニクスおよびナノエレクトロニクスに関するが、常に低電力半導体装置の開発に使用される訳ではない。本発明にかかるトンネル電界効果トランジスタを使用することにより、チップ上のトランジスタの数を更に多くすることができる。本発明の幾つかの具体例のナノワイヤトンネル電界効果トランジスタは、Ｓｉベールの技術に基づき、それ故に、現在の最先端技術を用いた現在のデバイスに容易に組み込むことができる。幾つかの具体例のナノワイヤトンネル電界効果トランジスタでは、適当なヘテロセクションの統合により、従来技術で知られている全てのアナログＴＦＥＴから区別できる。ヘテロセクションは、ナノワイヤの主要部分の材料とは異なった材料で形成された、ナノワイヤの縦軸に沿った部分である。ヘテロセクションは、高いオン電流（トンネルバリアに関連する抵抗が、ヘテロセクションのための非常に小さなバンドギャップを有する材料の使用により低減できる）、低いオフ電流（オフ電流はナノワイヤの主要部分により規定され、ヘテロセクションの材料とは別に選択できる）、および速いオフからオンへの遷移（シミュレーションに記載したように、ヘテロセクションの存在では、ヘテロセクションの材料がナノワイヤの主要部分の材料より小さなバンドギャップを有し、オフからオンへの遷移は速くなる）の幾つかまたは全ての観点で改良された性能を与えるのを助けることができる。ナノワイヤの主要部分とヘテロセクションとの材料の界面は、実質的に欠陥フリーであり、即ち、高い欠陥の界面とはならない。これは、ナノワイヤと非常に小さな断面部分が、有効な横方向の歪緩和を許容するからである。ゲルマニウムヘテロセクションを有するシリコンナノワイヤの例では、シリコンとゲルマニウムとの間の格子不整合は、高い欠陥界面とはならない。 Embodiments of the present invention relate to microelectronics and nanoelectronics, but are not always used in the development of low power semiconductor devices. By using the tunnel field effect transistor according to the present invention, the number of transistors on the chip can be further increased. The nanowire tunnel field effect transistors of some embodiments of the present invention are based on Si veil technology and can therefore be easily incorporated into current devices using current state-of-the-art technology. Some example nanowire tunnel field effect transistors can be distinguished from all analog TFETs known in the prior art by appropriate heterosection integration. A heterosection is a portion along the longitudinal axis of a nanowire that is formed of a material different from the material of the main portion of the nanowire. Heterosection has a high on-current (resistance associated with the tunnel barrier can be reduced by using materials with a very small bandgap for the heterosection), low off-current (off-current is defined by the main part of the nanowire Can be selected separately from the material of the heterosection), and fast off-to-on transition (as described in the simulation, in the presence of the heterosection, the heterosection material has a smaller bandgap than the material of the main part of the nanowire. Having a fast transition from off to on) can help provide improved performance in some or all aspects. The material interface between the main part of the nanowire and the heterosection is substantially defect-free, i.e. not a highly defective interface. This is because nanowires and very small cross-sections allow effective lateral strain relaxation. In the example of silicon nanowires with germanium heterosections, the lattice mismatch between silicon and germanium will not be a high defect interface.
本発明の好適な具体例では、トンネル電界効果トランジスタ（ＴＦＥＴ）半導体装置が開示されている。ＴＦＥＴは、少なくとも１つのナノワイヤ（ＮＷ−ＴＦＥＴを形成する）を含み、このナノワイヤは更に、例えばｐドープ（又はｎドープ）のような第１導電型に高ドープされた第１半導体材料からなる少なくとも１つのソース領域と、例えばｎドープ（又はｐドープ）のような第２導電型に高ドープされた第１半導体材料からなる少なくとも１つのドレイン領域と、例えばｎドープ（又はｐドープ）のような第２導電型に低ドープされた第１半導体材料からなり、ソース領域とドレイン領域との間に配置された少なくとも１つのチャネル領域と、第２半導体材料からなり、ソース領域（またはドレイン領域）とチャネル領域との間に配置された高ドープのヘテロセクションとを含む。 In a preferred embodiment of the present invention, a tunnel field effect transistor (TFET) semiconductor device is disclosed. The TFET comprises at least one nanowire (forming an NW-TFET), which nanowire further comprises at least a first semiconductor material highly doped to a first conductivity type, such as p-doped (or n-doped). One source region, at least one drain region made of a first semiconductor material highly doped to a second conductivity type, such as n-doped (or p-doped), and n-doped (or p-doped), for example A first semiconductor material that is lightly doped to a second conductivity type, and at least one channel region disposed between the source region and the drain region; a second semiconductor material; a source region (or drain region); And a heavily doped heterosection disposed between the channel region.
本発明の代わりの好ましい具体例では、ヘテロセクションが、Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびそれらの合金、シリサイド、ゲルマナイド、ＴａＮやＴｉＮのような金属ナイトライド、ＲｕＯ２やＲｅＯ２のような導電性酸化物、ＣｏＳｉ２やＮｉＳｉ２のようなシリサイド金属、金属ゲルマナイド、および／またはそれらの合金や化合物から形成されても良い。 In an alternative preferred embodiment of the invention, the heterosection comprises Al, W, Ta, Ti, Ru, Pd, Rh, Re, Pt, and their alloys, silicides, germanides, metal nitrides such as TaN and TiN. , Conductive oxides such as RuO 2 and ReO 2 , silicide metals such as CoSi 2 and NiSi 2 , metal germanides, and / or alloys and compounds thereof.
トンネル電界効果トランジスタ（ＮＷ−ＴＦＥＴ）は更にゲート構造を含み、このゲート構造は、ナノワイヤのチャネル領域上に配置された、好ましくは例えばゲート酸化膜のようなゲート誘電体と、その上に配置されたゲートコンタクトを含む。ゲート誘電体は、好適には、シリコンベース酸化物（例えば二酸化シリコン、酸窒化シリコン）、アルミニウム酸化物、高誘電率（ｈｉｇｈ−ｋ）酸化物（酸化物、窒化酸化物）、例えばＨｆ、Ｔａ、Ｔｉ、Ｎｂ、Ｖ、Ｙ、Ｚｒのような遷移金属のシリケート及び窒化シリケートの少なくとも１つから選択される。最も好ましいゲート酸化物は、ハフニウム酸化物のような高誘電率酸化物である。ゲート誘電体の厚さは、０．５ｎｍから２０ｎｍまでの範囲であることが好ましい。ゲートコンタクトは、好適には導電性材料からなり、多結晶シリコン、多結晶ゲルマニウム、Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびそれらの合金のような金属、ＴａＮやＴｉＮのような金属窒化物、ＴａＳｉＮのような金属シリコン窒化物、ＲｕＯ２やＲｅＯ３のような導電性酸化物、ＣｏＳｉ２、ＮｉＳｉ、およびＴｉＳｉ２のようなフリーシリサイド金属（ＦＵＳＩ）、フリーゲルマナイド金属（ＦＵＧＥ）の少なくとも１つから選択される。ゲートコンタクトは、選択されたナノワイヤ材料（第１および第２半導体材料）、ゲート酸化物、およびゲート酸化物の厚みに対して、所定のゲート仕事関数が得られるように選択される。最も好適には、ＮＷ−ＴＦＥＴのゲート構造（ゲートコンタクトとゲート誘電体を含む）は、ナノワイヤのチャネル領域を完全に覆う。 The tunnel field effect transistor (NW-TFET) further includes a gate structure, which is disposed over the channel dielectric region, preferably a gate dielectric, such as a gate oxide, for example. Gate contact included. The gate dielectric is preferably a silicon-based oxide (eg silicon dioxide, silicon oxynitride), aluminum oxide, high dielectric constant (high-k) oxide (oxide, nitride oxide), eg Hf, Ta , Ti, Nb, V, Y, Zr, at least one of transition metal silicates and nitride silicates. The most preferred gate oxide is a high dielectric constant oxide such as hafnium oxide. The thickness of the gate dielectric is preferably in the range from 0.5 nm to 20 nm. The gate contact is preferably made of a conductive material, such as polycrystalline silicon, polycrystalline germanium, Al, W, Ta, Ti, Ru, Pd, Rh, Re, Pt, and alloys thereof, TaN, Metal nitrides such as TiN, metal silicon nitrides such as TaSiN, conductive oxides such as RuO 2 and ReO 3 , free silicide metals (FUSI) such as CoSi 2 , NiSi, and TiSi 2 , free germanium It is selected from at least one of Nido metals (FUGE). The gate contact is selected to provide a predetermined gate work function for the selected nanowire material (first and second semiconductor materials), gate oxide, and gate oxide thickness. Most preferably, the gate structure of the NW-TFET (including the gate contact and gate dielectric) completely covers the channel region of the nanowire.
本発明の幾つかの具体例のトンネル電界効果トランジスタ（ＮＷ−ＴＦＥＴ）は、更に、ソース領域およびドレイン領域のそれぞれに上に電気コンタクトを含む。好適には、ソース領域およびドレイン領域のそれぞれの上の電気コンタクトは、シリサイド含有構造（ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ２等）、ゲルマナイド含有構造、金属含有構造、多結晶シリコンまたはそれらの組み合わせの少なくとも１つから選択される導電性金属からなる。最も好ましくは、それぞれのソースおよびドレイン領域上の電気コンタクトは、金属とシリサイドとの組み合わせからなる。 Some example tunnel field effect transistors (NW-TFETs) of the present invention further include electrical contacts on each of the source and drain regions. Preferably, the electrical contact on each of the source and drain regions is at least one of a silicide-containing structure (NiSi, CoSi 2 , TiSi 2, etc.), a germanide-containing structure, a metal-containing structure, polycrystalline silicon, or combinations thereof. It consists of a conductive metal selected from one. Most preferably, the electrical contacts on each source and drain region comprise a combination of metal and silicide.
本発明のＮＷ−ＴＦＥＴの第１半導体材料は、Ｓｉ、Ｇｅ、Ｃ、およびそれらの２元系の化合物のようなＩＶ族材料、又はＩｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎ、およびそれらの２元系、３元系、および４元系の化合物のようなＩＩＩ／Ｖ族材料、又はＣｄ、Ｚｎ、Ｓ、Ｓｅ、Ｔｅ、Ｏ、およびそれらの２元系、３元系、および４元系の化合物のようなＩＩ／ＶＩ族材料の、少なくとも１つから選択されるのが好ましい。最も好ましくは、本発明のＮＷ−ＴＦＥＴの第１半導体材料は、シリコンである。 The first semiconductor material of the NW-TFET of the present invention is a group IV material such as Si, Ge, C, and binary compounds thereof, or In, Ga, As, Sb, Al, P, B, N And III / V materials such as binary, ternary, and quaternary compounds, or Cd, Zn, S, Se, Te, O, and their binary, ternary And at least one of group II / VI materials such as quaternary compounds. Most preferably, the first semiconductor material of the NW-TFET of the present invention is silicon.
本発明のＮＷ−ＴＦＥＴの第２半導体材料は、ＮＷ−ＴＦＥＴの第１半導体材料とは異なった格子定数を有する材料から形成されるのが好ましい。第２半導体材料は、Ｓｉ、Ｇｅ、Ｃ、およびそれらの２元系の化合物のようなＩＶ族材料、又はＩｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎ、およびそれらの２元系、３元系、および４元系の化合物のようなＩＩＩ／Ｖ族材料、又はＣｄ、Ｚｎ、Ｓ、Ｓｅ、Ｔｅ、Ｏ、およびそれらの２元系、３元系、および４元系の化合物のようなＩＩ／ＶＩ族材料の、少なくとも１つから選択されることが好ましい。本発明のＮＷ−ＴＦＥＴの最も好ましい第２半導体材料は、Ｓｉ１−ｘＧｅｘ（ｘ＞０．５）である。 The second semiconductor material of the NW-TFET of the present invention is preferably formed of a material having a lattice constant different from that of the first semiconductor material of the NW-TFET. The second semiconductor material is a group IV material such as Si, Ge, C, and binary compounds thereof, or In, Ga, As, Sb, Al, P, B, N, and binary systems thereof. Group III / V materials such as ternary and quaternary compounds, or Cd, Zn, S, Se, Te, O, and their binary, ternary, and quaternary compounds Preferably selected from at least one of group II / VI materials such as The most preferable second semiconductor material of the NW-TFET of the present invention is Si 1-x Ge x (x> 0.5).
本発明の幾つかの具体例のＮＷ−ＴＦＥＴで使用される、ＮＷの長さは、その長手方向の軸に垂直に、好適には１ｎｍから５００ｎｍまでの範囲であり、更に好適には、本発明のＮＷ−ＴＦＥＴで使用されるＮＷの直径は２ｎｍと２００ｎｍの間である。 The length of the NW used in the NW-TFETs of some embodiments of the present invention is perpendicular to its longitudinal axis, preferably in the range of 1 nm to 500 nm, more preferably The diameter of the NW used in the inventive NW-TFET is between 2 nm and 200 nm.
本発明の幾つかの具体例のＮＷ−ＴＦＥＴで使用される、ＮＷの直径は、その長手方向の軸に沿って、好適には５ｎｍから２μｍまでの範囲であり、更に好適には、本発明のＮＷ−ＴＦＥＴで使用されるＮＷの長さは１０ｎｍと１μｍの間である。 The diameter of the NW used in the NW-TFETs of some embodiments of the present invention is preferably in the range of 5 nm to 2 μm along its longitudinal axis, more preferably the present invention. The length of the NW used in the NW-TFET is between 10 nm and 1 μm.
本発明の幾つかの具体例のＮＷ−ＴＦＥＴのヘテロセクションの長さは、好適には１ｎｍから５０ｎｍまでの範囲であり、更に好適には、本発明のＮＷ−ＴＦＥＴのヘテロセクションの長さは２ｎｍと１０ｎｍの間である。 The length of the heterosection of the NW-TFET of some embodiments of the present invention is preferably in the range of 1 nm to 50 nm, and more preferably, the length of the heterosection of the NW-TFET of the present invention is Between 2 nm and 10 nm.
本発明の幾つかの具体例のＮＷ−ＴＦＥＴのチャネル領域の長さは、好適には１ｎｍから１０００ｎｍまでの範囲であり、更に好適には、本発明のＮＷ−ＴＦＥＴのチャネル領域の長さは１ｎｍと１００ｎｍの間である。 The length of the channel region of the NW-TFET of some embodiments of the present invention is preferably in the range of 1 nm to 1000 nm, and more preferably the length of the channel region of the NW-TFET of the present invention is Between 1 nm and 100 nm.
本発明の幾つかの具体例のＮＷ−ＴＦＥＴのソース領域およびドレイン領域のドーピングレベルは、１０１８／ｃｃから１０２１／ｃｃまでの範囲であり、好適には、本発明のＮＷ−ＴＦＥＴのソース領域とドレイン領域のドーピングレベルは、１０１９／ｃｃから５×１０２０／ｃｃまでの範囲である。 The doping levels of the source and drain regions of the NW-TFET of some embodiments of the present invention range from 10 18 / cc to 10 21 / cc, preferably the source of the NW-TFET of the present invention. The doping level of the region and the drain region is in the range of 10 19 / cc to 5 × 10 20 / cc.
本発明のＮＷ−ＴＦＥＴのヘテロセクションのドーピングレベルは、１０１８／ｃｃから１０２１／ｃｃまでの範囲であり、好適には、本発明のＮＷ−ＴＦＥＴのヘテロセクションのドーピングレベルは、１０１９／ｃｃから５×１０２０／ｃｃまでの範囲である。 The doping level of the heterosection of the NW-TFET of the present invention ranges from 10 18 / cc to 10 21 / cc, preferably the doping level of the heterosection of the NW-TFET of the present invention is 10 19 / cc. The range is from cc to 5 × 10 20 / cc.
本発明のＮＷ−ＴＦＥＴのチャネル領域のドーピングレベルは、アンドープから１０１６／ｃｃまでの範囲であり、好適には、ＮＷ−ＴＦＥＴのチャネル領域のドーピングレベルは、アンドープから５×１０１４／ｃｃまでの範囲である。 The doping level of the channel region of the NW-TFET of the present invention ranges from undoped to 10 16 / cc, and preferably the doping level of the channel region of the NW-TFET ranges from undoped to 5 × 10 14 / cc. Range.
更に、ＮＷ−ＴＦＥＴ半導体装置を製造するための方法であって、この方法は、
平面内に横たわった基板を提供する工程と、
基板上に、その上に選択的に触媒が形成されるソースコンタクトを形成する工程と、
ナノワイヤが、統合されたソース領域、チャネル領域、ヘテロセクション、およびドレイン領域を有し、ソース領域、チャネル領域、およびドレイン領域が、第１半導体材料からなり、ヘテロセクションが第１半導体材料とは異なった格子定数を有する材料からなるナノワイヤ構造を成長させる工程と、
ソース領域、チャネル領域、ヘテロセクション、およびドレイン領域を、所望のドーピングレベルおよびドーピングタイプに、選択的にドープする工程とを含む。
この方法の幾つかの具体例では、
ナノワイヤ構造の側壁上に、例えばゲート酸化物のようなゲート誘電体を形成する工程と、
ゲート誘電体上に、ゲートコンタクトを形成する工程と、
ドレインコンタクトを、ナノワイヤのドレイン領域の上に形成する工程の、１又はそれ以上の工程を含んでも良い。
Furthermore, a method for manufacturing an NW-TFET semiconductor device, the method comprising:
Providing a substrate lying in a plane;
Forming a source contact on a substrate on which a catalyst is selectively formed;
The nanowire has an integrated source region, channel region, heterosection, and drain region, the source region, channel region, and drain region are made of a first semiconductor material, and the heterosection is different from the first semiconductor material. Growing a nanowire structure made of a material having a different lattice constant;
Selectively doping the source region, channel region, heterosection, and drain region to a desired doping level and doping type.
In some examples of this method,
Forming a gate dielectric, such as a gate oxide, on the sidewalls of the nanowire structure;
Forming a gate contact on the gate dielectric;
One or more steps of forming a drain contact on the drain region of the nanowire may be included.
好ましい具体例では、ＮＷ−ＴＦＥＴの製造に使用される基板は、Ｓｉウエハである。 In a preferred embodiment, the substrate used for manufacturing the NW-TFET is a Si wafer.
好ましい具体例では、第１半導体材料は、Ｓｉ、Ｇｅ、Ｃ、およびそれらの２元系の化合物のようなＩＶ族材料、又はＩｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎ、およびそれらの２元系、３元系、および４元系の化合物のようなＩＩＩ／Ｖ族材料、又はＣｄ、Ｚｎ、Ｓ、Ｓｅ、Ｔｅ、Ｏ、およびそれらの２元系、３元系、および４元系の化合物のようなＩＩ／ＶＩ族材料の、少なくとも１つから選択され、最も好ましくは、第１半導体材料はシリコンである。 In preferred embodiments, the first semiconductor material is a group IV material such as Si, Ge, C, and binary compounds thereof, or In, Ga, As, Sb, Al, P, B, N, and III / V group materials such as their binary, ternary, and quaternary compounds, or Cd, Zn, S, Se, Te, O, and their binary, ternary, and Selected from at least one of group II / VI materials, such as quaternary compounds, most preferably the first semiconductor material is silicon.
好ましい具体例では、ヘテロセクションは第２半導体材料から形成され、第２半導体材料は、ナノワイヤの第１半導体材料とは異なった格子定数を有する。 In a preferred embodiment, the heterosection is formed from a second semiconductor material, the second semiconductor material having a different lattice constant than the nanowire first semiconductor material.
好ましい具体例では、第２半導体材料は、Ｓｉ、Ｇｅ、Ｃ、およびそれらの２元系の化合物のようなＩＶ族材料、又はＩｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎ、およびそれらの２元系、３元系、および４元系の化合物のようなＩＩＩ／Ｖ族材料、又はＣｄ、Ｚｎ、Ｓ、Ｓｅ、Ｔｅ、Ｏ、およびそれらの２元系、３元系、および４元系の化合物のようなＩＩ／ＶＩ族材料の、少なくとも１つから選択され、最も好ましくは、第２半導体材料は、Ｓｉ１−ｘＧｅｘ（ｘ＞０．５）である。 In preferred embodiments, the second semiconductor material is a Group IV material such as Si, Ge, C, and binary compounds thereof, or In, Ga, As, Sb, Al, P, B, N, and III / V group materials such as their binary, ternary, and quaternary compounds, or Cd, Zn, S, Se, Te, O, and their binary, ternary, and Selected from at least one of II / VI group materials such as quaternary compounds, most preferably the second semiconductor material is Si 1-x Ge x (x> 0.5).
代わりにそして好ましくは、ヘテロセクションは、金属（Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびそれらの合金）、シリサイド、ゲルマナイド、ＴａＮやＴｉＮのような金属ナイトライド、ＲｕＯ２やＲｅＯ２のような導電性酸化物、ＣｄＳｉ２やＮｉＳｉ２のようなシリサイド金属、金属ゲルマナイド、およびそれらの合金や化合物からなる。 Alternatively and preferably, the heterosection is comprised of metals (Al, W, Ta, Ti, Ru, Pd, Rh, Re, Pt, and alloys thereof), silicides, germanides, metal nitrides such as TaN and TiN, It consists of conductive oxides such as RuO 2 and ReO 2 , silicide metals such as CdSi 2 and NiSi 2 , metal germanides, and alloys and compounds thereof.
好ましい具体例では、ナノワイヤの直径は、１ｎｍと５００ｎｍの間である。好適にはナノワイヤの直径は、２ｎｍと２００ｎｍの間である。 In a preferred embodiment, the nanowire diameter is between 1 nm and 500 nm. Preferably the diameter of the nanowire is between 2 nm and 200 nm.
好ましい具体例では、ナノワイヤの長さは、５ｎｍと２μｍの間である。好適にはナノワイヤの長さは、１０ｎｍと１μｍの間である。 In a preferred embodiment, the nanowire length is between 5 nm and 2 μm. Preferably the length of the nanowire is between 10 nm and 1 μm.
好ましい具体例では、ゲート誘電体は、シリコンベースの酸化物（例えばシリコン酸化物、シリコン酸窒化物）、アルミニウム酸化物、ｈｉｇｈ−ｋ（高誘電率）酸化物（例えば酸化物、酸窒化物）、Ｈｆ、Ｔａ、Ｎｉ、Ｎｂ、Ｖ、Ｙ、Ｚｒのような遷移元素のシリケートおよび窒化シリケートの、少なくとも１つから選択されるのが好ましい。最も好ましくは、ゲート酸化物は、ハフニウム酸化物のようなｈｉｇｈ−ｋ酸化物である。 In preferred embodiments, the gate dielectric is a silicon-based oxide (eg, silicon oxide, silicon oxynitride), aluminum oxide, high-k (high dielectric constant) oxide (eg, oxide, oxynitride). , Hf, Ta, Ni, Nb, V, Y, Zr are preferably selected from at least one of transition element silicates and nitride silicates. Most preferably, the gate oxide is a high-k oxide such as hafnium oxide.
好ましい具体例では、ゲートコンタクトは、導電性金属から形成され、多結晶シリコン、多結晶ゲルマニウム、Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびそれらの合金のような金属、ＴａＮやＴｉＮのような金属窒化物、ＴａＳｉＮのような金属シリコン窒化物、ＲｕＯ２やＲｅＯ３のような導電性酸化物、ＣｏＳｉ２、ＮｉＳｉ、およびＴｉＳｉ２のようなフリーシリサイド金属（ＦＵＳＩ）、フリーゲルマナイド金属（ＦＵＧＥ）、仕事関数調整金属、特定のゲート仕事関数を得るための設計材料の少なくとも１つから選択される。最も好ましくは、ゲートコンタクトは、選択されたナノワイヤ材料（第１および第２半導体材料）に対して仕事関数が設計されたような金属からなる。 In a preferred embodiment, the gate contact is formed from a conductive metal and is a metal such as polycrystalline silicon, polycrystalline germanium, Al, W, Ta, Ti, Ru, Pd, Rh, Re, Pt, and alloys thereof. , Metal nitrides such as TaN and TiN, metal silicon nitrides such as TaSiN, conductive oxides such as RuO 2 and ReO 3 , free silicide metals (FUSI) such as CoSi 2 , NiSi, and TiSi 2 , Free germanide metal (FUGE), work function adjusting metal, at least one of design materials for obtaining a specific gate work function. Most preferably, the gate contact consists of a metal whose work function is designed for the selected nanowire material (first and second semiconductor materials).
好ましい具体例では、ソースおよびドレインは、導電性材料からなり、シリサイド含有構造（ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ２等）、ゲルマナイド含有構造、金属含有構造、多結晶シリコンまたはそれらの組み合わせの少なくとも１つから選択される。更に好適には、ソースおよびドレインは、金属とシリサイドとの組み合わせからなる。 In a preferred embodiment, the source and the drain is made of a conductive material, a silicide containing structure (NiSi, CoSi 2, TiSi 2, etc.), a germanide containing structure, a metal containing structure, at least one of polycrystalline silicon or a combination thereof Selected. More preferably, the source and drain are made of a combination of metal and silicide.
好ましい具体例では、ヘテロセクションの長さは、１ｎｍから５０ｎｍまでの範囲である。更に好適には、ヘテロセクションの長さは、２ｎｍから１０ｎｍまでの範囲である。 In preferred embodiments, the length of the heterosection ranges from 1 nm to 50 nm. More preferably, the length of the heterosection ranges from 2 nm to 10 nm.
好ましい具体例では、チャネル領域の長さは、１ｎｍから１０００ｎｍまでの範囲である。更に好適には、チャネル領域の長さは、１ｎｍから１００ｎｍまでの範囲である。 In preferred embodiments, the length of the channel region ranges from 1 nm to 1000 nm. More preferably, the length of the channel region is in the range of 1 nm to 100 nm.
好ましい具体例では、ゲート誘電体の厚さは、０．５ｎｍから２０ｎｍまでの範囲である。 In a preferred embodiment, the gate dielectric thickness ranges from 0.5 nm to 20 nm.
好ましい具体例では、ソース領域およびドレイン領域のドーピングレベルは、１０１８／ｃｃから１０２１／ｃｃまでの範囲である。より好適には、ソース領域およびドレイン領域のドーピングレベルは、１０１９／ｃｃから５×１０２０／ｃｃまでの範囲である。 In a preferred embodiment, the source and drain region doping levels range from 10 18 / cc to 10 21 / cc. More preferably, the doping levels of the source and drain regions are in the range of 10 19 / cc to 5 × 10 20 / cc.
好ましい具体例では、ヘテロセクションのドーピングレベルは、１０１８／ｃｃから１０２１／ｃｃまでの範囲である。より好適には、ヘテロセクションのドーピングレベルは、１０１９／ｃｃから５×１０２０／ｃｃまでの範囲である。 In a preferred embodiment, the doping level of the heterosection ranges from 10 18 / cc to 10 21 / cc. More preferably, the doping level of the heterosection ranges from 10 19 / cc to 5 × 10 20 / cc.
好ましい具体例では、チャネル領域のドーピングレベルは、アンドープから１０１６／ｃｃまでの範囲である。より好適には、チャネル領域のドーピングレベルは、アンドープから１０１４／ｃｃまでの範囲である。 In a preferred embodiment, the channel region doping level ranges from undoped to 10 16 / cc. More preferably, the channel region doping level ranges from undoped to 10 14 / cc.
トンネル電界効果トランジスタ（ＴＦＥＴ）装置の応用として、ナノワイヤが、トンネル電界効果トランジスタのチャネルおよびソース／ドレイン領域を形成する。 As an application of tunnel field effect transistor (TFET) devices, nanowires form the channel and source / drain regions of the tunnel field effect transistor.
本発明の上述の、そして他の特徴、長所、および利点は、例として本発明の原理を描く添付図面と関連して、以下の詳細な説明から明らかになるであろう。この記載は例としての目的を有し、本発明の範囲を限定する目的を有さない。以下で言及される参照図は、添付図面を意味する。 The foregoing and other features, advantages, and advantages of the present invention will become apparent from the following detailed description, taken in conjunction with the accompanying drawings, illustrating by way of example the principles of the invention. This description has exemplary purposes and does not have the purpose of limiting the scope of the invention. The reference figures mentioned below refer to the attached drawings.
本発明にかかる具体例は、所定の具体例に関して、所定の図面を参酌しながら記載されるが、本発明はこれらに限定されるものではなく、請求の範囲により限定されるものである。記載された図面は概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。 Although the specific example concerning this invention is described regarding a predetermined specific example, referring to predetermined drawing, this invention is not limited to these, It is limited by a claim. The drawings described are only schematic and are non-limiting. In the drawings, for the purpose of illustration, the size of some of the elements is expanded and not drawn to scale. Dimensions and relative dimensions do not correspond to actual reductions in the practice of the present invention.
更に、記載や請求の範囲中の、第１、第２、第３等の用語は、類似の要素の間で区別するために使用され、一連の順番または年代の順を示すのではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明は、ここに記載や図示されたものの他の順序によっても操作できることを理解すべきである。 Furthermore, the terms first, second, third, etc. in the description and claims are used to distinguish between similar elements and do not indicate a sequence or chronological order. It is to be understood that the terms so used are interchangeable under appropriate circumstances, and that the invention described herein can be operated in other orders as described or illustrated herein.
また、記載や請求の範囲中の、上部、底部、上、下等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明は、ここに記載や図示されたものの他の順序によっても操作できることを理解すべきである。 In addition, terms such as top, bottom, top, and bottom in the description and the claims are used for description purposes and do not indicate relative positions. It is to be understood that the terms so used are interchangeable under appropriate circumstances, and that the invention described herein can be operated in other orders as described or illustrated herein.
また、以降で述べられる特定のドーパントの型については、説明を容易にするために用いられ、本発明を限定することを意図としない。ここ以降で与える説明では、材料やドーパントの型は、本発明を変更することなく、適当な材料やドーパントの型で置き換え可能である。 Also, the specific dopant types described below are used for ease of explanation and are not intended to limit the invention. In the description given hereinafter, the material and dopant types can be replaced with suitable materials and dopant types without changing the invention.
また、請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される手段に限定して解釈されるべきではなく、他の要素や工程を排除するものではない。存在を特定された特徴、整数、工程、または成分は、その通りに解釈されるべきであり、それ以外の他の特徴、整数、工程、または成分、またはそれらの組の存在や追加を排除するものではない。「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。 Also, the term “comprising”, used in the claims, should not be interpreted as being restricted to the means listed thereafter; it does not exclude other elements or steps. Features, integers, steps, or ingredients that have been identified should be construed as such and exclude the presence or addition of other features, integers, steps, or ingredients, or combinations thereof. It is not a thing. The scope of the expression “device comprising means A and B” should not be limited to devices comprising only components A and B. In the present invention, it simply means that the components related to the device are A and B.
本発明は、本発明の多くの具体例の詳細な記載とともに記載される。本発明の技術的示唆から逸脱することなく、当業者の知識に基づいて本発明の他の具体例がなし得ることは明らかであり、本発明は添付した請求の範囲の文言により限定されるものではない。特に、本発明の幾つかの具体例は、ナノワイヤを参照して記載されているが、しかしながらこれは発明を限定することを意図するものではなく、ナノロッド、ナノウイスカ、及び他の細長い、長手方向の軸を有する実質的にシリンダ状構造または多角形構造の具体例を含む、細長いナノ構造の例を含むことを意図する。 The invention will be described with a detailed description of many embodiments of the invention. Obviously, other embodiments of the invention may be made based on the knowledge of those skilled in the art without departing from the technical teachings of the invention, and the invention is limited only by the language of the appended claims. is not. In particular, some embodiments of the invention have been described with reference to nanowires, however, this is not intended to limit the invention, and nanorods, nanowhiskers, and other elongated, longitudinal It is intended to include examples of elongated nanostructures, including specific examples of substantially cylindrical or polygonal structures with axes.
本発明の少なくとも幾つかの具体例は、存在するトンネル電界効果トランジスタ（ＴＦＥＴ）の非常に低いオン電流の問題に関する。ヘテロセクションが、ＴＦＥＴのチャネル領域とソース（又はドレイン）領域との間に導入され、配置される。ＴＦＥＴの幾つかの具体例では、更に、ソース、ドレイン、およびチャネル領域が、半導体材料からなるナノワイヤで形成され、ヘテロセクションは更にナノワイヤの材料と異なった格子定数の材料から形成され、ヘテロセクションは、ナノワイヤの、チャネル領域とソース（又はドレイン）領域との間に配置される。ヘテロセクションは、ナノワイヤの主要部分の材料とは異なった材料からなるナノワイヤの縦軸に沿った部分である。ナノワイヤとヘテロセクションに異なった材料を使用することは、格子定数が異なることを意味する。例えば、非常に少ないＧｅ成分のＳｉＧｅがヘテロセクションに使用され、格子定数は、ナノワイヤに使用される純粋のＳｉとは異なるようになる。しかしながら、違いは非常に小さく、過剰な数の転位なしに、Ｓｉの上に成長させることができる。ＴＦＥＴデバイスは、これにより、チャネル領域とソース／ドレイン領域がナノワイヤに形成され、更にこの出願においてはＮＷ−ＴＦＥＴと呼ばれる。 At least some embodiments of the present invention relate to the very low on-current problem of existing tunnel field effect transistors (TFETs). A heterosection is introduced and placed between the channel region and the source (or drain) region of the TFET. In some embodiments of the TFET, the source, drain, and channel regions are further formed of nanowires made of a semiconductor material, the heterosection is further formed of a material having a lattice constant different from that of the nanowire, and the heterosection is The nanowire is disposed between the channel region and the source (or drain) region. The heterosection is a portion along the longitudinal axis of the nanowire made of a material different from the material of the main portion of the nanowire. Using different materials for nanowires and heterosections means that the lattice constants are different. For example, very little Ge component SiGe is used for the heterosection, and the lattice constant will be different from the pure Si used for nanowires. However, the difference is very small and can be grown on Si without an excessive number of dislocations. The TFET device thereby forms a channel region and source / drain regions in the nanowire, and is further referred to in this application as an NW-TFET.
本発明の幾つかの具体例は、半導体装置の作製に関し、更には、半導体基板上へのナノワイヤトンネル電界効果トランジスタ（ＮＷ−ＴＦＥＴ）に作製に関する。ナノワイヤが第１半導体材料から形成され、第１ドーピングレベルと第１ドーピング成分を有する第１ソース／ドレイン部分を含むＮＷ−ＴＦＥＴ構造が開示される。ＮＷ−ＴＦＥＴは、更に、第２ドーピングレベルと第２ドーピング成分を有する第２ソース／ドレイン部分を含む。更に好ましくは、ｐドープセクションがナノワイヤの一端に配置され、ｎドープ部分がナノワイヤの他端に配置される。ヘテロセクション材料からなるヘテロセクションはナノワイヤ上に配置され、ヘテロセクション材料はナノワイヤの第１半導体材料とは異なる格子定数を有し、この結果ＮＷ−ＴＦＥＴは、ヘテロセクションを有さない半導体ナノワイヤからなるＴＦＥＴに比べて、改良された性能を有する。これは、サブスレッシュホールドスロープが急峻であり、これにより電力供給と電力消費を低減できるからである。 Some embodiments of the present invention relate to the fabrication of semiconductor devices, and further to fabrication of nanowire tunnel field effect transistors (NW-TFETs) on a semiconductor substrate. An NW-TFET structure is disclosed in which a nanowire is formed from a first semiconductor material and includes a first source / drain portion having a first doping level and a first doping component. The NW-TFET further includes a second source / drain portion having a second doping level and a second doping component. More preferably, a p-doped section is disposed at one end of the nanowire and an n-doped portion is disposed at the other end of the nanowire. A heterosection made of a heterosection material is disposed on the nanowire, and the heterosection material has a different lattice constant than the first semiconductor material of the nanowire, so that the NW-TFET is made of a semiconductor nanowire having no heterosection Compared to TFET, it has improved performance. This is because the subthreshold slope is steep, which can reduce power supply and power consumption.
本発明の第１の具体例では、半導体ナノワイヤを用いたＮＷ−ＴＦＥＴが記載される。ナノワイヤを用いたＮＷ−ＴＦＥＴは、従来から知られ（例えば、米国特許出願２００５／０２７４９９２）、ナノワイヤは、それぞれが同じ半導体材料からなるアンドープのチャネル領域により分離された、ｎドープ領域とｐドープ領域とを含む。しかしながら、従来のどの装置も、ソース（又はドレイン）領域とチャネル領域との間にヘテロセクションを有し、ヘテロセクションがナノワイヤの半導体材料とは異なった格子定数を有するものではない。これにより、性能を改良することができ、即ち、少なくとも１ｅＶのバンドギャップを有する半導体（例えばシリコン）のトンネルバリアの大きな抵抗に関する一般的な欠点である低いオン電流（半導体のための国際技術ロードマップＩＴＲＳロードマップ予測より小さい。現状の予測ではオン電流は、低電力動作技術に対して１ｍＡ／μｍのオーダのオン電流である）が低減または削除できる。 In a first embodiment of the invention, an NW-TFET using semiconductor nanowires is described. NW-TFETs using nanowires are known in the art (eg, US Patent Application 2005/0274992), where the nanowires are separated by undoped channel regions, each made of the same semiconductor material, and n-doped and p-doped regions. Including. However, none of the conventional devices have a heterosection between the source (or drain) region and the channel region, and the heterosection does not have a different lattice constant than the nanowire semiconductor material. This can improve performance, i.e. low on-current (international technology roadmap for semiconductors), which is a common drawback for large resistance of tunnel barriers in semiconductors (e.g. silicon) with a band gap of at least 1 eV It is smaller than the ITRS roadmap prediction, where the on-state current is on-current on the order of 1 mA / μm for low-power operating technologies).
図１に示され、従来技術に記載された伝統的なＴＦＥＴ（ナノ構造無し）は、実際にはｐ−ｉ−ｎダイオードであり、逆バイアスで制御される。逆バイアスはダイオードをオフにする。しかしながら、十分に大きな逆バイアスが加えられた場合、電子の量子機械的トンネリングが価電子帯（ｐドープ部分）から伝導体（ｎドープ部分）に発生し、かかる効果は通常ツェナーブレークダウンと呼ばれる。これは図５Ａに示され、ここでは、ｐ−ｉ−ｎダイオードのバイアスのかからない状態と、逆バイアスのかかった状態のバンドダイアグラムが示されている。図５Ａ中の矢印は、横切る必要のあるトンネルバリアを示す。ＴＦＥＴでは、このトンネル効果が所望され、トランジスタのオン状態を表す。オン状態の電流量は、トンネルバリア幅により決定される。トンネルバリアの両側の領域に高ドープ領域が有る場合に、バリア幅は最も小さくなる。これは、高ドープソース（又はドレイン）部分と、ソース（又はドレイン）に隣り合うイントリンシック領域に高いキャリア濃度が形成されるようなゲート電圧とを要求する（トンネルバリア幅に対するゲートバイアスの影響が、図５Ｂに示されている）。トンネルバリア幅は、バンドギャップの減少とともに更に小さくなる。この装置をＭＯＳＦＥＴと比較した場合、少しの違いはあるが、多くの類似点もある。ＭＯＳＦＥＴは、ｐドープされたソースおよびドレイン（ｐ−ＭＯＳＦＥＴ）と、ｎドープされたソースおよびドレイン（ｎ−ＭＯＳＦＥＴ）を有し、反対に、ＴＦＥＴは、ｐドープされたソースおよびｎドープされたドレインを有する。しかしながら、双方のデバイスで、チャネルは低ドープであり、ゲート電圧は、高モビリティのチャネルを形成するために与えられる。それゆえに、もしトンネルバリアに関係する抵抗が十分に小さい場合、ＴＦＥＴのオン電流は、原理的にＭＯＳＦＥＴのオン電流と同程度にできる（しかしながら、通常、ＴＦＥＴのオン電流は、対応するＭＯＳＦＥＴのオン電流より十分に小さい）。ＴＦＥＴのオフ電流は、一般には非常に小さく、これはトンネルバリアの存在による。他方、従来のＭＯＳＦＥＴは、特にデバイスサイズが小さくなった場合に、ソース−ドレインリーク電流となるショートチャネル効果の影響を受ける。 The traditional TFET (no nanostructure) shown in FIG. 1 and described in the prior art is actually a p-i-n diode, controlled by reverse bias. A reverse bias turns off the diode. However, when a sufficiently large reverse bias is applied, quantum mechanical tunneling of electrons occurs from the valence band (p-doped portion) to the conductor (n-doped portion), and such an effect is usually called zener breakdown. This is illustrated in FIG. 5A, which shows a band diagram of the unbiased and reverse-biased state of the pin diode. The arrows in FIG. 5A indicate tunnel barriers that need to be traversed. In a TFET, this tunnel effect is desired and represents the on state of the transistor. The amount of current in the on state is determined by the tunnel barrier width. The barrier width is smallest when there are highly doped regions on both sides of the tunnel barrier. This requires a highly doped source (or drain) portion and a gate voltage such that a high carrier concentration is formed in the intrinsic region adjacent to the source (or drain) (the effect of the gate bias on the tunnel barrier width). , Shown in FIG. 5B). The tunnel barrier width becomes smaller as the band gap decreases. When this device is compared to a MOSFET, there are a few differences, but many similarities. A MOSFET has a p-doped source and drain (p-MOSFET) and an n-doped source and drain (n-MOSFET), whereas a TFET has a p-doped source and an n-doped drain. Have However, in both devices, the channel is lightly doped and a gate voltage is provided to form a high mobility channel. Therefore, if the resistance associated with the tunnel barrier is sufficiently small, the on-current of the TFET can in principle be comparable to the on-current of the MOSFET (however, normally, the on-current of the TFET is Sufficiently smaller than the current). The off-current of a TFET is generally very small due to the presence of a tunnel barrier. On the other hand, the conventional MOSFET is affected by a short channel effect that becomes a source-drain leakage current particularly when the device size is reduced.
本発明の幾つかの具体例のＮＷ−ＴＦＥＴは、チャネルのトンネルバリアに小さなヘテロセクションを導入することで、低いオン電流の問題を解決し軽減する。このヘテロセクションは、好適には、ナノワイヤのソース、ドレイン、およびチャネル領域に使用される材料より小さなバンドギャップの、高ドープ材料から形成される。 The NW-TFETs of some embodiments of the present invention solve and mitigate the low on-current problem by introducing a small heterosection in the channel tunnel barrier. This heterosection is preferably formed from a highly doped material with a smaller band gap than the materials used for the source, drain, and channel regions of the nanowire.
本発明の幾つかの具体例のＮＷ−ＴＦＥＴは、更に、少なくとも１つのナノワイヤを有するＴＦＥＴとして特徴づけられる。このナノワイヤは、ＴＦＥＴデバイスのソース領域、チャネル領域、およびドレイン領域を含むとともに、チャネル領域のトンネルバリアに配置される新規なヘテロセクションを含む。特に、このヘテロセクションは、ナノワイヤのソース領域とチャネル領域との間に配置される。代わりに、このヘテロセクションは、ナノワイヤの、ドレイン領域とチャネル領域との間に配置されても良い。 The NW-TFETs of some embodiments of the present invention are further characterized as TFETs having at least one nanowire. The nanowire includes a source region, a channel region, and a drain region of a TFET device, and includes a novel heterosection that is disposed in the tunnel barrier of the channel region. In particular, this heterosection is arranged between the source region and the channel region of the nanowire. Alternatively, this heterosection may be placed between the drain and channel regions of the nanowire.
本発明の幾つかの具体例のＮＷ−ＴＦＥＴは、ナノワイヤの直径が１ｎｍと５００ｎｍの間で、ナノワイヤの長さが５ｎｍと２μｍの間である半導体ナノワイヤとして特徴づけられる。更に好適には、ナノワイヤの直径は、２ｎｍと２００ｎｍの間で、ナノワイヤの長さは１０ｎｍと１μｍの間である。 NW-TFETs of some embodiments of the invention are characterized as semiconductor nanowires with nanowire diameters between 1 nm and 500 nm and nanowire lengths between 5 nm and 2 μm. More preferably, the diameter of the nanowire is between 2 nm and 200 nm and the length of the nanowire is between 10 nm and 1 μm.
ＮＷ−ＴＦＥＴのソース領域は、ｎ型のＮＷ−ＴＦＥＴの場合には高いｐドープである第１半導体材料からなり、代わりにｐ型のＮＷ−ＴＦＥＴの場合には高いｎドープである第１半導体材料からなる。更に好適には、ソース領域のドープレベルは、１０１８／ｃｃから１０２１／ｃｃの範囲である。ソース領域の更に好適なドーピングレベルは、１０１９／ｃｃと５×１０２０／ｃｃの間である。ドーピングは、（例えば成長中に適当なドーピングガスを加えることにより）ナノワイヤの成長中に行われ、またはナノワイヤの成長後に行われる。 The source region of the NW-TFET is made of a first semiconductor material that is highly p-doped in the case of an n-type NW-TFET, and instead is a first semiconductor that is highly n-doped in the case of a p-type NW-TFET. Made of material. More preferably, the doping level of the source region is in the range of 10 18 / cc to 10 21 / cc. A more preferred doping level of the source region is between 10 19 / cc and 5 × 10 20 / cc. Doping is performed during nanowire growth (eg, by adding an appropriate doping gas during growth) or after nanowire growth.
ＮＷ−ＴＦＥＴのドレイン領域は、ｎ型のＮＷ−ＴＦＥＴの場合には高いｎドープである第１半導体材料からなり、代わりにｐ型のＮＷ−ＴＦＥＴの場合には高いｐドープである第１半導体材料からなる。更に好適には、ソース領域のドープレベルは、１０１８／ｃｃから１０２１／ｃｃの範囲である。ソース領域の更に好適なドーピングレベルは、１０１９／ｃｃと５×１０２０／ｃｃの間である。ドーピングは、（例えば成長中に適当なドーピングガスを加えることにより）ナノワイヤの成長中に行われ、またはナノワイヤの成長後に行われる。 The drain region of the NW-TFET is made of a first semiconductor material that is highly n-doped in the case of an n-type NW-TFET, and instead is a first semiconductor that is highly p-doped in the case of a p-type NW-TFET. Made of material. More preferably, the doping level of the source region is in the range of 10 18 / cc to 10 21 / cc. A more preferred doping level of the source region is between 10 19 / cc and 5 × 10 20 / cc. Doping is performed during nanowire growth (eg, by adding an appropriate doping gas during growth) or after nanowire growth.
ＮＷ−ＴＦＥＴのチャネル領域は、ナノワイヤ中に形成され、第１半導体材料から形成される。ＮＷ−ＴＦＥＴのチャネル領域は、ソースおよびドレイン領域の間に配置される。好適には、チャネル領域のドーピングレベルは、アンドープから１０１６／ｃｃまでの範囲である。より好適には、チャネル領域のドーピングレベルは、アンドープから１０１４／ｃｃまでの範囲である。ドーピングは、（例えば成長中に適当なドーピングガスを加えることにより）ナノワイヤの成長中に行われ、またはナノワイヤの成長後に行われる。 The channel region of the NW-TFET is formed in the nanowire and is formed from a first semiconductor material. The channel region of the NW-TFET is disposed between the source and drain regions. Preferably, the doping level of the channel region ranges from undoped to 10 16 / cc. More preferably, the channel region doping level ranges from undoped to 10 14 / cc. Doping is performed during nanowire growth (eg, by adding an appropriate doping gas during growth) or after nanowire growth.
少なくともナノワイヤのソース／ドレイン領域およびチャネル領域の作製に用いられる第１半導体材料は、Ｓｉ、Ｇｅ、Ｃ、およびそれらの２元系の化合物のようなＩＶ族材料、又はＩｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎ、およびそれらの２元系、３元系、および４元系の化合物のようなＩＩＩ／Ｖ族材料、又はＣｄ、Ｚｎ、Ｓ、Ｓｅ、Ｔｅ、Ｏ、およびそれらの２元系、３元系、および４元系の化合物のようなＩＩ／ＶＩ族材料の、少なくとも１つから選択される。最も好ましい第１半導体材料は、シリコンである。 The first semiconductor material used to fabricate at least the source / drain regions and the channel region of the nanowire is a group IV material such as Si, Ge, C, and their binary compounds, or In, Ga, As, Sb. III / V materials such as Al, P, B, N, and their binary, ternary, and quaternary compounds, or Cd, Zn, S, Se, Te, O, and their Selected from at least one of the II / VI group materials such as the binary, ternary and quaternary compounds. The most preferred first semiconductor material is silicon.
チャネル領域の長さは、好適には１ｎｍから１０００ｎｍの範囲であり、更に好適には１ｎｍから１００ｎｍの範囲である。 The length of the channel region is preferably in the range of 1 nm to 1000 nm, and more preferably in the range of 1 nm to 100 nm.
ヘテロセクションは、好適には第２半導体材料から形成され、かかる第２半導体材料は、ナノワイヤの第１半導体材料とは異なった格子定数を有する。第２半導体材料は、高ドープであり、Ｓｉ、Ｇｅ、Ｃ、およびそれらの２元系の化合物のようなＩＶ族材料、又はＩｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎ、およびそれらの２元系、３元系、および４元系の化合物のようなＩＩＩ／Ｖ族材料、又はＣｄ、Ｚｎ、Ｓ、Ｓｅ、Ｔｅ、Ｏ、およびそれらの２元系、３元系、および４元系の化合物のようなＩＩ／ＶＩ族材料の、少なくとも１つから選択される。最も好ましい第２半導体材料は、Ｓｉ１−ｘＧｅｘ（ｘ＞０．５）である。 The heterosection is preferably formed from a second semiconductor material, which has a different lattice constant than the first semiconductor material of the nanowire. The second semiconductor material is highly doped and is a group IV material such as Si, Ge, C, and their binary compounds, or In, Ga, As, Sb, Al, P, B, N, and III / V group materials such as their binary, ternary, and quaternary compounds, or Cd, Zn, S, Se, Te, O, and their binary, ternary, and It is selected from at least one of group II / VI materials such as quaternary compounds. The most preferred second semiconductor material is Si 1-x Ge x (x> 0.5).
ヘテロセクションのドーピングレベルは、１０１８／ｃｃから１０２１／ｃｃの範囲である。更に好適なドーピングレベルは、１０１９／ｃｃと５×１０２０／ｃｃの間である。ヘテロセクションのドーピングレベルは、好適には、ＮＷ−ＴＦＥＴのソースおよびドレイン領域のドーピングレベルと等しい（又はより高い）。 The doping level of the heterosection ranges from 10 18 / cc to 10 21 / cc. Further preferred doping levels are between 10 19 / cc and 5 × 10 20 / cc. The doping level of the heterosection is preferably equal (or higher) to the doping level of the source and drain regions of the NW-TFET.
代わりに、そして好適には、ヘテロセクションは、金属（Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびそれらの合金）、シリサイド、ゲルマナイド、例えばＴａＮやＴｉＮのような金属ナイトライド、ＲｕＯ２やＲｅＯ２のような導電性酸化物、ＣｏＳｉ２、ＮｉＳｉ２のようなシリサイド金属、金属ゲルマナイド、及びおよびそれらの合金や混合物からなる。 Alternatively, and preferably, the heterosection is a metal (Al, W, Ta, Ti, Ru, Pd, Rh, Re, Pt, and alloys thereof), silicides, germanides, eg metals such as TaN and TiN It consists of a nitride, a conductive oxide such as RuO 2 or ReO 2 , a silicide metal such as CoSi 2 or NiSi 2 , a metal germanide, and alloys and mixtures thereof.
ヘテロセクションの長さは、好適には１ｎｍから５０ｎｍまでの範囲であり、更に公的には、ヘテロセクションの長さは、２ｎｍから１０ｎｍまでの範囲である。 The length of the heterosection is preferably in the range of 1 nm to 50 nm, and more officially, the length of the heterosection is in the range of 2 nm to 10 nm.
ナノワイヤの側壁（サイドウォール）上に、特にナノワイヤのチャネル領域の側壁上に、ゲート構造が形成される。ゲート構造は、ゲート酸化物（又は、ゲート誘電体ともいう）とゲート電極（ゲートコンタクトともいう）を形成する。ゲート酸化物はナノワイヤのチャネル領域に直接コンタクトを形成し、特に、ゲート酸化物は、チャネル領域の外部側壁を完全に覆うように形成される。そのような完全な被覆を確実にするために、ゲート電極が、高ドープのドレインおよびソース領域に部分的に覆われることが望まれる。ゲート酸化物上にゲートコンタクトが堆積され、ゲートコンタクトはこれによってゲート酸化物上に配置され、ゲート酸化物の全体を完全に覆う。ゲート酸化物とゲートコンタクトを含むゲート構造は、上述のように全体としてゲート構造と呼ばれる。 A gate structure is formed on the sidewall of the nanowire, particularly on the sidewall of the channel region of the nanowire. The gate structure forms a gate oxide (also referred to as a gate dielectric) and a gate electrode (also referred to as a gate contact). The gate oxide forms a direct contact with the nanowire channel region, and in particular, the gate oxide is formed to completely cover the outer sidewall of the channel region. In order to ensure such complete coverage, it is desirable that the gate electrode be partially covered by highly doped drain and source regions. A gate contact is deposited on the gate oxide, which is thereby disposed on the gate oxide and completely covers the entire gate oxide. A gate structure including a gate oxide and a gate contact is generally referred to as a gate structure as described above.
ゲート酸化物は、少なくともシリコンベースの酸化物（例えばシリコン酸化物、シリコン酸窒化物）、アルミニウム酸化物、ｈｉｇｈ−ｋ（高誘電率）酸化物（例えば酸化物、酸窒化物）、Ｈｆ、Ｔａ、Ｎｉ、Ｎｂ、Ｖ、Ｙ、Ｚｒのような遷移元素のシリケートおよび窒化シリケートの、少なくとも１つから選択されるのが好ましい。最も好ましゲート酸化物は、ハフニウム酸化物のようなｈｉｇｈ−ｋ（高誘電率）酸化物である。ゲート酸化物の厚みは好ましくは０．５ｎｍと２０ｎｍとの間である。 The gate oxide is at least a silicon-based oxide (eg, silicon oxide, silicon oxynitride), aluminum oxide, high-k (high dielectric constant) oxide (eg, oxide, oxynitride), Hf, Ta , Ni, Nb, V, Y, Zr are preferably selected from at least one of silicates of transition elements and nitrided silicates. The most preferred gate oxide is a high-k (high dielectric constant) oxide such as hafnium oxide. The thickness of the gate oxide is preferably between 0.5 nm and 20 nm.
ゲートコンタクトは、好ましくは導電性金属から形成され、好ましくは多結晶シリコン、多結晶ゲルマニウム、Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびそれらの合金、のような金属、ＴａＮやＴｉＮのような金属窒化物、ＴａＳｉＮのような金属シリコン窒化物、ＲｕＯ２やＲｅＯ３のような導電性酸化物、ＣｏＳｉ２、ＮｉＳｉ、およびＴｉＳｉ２のようなフリーシリサイド金属（fully silicided metal:FUSI）、フリーゲルマナイド金属（fully germanided metal:FUGE）、仕事関数調整金属、特定のゲート仕事関数を得るための設計材料の少なくとも１つから選択される。最も好ましくは、ゲートコンタクトは、Ｔ−ＦＥＴの所望のしきい値電圧を得るために、選択されたナノワイヤ材料、ゲート酸化物、およびゲート酸化物の厚み（第１および第２半導体材料）のために仕事関数が設計された金属からなる。 The gate contact is preferably formed from a conductive metal, preferably a metal such as polycrystalline silicon, polycrystalline germanium, Al, W, Ta, Ti, Ru, Pd, Rh, Re, Pt, and alloys thereof. Metal nitrides such as TaN and TiN, metal silicon nitrides such as TaSiN, conductive oxides such as RuO 2 and ReO 3 , free silicide metals such as CoSi 2 , NiSi, and TiSi 2 (fully silicided) metal: FUSI), fully germanided metal (FUGE), work function adjusting metal, at least one of design materials for obtaining a specific gate work function. Most preferably, the gate contact is for the selected nanowire material, gate oxide, and gate oxide thickness (first and second semiconductor materials) to obtain the desired threshold voltage of the T-FET. It is made of a metal whose work function is designed.
ＮＷ−ＴＦＥＴは、更に、それぞれのソースおよびドレイン領域の上に電気コンタクトを含む。それぞれのソースおよびドレイン領域上の電気コンタクトは、シリサイド含有構造（ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ２等）、ゲルマナイド含有構造、金属含有構造、多結晶シリコンまたはそれらの組み合わせの少なくとも１つから選択される導電性金属からなる。最も好ましくは、それぞれのソースおよびドレイン領域上の電気コンタクトは、金属とシリサイドとの組み合わせからなる。 The NW-TFET further includes electrical contacts over the respective source and drain regions. The electrical contacts on the respective source and drain regions are conductive selected from at least one of silicide containing structures (NiSi, CoSi 2 , TiSi 2 etc.), germanide containing structures, metal containing structures, polycrystalline silicon or combinations thereof. Made of sex metal. Most preferably, the electrical contacts on each source and drain region comprise a combination of metal and silicide.
集積回路では、本発明のナノワイヤトンネル電界効果トランジスタが、ｎ型トランジスタデバイスまたはｐ型トランジスタデバイスとして使用される。 In integrated circuits, the nanowire tunnel field effect transistor of the present invention is used as an n-type transistor device or a p-type transistor device.
図２は、本発明の好適な具体例にかかるＮＷ−ＴＦＥＴ構造の断面図であり、図３は、本発明の好適な具体例にかかるＮＷ−ＴＦＥＴ構造の正面図である。例えば、ヘテロセクション９はゲート構造７、８の上には延びていない。ＭＯＳＦＥＴのように、避けるべきものは、アンドープチャネル（中央）領域４の部分がゲート構造７、８によって覆われないことである。ゲート７は、高ドープヘテロセクション９のキャリア密度に影響を与えない（しかしながら、ソース（又はドレイン）領域３の容量を増加させる）。図では、解０と７はヘテロセクション９を覆っているが、これは、主に、ヘテロセクション９が非常に狭いためである。もしヘテロセクション９は３ｎｍではなく５０ｎｍであれば、ヘテロセクション９は部分的にゲート構造７、８の外側になるであろう。 FIG. 2 is a cross-sectional view of an NW-TFET structure according to a preferred embodiment of the present invention, and FIG. 3 is a front view of the NW-TFET structure according to a preferred embodiment of the present invention. For example, the heterosection 9 does not extend over the gate structures 7, 8. What should be avoided, like a MOSFET, is that the portion of the undoped channel (center) region 4 is not covered by the gate structures 7, 8. The gate 7 does not affect the carrier density of the highly doped heterosection 9 (but increases the capacitance of the source (or drain) region 3). In the figure, the solutions 0 and 7 cover the heterosection 9 mainly because the heterosection 9 is very narrow. If the heterosection 9 is 50 nm instead of 3 nm, the heterosection 9 will be partially outside the gate structure 7, 8.
発明の第２の形態では、ナノワイヤトンネル電界効果トランジスタの製造方法が提供される。これ以降、本発明の具体例にかかる方法は、好ましい具体例にかかる装置について、即ち、図２（断面図）や図３（正面図）に示すような少なくとも１つの縦型ナノワイヤを含むｎ型ＮＷ−ＴＦＥＴについて示す。これは発明を限定するものではなく、少なくとも縦型ナノワイヤを含むｐ型ＮＷ−ＴＦＥＴの作製にこの方法を適用するものである。 In a second aspect of the invention, a method for manufacturing a nanowire tunnel field effect transistor is provided. From now on, the method according to embodiments of the present invention relates to a device according to a preferred embodiment, i.e. an n-type comprising at least one vertical nanowire as shown in FIG. 2 (sectional view) or FIG. 3 (front view). An NW-TFET will be described. This does not limit the invention and applies this method to the fabrication of p-type NW-TFETs containing at least vertical nanowires.
好ましい処理方法が、図４に示すフローチャートに示され、以下に述べられる。しかしながら、これは、本発明にかかる装置の作製に適当な方法の例を示す物であり、これ以降に説明する一連の製造工程は発明を限定するものではない。 A preferred processing method is shown in the flowchart shown in FIG. 4 and described below. However, this is an example of a method suitable for manufacturing the device according to the present invention, and the series of manufacturing steps described below does not limit the invention.
第１工程１００では、基板１が提供される。好ましくは、基板１はシリコン基板やシリコンオンインシュレータ（ＳＯＩ）基板のような半導体基板であるが、例えばガラス、セラミック等のような他の基板を用いても構わない。本発明の具体例によれば、基板１または代わりに基板の上に、ソースコンタクト２が形成される。ソースコンタクト２は導電性材料からなり、例えばソースコンタクト２は、シリサイド含有構造（ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ２等）、ゲルマナイド含有材料、金属含有材料、多結晶シリコン、又はそれらの組み合わせからなる。また、ソースコンタクト２は、例えば導電性酸化物や導電性ポリマからも形成できる。ソースコンタクト２が金属含有材料の場合、ナノワイヤの材料とオーミックコンタクトを形成する全ての金属、又は換言すればナノワイヤ材料の仕事関数と同等の仕事関数を有する全ての金属が好ましい金属であり、本発明に従って使用することができる。好適には、ソースコンタクト２はシリサイド含有構造であることが好ましい。ソースコンタクト２は、ナノワイヤの成長の出発点であり、同時にナノワイヤ成長の触媒としても働く。しかしながら、後者は必要な本質ではない。 In the first step 100, the substrate 1 is provided. Preferably, the substrate 1 is a semiconductor substrate such as a silicon substrate or a silicon on insulator (SOI) substrate, but other substrates such as glass and ceramics may be used. According to embodiments of the present invention, source contact 2 is formed on substrate 1 or alternatively on the substrate. The source contact 2 is made of a conductive material. For example, the source contact 2 is made of a silicide-containing structure (NiSi, CoSi 2 , TiSi 2, etc.), a germanide-containing material, a metal-containing material, polycrystalline silicon, or a combination thereof. The source contact 2 can also be formed from, for example, a conductive oxide or a conductive polymer. When the source contact 2 is a metal-containing material, all metals that form ohmic contacts with the nanowire material, or in other words, all metals that have a work function equivalent to the work function of the nanowire material are preferred metals. Can be used according to. Preferably, the source contact 2 has a silicide-containing structure. The source contact 2 is a starting point for the growth of nanowires and at the same time serves as a catalyst for the growth of nanowires. However, the latter is not a necessary essence.
ソースコンタクトが、続くナノワイヤ成長の触媒として使用されない場合、触媒をソースコンタクトの上に形成する工程１１１が必要である。更に、触媒粒子の必要性は、ナノワイヤを形成するのに使用される技術に依存する。 If the source contact is not used as a catalyst for subsequent nanowire growth, step 111 is required to form the catalyst over the source contact. Furthermore, the need for catalyst particles depends on the technique used to form the nanowire.
次の工程１１２では、好ましくは例えばＶＬＳ（気体−液体−固体）プロセスの手段を用いてナノワイヤが形成されるが、本発明にかかりナノワイヤを形成するのに使用するのに当業者により知られた他の適当な技術を用いても構わない。例えば、ナノワイヤは例えばＣＶＤ（化学気相成長）、ＭＯＣＶＤ（金属有機物化学気相成長）、又はＰＥＣＶＤ（プラズマエンハンス化学気相成長）プロセスのような技術を用いた正当しても良い。代わりに、ＰＬＤ（パルスレーザデポジション）、ＥＣＤ（電気化学デポジション）、電子ビーム、又はＭＢＥ（分子線エピタキシ）プロセスがナノワイヤの成長に用いられても構わない。 In the next step 112, nanowires are preferably formed, for example using means of a VLS (gas-liquid-solid) process, as known by those skilled in the art for use in forming nanowires according to the present invention. Other suitable techniques may be used. For example, the nanowires may be justified using techniques such as CVD (Chemical Vapor Deposition), MOCVD (Metal Organic Chemical Vapor Deposition), or PECVD (Plasma Enhanced Chemical Vapor Deposition) processes. Alternatively, PLD (pulse laser deposition), ECD (electrochemical deposition), electron beam, or MBE (molecular beam epitaxy) processes may be used for nanowire growth.
ナノワイヤの成長中に、異なったドーピングレベルで異なったドーピングタイプの異なった領域が形成されて、ナノワイヤのソース領域３、チャネル領域４、ドレイン領域５、およびヘテロセクション９を形成することが必要である。ナノワイヤの異なった領域は、成長プロセス中にドープされ、ｎ型又はｐ型領域が得られる。代わりに、ナノワイヤのドーピングが、ナノワイヤの成長後に、追加のドーピング工程の手段により行われる。例えばソース領域／ドレイン領域のような１の特定の領域へのドーピングは均一に行われることが好ましいが、不均一なドーピングプロファイルであっても良い。 During the nanowire growth, different regions of different doping types at different doping levels need to be formed to form the nanowire source region 3, channel region 4, drain region 5, and heterosection 9. . Different regions of the nanowire are doped during the growth process, resulting in n-type or p-type regions. Instead, nanowire doping is performed by means of an additional doping step after nanowire growth. For example, doping to one specific region such as the source region / drain region is preferably performed uniformly, but may have a non-uniform doping profile.
ナノワイヤの成長中に、第１にソース領域３の作製が必要である。ソース領域３は、ｎ型ＮＷ−ＴＦＥＴの場合には、高いｐドープの第１半導体材料から形成される。又は、ｐ型ＮＷ−ＴＦＥＴの場合には、ソース領域は高いｎドープとなる。更に好適には、ソース領域のドーピングレベルは、１０１８／ｃｃから１０２１／ｃｃの範囲である。最も好適には、ソース領域のドーピングレベルは、１０１９／ｃｃから５×１０２０／ｃｃの範囲である。 During the growth of the nanowire, it is first necessary to create the source region 3. In the case of an n-type NW-TFET, the source region 3 is formed from a highly p-doped first semiconductor material. Alternatively, in the case of a p-type NW-TFET, the source region is highly n-doped. More preferably, the doping level of the source region is in the range of 10 18 / cc to 10 21 / cc. Most preferably, the doping level of the source region is in the range of 10 19 / cc to 5 × 10 20 / cc.
（図２に示すｎ型ＮＷ−ＴＦＥＴを作製するための）次の工程で、ヘテロセクション９がソース領域３の上に形成される。ヘテロセクション９は、ソース領域３の作製に使用した第１半導体材料と比較して異なった格子定数を有する第２半導体材料から作製される。第２半導体材料は高ドープであり、Ｓｉ、Ｇｅ、Ｃ、およびそれらの２元系の化合物のようなＩＶ族材料、又はＩｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎ、およびそれらの２元系、３元系、および４元系の化合物のようなＩＩＩ／Ｖ族材料、又はＣｄ、Ｚｎ、Ｓ、Ｓｅ、Ｔｅ、Ｏ、およびそれらの２元系、３元系、および４元系の化合物のようなＩＩ／ＶＩ族材料の、少なくとも１つから選択される。最も好ましい第２半導体材料は、Ｓｉ１−ｘＧｅｘ（ｘ＞０．５）である。ヘテロセクションのドーピングレベルは、好適には、１０１８／ｃｃから１０２１／ｃｃの範囲であり、ヘテロセクションのドーピングレベルは、更に好適には、１０１９／ｃｃから５×１０２０／ｃｃの範囲である。 In the next step (for making the n-type NW-TFET shown in FIG. 2), a heterosection 9 is formed on the source region 3. The heterosection 9 is made from a second semiconductor material having a different lattice constant compared to the first semiconductor material used to make the source region 3. The second semiconductor material is highly doped and is a group IV material such as Si, Ge, C, and their binary compounds, or In, Ga, As, Sb, Al, P, B, N, and Group III / V materials such as binary, ternary, and quaternary compounds, or Cd, Zn, S, Se, Te, O, and their binary, ternary, and 4 It is selected from at least one of group II / VI materials, such as original compounds. The most preferred second semiconductor material is Si 1-x Ge x (x> 0.5). The doping level of the heterosection is preferably in the range of 10 18 / cc to 10 21 / cc, and the doping level of the heterosection is more preferably in the range of 10 19 / cc to 5 × 10 20 / cc. It is.
代わりに、好適には、ヘテロセクションは、金属（Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびそれらの合金）、シリサイド、ゲルマナイド、ＴａＮやＴｉＮのような金属窒化物、ＲｕＯ２やＲｅＯ３のような導電性酸化物、ＣｏＳｉ２やＮｉＳｉのようなシリサイド金属、金属ゲルマナイド、及びそれらに合金や混合物からなる。 Instead, preferably the heterosection is made of metal (Al, W, Ta, Ti, Ru, Pd, Rh, Re, Pt, and alloys thereof), silicides, germanides, metal nitrides such as TaN and TiN. And conductive oxides such as RuO 2 and ReO 3 , silicide metals such as CoSi 2 and NiSi, metal germanides, and alloys and mixtures thereof.
続いて、ＮＷ−ＴＦＥＴのチャネル領域がナノワイヤ中に形成される。チャネル領域は好適には第１半導体材料から形成されるが、他の適当な／代替可能な材料を用いても構わない。チャネル領域のドーピングレベルは、好適には、アンドープから１０１６／ｃｃまでの範囲である。チャネル領域のドーピングレベルは、更に好適には、アンドープから１０１４／ｃｃの範囲である。 Subsequently, a channel region of the NW-TFET is formed in the nanowire. The channel region is preferably formed from a first semiconductor material, although other suitable / alternative materials may be used. The doping level of the channel region is preferably in the range from undoped to 10 16 / cc. The doping level of the channel region is more preferably in the range from undoped to 10 14 / cc.
次の工程ではドレイン領域５は、ドレイン領域５が、チャネル領域の上に形成される必要がある。ドレイン領域５は第１半導体材料から形成する必要があり、ｐ型ＮＷ−ＴＦＥＴの場合には、高いｎドープの第１半導体材料から形成され、又は、ｎ型ＮＷ−ＴＦＥＴの場合には、ドレイン領域は高いｐドープとなる。更に好適には、ドレイン領域のドーピングレベルは、１０１８／ｃｃから１０２１／ｃｃの範囲である。最も好適には、ドレイン領域のドーピングレベルは、１０１９／ｃｃから５×１０２０／ｃｃの範囲である。 In the next step, the drain region 5 needs to be formed on the channel region. The drain region 5 must be formed from a first semiconductor material. In the case of a p-type NW-TFET, the drain region 5 is formed from a highly n-doped first semiconductor material, or in the case of an n-type NW-TFET, the drain region 5 The region is highly p-doped. More preferably, the doping level of the drain region is in the range of 10 18 / cc to 10 21 / cc. Most preferably, the doping level of the drain region is in the range of 10 19 / cc to 5 × 10 20 / cc.
次の工程１１３、１１４では、ゲート構造が、ナノワイヤの側壁上に、特に、ナノワイヤのチャネル領域の側壁上に、形成される必要がある。ゲート構造は、ゲート酸化物８（又はゲート誘電体という）とゲート電極７（又はゲートコンタクトという）を含む。最初にゲート酸化物８が、ナノワイヤ１１３のチャネル領域４の上に直接形成される。最も好適には、ゲート酸化物８は、チャネル領域４の外部の側壁を完全に覆う。完全な被覆を得るために、ゲート酸化物と高ドープのドレインおよびソース領域とが小さなオーバラップを有することが望ましい。酸化膜の堆積後にエッチング除去される犠牲層の手段により、ゲート酸化物ナノワイヤの一部（例えばチャネル領域）に限定されても良い。これは、例えば他の材料がナノワイヤの成長後にウエハ上に堆積され、ナノワイヤが他の材料に埋まることを意味する。これは、犠牲層が、ナノワイヤのチャネル領域に配置されることで行われる。犠牲層の除去後に、例えば酸化物のような誘電体が、ナノワイヤのチャネル領域の上に堆積される。 In the next step 113, 114, a gate structure needs to be formed on the sidewalls of the nanowire, in particular on the sidewalls of the nanowire channel region. The gate structure includes a gate oxide 8 (or gate dielectric) and a gate electrode 7 (or gate contact). First, the gate oxide 8 is formed directly on the channel region 4 of the nanowire 113. Most preferably, the gate oxide 8 completely covers the outer sidewalls of the channel region 4. In order to obtain a complete coverage, it is desirable that the gate oxide and the highly doped drain and source regions have a small overlap. It may be limited to a portion (eg, channel region) of the gate oxide nanowire by means of a sacrificial layer that is etched away after oxide deposition. This means, for example, that other materials are deposited on the wafer after the nanowires are grown and the nanowires are buried in the other materials. This is done by placing a sacrificial layer in the channel region of the nanowire. After removal of the sacrificial layer, a dielectric such as an oxide is deposited over the channel region of the nanowire.
例えばゲート酸化物のようなゲート誘電体の上に、工程１１４でゲートコンタクト（電極）が堆積される。ゲートコンタクトは、ゲート酸化物のようなゲート誘電体の上に堆積され、好適にはゲート酸化物の全体を覆う。 A gate contact (electrode) is deposited in step 114 on a gate dielectric, such as a gate oxide. The gate contact is deposited on a gate dielectric such as a gate oxide and preferably covers the entire gate oxide.
ゲート誘電体は、シリコンベースの酸化物（例えばシリコン酸化物、シリコン酸窒化物）、アルミニウム酸化物、ｈｉｇｈ−ｋ（高誘電率）酸化物（例えば酸化物、酸窒化物）、Ｈｆ、Ｔａ、Ｎｉ、Ｎｂ、Ｖ、Ｙ、Ｚｒのような遷移元素のシリケートおよび窒化シリケートの、少なくとも１つから選択されるのが好ましい。最も好ましいゲート酸化物は、ハフニウム酸化物のようなｈｉｇｈ−ｋ（高誘電率）酸化物である。ゲート酸化物の厚みは好ましくは０．５ｎｍと２０ｎｍとの間である。
ゲートコンタクトは、好ましくは導電性金属から形成され、好ましくは多結晶シリコン、多結晶ゲルマニウム、Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびそれらの合金、のような金属、ＴａＮやＴｉＮのような金属窒化物、ＴａＳｉＮのような金属シリコン窒化物、ＲｕＯ２やＲｅＯ３のような導電性酸化物、ＣｏＳｉ２、ＮｉＳｉ、およびＴｉＳｉ２のようなフリーシリサイド金属（ＦＵＳＩ）、フリーゲルマナイド金属（ＦＵＧＥ）、仕事関数調整金属、特定のゲート仕事関数を得るための設計材料の少なくとも１つから選択される。最も好ましくは、ゲートコンタクトは、Ｔ−ＦＥＴの所望のしきい値電圧を得るために、選択されたナノワイヤ材料、ゲート酸化物、およびゲート酸化物の厚み（第１および第２半導体材料）のために仕事関数が設計された金属からなる。
The gate dielectric may be a silicon-based oxide (eg, silicon oxide, silicon oxynitride), aluminum oxide, high-k (high dielectric constant) oxide (eg, oxide, oxynitride), Hf, Ta, It is preferably selected from at least one of silicates of transition elements such as Ni, Nb, V, Y, Zr and nitride silicates. The most preferred gate oxide is a high-k (high dielectric constant) oxide such as hafnium oxide. The thickness of the gate oxide is preferably between 0.5 nm and 20 nm.
The gate contact is preferably formed from a conductive metal, preferably a metal such as polycrystalline silicon, polycrystalline germanium, Al, W, Ta, Ti, Ru, Pd, Rh, Re, Pt, and alloys thereof. , Metal nitrides such as TaN and TiN, metal silicon nitrides such as TaSiN, conductive oxides such as RuO 2 and ReO 3 , free silicide metals (FUSI) such as CoSi 2 , NiSi, and TiSi 2 , Free germanide metal (FUGE), work function adjusting metal, at least one of design materials for obtaining a specific gate work function. Most preferably, the gate contact is for the selected nanowire material, gate oxide, and gate oxide thickness (first and second semiconductor materials) to obtain the desired threshold voltage of the T-FET. It is made of a metal whose work function is designed.
最後に１１５で、電気コンタクトが、ナノワイヤの上に配置されたドレイン領域上に形成される。電気コンタクトは、好ましくは、導電性材料からなり、シリサイド含有構造（ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ２等）、ゲルマナイド含有材料、金属含有材料、多結晶シリコン、又はそれらの組み合わせからなる。最も好ましくは、電気コンタクトは、金属とシリサイドとの組み合わせからなる。 Finally, at 115, an electrical contact is formed on the drain region disposed over the nanowire. The electrical contact is preferably made of a conductive material and made of a silicide-containing structure (NiSi, CoSi 2 , TiSi 2, etc.), a germanide-containing material, a metal-containing material, polycrystalline silicon, or a combination thereof. Most preferably, the electrical contact comprises a combination of metal and silicide.
ナノワイヤが成長プロセスでドープされない場合、他のドーピング工程が結うようである。例えば、ドーパント元素を注入した後に、例えばナノワイヤ中の活性のｎ型又はｐ型領域をアニールすることにより、ドーパント元素を活性化する。代わりに、ゴーパント層とも呼ばれドーパント元素を含む層が堆積され、又はドーパント金属が、例えば電気化学デポジションにより、ナノ江合や領域（図示せず）の上に選択的に堆積される。アニール工程が続いて行われ、ナノワイヤ領域にドーパントを取り込み、結果としてｎ型又はｐ型領域ができる。 If the nanowire is not doped in the growth process, it seems that another doping step will result. For example, after implanting the dopant element, the dopant element is activated, for example, by annealing an active n-type or p-type region in the nanowire. Instead, a layer containing a dopant element, also referred to as a goopant layer, is deposited, or a dopant metal is selectively deposited over the nanopores or regions (not shown), eg, by electrochemical deposition. An annealing step is then performed to incorporate the dopant into the nanowire region, resulting in an n-type or p-type region.
ｎ型ＮＷ−ＴＦＥＴについての図２に示す例では、ＮＷ−ＴＦＥＴを得るための全体のプロセス工程が、先の工程で述べたように繰り返され、ドレインコンタクトから始まるＮＷ−ＴＦＥＴ構造の上に、第２のＮＷ−ＴＦＥＴ構造が形成される。第１のＮＷ−ＴＦＥＴ構造がｎ型ＮＷ−ＴＦＥＴの場合、第２構造はｎ型ＮＷ−ＴＦＥＴであることが好ましい。 In the example shown in FIG. 2 for an n-type NW-TFET, the entire process steps to obtain the NW-TFET are repeated as described in the previous step, above the NW-TFET structure starting from the drain contact. A second NW-TFET structure is formed. When the first NW-TFET structure is an n-type NW-TFET, the second structure is preferably an n-type NW-TFET.
具体例１：トンネルバリアに高ドープＧｅ部分を有する（シリコン）ＮＷ−ＴＦＥＴの特性を決定するための、デバイスシミュレータＭＥＤＩＣＩを用いたシミュレーション Example 1: Simulation using device simulator MEDICI to determine the characteristics of a (silicon) NW-TFET having a highly doped Ge portion in the tunnel barrier
ＴＦＥＴは、一般に低オン電流で、トンネルバリアの大きな抵抗に関する欠点を有する。以下に示すこのシミュレーションは、シリコン（Ｓｉ）チャネルでなくてもゲルマニウム（Ｇｅ）トンネルバリアを用いたＴＦＥＴのでも、高いオン電流が達成できることを示す。そのような構成は、ナノワイヤが用いられた場合にのみ可能となり、シリコンとゲルマニウムの間の格子不整合は、高度に不完全な界面を形成しない。シミュレーションでは、従来のＭＯＳＦＥＴ形状に比較して、少なくとも５の係数まで動的パワーの低減が可能であり、同じく少なくとも２の係数まで静的パワーの低減が可能であることを予想する。多層のロジックは、それゆえに、ナノワイヤＳｉ／Ｇｅで、高度オンチップトランジスタ密度が得られることが想像できる。 TFETs generally have low on-current and have the disadvantages associated with large tunnel barrier resistance. This simulation, shown below, shows that a high on-current can be achieved even with a TFET using a germanium (Ge) tunnel barrier, even if it is not a silicon (Si) channel. Such a configuration is only possible when nanowires are used, and the lattice mismatch between silicon and germanium does not form a highly imperfect interface. In the simulation, it is expected that the dynamic power can be reduced to a factor of at least 5 and the static power can be reduced to a factor of at least 2 as compared to the conventional MOSFET shape. It can be imagined that multi-layer logic can therefore achieve a high on-chip transistor density with nanowire Si / Ge.
シミュレーションはデバイスシミュレータ「ＭＥＤＩＣＩ」を用いて行われ、トンネルバリアに高ドープＧｅセクションを有する（シリコン）ＮＷ−ＴＦＥＴの特性が決定される。シミュレーションに使用されたＮＷ−ＴＦＥＴを図６Ａに示す。ＮＷ−ＴＦＥＴ構造は２次元であり、ダブルゲートを有する。中央部分の高さ（酸化物の間）は１００ｎｍであり、ハフニウム酸化物の高さは４ｎｍである。高ドープセクションの幅は６５ｎｍであり、ヘテロセクションは３ｎｍ、チャネル領域の幅は１００ｎｍ、高ｎドープセクションの幅は４４ｎｍである。３ｎｍのヘテロセクションは、Ｓｉ、Ｓｉ０．５Ｇｅ０．５又はＧｅのいずれかから形成される。ＮＷ−ＴＦＥＴ構造は、従来技術を用いて、ナノワイヤがシリコンとゲルマニウムとの間に格子不整合にうまく対処できることを考慮して作製される。ＮＷ−ＴＦＥＴ構造において、電気的性能について考慮すべき最も重要な寸法は、酸化物の厚さとチャネル領域の幅である。更に重要なパラメータは、ヘテロセクションに使用される材料とともに、ソースおよびドレイン部分のドーピングである。チャネル領域のドーピングは、低いドープである限り臨界的ではない。シミュレーションに用いられるＮＷ−ＴＦＥＴのドーピング濃度とドーパントの型は、表１にまとめる。 The simulation is performed using a device simulator “MEDICI” to determine the characteristics of a (silicon) NW-TFET having a highly doped Ge section in the tunnel barrier. The NW-TFET used for the simulation is shown in FIG. 6A. The NW-TFET structure is two-dimensional and has a double gate. The height of the central part (between the oxides) is 100 nm, and the height of the hafnium oxide is 4 nm. The width of the highly doped section is 65 nm, the hetero section is 3 nm, the width of the channel region is 100 nm, and the width of the highly n doped section is 44 nm. The 3 nm heterosection is formed from either Si, Si 0.5 Ge 0.5 or Ge. NW-TFET structures are fabricated using conventional techniques, taking into account that nanowires can successfully cope with lattice mismatch between silicon and germanium. In NW-TFET structures, the most important dimensions to consider for electrical performance are oxide thickness and channel region width. A further important parameter is the doping of the source and drain parts as well as the material used for the heterosection. Channel region doping is not critical as long as it is lightly doped. Table 1 summarizes the doping concentration and dopant type of the NW-TFET used in the simulation.
図６Ａに示すＮＷ−ＴＦＥＴ構造の電気的特性は、図６Ｂに示される。ソース・ドレイン電流は、ダブルゲートの１つのみの下部の電流で、シングルゲートＭＯＳＦＥＴとの公平な比較を可能とした。すべてのデバイスは、良好にターンオフしていることが観察可能である（表２のオフ電流要求を参照）。オールシリコンのＮＷ−ＴＦＥＴを用いて０．９３ｍＡ／μｍ（ＬＯＰの目標、最も重要な設計戦略、表２参照）のオン電流を達成するために、観察されたような非常に高いゲート電圧が要求される。しかしながら、Ｇｅセクションを有するＮＷ−ＴＦＥＴでは、低いゲート電圧でそのような電流が達成できる。 The electrical characteristics of the NW-TFET structure shown in FIG. 6A are shown in FIG. 6B. The source / drain current is the current under only one of the double gates, enabling a fair comparison with a single gate MOSFET. All devices can be observed to turn off well (see off-current requirements in Table 2). Very high gate voltage as observed is required to achieve an on-current of 0.93 mA / μm (LOP goal, most important design strategy, see Table 2) using an all-silicon NW-TFET Is done. However, in a NW-TFET with a Ge section, such a current can be achieved with a low gate voltage.
ゲート電圧の利点の重要な形状は、必要なオン電流が達成できる絶対ゲート電圧ではなく、むしろデバイスをオフにするのに必要なゲート電圧と、デバイスをオンにするのに必要なゲート電圧との間の差である、これは、ゲート仕事関数工学が、Ｖｇｓ＝０Ｖ（そして、それゆえに、オン状態で観察されるゲート電圧とオフ状態で観察されるゲート電圧との差に等しいゲート電圧においてオン状態になる）でデバイスがターンオフするような仕事関数にゲート材料を形成できるようにしたためである。Ｇｅセクションを有する構造の場合、このゲート電圧スイッチは、ΔＶｇｓ＝０．４５Ｖである。比較のために、ＭＯＳＦＥＴデバイスの最大サブスレッシュホールドスロープを図６Ｂに示す。そのようなサブスレッシュホールドスロープにおいて、ΔＶｇｓ＝０．４５Ｖの幅が達成できないのが明らかである。 The important shape of the gate voltage advantage is not the absolute gate voltage at which the required on-current can be achieved, but rather the gate voltage required to turn off the device and the gate voltage required to turn on the device. This is the difference between the gate work function engineering at V gs = 0 V (and hence at a gate voltage equal to the difference between the gate voltage observed in the on state and the gate voltage observed in the off state. This is because the gate material can be formed in such a work function that the device is turned off in the ON state. For a structure with a Ge section, this gate voltage switch is ΔV gs = 0.45V. For comparison, the maximum subthreshold slope of the MOSFET device is shown in FIG. 6B. Obviously, with such a sub-threshold slope, a width of ΔV gs = 0.45 V cannot be achieved.
最も小さなゲート電圧幅は、供給電圧の低減を可能とする（それは示されていないが、電圧Ｖｄｓから０．４５Ｖへの低減は、図６Ｂの曲線を変化させないと思われる。なぜならば、電流は、主にトンネルバリアの幅で決定され、Ｖｄｓが小さすぎない場合、Ｖｄｓに依存して変化しないためである）。この供給電圧の低減は、動的パワー（＝Ｃ×ｆ×Ｖ２ ｓｕｐｐｌｙ）と、静的パワー（＝Ｉｌｅａｌｋａｇｅ×Ｖｓｕｐｐｌｙ）の双方において、電力損失を低減する。プレーナ型の従来のＭＯＳＦＥＴの設計では、（固定されたサブスレッシュホールドスロープにより）供給電圧が１Ｖ以下に低減できるか疑問である。 The smallest gate voltage width allows a reduction in supply voltage (it is not shown, but a reduction from voltage V ds to 0.45 V does not seem to change the curve in FIG. 6B because the current Is mainly determined by the width of the tunnel barrier, and if V ds is not too small, it does not vary depending on V ds ). This reduction in supply voltage reduces power loss in both dynamic power (= C × f × V 2 supply ) and static power (= I leakage × V supply ). In planar planar conventional MOSFET designs, it is questionable (with a fixed subthreshold slope) whether the supply voltage can be reduced to 1V or less.
１Ｖで動作するＭＯＳＦＥＴと比較した場合、提案されたＧｅバリアＮＷ−ＴＦＥＴの動的電力損失は、（１／０．４５）２＝５の係数で小さくなるが、静的電力損失は少なくとも１／０．４５〜２の係数で小さくなるといえる（もしこれが供給電圧の僅かな増加による優位であれば、小さなリークパワーが容易に達成できることを期待するが、図５では電流Ｉｏｆｆは、ＩＴＲＳの要求の下で十分に低減できることが観察される）。提案されたＮＷ−ＴＦＥＴ構造では、それゆえにノード１４（２０２０年）でのＩＴＲＳの要求を満たし、これは従来のＭＯＳＦＥＴでは達成できない。 When compared to a MOSFET operating at 1V, the dynamic power loss of the proposed Ge barrier NW-TFET is reduced by a factor of (1 / 0.45) 2 = 5, but the static power loss is at least 1 / It can be said that it becomes smaller by a coefficient of 0.45 to 2 (if this is superior due to a slight increase in the supply voltage, it is expected that a small leakage power can be easily achieved, but in FIG. 5, the current I off is the ITRS requirement. Is observed to be sufficiently reduced). The proposed NW-TFET structure therefore meets the ITRS requirements at node 14 (2020), which cannot be achieved with conventional MOSFETs.
上述のように、トンネル電界効果トランジスタ（ＴＦＥＴ）は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の後継者と見られるが、シリコンベースのＴＦＥＴは一般に低いオン電流で、トンネルバリアの大きな抵抗についての欠点を有する。高いオン電流を達成するために、他のシリコン（Ｓｉ）中にゲルマニウム（Ｇｅ）トンネルバリアを有するＴＦＥＴが使用される。ヘテロセクション９を有するナノワイヤベースの構造は、シリコンとゲルマニウムの間の格子不整合が、高い欠陥界面を形成することなく導入できる。従来のＭＯＳＦＥＴ構造と比較して、静的電力と同様に動的電力の低減ができる。多層ロジックがそれゆえに、それらのナノワイヤＳｉ／ＧｅＴＦＥＴを用いて、超高密度のオンチップトランジスタが実現できる。 As mentioned above, tunnel field effect transistors (TFETs) are seen as successors of metal oxide semiconductor field effect transistors (MOSFETs), but silicon-based TFETs generally have low on-currents and are sensitive to large tunnel barrier resistances. Has drawbacks. In order to achieve a high on-current, a TFET with a germanium (Ge) tunnel barrier in other silicon (Si) is used. Nanowire-based structures with heterosections 9 can introduce lattice mismatch between silicon and germanium without forming a high defect interface. Compared with a conventional MOSFET structure, dynamic power can be reduced in the same manner as static power. Multi-layer logic can therefore be realized using these nanowire Si / GeTFETs for ultra-high density on-chip transistors.
図面の参照図に、例示的な具体例が示される。具体例とここで開示された図は、限定的ではなく、考えうる例であることを意図する。
Claims (25)
第１導電型に高ドープされた第１半導体材料からなるソース領域（２）と、
第２導電型に高ドープされた第１半導体材料からなるドレイン領域（５）と、
第２導電型に低ドープされた第１半導体材料からなり、ソース領域とドレイン領域との間に配置されたチャネル領域（４）と、
第１半導体材料とは異なった格子定数を有する材料からなり、ソース領域またはドレイン領域とチャネル領域との間に配置されたヘテロセクション（９）とを含み、
ナノワイヤのチャネル領域上にゲート構造を有し、ゲート構造は、ゲート誘電体（８）と、その上に配置されたゲートコンタクト（７）とを含み、
少なくとも１つのナノワイヤの直径が１ｎｍと５００ｎｍの間であるトンネル電界効果トランジスタ。 A tunnel field effect transistor semiconductor device comprising at least one nanowire, the nanowire comprising:
A source region (2) comprising a first semiconductor material highly doped in a first conductivity type;
A drain region (5) made of a first semiconductor material highly doped in a second conductivity type;
A channel region (4) comprising a first semiconductor material lightly doped to a second conductivity type and disposed between a source region and a drain region;
The first semiconductor material is made of a material having a different lattice constant and includes a heterosection (9) disposed between the source region or the drain region and the channel region;
A gate structure on the nanowires of the channel region, the gate structure includes a gate dielectric (8), viewed including the arranged gate contact on (7) thereof,
A tunnel field effect transistor wherein the diameter of at least one nanowire is between 1 nm and 500 nm .
平面内に横たわった基板（１）を提供する工程と、
基板（１）上にソースコンタクト（２）を形成する工程と、
少なくとも１つのナノワイヤの直径が１ｎｍと５００ｎｍの間であるナノワイヤが、統合されたソース領域（３）、チャネル領域（４）、ヘテロセクション（９）、およびドレイン領域（５）を有し、ソース領域、チャネル領域、およびドレイン領域が、第１半導体材料からなり、ヘテロセクションが第１半導体材料とは異なった格子定数を有する第２材料からなるナノワイヤ構造を成長させる工程と、
ソース領域（３）、チャネル領域（４）、ヘテロセクション（９）、およびドレイン領域を、所望のドーピングレベルおよびドーピングタイプに、選択的にドープする工程と、
ナノワイヤ構造の側壁上に、ゲート誘電体（８）を形成する工程と、
ゲート誘電体上に、ゲートコンタクト（７）を形成する工程と、
ドレインコンタクト（６）を、ナノワイヤのドレイン領域の上に形成する工程とを含む製造方法。 A method of manufacturing a nanowire tunnel field effect transistor semiconductor device,
Providing a substrate (1) lying in a plane;
Forming a source contact (2) on a substrate (1);
A nanowire having a diameter of at least one nanowire between 1 nm and 500 nm has an integrated source region (3), channel region (4), heterosection (9), and drain region (5), wherein the source region Growing a nanowire structure in which the channel region and the drain region are made of a first semiconductor material and the heterosection is made of a second material having a lattice constant different from that of the first semiconductor material;
Selectively doping the source region (3), channel region (4), heterosection (9), and drain region to a desired doping level and doping type;
Forming a gate dielectric (8) on the sidewalls of the nanowire structure;
Forming a gate contact (7) on the gate dielectric;
Forming a drain contact (6) on the drain region of the nanowire.
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