JP5171062B2 - Memory access circuit - Google Patents
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- 238000000034 method Methods 0.000 claims description 37
- 230000008859 change Effects 0.000 claims description 15
- 230000000873 masking effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 57
- 230000008569 process Effects 0.000 description 30
- 238000006243 chemical reaction Methods 0.000 description 22
- 230000004044 response Effects 0.000 description 16
- 230000000630 rising effect Effects 0.000 description 12
- 230000001419 dependent effect Effects 0.000 description 6
- 230000003287 optical effect Effects 0.000 description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 239000002131 composite material Substances 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 1
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Description
この発明は、メモリアクセス回路に関し、特にたとえばDDR(Double Data Rate)型のSDRAM(Synchronous Dynamic Random Access Memory)にアクセスする、メモリアクセス回路に関する。 The present invention relates to a memory access circuit, and more particularly to a memory access circuit that accesses, for example, a DDR (Double Data Rate) SDRAM (Synchronous Dynamic Random Access Memory).
DDR型のSDRAMでは、クロックの立ち上がりおよび立ち下がりの各々で1ワードのデータアクセスが実行される。また、DDR型のSDRAMに設定されるバースト長は、“2”,“4”,“8”などの偶数値である。さらに、データ読み出しを停止するために必要なバーストストップコマンドは、クロックの立ち上がりタイミングで発行する必要がある。
バースト長を上回るサイズのデータの読み出し/書き込みを奇数のカラムアドレスから開始すると、1回目のバーストアクセスの末尾で不要なデータ読み出しまたはデータ書き込みが発生する。また、指定されたアクセスサイズがクロックの立ち下がりタイミングに対応する場合、バーストストップコマンドを発行できない。このように、DDR型のSDRAMへのデータアクセスには、様々な制限が課せられる。 When reading / writing of data having a size exceeding the burst length is started from an odd column address, unnecessary data reading or data writing occurs at the end of the first burst access. In addition, when the designated access size corresponds to the falling timing of the clock, the burst stop command cannot be issued. As described above, various restrictions are imposed on data access to the DDR type SDRAM.
それゆえに、この発明の主たる目的は、読み出し/書き込みデータの連続性を確保でき、かつデータ読み出しに関連してバーストストップコマンドを的確に発行することができる、メモリアクセス回路を提供することである。 SUMMARY OF THE INVENTION Therefore, a main object of the present invention is to provide a memory access circuit capable of ensuring continuity of read / write data and accurately issuing a burst stop command related to data read.
請求項1の発明に従うメモリアクセス回路(22:実施例で相当する参照符号。以下同じ)は、DDR型のSDRAM(24)にアクセスするメモリアクセス回路(22)であって、指定カラムアドレスのアドレス値が奇数値であるか否かを判別する第1判別手段(S5)、第1判別手段によって指定カラムアドレスのアドレス値が奇数値であると判別したとき指定カラムアドレスのアドレス値を偶数値に変更するアドレス変更手段(S7)、アドレス変更手段による変更量に対応して指定アクセスサイズのサイズ値を変更する第1サイズ変更手段(S9)、指定アクセスサイズのサイズ値が奇数値であるか否かを第1判別手段の判別処理の後に判別する第2判別手段(S11)、および第2判別手段によって変指定アクセスサイズのサイズ値が奇数値であると判別したときサイズ値を偶数値に変更する第2サイズ変更手段(S13)を備えることを特徴とする。 A memory access circuit according to the first aspect of the present invention (22: reference numeral corresponding to the embodiment; the same applies hereinafter) is a memory access circuit (22) for accessing a DDR type SDRAM (24), and is an address of a designated column address First discriminating means (S5) for discriminating whether or not the value is an odd value. When the first discriminating means discriminates that the address value of the designated column address is an odd value, the address value of the designated column address is changed to an even value. Address changing means (S7) to be changed, first size changing means (S9) to change the size value of the designated access size corresponding to the change amount by the address changing means, whether or not the size value of the designated access size is an odd value second determining means for determining whether after a determination process of the first determination means (S11), and size values when the size value of the variable specified access size is determined to be an odd value by the second determining means Characterized in that it comprises a second size change means for changing to an even number (S13).
第1判別手段は、指定カラムアドレスのアドレス値が奇数値であるか否かを判別する。第1判別手段の判別結果が肯定的であれば、指定カラムアドレスのアドレス値がアドレス変更手段によって偶数値に変更される。指定アクセスサイズのサイズ値は、アドレス変更手段による変更量に対応して、第1サイズ変更手段によって変更される。 The first determining means determines whether or not the address value of the designated column address is an odd value. If the determination result of the first determination means is affirmative, the address value of the designated column address is changed to an even value by the address changing means. The size value of the designated access size is changed by the first size changing unit corresponding to the change amount by the address changing unit.
第2判別手段は、指定アクセスサイズのサイズ値が奇数値であるか否かを第1判別手段の判別処理の後に判別する。第1判別手段によってアドレス値が奇数値であると判別したときは、結果的に、第2判別手段は、第1サイズ変更手段が変更したサイズ値が奇数値かどうか判別することになる。そして、第2判別手段の判別結果が肯定的であれば、指定アクセスサイズのサイズ値が第2サイズ変更手段によって偶数値に変更される。 The second determination unit determines whether or not the size value of the designated access size is an odd value after the determination process of the first determination unit. When the first determining means determines that the address value is an odd value, as a result, the second determining means determines whether or not the size value changed by the first size changing means is an odd value. If the determination result of the second determination unit is affirmative, the size value of the designated access size is changed to an even value by the second size change unit.
したがって、指定カラムアドレスのアドレス値および指定アクセスサイズのサイズ値は、いずれも偶数値を示す。DDR型のSDRAMは、このような指定カラムアドレスおよび指定アクセスサイズに従ってアクセスされる。これによって、読み出し/書き込みデータの連続性を確保でき、さらにデータ読み出しに関連してバーストストップコマンドを的確に発行することができる。 Therefore, both the address value of the designated column address and the size value of the designated access size indicate even values. The DDR type SDRAM is accessed according to such a designated column address and designated access size. As a result, the continuity of the read / write data can be ensured, and the burst stop command can be issued accurately in association with the data read.
請求項2の発明に従うメモリアクセス回路は、請求項1に従属し、アドレス変更手段はアドレス値から奇数の第1既定値を減算し、第1サイズ変更手段はサイズ値に第1既定値を加算する。指定カラムアドレスのアドレス値に減算処理を施し、かつ指定アクセスサイズのサイズ値に第1既定値を加算することで、アクセスデータの欠落が回避される。 A memory access circuit according to a second aspect of the invention is dependent on the first aspect, wherein the address changing means subtracts an odd first predetermined value from the address value, and the first size changing means adds the first predetermined value to the size value. To do. By subtracting the address value of the designated column address and adding the first predetermined value to the size value of the designated access size, loss of access data is avoided.
請求項3の発明に従うメモリアクセス回路は、請求項2に従属し、第1既定値は“1”である。これによって、無効のアクセス動作が最小限に抑えられる。 A memory access circuit according to a third aspect of the present invention is dependent on the second aspect, and the first predetermined value is “1”. This minimizes invalid access operations.
請求項4の発明に従うメモリアクセス回路は、請求項1ないし3のいずれかに従属し、第2サイズ変更手段はサイズ値に奇数の第2既定値を加算する。加算処理を実行することで、アクセスデータの欠落が回避される。 A memory access circuit according to a fourth aspect of the invention is dependent on any one of the first to third aspects, and the second size changing means adds an odd second predetermined value to the size value. By executing the addition process, loss of access data is avoided.
請求項5の発明に従うメモリアクセス回路は、請求項4に従属し、第2既定値は“1”である。これによって、無効のアクセス動作が最小限に抑えられる。 A memory access circuit according to a fifth aspect of the present invention is dependent on the fourth aspect, and the second predetermined value is “1”. This minimizes invalid access operations.
請求項6の発明に従うメモリアクセス回路は、請求項1ないし5のいずれかに従属し、指定カラムアドレスおよび指定アクセスサイズに従ってSDRAMから読み出されるデータのうち無効データを識別する識別情報を要求元に出力する出力手段(S17)をさらに備える。読み出されたデータは、的確に処理される。 A memory access circuit according to a sixth aspect of the invention is dependent on any one of the first to fifth aspects, and outputs identification information for identifying invalid data among data read from the SDRAM in accordance with a designated column address and a designated access size to a request source. Output means (S17). The read data is processed appropriately.
請求項7の発明に従うメモリアクセス回路は、請求項1ないし6のいずれかに従属し、指定カラムアドレスおよび指定アクセスサイズに従ってSDRAMに書き込まれるデータのうち無効データをマスクするマスク手段(S19)をさらに備える。データは的確にSDRAMに書き込まれる。 A memory access circuit according to a seventh aspect of the invention is dependent on any one of the first to sixth aspects, further comprising mask means (S19) for masking invalid data among data written to the SDRAM in accordance with a designated column address and a designated access size. Prepare. Data is accurately written to the SDRAM.
請求項8の発明に従うデータ処理装置(10)は、請求項1ないし7のいずれかに記載のメモリアクセス回路を備える。
A data processing device (10) according to the invention of
請求項9の発明に従うアクセス制御方法は、DDR型のSDRAM(24)にアクセスするメモリアクセス回路(22)のアクセス制御方法であって、指定カラムアドレスのアドレス値が奇数値であるか否かを判別する第1判別ステップ(S5)、第1判別ステップにおいて指定カラムアドレスのアドレス値が奇数値であると判別したとき指定カラムアドレスのアドレス値を偶数値に変更するアドレス変更ステップ(S7)、アドレス変更ステップによる変更量に対応して指定アクセスサイズのサイズ値を変更する第1サイズ変更ステップ(S9)、指定アクセスサイズのサイズ値が奇数値であるか否かを第1判別ステップの判別処理の後に判別する第2判別ステップ(S11)、および第2判別ステップにおいて指定アクセスサイズのサイズ値が奇数値であると判別したときサイズ値を偶数値に変更する第2サイズ変更ステップ(S13)を備える。
An access control method according to the invention of
請求項1の発明と同様、的確なデータアクセスが実現される。 As in the first aspect of the invention, accurate data access is realized.
この発明によれば、指定カラムアドレスのアドレス値および指定アクセスサイズのサイズ値は、いずれも偶数値を示す。DDR型のSDRAMは、このような指定カラムアドレスおよび指定アクセスサイズに従ってアクセスされる。これによって、読み出し/書き込みデータの連続性を確保でき、さらにデータ読み出しに関連してバーストストップコマンドを的確に発行することができる。 According to the present invention, both the address value of the designated column address and the size value of the designated access size indicate even values. The DDR type SDRAM is accessed according to such a designated column address and designated access size. As a result, the continuity of the read / write data can be ensured, and the burst stop command can be issued accurately in association with the data read.
この発明の上述の目的,その他の目的,特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。 The above object, other objects, features and advantages of the present invention will become more apparent from the following detailed description of embodiments with reference to the drawings.
図1を参照して、この実施例のディジタルカメラ10は、光学レンズ12を含む。被写界の光学像は、光学レンズ12を経てイメージセンサ14の撮像面に照射される。撮像面では、光電変換によって被写界の光学像に対応する電荷つまり生画像信号が生成される。
Referring to FIG. 1, a
電源が投入されると、スルー画像処理つまり被写界のリアルタイム動画像をLCDモニタ30に表示する処理が実行される。CPU38はまず、露光処理および読み出し処理の繰り返しをTG/SG18に命令する。TG/SG18は、イメージセンサ14の露光とこれによって生成された生画像信号の読み出しとを繰り返し実行する。露光処理および読み出し処理は、1/30秒毎に発生する垂直同期信号に応答して実行される。これによって、被写界の光学像に対応する生画像信号が、30fpsのフレームレートでイメージセンサ14から出力される。
When the power is turned on, through image processing, that is, processing for displaying a real-time moving image of the object scene on the
出力された各フレームの生画像信号は、カメラ処理回路16によって所定のカメラ処理を施され、これによってYUV形式の画像データが生成される。生成された各フレームの画像データは、バッファ回路20のメモリエリア20mに一時的に蓄積される。
The output raw image signal of each frame is subjected to predetermined camera processing by the
バッファ回路20は、こうしてメモリエリア20mに蓄積される画像データをSDRAM24に書き込むべく、リクエスト情報をメモリ制御回路22に向けて周期的に発行する。メモリ制御回路22から承認信号ACKが返送されると、バッファ回路20は、メモリエリア20mに蓄積された画像データの一部をメモリ制御回路22に向けて出力する。出力された画像データは、メモリ制御回路22によってSDRAM24に書き込まれる。
The
なお、SDRAM24はDDR型であり、クロックの立ち上がりおよび立ち下がりの各々で1ワードのデータアクセスが実行される。 The SDRAM 24 is a DDR type, and one word of data access is executed at each rising edge and falling edge of the clock.
バッファ回路26は、スルー画像をLCDモニタ30に表示するべく、リクエスト情報をメモリ制御回路22に向けて周期的に発行する。メモリ制御回路22は、このリクエスト情報を承認したとき、承認信号ACKをバッファ回路26に返送し、かつSDRAM24に格納された画像データの一部を読み出す。バッファ回路26は、承認信号ACKに続いてメモリ制御回路22から出力された画像データをメモリエリア26mに蓄積する。
The
ビデオエンコーダ28は、こうしてメモリエリア26mに蓄積された画像データを読み出し、読み出された画像データをコンポジットビデオ信号に変換する。変換されたコンポジットビデオ信号はLCDモニタ30に与えられ、この結果、30fpsのフレームレートを有するスルー画像が画面に表示される。
The
キー入力装置40によって記録操作が実行されると、CPU38は、1回の本露光と1回の全画素読み出しとをTG/SG18に命令する。TG/SG18は、イメージセンサ14の本露光とこれによって生成された生画像信号の全画素読み出しとを1回ずつ実行する。これによって、被写界の光学像に対応する高解像度の生画像信号がイメージセンサ14から出力される。出力された生画像信号は、カメラ処理回路16によってYUV形式の静止画像データに変換される。変換された静止画像データは、上述と同様、バッファ回路20およびメモリ制御回路22を経てSDRAM24に書き込まれる。
When a recording operation is executed by the
CPU38はまた、JPEGエンコーダ34およびI/F42を起動する。バッファ回路32は、静止画像データをJPEGエンコーダ34に与えるべく、リクエスト情報をメモリ制御回路22に向けて周期的に発行する。メモリ制御回路22は、このリクエスト情報を承認したとき、承認信号ACKをバッファ回路32に返送し、かつSDRAM24に格納された静止画像データの一部を読み出す。バッファ回路32は、承認信号ACKに続いてメモリ制御回路22から出力された静止画像データをメモリエリア32mに蓄積する。
The
JPEGエンコーダ34は、メモリエリア32mに蓄積された静止画像データを読み出し、読み出された静止画像データをJPEG方式で圧縮し、そして圧縮静止画像データをバッファ回路36のメモリエリア36mに書き込む。
The
バッファ回路36は、メモリエリア36mに蓄積された圧縮静止画像データをSDRAM24に書き込むべく、リクエスト情報をメモリ制御回路22に向けて周期的に発行する。メモリ制御回路22から承認信号ACKが返送されると、バッファ回路36は、メモリエリア36mに蓄積された圧縮静止画像データの一部をメモリ制御回路22に向けて出力する。出力された圧縮静止画像データは、メモリ制御回路22によってSDRAM24に書き込まれる。
The
I/F42は、圧縮静止画像データを記録媒体44に記録するべく、リクエスト情報をメモリ制御回路22に向けて周期的に発行する。メモリ制御回路22は、このリクエスト情報を承認したとき、承認信号ACKをI/F42に返送し、かつSDRAM24に格納された圧縮静止画像データの一部を読み出す。I/F42は、承認信号ACKに続いてメモリ制御回路22から出力された圧縮静止画像データをメモリエリア42mに蓄積する。蓄積された静止画像データはその後、記録媒体44に記録される。
The I /
メモリ制御回路22は、図2に示すように構成される。バッファ回路20,26,32,36およびI/F42の各々から出力されるリクエスト情報は、“データ書き込み”または“データ読み出し”を示すアクセス態様情報および出力元を識別する識別情報が記述されたREQ情報と、XY座標系の仮想開始アドレス値(Xs,Ys)が記述されたアドレス情報と、書き込みデータまたは読み出しデータのサイズを示すサイズ値SZが記述されたサイズ情報とを含む。REQ情報は調停回路22cに与えられ、アドレス情報はアドレス選択回路22eに与えられ、そしてサイズ情報はサイズ選択回路22fに与えられる。なお、サイズ値SZはワード数で表現される。
The
調停回路22cは、与えられたREQ情報の中から優先度が最も高いREQ情報を選択し、選択されたREQ情報の出力元に承認信号ACKを返送する。調停回路22cはまた、選択されたREQ情報に対応するアドレス情報の選択をアドレス選択回路22eに命令し、選択されたREQ情報に対応するサイズ情報の選択をサイズ選択回路22fに命令し、そして選択されたREQ情報に記述されたアクセス態様情報に従うアクセス動作をメモリアクセス回路22dおよびアドレス変換/出力回路22gに命令する。
The arbitration circuit 22c selects the REQ information with the highest priority from the given REQ information, and returns an acknowledgment signal ACK to the output source of the selected REQ information. The arbitration circuit 22c also instructs the
アドレス選択回路22eは、与えられたアドレス情報の中から命令に従うアドレス情報を選択し、選択されたアドレス情報をアドレス変換/出力回路22gに与える。同様に、サイズ選択回路22fは、与えられたサイズ情報の中から命令に従うサイズ情報を選択し、選択されたサイズ情報をアドレス変換/出力回路22gに与える。
The
アドレス変換/出力回路22gは、与えられたアドレス情報が示す仮想開始アドレス値(Xs,Ys)を所定の演算式を用いて実開始アドレス値(Rs,Cs)に変換する。“Rs”はアクセスを開始するロウアドレスのアドレス値を示し、“Cs”はアクセスを開始するカラムアドレスのアドレス値を示す。
The address conversion /
アドレス変換/出力回路22gは、算出されたカラムアドレス値Csが奇数値を示すとき、このカラムアドレス値Csを“Cs−1”つまり偶数値に変更する。アドレス変換/出力回路22gはさらに、カラムアドレス値Csの変更に対応して、サイズ情報が示すサイズ値SZを“SZ+1”に変更する。サイズ値SZは、カラムアドレス値Csの減少量に相当する数値だけ増大される。アドレス変換/出力回路22gはまた、サイズ値SZが奇数値を示すとき、このサイズ値SZを“SZ+1”つまり偶数値に変更する。
When the calculated column address value Cs indicates an odd value, the address conversion /
データ読み出し時は、カラムアドレス値Csおよび/またはサイズ値SZの変更に起因して、SDRAM24から読み出されるデータに所望のデータと異なる無効データが含まれる。また、データ書き込み時は、カラムアドレス値Csおよび/またはサイズ値SZの変更に起因して、SDRAM24への無効データの書き込みが指示される。かかる事態を踏まえて、アドレス変換/出力回路22gは、データ読み出し時に無効データを識別する無効データ識別情報を読み出し要求元の回路に出力し、データ書き込み時に無効データをマスクするデータマスク信号をSDRAM24に出力する。
At the time of data reading, invalid data different from desired data is included in the data read from the
SDRAM24に設定されたバースト長は“8”である。カラムアドレス値Csは、“Cs”→“Cs+8”→“Cs+16”→…の要領で8ワードアクセス毎に更新される。ロウアドレス値Rsは、同じ値を維持する。アドレス変換/出力回路22gは、かかるアドレス値を有するロウアドレスおよびカラムアドレスをSDRAM24に向けて出力する。まずロウアドレスが出力され、続いてカラムアドレスが8ワードアクセス毎に出力される。
The burst length set in the
メモリアクセス回路22dは、アドレス変換/出力回路22gからロウアドレスが出力されるタイミングでRAS(Row Address Strobe)信号とアクティブコマンドとを出力し、アドレス変換/出力回路22gからカラムアドレスが出力されるタイミングでCAS(Column Address Strobe)信号と書き込み/読み出しコマンドを出力する。
The
メモリアクセス回路22dはまた、アクセス態様がデータ読み出しのとき、サイズ値SZに相当する期間が経過した時点でバーストストップコマンドを出力する。バーストストップコマンドは、データ読み出しを停止するためのコマンドであり、クロックの立ち上がりタイミングで発行される。
The
メモリアクセス回路22dはさらに、データ書き込みを行うとき3ステートバッファ22aを能動化し、データ読み出しを行うとき3ステートバッファ22bを能動化する。
The
この結果、データ読み出し時は、実開始アドレス値(Rs,Cs)を基準として連続する複数のアドレスから、サイズ値SZに相当する画像データが読み出される。読み出された画像データは、3ステートバッファ22bを介してバッファ回路26,32またはI/F42に与えられる。無効データ識別情報は、アドレス変換/出力回路22gからバッファ回路26,32またはI/F42に出力される。画像データの読み出しを要求したバッファ回路26,32またはI/F42は、読み出された画像データを無効データ識別情報に基づいて的確に処理する。
As a result, at the time of data reading, image data corresponding to the size value SZ is read from a plurality of continuous addresses based on the actual start address values (Rs, Cs). The read image data is supplied to the
データ書き込みのためにバッファ回路20または36から出力された画像データは、3ステートバッファ22aを介してSDRAM24に与えられ、実開始アドレス値(Rs,Cs)を基準として連続する複数のアドレスに書き込まれる。無効データをマスクするデータマスク信号は、上述のようにアドレス変換/出力回路22gからSDRAM24に出力される。この結果、画像データは所望のアドレスに的確に書き込まれる。
The image data output from the
なお、メモリアクセス回路22dは、アドレス変換/出力回路22gとの間で同期を確立するために、後述するデータ先頭フラグおよびリード範囲情報を出力する。リード範囲情報は、データ読み出しを行うときだけ出力される。
The
アドレス変換/出力回路22gは、具体的には図3に示す動作を行う。まずステップS1で、仮想開始アドレス値(Xs,Ys)およびサイズ値SZをアドレス選択回路22eおよびサイズ選択回路22fから取り込む。ステップS3では、取り込まれた仮想開始アドレス値(Xs,Ys)を所定の演算式に従って実開始アドレス値(Rs,Cs)に変換する。
Specifically, the address conversion /
ステップS5では、カラムアドレス値Csが奇数値であるか否かを判別する。NOであれば、そのままステップS11に進む。YESであれば、ステップS7でカラムアドレス値Csから“1”を引き算し、ステップS9でサイズ値SZに“1”を加算し、その後にステップS11に進む。ステップS11では、サイズ値SZが奇数値であるか否かを判別し、NOであればそのままステップS15に進む一方、YESであればステップS13でサイズ値SZに“1”を加算してからステップS15に進む。 In step S5, it is determined whether or not the column address value Cs is an odd value. If NO, the process proceeds to step S11 as it is. If YES, "1" is subtracted from the column address value Cs in step S7, "1" is added to the size value SZ in step S9, and then the process proceeds to step S11. In step S11, it is determined whether or not the size value SZ is an odd value. If NO, the process proceeds to step S15 as it is. If YES, “1” is added to the size value SZ in step S13 and then step S13 is performed. Proceed to S15.
ステップS15では、今回のアクセス態様が“データ書き込み”であるか否かを判別する。今回のアクセス態様が“データ読み出し”であればステップS17に進み、今回のアクセス要求が“データ書き込み”であればステップS19に進む。ステップS17では、ステップS7,S9またはS13の処理を踏まえた無効データ識別情報を作成し、作成された無効データ識別情報を読み出し要求元の回路に出力する。ステップS19では、ステップS7,S9またはS13の処理を踏まえたデータマスク信号を作成し、作成されたデータマスク信号をSDRAM24に出力する。
In step S15, it is determined whether or not the current access mode is “data write”. If the current access mode is “data read”, the process proceeds to step S17. If the current access request is “data write”, the process proceeds to step S19. In step S17, invalid data identification information based on the processing in step S7, S9, or S13 is created, and the created invalid data identification information is read and output to the request source circuit. In step S19, a data mask signal based on the processing in step S7, S9, or S13 is created, and the created data mask signal is output to the
ステップS17またはS19の処理が完了すると、ステップS21でアドレス生成処理を実行する。ロウアドレス値Rsは同じ値を維持する一方、カラムアドレス値Csは“Cs”→“Cs+8”→“Cs+16”→…の要領で8ワードアクセス毎に更新される。 When the process of step S17 or S19 is completed, an address generation process is executed in step S21. While the row address value Rs maintains the same value, the column address value Cs is updated every 8 word accesses in the manner of “Cs” → “Cs + 8” → “Cs + 16” →.
ステップS1で取得したサイズ値SZが“14”で、ステップS3で求められたカラムアドレス値Csが“1”である場合、データ読み出し動作は図4(A)〜図4(D)に示す要領で実行される。カラムアドレス値CsはステップS7の処理によって“0”に変更され、サイズ値SZはステップS9およびS13の処理によって“16”に変更される。 When the size value SZ acquired in step S1 is “14” and the column address value Cs obtained in step S3 is “1”, the data read operation is performed as shown in FIG. 4 (A) to FIG. 4 (D). Is executed. The column address value Cs is changed to “0” by the process of step S7, and the size value SZ is changed to “16” by the processes of steps S9 and S13.
カラムアドレス“0”は、クロックの立ち上がりに応答して、読み出しコマンドとともに出力される。カラムアドレス“0”の出力から8ワードアクセスに相当する期間が経過すると、カラムアドレス“8”が読み出しコマンドとともに出力される。カラムアドレス“0”の出力から16ワードアクセスに相当する期間が経過すると、バーストストップコマンドが出力される。これによって、カラムアドレス“0”〜“15”に格納された16ワードの画像データが読み出される。このときに作成される無効データ識別情報は、カラムアドレス“0”および“15”からのデータ読み出しに対応してアクティブとなる。 The column address “0” is output together with the read command in response to the rising edge of the clock. When a period corresponding to 8-word access elapses from the output of the column address “0”, the column address “8” is output together with the read command. When a period corresponding to 16 word access elapses from the output of the column address “0”, a burst stop command is output. As a result, 16-word image data stored in the column addresses “0” to “15” are read out. The invalid data identification information created at this time becomes active corresponding to data reading from the column addresses “0” and “15”.
ステップS1で取得したサイズ値SZが“13”で、ステップS3で求められたカラムアドレス値Csが“1”である場合、データ読み出し動作は図5(A)〜図5(D)に示す要領で実行される。カラムアドレス値CsはステップS7の処理によって“0”に変更され、サイズ値SZはステップS9の処理によって“14”に変更される。 When the size value SZ obtained in step S1 is “13” and the column address value Cs obtained in step S3 is “1”, the data read operation is performed as shown in FIG. 5 (A) to FIG. 5 (D). Is executed. The column address value Cs is changed to “0” by the process of step S7, and the size value SZ is changed to “14” by the process of step S9.
カラムアドレス“0”は、クロックの立ち上がりに応答して、読み出しコマンドとともに出力される。カラムアドレス“0”の出力から8ワードアクセスに相当する期間が経過すると、カラムアドレス“8”が読み出しコマンドとともに出力される。カラムアドレス“0”の出力から14ワードアクセスに相当する期間が経過すると、バーストストップコマンドが出力される。これによって、カラムアドレス“0”〜“13”に格納された14ワードの画像データが読み出される。このときに作成される無効データ識別情報は、カラムアドレス“0”からのデータ読み出しに対応してアクティブとなる。 The column address “0” is output together with the read command in response to the rising edge of the clock. When a period corresponding to 8-word access elapses from the output of the column address “0”, the column address “8” is output together with the read command. When a period corresponding to 14 word access elapses from the output of the column address “0”, a burst stop command is output. As a result, the image data of 14 words stored in the column addresses “0” to “13” are read out. The invalid data identification information created at this time becomes active corresponding to the data read from the column address “0”.
ステップS1で取得したサイズ値SZが“14”で、ステップS3で求められたカラムアドレス値Csが“0”である場合、データ読み出し動作は図6(A)〜図6(D)に示す要領で実行される。このとき、カラムアドレス値Csおよびサイズ値SZの変更処理は省略される。 When the size value SZ acquired in step S1 is “14” and the column address value Cs obtained in step S3 is “0”, the data read operation is performed as shown in FIG. 6 (A) to FIG. 6 (D). Is executed. At this time, the process of changing the column address value Cs and the size value SZ is omitted.
カラムアドレス“0”は、クロックの立ち上がりに応答して、読み出しコマンドとともに出力される。カラムアドレス“0”の出力から8ワードアクセスに相当する期間が経過すると、カラムアドレス“8”が読み出しコマンドとともに出力される。カラムアドレス“0”の出力から14ワードアクセスに相当する期間が経過すると、バーストストップコマンドが出力される。これによって、カラムアドレス“0”〜“13”に格納された14ワードの画像データが読み出される。このときに作成される無効データ識別情報は、ネガティブを維持する。 The column address “0” is output together with the read command in response to the rising edge of the clock. When a period corresponding to 8-word access elapses from the output of the column address “0”, the column address “8” is output together with the read command. When a period corresponding to 14 word access elapses from the output of the column address “0”, a burst stop command is output. As a result, the image data of 14 words stored in the column addresses “0” to “13” are read out. The invalid data identification information created at this time remains negative.
ステップS1で取得したサイズ値SZが“13”で、ステップS3で求められたカラムアドレス値Csが“0”である場合、データ読み出し動作は図7(A)〜図7(D)に示す要領で実行される。カラムアドレス値Csの変更処理は省略される一方、サイズ値SZはステップS13の処理によって“14”に変更される。 When the size value SZ obtained in step S1 is “13” and the column address value Cs obtained in step S3 is “0”, the data read operation is performed as shown in FIG. 7 (A) to FIG. 7 (D). Is executed. While the process of changing the column address value Cs is omitted, the size value SZ is changed to “14” by the process of step S13.
カラムアドレス“0”は、クロックの立ち上がりに応答して、読み出しコマンドとともに出力される。カラムアドレス“0”の出力から8ワードアクセスに相当する期間が経過すると、カラムアドレス“8”が読み出しコマンドとともに出力される。カラムアドレス“0”の出力から14ワードアクセスに相当する期間が経過すると、バーストストップコマンドが出力される。これによって、カラムアドレス“0”〜“13”に格納された14ワードの画像データが読み出される。このときに作成される無効データ識別情報は、カラムアドレス“13”からのデータ読み出しに対応してアクティブとなる。 The column address “0” is output together with the read command in response to the rising edge of the clock. When a period corresponding to 8-word access elapses from the output of the column address “0”, the column address “8” is output together with the read command. When a period corresponding to 14 word access elapses from the output of the column address “0”, a burst stop command is output. As a result, the image data of 14 words stored in the column addresses “0” to “13” are read out. The invalid data identification information created at this time becomes active in response to data reading from the column address “13”.
ステップS1で取得したサイズ値SZが“14”で、ステップS3で求められたカラムアドレス値Csが“1”である場合、データ書き込み動作は図8(A)〜図8(E)に示す要領で実行される。カラムアドレス値CsはステップS7の処理によって“0”に変更され、サイズ値SZはステップS9およびS13の処理によって“16”に変更される。 When the size value SZ obtained in step S1 is “14” and the column address value Cs obtained in step S3 is “1”, the data write operation is performed according to the procedure shown in FIGS. 8A to 8E. Is executed. The column address value Cs is changed to “0” by the process of step S7, and the size value SZ is changed to “16” by the processes of steps S9 and S13.
カラムアドレス“0”は、クロックの立ち上がりに応答して、書き込みコマンドとともに出力される。カラムアドレス“0”の出力から8ワードアクセスに相当する期間が経過すると、カラムアドレス“8”が書き込みコマンドとともに出力される。データマスク信号は、カラムアドレス“0”および“15”へのデータ書き込みに対応してアクティブとなる。これによって、14ワードの画像データがカラムアドレス“1”〜“14”に書き込まれる。 The column address “0” is output together with the write command in response to the rising edge of the clock. When a period corresponding to 8-word access elapses from the output of the column address “0”, the column address “8” is output together with the write command. The data mask signal becomes active in response to data writing to the column addresses “0” and “15”. As a result, 14-word image data is written to the column addresses “1” to “14”.
ステップS1で取得したサイズ値SZが“13”で、ステップS3で求められたカラムアドレス値Csが“1”である場合、データ書き込み動作は図9(A)〜図9(E)に示す要領で実行される。カラムアドレス値CsはステップS7の処理によって“0”に変更され、サイズ値SZはステップS9の処理によって“14”に変更される。 When the size value SZ obtained in step S1 is “13” and the column address value Cs obtained in step S3 is “1”, the data write operation is performed as shown in FIG. 9 (A) to FIG. 9 (E). Is executed. The column address value Cs is changed to “0” by the process of step S7, and the size value SZ is changed to “14” by the process of step S9.
カラムアドレス“0”は、クロックの立ち上がりに応答して、書き込みコマンドとともに出力される。カラムアドレス“0”の出力から8ワードアクセスに相当する期間が経過すると、カラムアドレス“8”が書き込みコマンドとともに出力される。データマスク信号は、カラムアドレス“0”へのデータ書き込みに対応してアクティブとなる。これによって、13ワードの画像データがカラムアドレス“1”〜“13”に書き込まれる。 The column address “0” is output together with the write command in response to the rising edge of the clock. When a period corresponding to 8-word access elapses from the output of the column address “0”, the column address “8” is output together with the write command. The data mask signal becomes active in response to data writing to the column address “0”. As a result, 13-word image data is written to the column addresses “1” to “13”.
ステップS1で取得したサイズ値SZが“14”で、ステップS3で求められたカラムアドレス値Csが“0”である場合、データ書き込み動作は図10(A)〜図10(E)に示す要領で実行される。このとき、カラムアドレス値Csおよびサイズ値SZの変更処理は省略される。 When the size value SZ obtained in step S1 is “14” and the column address value Cs obtained in step S3 is “0”, the data write operation is performed according to the procedure shown in FIGS. 10 (A) to 10 (E). Is executed. At this time, the process of changing the column address value Cs and the size value SZ is omitted.
カラムアドレス“0”は、クロックの立ち上がりに応答して、書き込みコマンドとともに出力される。カラムアドレス“0”の出力から8ワードアクセスに相当する期間が経過すると、カラムアドレス“8”が書き込みコマンドとともに出力される。このとき、データマスク信号は、カラムアドレス“0”〜“13”のいずれへのデータ書き込みに対してもネガティブを維持する。これによって、14ワードの画像データがカラムアドレス“0”〜“13”に書き込まれる。 The column address “0” is output together with the write command in response to the rising edge of the clock. When a period corresponding to 8-word access elapses from the output of the column address “0”, the column address “8” is output together with the write command. At this time, the data mask signal remains negative for data writing to any of the column addresses “0” to “13”. As a result, 14-word image data is written to column addresses “0” to “13”.
ステップS1で取得したサイズ値SZが“13”で、ステップS3で求められたカラムアドレス値Csが“0”である場合、データ書き込み動作は図11(A)〜図11(E)に示す要領で実行される。カラムアドレス値Csの変更処理は省略される一方、サイズ値SZはステップS13の処理によって“14”に変更される。 When the size value SZ obtained in step S1 is “13” and the column address value Cs obtained in step S3 is “0”, the data write operation is performed as shown in FIG. 11 (A) to FIG. 11 (E). Is executed. While the process of changing the column address value Cs is omitted, the size value SZ is changed to “14” by the process of step S13.
カラムアドレス“0”は、クロックの立ち上がりに応答して、書き込みコマンドとともに出力される。カラムアドレス“0”の出力から8ワードアクセスに相当する期間が経過すると、カラムアドレス“8”が書き込みコマンドとともに出力される。データマスク信号は、カラムアドレス“13”へのデータ書き込みに対応してアクティブとなる。これによって、13ワードの画像データがカラムアドレス“0”〜“12”に書き込まれる。 The column address “0” is output together with the write command in response to the rising edge of the clock. When a period corresponding to 8-word access elapses from the output of the column address “0”, the column address “8” is output together with the write command. The data mask signal becomes active in response to data writing to the column address “13”. As a result, 13-word image data is written to column addresses “0” to “12”.
以上の説明から分かるように、アドレス変換/出力回路22gは、指定されたカラムアドレスのアドレス値Csが奇数値であるか否かを判別する(S5)。この判別結果が肯定的であれば、指定されたカラムアドレスのアドレス値Csが偶数値に変更される(S7)。指定されたアクセスサイズのサイズ値SZは、アドレス値Csの変更量に対応して変更される(S9)。指定されたアクセスサイズのサイズ値SZが奇数値であるか否かは、アドレス値Csの判別処理の後に判別される(S11)。この判別結果が肯定的であれば、指定されたアクセスサイズのサイズ値SZが偶数値に変更される(S13)。
As can be seen from the above description, the address conversion /
したがって、指定カラムアドレスのアドレス値Csおよび指定アクセスサイズのサイズ値SZは、いずれも偶数値を示す。DDR型のSDRAM24は、このような指定カラムアドレスおよび指定アクセスサイズに従ってアクセスされる。これによって、読み出し/書き込みデータの連続性を確保でき、さらにデータ読み出しに関連してバーストストップコマンドを的確に発行することができる。
Accordingly, both the address value Cs of the designated column address and the size value SZ of the designated access size indicate even values. The
また、アドレス値Csおよび/またはサイズ値SZの変更に起因して、無効データが読み出され、あるいは無効データの書き込み指示が発生することを考慮して、データ読み出し時には無効データ識別情報がアドレス変換/出力回路22gから読み出し要求元の回路に出力され、データ書き込み時には無効データをマスクするデータマスク信号がSDRAM24に与えられる。
Also, in consideration of the fact that invalid data is read or invalid data write instructions are generated due to the change of the address value Cs and / or the size value SZ, invalid data identification information is address-converted at the time of data reading. /
この結果、要求元の回路は、読み出されたデータに対して的確な処理を実行することができる。また、SDRAM24は、所望のデータを的確に書き込むことができる。
As a result, the request source circuit can execute an accurate process on the read data. The
なお、この実施例では、アドレス値Csまたはサイズ値SZを奇数値から偶数値に変更するために“1”を減算または加算するようにしているが、“1”に代えて“3”または“5”のような奇数値を減算または加算するようにしてもよい。 In this embodiment, “1” is subtracted or added in order to change the address value Cs or the size value SZ from an odd value to an even value, but “3” or “ An odd value such as 5 ″ may be subtracted or added.
図2に示すアドレス変換/出力回路22gは、詳しくは図12〜図14に示すように構成される。
The address conversion /
図12を参照して、仮想開始アドレス値(Xs,Ys)は、変換器50によって実開始アドレス値(Rs,Cs)に変換される。実開始アドレス値(Rs,Cs)は23ビットで表現され、ロウアドレス値Rsは上位13ビットに割り当てられる一方、カラムアドレス値Csは下位10ビットに割り当てられる。この23ビットデータは、“1”を減算する減算器52を経てセレクタ54の第1入力端に与えられるとともに、そのままセレクタ54の第2入力端に与えられる。セレクタ54の制御端子には、23ビットデータの最下位ビットが与えられる。
Referring to FIG. 12, the virtual start address value (Xs, Ys) is converted into an actual start address value (Rs, Cs) by
セレクタ54は、最下位ビットが“1”を示すときカラムアドレス値Csが奇数であるとみなして第1入力端を選択し、最下位ビットが“0”を示すときカラムアドレス値Csが偶数であるとみなして第2入力端を選択する。こうして、カラムアドレス値Csが偶数値に変更される。セレクタ54から出力された23ビットデータは、分配器56によって上位13ビットデータ(ロウアドレス値Rs)と下位10ビットデータ(カラムアドレス値Cs)とに分割される。上位13ビットデータはセレクタ72の第1入力端に与えられ、下位10ビットデータはセレクタ62の第1入力端に与えられる。
The
セレクタ62から出力された10ビットデータは、直列接続されたF/F回路64,66および68を経てセレクタ70の第1入力端に与えられ、F/F回路64および66を経てセレクタ70の第2入力端に与えられ、F/F回路64を経てセレクタ70の第3入力端に与えられ、そしてそのままセレクタ70の第4入力端に与えられる。セレクタ70から出力された10ビットデータは、セレクタ72の第2入力端に与えられる。セレクタ62から出力された10ビットデータはまた、セレクタ70の制御端子および加算器58に与えられる。加算器58は、与えられた10ビットデータに“2”を加算し、加算された10ビットデータをF/F回路60を経てセレクタ62の第2入力端に与える。
The 10-bit data output from the
なお、F/F回路60および64〜68はいずれも、入力データを1クロック期間遅延させて出力する遅延回路として機能する。
Each of the F /
図2に示すメモリアクセス回路22dから出力されるデータ先頭フラグは、最初のコマンドを発生する1クロック期間にHレベルとなる。セレクタ62は、データ先頭フラグがHレベルを示すときに第1入力端を選択する一方、データ先頭フラグがLレベルを示すときに第2入力端を選択する。したがって、セレクタ62から出力される10ビットデータ値は、1クロック毎に“2”だけ増加する。
The data head flag output from the
セレクタ70は、最初のカラムアドレス値Csを示す10ビットデータを最初の(8×N−Cs)/2クロック期間に選択し、続く4クロック期間に“8×N”を示す10ビットデータを選択する。ここで、“8×N”は、最初のカラムアドレス値Csを上回る8の倍数のうち最小の値である。セレクタ70はその後、4クロック期間毎にNをインクリメントし、“8×N”を示す10ビットデータを選択する。したがって、Cs=2の場合、セレクタ70から出力される10ビットデータ値は、2,2,2,8,8,8,8,16,16,16,16,24,24,…の要領で更新される。
The
セレクタ72は、ロウアドレス値Rsを示す13ビットデータを最初に選択した後は、セレクタ70から出力される10ビットデータを継続的に選択する。これによって、バーストアクセスが実現される。
The
サイズ値SZは、“1”を加算する加算器76を経てセレクタ78の第1入力端に与えられるとともに、そのままセレクタ78の第2入力端に与えられる。セレクタ78の制御端子には、変換器50から出力された23ビットデータの最下位ビットが与えられる。セレクタ78は、最下位ビットが“1”を示すときカラムアドレス値Csが奇数であるとみなして第1入力端を選択し、最下位ビットが“0”を示すときカラムアドレス値Csが偶数であるとみなして第2入力端を選択する。このように、セレクタ78の選択動作はセレクタ54の選択動作と一致する。
The size value SZ is given to the first input terminal of the
セレクタ78から出力されたサイズ値SZは、“1”を加算する加算器80を経てセレクタ82の第1入力端に与えられるとともに、そのままセレクタ82の第2入力端に与えられる。セレクタ82の制御端子には、セレクタ78から出力されたサイズ値の最下位ビットが与えられる。セレクタ78は、最下位ビットが“1”を示すときサイズ値SZが奇数であるとみなして第1入力端を選択し、最下位ビットが“0”を示すときサイズ値SZが偶数であるとみなして第2入力端を選択する。
The size value SZ output from the
カウンタ74は、データ先頭フラグの立ち上がりに応答してリセットされ、クロックの立ち上がりまたは立ち下がりに応答してインクリメントされる。比較器84は、カウンタ74から出力されるカウント値がセレクタ82から出力されるサイズ値SZと一致する1クロック期間にHレベルとなるデータ末尾フラグを出力する。
The
図13に示す回路は、無効データ識別情報を作成するための回路であり、データ読み出し時にのみ有効化される。メモリアクセス回路22dから与えられたリード範囲情報は、直列接続されたF/F回路86,88,90,92,94,96および98を経て、ANDゲート102の第1入力端に与えられる。F/F回路96の出力は、そのままORゲート104の第1入力端に与えられるとともに、インバータ100を経てANDゲート102の第2入力端およびANDゲート106の第1入力端に与えられる。F/F回路94の出力は、ANDゲート106の第2入力端に与えられる。
The circuit shown in FIG. 13 is a circuit for creating invalid data identification information and is validated only when data is read. The read range information given from the
また、図12に示す変換器50の出力の最下位ビットはANDゲート102の第3入力端に与えられ、セレクタ78の出力の最下位ビットはANDゲート106の第3入力端に与えられる。ANDゲート102の出力はORゲート104の第2入力端に与えられる。ORゲート104の出力およびANDゲート106の出力は、ORゲート108の第1入力端および第2入力端にそれぞれ与えられる。ORゲート108の出力は、F/F回路110を経て無効データ識別情報として出力される。
12 is applied to the third input terminal of the AND
なお、F/F回路86〜98および110は、入力データを半クロック期間だけ遅延させる遅延回路として機能する。
The F /
図14に示す回路は、データマスク信号を作成するための回路であり、データ書き込み時にのみ有効化される。ANDゲート114の第1入力端,第2入力端および第3入力端には、データ先頭フラグ,インバータ112の出力および変換器50の出力の最下位ビットがそれぞれ与えられる。ANDゲート114の出力は、直列接続されたF/F回路116,118および120を経てORゲート150の第1入力端に与えられる。また、F/F回路116の出力は、インバータ112に与えられる。
The circuit shown in FIG. 14 is a circuit for creating a data mask signal and is validated only when data is written. The first input terminal, the second input terminal, and the third input terminal of the AND
ANDゲート124の第1入力端,第2入力端および第3入力端には、セレクタ78の出力の最下位ビット,インバータ122の出力およびデータ末尾フラグがそれぞれ与えられる。ANDゲート124の出力は、直列接続されたF/F回路126,128,130および132を経てORゲート150の第2入力端に与えられる。また、F/F回路126の出力は、インバータ122に与えられる。
The first input terminal, the second input terminal, and the third input terminal of the AND
データ末尾フラグはまた、直列接続されたF/F回路134,136,138および140を経てORゲート142の第1入力端に与えられ、F/F回路134,136および138を経てORゲート142の第2入力端に与えられ、F/F回路134および136を経てORゲート142の第3入力端に与えられ、F/F回路134を経てORゲート142の第4入力端に与えられる。ORゲート142の出力は、直列接続されたF/F回路144,146および148を経て、ORゲート150の第3入力端に与えられる。ORゲート150の出力がデータマスク信号となる。
The data end flag is also supplied to the first input terminal of the
なお、F/F回路116〜120,126〜132および144〜148は、入力データを半クロック期間だけ遅延させる遅延回路として機能する。また、F/F回路134〜140は、入力データを1クロック期間だけ遅延させる遅延回路として機能する。
The F / F circuits 116 to 120, 126 to 132, and 144 to 148 function as delay circuits that delay input data by a half clock period. The F /
データ読み出し時の動作を図15(A)〜図15(J)を参照して説明する。ここで、図15(A)〜図15(D)はそれぞれ、図4(A)〜図4(D)と同じである。図15(B)および図15(E)から分かるように、リード範囲情報は、最初のコマンドの出力タイミングから16ワード期間にLレベルを示すアクティブLの情報である。このようなリード範囲情報とカラムアドレス値Csおよびサイズ値SZとに基づいて、F/F回路94の出力は図15(F)に示す波形を描き、F/F回路96の出力は図15(G)に示す波形を描き、F/F回路98の出力は図15(H)に示す波形を描く。さらに、ORゲート108の出力は図15(I)に示す波形を描き、無効データ識別情報は図15(J)に示す波形を描く。
The operation at the time of data reading will be described with reference to FIGS. 15 (A) to 15 (J). Here, FIGS. 15A to 15D are the same as FIGS. 4A to 4D, respectively. As can be seen from FIGS. 15B and 15E, the read range information is active L information indicating an L level in a 16 word period from the output timing of the first command. Based on such read range information, the column address value Cs and the size value SZ, the output of the F /
データ書き込み時の動作を図16(A)〜図16(O)を参照して説明する。ここで、図16(A)〜図16(E)はそれぞれ、図8(A)〜図8(E)と同じである。図16(B)および図16(F)から分かるように、データ先頭フラグは最初のコマンドが出力される1クロック期間にHレベルを示すアクティブHのフラグである。このようなデータ先頭フラグとカラムアドレス値Csおよびサイズ値SZとに基づいて、ANDゲート114の出力は図16(G)に示す波形を描き、F/F回路116の出力は図16(H)に示す波形を描き、F/F回路120の出力は図16(I)に示す波形を描き、データ末尾フラグは図16(J)に示す波形を描く。さらに、ANDゲート124の出力は図16(K)に示す波形を描き、F/F回路126の出力は図16(L)に示す波形を描き、F/F回路132の出力は図16(M)に示す波形を描き、ORゲート142の出力は図16(N)に示す波形を描き、F/F回路148の出力は図16(O)に示す波形を描く。この結果、図16(D)に示すデータマスク信号が得られる。
An operation at the time of data writing will be described with reference to FIGS. Here, FIGS. 16A to 16E are the same as FIGS. 8A to 8E, respectively. As can be seen from FIGS. 16B and 16F, the data head flag is an active H flag indicating an H level during one clock period in which the first command is output. Based on the data head flag, the column address value Cs, and the size value SZ, the output of the AND
10 …ディジタルカメラ
16 …カメラ処理回路
20,26,32,36 …バッファ回路
22 …メモリ制御回路
24 …DDR型SDRAM
DESCRIPTION OF
Claims (9)
指定カラムアドレスのアドレス値が奇数値であるか否かを判別する第1判別手段、
前記第1判別手段によって指定カラムアドレスのアドレス値が奇数値であると判別したとき前記指定カラムアドレスのアドレス値を偶数値に変更するアドレス変更手段、
前記アドレス変更手段による変更量に対応して指定アクセスサイズのサイズ値を変更する第1サイズ変更手段、
前記指定アクセスサイズのサイズ値が奇数値であるか否かを前記第1判別手段の判別処理の後に判別する第2判別手段、および
前記第2判別手段によって前記指定アクセスサイズのサイズ値が奇数値であると判別したとき前記サイズ値を偶数値に変更する第2サイズ変更手段を備える、メモリアクセス回路。 A memory access circuit for accessing a DDR type SDRAM,
First discriminating means for discriminating whether or not the address value of the designated column address is an odd value;
Address changing means for changing the address value of the designated column address to an even value when the address value of the designated column address is judged to be an odd value by the first judging means;
First size changing means for changing the size value of the designated access size corresponding to the change amount by the address changing means;
Second discrimination means for discriminating whether or not the size value of the designated access size is an odd value after the discrimination processing of the first discrimination means; and the size value of the designated access size is an odd value by the second discrimination means Ru with a second size change means for changing to an even number the size value when it is determined that the memory access circuit.
前記第1サイズ変更手段は前記サイズ値に前記第1既定値を加算する、請求項1記載のメモリアクセス回路。 The address changing means subtracts an odd first predetermined value from the address value;
The memory access circuit according to claim 1, wherein the first size changing unit adds the first predetermined value to the size value.
指定カラムアドレスのアドレス値が奇数値であるか否かを判別する第1判別ステップ、
前記第1判別ステップにおいて指定カラムアドレスのアドレス値が奇数値であると判別したとき前記指定カラムアドレスのアドレス値を偶数値に変更するアドレス変更ステップ、
前記アドレス変更ステップによる変更量に対応して指定アクセスサイズのサイズ値を変更する第1サイズ変更ステップ、
前記指定アクセスサイズのサイズ値が奇数値であるか否かを前記第1判別ステップの判別処理の後に判別する第2判別ステップ、および
前記第2判別ステップにおいて前記指定アクセスサイズのサイズ値が奇数値であると判別したとき前記サイズ値を偶数値に変更する第2サイズ変更ステップを含む、アクセス制御方法。 An access control method for a memory access circuit for accessing a DDR type SDRAM,
A first determination step of determining whether the address value of the designated column address is an odd value;
An address changing step of changing the address value of the designated column address to an even value when it is determined that the address value of the designated column address is an odd value in the first determining step;
A first size changing step for changing the size value of the designated access size in accordance with the change amount in the address changing step;
Second determining step, and the second size value is an odd number value of the specified access size in the determination step size value of the specified access size is determined whether or not an odd value after the determination processing of the first determining step wherein the size value comprises a second size changing step of changing to an even number, the access control method when it is determined that the.
Priority Applications (1)
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JP2007041558A JP5171062B2 (en) | 2006-03-27 | 2007-02-22 | Memory access circuit |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006084395 | 2006-03-27 | ||
JP2006084395 | 2006-03-27 | ||
JP2007041558A JP5171062B2 (en) | 2006-03-27 | 2007-02-22 | Memory access circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007293817A JP2007293817A (en) | 2007-11-08 |
JP5171062B2 true JP5171062B2 (en) | 2013-03-27 |
Family
ID=38764357
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007041558A Active JP5171062B2 (en) | 2006-03-27 | 2007-02-22 | Memory access circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5171062B2 (en) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07121471A (en) * | 1993-10-21 | 1995-05-12 | Fuji Xerox Co Ltd | Data transfer device |
JPH08147214A (en) * | 1994-11-18 | 1996-06-07 | Fuji Xerox Co Ltd | Memory device |
JP4606725B2 (en) * | 2003-11-10 | 2011-01-05 | 株式会社デジタル | High speed memory access controller |
-
2007
- 2007-02-22 JP JP2007041558A patent/JP5171062B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2007293817A (en) | 2007-11-08 |
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Legal Events
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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