JP5171062B2

JP5171062B2 - Memory access circuit

Info

Publication number: JP5171062B2
Application number: JP2007041558A
Authority: JP
Inventors: 浩治田井中
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2006-03-27
Filing date: 2007-02-22
Publication date: 2013-03-27
Anticipated expiration: 2027-02-22
Also published as: JP2007293817A

Description

この発明は、メモリアクセス回路に関し、特にたとえばＤＤＲ(Double Data Rate)型のＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)にアクセスする、メモリアクセス回路に関する。 The present invention relates to a memory access circuit, and more particularly to a memory access circuit that accesses, for example, a DDR (Double Data Rate) SDRAM (Synchronous Dynamic Random Access Memory).

ＤＤＲ型のＳＤＲＡＭでは、クロックの立ち上がりおよび立ち下がりの各々で１ワードのデータアクセスが実行される。また、ＤＤＲ型のＳＤＲＡＭに設定されるバースト長は、“２”，“４”，“８”などの偶数値である。さらに、データ読み出しを停止するために必要なバーストストップコマンドは、クロックの立ち上がりタイミングで発行する必要がある。
特開平８−１４７２１４号公報［G06F 12/06］ In the DDR type SDRAM, one word of data access is executed at each rising edge and falling edge of the clock. The burst length set in the DDR type SDRAM is an even value such as “2”, “4”, “8”. Furthermore, a burst stop command necessary for stopping data reading needs to be issued at the rising edge of the clock.
JP-A-8-147214 [G06F 12/06]

バースト長を上回るサイズのデータの読み出し／書き込みを奇数のカラムアドレスから開始すると、１回目のバーストアクセスの末尾で不要なデータ読み出しまたはデータ書き込みが発生する。また、指定されたアクセスサイズがクロックの立ち下がりタイミングに対応する場合、バーストストップコマンドを発行できない。このように、ＤＤＲ型のＳＤＲＡＭへのデータアクセスには、様々な制限が課せられる。 When reading / writing of data having a size exceeding the burst length is started from an odd column address, unnecessary data reading or data writing occurs at the end of the first burst access. In addition, when the designated access size corresponds to the falling timing of the clock, the burst stop command cannot be issued. As described above, various restrictions are imposed on data access to the DDR type SDRAM.

それゆえに、この発明の主たる目的は、読み出し／書き込みデータの連続性を確保でき、かつデータ読み出しに関連してバーストストップコマンドを的確に発行することができる、メモリアクセス回路を提供することである。 SUMMARY OF THE INVENTION Therefore, a main object of the present invention is to provide a memory access circuit capable of ensuring continuity of read / write data and accurately issuing a burst stop command related to data read.

請求項１の発明に従うメモリアクセス回路(22：実施例で相当する参照符号。以下同じ)は、ＤＤＲ型のＳＤＲＡＭ(24)にアクセスするメモリアクセス回路(22)であって、指定カラムアドレスのアドレス値が奇数値であるか否かを判別する第１判別手段(S5)、第１判別手段によって指定カラムアドレスのアドレス値が奇数値であると判別したとき指定カラムアドレスのアドレス値を偶数値に変更するアドレス変更手段(S7)、アドレス変更手段による変更量に対応して指定アクセスサイズのサイズ値を変更する第１サイズ変更手段(S9)、指定アクセスサイズのサイズ値が奇数値であるか否かを第１判別手段の判別処理の後に判別する第２判別手段(S11)、および第２判別手段によって変指定アクセスサイズのサイズ値が奇数値であると判別したときサイズ値を偶数値に変更する第２サイズ変更手段(S13)を備えることを特徴とする。 A memory access circuit according to the first aspect of the present invention (22: reference numeral corresponding to the embodiment; the same applies hereinafter) is a memory access circuit (22) for accessing a DDR type SDRAM (24), and is an address of a designated column address First discriminating means (S5) for discriminating whether or not the value is an odd value. When the first discriminating means discriminates that the address value of the designated column address is an odd value, the address value of the designated column address is changed to an even value. Address changing means (S7) to be changed, first size changing means (S9) to change the size value of the designated access size corresponding to the change amount by the address changing means, whether or not the size value of the designated access size is an odd value second determining means for determining whether after a determination process of the first determination means (S11), and size values when the size value of the variable specified access size is determined to be an odd value by the second determining means Characterized in that it comprises a second size change means for changing to an even number (S13).

第１判別手段は、指定カラムアドレスのアドレス値が奇数値であるか否かを判別する。第１判別手段の判別結果が肯定的であれば、指定カラムアドレスのアドレス値がアドレス変更手段によって偶数値に変更される。指定アクセスサイズのサイズ値は、アドレス変更手段による変更量に対応して、第１サイズ変更手段によって変更される。 The first determining means determines whether or not the address value of the designated column address is an odd value. If the determination result of the first determination means is affirmative, the address value of the designated column address is changed to an even value by the address changing means. The size value of the designated access size is changed by the first size changing unit corresponding to the change amount by the address changing unit.

第２判別手段は、指定アクセスサイズのサイズ値が奇数値であるか否かを第１判別手段の判別処理の後に判別する。第１判別手段によってアドレス値が奇数値であると判別したときは、結果的に、第２判別手段は、第１サイズ変更手段が変更したサイズ値が奇数値かどうか判別することになる。そして、第２判別手段の判別結果が肯定的であれば、指定アクセスサイズのサイズ値が第２サイズ変更手段によって偶数値に変更される。 The second determination unit determines whether or not the size value of the designated access size is an odd value after the determination process of the first determination unit. When the first determining means determines that the address value is an odd value, as a result, the second determining means determines whether or not the size value changed by the first size changing means is an odd value. If the determination result of the second determination unit is affirmative, the size value of the designated access size is changed to an even value by the second size change unit.

したがって、指定カラムアドレスのアドレス値および指定アクセスサイズのサイズ値は、いずれも偶数値を示す。ＤＤＲ型のＳＤＲＡＭは、このような指定カラムアドレスおよび指定アクセスサイズに従ってアクセスされる。これによって、読み出し／書き込みデータの連続性を確保でき、さらにデータ読み出しに関連してバーストストップコマンドを的確に発行することができる。 Therefore, both the address value of the designated column address and the size value of the designated access size indicate even values. The DDR type SDRAM is accessed according to such a designated column address and designated access size. As a result, the continuity of the read / write data can be ensured, and the burst stop command can be issued accurately in association with the data read.

請求項２の発明に従うメモリアクセス回路は、請求項１に従属し、アドレス変更手段はアドレス値から奇数の第１既定値を減算し、第１サイズ変更手段はサイズ値に第１既定値を加算する。指定カラムアドレスのアドレス値に減算処理を施し、かつ指定アクセスサイズのサイズ値に第１既定値を加算することで、アクセスデータの欠落が回避される。 A memory access circuit according to a second aspect of the invention is dependent on the first aspect, wherein the address changing means subtracts an odd first predetermined value from the address value, and the first size changing means adds the first predetermined value to the size value. To do. By subtracting the address value of the designated column address and adding the first predetermined value to the size value of the designated access size, loss of access data is avoided.

請求項３の発明に従うメモリアクセス回路は、請求項２に従属し、第１既定値は“１”である。これによって、無効のアクセス動作が最小限に抑えられる。 A memory access circuit according to a third aspect of the present invention is dependent on the second aspect, and the first predetermined value is “1”. This minimizes invalid access operations.

請求項４の発明に従うメモリアクセス回路は、請求項１ないし３のいずれかに従属し、第２サイズ変更手段はサイズ値に奇数の第２既定値を加算する。加算処理を実行することで、アクセスデータの欠落が回避される。 A memory access circuit according to a fourth aspect of the invention is dependent on any one of the first to third aspects, and the second size changing means adds an odd second predetermined value to the size value. By executing the addition process, loss of access data is avoided.

請求項５の発明に従うメモリアクセス回路は、請求項４に従属し、第２既定値は“１”である。これによって、無効のアクセス動作が最小限に抑えられる。 A memory access circuit according to a fifth aspect of the present invention is dependent on the fourth aspect, and the second predetermined value is “1”. This minimizes invalid access operations.

請求項６の発明に従うメモリアクセス回路は、請求項１ないし５のいずれかに従属し、指定カラムアドレスおよび指定アクセスサイズに従ってＳＤＲＡＭから読み出されるデータのうち無効データを識別する識別情報を要求元に出力する出力手段(S17)をさらに備える。読み出されたデータは、的確に処理される。 A memory access circuit according to a sixth aspect of the invention is dependent on any one of the first to fifth aspects, and outputs identification information for identifying invalid data among data read from the SDRAM in accordance with a designated column address and a designated access size to a request source. Output means (S17). The read data is processed appropriately.

請求項７の発明に従うメモリアクセス回路は、請求項１ないし６のいずれかに従属し、指定カラムアドレスおよび指定アクセスサイズに従ってＳＤＲＡＭに書き込まれるデータのうち無効データをマスクするマスク手段(S19)をさらに備える。データは的確にＳＤＲＡＭに書き込まれる。 A memory access circuit according to a seventh aspect of the invention is dependent on any one of the first to sixth aspects, further comprising mask means (S19) for masking invalid data among data written to the SDRAM in accordance with a designated column address and a designated access size. Prepare. Data is accurately written to the SDRAM.

請求項８の発明に従うデータ処理装置(10)は、請求項１ないし７のいずれかに記載のメモリアクセス回路を備える。 A data processing device (10) according to the invention of claim 8 comprises the memory access circuit according to any one of claims 1 to 7.

請求項９の発明に従うアクセス制御方法は、ＤＤＲ型のＳＤＲＡＭ(24)にアクセスするメモリアクセス回路(22)のアクセス制御方法であって、指定カラムアドレスのアドレス値が奇数値であるか否かを判別する第１判別ステップ(S5)、第１判別ステップにおいて指定カラムアドレスのアドレス値が奇数値であると判別したとき指定カラムアドレスのアドレス値を偶数値に変更するアドレス変更ステップ(S7)、アドレス変更ステップによる変更量に対応して指定アクセスサイズのサイズ値を変更する第１サイズ変更ステップ(S9)、指定アクセスサイズのサイズ値が奇数値であるか否かを第１判別ステップの判別処理の後に判別する第２判別ステップ(S11)、および第２判別ステップにおいて指定アクセスサイズのサイズ値が奇数値であると判別したときサイズ値を偶数値に変更する第２サイズ変更ステップ(S13)を備える。 An access control method according to the invention of claim 9 is an access control method for a memory access circuit (22) for accessing a DDR type SDRAM (24), wherein whether or not an address value of a designated column address is an odd value is determined. A first discriminating step (S5) for discriminating , an address changing step (S7) for changing the address value of the designated column address to an even value when it is discriminated that the address value of the designated column address is an odd value in the first discriminating step , an address A first size changing step (S9) for changing the size value of the designated access size in accordance with the change amount by the changing step, and whether the size value of the designated access size is an odd value or not When it is determined that the size value of the designated access size is an odd value in the second determination step (S11) to be determined later and the second determination step . A second size changing step (S13) is provided for changing the noise value to an even value.

請求項１の発明と同様、的確なデータアクセスが実現される。 As in the first aspect of the invention, accurate data access is realized.

この発明によれば、指定カラムアドレスのアドレス値および指定アクセスサイズのサイズ値は、いずれも偶数値を示す。ＤＤＲ型のＳＤＲＡＭは、このような指定カラムアドレスおよび指定アクセスサイズに従ってアクセスされる。これによって、読み出し／書き込みデータの連続性を確保でき、さらにデータ読み出しに関連してバーストストップコマンドを的確に発行することができる。 According to the present invention, both the address value of the designated column address and the size value of the designated access size indicate even values. The DDR type SDRAM is accessed according to such a designated column address and designated access size. As a result, the continuity of the read / write data can be ensured, and the burst stop command can be issued accurately in association with the data read.

この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。 The above object, other objects, features and advantages of the present invention will become more apparent from the following detailed description of embodiments with reference to the drawings.

図１を参照して、この実施例のディジタルカメラ１０は、光学レンズ１２を含む。被写界の光学像は、光学レンズ１２を経てイメージセンサ１４の撮像面に照射される。撮像面では、光電変換によって被写界の光学像に対応する電荷つまり生画像信号が生成される。 Referring to FIG. 1, a digital camera 10 of this embodiment includes an optical lens 12. The optical image of the object scene is irradiated on the imaging surface of the image sensor 14 through the optical lens 12. On the imaging surface, a charge corresponding to the optical image of the object scene, that is, a raw image signal is generated by photoelectric conversion.

電源が投入されると、スルー画像処理つまり被写界のリアルタイム動画像をＬＣＤモニタ３０に表示する処理が実行される。ＣＰＵ３８はまず、露光処理および読み出し処理の繰り返しをＴＧ／ＳＧ１８に命令する。ＴＧ／ＳＧ１８は、イメージセンサ１４の露光とこれによって生成された生画像信号の読み出しとを繰り返し実行する。露光処理および読み出し処理は、１／３０秒毎に発生する垂直同期信号に応答して実行される。これによって、被写界の光学像に対応する生画像信号が、３０ｆｐｓのフレームレートでイメージセンサ１４から出力される。 When the power is turned on, through image processing, that is, processing for displaying a real-time moving image of the object scene on the LCD monitor 30 is executed. First, the CPU 38 instructs the TG / SG 18 to repeat the exposure process and the read process. The TG / SG 18 repeatedly executes the exposure of the image sensor 14 and the reading of the raw image signal generated thereby. The exposure process and the readout process are executed in response to a vertical synchronization signal generated every 1/30 seconds. As a result, a raw image signal corresponding to the optical image of the object scene is output from the image sensor 14 at a frame rate of 30 fps.

出力された各フレームの生画像信号は、カメラ処理回路１６によって所定のカメラ処理を施され、これによってＹＵＶ形式の画像データが生成される。生成された各フレームの画像データは、バッファ回路２０のメモリエリア２０ｍに一時的に蓄積される。 The output raw image signal of each frame is subjected to predetermined camera processing by the camera processing circuit 16, thereby generating YUV format image data. The generated image data of each frame is temporarily stored in the memory area 20m of the buffer circuit 20.

バッファ回路２０は、こうしてメモリエリア２０ｍに蓄積される画像データをＳＤＲＡＭ２４に書き込むべく、リクエスト情報をメモリ制御回路２２に向けて周期的に発行する。メモリ制御回路２２から承認信号ＡＣＫが返送されると、バッファ回路２０は、メモリエリア２０ｍに蓄積された画像データの一部をメモリ制御回路２２に向けて出力する。出力された画像データは、メモリ制御回路２２によってＳＤＲＡＭ２４に書き込まれる。 The buffer circuit 20 periodically issues request information to the memory control circuit 22 in order to write the image data stored in the memory area 20m in the SDRAM 24. When the approval signal ACK is returned from the memory control circuit 22, the buffer circuit 20 outputs a part of the image data stored in the memory area 20m to the memory control circuit 22. The output image data is written into the SDRAM 24 by the memory control circuit 22.

なお、ＳＤＲＡＭ２４はＤＤＲ型であり、クロックの立ち上がりおよび立ち下がりの各々で１ワードのデータアクセスが実行される。 The SDRAM 24 is a DDR type, and one word of data access is executed at each rising edge and falling edge of the clock.

バッファ回路２６は、スルー画像をＬＣＤモニタ３０に表示するべく、リクエスト情報をメモリ制御回路２２に向けて周期的に発行する。メモリ制御回路２２は、このリクエスト情報を承認したとき、承認信号ＡＣＫをバッファ回路２６に返送し、かつＳＤＲＡＭ２４に格納された画像データの一部を読み出す。バッファ回路２６は、承認信号ＡＣＫに続いてメモリ制御回路２２から出力された画像データをメモリエリア２６ｍに蓄積する。 The buffer circuit 26 periodically issues request information to the memory control circuit 22 in order to display the through image on the LCD monitor 30. When the memory control circuit 22 approves the request information, it returns an approval signal ACK to the buffer circuit 26 and reads a part of the image data stored in the SDRAM 24. The buffer circuit 26 stores the image data output from the memory control circuit 22 following the approval signal ACK in the memory area 26m.

ビデオエンコーダ２８は、こうしてメモリエリア２６ｍに蓄積された画像データを読み出し、読み出された画像データをコンポジットビデオ信号に変換する。変換されたコンポジットビデオ信号はＬＣＤモニタ３０に与えられ、この結果、３０ｆｐｓのフレームレートを有するスルー画像が画面に表示される。 The video encoder 28 reads out the image data stored in the memory area 26m in this way, and converts the read image data into a composite video signal. The converted composite video signal is applied to the LCD monitor 30. As a result, a through image having a frame rate of 30 fps is displayed on the screen.

キー入力装置４０によって記録操作が実行されると、ＣＰＵ３８は、１回の本露光と１回の全画素読み出しとをＴＧ／ＳＧ１８に命令する。ＴＧ／ＳＧ１８は、イメージセンサ１４の本露光とこれによって生成された生画像信号の全画素読み出しとを１回ずつ実行する。これによって、被写界の光学像に対応する高解像度の生画像信号がイメージセンサ１４から出力される。出力された生画像信号は、カメラ処理回路１６によってＹＵＶ形式の静止画像データに変換される。変換された静止画像データは、上述と同様、バッファ回路２０およびメモリ制御回路２２を経てＳＤＲＡＭ２４に書き込まれる。 When a recording operation is executed by the key input device 40, the CPU 38 instructs the TG / SG 18 to perform one main exposure and one full pixel readout. The TG / SG 18 executes main exposure of the image sensor 14 and readout of all pixels of the raw image signal generated thereby once. As a result, a high-resolution raw image signal corresponding to the optical image of the object scene is output from the image sensor 14. The output raw image signal is converted into still image data in the YUV format by the camera processing circuit 16. The converted still image data is written into the SDRAM 24 through the buffer circuit 20 and the memory control circuit 22 as described above.

ＣＰＵ３８はまた、ＪＰＥＧエンコーダ３４およびＩ／Ｆ４２を起動する。バッファ回路３２は、静止画像データをＪＰＥＧエンコーダ３４に与えるべく、リクエスト情報をメモリ制御回路２２に向けて周期的に発行する。メモリ制御回路２２は、このリクエスト情報を承認したとき、承認信号ＡＣＫをバッファ回路３２に返送し、かつＳＤＲＡＭ２４に格納された静止画像データの一部を読み出す。バッファ回路３２は、承認信号ＡＣＫに続いてメモリ制御回路２２から出力された静止画像データをメモリエリア３２ｍに蓄積する。 The CPU 38 also activates the JPEG encoder 34 and the I / F 42. The buffer circuit 32 periodically issues request information to the memory control circuit 22 in order to provide still image data to the JPEG encoder 34. When the memory control circuit 22 approves the request information, the memory control circuit 22 returns an approval signal ACK to the buffer circuit 32 and reads a part of the still image data stored in the SDRAM 24. The buffer circuit 32 stores the still image data output from the memory control circuit 22 following the approval signal ACK in the memory area 32m.

ＪＰＥＧエンコーダ３４は、メモリエリア３２ｍに蓄積された静止画像データを読み出し、読み出された静止画像データをＪＰＥＧ方式で圧縮し、そして圧縮静止画像データをバッファ回路３６のメモリエリア３６ｍに書き込む。 The JPEG encoder 34 reads the still image data stored in the memory area 32m, compresses the read still image data by the JPEG method, and writes the compressed still image data to the memory area 36m of the buffer circuit 36.

バッファ回路３６は、メモリエリア３６ｍに蓄積された圧縮静止画像データをＳＤＲＡＭ２４に書き込むべく、リクエスト情報をメモリ制御回路２２に向けて周期的に発行する。メモリ制御回路２２から承認信号ＡＣＫが返送されると、バッファ回路３６は、メモリエリア３６ｍに蓄積された圧縮静止画像データの一部をメモリ制御回路２２に向けて出力する。出力された圧縮静止画像データは、メモリ制御回路２２によってＳＤＲＡＭ２４に書き込まれる。 The buffer circuit 36 periodically issues request information to the memory control circuit 22 in order to write the compressed still image data stored in the memory area 36m to the SDRAM 24. When the approval signal ACK is returned from the memory control circuit 22, the buffer circuit 36 outputs a part of the compressed still image data stored in the memory area 36m to the memory control circuit 22. The output compressed still image data is written into the SDRAM 24 by the memory control circuit 22.

Ｉ／Ｆ４２は、圧縮静止画像データを記録媒体４４に記録するべく、リクエスト情報をメモリ制御回路２２に向けて周期的に発行する。メモリ制御回路２２は、このリクエスト情報を承認したとき、承認信号ＡＣＫをＩ／Ｆ４２に返送し、かつＳＤＲＡＭ２４に格納された圧縮静止画像データの一部を読み出す。Ｉ／Ｆ４２は、承認信号ＡＣＫに続いてメモリ制御回路２２から出力された圧縮静止画像データをメモリエリア４２ｍに蓄積する。蓄積された静止画像データはその後、記録媒体４４に記録される。 The I / F 42 periodically issues request information to the memory control circuit 22 in order to record the compressed still image data in the recording medium 44. When the memory control circuit 22 approves the request information, it returns an approval signal ACK to the I / F 42 and reads out a part of the compressed still image data stored in the SDRAM 24. The I / F 42 accumulates the compressed still image data output from the memory control circuit 22 following the approval signal ACK in the memory area 42m. The accumulated still image data is then recorded on the recording medium 44.

メモリ制御回路２２は、図２に示すように構成される。バッファ回路２０，２６，３２，３６およびＩ／Ｆ４２の各々から出力されるリクエスト情報は、“データ書き込み”または“データ読み出し”を示すアクセス態様情報および出力元を識別する識別情報が記述されたＲＥＱ情報と、ＸＹ座標系の仮想開始アドレス値（Ｘｓ，Ｙｓ）が記述されたアドレス情報と、書き込みデータまたは読み出しデータのサイズを示すサイズ値ＳＺが記述されたサイズ情報とを含む。ＲＥＱ情報は調停回路２２ｃに与えられ、アドレス情報はアドレス選択回路２２ｅに与えられ、そしてサイズ情報はサイズ選択回路２２ｆに与えられる。なお、サイズ値ＳＺはワード数で表現される。 The memory control circuit 22 is configured as shown in FIG. Request information output from each of the buffer circuits 20, 26, 32, 36 and the I / F 42 includes REQ in which access mode information indicating "data write" or "data read" and identification information for identifying an output source are described. Information, address information in which a virtual start address value (Xs, Ys) in the XY coordinate system is described, and size information in which a size value SZ indicating the size of write data or read data is described. The REQ information is given to the arbitration circuit 22c, the address information is given to the address selection circuit 22e, and the size information is given to the size selection circuit 22f. The size value SZ is expressed by the number of words.

調停回路２２ｃは、与えられたＲＥＱ情報の中から優先度が最も高いＲＥＱ情報を選択し、選択されたＲＥＱ情報の出力元に承認信号ＡＣＫを返送する。調停回路２２ｃはまた、選択されたＲＥＱ情報に対応するアドレス情報の選択をアドレス選択回路２２ｅに命令し、選択されたＲＥＱ情報に対応するサイズ情報の選択をサイズ選択回路２２ｆに命令し、そして選択されたＲＥＱ情報に記述されたアクセス態様情報に従うアクセス動作をメモリアクセス回路２２ｄおよびアドレス変換／出力回路２２ｇに命令する。 The arbitration circuit 22c selects the REQ information with the highest priority from the given REQ information, and returns an acknowledgment signal ACK to the output source of the selected REQ information. The arbitration circuit 22c also instructs the address selection circuit 22e to select address information corresponding to the selected REQ information, instructs the size selection circuit 22f to select size information corresponding to the selected REQ information, and selects The memory access circuit 22d and the address conversion / output circuit 22g are instructed to perform an access operation according to the access mode information described in the REQ information.

アドレス選択回路２２ｅは、与えられたアドレス情報の中から命令に従うアドレス情報を選択し、選択されたアドレス情報をアドレス変換／出力回路２２ｇに与える。同様に、サイズ選択回路２２ｆは、与えられたサイズ情報の中から命令に従うサイズ情報を選択し、選択されたサイズ情報をアドレス変換／出力回路２２ｇに与える。 The address selection circuit 22e selects address information according to the instruction from the given address information, and provides the selected address information to the address conversion / output circuit 22g. Similarly, the size selection circuit 22f selects size information according to the instruction from the given size information, and provides the selected size information to the address conversion / output circuit 22g.

アドレス変換／出力回路２２ｇは、与えられたアドレス情報が示す仮想開始アドレス値（Ｘｓ，Ｙｓ）を所定の演算式を用いて実開始アドレス値（Ｒｓ，Ｃｓ）に変換する。“Ｒｓ”はアクセスを開始するロウアドレスのアドレス値を示し、“Ｃｓ”はアクセスを開始するカラムアドレスのアドレス値を示す。 The address conversion / output circuit 22g converts the virtual start address value (Xs, Ys) indicated by the given address information into an actual start address value (Rs, Cs) using a predetermined arithmetic expression. “Rs” indicates an address value of a row address at which access is started, and “Cs” indicates an address value of a column address at which access is started.

アドレス変換／出力回路２２ｇは、算出されたカラムアドレス値Ｃｓが奇数値を示すとき、このカラムアドレス値Ｃｓを“Ｃｓ−１”つまり偶数値に変更する。アドレス変換／出力回路２２ｇはさらに、カラムアドレス値Ｃｓの変更に対応して、サイズ情報が示すサイズ値ＳＺを“ＳＺ＋１”に変更する。サイズ値ＳＺは、カラムアドレス値Ｃｓの減少量に相当する数値だけ増大される。アドレス変換／出力回路２２ｇはまた、サイズ値ＳＺが奇数値を示すとき、このサイズ値ＳＺを“ＳＺ＋１”つまり偶数値に変更する。 When the calculated column address value Cs indicates an odd value, the address conversion / output circuit 22g changes the column address value Cs to “Cs−1”, that is, an even value. The address conversion / output circuit 22g further changes the size value SZ indicated by the size information to “SZ + 1” in response to the change of the column address value Cs. The size value SZ is increased by a numerical value corresponding to the decrease amount of the column address value Cs. The address conversion / output circuit 22g also changes the size value SZ to “SZ + 1”, that is, an even value when the size value SZ indicates an odd value.

データ読み出し時は、カラムアドレス値Ｃｓおよび／またはサイズ値ＳＺの変更に起因して、ＳＤＲＡＭ２４から読み出されるデータに所望のデータと異なる無効データが含まれる。また、データ書き込み時は、カラムアドレス値Ｃｓおよび／またはサイズ値ＳＺの変更に起因して、ＳＤＲＡＭ２４への無効データの書き込みが指示される。かかる事態を踏まえて、アドレス変換／出力回路２２ｇは、データ読み出し時に無効データを識別する無効データ識別情報を読み出し要求元の回路に出力し、データ書き込み時に無効データをマスクするデータマスク信号をＳＤＲＡＭ２４に出力する。 At the time of data reading, invalid data different from desired data is included in the data read from the SDRAM 24 due to the change of the column address value Cs and / or the size value SZ. At the time of data writing, writing of invalid data to the SDRAM 24 is instructed due to the change of the column address value Cs and / or the size value SZ. In consideration of such a situation, the address conversion / output circuit 22g outputs invalid data identification information for identifying invalid data at the time of data reading to the read request source circuit, and a data mask signal for masking invalid data at the time of data writing to the SDRAM 24. Output.

ＳＤＲＡＭ２４に設定されたバースト長は“８”である。カラムアドレス値Ｃｓは、“Ｃｓ”→“Ｃｓ＋８”→“Ｃｓ＋１６”→…の要領で８ワードアクセス毎に更新される。ロウアドレス値Ｒｓは、同じ値を維持する。アドレス変換／出力回路２２ｇは、かかるアドレス値を有するロウアドレスおよびカラムアドレスをＳＤＲＡＭ２４に向けて出力する。まずロウアドレスが出力され、続いてカラムアドレスが８ワードアクセス毎に出力される。 The burst length set in the SDRAM 24 is “8”. The column address value Cs is updated every 8 word accesses in the manner of “Cs” → “Cs + 8” → “Cs + 16” →. The row address value Rs maintains the same value. The address conversion / output circuit 22g outputs a row address and a column address having such an address value to the SDRAM 24. First, a row address is output, and then a column address is output every 8 word accesses.

メモリアクセス回路２２ｄは、アドレス変換／出力回路２２ｇからロウアドレスが出力されるタイミングでＲＡＳ(Row Address Strobe)信号とアクティブコマンドとを出力し、アドレス変換／出力回路２２ｇからカラムアドレスが出力されるタイミングでＣＡＳ(Column Address Strobe)信号と書き込み／読み出しコマンドを出力する。 The memory access circuit 22d outputs a RAS (Row Address Strobe) signal and an active command at a timing when a row address is output from the address conversion / output circuit 22g, and a timing at which a column address is output from the address conversion / output circuit 22g. To output a CAS (Column Address Strobe) signal and a write / read command.

メモリアクセス回路２２ｄはまた、アクセス態様がデータ読み出しのとき、サイズ値ＳＺに相当する期間が経過した時点でバーストストップコマンドを出力する。バーストストップコマンドは、データ読み出しを停止するためのコマンドであり、クロックの立ち上がりタイミングで発行される。 The memory access circuit 22d also outputs a burst stop command when a period corresponding to the size value SZ has elapsed when the access mode is data read. The burst stop command is a command for stopping data reading, and is issued at the rising edge of the clock.

メモリアクセス回路２２ｄはさらに、データ書き込みを行うとき３ステートバッファ２２ａを能動化し、データ読み出しを行うとき３ステートバッファ２２ｂを能動化する。 The memory access circuit 22d further activates the 3-state buffer 22a when data is written and activates the 3-state buffer 22b when data is read.

この結果、データ読み出し時は、実開始アドレス値（Ｒｓ，Ｃｓ）を基準として連続する複数のアドレスから、サイズ値ＳＺに相当する画像データが読み出される。読み出された画像データは、３ステートバッファ２２ｂを介してバッファ回路２６，３２またはＩ／Ｆ４２に与えられる。無効データ識別情報は、アドレス変換／出力回路２２ｇからバッファ回路２６，３２またはＩ／Ｆ４２に出力される。画像データの読み出しを要求したバッファ回路２６，３２またはＩ／Ｆ４２は、読み出された画像データを無効データ識別情報に基づいて的確に処理する。 As a result, at the time of data reading, image data corresponding to the size value SZ is read from a plurality of continuous addresses based on the actual start address values (Rs, Cs). The read image data is supplied to the buffer circuits 26 and 32 or the I / F 42 via the three-state buffer 22b. The invalid data identification information is output from the address conversion / output circuit 22g to the buffer circuits 26, 32 or the I / F 42. The buffer circuit 26 or 32 or the I / F 42 that has requested the reading of the image data accurately processes the read image data based on the invalid data identification information.

データ書き込みのためにバッファ回路２０または３６から出力された画像データは、３ステートバッファ２２ａを介してＳＤＲＡＭ２４に与えられ、実開始アドレス値（Ｒｓ，Ｃｓ）を基準として連続する複数のアドレスに書き込まれる。無効データをマスクするデータマスク信号は、上述のようにアドレス変換／出力回路２２ｇからＳＤＲＡＭ２４に出力される。この結果、画像データは所望のアドレスに的確に書き込まれる。 The image data output from the buffer circuit 20 or 36 for data writing is given to the SDRAM 24 via the three-state buffer 22a, and written to a plurality of consecutive addresses with reference to the actual start address values (Rs, Cs). . A data mask signal for masking invalid data is output from the address conversion / output circuit 22g to the SDRAM 24 as described above. As a result, the image data is accurately written at a desired address.

なお、メモリアクセス回路２２ｄは、アドレス変換／出力回路２２ｇとの間で同期を確立するために、後述するデータ先頭フラグおよびリード範囲情報を出力する。リード範囲情報は、データ読み出しを行うときだけ出力される。 The memory access circuit 22d outputs a data head flag and read range information, which will be described later, in order to establish synchronization with the address conversion / output circuit 22g. The read range information is output only when data is read.

アドレス変換／出力回路２２ｇは、具体的には図３に示す動作を行う。まずステップＳ１で、仮想開始アドレス値（Ｘｓ，Ｙｓ）およびサイズ値ＳＺをアドレス選択回路２２ｅおよびサイズ選択回路２２ｆから取り込む。ステップＳ３では、取り込まれた仮想開始アドレス値（Ｘｓ，Ｙｓ）を所定の演算式に従って実開始アドレス値（Ｒｓ，Ｃｓ）に変換する。 Specifically, the address conversion / output circuit 22g performs the operation shown in FIG. First, in step S1, the virtual start address value (Xs, Ys) and the size value SZ are fetched from the address selection circuit 22e and the size selection circuit 22f. In step S3, the fetched virtual start address value (Xs, Ys) is converted into an actual start address value (Rs, Cs) according to a predetermined arithmetic expression.

ステップＳ５では、カラムアドレス値Ｃｓが奇数値であるか否かを判別する。ＮＯであれば、そのままステップＳ１１に進む。ＹＥＳであれば、ステップＳ７でカラムアドレス値Ｃｓから“１”を引き算し、ステップＳ９でサイズ値ＳＺに“１”を加算し、その後にステップＳ１１に進む。ステップＳ１１では、サイズ値ＳＺが奇数値であるか否かを判別し、ＮＯであればそのままステップＳ１５に進む一方、ＹＥＳであればステップＳ１３でサイズ値ＳＺに“１”を加算してからステップＳ１５に進む。 In step S5, it is determined whether or not the column address value Cs is an odd value. If NO, the process proceeds to step S11 as it is. If YES, "1" is subtracted from the column address value Cs in step S7, "1" is added to the size value SZ in step S9, and then the process proceeds to step S11. In step S11, it is determined whether or not the size value SZ is an odd value. If NO, the process proceeds to step S15 as it is. If YES, “1” is added to the size value SZ in step S13 and then step S13 is performed. Proceed to S15.

ステップＳ１５では、今回のアクセス態様が“データ書き込み”であるか否かを判別する。今回のアクセス態様が“データ読み出し”であればステップＳ１７に進み、今回のアクセス要求が“データ書き込み”であればステップＳ１９に進む。ステップＳ１７では、ステップＳ７，Ｓ９またはＳ１３の処理を踏まえた無効データ識別情報を作成し、作成された無効データ識別情報を読み出し要求元の回路に出力する。ステップＳ１９では、ステップＳ７，Ｓ９またはＳ１３の処理を踏まえたデータマスク信号を作成し、作成されたデータマスク信号をＳＤＲＡＭ２４に出力する。 In step S15, it is determined whether or not the current access mode is “data write”. If the current access mode is “data read”, the process proceeds to step S17. If the current access request is “data write”, the process proceeds to step S19. In step S17, invalid data identification information based on the processing in step S7, S9, or S13 is created, and the created invalid data identification information is read and output to the request source circuit. In step S19, a data mask signal based on the processing in step S7, S9, or S13 is created, and the created data mask signal is output to the SDRAM 24.

ステップＳ１７またはＳ１９の処理が完了すると、ステップＳ２１でアドレス生成処理を実行する。ロウアドレス値Ｒｓは同じ値を維持する一方、カラムアドレス値Ｃｓは“Ｃｓ”→“Ｃｓ＋８”→“Ｃｓ＋１６”→…の要領で８ワードアクセス毎に更新される。 When the process of step S17 or S19 is completed, an address generation process is executed in step S21. While the row address value Rs maintains the same value, the column address value Cs is updated every 8 word accesses in the manner of “Cs” → “Cs + 8” → “Cs + 16” →.

ステップＳ１で取得したサイズ値ＳＺが“１４”で、ステップＳ３で求められたカラムアドレス値Ｃｓが“１”である場合、データ読み出し動作は図４（Ａ）〜図４（Ｄ）に示す要領で実行される。カラムアドレス値ＣｓはステップＳ７の処理によって“０”に変更され、サイズ値ＳＺはステップＳ９およびＳ１３の処理によって“１６”に変更される。 When the size value SZ acquired in step S1 is “14” and the column address value Cs obtained in step S3 is “1”, the data read operation is performed as shown in FIG. 4 (A) to FIG. 4 (D). Is executed. The column address value Cs is changed to “0” by the process of step S7, and the size value SZ is changed to “16” by the processes of steps S9 and S13.

カラムアドレス“０”は、クロックの立ち上がりに応答して、読み出しコマンドとともに出力される。カラムアドレス“０”の出力から８ワードアクセスに相当する期間が経過すると、カラムアドレス“８”が読み出しコマンドとともに出力される。カラムアドレス“０”の出力から１６ワードアクセスに相当する期間が経過すると、バーストストップコマンドが出力される。これによって、カラムアドレス“０”〜“１５”に格納された１６ワードの画像データが読み出される。このときに作成される無効データ識別情報は、カラムアドレス“０”および“１５”からのデータ読み出しに対応してアクティブとなる。 The column address “0” is output together with the read command in response to the rising edge of the clock. When a period corresponding to 8-word access elapses from the output of the column address “0”, the column address “8” is output together with the read command. When a period corresponding to 16 word access elapses from the output of the column address “0”, a burst stop command is output. As a result, 16-word image data stored in the column addresses “0” to “15” are read out. The invalid data identification information created at this time becomes active corresponding to data reading from the column addresses “0” and “15”.

ステップＳ１で取得したサイズ値ＳＺが“１３”で、ステップＳ３で求められたカラムアドレス値Ｃｓが“１”である場合、データ読み出し動作は図５（Ａ）〜図５（Ｄ）に示す要領で実行される。カラムアドレス値ＣｓはステップＳ７の処理によって“０”に変更され、サイズ値ＳＺはステップＳ９の処理によって“１４”に変更される。 When the size value SZ obtained in step S1 is “13” and the column address value Cs obtained in step S3 is “1”, the data read operation is performed as shown in FIG. 5 (A) to FIG. 5 (D). Is executed. The column address value Cs is changed to “0” by the process of step S7, and the size value SZ is changed to “14” by the process of step S9.

カラムアドレス“０”は、クロックの立ち上がりに応答して、読み出しコマンドとともに出力される。カラムアドレス“０”の出力から８ワードアクセスに相当する期間が経過すると、カラムアドレス“８”が読み出しコマンドとともに出力される。カラムアドレス“０”の出力から１４ワードアクセスに相当する期間が経過すると、バーストストップコマンドが出力される。これによって、カラムアドレス“０”〜“１３”に格納された１４ワードの画像データが読み出される。このときに作成される無効データ識別情報は、カラムアドレス“０”からのデータ読み出しに対応してアクティブとなる。 The column address “0” is output together with the read command in response to the rising edge of the clock. When a period corresponding to 8-word access elapses from the output of the column address “0”, the column address “8” is output together with the read command. When a period corresponding to 14 word access elapses from the output of the column address “0”, a burst stop command is output. As a result, the image data of 14 words stored in the column addresses “0” to “13” are read out. The invalid data identification information created at this time becomes active corresponding to the data read from the column address “0”.

ステップＳ１で取得したサイズ値ＳＺが“１４”で、ステップＳ３で求められたカラムアドレス値Ｃｓが“０”である場合、データ読み出し動作は図６（Ａ）〜図６（Ｄ）に示す要領で実行される。このとき、カラムアドレス値Ｃｓおよびサイズ値ＳＺの変更処理は省略される。 When the size value SZ acquired in step S1 is “14” and the column address value Cs obtained in step S3 is “0”, the data read operation is performed as shown in FIG. 6 (A) to FIG. 6 (D). Is executed. At this time, the process of changing the column address value Cs and the size value SZ is omitted.

カラムアドレス“０”は、クロックの立ち上がりに応答して、読み出しコマンドとともに出力される。カラムアドレス“０”の出力から８ワードアクセスに相当する期間が経過すると、カラムアドレス“８”が読み出しコマンドとともに出力される。カラムアドレス“０”の出力から１４ワードアクセスに相当する期間が経過すると、バーストストップコマンドが出力される。これによって、カラムアドレス“０”〜“１３”に格納された１４ワードの画像データが読み出される。このときに作成される無効データ識別情報は、ネガティブを維持する。 The column address “0” is output together with the read command in response to the rising edge of the clock. When a period corresponding to 8-word access elapses from the output of the column address “0”, the column address “8” is output together with the read command. When a period corresponding to 14 word access elapses from the output of the column address “0”, a burst stop command is output. As a result, the image data of 14 words stored in the column addresses “0” to “13” are read out. The invalid data identification information created at this time remains negative.

ステップＳ１で取得したサイズ値ＳＺが“１３”で、ステップＳ３で求められたカラムアドレス値Ｃｓが“０”である場合、データ読み出し動作は図７（Ａ）〜図７（Ｄ）に示す要領で実行される。カラムアドレス値Ｃｓの変更処理は省略される一方、サイズ値ＳＺはステップＳ１３の処理によって“１４”に変更される。 When the size value SZ obtained in step S1 is “13” and the column address value Cs obtained in step S3 is “0”, the data read operation is performed as shown in FIG. 7 (A) to FIG. 7 (D). Is executed. While the process of changing the column address value Cs is omitted, the size value SZ is changed to “14” by the process of step S13.

カラムアドレス“０”は、クロックの立ち上がりに応答して、読み出しコマンドとともに出力される。カラムアドレス“０”の出力から８ワードアクセスに相当する期間が経過すると、カラムアドレス“８”が読み出しコマンドとともに出力される。カラムアドレス“０”の出力から１４ワードアクセスに相当する期間が経過すると、バーストストップコマンドが出力される。これによって、カラムアドレス“０”〜“１３”に格納された１４ワードの画像データが読み出される。このときに作成される無効データ識別情報は、カラムアドレス“１３”からのデータ読み出しに対応してアクティブとなる。 The column address “0” is output together with the read command in response to the rising edge of the clock. When a period corresponding to 8-word access elapses from the output of the column address “0”, the column address “8” is output together with the read command. When a period corresponding to 14 word access elapses from the output of the column address “0”, a burst stop command is output. As a result, the image data of 14 words stored in the column addresses “0” to “13” are read out. The invalid data identification information created at this time becomes active in response to data reading from the column address “13”.

ステップＳ１で取得したサイズ値ＳＺが“１４”で、ステップＳ３で求められたカラムアドレス値Ｃｓが“１”である場合、データ書き込み動作は図８（Ａ）〜図８（Ｅ）に示す要領で実行される。カラムアドレス値ＣｓはステップＳ７の処理によって“０”に変更され、サイズ値ＳＺはステップＳ９およびＳ１３の処理によって“１６”に変更される。 When the size value SZ obtained in step S1 is “14” and the column address value Cs obtained in step S3 is “1”, the data write operation is performed according to the procedure shown in FIGS. 8A to 8E. Is executed. The column address value Cs is changed to “0” by the process of step S7, and the size value SZ is changed to “16” by the processes of steps S9 and S13.

カラムアドレス“０”は、クロックの立ち上がりに応答して、書き込みコマンドとともに出力される。カラムアドレス“０”の出力から８ワードアクセスに相当する期間が経過すると、カラムアドレス“８”が書き込みコマンドとともに出力される。データマスク信号は、カラムアドレス“０”および“１５”へのデータ書き込みに対応してアクティブとなる。これによって、１４ワードの画像データがカラムアドレス“１”〜“１４”に書き込まれる。 The column address “0” is output together with the write command in response to the rising edge of the clock. When a period corresponding to 8-word access elapses from the output of the column address “0”, the column address “8” is output together with the write command. The data mask signal becomes active in response to data writing to the column addresses “0” and “15”. As a result, 14-word image data is written to the column addresses “1” to “14”.

ステップＳ１で取得したサイズ値ＳＺが“１３”で、ステップＳ３で求められたカラムアドレス値Ｃｓが“１”である場合、データ書き込み動作は図９（Ａ）〜図９（Ｅ）に示す要領で実行される。カラムアドレス値ＣｓはステップＳ７の処理によって“０”に変更され、サイズ値ＳＺはステップＳ９の処理によって“１４”に変更される。 When the size value SZ obtained in step S1 is “13” and the column address value Cs obtained in step S3 is “1”, the data write operation is performed as shown in FIG. 9 (A) to FIG. 9 (E). Is executed. The column address value Cs is changed to “0” by the process of step S7, and the size value SZ is changed to “14” by the process of step S9.

カラムアドレス“０”は、クロックの立ち上がりに応答して、書き込みコマンドとともに出力される。カラムアドレス“０”の出力から８ワードアクセスに相当する期間が経過すると、カラムアドレス“８”が書き込みコマンドとともに出力される。データマスク信号は、カラムアドレス“０”へのデータ書き込みに対応してアクティブとなる。これによって、１３ワードの画像データがカラムアドレス“１”〜“１３”に書き込まれる。 The column address “0” is output together with the write command in response to the rising edge of the clock. When a period corresponding to 8-word access elapses from the output of the column address “0”, the column address “8” is output together with the write command. The data mask signal becomes active in response to data writing to the column address “0”. As a result, 13-word image data is written to the column addresses “1” to “13”.

ステップＳ１で取得したサイズ値ＳＺが“１４”で、ステップＳ３で求められたカラムアドレス値Ｃｓが“０”である場合、データ書き込み動作は図１０（Ａ）〜図１０（Ｅ）に示す要領で実行される。このとき、カラムアドレス値Ｃｓおよびサイズ値ＳＺの変更処理は省略される。 When the size value SZ obtained in step S1 is “14” and the column address value Cs obtained in step S3 is “0”, the data write operation is performed according to the procedure shown in FIGS. 10 (A) to 10 (E). Is executed. At this time, the process of changing the column address value Cs and the size value SZ is omitted.

カラムアドレス“０”は、クロックの立ち上がりに応答して、書き込みコマンドとともに出力される。カラムアドレス“０”の出力から８ワードアクセスに相当する期間が経過すると、カラムアドレス“８”が書き込みコマンドとともに出力される。このとき、データマスク信号は、カラムアドレス“０”〜“１３”のいずれへのデータ書き込みに対してもネガティブを維持する。これによって、１４ワードの画像データがカラムアドレス“０”〜“１３”に書き込まれる。 The column address “0” is output together with the write command in response to the rising edge of the clock. When a period corresponding to 8-word access elapses from the output of the column address “0”, the column address “8” is output together with the write command. At this time, the data mask signal remains negative for data writing to any of the column addresses “0” to “13”. As a result, 14-word image data is written to column addresses “0” to “13”.

ステップＳ１で取得したサイズ値ＳＺが“１３”で、ステップＳ３で求められたカラムアドレス値Ｃｓが“０”である場合、データ書き込み動作は図１１（Ａ）〜図１１（Ｅ）に示す要領で実行される。カラムアドレス値Ｃｓの変更処理は省略される一方、サイズ値ＳＺはステップＳ１３の処理によって“１４”に変更される。 When the size value SZ obtained in step S1 is “13” and the column address value Cs obtained in step S3 is “0”, the data write operation is performed as shown in FIG. 11 (A) to FIG. 11 (E). Is executed. While the process of changing the column address value Cs is omitted, the size value SZ is changed to “14” by the process of step S13.

カラムアドレス“０”は、クロックの立ち上がりに応答して、書き込みコマンドとともに出力される。カラムアドレス“０”の出力から８ワードアクセスに相当する期間が経過すると、カラムアドレス“８”が書き込みコマンドとともに出力される。データマスク信号は、カラムアドレス“１３”へのデータ書き込みに対応してアクティブとなる。これによって、１３ワードの画像データがカラムアドレス“０”〜“１２”に書き込まれる。 The column address “0” is output together with the write command in response to the rising edge of the clock. When a period corresponding to 8-word access elapses from the output of the column address “0”, the column address “8” is output together with the write command. The data mask signal becomes active in response to data writing to the column address “13”. As a result, 13-word image data is written to column addresses “0” to “12”.

以上の説明から分かるように、アドレス変換／出力回路２２ｇは、指定されたカラムアドレスのアドレス値Ｃｓが奇数値であるか否かを判別する(S5)。この判別結果が肯定的であれば、指定されたカラムアドレスのアドレス値Ｃｓが偶数値に変更される(S7)。指定されたアクセスサイズのサイズ値ＳＺは、アドレス値Ｃｓの変更量に対応して変更される(S9)。指定されたアクセスサイズのサイズ値ＳＺが奇数値であるか否かは、アドレス値Ｃｓの判別処理の後に判別される(S11)。この判別結果が肯定的であれば、指定されたアクセスサイズのサイズ値ＳＺが偶数値に変更される(S13)。 As can be seen from the above description, the address conversion / output circuit 22g determines whether or not the address value Cs of the designated column address is an odd value (S5). If the determination result is affirmative, the address value Cs of the designated column address is changed to an even value (S7). The size value SZ of the designated access size is changed according to the change amount of the address value Cs (S9). Whether or not the size value SZ of the designated access size is an odd value is determined after determining the address value Cs (S11). If the determination result is affirmative, the size value SZ of the designated access size is changed to an even value (S13).

したがって、指定カラムアドレスのアドレス値Ｃｓおよび指定アクセスサイズのサイズ値ＳＺは、いずれも偶数値を示す。ＤＤＲ型のＳＤＲＡＭ２４は、このような指定カラムアドレスおよび指定アクセスサイズに従ってアクセスされる。これによって、読み出し／書き込みデータの連続性を確保でき、さらにデータ読み出しに関連してバーストストップコマンドを的確に発行することができる。 Accordingly, both the address value Cs of the designated column address and the size value SZ of the designated access size indicate even values. The DDR type SDRAM 24 is accessed according to such a designated column address and designated access size. As a result, the continuity of the read / write data can be ensured, and the burst stop command can be issued accurately in association with the data read.

また、アドレス値Ｃｓおよび／またはサイズ値ＳＺの変更に起因して、無効データが読み出され、あるいは無効データの書き込み指示が発生することを考慮して、データ読み出し時には無効データ識別情報がアドレス変換／出力回路２２ｇから読み出し要求元の回路に出力され、データ書き込み時には無効データをマスクするデータマスク信号がＳＤＲＡＭ２４に与えられる。 Also, in consideration of the fact that invalid data is read or invalid data write instructions are generated due to the change of the address value Cs and / or the size value SZ, invalid data identification information is address-converted at the time of data reading. / Output circuit 22g outputs to read request source circuit, and a data mask signal for masking invalid data is applied to SDRAM 24 at the time of data writing.

この結果、要求元の回路は、読み出されたデータに対して的確な処理を実行することができる。また、ＳＤＲＡＭ２４は、所望のデータを的確に書き込むことができる。 As a result, the request source circuit can execute an accurate process on the read data. The SDRAM 24 can accurately write desired data.

なお、この実施例では、アドレス値Ｃｓまたはサイズ値ＳＺを奇数値から偶数値に変更するために“１”を減算または加算するようにしているが、“１”に代えて“３”または“５”のような奇数値を減算または加算するようにしてもよい。 In this embodiment, “1” is subtracted or added in order to change the address value Cs or the size value SZ from an odd value to an even value, but “3” or “ An odd value such as 5 ″ may be subtracted or added.

図２に示すアドレス変換／出力回路２２ｇは、詳しくは図１２〜図１４に示すように構成される。 The address conversion / output circuit 22g shown in FIG. 2 is configured in detail as shown in FIGS.

図１２を参照して、仮想開始アドレス値（Ｘｓ，Ｙｓ）は、変換器５０によって実開始アドレス値（Ｒｓ，Ｃｓ）に変換される。実開始アドレス値（Ｒｓ，Ｃｓ）は２３ビットで表現され、ロウアドレス値Ｒｓは上位１３ビットに割り当てられる一方、カラムアドレス値Ｃｓは下位１０ビットに割り当てられる。この２３ビットデータは、“１”を減算する減算器５２を経てセレクタ５４の第１入力端に与えられるとともに、そのままセレクタ５４の第２入力端に与えられる。セレクタ５４の制御端子には、２３ビットデータの最下位ビットが与えられる。 Referring to FIG. 12, the virtual start address value (Xs, Ys) is converted into an actual start address value (Rs, Cs) by converter 50. The actual start address value (Rs, Cs) is expressed by 23 bits, the row address value Rs is assigned to the upper 13 bits, and the column address value Cs is assigned to the lower 10 bits. The 23-bit data is supplied to the first input terminal of the selector 54 through the subtractor 52 that subtracts “1”, and is also supplied to the second input terminal of the selector 54 as it is. The least significant bit of the 23-bit data is given to the control terminal of the selector 54.

セレクタ５４は、最下位ビットが“１”を示すときカラムアドレス値Ｃｓが奇数であるとみなして第１入力端を選択し、最下位ビットが“０”を示すときカラムアドレス値Ｃｓが偶数であるとみなして第２入力端を選択する。こうして、カラムアドレス値Ｃｓが偶数値に変更される。セレクタ５４から出力された２３ビットデータは、分配器５６によって上位１３ビットデータ（ロウアドレス値Ｒｓ）と下位１０ビットデータ（カラムアドレス値Ｃｓ）とに分割される。上位１３ビットデータはセレクタ７２の第１入力端に与えられ、下位１０ビットデータはセレクタ６２の第１入力端に与えられる。 The selector 54 considers that the column address value Cs is odd when the least significant bit indicates “1”, and selects the first input terminal, and when the least significant bit indicates “0”, the column address value Cs is even. The second input terminal is selected assuming that there is. Thus, the column address value Cs is changed to an even value. The 23-bit data output from the selector 54 is divided by the distributor 56 into upper 13-bit data (row address value Rs) and lower 10-bit data (column address value Cs). The upper 13-bit data is applied to the first input terminal of the selector 72, and the lower 10-bit data is applied to the first input terminal of the selector 62.

セレクタ６２から出力された１０ビットデータは、直列接続されたＦ／Ｆ回路６４，６６および６８を経てセレクタ７０の第１入力端に与えられ、Ｆ／Ｆ回路６４および６６を経てセレクタ７０の第２入力端に与えられ、Ｆ／Ｆ回路６４を経てセレクタ７０の第３入力端に与えられ、そしてそのままセレクタ７０の第４入力端に与えられる。セレクタ７０から出力された１０ビットデータは、セレクタ７２の第２入力端に与えられる。セレクタ６２から出力された１０ビットデータはまた、セレクタ７０の制御端子および加算器５８に与えられる。加算器５８は、与えられた１０ビットデータに“２”を加算し、加算された１０ビットデータをＦ／Ｆ回路６０を経てセレクタ６２の第２入力端に与える。 The 10-bit data output from the selector 62 is applied to the first input terminal of the selector 70 via the serially connected F / F circuits 64, 66 and 68, and the first bit of the selector 70 via the F / F circuits 64 and 66. 2 is applied to the third input terminal of the selector 70 via the F / F circuit 64, and is applied to the fourth input terminal of the selector 70 as it is. The 10-bit data output from the selector 70 is given to the second input terminal of the selector 72. The 10-bit data output from the selector 62 is also supplied to the control terminal of the selector 70 and the adder 58. The adder 58 adds “2” to the supplied 10-bit data, and supplies the added 10-bit data to the second input terminal of the selector 62 via the F / F circuit 60.

なお、Ｆ／Ｆ回路６０および６４〜６８はいずれも、入力データを１クロック期間遅延させて出力する遅延回路として機能する。 Each of the F / F circuits 60 and 64 to 68 functions as a delay circuit that outputs input data with a delay of one clock period.

図２に示すメモリアクセス回路２２ｄから出力されるデータ先頭フラグは、最初のコマンドを発生する１クロック期間にＨレベルとなる。セレクタ６２は、データ先頭フラグがＨレベルを示すときに第１入力端を選択する一方、データ先頭フラグがＬレベルを示すときに第２入力端を選択する。したがって、セレクタ６２から出力される１０ビットデータ値は、１クロック毎に“２”だけ増加する。 The data head flag output from the memory access circuit 22d shown in FIG. 2 becomes H level during one clock period in which the first command is generated. The selector 62 selects the first input terminal when the data head flag indicates the H level, and selects the second input terminal when the data head flag indicates the L level. Therefore, the 10-bit data value output from the selector 62 increases by “2” every clock.

セレクタ７０は、最初のカラムアドレス値Ｃｓを示す１０ビットデータを最初の（８×Ｎ−Ｃｓ）／２クロック期間に選択し、続く４クロック期間に“８×Ｎ”を示す１０ビットデータを選択する。ここで、“８×Ｎ”は、最初のカラムアドレス値Ｃｓを上回る８の倍数のうち最小の値である。セレクタ７０はその後、４クロック期間毎にＮをインクリメントし、“８×Ｎ”を示す１０ビットデータを選択する。したがって、Ｃｓ＝２の場合、セレクタ７０から出力される１０ビットデータ値は、２，２，２，８，８，８，８，１６，１６，１６，１６，２４，２４，…の要領で更新される。 The selector 70 selects 10-bit data indicating the first column address value Cs in the first (8 × N-Cs) / 2 clock period, and selects 10-bit data indicating “8 × N” in the subsequent four clock periods. To do. Here, “8 × N” is the smallest value among multiples of 8 exceeding the first column address value Cs. The selector 70 then increments N every 4 clock periods and selects 10-bit data indicating “8 × N”. Therefore, when Cs = 2, the 10-bit data value output from the selector 70 is as follows: 2, 2, 2, 8, 8, 8, 8, 16, 16, 16, 16, 24, 24,. Updated.

セレクタ７２は、ロウアドレス値Ｒｓを示す１３ビットデータを最初に選択した後は、セレクタ７０から出力される１０ビットデータを継続的に選択する。これによって、バーストアクセスが実現される。 The selector 72 continuously selects the 10-bit data output from the selector 70 after first selecting the 13-bit data indicating the row address value Rs. Thereby, burst access is realized.

サイズ値ＳＺは、“１”を加算する加算器７６を経てセレクタ７８の第１入力端に与えられるとともに、そのままセレクタ７８の第２入力端に与えられる。セレクタ７８の制御端子には、変換器５０から出力された２３ビットデータの最下位ビットが与えられる。セレクタ７８は、最下位ビットが“１”を示すときカラムアドレス値Ｃｓが奇数であるとみなして第１入力端を選択し、最下位ビットが“０”を示すときカラムアドレス値Ｃｓが偶数であるとみなして第２入力端を選択する。このように、セレクタ７８の選択動作はセレクタ５４の選択動作と一致する。 The size value SZ is given to the first input terminal of the selector 78 through the adder 76 for adding “1”, and is given to the second input terminal of the selector 78 as it is. The least significant bit of the 23-bit data output from the converter 50 is given to the control terminal of the selector 78. The selector 78 considers that the column address value Cs is odd when the least significant bit indicates “1” and selects the first input terminal, and when the least significant bit indicates “0”, the column address value Cs is even. The second input terminal is selected assuming that there is. As described above, the selection operation of the selector 78 matches the selection operation of the selector 54.

セレクタ７８から出力されたサイズ値ＳＺは、“１”を加算する加算器８０を経てセレクタ８２の第１入力端に与えられるとともに、そのままセレクタ８２の第２入力端に与えられる。セレクタ８２の制御端子には、セレクタ７８から出力されたサイズ値の最下位ビットが与えられる。セレクタ７８は、最下位ビットが“１”を示すときサイズ値ＳＺが奇数であるとみなして第１入力端を選択し、最下位ビットが“０”を示すときサイズ値ＳＺが偶数であるとみなして第２入力端を選択する。 The size value SZ output from the selector 78 is given to the first input terminal of the selector 82 through the adder 80 for adding “1”, and is given to the second input terminal of the selector 82 as it is. The least significant bit of the size value output from the selector 78 is given to the control terminal of the selector 82. When the least significant bit indicates “1”, the selector 78 considers the size value SZ to be an odd number and selects the first input terminal, and when the least significant bit indicates “0”, the size value SZ is an even number. Considering this, the second input terminal is selected.

カウンタ７４は、データ先頭フラグの立ち上がりに応答してリセットされ、クロックの立ち上がりまたは立ち下がりに応答してインクリメントされる。比較器８４は、カウンタ７４から出力されるカウント値がセレクタ８２から出力されるサイズ値ＳＺと一致する１クロック期間にＨレベルとなるデータ末尾フラグを出力する。 The counter 74 is reset in response to the rise of the data head flag, and is incremented in response to the rise or fall of the clock. The comparator 84 outputs a data end flag that becomes H level in one clock period in which the count value output from the counter 74 matches the size value SZ output from the selector 82.

図１３に示す回路は、無効データ識別情報を作成するための回路であり、データ読み出し時にのみ有効化される。メモリアクセス回路２２ｄから与えられたリード範囲情報は、直列接続されたＦ／Ｆ回路８６，８８，９０，９２，９４，９６および９８を経て、ＡＮＤゲート１０２の第１入力端に与えられる。Ｆ／Ｆ回路９６の出力は、そのままＯＲゲート１０４の第１入力端に与えられるとともに、インバータ１００を経てＡＮＤゲート１０２の第２入力端およびＡＮＤゲート１０６の第１入力端に与えられる。Ｆ／Ｆ回路９４の出力は、ＡＮＤゲート１０６の第２入力端に与えられる。 The circuit shown in FIG. 13 is a circuit for creating invalid data identification information and is validated only when data is read. The read range information given from the memory access circuit 22d is given to the first input terminal of the AND gate 102 via the F / F circuits 86, 88, 90, 92, 94, 96 and 98 connected in series. The output of the F / F circuit 96 is supplied to the first input terminal of the OR gate 104 as it is, and is also supplied to the second input terminal of the AND gate 102 and the first input terminal of the AND gate 106 via the inverter 100. The output of the F / F circuit 94 is given to the second input terminal of the AND gate 106.

また、図１２に示す変換器５０の出力の最下位ビットはＡＮＤゲート１０２の第３入力端に与えられ、セレクタ７８の出力の最下位ビットはＡＮＤゲート１０６の第３入力端に与えられる。ＡＮＤゲート１０２の出力はＯＲゲート１０４の第２入力端に与えられる。ＯＲゲート１０４の出力およびＡＮＤゲート１０６の出力は、ＯＲゲート１０８の第１入力端および第２入力端にそれぞれ与えられる。ＯＲゲート１０８の出力は、Ｆ／Ｆ回路１１０を経て無効データ識別情報として出力される。 12 is applied to the third input terminal of the AND gate 102, and the least significant bit of the output of the selector 78 is applied to the third input terminal of the AND gate 106. The output of the AND gate 102 is given to the second input terminal of the OR gate 104. The output of the OR gate 104 and the output of the AND gate 106 are applied to the first input terminal and the second input terminal of the OR gate 108, respectively. The output of the OR gate 108 is output as invalid data identification information via the F / F circuit 110.

なお、Ｆ／Ｆ回路８６〜９８および１１０は、入力データを半クロック期間だけ遅延させる遅延回路として機能する。 The F / F circuits 86 to 98 and 110 function as a delay circuit that delays input data by a half clock period.

図１４に示す回路は、データマスク信号を作成するための回路であり、データ書き込み時にのみ有効化される。ＡＮＤゲート１１４の第１入力端，第２入力端および第３入力端には、データ先頭フラグ，インバータ１１２の出力および変換器５０の出力の最下位ビットがそれぞれ与えられる。ＡＮＤゲート１１４の出力は、直列接続されたＦ／Ｆ回路１１６，１１８および１２０を経てＯＲゲート１５０の第１入力端に与えられる。また、Ｆ／Ｆ回路１１６の出力は、インバータ１１２に与えられる。 The circuit shown in FIG. 14 is a circuit for creating a data mask signal and is validated only when data is written. The first input terminal, the second input terminal, and the third input terminal of the AND gate 114 are supplied with the data head flag, the output of the inverter 112, and the least significant bit of the output of the converter 50, respectively. The output of the AND gate 114 is given to the first input terminal of the OR gate 150 via the F / F circuits 116, 118 and 120 connected in series. Further, the output of the F / F circuit 116 is given to the inverter 112.

ＡＮＤゲート１２４の第１入力端，第２入力端および第３入力端には、セレクタ７８の出力の最下位ビット，インバータ１２２の出力およびデータ末尾フラグがそれぞれ与えられる。ＡＮＤゲート１２４の出力は、直列接続されたＦ／Ｆ回路１２６，１２８，１３０および１３２を経てＯＲゲート１５０の第２入力端に与えられる。また、Ｆ／Ｆ回路１２６の出力は、インバータ１２２に与えられる。 The first input terminal, the second input terminal, and the third input terminal of the AND gate 124 are supplied with the least significant bit of the output of the selector 78, the output of the inverter 122, and the data end flag, respectively. The output of the AND gate 124 is given to the second input terminal of the OR gate 150 through F / F circuits 126, 128, 130 and 132 connected in series. Further, the output of the F / F circuit 126 is given to the inverter 122.

データ末尾フラグはまた、直列接続されたＦ／Ｆ回路１３４，１３６，１３８および１４０を経てＯＲゲート１４２の第１入力端に与えられ、Ｆ／Ｆ回路１３４，１３６および１３８を経てＯＲゲート１４２の第２入力端に与えられ、Ｆ／Ｆ回路１３４および１３６を経てＯＲゲート１４２の第３入力端に与えられ、Ｆ／Ｆ回路１３４を経てＯＲゲート１４２の第４入力端に与えられる。ＯＲゲート１４２の出力は、直列接続されたＦ／Ｆ回路１４４，１４６および１４８を経て、ＯＲゲート１５０の第３入力端に与えられる。ＯＲゲート１５０の出力がデータマスク信号となる。 The data end flag is also supplied to the first input terminal of the OR gate 142 via the serially connected F / F circuits 134, 136, 138, and 140, and the F / F circuits 134, 136, and 138 are connected to the OR gate 142. The signal is supplied to the second input terminal, supplied to the third input terminal of the OR gate 142 through the F / F circuits 134 and 136, and supplied to the fourth input terminal of the OR gate 142 through the F / F circuit 134. The output of the OR gate 142 is given to the third input terminal of the OR gate 150 through the F / F circuits 144, 146 and 148 connected in series. The output of the OR gate 150 becomes a data mask signal.

なお、Ｆ／Ｆ回路１１６〜１２０，１２６〜１３２および１４４〜１４８は、入力データを半クロック期間だけ遅延させる遅延回路として機能する。また、Ｆ／Ｆ回路１３４〜１４０は、入力データを１クロック期間だけ遅延させる遅延回路として機能する。 The F / F circuits 116 to 120, 126 to 132, and 144 to 148 function as delay circuits that delay input data by a half clock period. The F / F circuits 134 to 140 function as a delay circuit that delays input data by one clock period.

データ読み出し時の動作を図１５（Ａ）〜図１５（Ｊ）を参照して説明する。ここで、図１５（Ａ）〜図１５（Ｄ）はそれぞれ、図４（Ａ）〜図４（Ｄ）と同じである。図１５（Ｂ）および図１５（Ｅ）から分かるように、リード範囲情報は、最初のコマンドの出力タイミングから１６ワード期間にＬレベルを示すアクティブＬの情報である。このようなリード範囲情報とカラムアドレス値Ｃｓおよびサイズ値ＳＺとに基づいて、Ｆ／Ｆ回路９４の出力は図１５（Ｆ）に示す波形を描き、Ｆ／Ｆ回路９６の出力は図１５（Ｇ）に示す波形を描き、Ｆ／Ｆ回路９８の出力は図１５（Ｈ）に示す波形を描く。さらに、ＯＲゲート１０８の出力は図１５（Ｉ）に示す波形を描き、無効データ識別情報は図１５（Ｊ）に示す波形を描く。 The operation at the time of data reading will be described with reference to FIGS. 15 (A) to 15 (J). Here, FIGS. 15A to 15D are the same as FIGS. 4A to 4D, respectively. As can be seen from FIGS. 15B and 15E, the read range information is active L information indicating an L level in a 16 word period from the output timing of the first command. Based on such read range information, the column address value Cs and the size value SZ, the output of the F / F circuit 94 draws the waveform shown in FIG. 15F, and the output of the F / F circuit 96 is shown in FIG. The waveform shown in FIG. 15G is drawn, and the output of the F / F circuit 98 draws the waveform shown in FIG. Further, the output of the OR gate 108 draws the waveform shown in FIG. 15I, and the invalid data identification information draws the waveform shown in FIG.

データ書き込み時の動作を図１６（Ａ）〜図１６（Ｏ）を参照して説明する。ここで、図１６（Ａ）〜図１６（Ｅ）はそれぞれ、図８（Ａ）〜図８（Ｅ）と同じである。図１６（Ｂ）および図１６（Ｆ）から分かるように、データ先頭フラグは最初のコマンドが出力される１クロック期間にＨレベルを示すアクティブＨのフラグである。このようなデータ先頭フラグとカラムアドレス値Ｃｓおよびサイズ値ＳＺとに基づいて、ＡＮＤゲート１１４の出力は図１６（Ｇ）に示す波形を描き、Ｆ／Ｆ回路１１６の出力は図１６（Ｈ）に示す波形を描き、Ｆ／Ｆ回路１２０の出力は図１６（Ｉ）に示す波形を描き、データ末尾フラグは図１６（Ｊ）に示す波形を描く。さらに、ＡＮＤゲート１２４の出力は図１６（Ｋ）に示す波形を描き、Ｆ／Ｆ回路１２６の出力は図１６（Ｌ）に示す波形を描き、Ｆ／Ｆ回路１３２の出力は図１６（Ｍ）に示す波形を描き、ＯＲゲート１４２の出力は図１６（Ｎ）に示す波形を描き、Ｆ／Ｆ回路１４８の出力は図１６（Ｏ）に示す波形を描く。この結果、図１６（Ｄ）に示すデータマスク信号が得られる。 An operation at the time of data writing will be described with reference to FIGS. Here, FIGS. 16A to 16E are the same as FIGS. 8A to 8E, respectively. As can be seen from FIGS. 16B and 16F, the data head flag is an active H flag indicating an H level during one clock period in which the first command is output. Based on the data head flag, the column address value Cs, and the size value SZ, the output of the AND gate 114 draws the waveform shown in FIG. 16G, and the output of the F / F circuit 116 is shown in FIG. The output of the F / F circuit 120 draws the waveform shown in FIG. 16 (I), and the data end flag draws the waveform shown in FIG. 16 (J). Further, the output of the AND gate 124 draws the waveform shown in FIG. 16K, the output of the F / F circuit 126 draws the waveform shown in FIG. 16L, and the output of the F / F circuit 132 shows the waveform shown in FIG. ), The output of the OR gate 142 draws the waveform shown in FIG. 16 (N), and the output of the F / F circuit 148 draws the waveform shown in FIG. 16 (O). As a result, the data mask signal shown in FIG. 16D is obtained.

この発明の一実施例の構成を示すブロック図である。It is a block diagram which shows the structure of one Example of this invention. 図１実施例に適用されるメモリ制御回路の構成の一例を示すブロック図である。FIG. 2 is a block diagram showing an example of a configuration of a memory control circuit applied to the embodiment in FIG. 1. 図２実施例に適用されるアドレス変換／出力回路の動作の一部を示すフロー図である。FIG. 3 is a flowchart showing one portion of an operation of an address conversion / output circuit applied to the embodiment in FIG. 2; （Ａ）はクロックの発生動作の一例を示すタイミング図であり、（Ｂ）はコマンドの発生動作の一例を示すタイミング図であり、（Ｃ）はカラムアドレスの発生動作の一例を示すタイミング図であり、（Ｄ）はデータの読み出し動作の一例を示すタイミング図である。(A) is a timing diagram showing an example of a clock generation operation, (B) is a timing diagram showing an example of a command generation operation, and (C) is a timing diagram showing an example of a column address generation operation. FIG. 6D is a timing diagram illustrating an example of a data read operation. （Ａ）はクロックの発生動作の他の一例を示すタイミング図であり、（Ｂ）はコマンドの発生動作の他の一例を示すタイミング図であり、（Ｃ）はカラムアドレスの発生動作の他の一例を示すタイミング図であり、（Ｄ）はデータの読み出し動作の他の一例を示すタイミング図である。(A) is a timing diagram showing another example of the clock generation operation, (B) is a timing diagram showing another example of the command generation operation, and (C) is another example of the column address generation operation. It is a timing diagram which shows an example, (D) is a timing diagram which shows another example of the data read-out operation | movement. （Ａ）はクロックの発生動作のその他の一例を示すタイミング図であり、（Ｂ）はコマンドの発生動作のその他の一例を示すタイミング図であり、（Ｃ）はカラムアドレスの発生動作のその他の一例を示すタイミング図であり、（Ｄ）はデータの読み出し動作のその他の一例を示すタイミング図である。(A) is a timing diagram showing another example of the clock generating operation, (B) is a timing diagram showing another example of the command generating operation, and (C) is another timing of the column address generating operation. It is a timing diagram which shows an example, (D) is a timing diagram which shows another example of the data read-out operation | movement. （Ａ）はクロックの発生動作のさらにその他の一例を示すタイミング図であり、（Ｂ）はコマンドの発生動作のさらにその他の一例を示すタイミング図であり、（Ｃ）はカラムアドレスの発生動作のさらにその他の一例を示すタイミング図であり、（Ｄ）はデータの読み出し動作のさらにその他の一例を示すタイミング図である。(A) is a timing diagram showing still another example of the clock generation operation, (B) is a timing diagram showing still another example of the command generation operation, and (C) is a column address generation operation. FIG. 10 is a timing chart showing still another example, and (D) is a timing chart showing still another example of the data read operation. （Ａ）はクロックの発生動作の一例を示すタイミング図であり、（Ｂ）はコマンドの発生動作の一例を示すタイミング図であり、（Ｃ）はカラムアドレスの発生動作の一例を示すタイミング図であり、（Ｄ）はマスク信号の発生動作の一例を示すタイミング図であり、（Ｅ）はデータの書き込み動作の一例を示すタイミング図である。(A) is a timing diagram showing an example of a clock generation operation, (B) is a timing diagram showing an example of a command generation operation, and (C) is a timing diagram showing an example of a column address generation operation. FIG. 7D is a timing diagram illustrating an example of a mask signal generation operation, and FIG. 8E is a timing diagram illustrating an example of a data write operation. （Ａ）はクロックの発生動作の他の一例を示すタイミング図であり、（Ｂ）はコマンドの発生動作の他の一例を示すタイミング図であり、（Ｃ）はカラムアドレスの発生動作の他の一例を示すタイミング図であり、（Ｄ）はマスク信号の発生動作の他の一例を示すタイミング図であり、（Ｅ）はデータの書き込み動作の他の一例を示すタイミング図である。(A) is a timing diagram showing another example of the clock generation operation, (B) is a timing diagram showing another example of the command generation operation, and (C) is another example of the column address generation operation. FIG. 4D is a timing diagram illustrating an example, FIG. 4D is a timing diagram illustrating another example of the mask signal generation operation, and FIG. 4E is a timing diagram illustrating another example of the data writing operation; （Ａ）はクロックの発生動作のその他の一例を示すタイミング図であり、（Ｂ）はコマンドの発生動作のその他の一例を示すタイミング図であり、（Ｃ）はカラムアドレスの発生動作のその他の一例を示すタイミング図であり、（Ｄ）はマスク信号の発生動作のその他の一例を示すタイミング図であり、（Ｅ）はデータの書き込み動作のその他の一例を示すタイミング図である。(A) is a timing diagram showing another example of the clock generating operation, (B) is a timing diagram showing another example of the command generating operation, and (C) is another timing of the column address generating operation. FIG. 4D is a timing diagram illustrating an example, FIG. 4D is a timing diagram illustrating another example of the mask signal generation operation, and FIG. 4E is a timing diagram illustrating another example of the data writing operation. （Ａ）はクロックの発生動作のさらにその他の一例を示すタイミング図であり、（Ｂ）はコマンドの発生動作のさらにその他の一例を示すタイミング図であり、（Ｃ）はカラムアドレスの発生動作のさらにその他の一例を示すタイミング図であり、（Ｄ）はマスク信号の発生動作のさらにその他の一例を示すタイミング図であり、（Ｅ）はデータの書き込み動作のさらにその他の一例を示すタイミング図である。(A) is a timing diagram showing still another example of the clock generation operation, (B) is a timing diagram showing still another example of the command generation operation, and (C) is a column address generation operation. FIG. 4D is a timing chart showing still another example, FIG. 4D is a timing chart showing still another example of the mask signal generation operation, and FIG. 4E is a timing chart showing still another example of the data writing operation. is there. 図２に示すアドレス変換／出力回路の構成の一部を示すブロック図である。FIG. 3 is a block diagram showing a part of the configuration of an address conversion / output circuit shown in FIG. 2. 図２に示すアドレス変換／出力回路の構成の他の一部を示すブロック図である。FIG. 3 is a block diagram showing another part of the configuration of the address conversion / output circuit shown in FIG. 2. 図２に示すアドレス変換／出力回路の構成のその他の一部を示すブロック図である。FIG. 3 is a block diagram showing another part of the configuration of the address conversion / output circuit shown in FIG. 2. （Ａ）はクロックの発生動作の一例を示すタイミング図であり、（Ｂ）はコマンドの発生動作の一例を示すタイミング図であり、（Ｃ）はカラムアドレスの発生動作の一例を示すタイミング図であり、（Ｄ）はデータの読み出し動作の一例を示すタイミング図であり、（Ｅ）はリード範囲情報の発生動作の一例を示すタイミング図であり、（Ｆ）はＦ／Ｆ回路９４の出力動作の一例を示すタイミング図であり、（Ｇ）はＦ／Ｆ回路９６の出力動作の一例を示すタイミング図であり、（Ｈ）はＦ／Ｆ回路９８の出力動作の一例を示すタイミング図であり、（Ｉ）はＯＲ回路１０８の出力動作の一例を示すタイミング図であり、（Ｊ）は無効データ識別情報の発生動作の一例を示すタイミング図である。(A) is a timing diagram showing an example of a clock generation operation, (B) is a timing diagram showing an example of a command generation operation, and (C) is a timing diagram showing an example of a column address generation operation. FIG. 4D is a timing diagram illustrating an example of a data read operation, FIG. 4E is a timing diagram illustrating an example of a read range information generation operation, and FIG. 4F is an output operation of the F / F circuit 94. FIG. 4G is a timing diagram illustrating an example of an output operation of the F / F circuit 96, and FIG. 4H is a timing diagram illustrating an example of an output operation of the F / F circuit 98. (I) is a timing diagram showing an example of the output operation of the OR circuit 108, and (J) is a timing diagram showing an example of an operation of generating invalid data identification information. （Ａ）はクロックの発生動作の一例を示すタイミング図であり、（Ｂ）はコマンドの発生動作の一例を示すタイミング図であり、（Ｃ）はカラムアドレスの発生動作の一例を示すタイミング図であり、（Ｄ）はマスク信号の発生動作の一例を示すタイミング図であり、（Ｅ）はデータの書き込み動作の一例を示すタイミング図であり、（Ｆ）はデータ先頭フラグの発生動作の一例を示すタイミング図であり、（Ｇ）はＡＮＤ回路１１４の出力動作の一例を示すタイミング図であり、（Ｈ）はＦ／Ｆ回路１１６の出力動作の一例を示すタイミング図であり、（Ｉ）はＦ／Ｆ回路１２０の出力動作の一例を示すタイミング図であり、（Ｊ）はデータ末尾フラグの発生動作の一例を示すタイミング図であり、（Ｋ）はＡＮＤ回路１２４の出力動作の一例を示すタイミング図であり、（Ｌ）はＦ／Ｆ回路１２６の出力動作の一例を示すタイミング図であり、（Ｍ）はＦ／Ｆ回路１３２の出力動作の一例を示すタイミング図であり、（Ｎ）はＯＲ回路１４２の出力動作の一例を示すタイミング図であり、（Ｏ）はＦ／Ｆ回路１４８の出力動作の一例を示すタイミング図である。(A) is a timing diagram showing an example of a clock generation operation, (B) is a timing diagram showing an example of a command generation operation, and (C) is a timing diagram showing an example of a column address generation operation. FIG. 6D is a timing diagram illustrating an example of a mask signal generation operation, FIG. 5E is a timing diagram illustrating an example of a data write operation, and FIG. 5F illustrates an example of a data head flag generation operation. (G) is a timing diagram illustrating an example of an output operation of the AND circuit 114, (H) is a timing diagram illustrating an example of an output operation of the F / F circuit 116, and (I) is 5 is a timing diagram illustrating an example of an output operation of the F / F circuit 120, (J) is a timing diagram illustrating an example of a data end flag generation operation, and (K) is an output operation of the AND circuit 124. FIG. FIG. 4 is a timing diagram illustrating an example, (L) is a timing diagram illustrating an example of an output operation of the F / F circuit 126, (M) is a timing diagram illustrating an example of an output operation of the F / F circuit 132, (N) is a timing chart showing an example of the output operation of the OR circuit 142, and (O) is a timing chart showing an example of the output operation of the F / F circuit 148.

符号の説明Explanation of symbols

１０ …ディジタルカメラ
１６ …カメラ処理回路
２０，２６，３２，３６ …バッファ回路
２２ …メモリ制御回路
２４ …ＤＤＲ型ＳＤＲＡＭ DESCRIPTION OF SYMBOLS 10 ... Digital camera 16 ... Camera processing circuit 20, 26, 32, 36 ... Buffer circuit 22 ... Memory control circuit 24 ... DDR type SDRAM

Claims

ＤＤＲ型のＳＤＲＡＭにアクセスするメモリアクセス回路であって、
指定カラムアドレスのアドレス値が奇数値であるか否かを判別する第１判別手段、
前記第１判別手段によって指定カラムアドレスのアドレス値が奇数値であると判別したとき前記指定カラムアドレスのアドレス値を偶数値に変更するアドレス変更手段、
前記アドレス変更手段による変更量に対応して指定アクセスサイズのサイズ値を変更する第１サイズ変更手段、
前記指定アクセスサイズのサイズ値が奇数値であるか否かを前記第１判別手段の判別処理の後に判別する第２判別手段、および
前記第２判別手段によって前記指定アクセスサイズのサイズ値が奇数値であると判別したとき前記サイズ値を偶数値に変更する第２サイズ変更手段を備える、メモリアクセス回路。 A memory access circuit for accessing a DDR type SDRAM,
First discriminating means for discriminating whether or not the address value of the designated column address is an odd value;
Address changing means for changing the address value of the designated column address to an even value when the address value of the designated column address is judged to be an odd value by the first judging means;
First size changing means for changing the size value of the designated access size corresponding to the change amount by the address changing means;
Second discrimination means for discriminating whether or not the size value of the designated access size is an odd value after the discrimination processing of the first discrimination means; and the size value of the designated access size is an odd value by the second discrimination means Ru with a second size change means for changing to an even number the size value when it is determined that the memory access circuit.

前記アドレス変更手段は前記アドレス値から奇数の第１既定値を減算し、
前記第１サイズ変更手段は前記サイズ値に前記第１既定値を加算する、請求項１記載のメモリアクセス回路。 The address changing means subtracts an odd first predetermined value from the address value;
The memory access circuit according to claim 1, wherein the first size changing unit adds the first predetermined value to the size value.

前記第１既定値は“１”である、請求項２記載のメモリアクセス回路。 The memory access circuit according to claim 2, wherein the first predetermined value is “1”.

前記第２サイズ変更手段は前記サイズ値に奇数の第２既定値を加算する、請求項１ないし３のいずれかに記載のメモリアクセス回路。 4. The memory access circuit according to claim 1, wherein the second size changing unit adds an odd second predetermined value to the size value.

前記第２既定値は“１”である、請求項４記載のメモリアクセス回路。 The memory access circuit according to claim 4, wherein the second predetermined value is “1”.

前記指定カラムアドレスおよび前記指定アクセスサイズに従って前記ＳＤＲＡＭから読み出されるデータのうち無効データを識別する識別情報を要求元に出力する出力手段をさらに備える、請求項１ないし５のいずれかに記載のメモリアクセス回路。 6. The memory access according to claim 1, further comprising output means for outputting identification information for identifying invalid data among data read from the SDRAM according to the designated column address and the designated access size to a request source. circuit.

前記指定カラムアドレスおよび前記指定アクセスサイズに従って前記ＳＤＲＡＭに書き込まれるデータのうち無効データをマスクするマスク手段をさらに備える、請求項１ないし６のいずれかに記載のメモリアクセス回路。 7. The memory access circuit according to claim 1, further comprising mask means for masking invalid data among data written to the SDRAM according to the designated column address and the designated access size.

請求項１ないし７のいずれかに記載のメモリアクセス回路を備える、データ処理装置。 A data processing apparatus comprising the memory access circuit according to claim 1.

ＤＤＲ型のＳＤＲＡＭにアクセスするメモリアクセス回路のアクセス制御方法であって、
指定カラムアドレスのアドレス値が奇数値であるか否かを判別する第１判別ステップ、
前記第１判別ステップにおいて指定カラムアドレスのアドレス値が奇数値であると判別したとき前記指定カラムアドレスのアドレス値を偶数値に変更するアドレス変更ステップ、
前記アドレス変更ステップによる変更量に対応して指定アクセスサイズのサイズ値を変更する第１サイズ変更ステップ、
前記指定アクセスサイズのサイズ値が奇数値であるか否かを前記第１判別ステップの判別処理の後に判別する第２判別ステップ、および
前記第２判別ステップにおいて前記指定アクセスサイズのサイズ値が奇数値であると判別したとき前記サイズ値を偶数値に変更する第２サイズ変更ステップを含む、アクセス制御方法。 An access control method for a memory access circuit for accessing a DDR type SDRAM,
A first determination step of determining whether the address value of the designated column address is an odd value;
An address changing step of changing the address value of the designated column address to an even value when it is determined that the address value of the designated column address is an odd value in the first determining step;
A first size changing step for changing the size value of the designated access size in accordance with the change amount in the address changing step;
Second determining step, and the second size value is an odd number value of the specified access size in the determination step size value of the specified access size is determined whether or not an odd value after the determination processing of the first determining step wherein the size value comprises a second size changing step of changing to an even number, the access control method when it is determined that the.