JP5170939B2 - Test apparatus and test method - Google Patents
Test apparatus and test method Download PDFInfo
- Publication number
- JP5170939B2 JP5170939B2 JP2004364984A JP2004364984A JP5170939B2 JP 5170939 B2 JP5170939 B2 JP 5170939B2 JP 2004364984 A JP2004364984 A JP 2004364984A JP 2004364984 A JP2004364984 A JP 2004364984A JP 5170939 B2 JP5170939 B2 JP 5170939B2
- Authority
- JP
- Japan
- Prior art keywords
- jitter
- input signal
- electronic device
- deterministic
- sine wave
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
- G01R31/2836—Fault-finding or characterising
- G01R31/2839—Fault-finding or characterising using signal generators, power supplies or circuit analysers
- G01R31/2841—Signal generators
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
- G01R29/26—Measuring noise figure; Measuring signal-to-noise ratio
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B3/00—Line transmission systems
- H04B3/02—Details
- H04B3/46—Monitoring; Testing
- H04B3/462—Testing group delay or phase shift, e.g. timing jitter
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/20—Arrangements for detecting or preventing errors in the information received using signal quality detector
- H04L1/205—Arrangements for detecting or preventing errors in the information received using signal quality detector jitter monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- General Engineering & Computer Science (AREA)
- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
Description
本発明は、電子デバイスを試験する試験装置、及び試験方法に関する。特に本発明は、ジッタを印加した入力信号を電子デバイスに供給して試験する試験装置及び試験方法に関する。 The present invention relates to a test apparatus and a test method for testing an electronic device. In particular, the present invention relates to a test apparatus and a test method for supplying and testing an input signal to which jitter has been applied to an electronic device.
ジッタ試験は、シリアル通信デバイスやシリアルI/Oデバイスにとって重要な試験項目である。例えば、国際通信連合(International Telecommunication Union)やBellcore等の勧告は、ジッタ耐力、ジッタ生成、ジッタ伝達関数の測定について規定している。特に、ジッタ耐力試験は、伝送メディアで付加されるジッタに対するデバイスの動作限界を評価できるため重要である。ここで、ジッタ耐力の測定とは、入力信号に印加する印加ジッタの大きさを変化させ、デバイスがビット誤りを起こし始める印加ジッタの大きさの閾値を測定するものである。 The jitter test is an important test item for serial communication devices and serial I / O devices. For example, recommendations from the International Telecommunication Union, Bellcore, etc. stipulate measurement of jitter tolerance, jitter generation, and jitter transfer function. In particular, the jitter tolerance test is important because it can evaluate the operation limit of the device against the jitter added in the transmission medium. Here, the measurement of the jitter tolerance is to measure the threshold value of the magnitude of applied jitter at which the device starts to cause a bit error by changing the magnitude of the applied jitter applied to the input signal.
図1は、従来のジッタ耐力の測定を説明する図である。従来のジッタ耐力の測定は、図1Aに示すような入力信号に、図1Bに示すようなホワイトノイズを重畳することにより、入力信号にランダムジッタを印加している。図1Cにランダムジッタが印加された入力信号を示す。そして、ランダムジッタが印加された入力信号を電子デバイスに供給して電子デバイスにビット誤りが生じるかを測定する。 FIG. 1 is a diagram for explaining conventional measurement of jitter tolerance. In the conventional jitter tolerance measurement, random jitter is applied to an input signal by superimposing white noise as shown in FIG. 1B on the input signal as shown in FIG. 1A. FIG. 1C shows an input signal to which random jitter is applied. Then, an input signal to which random jitter is applied is supplied to the electronic device to measure whether a bit error occurs in the electronic device.
図2は、入力信号にジッタを印加するための従来のジッタ印加装置200の構成を示す。クロックソース204は、パターン発生器202を動作させるクロックを供給する。また、パターン発生器202が生成する入力信号には、サイン波ジッタソース206によりサイン波ジッタが印加され、更に確定ジッタソース208により確定ジッタが印加される。また、加算部210において、ランダムジッタソース212が生成するランダムジッタが印加される。このとき、入力信号に印加されるジッタ量は、ランダムジッタの大きさ及びサイン波ジッタの大きさにより調整される。そして、リミッティングアンプ214により、入力信号をアンプし、一定値以上及び一定値以下の振幅成分をクリップして出力する。
FIG. 2 shows a configuration of a conventional
図3は、リミッティングアンプ214の動作を説明する図である。リミッティングアンプ214には、図3(a)に示すような入力信号が与えられる。当該入力信号には、ランダムジッタが印加されているため、入力信号は振幅変調成分を有している。
FIG. 3 is a diagram for explaining the operation of the
先行技術文献として、下記の文献がある。 Prior art documents include the following documents.
米国特許出願公開第2002/0174159号明細書 US Patent Application Publication No. 2002/0174159
リミッティングアンプ214は、図3(b)に示すように、入力信号の振幅成分のうち、第1の閾値以上、及び第2の閾値以下の振幅成分を除去し、振幅変調成分を低減するが、第1の閾値以下且つ第2の閾値以上の範囲における振幅変調成分は除去できない。電子デバイスのジッタ耐力を測定するためには、図3(c)に示す入力信号のように、振幅変調成分を有さない入力信号を電子デバイスに供給し、位相方向のジッタ成分のみによるビット誤りを検出する必要があるが、従来のジッタ印加装置200では、図3(b)に示すように振幅変調成分が入力信号に残留しているため、当該振幅変調成分によるビット誤りをも検出してしまう。このため、電子デバイスのジッタ耐力を過小に評価してしまう。また、従来のジッタ印加装置200は、サイン波ジッタソース206、確定ジッタソース208、及びランダムジッタソース212の3つのジッタソースを備えているため、装置コストが大きくなってしまう。
As shown in FIG. 3B, the
このため本発明は、上述した課題を解決することのできる試験装置及び試験方法を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。 Therefore, an object of the present invention is to provide a test apparatus and a test method that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims. The dependent claims define further advantageous specific examples of the present invention.
上記課題を解決するために、本発明の第1の形態においては、電子デバイスを試験する試験装置であって、与えられる入力信号に振幅変調成分を生じさせずに確定ジッタを印加し、電子デバイスに供給する確定ジッタ印加手段と、確定ジッタ印加手段が印加する確定ジッタの大きさを制御するジッタ量制御手段と、入力信号に応じて電子デバイスが出力する出力信号に基づいて、電子デバイスの良否を判定する判定手段とを備える試験装置を提供する。 In order to solve the above-described problem, in a first embodiment of the present invention, a test apparatus for testing an electronic device, which applies deterministic jitter without generating an amplitude modulation component in a given input signal, The electronic device based on the output signal output from the electronic device in response to the input signal, the deterministic jitter applying means to be supplied to the electronic device, the jitter amount control means for controlling the magnitude of the deterministic jitter applied by the deterministic jitter applying means, There is provided a test apparatus comprising determination means for determining
確定ジッタ印加手段は、入力信号を通過させ、確定ジッタを印加する1次フィルタを有してよい。また、確定ジッタ印加手段は、入力信号を通過させ、確定ジッタを印加するケーブルを有してもよい。また、確定ジッタ印加手段は、入力信号の振幅変調成分を除去するリミッティングアンプを更に有してもよい。ジッタ量制御手段は、入力信号と、電子デバイスにより入力信号から再生される再生クロック信号との間のアラインメントジッタのピークトゥピーク値のしきい値に基づいて、確定ジッタの大きさを決定してもよい。 The deterministic jitter applying means may include a primary filter that passes the input signal and applies deterministic jitter. Further, the deterministic jitter applying means may include a cable that passes the input signal and applies deterministic jitter. The deterministic jitter applying means may further include a limiting amplifier that removes the amplitude modulation component of the input signal. The jitter amount control means determines the magnitude of the deterministic jitter based on a threshold value of a peak-to-peak value of alignment jitter between the input signal and a recovered clock signal regenerated from the input signal by the electronic device. Also good.
試験装置は、入力信号にサイン波ジッタを印加するサイン波ジッタ印加手段を更に備え、ジッタ量制御手段は、サイン波ジッタ印加手段が印加するサイン波ジッタの大きさを更に制御してよい。ジッタ量制御手段は、入力信号及び電子デバイスにより入力信号から再生される再生クロック信号の間のアラインメントジッタのピークトゥピーク値のしきい値と、良品の電子デバイスにおけるジッタ伝達関数とに基づいて、サイン波ジッタの大きさを決定してよい。 The test apparatus may further include sine wave jitter applying means for applying sine wave jitter to the input signal, and the jitter amount control means may further control the magnitude of the sine wave jitter applied by the sine wave jitter applying means. The jitter amount control means is based on the threshold value of the peak-to-peak value of alignment jitter between the input signal and the recovered clock signal regenerated from the input signal by the electronic device, and the jitter transfer function in the non-defective electronic device, The magnitude of the sine wave jitter may be determined.
また、ジッタ量制御手段は、アラインメントジッタのピークトゥピーク値のしきい値に予め定められたサイン波ジッタ比率を乗じたサイン波ジッタしきい値と、ジッタ伝達関数とに基づいて、サイン波ジッタの大きさを決定し、アラインメントジッタのピークトゥピーク値のしきい値からサイン波ジッタしきい値を減じた確定ジッタしきい値と、ジッタ伝達関数とに基づいて、確定ジッタの大きさを決定してもよい。また、ジッタ量制御手段は、入力信号のタイミングジッタ系列と、良品の電子デバイスにより入力信号から再生された再生クロック信号のタイミングジッタ系列とに基づいて、ジッタ伝達関数を導出するジッタ伝達関数推定部を有してもよい。 Further, the jitter amount control means is configured to determine a sine wave jitter based on a sine wave jitter threshold obtained by multiplying a threshold of a peak-to-peak value of alignment jitter by a predetermined sine wave jitter ratio and a jitter transfer function. And determine the magnitude of the deterministic jitter based on the deterministic jitter threshold obtained by subtracting the sine wave jitter threshold from the alignment jitter peak-to-peak threshold and the jitter transfer function. May be. Further, the jitter amount control means includes a jitter transfer function estimator for deriving a jitter transfer function based on the timing jitter sequence of the input signal and the timing jitter sequence of the recovered clock signal reproduced from the input signal by a non-defective electronic device. You may have.
サイン波ジッタ印加手段は、複数の周波数成分を有するサイン波ジッタを入力信号に印加し、ジッタ量制御手段は、アラインメントジッタのピークトゥピーク値のしきい値と、ジッタ伝達関数とに基づいて、サイン波ジッタが有する複数の周波数成分のそれぞれの大きさを決定してよい。 The sine wave jitter applying means applies sine wave jitter having a plurality of frequency components to the input signal, and the jitter amount control means is based on the threshold value of the alignment jitter peak-to-peak value and the jitter transfer function. You may determine each magnitude | size of the several frequency component which a sine wave jitter has.
ジッタ量制御手段は、複数の周波数成分のそれぞれについて、アラインメントジッタのピークトゥピーク値のしきい値に当該周波数成分について予め定められた周波数成分比率を乗じた周波数成分しきい値と、ジッタ伝達関数とに基づいて、サイン波ジッタの当該周波数成分についての大きさを決定し、アラインメントジッタのピークトゥピーク値のしきい値から周波数成分しきい値の合計値を減じた確定ジッタしきい値に基づいて、確定ジッタの大きさを決定してもよい。 For each of the plurality of frequency components, the jitter amount control means includes a frequency component threshold value obtained by multiplying a threshold value of a peak-to-peak value of alignment jitter by a frequency component ratio predetermined for the frequency component, and a jitter transfer function. Based on the deterministic jitter threshold obtained by subtracting the sum of the frequency component thresholds from the threshold value of the alignment jitter peak-to-peak value. Thus, the magnitude of the deterministic jitter may be determined.
また、電子デバイスは、入力信号及び基準クロック信号を入力し、基準クロック信号に基づいて入力信号をサンプリングするものであり、当該試験装置は、基準クロック信号の位相をシフトする位相シフタを更に備えてもよい。 The electronic device inputs an input signal and a reference clock signal, samples the input signal based on the reference clock signal, and the test apparatus further includes a phase shifter that shifts the phase of the reference clock signal. Also good.
本発明の第2の形態においては、電子デバイスを試験する試験装置であって、与えられる入力信号にサイン波ジッタを印加し、電子デバイスに供給するサイン波ジッタ印加手段と、サイン波ジッタ印加手段が印加するサイン波ジッタの大きさを制御するジッタ量制御手段と、入力信号に応じて電子デバイスが出力する出力信号に基づいて、電子デバイスの良否を判定する判定手段とを備え、ジッタ量制御手段は、入力信号及び電子デバイスにより入力信号から再生される再生クロック信号の間のアラインメントジッタのピークトゥピーク値のしきい値と、良品の電子デバイスにおけるジッタ伝達関数とに基づいて、サイン波ジッタの大きさを決定する試験装置を提供する。 In a second aspect of the present invention, a test apparatus for testing an electronic device, which applies sine wave jitter to a given input signal and supplies the sine wave jitter to the electronic device, and sine wave jitter application means Jitter amount control means for controlling the magnitude of the sine wave jitter applied by the device, and determination means for judging the quality of the electronic device based on the output signal output from the electronic device according to the input signal. The means is based on the threshold of the peak-to-peak value of the alignment jitter between the input signal and the recovered clock signal regenerated from the input signal by the electronic device, and the jitter transfer function in a good electronic device. A test apparatus for determining the size of the apparatus is provided.
本発明の第3の形態においては、電子デバイスを試験する試験方法であって、与えられる入力信号に振幅変調成分を生じさせずに確定ジッタを印加し、電子デバイスに供給する確定ジッタ印加段階と、確定ジッタ印加段階において印加する確定ジッタの大きさを制御するジッタ量制御段階と、入力信号に応じて電子デバイスが出力する出力信号に基づいて、電子デバイスの良否を判定する判定段階とを備える試験方法を提供する。 In a third aspect of the present invention, there is provided a test method for testing an electronic device, which includes applying a deterministic jitter without generating an amplitude modulation component to a given input signal and supplying the deterministic jitter to the electronic device. A jitter amount control stage for controlling the magnitude of the deterministic jitter to be applied in the deterministic jitter application stage, and a judgment stage for judging the quality of the electronic device based on the output signal output from the electronic device in accordance with the input signal. Provide test methods.
確定ジッタ印加段階は、入力信号を通過させる1次フィルタを用いて、確定ジッタを印加してよい。確定ジッタ印加段階は、入力信号を通過させるケーブルを用いて、確定ジッタを印加してもよい。試験方法は、入力信号にサイン波ジッタを印加するサイン波ジッタ印加段階を更に備えてよい。サイン波ジッタ印加段階は、複数の周波数成分を有するサイン波ジッタを入力信号に印加してよい。 In the deterministic jitter application step, deterministic jitter may be applied using a primary filter that passes the input signal. In the deterministic jitter application step, deterministic jitter may be applied using a cable that passes the input signal. The test method may further include a sine wave jitter application step of applying sine wave jitter to the input signal. In the sine wave jitter application step, sine wave jitter having a plurality of frequency components may be applied to the input signal.
本発明の第4の形態においては、電子デバイスを試験する試験方法であって、与えられる入力信号にサイン波ジッタを印加し、電子デバイスに供給するサイン波ジッタ印加段階と、サイン波ジッタ印加段階において印加するサイン波ジッタの大きさを制御するジッタ量制御段階と、入力信号に応じて電子デバイスが出力する出力信号に基づいて、電子デバイスの良否を判定する判定段階とを備え、ジッタ量制御段階は、入力信号及び電子デバイスにより入力信号から再生される再生クロック信号の間のアラインメントジッタのピークトゥピーク値のしきい値と、良品の電子デバイスにおけるジッタ伝達関数とに基づいて、サイン波ジッタの大きさを決定する試験方法を提供する。 According to a fourth aspect of the present invention, there is provided a test method for testing an electronic device, which includes applying a sine wave jitter to a given input signal and supplying the sine wave jitter to the electronic device, and applying a sine wave jitter A jitter amount control stage for controlling the magnitude of the sine wave jitter applied in the step, and a judgment stage for judging the quality of the electronic device based on the output signal output from the electronic device according to the input signal. The stage determines the sine wave jitter based on the peak-to-peak threshold value of the alignment jitter between the input signal and the recovered clock signal recovered from the input signal by the electronic device and the jitter transfer function in a good electronic device. Provide a test method for determining the size of
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。 The above summary of the invention does not enumerate all the necessary features of the present invention, and sub-combinations of these feature groups can also be the invention.
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention. However, the following embodiments do not limit the invention according to the scope of claims, and all combinations of features described in the embodiments are included. It is not necessarily essential for the solution of the invention.
まず、本実施形態に係る試験装置及び試験方法の原理を説明する。
(1)被試験デバイス(Device Under Test)
図4は、本発明の実施形態に係る電子デバイス10の構成の一例を示す図である。図4(a)は、電子デバイス10の構成の第1の例を示す。本実施形態に係る電子デバイス10は、一例としてデシリアライザであり、クロック再生回路41(Clock Recovery)と、ビットサンプラ42(Bit Sampler)と、クロック分周回路43(Clock Divider)と、デマルチプレクサ44(DEMUX)とを備える。クロック再生回路41は、シリアルビット列(Serial Data Stream)の入力信号からクロック信号を再生し、再生クロック信号(Recovered Clock)として出力する。ビットサンプラ42は、シリアルビット列の入力信号を、再生クロック信号に基づいてサンプリングする。クロック分周回路43は、再生クロック信号を分周する。デマルチプレクサ44は、ビットサンプラ42によりサンプリングされたビット列を、クロック分周回路43により分周された再生クロック信号を用いてシリアル・パラレル変換し、例えば16ビットの再生データとして出力する。
First, the principle of the test apparatus and test method according to this embodiment will be described.
(1) Device Under Test
FIG. 4 is a diagram showing an example of the configuration of the
ジッタの影響により入力信号のビット列における立ち上がりエッジがゆれたり、再生クロック信号のジッタによりサンプリングタイミングがゆれると、入力信号における隣り合う立ち上がりエッジのタイミングがサンプリングタイミングをそれぞれクロスする。この結果ビットサンプラ42は、先行するビットや次のビットをサンプリングしてしまうため、デマルチプレクサ44が出力する再生データにビット誤りが生じる。
When the rising edge in the bit string of the input signal fluctuates due to the influence of the jitter or the sampling timing fluctuates due to the jitter of the reproduced clock signal, the timing of the adjacent rising edge in the input signal crosses the sampling timing. As a result, since the
図4(b)は、電子デバイス10の構成の第2の例を示す。図4(b)において図4(a)と同一の符号を付した構成要素は、以下に説明する点を除いて図4(a)に関連して説明した構成要素と同一の構成及び機能を有する。本例に係る電子デバイス10は、PLL45と、位相アライメント手段46(Phase Alignment)と、ビットサンプラ42と、クロック分周回路43と、デマルチプレクサ44とを備え、データ信号(入力信号)及び基準クロック(Reference Clock)信号を入力して、基準クロック信号に基づいてデータ信号をサンプリングする。
FIG. 4B shows a second example of the configuration of the
PLL45は、基準クロック信号を入力して、入力信号のサンプリングに用いるサンプリングクロックを生成する。本例において、PLL45が生成するサンプリングクロックは、入力信号のN倍の周波数を有する。位相アライメント手段46は、サンプリングクロックを入力信号に対して位相調整する。ビットサンプラ42は、位相調整されたサンプリングクロックを用いて入力信号をサイクル当たりN個のサンプリングタイミングにおいてサンプリングし、これらのサンプリングタイミングのうち最も誤り率が低いタイミングでサンプリングされたデータを用いてビット列を再生する。
The
ジッタの影響により入力信号のビット列における立ち上がりエッジがゆれたり、サンプリングクロックのジッタによりサンプリングタイミングがゆれると、入力信号における隣り合う立ち上がりエッジのタイミングがサンプリングタイミングをそれぞれクロスする。この結果ビットサンプラ42は、先行するビットや次のビットをサンプリングしてしまうため、デマルチプレクサ44が出力する再生データにビット誤りが生じる。
When the rising edge in the bit string of the input signal fluctuates due to the influence of jitter or the sampling timing fluctuates due to the jitter of the sampling clock, the timing of adjacent rising edges in the input signal cross the sampling timing. As a result, since the
第2の例に示した電子デバイス10は、入力信号及び基準クロック信号の間の静的な位相差により、入力信号とサンプリングクロックの間に最大1/N UI(Unit Interval)の位相差が生じる。入力信号及びサンプリングクロックの間に位相差が生じると、次に示すアラインメントジッタにオフセットを与えることなり、ビットサンプラ42によるビット列再生におけるタイミングマージンを小さくなることから、ビット誤りが生じやすくなる。
In the
(2)アラインメントジッタ(alignment jitter)
アラインメントジッタは、入力信号である入力データ列のタイミング・ジッタΔθ[nT]と、再生クロック信号のタイミングジッタΔφ[nT]の間のアラインメント誤差である(「Patrick R. Trischitta and Eve L. Varma, Jitter in Digital Transmission Systems, Artech House, p. 86, 1989.」参照)。アラインメントジッタは、以下の式(1)により求めることができる。
The alignment jitter is an alignment error between the timing jitter Δθ [nT] of the input data string that is the input signal and the timing jitter Δφ [nT] of the recovered clock signal (see “Patrick R. Trischitta and Eve L. Varma, Jitter in Digital Transmission Systems, Artech House, p. 86, 1989 "). The alignment jitter can be obtained by the following equation (1).
図5は、ビット誤りを生じない範囲における最悪ケースのアラインメントジッタを模式的に示す図である。最悪ケースの場合、アライメントジッタにより、再生ビットの境界が0 UIから0.5 UIの間をスイングする。そして、アライメントジッタの振幅が例えば0.5 UIPPを超えると、電子デバイス10はビット誤りを生じる。
FIG. 5 is a diagram schematically showing the worst-case alignment jitter in a range where no bit error occurs. In the worst case, alignment jitter causes the playback bit boundary to swing between 0 UI and 0.5 UI. When the amplitude of alignment jitter exceeds 0.5 UI PP, for example, the
(3)ジッタ伝達関数(Jitter transfer function)
次に、タイミングジッタからジッタ伝達関数をもとめる手順を示す。試験装置によるサンプリング周期TSを試験対象のクロック再生回路41のクロック周期Tに等しくし、ゼロ交叉(立ち上がりエッジまたは立下りエッジ)付近の瞬時位相雑音Δθ(t)またはΔφ(t)を再サンプリングすると、入力タイミングジッタΔθ[nT]と出力タイミングジッタΔφ[nT]を得ることができる。そして、Fourier変換によってΔθ[nT]とΔφ[nT]を周波数領域へ変換すれば、以下の式(2)に示す入力タイミングジッタスペクトル(timing jitter spectrum)、及び、式(3)に示す出力タイミングジッタスペクトルを得ることができる(「Takahiro J. Yamaguchi, Mani Soma, Louis Malarsie, Masahiro Ishida, Hirobumi Musha, "Timing Jitter Measurement of 10 Gbps Bit Clock Signals Using Frequency Division," Proc. IEEE VLSI Test Symposium, Monterey, USA, April 28-May 2, 2002.」参照)。
Next, a procedure for obtaining a jitter transfer function from timing jitter will be described. The sampling period T S by the test apparatus is made equal to the clock period T of the
タイミングジッタは周期Tの弱義周期定常(wide-sense cyclostationary)であるから、タイミングジッタ・スペクトルを用いる方がが位相雑音スペクトルを用いる場合と比較し変調ノイズ源の解析に有効である。ただし、狭帯域のフィルタを通過させ、弱義周期定常信号を定常信号に変換すると、以下の式(4)及び(5)が成り立つ。
ジッタ伝達関数HJ(fJ)は、上記(2)及び(3)(または(4)及び(5))に示したタイミングジッタ・スペクトルから、以下の式(6)、(7)、及び(8)を用いて推定することができる。
また、入力タイミングジッタと出力タイミングジッタ間の相互スペクトル(cross spectrum)と、入力タイミングジッタのパワスペクトルとを用いても、ジッタ伝達関数を求めることができる。
図6は、電子デバイス10のジッタ伝達関数の一例を示す。
更に、式(7)およびフーリエ変換の線形性から、入力タイミングジッタΔθ[nT]と出力タイミングジッタΔφ[nT]は、以下の式(10)に示す関係を有する。
Furthermore, from the linearity of the equation (7) and Fourier transform, the input timing jitter Δθ [nT] and the output timing jitter Δφ [nT] have the relationship shown in the following equation (10).
(4)ジッタの大きさの決定
(4−1)サイン波ジッタを印加した場合
次に、電子デバイス10への入力データ列に対して、以下の式(11)に示す、ジッタ周波数fJのサイン波ジッタを印加する場合における、ジッタの大きさの決定方法を示す。
ジッタ周波数fにおける電子デバイス10のジッタ伝達関数をHJ(f)とすると、クロック再生回路41による再生クロックに生じるタイミングジッタは、以下の式(12)となる。
アライメントジッタのピークツゥピーク値ΔalignPPがしきい値Δth,PP(例えば0.5 UIPP)を超えると、電子デバイス10はビット誤りを生じる。したがって、電子デバイス10がビット誤りを生じないための条件は次の式(14)で与えられる。
本実施形態に係る試験装置及び試験方法においては、式(13)を満たす振幅Aを算出することにより、電子デバイス10へ印加するサイン波ジッタの大きさを決定する。そして、算出した振幅Aを用いて式(11)に示すサイン波ジッタを入力データ列に印加して、電子デバイス10がビット誤りを生じるか否かを判定することにより、ジッタ周波数fJにおけるジッタ耐力が劣化した不良デバイスを判別することができる。
In the test apparatus and test method according to the present embodiment, the magnitude of the sine wave jitter to be applied to the
(4−2)マルチトーンのサイン波ジッタを印加した場合
次に、電子デバイス10への入力データ列に対して、以下の式(15)に示すマルチトーンのサイン波ジッタを印加する場合における、ジッタの大きさの決定方法を示す。ここで、マルチトーンのサイン波ジッタとは、複数の周波数成分(ジッタ周波数)fk(k = 1、2、…、N)のそれぞれに対応するサイン波ジッタを合成したサイン波ジッタである。
マルチトーンのサイン波ジッタが印加された場合、クロック再生回路41による再生クロックに生じるタイミングジッタは、以下の式(16)となる。
アライメントジッタのピークツゥピーク値ΔalignPPがしきい値Δth,PP(たとえば0.5 UIPP)を超えると、電子デバイス10はビット誤りを生じる。したがって、電子デバイス10がビット誤りを生じないための条件は次の式(18)で与えられる。
本実施形態に係る試験装置及び試験方法においては、式(13)を満たす振幅Akを算出することにより、電子デバイス10へ印加するサイン波ジッタの大きさを決定する。そして、算出した振幅Akを用いて式(15)に示すサイン波ジッタを入力データ列に印加して、電子デバイス10がビット誤りを生じるか否かを判定することにより、ジッタ周波数fk(k = 1,2,…,N)のいずれかにおけるジッタ耐力が劣化した不良デバイスを判別することができる。
In the test apparatus and test method according to the present embodiment, the magnitude of the sine wave jitter to be applied to the
以上において、入力データ列に印加する複数サイン波ジッタの各ジッタ振幅Akは、式(18)を満たすように設定するが、各ジッタ周波数fkのジッタ振幅Akを同一の値に設定してもよいし、試験すべきジッタ周波数fkの重要度に対応して重み(weight)をつけて設定してもよい。 In the above, the jitter amplitude A k of the plurality sinusoidal jitter applied to the input data sequence is set to satisfy the equation (18), set the jitter amplitude A k of the jitter frequency f k to the same value Alternatively, the weight may be set according to the importance of the jitter frequency f k to be tested.
(4−3)確定ジッタを印加した場合
次に、電子デバイス10への入力データ列に対して、以下の式(19)に示す確定ジッタを印加する場合における、ジッタの大きさの決定方法を示す。
ジッタ周波数fにおける電子デバイス10のジッタ伝達関数をHJ(f)とすると、クロック再生回路41による再生クロックに生じるタイミングジッタは、以下の式(20)となる。
式(19)と式(20)を式(1)に代入すると、以下の式(21)に示すアラインメントジッタを得ることができる。
アライメントジッタのピークツゥピーク値ΔalignPPがしきい値Δth,PP(たとえば0.5 UIPP)を超えると、電子デバイス10はビット誤りを生じる。すなわち、電子デバイス10がビット誤りを生じないための条件は次の式(22)で与えられる。
図7は、ケーブルを伝送した入力信号のスペクトルの一例を示す。本例において、入力信号のキャリア周波数は2.5Gbpsであり、ケーブル長は20mである。図7に示すように、当該ケーブルを伝送することにより、入力信号のスペクトルには、キャリア周波数の近傍に片側200MHz程度の広い帯域のサイドバンドが生じる。すなわち、入力信号に印加される確定ジッタは、200MHz程度の周波数成分を有しており、ループフィルタのカットオフ周波数より十分高い周波数成分を有する。このように確定ジッタは、電子デバイス10、たとえば、デシリアライザやクロック再生器、PLLなどのループ帯域fbound(通常1 MHz程度)に比べ、広い周波数帯域(数百MHzから数GHz)にエネルギーをもつ。また、電子デバイス10のループ帯域外におけるジッタ伝達関数は、図7に示したようにほとんどゼロである。したがって、ループ帯域内のジッタによるアライメントジッタは、ループ帯域外のジッタによるアライメントジッタに比べ無視できる程度に十分小さく、式(23)が成立する。
したがって、式(21)で示したアライメントジッタは、以下の式(24)のに示すように変形することができる。
そして、式(22)で示した条件も、式(24)を用いて次の式(25)で表される。
本実施形態に係る試験装置及び試験方法においては、式(22)又は式(25)を満たすように、確定ジッタの振幅を決定する。そして、決定した確定ジッタを入力データ列に印加して、電子デバイス10がビット誤りを生じるか否かを判定することにより、主に電子デバイス10のループ帯域外におけるジッタ耐力が劣化した不良デバイスを判別することができる。
In the test apparatus and test method according to the present embodiment, the amplitude of the deterministic jitter is determined so as to satisfy Expression (22) or Expression (25). Then, by applying the determined deterministic jitter to the input data string and determining whether or not the
(4−4)マルチトーンのサイン波ジッタ及び確定ジッタを印加した場合
次に、電子デバイス10への入力データ列に対して、以下の式(26)に示す、ジッタ周波数fk(k = 1,2,…,N)の複数の周波数成分を有するサイン波ジッタと、以下の式(27)に示す確定ジッタとを印加する場合における、ジッタの大きさの決定方法を示す。
ジッタ周波数fにおける被試験デバイスのジッタ伝達関数をHJ(f)とすると、クロック再生回路41による再生クロックに生じるタイミングジッタは、以下の式(28)となる。
したがってアライメントジッタは、次の式(29)で与えられる。
アライメント・ジッタのピークツゥピーク値ΔalignPPがしきい値Δth,PP(たとえば0.5 UIPP)を超えると、電子デバイス10はビット誤りを生じる。したがって、電子デバイス10がビット誤りを生じないための条件は次の式(30)で与えられる。
本実施形態に係る試験装置及び試験方法においては、式(29)を満たすように、サイン波ジッタにおける複数の周波数成分のそれぞれのサイン波の振幅、及び、確定ジッタの振幅を決定する。そして、決定したサイン波ジッタ及び確定ジッタを入力データ列に印加して、電子デバイス10がビット誤りを生じるか否かを判定する。これにより、本実施形態に係る試験装置及び試験方法によれば、ジッタ周波数fk(k = 1, 2,…,N)の何れかにおけるジッタ耐力、または、電子デバイス10のループ帯域外におけるジッタ耐力が劣化した不良デバイスを判別することができる。
In the test apparatus and test method according to the present embodiment, the amplitude of the sine wave and the amplitude of the deterministic jitter of each of the plurality of frequency components in the sine wave jitter are determined so as to satisfy Expression (29). Then, the determined sine wave jitter and deterministic jitter are applied to the input data sequence to determine whether or not the
以上において、入力データ列に印加する確定ジッタ量と複数サイン波ジッタの各ジッタ振幅は、式(30)を満たすように設定するが、確定ジッタの振幅とマルチトーンのサイン波ジッタ振幅を同一の値に設定してもよいし、試験すべきジッタ周波数領域(ループ帯域内またはループ帯域外)の重要度に対応して重み(weight)をつけて設定してもよい。 In the above, the deterministic jitter amount applied to the input data string and each jitter amplitude of the multiple sine wave jitter are set so as to satisfy the equation (30), but the deterministic jitter amplitude and the multitone sine wave jitter amplitude are the same. The value may be set, or may be set with a weight corresponding to the importance of the jitter frequency region to be tested (within the loop band or outside the loop band).
(5)アラインメントジッタのしきい値の決定方法
電子デバイス10の良否判定の基準となるしきい値Δth,PPは、最悪ケースのアラインメント・ジッタから0.5 UIPPと設定してもよく、良品の電子デバイス10のジッタ耐力の下限値から求めてもよい。また、電子デバイス10のジッタ耐力の典型値から求めてもよく、電子デバイス10の試験仕様、たとえば、SDHデバイスに対するITU-T G.958試験仕様、に規定されているジッタ耐力の仕様値から求めてもよく、試験を行う者が設定してもよい。
(5) Method for Determining Threshold of Alignment Jitter The threshold value Δ th, PP used as a criterion for determining whether or not the
(6)ランダムジッタ
電子デバイス10のループ帯域外のランダムジッタは、式(19)と同様に確定ジッタとして扱える。また、電子デバイス10のループ帯域内のランダムジッタは、式(15)と同様にマルチトーンのサイン波ジッタとして扱える。
(6) Random Jitter Random jitter outside the loop band of the
図8は、本発明の実施形態に係る試験装置100の構成の一例を示す図である。試験装置100は、電子デバイス10のジッタ耐力を試験する装置であって、パターン発生器102、確定ジッタ印加手段104、ジッタ量制御手段106、及び判定手段108を備える。電子デバイス10は、例えばシリアル通信デバイスやシリアルI/Oデバイスである。また、電子デバイス10は、これらのデバイスには限定されない。例えばこれらのデバイスの他に、電子回路や電子回路を含むシステム等であってもよい。
FIG. 8 is a diagram illustrating an example of the configuration of the test apparatus 100 according to the embodiment of the present invention. The test apparatus 100 is an apparatus for testing the jitter tolerance of the
パターン発生器102は、電子デバイス10に供給するための入力信号(入力データ列)を生成する。確定ジッタ印加手段104は、パターン発生器102が生成した入力信号を受け取り、入力信号に振幅変調成分を生じさせずに確定ジッタを印加して、電子デバイス10に供給する。確定ジッタとは、例えば入力信号の信号パターンに依存するジッタである。
The
例えば、確定ジッタ印加手段104は、入力信号を通過させることにより、入力信号に確定ジッタを印加する1次フィルタであってよい。当該1次フィルタは、例えばRCフィルタである。この場合、1次フィルタにおける抵抗成分及び容量成分は、可変であることが好ましい。
For example, the deterministic
また、確定ジッタ印加手段104は、入力信号を通過させることにより、確定ジッタを印加するケーブルを有していてもよい。この場合、確定ジッタ印加手段104は、並列に設けられ、異なる長さの複数のケーブルを有することが好ましい。また、確定ジッタ印加手段104は、入力信号の振幅変調成分を除去するリミッティングアンプを有していてもよい。当該リミッティングアンプは、図2において説明したリミッティングアンプ214と同一の機能及び構成を有してよい。当該リミッティングアンプにおける振幅制限値は、印加するべき確定ジッタの大きさに基づいて、予め定められていることが好ましい。
Further, the deterministic jitter applying means 104 may have a cable for applying deterministic jitter by passing an input signal. In this case, the deterministic jitter applying means 104 is preferably provided in parallel and has a plurality of cables having different lengths. Further, the deterministic
ジッタ量制御手段106は、確定ジッタ印加手段104が発生して入力信号に印加する確定ジッタの大きさを制御する。例えば、確定ジッタ印加手段104が1次フィルタを用いて確定ジッタを発生する場合、ジッタ量制御手段106は、1次フィルタの抵抗成分及び容量成分の大きさを制御することにより、印加される確定ジッタの大きさを制御する。
また、確定ジッタ印加手段104が複数のケーブルを有する場合、ジッタ量制御手段106は、いずれのケーブルに入力信号を通過させるかを選択することにより、ケーブルにより発生される確定ジッタの大きさを制御する。
The jitter amount control means 106 controls the magnitude of the deterministic jitter generated by the deterministic jitter applying means 104 and applied to the input signal. For example, when the deterministic
When the deterministic jitter applying means 104 has a plurality of cables, the jitter amount control means 106 controls the magnitude of the deterministic jitter generated by the cable by selecting which cable the input signal is allowed to pass through. To do.
そして、判定手段108は、入力信号に応じて電子デバイス10が出力信号のビット誤りを検出することにより、電子デバイス10の良否を判定する。このとき、判定手段108は、出力信号と比較するべき期待値信号をパターン発生器102から受け取り、出力信号と期待値信号とのビットを比較することにより、ビット誤りを検出する。
Then, the
このようなビット誤りの検出を、印加する確定ジッタの大きさ毎に行うことにより、電子デバイス10のジッタ耐力を測定することができる。即ち、ジッタ量制御手段106は、確定ジッタの大きさを徐々に変化させ、判定手段108は、ジッタ量制御手段106が変化させた確定ジッタの大きさ毎に、出力信号のビット誤りを検出する。そして、電子デバイス10のジッタ耐力の仕様値等と、測定したジッタ耐力とを比較することにより、電子デバイス10の良否を判定する。また、試験装置100は、電子デバイス10のジッタ耐力の仕様値の近傍のみを測定してもよい。
By performing such bit error detection for each magnitude of deterministic jitter to be applied, the jitter tolerance of the
図9は、フィルタのステップ応答の一例を示す図である。図9(a)は、1次フィルタのステップ応答を示し、図9(b)は、2次フィルタのステップ応答を示す。確定ジッタ印加手段104が1次フィルタを用いて確定ジッタを発生する場合、当該1次フィルタのステップ応答は、図9(a)のようになる。図9(a)に示すように1次フィルタのステップ応答は、滑らかに増加する特性であるため、図3において説明したような振幅変調が生じない。このため、1次フィルタにより確定ジッタを発生した場合、振幅変調によるビット誤りは検出されず、ジッタのみによるビット誤りを検出することができる。 FIG. 9 is a diagram illustrating an example of a step response of a filter. FIG. 9A shows the step response of the primary filter, and FIG. 9B shows the step response of the secondary filter. When the deterministic jitter applying means 104 generates deterministic jitter using a primary filter, the step response of the primary filter is as shown in FIG. As shown in FIG. 9A, the step response of the primary filter is a characteristic that increases smoothly, and therefore amplitude modulation as described in FIG. 3 does not occur. For this reason, when deterministic jitter is generated by the primary filter, bit errors due to amplitude modulation are not detected, and bit errors due only to jitter can be detected.
これに対し、2次フィルタにより入力信号に確定ジッタを印加する場合、2次フィルタのステップ応答は図9(b)に示したようになるため、図3において説明したような振幅変調が生じてしまう。このため、振幅変調によるビット誤りが検出され、電子デバイス10のジッタ耐力を精度よく検出できない場合がある。本例における試験装置100は、1次フィルタを用いて確定ジッタを発生するため、電子デバイス10のジッタ耐力を精度よく検出することができる。
On the other hand, when deterministic jitter is applied to the input signal by the secondary filter, the step response of the secondary filter is as shown in FIG. 9B, and therefore amplitude modulation as described in FIG. 3 occurs. End up. For this reason, a bit error due to amplitude modulation is detected, and the jitter tolerance of the
また、電子デバイス10に含まれるPLL等のクロック再生回路のループ帯域外のジッタ耐力を試験する場合、クロック再生回路のループフィルタのカットオフ周波数より高い周波数成分を有するジッタを入力信号に印加する必要がある。例えば、2.5Gbpsの通信デバイスのクロック再生回路に用いられているループフィルタのカットオフ周波数は、1MHz以上の周波数範囲であるが、ケーブルを用いてジッタを発生することにより、当該カットオフ周波数より十分高い周波数成分を有するジッタを発生することができる。
When testing the jitter tolerance outside the loop band of a clock recovery circuit such as a PLL included in the
図10は、電子デバイス10を試験する試験方法の一例を示すフローチャートである。当該試験方法は、図8に関連して説明した試験装置100を用いて行ってよい。まず、確定ジッタ印加段階S302において、入力信号に確定ジッタを印加する。S302では、確定ジッタ印加手段104を用いて、入力信号に振幅変調成分を生じさせずに確定ジッタを印加する。このとき、確定ジッタ印加手段104により発生する確定ジッタの大きさは、ジッタ量制御段階S304において、ジッタ量制御手段106によって制御される。そして、判定段階S306において、入力信号に応じて電子デバイス10が出力する出力信号に基づいて、電子デバイス10の良否を判定する。
FIG. 10 is a flowchart illustrating an example of a test method for testing the
以上において、ジッタ量制御手段106は、入力信号と、電子デバイス10により入力信号から再生される再生クロック信号との間のアラインメントジッタのピークトゥピーク値のしきい値に基づいて、確定ジッタの大きさを決定する。より具体的には、ジッタ量制御手段106は、式(22)又は(25)を満たすように確定ジッタのピークツゥピーク値を決定する。そして、ジッタ量制御段階S304において、ジッタ量制御手段106は、以上により決定した値を振幅とする確定ジッタを入力信号に印加するように、確定ジッタ印加手段104を調整する。
In the above, the jitter amount control means 106 determines the magnitude of the deterministic jitter based on the threshold value of the peak-to-peak value of the alignment jitter between the input signal and the recovered clock signal regenerated from the input signal by the
ここで、アラインメントジッタのピークトゥピーク値のしきい値Δth,PPは、本実施形態に係る試験装置及び試験方法の原理(5)に示した方法により設定してよい。またジッタ量制御手段106は、良品の電子デバイス10について試験装置100により測定したアラインメントジッタのピークトゥピーク値、又は、複数の良品の電子デバイス10について試験装置100により測定したアラインメントジッタの最小値をしきい値Δth,PPとして用いてもよく、これに代えて、複数の電子デバイス10について試験装置100により測定したアラインメントジッタの統計値、すなわち例えばアラインメントジッタの平均値及び分散等に基づいて、しきい値Δth,PPを定めてもよい。
Here, the threshold value Δth, PP of the peak-to-peak value of alignment jitter may be set by the method shown in the principle (5) of the test apparatus and test method according to the present embodiment. Further, the jitter amount control means 106 calculates the peak-to-peak value of the alignment jitter measured by the test apparatus 100 for the non-defective
図11は、試験装置100の構成の他の例を示す図である。本例における試験装置100は、図8において説明した試験装置100の構成に加え、サイン波ジッタ印加手段110を更に備える。図11において図8と同一の符号を付した構成要素は、以下に説明する点を除いて図8に関連して説明した構成要素と同一の構成及び機能を有する。 FIG. 11 is a diagram illustrating another example of the configuration of the test apparatus 100. The test apparatus 100 in this example further includes sine wave jitter applying means 110 in addition to the configuration of the test apparatus 100 described in FIG. 11, components having the same reference numerals as those in FIG. 8 have the same configurations and functions as the components described in relation to FIG. 8 except for the points described below.
サイン波ジッタ印加手段110は、パターン発生器102が生成する入力信号に、サイン波ジッタを印加する。例えば、サイン波ジッタ印加手段110は、パターン発生器102が入力信号を生成するために用いるクロックの位相を、サイン波を用いて変調することにより、サイン波ジッタを発生する。このとき、サイン波ジッタ印加手段110は、単一の周波数成分を有するサイン波ジッタを発生してよく、また複数の周波数成分を有するサイン波ジッタを発生してもよい。
The sine wave
ジッタ量制御手段106は、確定ジッタ印加手段104が入力信号に印加する確定ジッタの大きさに加えて、サイン波ジッタ印加手段110が入力信号に印加するサイン波ジッタの大きさを更に制御する。本例における試験装置100によれば、入力信号に対し、確定ジッタ及びサイン波ジッタを有する予め定められた大きさのジッタを印加することができる。
The jitter
図12は、電子デバイス10を試験する試験方法の他の例を示すフローチャートである。本例における試験方法は、図10において説明した試験方法に加えて、サイン波ジッタ印加段階S308を更に有する。サイン波ジッタ印加段階S308は、図11において説明したサイン波ジッタ印加手段110を用いて、入力信号にサイン波ジッタを印加する。そして、S302〜S306の処理を行うことにより、電子デバイス10の良否を判定する。
FIG. 12 is a flowchart illustrating another example of a test method for testing the
以上において、ジッタ量制御手段106は、入力信号及び電子デバイス10により入力信号から再生される再生クロック信号の間のアラインメントジッタのピークトゥピーク値のしきい値と、良品の電子デバイス10におけるジッタ伝達関数とに基づいて、サイン波ジッタの大きさを更に決定する。以下に、確定ジッタ及びサイン波ジッタの大きさの決定方法を示す。
In the above, the jitter amount control means 106 is configured to detect the threshold of the peak-to-peak value of the alignment jitter between the input signal and the recovered clock signal regenerated from the input signal by the
(1)確定ジッタ及びサイン波ジッタの決定方法1
本実施形態に係る試験装置及び試験方法の原理(4−1)に示したサイン波ジッタ及び(4−3)に示した確定ジッタを発生する場合、ジッタ量制御手段106は、これらの大きさを以下に例示する方法により決定する。
(1)
When the sine wave jitter shown in the principle (4-1) of the test apparatus and test method according to the present embodiment and the deterministic jitter shown in (4-3) are generated, the jitter amount control means 106 has these sizes. Is determined by the method exemplified below.
まずジッタ量制御手段106には、入力信号に発生すべきジッタの大きさのうち、サイン波ジッタの比率を示すサイン波ジッタ比率、及び、確定ジッタの比率を示す確定ジッタ比率が予め設定される。 First, the jitter amount control means 106 is preset with a sine wave jitter ratio indicating the ratio of sine wave jitter and a deterministic jitter ratio indicating the ratio of deterministic jitter among the magnitudes of jitter to be generated in the input signal. .
そして、ジッタ量制御手段106は、アラインメントジッタのピークトゥピーク値のしきい値Δth,PPにサイン波ジッタ比率を乗じたサイン波ジッタしきい値と、良品の電子デバイス10におけるジッタ伝達関数とに基づいて、サイン波ジッタの大きさを決定する。すなわち例えばジッタ量制御手段106は、式(14)におけるしきい値Δth,PPをサイン波ジッタしきい値に置き換えて式(14)を満たす振幅Aを算出することにより、サイン波ジッタの大きさを決定してよい。
Then, the jitter amount control means 106 includes a sine wave jitter threshold value obtained by multiplying the threshold value Δth, PP of the alignment jitter peak-to-peak value by a sine wave jitter ratio, and a jitter transfer function in the non-defective
また、ジッタ量制御手段106は、アラインメントジッタのピークトゥピーク値のしきい値Δth,PPからサイン波ジッタしきい値を減じた確定ジッタしきい値と、ジッタ伝達関数とに基づいて、確定ジッタの大きさを決定する。すなわち例えば、ジッタ量制御手段106は、式(22)又は(25)におけるしきい値Δth,PPを確定ジッタしきい値に置き換えて、確定ジッタの大きさを決定してよい。なお、以上に示した確定ジッタしきい値は、アラインメントジッタのピークトゥピーク値のしきい値Δth,PPに確定ジッタ比率を乗じた値となる。 In addition, the jitter amount control means 106 determines based on a deterministic jitter threshold obtained by subtracting the sine wave jitter threshold from the peak-to-peak threshold value Δth, PP of the alignment jitter and a jitter transfer function. Determine the magnitude of the jitter. That is, for example, the jitter amount control means 106 may determine the magnitude of the deterministic jitter by replacing the threshold value Δth, PP in the equation (22) or (25) with the deterministic jitter threshold value. The deterministic jitter threshold value described above is a value obtained by multiplying the threshold value Δth, PP of the peak-to-peak value of alignment jitter by the deterministic jitter ratio.
(2)確定ジッタ及びサイン波ジッタの決定方法2
本実施形態に係る試験装置及び試験方法の原理(4−4)に示したサイン波ジッタ及び確定ジッタを発生する場合、ジッタ量制御手段106は、アラインメントジッタのピークトゥピーク値のしきい値と、ジッタ伝達関数とに基づいて、サイン波ジッタが有する複数の周波数成分のそれぞれの大きさを決定する。すなわちジッタ量制御手段106は、これらの大きさを以下に例示する方法により決定する。
(2)
When the sine wave jitter and the deterministic jitter shown in the principle (4-4) of the test apparatus and test method according to the present embodiment are generated, the jitter amount control means 106 sets the threshold of the peak-to-peak value of the alignment jitter, Based on the jitter transfer function, the size of each of the plurality of frequency components of the sine wave jitter is determined. That is, the jitter amount control means 106 determines these sizes by the method exemplified below.
まずジッタ量制御手段106には、入力信号に印加すべきジッタの大きさのうち、サイン波ジッタの比率を示すサイン波ジッタ比率、及び、確定ジッタの比率を示す確定ジッタ比率が予め設定される。ここで、サイン波ジッタ比率は、マルチトーンのサイン波ジッタが有すべき複数の周波数成分のそれぞれについて、当該周波数成分の比率を示す、予め定められた周波数成分比率の合計値として設定される。 First, the jitter amount control means 106 is preset with a sine wave jitter ratio indicating the ratio of sine wave jitter and a deterministic jitter ratio indicating the ratio of deterministic jitter among the magnitudes of jitter to be applied to the input signal. . Here, the sine wave jitter ratio is set as a total value of predetermined frequency component ratios indicating the ratio of the frequency components for each of a plurality of frequency components that should have multitone sine wave jitter.
そして、ジッタ量制御手段106は、複数の周波数成分のそれぞれについて、アラインメントジッタのピークトゥピーク値のしきい値Δth,PPに当該周波数成分について予め定められた周波数成分比率を乗じた周波数成分しきい値と、良品の電子デバイス10におけるジッタ伝達関数とに基づいて、サイン波ジッタの当該周波数成分についての大きさを決定する。すなわち例えば、ジッタ量制御手段106は、式(18)におけるしきい値Δth,PPがサイン波ジッタしきい値となるように、複数の周波数成分のそれぞれについての振幅Akを算出することにより、複数の周波数成分を有するサイン波ジッタの大きさを決定してよい。
Then, the jitter amount control means 106 calculates, for each of the plurality of frequency components, a frequency component obtained by multiplying the threshold value Δth, PP of the alignment jitter peak-to-peak value by a frequency component ratio predetermined for the frequency component. Based on the threshold value and the jitter transfer function in the non-defective
また、ジッタ量制御手段106は、アラインメントジッタのピークトゥピーク値のしきい値Δth,PPから周波数成分しきい値の合計値、すなわちサイン波ジッタしきい値、を減じた確定ジッタしきい値に基づいて、確定ジッタの大きさを決定する。すなわち例えば、ジッタ量制御手段106は、式(22)又は(25)におけるしきい値Δth,PPを確定ジッタしきい値に置き換えて、確定ジッタの大きさを決定してよい。なお、以上に示した確定ジッタしきい値は、アラインメントジッタのピークトゥピーク値のしきい値Δth,PPに確定ジッタ比率を乗じた値となる。 Also, the jitter amount control means 106 is a deterministic jitter threshold value obtained by subtracting the total value of frequency component threshold values, that is, a sine wave jitter threshold value, from the threshold value Δth, PP of the peak-to-peak value of alignment jitter. The magnitude of deterministic jitter is determined based on That is, for example, the jitter amount control means 106 may determine the magnitude of the deterministic jitter by replacing the threshold value Δth, PP in the equation (22) or (25) with the deterministic jitter threshold value. The deterministic jitter threshold value described above is a value obtained by multiplying the threshold value Δth, PP of the peak-to-peak value of alignment jitter by the deterministic jitter ratio.
以上の処理により、ジッタ量制御手段106は、式(30)を満たすようなサイン波ジッタ及び確定ジッタの大きさを求めることができる。以上の(1)及び(2)においてジッタの大きさを決定するために用いるジッタ伝達関数を求めるために、試験装置100は、ジッタ伝達関数推定部を有してもよい。ジッタ伝達関数推定部は、入力信号のタイミングジッタ系列と、良品の電子デバイス10により入力信号から再生された再生クロック信号のタイミングジッタ系列とに基づいて式(6)(7)(8)、又は、式(9)に例示した計算を行って、良品の電子デバイス10におけるジッタ伝達関数を導出する。ここで、ジッタ伝達関数推定部は、複数の良品の電子デバイス10について測定したジッタ伝達関数の統計値に基づいて、ジッタ量制御手段106が用いるジッタ伝達関数を定めてもよい。
Through the above processing, the jitter amount control means 106 can obtain the magnitudes of the sine wave jitter and the deterministic jitter that satisfy the equation (30). In order to obtain a jitter transfer function used to determine the magnitude of jitter in the above (1) and (2), the test apparatus 100 may include a jitter transfer function estimation unit. Based on the timing jitter sequence of the input signal and the timing jitter sequence of the regenerated clock signal regenerated from the input signal by the non-defective
また、図8から図12において、電子デバイス10の入力及び出力を1つとして説明したが、電子デバイス10が多入力多出力のデバイスである場合、試験装置100は、複数の入出力に対応して、パターン発生器102、確定ジッタ印加手段104、ジッタ量制御手段106、サイン波ジッタ印加手段110、及び判定手段108をそれぞれ複数備えていてもよい。また、図8及び図11において、パターン発生器102は、試験装置100の外部に設けられてもよい。
8 to 12, the input and output of the
図13は、試験装置100の構成の他の例を示す図である。図13に示した試験装置100は、図8に示したパターン発生器102が生成する入力信号に代えて、送信側電子デバイス11(Transmitter(DUT))が生成した信号を受信側電子デバイス12(Receiver(DUT))への入力信号として用いる。図13において図8と同一の符号を付した構成要素は、以下に説明する点を除いて図8に関連して説明した構成要素と同一の構成及び機能を有する。
FIG. 13 is a diagram illustrating another example of the configuration of the test apparatus 100. 13 replaces the input signal generated by the
本実施形態に係る試験装置100は、確定ジッタ印加手段104と、ジッタ量制御手段106と、判定手段108とを備える。確定ジッタ印加手段104は、送信側電子デバイス11により生成され受信側電子デバイス12に対して送信された信号を入力信号として、当該入力信号に振幅変調成分を生じさせずに確定ジッタを印加する。ジッタ量制御手段106は、図8に示したジッタ量制御手段106と同様にして、確定ジッタ印加手段104が入力信号に印加する確定ジッタの大きさを制御する。本実施形態に係る試験装置100による試験方法は、S302において確定ジッタ印加手段104が、送信側電子デバイス11から入力された入力信号に対して確定ジッタを印加する点、及び、S306において判定手段108が、受信側電子デバイス12から出力された出力信号に基づいて送信側電子デバイス11及び受信側電子デバイス12の良否を判定する点を除き、図10と同様である。
The test apparatus 100 according to the present embodiment includes a deterministic
図13に示した試験装置100は、送信側電子デバイス11から入力される入力信号に対し、サイン波ジッタを印加するサイン波ジッタ印加手段110を更に備えてもよい。この場合における試験装置100による試験方法は、送信側電子デバイス11から複数の信号を送信させて、これらの信号のそれぞれに対してサイン波ジッタ印加手段110及び確定ジッタ印加手段104によりジッタを印加し受信側電子デバイス12へ入力する点、及び、これらの複数の信号に対する複数の出力信号に基づいて送信側電子デバイス11及び受信側電子デバイス12の良否を判定する点を除き、図12と同様である。
The test apparatus 100 illustrated in FIG. 13 may further include sine wave jitter applying means 110 that applies sine wave jitter to an input signal input from the transmission-side
図14は、試験装置100の構成の他の例を示す図である。本例における試験装置100は、基準クロック発生器20が発生する基準クロック信号に基づいて動作する送信側電子デバイス11及び受信側電子デバイス12を試験する。ここで受信側電子デバイス12は、送信側電子デバイス11により発生されたデータ信号(入力信号)及び基準クロック信号を入力し、基準クロック信号に基づいて入力信号をサンプリングする。
試験装置100は、図13において説明した試験装置100の構成に加え、位相シフタ112を備える。位相シフタ112は、基準クロック発生器20により発生された基準クロック信号の位相をシフトし、送信側電子デバイス11に対して入力される基準クロック信号と、受信側電子デバイス12に対して入力される基準クロック信号との間に予め定められた静的な位相差を与える。この位相差を用いることにより、試験装置100は、例えば送信側電子デバイス11及び受信側電子デバイス12の仕様により許容された範囲で基準クロック信号の位相誤差を送信側電子デバイス11及び受信側電子デバイス12に与えた状態で試験を行うことができる。
FIG. 14 is a diagram illustrating another example of the configuration of the test apparatus 100. The test apparatus 100 in this example tests the transmission-side
The test apparatus 100 includes a
図15は、電子デバイス10を試験する試験方法の他の例を示すフローチャートである。本例における試験方法は、図10において説明した試験方法に加えて、位相シフト段階S310を更に有する。位相シフト段階S310は、図14において説明した位相シフタ112を用いて、基準クロック発生器20により発生された基準クロック信号の位相をシフトする。そして、本実施形態に係る試験装置100による試験方法は、S302において確定ジッタ印加手段104が、送信側電子デバイス11から入力された入力信号に対して確定ジッタを印加する点、受信側電子デバイス12が、位相シフタ112から入力した基準クロック信号に基づいて入力信号をサンプリングする点、及び、S306において判定手段108が、受信側電子デバイス12から出力された出力信号に基づいて送信側電子デバイス11及び受信側電子デバイス12の良否を判定する点を除き、図10と同様である。
FIG. 15 is a flowchart illustrating another example of a test method for testing the
なお、図14に示した試験装置100は、送信側電子デバイス11から入力される入力信号に対し、サイン波ジッタを印加するサイン波ジッタ印加手段110を更に備えてもよい。この場合における試験装置100による試験方法は、位相シフト段階S310により受信側電子デバイス12に供給する基準クロック信号の位相をシフトする点、送信側電子デバイス11から複数の信号を送信させて、これらの信号のそれぞれに対してサイン波ジッタ印加手段110及び確定ジッタ印加手段104によりジッタを印加し受信側電子デバイス12へ入力する点、及び、これらの複数の信号に対する複数の出力信号に基づいて送信側電子デバイス11及び受信側電子デバイス12の良否を判定する点を除き、図12と同様である。
The test apparatus 100 shown in FIG. 14 may further include sine wave jitter applying means 110 that applies sine wave jitter to the input signal input from the transmission-side
図16は、本発明の実施形態に係る試験方法による電子デバイス10の試験結果の一例を示す。本図において電子デバイス10は、一例として2.5 Gbpsデシリアライザであり、90 kHz、800 kHz、7 MHz(3トーン)の同一振幅のサイン波ジッタ及び確定ジッタをデシリアライザの入力信号に印加して、デシリアライザがビット誤りを生じる最小の3トーンサイン波ジッタの振幅を測定した。確定ジッタは、ケーブルとリミッティングアンプをもちいて発生し、ケーブル長を0.7 mから20 mまで変化させて確定ジッタ量を変化させた。
サイン波ジッタの振幅が一定のとき、3トーンサイン波ジッタの振幅をA3-toneとすると、式(15)における各サイン波ジッタの振幅Akは、Ak = A3-tone/3であらわされる。したがって、式(30)は、以下の式(31)に変形することができる。
When the amplitude of sine wave jitter is constant and the amplitude of 3-tone sine wave jitter is A 3-tone , the amplitude A k of each sine wave jitter in equation (15) is A k = A 3-tone / 3 Appears. Therefore, the equation (30) can be transformed into the following equation (31).
図16に示すように、確定ジッタを変化させたとき、式(32)でもとめた値はビット誤り率試験システム(BERTS)で測定した結果とほぼ一致する。本実施形態に係る試験装置および試験方法によれば、ケーブルやフィルタ等で構成可能な確定ジッタ源のみをもちいて被試験デバイスの良否判定を行うことができ、ジッタ源の装置コストを最小にできるため、デバイスの試験コストを大幅に削減できる。 As shown in FIG. 16, when the deterministic jitter is changed, the value obtained by the equation (32) almost coincides with the result measured by the bit error rate test system (BERTS). According to the test apparatus and the test method according to the present embodiment, it is possible to determine the quality of the device under test using only a deterministic jitter source that can be configured with a cable, a filter, or the like, and to minimize the apparatus cost of the jitter source. Therefore, the test cost of the device can be greatly reduced.
また、本実施形態に係る試験装置および試験方法は、被試験デバイスの出力にビット誤りが生じるか否かを判定することにより、非常に時間のかかるビット誤り率の測定を不要とできるため、非常に高速なデバイス試験を実現できる。 In addition, since the test apparatus and test method according to the present embodiment can determine whether or not a bit error occurs in the output of the device under test, it is not necessary to measure the bit error rate which is very time-consuming. High-speed device test can be realized.
また、本実施形態に係る試験装置および試験方法によれば、被試験デバイスの入力データ列にマルチトーンのサイン波ジッタと確定ジッタをあたえ、被試験デバイスの出力にビット誤りが生じるか否かを判定することにより、複数サイン波のジッタ周波数または被試験デバイスのループ帯域外の何れかにおける少なくともひとつのパラメトリックな欠陥を同時に試験することができるため、非常に高速なデバイス試験を実現できる。 Further, according to the test apparatus and test method of the present embodiment, multitone sine wave jitter and deterministic jitter are given to the input data string of the device under test, and whether or not a bit error occurs in the output of the device under test is determined. By determining, it is possible to simultaneously test at least one parametric defect in either the jitter frequency of multiple sine waves or outside the loop band of the device under test, so that a very high-speed device test can be realized.
さらに、本実施形態に係る試験装置および試験方法は、最悪条件における試験ではなく、被試験デバイスが使用される実環境に対応した試験を提供できるため、デバイス試験の信頼性、すなわち、試験結果と実動作環境における不良の相関を向上することができる。 Furthermore, since the test apparatus and test method according to the present embodiment can provide a test corresponding to the actual environment in which the device under test is used, not the test under the worst condition, the reliability of the device test, that is, the test result and It is possible to improve the correlation of defects in the actual operating environment.
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。 As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. It will be apparent to those skilled in the art that various modifications or improvements can be added to the above embodiment. It is apparent from the scope of the claims that the embodiments added with such changes or improvements can be included in the technical scope of the present invention.
例えば図11に示した試験装置100は、確定ジッタ印加手段104を有さず、サイン波ジッタ印加手段110によりサイン波ジッタが印加された入力信号をパターン発生器102から電子デバイス10に印加する構成を採ってもよい。この場合、ジッタ量制御手段106は、本実施形態に係る試験装置及び試験方法の原理(4−1)又は(4−2)に示した方法により、サイン波ジッタの大きさを決定してよい。
For example, the test apparatus 100 shown in FIG. 11 does not have the deterministic
以上から明らかなように、本発明によれば電子デバイスのジッタ耐力を精度よく試験することができる。 As is clear from the above, according to the present invention, it is possible to accurately test the jitter tolerance of an electronic device.
10・・・電子デバイス、41・・・クロック再生回路、42・・・ビットサンプラ、43・・・クロック分周回路、44・・・デマルチプレクサ、46・・・位相アライメント手段、100・・・試験装置、102・・・パターン発生器、104・・・確定ジッタ印加手段、106・・・ジッタ量制御手段、108・・・判定手段、110・・・サイン波ジッタ印加手段、112・・・位相シフタ、200・・・ジッタ印加装置、202・・・パターン発生器、206・・・サイン波ジッタソース、208・・・確定ジッタソース、212・・・ランダムジッタソース、214・・・リミッティングアンプ
DESCRIPTION OF
Claims (17)
パターン発生器が生成する入力信号を受け取り、受け取った入力信号に振幅変調成分を生じさせずに前記入力信号の信号パターンに応じた確定ジッタを印加し、前記電子デバイスに供給する確定ジッタ印加手段と、
前記確定ジッタ印加手段が発生する前記確定ジッタの大きさを制御するジッタ量制御手段と、
前記入力信号に応じて前記電子デバイスが出力する出力信号に基づいて、前記電子デバイスの良否を判定する判定手段と
を備える試験装置。 A test apparatus for testing an electronic device,
Deterministic jitter applying means for receiving an input signal generated by a pattern generator, applying deterministic jitter according to the signal pattern of the input signal without generating an amplitude modulation component in the received input signal, and supplying the deterministic jitter to the electronic device; ,
A jitter amount control means for controlling the magnitude of the deterministic jitter generated by the deterministic jitter applying means;
A test apparatus comprising: a determination unit that determines whether the electronic device is good or not based on an output signal output from the electronic device according to the input signal.
請求項1に記載の試験装置。 The test apparatus according to claim 1, wherein the deterministic jitter applying unit includes a primary filter that passes the input signal and generates the deterministic jitter.
請求項1に記載の試験装置。 The test apparatus according to claim 1, wherein the deterministic jitter applying unit includes a cable that passes the input signal and generates the deterministic jitter.
請求項2又は3に記載の試験装置。 The test apparatus according to claim 2, wherein the deterministic jitter applying unit further includes a limiting amplifier that removes an amplitude modulation component of the input signal.
パターン発生器が生成する入力信号を受け取り、受け取った入力信号に振幅変調成分を生じさせずに確定ジッタを印加し、前記電子デバイスに供給する確定ジッタ印加手段と、
前記確定ジッタ印加手段が発生する前記確定ジッタの大きさを制御するジッタ量制御手段と、
前記入力信号に応じて前記電子デバイスが出力する出力信号に基づいて、前記電子デバイスの良否を判定する判定手段と
を備え、
前記ジッタ量制御手段は、前記入力信号と、前記電子デバイスにより前記入力信号から再生される再生クロック信号との間のアラインメントジッタのピークトゥピーク値のしきい値に基づいて、前記確定ジッタの大きさを決定する試験装置。 A test apparatus for testing an electronic device,
Deterministic jitter applying means for receiving an input signal generated by the pattern generator, applying deterministic jitter without causing an amplitude modulation component in the received input signal, and supplying the deterministic jitter to the electronic device;
A jitter amount control means for controlling the magnitude of the deterministic jitter generated by the deterministic jitter applying means;
Determining means for determining the quality of the electronic device based on an output signal output from the electronic device in response to the input signal;
With
The jitter amount control means determines the magnitude of the deterministic jitter based on a threshold value of a peak-to-peak value of alignment jitter between the input signal and a recovered clock signal recovered from the input signal by the electronic device. A test device that determines the thickness.
前記ジッタ量制御手段は、前記サイン波ジッタ印加手段が発生する前記サイン波ジッタの大きさを更に制御する
請求項1から5のいずれか一項に記載の試験装置。 Further comprising sine wave jitter applying means for applying sine wave jitter to the input signal,
The test apparatus according to claim 1, wherein the jitter amount control unit further controls the magnitude of the sine wave jitter generated by the sine wave jitter application unit.
請求項6に記載の試験装置。 The jitter amount control means includes a threshold value of a peak-to-peak value of alignment jitter between the input signal and a reproduction clock signal regenerated from the input signal by the electronic device, and a jitter transfer function in the non-defective electronic device. The test apparatus according to claim 6, wherein the magnitude of the sine wave jitter is determined based on:
前記アラインメントジッタのピークトゥピーク値のしきい値に予め定められたサイン波ジッタ比率を乗じたサイン波ジッタしきい値と、前記ジッタ伝達関数とに基づいて、前記サイン波ジッタの大きさを決定し、
前記アラインメントジッタのピークトゥピーク値のしきい値から前記サイン波ジッタしきい値を減じた確定ジッタしきい値と、前記ジッタ伝達関数とに基づいて、前記確定ジッタの大きさを決定する
請求項7に記載の試験装置。 The jitter amount control means includes:
The magnitude of the sine wave jitter is determined based on a sine wave jitter threshold obtained by multiplying a threshold of a peak-to-peak value of the alignment jitter by a predetermined sine wave jitter ratio and the jitter transfer function. And
The magnitude of the deterministic jitter is determined based on a deterministic jitter threshold obtained by subtracting the sine wave jitter threshold from a threshold of a peak-to-peak value of the alignment jitter and the jitter transfer function. 8. The test apparatus according to 7.
請求項7に記載の試験装置。 The jitter amount control means derives the jitter transfer function based on a timing jitter sequence of the input signal and a timing jitter sequence of a recovered clock signal regenerated from the input signal by a non-defective electronic device. The test apparatus according to claim 7, further comprising a function estimation unit.
前記ジッタ量制御手段は、前記アラインメントジッタのピークトゥピーク値のしきい値と、前記ジッタ伝達関数とに基づいて、前記サイン波ジッタが有する前記複数の周波数成分のそれぞれの大きさを決定する
請求項7に記載の試験装置。 The sine wave jitter applying means applies the sine wave jitter having a plurality of frequency components to the input signal,
The jitter amount control means determines a size of each of the plurality of frequency components of the sine wave jitter based on a threshold of a peak-to-peak value of the alignment jitter and the jitter transfer function. Item 8. The test apparatus according to Item 7.
前記複数の周波数成分のそれぞれについて、前記アラインメントジッタのピークトゥピーク値のしきい値に当該周波数成分について予め定められた周波数成分比率を乗じた周波数成分しきい値と、前記ジッタ伝達関数とに基づいて、前記サイン波ジッタの当該周波数成分についての大きさを決定し、
前記アラインメントジッタのピークトゥピーク値のしきい値から前記周波数成分しきい値の合計値を減じた確定ジッタしきい値に基づいて、前記確定ジッタの大きさを決定する
請求項10に記載の試験装置。 The jitter amount control means includes:
For each of the plurality of frequency components, based on a frequency component threshold obtained by multiplying a threshold of a peak-to-peak value of the alignment jitter by a frequency component ratio predetermined for the frequency component, and the jitter transfer function Determining the magnitude of the frequency component of the sine wave jitter,
The test according to claim 10, wherein the magnitude of the deterministic jitter is determined based on a deterministic jitter threshold obtained by subtracting a total value of the frequency component thresholds from a threshold value of a peak-to-peak value of the alignment jitter. apparatus.
当該試験装置は、
前記基準クロック信号の位相をシフトする位相シフタを更に備える
請求項1から11のいずれか一項に記載の試験装置。 The electronic device inputs the input signal and a reference clock signal, and samples the input signal based on the reference clock signal,
The test equipment
The test apparatus according to claim 1, further comprising a phase shifter that shifts a phase of the reference clock signal.
パターン発生器が生成する入力信号を受け取り、受け取った入力信号に振幅変調成分を生じさせずに前記入力信号の信号パターンに応じた確定ジッタを印加し、前記電子デバイスに供給する確定ジッタ印加段階と、
前記確定ジッタ印加段階において印加する前記確定ジッタの大きさを制御するジッタ量制御段階と、
前記入力信号に応じて前記電子デバイスが出力する出力信号に基づいて、前記電子デバイスの良否を判定する判定段階と
を備える試験方法。 A test method for testing an electronic device, comprising:
A deterministic jitter applying step of receiving an input signal generated by the pattern generator, applying deterministic jitter according to the signal pattern of the input signal without generating an amplitude modulation component in the received input signal, and supplying the deterministic jitter to the electronic device; ,
A jitter amount control step for controlling the magnitude of the deterministic jitter applied in the deterministic jitter application step;
A test method comprising: determining a quality of the electronic device based on an output signal output from the electronic device in response to the input signal.
請求項13に記載の試験方法。 The test method according to claim 13, wherein in the deterministic jitter applying step, the deterministic jitter is generated using a primary filter that passes the input signal.
請求項13に記載の試験方法。 The test method according to claim 13, wherein in the deterministic jitter applying step, the deterministic jitter is generated using a cable that passes the input signal.
請求項14から15のいずれか一項に記載の試験方法。 The test method according to claim 14, further comprising a sine wave jitter application step of applying a sine wave jitter to the input signal.
請求項16に記載の試験方法。 The test method according to claim 16, wherein the sine wave jitter application step applies the sine wave jitter having a plurality of frequency components to the input signal.
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/737,716 US7136773B2 (en) | 2003-12-16 | 2003-12-16 | Testing apparatus and testing method |
US10/737,716 | 2003-12-16 | ||
US10/824,763 | 2004-04-14 | ||
US10/824,763 US7397847B2 (en) | 2003-12-16 | 2004-04-14 | Testing device for testing electronic device and testing method thereof |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2005181325A JP2005181325A (en) | 2005-07-07 |
JP2005181325A5 JP2005181325A5 (en) | 2011-02-03 |
JP5170939B2 true JP5170939B2 (en) | 2013-03-27 |
Family
ID=34798985
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004364984A Expired - Fee Related JP5170939B2 (en) | 2003-12-16 | 2004-12-16 | Test apparatus and test method |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP5170939B2 (en) |
DE (1) | DE102004061510A1 (en) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7313496B2 (en) * | 2005-02-11 | 2007-12-25 | Advantest Corporation | Test apparatus and test method for testing a device under test |
JP4895551B2 (en) * | 2005-08-10 | 2012-03-14 | 株式会社アドバンテスト | Test apparatus and test method |
US7596173B2 (en) * | 2005-10-28 | 2009-09-29 | Advantest Corporation | Test apparatus, clock generator and electronic device |
US8744798B2 (en) * | 2007-06-12 | 2014-06-03 | Tektronix International Sales Gmbh | Signal generator and user interface for adding amplitude noise to selected portions of a test signal |
US8090009B2 (en) * | 2007-08-07 | 2012-01-03 | Advantest Corporation | Test apparatus |
US7808252B2 (en) * | 2007-12-13 | 2010-10-05 | Advantest Corporation | Measurement apparatus and measurement method |
JP2010169504A (en) | 2009-01-22 | 2010-08-05 | Anritsu Corp | Jitter transfer characteristic measuring instrument |
JP7481881B2 (en) | 2020-03-31 | 2024-05-13 | 日本放送協会 | Jitter Generator |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0850156A (en) * | 1994-08-05 | 1996-02-20 | Anritsu Corp | Jitter resistance measuring device |
US5793822A (en) * | 1995-10-16 | 1998-08-11 | Symbios, Inc. | Bist jitter tolerance measurement technique |
JP3857011B2 (en) * | 2000-02-29 | 2006-12-13 | アンリツ株式会社 | Digital high-pass filter and jitter measuring instrument using digital high-pass filter |
WO2003007578A1 (en) * | 2001-07-13 | 2003-01-23 | Anritsu Corporation | Jitter resistance measuring instrument and method for enabling efficient measurement of jitter resistance characteristic and adequate evaluation |
WO2003067273A1 (en) * | 2002-02-06 | 2003-08-14 | Fujitsu Limited | Jitter tolerance diagnosing method, and jitter tolerance diagnosing device |
JP4216198B2 (en) * | 2002-02-26 | 2009-01-28 | 株式会社アドバンテスト | Measuring apparatus and measuring method |
US7054358B2 (en) * | 2002-04-29 | 2006-05-30 | Advantest Corporation | Measuring apparatus and measuring method |
-
2004
- 2004-12-16 JP JP2004364984A patent/JP5170939B2/en not_active Expired - Fee Related
- 2004-12-16 DE DE200410061510 patent/DE102004061510A1/en not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
JP2005181325A (en) | 2005-07-07 |
DE102004061510A1 (en) | 2005-10-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7397847B2 (en) | Testing device for testing electronic device and testing method thereof | |
JP5183520B2 (en) | Measuring apparatus and test method | |
JP4216249B2 (en) | Measuring apparatus and measuring method | |
US7636387B2 (en) | Measuring apparatus and measuring method | |
US8040940B2 (en) | Transmitter/receiver device that converts serial and parallel signals and method of testing thereof | |
US7860472B2 (en) | Receiver circuit and receiver circuit testing method | |
JP2021527807A (en) | Integrated communication link test | |
US20050172181A1 (en) | System and method for production testing of high speed communications receivers | |
JP4690854B2 (en) | Source synchronous sampling method | |
JP5170939B2 (en) | Test apparatus and test method | |
JP2005233933A (en) | Combination test method and testing device | |
Shimanouchi | Periodic jitter injection with direct time synthesis by SPPTM ATE for SerDes jitter tolerance test in production | |
JP4257830B2 (en) | Data transceiver | |
Yamaguchi et al. | A new method for testing jitter tolerance of SerDes devices using sinusoidal jitter | |
US6986091B2 (en) | Method and apparatus for testing a high speed data receiver for jitter tolerance | |
US7697617B2 (en) | Synchronisation method and apparatus for OFDM symbols | |
TWI806539B (en) | Testing system and testing method | |
Shankar | Test challenges for SONET/SDH physical layer OC3 devices and beyond | |
US20030231707A1 (en) | Method and apparatus for jitter creation and testing | |
Angrisani et al. | Problems with jitter measurement in PDH/SDH-based digital telecommunication systems | |
Willis | Efficient Characterization of Transmitter Output Jitter Components in 100GBASE-CR4 Ethernet | |
Damm | Jitter–An Introduction | |
US8473248B2 (en) | Test apparatus and test method | |
Moradi | State-of-the-art within jitter measurement | |
Sunter et al. | Testing SerDes beyond 4 Gbps-changing priorities |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070921 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101213 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110823 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110916 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120522 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120719 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121218 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121225 |
|
LAPS | Cancellation because of no payment of annual fees |