JP5168221B2 - 半導体装置製造方法 - Google Patents
半導体装置製造方法 Download PDFInfo
- Publication number
- JP5168221B2 JP5168221B2 JP2009103061A JP2009103061A JP5168221B2 JP 5168221 B2 JP5168221 B2 JP 5168221B2 JP 2009103061 A JP2009103061 A JP 2009103061A JP 2009103061 A JP2009103061 A JP 2009103061A JP 5168221 B2 JP5168221 B2 JP 5168221B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- substrate
- chip
- semiconductor device
- conductive filler
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Wire Bonding (AREA)
Description
このフリップチップ実装としては、各種の方法が知られているが、例えば、導電性粒子及び気泡発生剤が含有された樹脂を利用して、基板上に半導体チップをフリップチップ実装する方法が知られている(特許文献1参照)。
通常、濡れ性だけで対向する電極間の十分な導通性と非対向する電極間の絶縁性とを同時に確保するには、導電性粒子の局在性に不十分さが残るが、上記方法では気泡発生剤が含有された樹脂を利用している。そのため、加熱時に気泡を発生させることができ、この気泡の対流によって、対向する電極間に導電性粒子の局在化を促進させることが可能とされている。
本発明に係る半導体装置製造方法は、チップ電極を有する半導体チップを、基板電極を有する基板上にフリップチップ実装して半導体装置を製造する方法であって、前記チップ電極と前記基板電極とのうち少なくともいずれか一方の電極の表面に導電性の突起部を形成する形成工程と、前記チップ電極と前記基板電極とが対向するように前記基板上に前記半導体チップをセットすると共に、基板と半導体チップとの間に導電性フィラーが含有された樹脂を供給するセット工程と、前記チップ電極と前記基板電極との間に電圧を印加して前記突起部に電界を局所的に集中させ、前記導電性フィラーを突起部側に引き寄せると共に、電極対向方向に沿わせながら両電極間に局在化させる電圧印加工程と、前記樹脂を硬化させて、前記半導体チップと前記基板とを一体的に固定する固定工程と、を備えていることを特徴とする。
更に、対向するチップ電極と基板電極との間に導電性フィラーを局在化させることができるので、非対向状態にあるチップ電極と基板電極との間に導電性フィラーが集まり難い。従って、非対向状態にあるチップ電極と基板電極との間を、確実に絶縁状態にし易い。この点においても、半導体装置の作動の信頼性を高めることができる。
図1に示すように、本実施形態の半導体装置1は、複数の基板電極2aを有する基板2上に、複数のチップ電極3aを有する半導体チップ3がフリップチップ実装されたものである。この際、基板2と半導体チップ3とは、硬化した樹脂4によって一体的に固定されている。そのため、半導体チップ3は、ぐらつくことなく、高い剛性で強固に実装された状態となっている。
また、互いに対向するチップ電極3aと基板電極2aとは、後述する複数の導電性フィラーFが溶融した導通部5を介して電気的に接続されている。これにより、互いに対向するチップ電極3aと基板電極2aとは、安定した導通性が確保されている。
なお、非対向のチップ電極3aと基板電極2aとに関しては、確実に絶縁された状態となっている。
本実施形態の製造方法は、形成工程(S1)と、セット工程(S2)と、電圧印加工程(S3)と、加熱工程(S4)と、固定工程(S5)と、を順に行って製造する方法である。これら各工程について、詳細に説明する。
また、本実施形態では、基板電極2aだけに突起部10を形成するのではく、図4に示すように、チップ電極3aの表面にも同様に突起部11を形成する。この場合も、やはり先端が先鋭化するように三角状の突起部11を形成すると共に、チップ電極3aの表面全体に亘って複数形成する。
この時点で、形成工程(S1)が終了する。
具体的には、図5に示すように、流動性のある状態の樹脂4の中に導電性フィラーFを所定比率混合させた後、導電性フィラーFを含有する樹脂4を基板2上に塗布等により供給する。この際、導電性フィラーFとしては、図6に示すように、金属コアf1の表面に電界配向性を有する被膜f2がコーティングされた球形状のものを用いる。また、樹脂4としては、後に硬化するもの、例えば光硬化性或いは熱硬化性の樹脂を用いる。
この時点で、セット工程(S2)が終了する。
具体的には、図8に示すように、電流計15を介在させた状態で各チップ電極3aを電源16の負極側に接続すると共に、各基板電極2aを電源16の正極側に接続する。このように回路を形成した後、チップ電極3aと基板電極2aとの間に所定の電圧を印加する。すると、電界が突起部10、11に局所的に集中するので、導電性フィラーFを突起部10、11に引き寄せて自己集合させることができる。ところで、この際電界は、対向しているチップ電極3aと基板電極2aとを結ぶ電極対向方向に作用する。そのため、突起部10、11に引き寄せた導電性フィラーFを、電極対向方向に沿わせながら両電極2a、3a間に局在化させることができる。これにより、局在化した導電性フィラーFを介して、互いに対向するチップ電極3aと基板電極2aとを導通させることができる。
この時点で、電圧印加工程(S3)が終了する。
このように溶融させることで、対向しているチップ電極3aと基板電極2aとの間に局在化されている導電性フィラーFを一体化させて導通部5とすることができる。従って、対向するチップ電極3aと基板電極2aとの導通性の安定化を図ることができる。
この際、光硬化性の樹脂4を採用している場合には、紫外線等の光を照射することで樹脂4を硬化させる。また、熱硬化性の樹脂4を採用している場合には、所定の温度まで加熱することで樹脂4を硬化させる。いずれにしても、樹脂4の種類に応じた方法により樹脂4を硬化させれば良い。
その結果、基板2上に半導体チップ3がフリップチップ実装された図1に示す半導体装置1を得ることができる。
また、対向するチップ電極3aと基板電極2aとの間に導電性フィラーFを局在化させることができるので、非対向状態にあるチップ電極3aと基板電極2aとの間に導電性フィラーFが集まり難い。従って、非対向状態にあるチップ電極3aと基板電極2aとの間を、確実に絶縁状態にし易い。この点においても、半導体装置1の作動の信頼性を高めることができる。
なお、突起部10、11によって電界の方向が強調されているので、電界配向性を有する被膜f2の膜厚を薄くしたとしても、確実な導通性を確保することができる。加えて、加熱工程(S4)によって導電性フィラーFを溶融させるので、導電性能が金属より劣る電界配向性の被膜f2を分解若しくは除去することができる。従って、この点においても、高い導電性能を実現した半導体装置1を得ることができる。
加えて、本実施形態では、チップ電極3a及び基板電極2aの表面全体に亘って突起部10、11を複数形成しているで、さらに効率良く導電性フィラーFを引き寄せることができ、対向するチップ電極3aと基板電極2aとの間により集中的に局在化させることができる。また、表面積をできるだけ大きくすることができるので、突起部10、11に引き寄せられた導電性フィラーFをチップ電極3a及び基板電極2aに密着させ易い。これらの点においても、チップ電極3aと基板電極2aとの導通性を確実にすることができる。
また、上記実施形態では、基板電極2a及びチップ電極3aのそれぞれに突起部10、11を形成した場合を例に挙げたが、基板電極2a側にだけ形成しても構わないし、チップ電極3a側にだけ形成しても構わない。いずれにしても少なくともいずれか一方の電極の表面に突起部を形成すれば良い。
f2…電界配向性の被膜
1…半導体装置
2…基板
2a…基板電極
3…半導体チップ
3a…チップ電極
4…樹脂
10、11…突起部
Claims (5)
- チップ電極を有する半導体チップを、基板電極を有する基板上にフリップチップ実装して半導体装置を製造する方法であって、
前記チップ電極と前記基板電極とのうち少なくともいずれか一方の電極の表面に導電性の突起部を形成する形成工程と、
前記チップ電極と前記基板電極とが対向するように前記基板上に前記半導体チップをセットすると共に、基板と半導体チップとの間に導電性フィラーが含有された樹脂を供給するセット工程と、
前記チップ電極と前記基板電極との間に電圧を印加して前記突起部に電界を局所的に集中させ、前記導電性フィラーを突起部側に引き寄せると共に、電極対向方向に沿わせながら両電極間に局在化させる電圧印加工程と、
前記樹脂を硬化させて、前記半導体チップと前記基板とを一体的に固定する固定工程と、を備えていることを特徴とする半導体装置製造方法。 - 請求項1に記載の半導体装置製造方法において、
前記形成工程の際、先端が先鋭化するように前記突起部を形成することを特徴とする半導体装置製造方法。 - 請求項1又は2に記載の半導体装置製造方法において、
前記形成工程の際、前記一方の電極の表面全体に亘って前記突起部を複数形成することを特徴とする半導体装置製造方法。 - 請求項1から3のいずれか1項に記載の半導体装置製造方法において、
前記電圧印加工程と前記固定工程との間に、前記導電性フィラーを加熱して溶融させる加熱工程を備えていることを特徴とする半導体装置製造方法。 - 請求項1から4のいずれか1項に記載の半導体装置製造方法において、
前記導電性フィラーとして、表面に電界配向性を有する被膜が形成されたものを用いることを特徴とする半導体装置製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009103061A JP5168221B2 (ja) | 2009-04-21 | 2009-04-21 | 半導体装置製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009103061A JP5168221B2 (ja) | 2009-04-21 | 2009-04-21 | 半導体装置製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010258030A JP2010258030A (ja) | 2010-11-11 |
JP5168221B2 true JP5168221B2 (ja) | 2013-03-21 |
Family
ID=43318651
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009103061A Expired - Fee Related JP5168221B2 (ja) | 2009-04-21 | 2009-04-21 | 半導体装置製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5168221B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5618274B2 (ja) * | 2010-11-17 | 2014-11-05 | 凸版印刷株式会社 | 太陽電池モジュールの製造方法 |
JP5545569B2 (ja) * | 2010-11-17 | 2014-07-09 | 凸版印刷株式会社 | 太陽電池用バックシートの製造方法 |
JP5652911B2 (ja) * | 2010-11-17 | 2015-01-14 | 凸版印刷株式会社 | 太陽電池モジュールの製造方法 |
GB2486166A (en) * | 2010-12-01 | 2012-06-13 | St Microelectronics Res & Dev | Controlling the contact angle of glue on substrates |
WO2015194580A1 (ja) * | 2014-06-19 | 2015-12-23 | オリンパス株式会社 | 内視鏡システム |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03185894A (ja) * | 1989-12-15 | 1991-08-13 | Canon Inc | 電極端子の相互接続方法 |
JPH08315883A (ja) * | 1995-03-14 | 1996-11-29 | Fujikura Rubber Ltd | コネクタおよびコネクタ付基板とそれらの製造方法 |
JP2001237365A (ja) * | 2000-02-23 | 2001-08-31 | Seiko Epson Corp | 接続用端子の接合方法、半導体装置の製造方法および半導体装置 |
JP3769688B2 (ja) * | 2003-02-05 | 2006-04-26 | 独立行政法人科学技術振興機構 | 端子間の接続方法及び半導体装置の実装方法 |
WO2006082909A1 (ja) * | 2005-02-03 | 2006-08-10 | Matsushita Electric Industrial Co., Ltd. | フリップチップ実装体とその実装方法及びバンプ形成方法 |
US7726545B2 (en) * | 2005-03-16 | 2010-06-01 | Panasonic Corporation | Flip chip mounting process and bump-forming process using electrically-conductive particles as nuclei |
JP2009049271A (ja) * | 2007-08-22 | 2009-03-05 | Toppan Printing Co Ltd | 実装方法および実装装置 |
-
2009
- 2009-04-21 JP JP2009103061A patent/JP5168221B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010258030A (ja) | 2010-11-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5168221B2 (ja) | 半導体装置製造方法 | |
JP5583324B2 (ja) | 埋設された複数の軟質導電性バンプを備えた素子、ならびに、そのような素子と、複数の硬質導電性ポイントを備えた素子と、の電気的接続方法 | |
JP4294722B2 (ja) | 接続構造体及びその製造方法 | |
JP2009124110A (ja) | シート状構造体及びその製造方法並びに電子機器 | |
WO2007099866A1 (ja) | 電子部品実装体、ハンダバンプ付き電子部品、ハンダ樹脂混合物、電子部品の実装方法、および電子部品の製造方法 | |
JP2010199318A (ja) | 配線基板及びそれを備えた実装構造体 | |
JP2007188841A (ja) | 異方導電性シートとその製造方法 | |
JP2016184621A (ja) | 電子デバイスの製造方法、および、電子デバイス | |
JP6630053B2 (ja) | 電子デバイスの製造方法 | |
WO2016114293A1 (ja) | バンプ形成用フィルム、半導体装置及びその製造方法、並びに接続構造体 | |
JP2005079276A (ja) | 回路基板及びその製造方法 | |
TW201630258A (zh) | 異向性導電膜、其製造方法及連接構造體 | |
WO2007029452A1 (ja) | 導電パターンの形成方法、および配線基板 | |
JP2006261505A (ja) | 絶縁伝熱シート | |
JP2008234948A (ja) | 異方性導電シート及び異方性導電シートの製造方法 | |
JP2009117496A5 (ja) | ||
KR101816484B1 (ko) | 발열 필름 및 그 제조 방법 | |
TW201144421A (en) | Heat-conducting arrangement between two components and process for producing a heat-conducting arrangement | |
JP2016115516A (ja) | 導電パターン形成シート及びその製造方法 | |
JP2006196792A (ja) | 立体配線形成体及びその製造方法 | |
JP2004185857A (ja) | 異方性導電性部材を用いた接続方法、接続装置および異方性導電性部材を用いた半導体装置 | |
US10912201B2 (en) | Electronic device and production method thereof | |
KR100871093B1 (ko) | 나노급 미세패턴회로 및 그의 제조방법 | |
JP2011249578A (ja) | 電気回路の製造装置及び製造方法並びに電気回路製造用治具 | |
JP4293030B2 (ja) | 電子デバイス実装構造体およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120308 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121114 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121127 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121210 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |