JP5167756B2 - Design support apparatus, design support program, design support method, and semiconductor circuit manufacturing method - Google Patents
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Description
本発明は、電子回路の設計技術、製造技術に関する。 The present invention relates to electronic circuit design technology and manufacturing technology.
近年、ＬＳＩの微細化が進むにつれて、回路素子のレイアウトパターンの相異、レイアウトパターンの位置関係の相異、あるいは製造工程でのわずかなプロセス変更が回路特性に大きく影響するようになっている。また、これらの影響をトランジスタ特性の予測に取り込む方法も提案されている。 In recent years, with the progress of miniaturization of LSIs, differences in the layout pattern of circuit elements, differences in the positional relationship of layout patterns, or slight process changes in the manufacturing process have greatly affected circuit characteristics. In addition, a method for incorporating these influences into prediction of transistor characteristics has been proposed.
しかし、そのような予測されたトランジスタ特性を使って回路シミュレーションを行うためには、トランジスタ特性の違いを回路シミュレーションの中で使われるパラメータに置き換える必要があった。しかし、それらの具体的な変換手法は提案されていなかった。 However, in order to perform circuit simulation using such predicted transistor characteristics, it is necessary to replace the difference in transistor characteristics with parameters used in the circuit simulation. However, no specific conversion method has been proposed.
このため、従来は、例えば、回路素子のレイアウトパターンと経験的に得られた基板上に形成されるパターンとの関係、および、そのような基板上のパターンとトランジスタ特性の実測値との関係を求めていた。そして、シミュレーション結果が、トランジスタ特性の実測値に一致するように、回路素子のレイアウトパターンの補正値を求めていた。そして、補正されたレイアウトパターンにしたがって、回路シミュレーションのパラメータを求めていた（例えば、下記特許文献２参照）。
本発明の目的は、回路部品の特性が与えられた場合に、直ちに、その回路部品を含む回路のシミュレーションの模擬パラメータを得ることができる技術を提供することにある。 An object of the present invention is to provide a technique capable of immediately obtaining simulation parameters for simulation of a circuit including a circuit component when the characteristics of the circuit component are given.
本発明は前記課題を解決するために、以下の手段を採用した。すなわち、本発明では、シミュレーション指令部が、模擬パラメータによってトランジスタの動作を模擬し、前記トランジスタの信号特性を生成するシミュレーション部に対して、前記信号特性の生成を指令する。 The present invention employs the following means in order to solve the above problems. In other words, in the present invention, the simulation command unit simulates the operation of the transistor using the simulation parameter, and instructs the simulation unit that generates the signal characteristic of the transistor to generate the signal characteristic.
そして、特性値抽出部が、模擬パラメータに第一の値を設定することによって生成された第１信号特性と、上記模擬パラメータに第一の値とは異なる第二の値を設定することによって生成される第２信号特性とを識別する特性値を、前記信号特性から抽出する。 Then, the characteristic value extraction unit generates the first signal characteristic generated by setting the first value as the simulation parameter and the second value different from the first value as the simulation parameter. A characteristic value for identifying the second signal characteristic to be detected is extracted from the signal characteristic.
さらに、模擬パラメータ決定部が、上記模擬パラメータに複数の設定値を設定することによってそれぞれ得られた前記特性値と前記設定値との組み合わせによって、前記特性値から模擬パラメータへの第１の写像関係を決定する。 Furthermore, a first mapping relationship from the characteristic value to the simulation parameter is obtained by a combination of the characteristic value and the setting value obtained by the simulation parameter determination unit setting a plurality of setting values for the simulation parameter, respectively. To decide.
このような構成により、本発明は、回路を構成する回路部品について上記信号特性または特性値が与えられたときに、第１の写像関係を適用して模擬パラメータを求めることができる。したがって、模擬パラメータによって回路部品の動作を模擬するシミュレーション部に対して、求めた模擬パラメータにて、対応する回路部品を組み合わせた回路全体の信号特性の生成を指令できる。 With such a configuration, the present invention can obtain the simulation parameter by applying the first mapping relationship when the signal characteristic or characteristic value is given to the circuit components constituting the circuit. Therefore, it is possible to instruct the simulation unit that simulates the operation of the circuit component by using the simulation parameter to generate the signal characteristics of the entire circuit by combining the corresponding circuit components using the obtained simulation parameter.
本発明によれば、回路部品の特性が与えられた場合に、直ちに、その回路部品を含む回路のシミュレーションの模擬パラメータを得ることができる。 According to the present invention, when a characteristic of a circuit component is given, a simulation parameter for simulation of a circuit including the circuit component can be obtained immediately.
以下、図面を参照して本発明を実施するための最良の形態（以下、実施形態という）に係る回路の設計技術、およびその設計技術による設計データにしたがって電子回路デバイスを製造する技術について説明する。 A circuit design technique according to the best mode for carrying out the present invention (hereinafter referred to as an embodiment) and a technique for manufacturing an electronic circuit device according to design data based on the design technique will be described below with reference to the drawings. .
《発明の骨子》
図１に、本設計支援装置の機能ブロック図を示す。この設計支援装置は、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）を設計するためのＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）システムの一機能として実現される。ここで想定するＣＡＤシステムは、一般的なコンピュータの上に実現される。コンピュータは、例えば、ＣＰＵ、メモリ、外部記憶装置（例えば、ハードディスク、取り外し可能な可搬記録媒体の駆動装置等）、外部記憶装置とのインターフェース、通信インターフェース、表示装置、入出力装置（例えば、キーボード、マウス等のポインティングデバイス等）を有する。
<Outline of invention>
FIG. 1 shows a functional block diagram of this design support apparatus. This design support apparatus is realized as a function of a CAD (Computer Aided Design) system for designing an LSI (Large Scale Integration). The CAD system assumed here is realized on a general computer. The computer includes, for example, a CPU, a memory, an external storage device (eg, a hard disk, a removable portable recording medium drive device, etc.), an interface with the external storage device, a communication interface, a display device, and an input / output device (eg, a keyboard). A pointing device such as a mouse).
本設計支援装置は、このようなコンピュータで実行されるコンピュータプログラムによって実現される。このコンピュータプログラムは、通信インターフェースあるいは取り外し可能な可搬記録媒体の駆動装置を通じて、ハードディスク上にインストールされる。ＣＰＵは、インストールされたコンピュータプログラムをメモリにロードし、実行する。これによって、設計支援装置の機能が実現される。また、コンピュータが、この設計支援装置の機能を提供することによって、本発明の設計支援方法が実行される。 The design support apparatus is realized by a computer program executed on such a computer. The computer program is installed on the hard disk through a communication interface or a removable portable recording medium drive. The CPU loads the installed computer program into the memory and executes it. Thereby, the function of the design support apparatus is realized. Also, the design support method of the present invention is executed by the computer providing the function of the design support apparatus.
図１のように、本設計支援装置は、ユーザの操作を受け付ける入力部・ユーザインターフェース１０と、入力部・ユーザインターフェース１０の指示にしたがって処理を開始し、シミュレーション部１２にシミュレーションパラメータを設定してシミュレーションの実行を指令するシミュレーション指令部１１と、シミュレーション部１２で生成されたトランジスタ特性情報から、トランジスタ特性値を抽出する特性値抽出部１３と、特性値抽出部で抽出された特性値およびシミュレーションパラメータにしたがって、シミュレーションパラメータおよびトランジスタ特性値をモデル化する模擬パラメータ決定部１４を有する。
As shown in FIG. 1, the design support apparatus starts processing according to an input unit /
入力部・ユーザインターフェース１０は、入力装置および表示装置を制御し、ユーザインターフェースを構成する。入力部・ユーザインターフェース１０は、ユーザからの入力を受け付け、処理を起動し、処理結果を表示装置に表示する。
The input unit /
シミュレーション部１２は、ＳＰＩＣＥ等のシミュレーションプログラムである。シミュレーション部１２は、多様な回路部品を組み合わせた回路の動作をシミュレートする。回路の動作には、回路に含まれる回路部品の電流電圧特性、遅延時間、消費電力が含まれる。また、回路の動作には、回路全体の電流電圧特性、遅延時間、消費電力が含まれる。本実施形態では、回路部品としてトランジスタを想定する。シミュレーション部１２は、回路部品の特性を指定する多数のシミュレーションパラメータを受け付け、シミュレーションを実行する。
The
ここで、シミュレーションパラメータとは、その値の指定によって回路部品の動作を決定するパラメータである。シミュレーション部１２は、パラメータで指定される回路部品の特性を再現し、そのような回路部品の組み合わせからなる回路全体の動作をシミュレー
トする。これによって、設計者は、回路部品の電流電圧特性が既知である場合に、そのような回路部品を複数組み合わせた回路全体の動作を確認できる。
Here, the simulation parameter is a parameter for determining the operation of the circuit component by specifying the value. The
シミュレーション指令部１１は、個々の回路部品、例えば、トランジスタについて、複数組のシミュレーションパラメータを設定する。複数組のシミュレーションパラメータは、例えば、最小値と最大値を指定された範囲で、所定の数値間隔で設定される。そして、シミュレーション指令部１１は、シミュレーション部１２に対して、そのようなシミュレーションパラメータの組によるシミュレーションの実行を指令する。
The
その結果、シミュレーションパラメータに対するトランジスタ特性情報が生成される。ここで、トランジスタ特性情報とは、例えば、ゲート電圧Ｖｇ、ドレイン電圧Ｖｄ、およびドレイン電流Ｉｄによって（Ｖｇ，Ｖｄ，Ｉｄ）の組で表される電流電圧特性である。 As a result, transistor characteristic information for the simulation parameters is generated. Here, the transistor characteristic information is, for example, a current-voltage characteristic represented by a set of (Vg, Vd, Id) by a gate voltage Vg, a drain voltage Vd, and a drain current Id.
特性値抽出部１３は、それらのトランジスタ特性情報から、特徴的な値を選択して、トランジスタ特性値とする。トランジスタ特性値とは、例えば、ゲート電圧Ｖｇを所定値に固定したときのドレイン電圧Ｖｄ１に対するドレイン電流値Ｉｄ１、ドレイン電圧Ｖｄ２に対するドレイン電流値Ｉｄ２等である。また、ドレイン電圧を所定値に固定したときのドレイン電流のゲート電圧の微小変化量に対する微小増加量（傾きを示す接線）が最大となるゲート電圧Ｖｇ１における接線と、ドレイン電圧Ｖｇ軸との交点として得られる閾値Ｖｔｈである。
The characteristic
模擬パラメータ決定部１４は、シミュレーション部１２へ入力されたシミュレーションパラメータの組とシミュレーションの結果得られたトランジスタ特性値との関係をモデル化する。モデル化とは、例えば、一方から他方への写像関係を作成することをいう。写像関係は、１以上の変数に対して一意に値を決定できる関係をいい、例えば、これら変数の多項式を例示できる。
The simulation
本実施形態では、模擬パラメータ決定部１４は、モデル生成部１４１と逆写像決定部１４２を有する。モデル生成部１４１は、シミュレーションパラメータからトランジスタ特性値への写像を決定する。この写像は、例えば、重回帰分析の手順にしたがって、シミュレーションパラメータを変数とする多項式でトランジスタ特性値を表す。また、逆写像決定部１４２は、モデル生成部１４１で生成された写像を逆変換する逆写像を求める。これによって、逆写像決定部１４２は、トランジスタ特性値を変数とする多項式でシミュレーションパラメータを表す。
In the present embodiment, the simulation
その結果、本実施形態では、一旦トランジスタ特性情報を（Ｖｇ，Ｖｄ，Ｉｄ）の組で付与されると、これらの値から、トランジスタ特性値を生成し、直ちに、シミュレーションパラメータを得ることができる。その結果、ユーザは、本設計支援装置にトランジスタ特性情報が（Ｖｇ，Ｖｄ，Ｉｄ）の組で付与することで、それらのトランジスタ特性を有するトランジスタを複数含む回路について、回路全体のシミュレーションを実行し、回路全体の動作特性を確認することができる。 As a result, in this embodiment, once the transistor characteristic information is given as a set of (Vg, Vd, Id), a transistor characteristic value can be generated from these values, and a simulation parameter can be obtained immediately. As a result, the user assigns the transistor characteristic information to the design support apparatus as a set of (Vg, Vd, Id), and executes simulation of the entire circuit for a circuit including a plurality of transistors having those transistor characteristics. The operation characteristics of the entire circuit can be confirmed.
なお、模擬パラメータ決定部１４は、必ずしも、まず、トランジスタ特性値をモデル化し、その後、逆写像を求めることによって、シミュレーションパラメータをモデル化するという処理に限定されるわけではない。すなわち、シミュレーション結果から、直ちにシミュレーションパラメータをトランジスタ特性値でモデル化してもよい。この手順は別途変形例に示される。
Note that the simulation
《第１実施形態》
以下、図２から図５の図面に基づいて、本発明の第１実施形態に係る回路の設計方法、
その設計方法による回路設計を支援する設計支援装置を説明する。
<< First Embodiment >>
Hereinafter, based on the drawings of FIGS. 2 to 5, a circuit design method according to the first embodiment of the present invention,
A design support apparatus for supporting circuit design by the design method will be described.
本設計支援装置は、回路を構成する回路部品の特性を与えられ、そのような回路部品をシミュレートするシミュレーションプログラムのパラメータ（シミュレーションパラメータ）を求める機能を提供する。 The design support apparatus is provided with a function of obtaining parameters (simulation parameters) of a simulation program that is given characteristics of circuit components constituting a circuit and that simulates such circuit components.
＜シミュレーションパラメータの例＞
シミュレーションパラメータは、典型的には、ロングチャネルの閾値（Vth0）、飽和速度（VSAT）、移動度（U0）、Lg（ゲート長）、W（ゲート幅）、閾値のドレイン電圧依存
性、ボディ効果、ゲート下もぐり込み拡散長等である。
<Example of simulation parameters>
Simulation parameters are typically long channel threshold (Vth0), saturation speed (VSAT), mobility (U0), Lg (gate length), W (gate width), threshold drain voltage dependence, body effect The diffusion length under the gate.
なお、シミュレーションパラメータは、ロングチャネルの閾値（Vth0）、飽和速度（VSAT）、移動度（U0）、Lg（ゲート長）、W（ゲート幅）、閾値のドレイン電圧依存性、ボ
ディ効果、ゲート下もぐり込み拡散長等のパラメータのリファレンス値からの差分、あるいは比を使ってその変化量を表したものであってもよい。すなわち、標準のトランジスタにおけるそれぞれの標準のパラメータの値からのずれ量を定義しても構わない。上述のように、これらのパラメータは、シミュレーションプログラムごとに定められている。
The simulation parameters are the long channel threshold (Vth0), saturation speed (VSAT), mobility (U0), Lg (gate length), W (gate width), threshold drain voltage dependence, body effect, under gate The amount of change may be expressed using a difference from a reference value or a ratio of a parameter such as a penetration diffusion length. That is, a deviation amount from each standard parameter value in the standard transistor may be defined. As described above, these parameters are determined for each simulation program.
このうち、Lg（ゲート長）、W（ゲート幅）等は、ネットリスト中のゲート長、ゲート
幅に対応する物理量である。ただし、シミュレーションパラメータは、設計データに対応するパラメータでも、設計データをそのまま用いることが妥当でない場合がある。
Among these, Lg (gate length), W (gate width), etc. are physical quantities corresponding to the gate length and gate width in the netlist. However, even if the simulation parameter is a parameter corresponding to the design data, it may not be appropriate to use the design data as it is.
設計データを基に、成膜、フォトリソグラフィ、エッチング等を実施した場合に、基板上のパターン形状および寸法は、設計データの形状および寸法とは必ずしも一致しない。したがって、正確な回路シミュレーションの結果を得るためにには、シミュレーションパラメータは、基板上に形成される物理形状を反映した値を設定する必要がある。特に、Lg（ゲート長）は周辺レイアウトの影響を受けやすく、且つトランジスタ特性（例えば、ショートチャンネル効果による閾値の変化）にも大きな影響を与えることが知られている。そこで、もしLgのレイアウト依存がモデル式、あるいはテーブル等によって表現できる場合は、シミュレーション部１２において、複数のLg毎にシミュレーションを実行し、Lg毎にシミュレーションパラメータの組とシミュレーションの結果得られたトランジスタ特性値との関係をモデル化することでさらに精度を向上させることができる。当然ではあるが、レイアウト依存するトランジスタ特性を本実施例に従ってシミュレーションパラメータに変換する場合、Lgのレイアウト依存のモデル式、あるいはテーブルを参照することで、最適な（特定のLg）モデルを選択する必要がある。Lg毎のモデル式を持つ代わりにLgをシミュレーションパラメータの一つに加えたモデルを準備しても同様の効果が得られる。当然ではあるが、抽出されたシミュレーションパラメータを使って回路特性をシミュレーションする際には、ネットリスト上の各トランジスタのLgは、上記変換過程において用いたLgのレイアウト依存のモデル、あるいはテーブルと同じでることが必要である。
When film formation, photolithography, etching, or the like is performed based on the design data, the pattern shape and dimensions on the substrate do not necessarily match the shape and dimensions of the design data. Therefore, in order to obtain an accurate circuit simulation result, it is necessary to set a value reflecting the physical shape formed on the substrate as the simulation parameter. In particular, it is known that Lg (gate length) is easily influenced by the peripheral layout and also has a great influence on transistor characteristics (for example, change in threshold due to the short channel effect). Therefore, if the layout dependence of Lg can be expressed by a model formula or a table, the
また、シミュレーションパラメータの中には、ロングチャネルの閾値（Vth0）のように、設計データ、あるいは、設計値であるトランジスタ特性に対応しないパラメータもある。ロングチャネルの閾値（Vth0）とは、チャネル長が十分に長い場合の閾値をいい、現実に設計される回路のゲート長でのトランジスタ特性としては設定できないパラメータである。 In addition, among the simulation parameters, there are parameters that do not correspond to design data or transistor characteristics that are design values, such as a long channel threshold (Vth0). The long channel threshold value (Vth0) refers to a threshold value when the channel length is sufficiently long, and is a parameter that cannot be set as transistor characteristics at the gate length of an actually designed circuit.
また、飽和速度（VSAT）は、本来は、電子の移動速度が移動度を比例係数として電界に比例するという法則が成立しない程度を示すパラメータである。このようなパラメータに対して、どのような値を設定すべきかを示す指針は存在しなかった。 The saturation speed (VSAT) is a parameter that indicates the degree to which the law that the electron moving speed is proportional to the electric field by using the mobility as a proportional coefficient is not established. There was no guideline indicating what value should be set for such parameters.
従来は、実測されたトランジスタ特性、例えば、ドレイン電流、閾値電圧が、シミュレーション値と一致するように、シミュレーションパラメータのLg（ゲート長）、W（ゲー
ト幅）を補正していた（例えば、特開２００６−３２９８４２号公報）。また、さらに、応力変動による特性変化を補正する提案もあった（特開２００４−８６５４６号公報）。
Conventionally, Lg (gate length) and W (gate width) of simulation parameters are corrected so that measured transistor characteristics such as drain current and threshold voltage coincide with simulation values (for example, JP 2006-329842). There has also been a proposal for correcting characteristic changes due to stress fluctuations (Japanese Patent Laid-Open No. 2004-86546).
特開２００６−３２９８４２号公報のように、Lg（ゲート長）、W（ゲート幅）を調整
すれば、閾値電圧、あるいは、ドレイン電圧を電源電圧としたときの最大ドレイン電流値を合わせ込むことはできる。しかし、ドレイン電圧を電源電圧未満の中間電圧としたときのドレイン電圧ドレイン電流特性を忠実に再現することは困難である。また、特開２００４−８６５４６号公報では、具体的にどうように応力変化がシミュレーションパラメータに変換されるかが開示されていない。
As disclosed in Japanese Patent Application Laid-Open No. 2006-329842, by adjusting Lg (gate length) and W (gate width), it is possible to adjust the threshold voltage or the maximum drain current value when the drain voltage is the power supply voltage. it can. However, it is difficult to faithfully reproduce the drain voltage drain current characteristics when the drain voltage is an intermediate voltage lower than the power supply voltage. Japanese Patent Application Laid-Open No. 2004-86546 does not disclose how a stress change is converted into a simulation parameter.
本実施形態では、以下に説明するように、トランジスタ特性値と上述のシミュレーションパラメータとの関係をモデル化する。 In the present embodiment, as will be described below, the relationship between the transistor characteristic value and the simulation parameter described above is modeled.
図２は、回路特性シミュレーションに基づいて、トランジスタ特性値をシミュレーションパラメータでモデル化する第１工程（図２に「シミュレーション」で示される）とシミュレーションパラメータをトランジスタ特性値でモデル化する第２工程（図２で「逆変換」で示される）を示す図である。本実施形態では、シミュレーションパラメータをトランジスタ特性値でモデル化する第２工程は、第１工程で得られたモデル式を逆に解く、あるいは逆変換してモデル化する。 FIG. 2 shows a first step of modeling transistor characteristic values with simulation parameters based on circuit characteristic simulation (indicated by “simulation” in FIG. 2) and a second step of modeling simulation parameters with transistor characteristic values ( FIG. 3 is a diagram illustrating “inverse conversion” in FIG. 2. In the present embodiment, in the second step of modeling the simulation parameter with the transistor characteristic value, the model equation obtained in the first step is solved in reverse, or inversely transformed and modeled.
このように、回路特性シミュレーションの実行時に設定可能なシミュレーションパラメータは、極めて多数存在する。本設計支援装置は、ユーザからの設定にしたがって、多数のシミュレーションパラメータ中から、設定値を変更すべきパラメータ（図２に、変調パラメータで示す）と、固定値を設定するパラメータ（固定パラメータという）に分ける。なお、以下では、変調パラメータを単にシミュレーションパラメータという。 Thus, there are an extremely large number of simulation parameters that can be set when executing the circuit characteristic simulation. The design support apparatus includes a parameter whose setting value is to be changed (shown as a modulation parameter in FIG. 2) and a parameter for setting a fixed value (referred to as a fixed parameter) from among a large number of simulation parameters in accordance with user settings. Divide into Hereinafter, the modulation parameter is simply referred to as a simulation parameter.
そして、本設計支援装置は、複数のシミュレーションパラメータの多数組に対して、回路特性シミュレーションプログラムを実行する。これによって、それぞれのシミュレーションパラメータの組に対して、トランジスタ特性情報を得る。トランジスタ特性情報は、例えば、ゲート電圧を固定したときのソースとドレインとの間の電流電圧特性として得られる。また、ドレイン電圧を固定したときのゲート電圧ドレイン電流特性として得られる。これらのトランジスタ特性は、例えば、ゲート電圧、ドレイン電圧、ドレイン電流の組（Ｖｇｉ，Ｖｄｉ，Ｉｄｉ、ｉは整数）として得られる。 The design support apparatus executes a circuit characteristic simulation program for a large number of sets of a plurality of simulation parameters. Thus, transistor characteristic information is obtained for each set of simulation parameters. The transistor characteristic information is obtained, for example, as a current-voltage characteristic between the source and the drain when the gate voltage is fixed. Further, it is obtained as a gate voltage drain current characteristic when the drain voltage is fixed. These transistor characteristics are obtained, for example, as a set of gate voltage, drain voltage, and drain current (Vgi, Vdi, Idi, i is an integer).
そして、本設計支援装置は、得られたトランジスタ特性情報から、そのトランジスタ特性情報を特徴付ける値（以下、トランジスタ特性値と呼ぶ）を抽出する。これは、例えば、ゲート電圧Ｖｇおよびドレイン電圧Ｖｄが所定値のときのドレイン電流である。また、例えば、線形領域での、ドレイン電圧を所定値にしたときのゲート電圧の変化量に対するドレイン電流の変化量の比として得られる相互コンダクタンスである。 Then, the design support apparatus extracts a value characterizing the transistor characteristic information (hereinafter referred to as a transistor characteristic value) from the obtained transistor characteristic information. This is, for example, a drain current when the gate voltage Vg and the drain voltage Vd are predetermined values. Further, for example, the transconductance obtained as a ratio of the change amount of the drain current to the change amount of the gate voltage when the drain voltage is set to a predetermined value in the linear region.
本設計支援装置は、そのようなトランジスタ特性値を複数個抽出する。そして、本設計支援装置は、シミュレーションパラメータの組と、得られたトランジスタ特性値の組との関係を記録する。そして、シミュレーションパラメータの複数の組に対して、それぞれトランジスタ特性値の組が得られたときに、シミュレーションパラメータからトランジスタ特性値への写像関係を求める。この写像関係は、例えば、シミュレーションパラメータの多項式によってトランジスタ特性値を表せばよい。このような多項式は、例えば、重回帰分析を実行することで求めることができる。 重回帰分析は、複数の変動量を独立変数として、その独立変数の項の係数を決定することによって、求める特性値に多項式の値（目
的変数ともいう）をフィットさせる解析方法である。多項式の項は、一般に１次以上であり、複数の変数の積が含まれてもよい。通常は、所定の独立変数の定義域にて、目的の特性値と多項式の値とが、最もエラーが少なくなるように、係数が決定される。なお、１つの目的変数を、１つの独立変数で予測する式を求める場合は、単回帰分析といい、最小二乗法で求めることができる。周知のように、最小二乗法は、目的変数と、実測値との誤差の二乗和を最小にするように式の係数を決定する。重回帰分析は、これを複数の変数に拡張したものである。
The design support apparatus extracts a plurality of such transistor characteristic values. The design support apparatus records the relationship between the simulation parameter set and the obtained transistor characteristic value set. Then, when transistor characteristic value pairs are obtained for a plurality of simulation parameter sets, a mapping relationship from the simulation parameters to the transistor characteristic values is obtained. For this mapping relationship, for example, a transistor characteristic value may be expressed by a polynomial of a simulation parameter. Such a polynomial can be obtained, for example, by executing a multiple regression analysis. The multiple regression analysis is an analysis method in which a polynomial value (also referred to as an objective variable) is fitted to a desired characteristic value by determining a coefficient of a term of the independent variable using a plurality of fluctuation amounts as independent variables. Polynomial terms are generally first-order or higher, and may include products of multiple variables. Normally, the coefficient is determined so that the target characteristic value and the polynomial value have the least error in the domain of a predetermined independent variable. In addition, when calculating | requiring the formula which estimates one objective variable with one independent variable, it is called single regression analysis and can be calculated | required with the least squares method. As is well known, in the least square method, the coefficient of the equation is determined so as to minimize the sum of squares of the error between the objective variable and the actually measured value. Multiple regression analysis is an extension of this to multiple variables.
例えば、多項式がＹ＝Ｆ（ｘ１，ｘ２，．．．，ｘｎ）、ここで、Ｆ（ｘ１，ｘ２，．．．，ｘｎ）がｘ１，ｘ２，．．．，ｘｎの多項式である場合を例に説明する。例えば、Ｆ（ｘ１，ｘ２，．．．，ｘｎ）＝ａ０＋ａ１・ｘ１＋，．．．，＋ａｍ・ｘ１・．．．・Ｘｎである。 For example, the polynomial is Y = F (x1, x2,..., Xn), where F (x1, x2,..., Xn) is x1, x2,. . . , Xn will be described as an example. For example, F (x1, x2,..., Xn) = a0 + a1 · x1 +,. . . , + Am · x1,. . . -Xn.
この場合、独立変数ｘ１，ｘ２，．．．，ｘｎ、目的変数Ｙの実測値の組（Ｙｉ，ｘ１ｉ、ｘ２ｉ，．．．，ｘｎｉ，ｉは整数）に対して、
ＥＲＲＯＲ＝（Ｙｉ−Ｆ（ｘ１，ｘ１ｉ、ｘ２ｉ，．．．，ｘｎｉ））2によって誤差が
定義され、誤差が最小になるように、係数ａ０，．．．，ａｍが決定される。
In this case, independent variables x1, x2,. . . , Xn, a set of measured values of the objective variable Y (Yi, x1i, x2i, ..., xni, i are integers),
The error is defined by ERROR = (Yi-F (x1, x1i, x2i,..., Xni)) 2, and the coefficients a0,. . . , Am are determined.
この誤差は、一般的には、それぞれの係数ａ０，．．．，ａｍに偏微分され、最小値が判定される。誤差は、係数ａ０，．．．，ａｍの２次の式であるので、偏微分されて１次の式となる。したがって、誤差最小を求めることは、連立方程式を解くことに帰着される。コンピュータ上での連立１次方程式の解法は、周知であるので、その説明を省略する。 This error is generally determined by the respective coefficients a0,. . . , Am are partially differentiated to determine the minimum value. The error is determined by the coefficients a0,. . . , Am is a quadratic expression, and is partially differentiated into a linear expression. Therefore, finding the minimum error results in solving simultaneous equations. Since the solution of simultaneous linear equations on a computer is well known, the description thereof is omitted.
このような重回帰分析を処理するプログラムの実行によって、シミュレーションパラメータとトランジスタ特性値の関係が得られることになる。 By executing the program for processing such multiple regression analysis, the relationship between the simulation parameter and the transistor characteristic value is obtained.
一旦、トランジスタ特性値が、シミュレーションパラメータの多項式で表されると、本設計支援装置は、シミュレーションパラメータをトランジスタ特性値の多項式に逆変換する。これは、シミュレーションパラメータの多項式で表された複数のトランジスタ特性値の組からなる連立方程式を解く処理である。その結果、本設計支援装置では、トランジスタ特性値が得られれば、直ちに、シミュレーションパラメータを得ることができる。したがって、直ちに、回路特性のシミュレーションが実行可能となる。 Once the transistor characteristic value is expressed by a simulation parameter polynomial, the design support apparatus inversely converts the simulation parameter to a transistor characteristic value polynomial. This is a process for solving simultaneous equations composed of a set of a plurality of transistor characteristic values represented by polynomials of simulation parameters. As a result, in this design support apparatus, if the transistor characteristic value is obtained, the simulation parameter can be obtained immediately. Therefore, it is possible to immediately execute simulation of circuit characteristics.
＜トランジスタ特性値＞
図３に、トランジスタ特性値の例を示す。この例では、ゲート電圧Ｖｇを固定したドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係と、ドレイン電圧Ｖｄを固定したゲート電圧Ｖｇとドレイン電流Ｉｄとの関係がトランジスタ特性情報として示されている。
<Transistor characteristic value>
FIG. 3 shows an example of transistor characteristic values. In this example, the relationship between the drain voltage Vd and the drain current Id with a fixed gate voltage Vg and the relationship between the gate voltage Vg and the drain current Id with a fixed drain voltage Vd are shown as transistor characteristic information.
図３では、１つのトランジスタの電流電圧特性が連続した曲線で示されている。しかし、実際にシミュレーションで得られるのは、（ゲート電圧Ｖｇ，ドレイン電圧Ｖｄ，ドレイン電流Ｉｄ）の離散値の組である。トランジスタ特性値は、１つのトランジスタの電流電圧特性を特徴付ける値であり、電流電圧特性の特定の点での値そのもの、傾き、切片、接線等によって規定される。以下、本設計支援装置が使用する特性値を例示する。 In FIG. 3, the current-voltage characteristic of one transistor is shown by a continuous curve. However, what is actually obtained by simulation is a set of discrete values of (gate voltage Vg, drain voltage Vd, drain current Id). The transistor characteristic value is a value that characterizes the current-voltage characteristic of one transistor, and is defined by the value itself at a specific point of the current-voltage characteristic, the slope, the intercept, the tangent, and the like. Hereinafter, characteristic values used by the design support apparatus will be exemplified.
（１）ゲート電圧Ｖｇを固定したときの、特定のドレイン電圧Ｖｄにおけるドレイン電流値Ｉｄが例示できる。例えば、Ｖｇ＝Ｖｄｄに固定したときの（Ｖｄ０，Ｉｄｓｔ）（Ｖｄ２、Ｉｄｓ）、Ｖｇ＝中間値（図３ではｍｅｄｉｕｍ）に固定したときの（Ｖｄ１，Ｉｄｓｒ１）、（Ｖｄ２，Ｉｄｓｒ２）がトランジスタ特性値として使用される。 (1) The drain current value Id at a specific drain voltage Vd when the gate voltage Vg is fixed can be exemplified. For example, transistor characteristics are (Vd0, Idst) (Vd2, Ids) when Vg = Vdd is fixed, (Vd1, Idsr1), (Vd2, Idsr2) when Vg is fixed to an intermediate value (medium in FIG. 3). Used as a value.
（２）ドレイン電圧を固定したときの、線形領域での相互コンダクタンスが例示される
。例えば、Ｖｄ＝Ｖｄｄに固定したときの飽和領域でのΔＩｄ＝Ｉｄｓ−Ｉｄｓｒ２に対するΔＶｇ＝Ｖｇ２−Ｖｇ１の比が、飽和領域の相互コンダクタンスとして算出される。この比の算出ΔＩｄ／ΔＶｇが本発明の所定の演算に相当する。
(2) The transconductance in the linear region when the drain voltage is fixed is exemplified. For example, the ratio of ΔVg = Vg2−Vg1 to ΔId = Ids−Idsr2 in the saturation region when Vd = Vdd is fixed is calculated as the mutual conductance in the saturation region. This ratio calculation ΔId / ΔVg corresponds to a predetermined calculation of the present invention.
（３）トランジスタの閾値が例示できる。例えば、トランジスタ特性値は、線形領域条件下の少なくとも1つのゲート電圧(Vgs)印加条件時(ただし ソース・ドレイン電圧Vds＝
一定、基板バイアスVbs＝0)のドレイン電流と本線形領域条件下の閾値を例示できる。閾
値は、図３に示すように、ドレイン電圧を固定したときのゲート電圧ドレイン電流特性曲線でのゲート電圧の微小変化量に対するドレイン電流の微小増加量（傾きを示す接線）が最大となるＶｇ１における接線と、横軸（Ｖｇ軸）との交点Ｖｔｈとして算出できる。また、例えば、Ｖｄ＝ｌｏｗのときの、点（Ｖｇ１、Ｉｄｓｒ４）における接線のＶｇ軸との交点が、閾値Ｖｔｈとして算出されている。この閾値の算出が本発明の所定の演算に相当する。
(3) The transistor threshold value can be exemplified. For example, the transistor characteristic value is determined when at least one gate voltage (Vgs) is applied under linear region conditions (however, the source-drain voltage Vds =
The drain current at a constant substrate bias Vbs = 0) and the threshold value under this linear region condition can be exemplified. As shown in FIG. 3, the threshold value is at Vg1 at which the minute increase amount (the tangent line indicating the slope) of the drain current with respect to the minute change amount of the gate voltage in the gate voltage drain current characteristic curve when the drain voltage is fixed becomes maximum. It can be calculated as the intersection Vth between the tangent and the horizontal axis (Vg axis). Further, for example, the intersection of the tangent line with the Vg axis at the point (Vg1, Idsr4) when Vd = low is calculated as the threshold value Vth. This calculation of the threshold corresponds to the predetermined calculation of the present invention.
（４）飽和領域条件下の同一のドレイン電圧で少なくとも２種のゲート電圧印加条件時（ただし Ｖｂｓ＝０）のドレイン電流を例示できる。すなわち、同一のゲート電圧ドレイン電流特性曲線上の（Ｖｇ１，Ｉｄｓ２）、（Ｖｇ２，Ｉｄｓ）として定義できる。この場合に、ドレイン電圧を電源電圧Ｖｄｄとし、ゲート電圧が電源電圧Ｖｄｄであり、他の少なくとも１つはゲート電圧が電源電圧Ｖｄｄと閾値の和の１／２かそれ以下としてもよい。 (4) The drain current under the condition of at least two kinds of gate voltage application conditions (where Vbs = 0) can be exemplified with the same drain voltage under the saturation region condition. That is, it can be defined as (Vg1, Ids2), (Vg2, Ids) on the same gate voltage drain current characteristic curve. In this case, the drain voltage may be the power supply voltage Vdd, the gate voltage may be the power supply voltage Vdd, and at least one of the other gate voltages may be ½ or less of the sum of the power supply voltage Vdd and the threshold.
（５）飽和領域条件下の同一のゲート電圧で少なくとも２種のドレイン電圧印加条件時(ただし Vbs＝0)のドレイン電流であってもよい。その場合に、ゲート電圧が、電源電圧Vddと閾値の和の1/2かそれ以下に設定してもよい。 (5) The drain current may be the same gate voltage under the saturation region condition and at least two drain voltage application conditions (Vbs = 0). In that case, the gate voltage may be set to ½ or less of the sum of the power supply voltage Vdd and the threshold value.
（６）以上のうち、（３）から（５）の電圧の条件において、ボディ電圧Ｖｄｓ（基板バイアスともいう）に所定値を設定したときのドレイン電流を用いてもよい。 (6) Among the above, the drain current when a predetermined value is set for the body voltage Vds (also referred to as substrate bias) may be used under the voltage conditions (3) to (5).
（７）以上のうち、（３）（４）の特性値の組み合わせを用いてもよい。すなわち、線形領域条件下の少なくとも1つのゲート電圧(Vgs)印加条件時(ただし ソース・ドレイン電圧Ｖｄｓ＝一定、基板バイアスＶｂｓ＝0)のドレイン電流と本線形領域条件下の閾値と飽和領域条件下の同一のドレイン電圧で少なくとも２種のゲート電圧印加条件時（ただし Ｖｂｓ＝０）のドレイン電流との組み合わせを特性値としてもよい。 (7) Among the above, combinations of the characteristic values of (3) and (4) may be used. That is, at least one gate voltage (Vgs) application condition under linear region conditions (where source-drain voltage Vds = constant, substrate bias Vbs = 0), threshold value under this linear region condition, and saturation region condition The characteristic value may be a combination with the drain current at the same drain voltage and at least two types of gate voltage application conditions (where Vbs = 0).
また、（３）（４）（５）の組み合わせを用いてもよい。すなわち、線形領域条件下の少なくとも1つのゲート電圧(Vgs)印加条件時(ただし ソース・ドレイン電圧Ｖｄｓ＝一定、基板バイアスＶｂｓ＝0)のドレイン電流と本線形領域条件下の閾値と飽和領域条件下の同一のドレイン電圧で少なくとも２種のゲート電圧印加条件時（ただし Ｖｂｓ＝０）のドレイン電流と飽和領域条件下の同一のゲート電圧で少なくとも２種のドレイン電圧印加条件時(ただし Vbs＝0)のドレイン電流との組み合わせを特性値としてもよい。 Moreover, you may use the combination of (3) (4) (5). That is, at least one gate voltage (Vgs) application condition under linear region conditions (where source-drain voltage Vds = constant, substrate bias Vbs = 0), threshold value under this linear region condition, and saturation region condition At the same drain voltage, at least two types of gate voltage application conditions (Vbs = 0), and at the same gate voltage under the saturation region, at least two types of drain voltage application conditions (however, Vbs = 0) A combination with the drain current may be used as the characteristic value.
また、（３）（４）（５）（６）の組み合わせを用いてもよい。すなわち、以上の組み合わせに、さらに、基板バイアスＶｂｓ＝0の場合と、基板バイアスが０でない場合のそ
れぞれの値を組み合わせてもよい。
Moreover, you may use the combination of (3) (4) (5) (6). In other words, the above combinations may be combined with values obtained when the substrate bias Vbs = 0 and when the substrate bias is not 0, respectively.
（８）以上の他、特性値として、線形領域の相互コンダクタンス（Gmlin）、閾値のド
レイン電圧依存（Δth）、およびボディ効果を用いてもよい。このうち、閾値のドレイン電圧依存（Δth）は、例えば、Ｖd＝Ｖｄｄに固定したときのゲート電圧Ｖg1のときのド
レイン電流Ｉｄｓr２と、ゲート電圧Ｖｇ２のときのドレイン電流Ｉｄｓの差、及び、Ｖ
ｇ＝中間値（図３ではｍｅｄｉｕｍ）に固定したときのドレイン電圧Ｖｄ１のときのドレ
イン電流Ｉｄｓｒ１と、ドレイン電圧Ｖｄ２のときのドレイン電流Ｉｄｓｒ２の差の比、Δｔｈ＝（Ｉｄｓｒ２−Ｉｄｓｒ１）／（Ｉｄｓ−Ｉｄｓｒ２）として定義できる。この比の算出Δｔｈの算出が本発明の所定の演算に相当する。
(8) In addition to the above, the mutual conductance (Gmlin) of the linear region, the drain voltage dependence (Δth) of the threshold, and the body effect may be used as characteristic values. Among them, the drain voltage dependence (Δth) of the threshold is, for example, the difference between the drain current Idsr2 at the gate voltage Vg1 when Vd = Vdd and the drain current Ids at the gate voltage Vg2, and Vd
g = ratio of the difference between the drain current Idsr1 when the drain voltage Vd1 is fixed to an intermediate value (medium in FIG. 3) and the drain current Idsr2 when the drain voltage is Vd2, Δth = (Idsr2−Idsr1) / (Ids) -Idsr2). This ratio calculation Δth corresponds to the predetermined calculation of the present invention.
また、ボディ効果は、ボディ電圧Ｖｂｓを変更したときの閾値の変化率＝（Ｖｔｈ１−Ｖｔｈ２）／（Ｖｂｓ１−Ｖｂｓ２）として定義できる。この場合、Ｖｄは、所定値とする。なお、ボディ効果として、閾値に代えて、相互コンダクタンスの変化を用いてもよい。このボディ効果の算出が本発明の所定の演算に相当する。なお、本発明の所定の演算は、以上述べた、相互コンダクタンス、Δｔｈ、ボディ効果等に限定されるものではない。 The body effect can be defined as a rate of change of the threshold when the body voltage Vbs is changed = (Vth1−Vth2) / (Vbs1−Vbs2). In this case, Vd is a predetermined value. As the body effect, a change in mutual conductance may be used instead of the threshold value. This calculation of the body effect corresponds to the predetermined calculation of the present invention. The predetermined calculation of the present invention is not limited to the above-described mutual conductance, Δth, body effect, and the like.
これらの特性値は、本設計支援装置で実行されるコンピュータプログラムが算出する。 These characteristic values are calculated by a computer program executed by the design support apparatus.
＜処理フロー＞
図４は、回路シミュレーションに基づいて、トランジスタ特性情報とシミュレーションパラメータとをモデル化する処理のフローチャートである。
<Processing flow>
FIG. 4 is a flowchart of processing for modeling transistor characteristic information and simulation parameters based on circuit simulation.
始めに、ＳＰ１ではトランジスタ特性情報から抽出すべき特性値の種類を選択する。ここでは、上記特性値として、例示した（１）〜（８）を含む多数の特性値のうち、本設計支援装置の特性値計算プログラムで算出可能な特性値で、ユーザ所望の特性値が選択される。トランジスタの特性値の数は、変更可能なシミュレーションパラメータの数となるべく同じ程度が好ましい。また、予想される物理変動量に対するトランジスタ特性値の変化の仕方がなるべく独立に変化する特性値を選ぶことが好ましい。 First, in SP1, the type of characteristic value to be extracted from the transistor characteristic information is selected. Here, among the many characteristic values including the exemplified (1) to (8), the characteristic value that can be calculated by the characteristic value calculation program of the design support apparatus is selected as the characteristic value. Is done. The number of characteristic values of the transistor is preferably the same as possible as the number of simulation parameters that can be changed. In addition, it is preferable to select a characteristic value in which the way of changing the transistor characteristic value with respect to the expected physical fluctuation amount changes as independently as possible.
例えば、チャネル不純物濃度とゲート長の変化に対して、Ｖｇ＝中間値（図３ではｍｅｄｉｕｍ）、ドレイン電圧＝中間値（図３ではｍｅｄｉｕｍ）に固定したときのドレイン電流Ｉｄｓｒ１は、比較的独立に変化する。一方、線形領域の相互コンダクタンスは電子の移動度と相関が高い。 For example, the drain current Idsr1 when the drain voltage is fixed to an intermediate value (medium in FIG. 3) and the drain voltage is fixed to the intermediate value (medium in FIG. 3) is relatively independent of changes in channel impurity concentration and gate length. Change. On the other hand, the mutual conductance in the linear region has a high correlation with the mobility of electrons.
次にＳＰ２では、回路シミュレーションの中で用いられるシミュレーションパラメータ（すなわち、変調パラメータ）を選択する。これらのパラメータは、シミュレーションプログラムごとに定められている。 Next, in SP2, a simulation parameter (that is, a modulation parameter) used in the circuit simulation is selected. These parameters are determined for each simulation program.
ここでは、多数のパラメータのうち、トランジスタ特性情報と関連づけてモデル化すべきシミュレーションパラメータ（すなわち、値を変更すべき変調パラメータ）を選択する。これによって、トランジスタ特性情報（したがってトランジスタ特性値）の変更にともなって変化するシミュレーションパラメータが決定されることになる。 Here, among many parameters, a simulation parameter to be modeled (ie, a modulation parameter whose value is to be changed) is selected in association with transistor characteristic information. As a result, a simulation parameter that changes as the transistor characteristic information (and hence the transistor characteristic value) changes is determined.
次にＳＰ３では、これらのシミュレーションパラメータに設定する値の組み合わせを選択する。本設計支援装置は、選択したシミュレーションパラメータのそれぞれ変化しうる最大変動量領域（最小値と最大値で指定される）、およびシミュレーションする際の刻みを決め、それらを基にシミュレーションパラメータの組み合わせを選択する。このとき、すべてのシミュレーションパラメータの総当りの組み合わせを設定してもよいし、実験計画法に基づいて直交表による必要最低限の最適な組み合わせを設定してもよい。直交表とは，任意の2因子（ここでは、シミュレーションパラメータの種類）について、そのシミ
ュレーションパラメータの設定値（水準）のすべての組合せが同数回ずつ現れるという性質をもつ実験のための割り付け表をいう。無秩序に設定値を決定した場合、少なくともシミュレーションパラメータの設定値の組み合わせ数の積の回数だけ実験数が必要になる。したがって、シミュレーションパラメータ数が多くなると実験回数は膨大な数になってしまう。しかし、実験計画法で周知の直交法によって、依存関係の少ないパラメータを選択することで、組み合わせ数を低減できる。 次に、設計支援装置は、上記組み合わせ毎に
、シミュレーション部１２により、回路シミュレーションを実行する（ＳＰ４）。例えば、ＳＰＩＣＥシミュレーションが実行される。シミュレーション部１２によるシミュレーションの結果、ユーザ指定のシミュレーションパラメータに対してゲート電圧Ｖｇ、ドレイン電圧Ｖｄ、およびドレイン電流Ｉｄの組（Ｖｇｉ，Ｖｄｉ，Ｉｄｉ，ｉは整数）が得られる。
Next, in SP3, a combination of values to be set for these simulation parameters is selected. This design support device determines the maximum variation area (specified by the minimum and maximum values) that can be changed for each of the selected simulation parameters, and the step for simulation, and selects the combination of simulation parameters based on them. To do. At this time, a brute force combination of all the simulation parameters may be set, or the minimum necessary optimal combination based on the orthogonal table may be set based on the experimental design method. An orthogonal table is an allocation table for experiments that has the property that, for any two factors (here, the types of simulation parameters), all combinations of the set values (levels) of the simulation parameters appear the same number of times. . When the set values are determined randomly, the number of experiments is required at least as many times as the number of combinations of the set values of the simulation parameters. Therefore, as the number of simulation parameters increases, the number of experiments becomes enormous. However, the number of combinations can be reduced by selecting parameters with less dependency by the orthogonal method known in the design of experiments. Next, the design support apparatus executes a circuit simulation by the
次に、設計支援装置は、シミュレーション部１２によって得られたトランジスタ特性情報から、ＳＰ１で選択したトランジスタ特性値を抽出する（ＳＰ５）。図５Ａおよび図５Ｂに、トランジスタ特性値を求める処理の例を示す。 Next, the design support apparatus extracts the transistor characteristic value selected in SP1 from the transistor characteristic information obtained by the simulation unit 12 (SP5). 5A and 5B show an example of processing for obtaining the transistor characteristic value.
図５Ａは、ゲート電圧を所定値に固定したときのドレイン電圧Ｖｄ１に対するドレイン電流を求める処理を示すフローチャートである。この処理では、設計支援装置は、シミュレーション結果から、まず、ゲート電圧が所定値Ｖｇ１である組を探索する。より具体的には、設計支援装置は、（Ｖｇｉ，Ｖｄｉ，Ｉｄｉ、ｉは整数）の組から、ゲート電圧Ｖｇと所定値Ｖｇ１とのずれが許容値ΔＶｇ以下である組（Ｖｇ１，Ｖｄｉ，Ｉｄｉ，ｉ＝１，．．，Ｎ）を求める（ＳＰ５１）。 FIG. 5A is a flowchart showing a process for obtaining the drain current with respect to the drain voltage Vd1 when the gate voltage is fixed to a predetermined value. In this process, the design support apparatus first searches for a set whose gate voltage is the predetermined value Vg1 from the simulation result. More specifically, the design support apparatus is a group (Vg1, Vdi, Idi) in which the deviation between the gate voltage Vg and the predetermined value Vg1 is less than or equal to the allowable value ΔVg from the group (Vgi, Vdi, Idi, i is an integer). , I = 1,..., N) is obtained (SP51).
次に、設計支援装置は、ＳＰ５１で求めた組（Ｖｇ１，Ｖｄｉ，Ｉｄｉ，ｉ＝１，．．，Ｎ）から、ドレイン電圧Ｖｄが所定値Ｖｄ１のものを探索する（ＳＰ５２）。より具体的には、設計支援装置は、上記組から、ドレイン電圧Ｖｄと所定値Ｖｄ１とのずれが許容値ΔＶｄ以下である組（Ｖｇ１，Ｖｄ１，Ｉｄ１）を求める。複数個探索された場合には、ドレイン電圧ＶｄがＶｄ１に最も近いものを選択する。 Next, the design support device searches for a drain voltage Vd having a predetermined value Vd1 from the set (Vg1, Vdi, Idi, i = 1,..., N) obtained in SP51 (SP52). More specifically, the design support apparatus obtains a set (Vg1, Vd1, Id1) in which the difference between the drain voltage Vd and the predetermined value Vd1 is equal to or less than the allowable value ΔVd. When a plurality of search is performed, the drain voltage Vd closest to Vd1 is selected.
そして、得られた（Ｖｇ１，Ｖｄ１，Ｉｄ１）から、ドレイン電流値Ｉｄ１を決定する（ＳＰ５３）。 Then, the drain current value Id1 is determined from the obtained (Vg1, Vd1, Id1) (SP53).
図５Ｂは、閾値Ｖｔｈの抽出工程を示す図である。ここでは、本設計支援装置は、まず、ドレイン電圧Ｖｄが所定値Ｖｄ１である組（Ｖｇ１，Ｖｄ１，Ｉｄｉ，ｉ＝１，．．，Ｍ）を探索する（ＳＰ５５）。 FIG. 5B is a diagram illustrating an extraction process of the threshold value Vth. Here, the design support apparatus first searches for a set (Vg1, Vd1, Idi, i = 1,..., M) in which the drain voltage Vd is the predetermined value Vd1 (SP55).
次に、本設計支援装置は、ゲート電圧Ｖｇが所定値Ｖｇ１である組（Ｖｇ１，Ｖｄ１，Ｉｄ１）を探索する（ＳＰ５６）。そして、ドレイン電流Ｉｄを決定する（ＳＰ５７）。さらに、本設計支援装置は、同一のドレイン電圧Ｖｄ１にて、Ｖｇ１を微小量変化させたゲート電圧Ｖｇ２の組（Ｖｇ２，Ｖｄ１，Ｉｄ２）を求める。これによって、本設計支援装置は、接線の傾きａ＝（Ｉｄ２−Ｉｄ１）／（Ｖｇ２−Ｖｇ１）を求める。この操作を様々なＶｇに対して実行し、その接線の傾きの最大値でのＶｇ０、及びＩｄ０を探索する。そして、本設計支援装置は、点（Ｖｇ０，Ｉｄ０）にて、接線の方程式Ｉｄ−Ｉｄ０＝ａ・（Ｖｇ−Ｖｇ０）を設定する（ＳＰ５８）。そして、本設計支援装置は、Ｉｄ＝０を設定することによって、接線がＶｇ軸と交差すると点のＶｇの値から、Ｖｔｈを求める（ＳＰ５９）。 Next, the design support apparatus searches for a set (Vg1, Vd1, Id1) in which the gate voltage Vg is the predetermined value Vg1 (SP56). Then, the drain current Id is determined (SP57). Furthermore, this design support apparatus obtains a set (Vg2, Vd1, Id2) of gate voltages Vg2 in which Vg1 is changed by a minute amount at the same drain voltage Vd1. Thus, the design support apparatus obtains the tangent slope a = (Id2-Id1) / (Vg2-Vg1). This operation is executed for various Vg, and Vg0 and Id0 at the maximum value of the gradient of the tangent are searched. Then, the design support apparatus sets the tangent equation Id−Id0 = a · (Vg−Vg0) at the point (Vg0, Id0) (SP58). Then, by setting Id = 0, this design support apparatus obtains Vth from the value of Vg at the point when the tangent line intersects the Vg axis (SP59).
以上のような手順にしたがって、本設計支援装置は、シミュレーションパラメータの組み合わせに対する複数のトランジスタ特性値のテーブルを作成する（ＳＰ６）。 In accordance with the above procedure, the design support apparatus creates a table of a plurality of transistor characteristic values for combinations of simulation parameters (SP6).
次にＳＰ７では、このテーブルを基に重回帰分析を行い、複数のトランジスタ特性値を複数のシミュレーションパラメータを変数とする多項式（本発明の第２の写像関係に相当）でモデル化する。例えばトランジスタ特性値であるVthはVth0、 VSAT 、U0、Lgという
４つのシミュレーションパラメータを使って次の数１のように表すことができる。ここでは、本設計支援装置は、重回帰分析の手順を実行し、数１の値が、シミュレーションで求めた特性値のテーブルの値と最もフィットする係数ａ、ａｉ（ｉは整数）を決定する。
（数１）
Vth＝a+a0*Vth0 +a1*VSAT+a2*U0 +a3*Lg +a4*Vth0*Vth0
+a5*VSAT*VSAT +a6*U0*U0 +a7*Lg*Lg
+a8*Vth0*VSAT +a9*Vth0*U0 +a10*Vth0* Lg
+a11*VSAT*U0 +a12*VSAT*Lg
+a13*U0*Lg
また、Idsも同様にVth0、 VSAT 、U0、Lgを使って次の数２のように表すことができる
。
（数２）
Ids＝b+b0*Vth0+b1*VSAT +b2*U0 +b3*Lg +b4*Vth0*Vth0
+b5*VSAT*VSAT +b6*U0*U0 +b7*Lg*Lg
+b8*Vth0*VSAT +b9*Vth0*U0 +b10*Vth0*Lg
+b11*VSAT*U0 +b12*VSAT*Lg
+b13*U0*Lg
Idsr1, Idsr2, Idstについても同様である。また、トランジスタ特性として、他の特性値、例えば、相互コンダクタンス、閾値のドレイン電圧依存Δｔｈ、ボディ効果等が指定された場合も同様に求めることができる。
Next, in SP7, multiple regression analysis is performed based on this table, and a plurality of transistor characteristic values are modeled by a polynomial (corresponding to the second mapping relationship of the present invention) having a plurality of simulation parameters as variables. For example, the transistor characteristic value Vth can be expressed as the following equation 1 using four simulation parameters Vth0, VSAT, U0, and Lg. Here, the design support apparatus executes the procedure of the multiple regression analysis, and determines the coefficient a, ai (i is an integer) in which the value of Equation 1 best fits the value in the characteristic value table obtained by the simulation. .
(Equation 1)
Vth = a + a0 * Vth0 + a1 * VSAT + a2 * U0 + a3 * Lg + a4 * Vth0 * Vth0
+ a5 * VSAT * VSAT + a6 * U0 * U0 + a7 * Lg * Lg
+ a8 * Vth0 * VSAT + a9 * Vth0 * U0 + a10 * Vth0 * Lg
+ a11 * VSAT * U0 + a12 * VSAT * Lg
+ a13 * U0 * Lg
Similarly, Ids can be expressed as the following equation 2 using Vth0, VSAT, U0, and Lg.
(Equation 2)
Ids = b + b0 * Vth0 + b1 * VSAT + b2 * U0 + b3 * Lg + b4 * Vth0 * Vth0
+ b5 * VSAT * VSAT + b6 * U0 * U0 + b7 * Lg * Lg
+ b8 * Vth0 * VSAT + b9 * Vth0 * U0 + b10 * Vth0 * Lg
+ b11 * VSAT * U0 + b12 * VSAT * Lg
+ b13 * U0 * Lg
The same applies to Idsr1, Idsr2, and Idst. Further, when other characteristic values such as mutual conductance, threshold drain voltage dependency Δth, body effect, and the like are designated as transistor characteristics, the same can be obtained.
次のＳＰ８のステップでは、シミュレーションパラメータであるVth0、 VSAT 、U0、Lgを、トランジスタ特性値であるIds, Idsr1, Idsr2, Idst, Vthを変数とする多項式として記述する。すなわち、ＳＰ７で得られたシミュレーションパラメータの多項式をトランジスタ特性値の多項式に変換する。このとき、シミュレーションパラメータの数とトランジスタ特性値の数が同じならば、連立方程式を解くことでシミュレーションパラメータの多項式をトランジスタ特性値の多項式（本発明の第１の写像関係に相当）に変換することができる。 In the next step SP8, simulation parameters Vth0, VSAT, U0, and Lg are described as polynomials having transistor characteristic values Ids, Idsr1, Idsr2, Idst, and Vth as variables. That is, the simulation parameter polynomial obtained in SP7 is converted into a transistor characteristic polynomial. At this time, if the number of simulation parameters is the same as the number of transistor characteristic values, the simultaneous equations are solved to convert the simulation parameter polynomial into a transistor characteristic value polynomial (corresponding to the first mapping relationship of the present invention). Can do.
また、例えば、ＳＰ６で作成したテーブルを再び使って重回帰分析を行い、それぞれのシミュレーションパラメータを複数のトランジスタ特性値の多項式でモデル化してもよい。また、ＳＰ６で作成されたテーブルにおけるIds, Idsr1, Idsr2, Idst, Vth等の組み合わせに偏りがある場合は、ＳＰ７でモデル化した多項式を使って新たに、シミュレーションパラメータの組み合わせによるトランジスタ特性値を算出してもよい。そして、それらの結果を加えて、重回帰分析を行い、シミュレーションパラメータを複数のトランジスタ特性値でモデル化してもよい。例えばシミュレーションパラメータ；Vth0は、Ids, Idsr1, Idsr2, Idst, Vthという５つのトランジスタ特性値を使って次の数３のように表すことができる。
（数３）
Vth0＝d+d0*Ids+d1*Idsr1+d2*Idsr2+d3*Idst+d4*Vth
+d5*Ids*Ids+d6*Idsr1*Idsr1+d7*Idsr2+d8*Idsr2+d9*Idst*Idst
+d10*Ids*Idsr1+d11*Ids*Idsr2+d12*Ids*Idst+d13*Ids*Vth
+d14Idsr1*Idsr2+d15Idsr1*Idst+d16*Idsr1*Vth
+d17Idsr2*Idst+d18*Idsr2*Vth
+d19*Idst*Vth
また、UoはVth0同様にIds, Idsr1, Idsr2, Idst, Vthを使って次の数４のように表すことができる。
（数４）
U0＝e+d0*Ids+e1*Idsr1+e2*Idsr2+e3*Idst+d4*Vth
+e5*Ids*Ids+e6*Idsr1*Idsr1+e7*Idsr2+e8*Idsr2+e9*Idst*Idst
+e10*Ids*Idsr1+e11*Ids*Idsr2+e12*Ids*Idst+e13*Ids*Vth
+e14Idsr1*Idsr2+e15Idsr1*Idst+e16*Idsr1*Vth
+e17Idsr2*Idst+e18*Idsr2*Vth
+e19*Idst*Vth
シミュレーションパラメータとして他のパラメータ、例えば、ゲート幅Ｗ、ゲート長Ｌ、ゲート下もぐり込み拡散長、ボディ効果等が選択された場合も、重回帰分析の手順は同様である。以上のステップにより、シミュレーションパラメータをトランジスタ特性値でモデル化することが可能になる。
Further, for example, multiple regression analysis may be performed using the table created in SP6 again, and each simulation parameter may be modeled by a plurality of transistor characteristic value polynomials. If there is a bias in the combination of Ids, Idsr1, Idsr2, Idst, Vth, etc. in the table created in SP6, the transistor characteristic value is newly calculated by the combination of simulation parameters using the polynomial modeled in SP7. May be. Then, these results may be added to perform multiple regression analysis, and the simulation parameters may be modeled with a plurality of transistor characteristic values. For example, the simulation parameter; Vth0 can be expressed as the following Expression 3 using five transistor characteristic values of Ids, Idsr1, Idsr2, Idst, and Vth.
(Equation 3)
Vth0 = d + d0 * Ids + d1 * Idsr1 + d2 * Idsr2 + d3 * Idst + d4 * Vth
+ d5 * Ids * Ids + d6 * Idsr1 * Idsr1 + d7 * Idsr2 + d8 * Idsr2 + d9 * Idst * Idst
+ d10 * Ids * Idsr1 + d11 * Ids * Idsr2 + d12 * Ids * Idst + d13 * Ids * Vth
+ d14Idsr1 * Idsr2 + d15Idsr1 * Idst + d16 * Idsr1 * Vth
+ d17Idsr2 * Idst + d18 * Idsr2 * Vth
+ d19 * Idst * Vth
Similarly to Vth0, Uo can be expressed as in the following Expression 4 using Ids, Idsr1, Idsr2, Idst, and Vth.
(Equation 4)
U0 = e + d0 * Ids + e1 * Idsr1 + e2 * Idsr2 + e3 * Idst + d4 * Vth
+ e5 * Ids * Ids + e6 * Idsr1 * Idsr1 + e7 * Idsr2 + e8 * Idsr2 + e9 * Idst * Idst
+ e10 * Ids * Idsr1 + e11 * Ids * Idsr2 + e12 * Ids * Idst + e13 * Ids * Vth
+ e14Idsr1 * Idsr2 + e15Idsr1 * Idst + e16 * Idsr1 * Vth
+ e17Idsr2 * Idst + e18 * Idsr2 * Vth
+ e19 * Idst * Vth
The procedure of the multiple regression analysis is the same when other parameters such as the gate width W, the gate length L, the penetration depth under the gate, and the body effect are selected as the simulation parameters. Through the above steps, simulation parameters can be modeled with transistor characteristic values.
＜変形例１＞
上記ＳＰ７の処理では、複数のトランジスタ特性値を複数のシミュレーションパラメータの多項式でモデル化した。このような多項式に代えて、シミュレーションパラメータとトランジスタ特性値との関係をニューロ学習分析による重み付けしたシグモイド関数で表すことも可能である。ニューロ学習は、ニューロンと呼ばれる素子を複数組み合わせて、入力信号から出力信号への写像関係を形成する。この場合の写像関係は、それぞれの入力信号を重み付け加算した非線形関数によって出力信号を形成する。この場合の非線形関数としてシグモイド関数が使用される。
<Modification 1>
In the processing of SP7, a plurality of transistor characteristic values are modeled by polynomials of a plurality of simulation parameters. Instead of such a polynomial, the relationship between the simulation parameter and the transistor characteristic value can be represented by a weighted sigmoid function by neurolearning analysis. In neurolearning, a plurality of elements called neurons are combined to form a mapping relationship from an input signal to an output signal. The mapping relationship in this case forms an output signal by a nonlinear function obtained by weighted addition of the respective input signals. A sigmoid function is used as the nonlinear function in this case.
ニューロ学習分析は、例えば、トランジスタ特性値の組をニューラルネットワークの入力に接続する。そして、シミュレーションパラメータの値の組を、教師信号とする。教師信号とは、ニューラルネットワークの出力信号として望ましい信号である。そして、ニューラルネットワークの出力信号と、教師信号との二乗誤差が最小となるように重み付け加算の重みが決定される。この重みを決定する手順がニューロ学習と呼ばれる。ニューロ学習は、通常、出力側の入力側にさかのぼる方向に重み係数が決定される。ニューロ学習法およびそのネットワークを実現する回路の例は、例えば、特許３１１０４３４に提案されている。 Neurolearning analysis, for example, connects a set of transistor characteristic values to the input of a neural network. A set of simulation parameter values is used as a teacher signal. The teacher signal is a signal desirable as an output signal of the neural network. Then, the weight of the weighted addition is determined so that the square error between the output signal of the neural network and the teacher signal is minimized. The procedure for determining this weight is called neurolearning. In neurolearning, a weighting factor is usually determined in a direction going back to the input side on the output side. An example of a neuro-learning method and a circuit for realizing the network is proposed in, for example, Japanese Patent No. 3110434.
この例では、入力信号がトランジスタ特性値の組のときのニューラルネットワークが、第１の写像関係に相当する。また、入力信号がシミュレーションパラメータの組のときのニューラルネットワークが、第２の写像関係に相当する。 In this example, the neural network when the input signal is a set of transistor characteristic values corresponds to the first mapping relationship. The neural network when the input signal is a set of simulation parameters corresponds to the second mapping relationship.
＜変形例２＞
上記実施形態では、図４に示すように、まず、ＳＰ７の処理で、トランジスタ特性値をシミュレーションパラメータでモデル化し、その後、ＳＰ８（図４）の逆変換によって、シミュレーションパラメータをトランジスタ特性値でモデル化した。しかし、このような処理に代えて、ＳＰ６のシミュレーション結果を用いて、直ちに、シミュレーションパラメータをトランジスタ特性値でモデル化してもよい。このときに得られる写像関係が、本発明の第１の写像関係に相当する。その手順は、ＳＰ７（図４）と同様である。
<Modification 2>
In the above embodiment, as shown in FIG. 4, first, the transistor characteristic value is modeled by the simulation parameter in the processing of SP7, and then the simulation parameter is modeled by the transistor characteristic value by the inverse transformation of SP8 (FIG. 4). did. However, instead of such processing, the simulation parameters may be immediately modeled with transistor characteristic values using the simulation results of SP6. The mapping relationship obtained at this time corresponds to the first mapping relationship of the present invention. The procedure is the same as SP7 (FIG. 4).
《第２実施形態》
図６および図７を参照して、本発明の第２実施形態を説明する。上記第１実施形態では、トランジスタ特性情報等の回路部品の特性が与えられたときに、シミュレーションパラメータを求める写像関係を求める設計支援装置を説明した。本実施形態では、さらに、回路部品のレイアウト情報、あるいは、ネットリストが与えられたときに、回路部品のレイアウト情報、あるいは、ネットリストからその特性をモデル化する処理を追加する。そして、回路部品の特性が例えば、レイアウト情報、あるいは、ネットリストに含まれる変数を多項式で記述できたならば、その多項式と、第１実施形態で示した写像を適用することによって、レイアウト情報、あるいは、ネットリストから、直ちにシミュレーションパラメータを求める設計支援装置を説明する。さらに、本実施形態では、そのようなシミュレーションパラメータによってシミュレーションを実行し、最終的には、電子部品を含む回路を設計し、電子デバイスを製造する手順を説明する。
<< Second Embodiment >>
A second embodiment of the present invention will be described with reference to FIGS. In the first embodiment, the design support apparatus for obtaining the mapping relationship for obtaining the simulation parameter when the characteristics of the circuit components such as the transistor characteristic information are given has been described. In the present embodiment, when layout information of a circuit component or a net list is given, a process of modeling the characteristics from the layout information of the circuit component or the net list is added. And, if the characteristics of the circuit components are, for example, layout information, or if the variables included in the net list can be described by a polynomial, then the polynomial and the mapping shown in the first embodiment can be applied to obtain layout information, Alternatively, a design support apparatus that immediately obtains a simulation parameter from a net list will be described. Furthermore, in the present embodiment, a procedure for executing a simulation with such a simulation parameter, finally designing a circuit including an electronic component, and manufacturing an electronic device will be described.
図６は、本設計支援装置を用いた電子デバイス製造方法の概要工程を説明する図である
。本設計支援装置は、トランジスタのレイアウトパターン情報１と、ネットリスト２から、トランジスタ特性情報を抽出する（Ｓ１）。ここで、トランジスタのレイアウトパターン情報１は、例えば、活性層、ゲート層、コンタクト層等の個々の素子を定義するパターン形状の情報を有する。また、ネットリスト２は、主として、素子と素子とを接続する回路接続情報を有する。さらに、ネットリスト２は、配線抵抗、容量情報、設計特性情報を有する。レイアウトパターン情報１とネットリスト２とが本発明のレイアウト情報に相当する。
FIG. 6 is a diagram for explaining an outline process of an electronic device manufacturing method using the design support apparatus. The design support apparatus extracts transistor characteristic information from the transistor layout pattern information 1 and the netlist 2 (S1). Here, the transistor layout pattern information 1 includes pattern shape information that defines individual elements such as an active layer, a gate layer, and a contact layer. The netlist 2 mainly has circuit connection information for connecting elements. Further, the netlist 2 has wiring resistance, capacitance information, and design characteristic information. The layout pattern information 1 and the net list 2 correspond to the layout information of the present invention.
このうち、設計特性情報は、例えば、標準ゲート酸化膜厚、設計ゲート長、設計ゲート幅、標準しきい値電圧（Ｖｔｈ）、標準移動度等（以下、単に標準値という）を含む。ここで、標準ゲート酸化膜厚、設計ゲート長、設計ゲート幅等は、設計段階の目標値（設計値）というべき値である。半導体製造プロセスでは、設計値通りのパターンを半導体基板に形成することは困難であり、実際の半導体プロセスで形成される値とは一致しない場合があるからである。一方、設計値にしたがって回路を製作したときに、半導体基板に実際に形成される寸法値という意味で、実ゲート長、実ゲート幅等の用語を使用する。 Among these, the design characteristic information includes, for example, a standard gate oxide film thickness, a design gate length, a design gate width, a standard threshold voltage (Vth), a standard mobility, and the like (hereinafter simply referred to as a standard value). Here, the standard gate oxide film thickness, the design gate length, the design gate width, and the like are values that should be called target values (design values) at the design stage. This is because, in the semiconductor manufacturing process, it is difficult to form a pattern as designed on the semiconductor substrate, which may not match the value formed in the actual semiconductor process. On the other hand, terms such as an actual gate length and an actual gate width are used to mean a dimension value actually formed on a semiconductor substrate when a circuit is manufactured according to a design value.
そして、正確なシミュレーション結果を得るためには、単に設計特性情報をそのまま反映してシミュレーションするのではなく、現実の製造プロセスの影響を考慮する必要がある。 In order to obtain an accurate simulation result, it is necessary to consider the influence of an actual manufacturing process, not simply reflecting the design characteristic information as it is.
そこで、図６のトランジスタ特性情報抽出工程（Ｓ１）では、レイアウトパターン情報１と、ネットリスト２とを、実際に製造されるトランジスタのトランジスタ特性値に変換する。 Therefore, in the transistor characteristic information extraction step (S1) of FIG. 6, the layout pattern information 1 and the netlist 2 are converted into transistor characteristic values of transistors that are actually manufactured.
この場合、本実施形態では、事前にレイアウトパターン情報１およびネットリスト２に含まれるパラメータと、製造結果に基づくトランジスタ特性値との間の関係をモデル化して求めておく。この関係が、本発明の第３の写像関係に相当する。このモデル化は、設計工程および製造工程とは別に、オフラインで実行される（ＳＱ）。 In this case, in this embodiment, the relationship between the parameters included in the layout pattern information 1 and the netlist 2 and the transistor characteristic value based on the manufacturing result is obtained in advance by modeling. This relationship corresponds to the third mapping relationship of the present invention. This modeling is performed off-line (SQ) separately from the design process and the manufacturing process.
モデル化の処理は、重回帰分析によればよい。すなわち、設計特性情報の組、例えば、（標準酸化膜厚、設計ゲートピッチ、設計ゲート長、設計ゲート幅、標準閾値、標準移動度等）の組を複数組作成し、その設計特性情報にしたがって製作したトランジスタの特性情報（Ｉｄｓ、Ｖｔｈ等）を実験的に測定しておく。そして、設計特性情報の組（標準酸化膜厚、設計ゲートピッチ、設計ゲート長、設計ゲート幅、標準閾値、標準移動度等トランジスタの特性情報）を構成するそれぞれの要素を変数とする多項式でトランジスタ特性値（Ｉｄｓ、Ｖｔｈ等）をモデル化する。 The modeling process may be performed by multiple regression analysis. That is, a plurality of sets of design characteristic information, for example, (standard oxide film thickness, design gate pitch, design gate length, design gate width, standard threshold, standard mobility, etc.) are created, and according to the design characteristic information The characteristic information (Ids, Vth, etc.) of the manufactured transistor is experimentally measured. The transistor is a polynomial with each element constituting a set of design characteristic information (standard oxide film thickness, design gate pitch, design gate length, design gate width, standard threshold, standard mobility, etc.) as variables. A characteristic value (Ids, Vth, etc.) is modeled.
また、第１実施形態で説明した手順によって、トランジスタ特性値の多項式でシミュレーションパラメータをモデル化しておく（ＳＰ）。このモデル化された関係は、本発明の第１の写像関係に相当する。そして、ＳＱにて得られた設計特性情報（標準酸化膜厚、設計ゲートピッチ、設計ゲート長、設計ゲート幅、標準閾値、標準移動度等）の多項式、またはその多項式に設計特性情報を代入して得た計算値をＳＰで得られたトランジスタ特性値の多項式に代入する。 Further, the simulation parameters are modeled with a polynomial of transistor characteristic values according to the procedure described in the first embodiment (SP). This modeled relationship corresponds to the first mapping relationship of the present invention. Then, the design characteristic information (standard oxide film thickness, design gate pitch, design gate length, design gate width, standard threshold, standard mobility, etc.) obtained by SQ is substituted into the polynomial, or the design characteristic information is substituted into the polynomial. The calculated value is substituted into the transistor characteristic value polynomial obtained at SP.
より具体的には、Ｓ１で得られたトランジスタ特性値をＳ２の多項式に代入する（Ｓ２）。これにより、設計特性情報から、シミュレーションパラメータ４が得られる。この設計特性情報から、シミュレーションパラメータ４が得られる関係が、本発明の第４の写像関係に相当する。 More specifically, the transistor characteristic value obtained in S1 is substituted into the polynomial in S2 (S2). Thereby, the simulation parameter 4 is obtained from the design characteristic information. The relationship for obtaining the simulation parameter 4 from this design characteristic information corresponds to the fourth mapping relationship of the present invention.
そして、本設計支援装置は、シミュレーションパラメータ４を用いて回路特性シミュレ
ーションを実行する（Ｓ３）。回路特性シミュレーションによって、トランジスタ等の回路部品を複数結合した回路の特性を得ることができる。ここで、回路の特性とは、例えば、回路の消費電力、遅延時間等である。
Then, the design support apparatus executes a circuit characteristic simulation using the simulation parameter 4 (S3). By circuit characteristic simulation, it is possible to obtain characteristics of a circuit in which a plurality of circuit components such as transistors are coupled. Here, the circuit characteristics include, for example, circuit power consumption, delay time, and the like.
そして、本設計支援装置は、回路特性シミュレーションの結果、回路特性が目標の基準値を達成したか否かを判定する（Ｓ４）。そして、目標の基準値が達成できなかった場合、設計支援装置は、ユーザに、レイアウトパターン情報１またはネットリスト２の変更を促す。ユーザは、その変更を促すメッセージにしたがって、レイアウトパターン情報１またはネットリスト２を変更する（Ｓ５）。 Then, as a result of the circuit characteristic simulation, the design support apparatus determines whether or not the circuit characteristic has achieved the target reference value (S4). If the target reference value cannot be achieved, the design support apparatus prompts the user to change the layout pattern information 1 or the netlist 2. The user changes the layout pattern information 1 or the netlist 2 in accordance with the message prompting the change (S5).
例えば、遅延時間が目標値より大きい場合には、高速駆動のため、いずれかのトランジスタの設計ゲート幅を拡張する。または、設計ゲート長を短縮してもよい。一方、消費電力が所定の目標より大きい場合には、設計ゲート幅を縮小する。そして、ユーザからの指示に応答して、設計支援装置は、Ｓ１からＳ４の処理を繰り返す。 For example, when the delay time is larger than the target value, the design gate width of any of the transistors is expanded for high-speed driving. Alternatively, the design gate length may be shortened. On the other hand, when the power consumption is larger than the predetermined target, the design gate width is reduced. Then, in response to the instruction from the user, the design support apparatus repeats the processing from S1 to S4.
一方、Ｓ４の判定で、目標の基準値が達成できた場合、さらに、ユーザの操作に応答して設計支援装置は、レイアウト設計支援をさらに進める。その結果、レチクル製造のためのそれぞれの層のレイアウトデータが作成される。そして、レチクルが製作され、半導体製造プロセスが実行され、電子デバイスが製造される（Ｓ６）。ここで、半導体製造プロセスには、成膜、酸化、フォトリソグラフィ、現像、エッチング、不純物注入、熱処理等が含まれる。このような製造工程によって、目標とする回路特性を有する半導体回路を製造できる。 On the other hand, when the target reference value is achieved in the determination of S4, the design support apparatus further proceeds layout design support in response to the user operation. As a result, layout data of each layer for reticle manufacture is created. Then, a reticle is manufactured, a semiconductor manufacturing process is executed, and an electronic device is manufactured (S6). Here, the semiconductor manufacturing process includes film formation, oxidation, photolithography, development, etching, impurity implantation, heat treatment, and the like. By such a manufacturing process, a semiconductor circuit having target circuit characteristics can be manufactured.
このようにトランジスタ特性値がレイアウトパターン情報１およびネットリスト２等に含まれるパラメータによってモデル化されているならば、そのモデル式で表されたトランジスタ特性値を第１実施形態に記載したシミュレーションパラメータを抽出する多項式（以下、このような多項式を抽出式ともいう）に代入することで、レイアウトパターン情報１およびネットリスト２をシミュレーションパラメータに変換することができる。そして、レイアウトに依存するトランジスタが複数含まれた回路の遅延時間等の回路特性を精度よく予測することが可能になる。 As described above, if the transistor characteristic value is modeled by the parameters included in the layout pattern information 1 and the netlist 2, the transistor characteristic value represented by the model formula is changed to the simulation parameter described in the first embodiment. By substituting a polynomial to be extracted (hereinafter, such a polynomial is also referred to as an extraction formula), the layout pattern information 1 and the netlist 2 can be converted into simulation parameters. In addition, it is possible to accurately predict circuit characteristics such as a delay time of a circuit including a plurality of transistors depending on the layout.
すなわち、図７に示すようなレイアウトデータやパターン配置（レイアウトパターン情報１の具体例）に対して、トランジスタ特性値は、以下のように表される。 That is, transistor characteristic values are expressed as follows for layout data and pattern arrangement (a specific example of layout pattern information 1) as shown in FIG.
例えば、トランジスタの閾値電圧Ｖｔｈ、およびドレイン電流Ｉｄｓが、トランジスタのゲートピッチｐ、ゲート長Ｌｇ、ソース・ドレイン幅ＳＢ（すなわち、ソース領域の幅、またはドレイン領域の幅）、ソース・ドレインのＳＴＩ（Shallow Trench Isolation）オフセットＳＢＯＦ（すなわち、ソース領域の素子分離膜の領域からのオフセット距離、またはドレイン領域の素子分離膜の領域からのオフセット距離）等の多項式でモデル化されて、以下の数５、および数６で記述される。なお、ゲートピッチｐ、ゲート長Ｌｇ等がネットリスト２の情報の具体例である。 For example, the threshold voltage Vth of the transistor and the drain current Ids depend on the gate pitch p, the gate length Lg, the source / drain width SB (that is, the width of the source region or the drain region), and the source / drain STI ( Shallow Trench Isolation) Modeled by a polynomial such as offset SBOF (that is, an offset distance from the element isolation film region of the source region or an offset distance from the element isolation film region of the drain region), And is described by Equation 6. The gate pitch p, the gate length Lg, and the like are specific examples of information in the net list 2.
したがって、数５および数６のように、トランジスタ特性値がレイアウトパターン情報１またはネットリスト２に含まれるパラメータの多項式でモデル化されたとき、それらの式をそのまま数３、数４等のトランジスタ特性値の多項式に代入すればよい。これによって、レイアウトパターン情報１またはネットリスト２に含まれるパラメータから、シミュレーションパラメータへの写像を求めることができる。 Therefore, when the transistor characteristic values are modeled by polynomials of parameters included in the layout pattern information 1 or the netlist 2 as in the expressions 5 and 6, the expressions are directly used as the transistor characteristics in the expressions 3 and 4. Substituting it into the polynomial of the value. Thereby, the mapping to the simulation parameters can be obtained from the parameters included in the layout pattern information 1 or the netlist 2.
本実施形態よれば、レイアウトパターン情報１またはネットリスト２が決定されると、直ちに、シミュレーションパラメータを求めることができる。したがって、レイアウトパターン情報１またはネットリスト２で定義される回路部品を複数有する回路の動作を確認できる。そして、回路の動作が所定の基準を満足した場合に、さらに設計を進め、レチクルの製作、半導体製造プロセスによる電子デバイスの製造を実行できる。 According to the present embodiment, when the layout pattern information 1 or the netlist 2 is determined, the simulation parameters can be obtained immediately. Therefore, the operation of the circuit having a plurality of circuit components defined by the layout pattern information 1 or the netlist 2 can be confirmed. When the circuit operation satisfies a predetermined standard, the design can be further advanced, and the reticle can be manufactured and the electronic device can be manufactured by the semiconductor manufacturing process.
《第３実施形態》
プロセス依存によるトランジスタ特性値がプロセスパラメータによってモデル化されているならば、そのモデル式で表されトランジスタ特性値を第１実施形態に記載したシミュレーションパラメータの抽出式に代入することで、プロセス依存のトランジスタ特性をシミュレーションパラメータに変換することができる。この場合のプロセスパラメータの組をトランジスタ特性値に変換する写像関係が、本発明の第５の写像関係に相当する。また、プロセスパラメータの組をシミュレーションパラメータに変換する写像関係が本発明の第６の写像関係に相当する。これによって、例えば、わずかなプロセス変更による遅延時間等の回路特性を精度よく予測することが可能になる。以下に、第５の写像関係に相当する多項式の例を示す。
（数７）
Vth＝f+f0*DOSE(a)+f1* ENERGY(a) +f2*DOSE(b)+f3*ENERGY(b)
+f4*DOSE(a)* ENERGY(a) +f5*DOSE(a)*DOSE(b)+f6*DOSE(a)*ENERGY(b)
+f7*ENERGY(a)*DOSE(b)+f8*ENERGY(a)*ENERGY(b)+f9*DOSE(b)*ENERGY(b)
（数８）
Ids＝g+g0*DOSE(a)+g1* ENERGY(a) +g2*DOSE(b)+g3*ENERGY(b)
+g4*DOSE(a)* ENERGY(a) +g5*DOSE(a)*DOSE(b)+g6*DOSE(a)*ENERGY(b)
+g7*ENERGY(a)*DOSE(b)+g8*ENERGY(a)*ENERGY(b)+g9*DOSE(b)*ENERGY(b)
ここで、DOSE(a)はチャネル不純物注入量、ENERGY(a)はチャネル不純物注入エネルギー、DOSE(b)はハロー（ポケット）不純物注入量、ENERGY(b)はハロー（ポケット）不純物注入エネルギーである。ここで、ポケットとは、ゲートおよびサイドウォールをマスクとして注入されるチャンネルの一部を構成する不純物領域である。
<< Third Embodiment >>
If the process-dependent transistor characteristic value is modeled by the process parameter, the process-dependent transistor is represented by substituting the transistor characteristic value represented by the model formula into the simulation parameter extraction formula described in the first embodiment. Characteristics can be converted into simulation parameters. The mapping relationship for converting the set of process parameters into the transistor characteristic value in this case corresponds to the fifth mapping relationship of the present invention. Further, the mapping relationship for converting a set of process parameters into simulation parameters corresponds to the sixth mapping relationship of the present invention. Thereby, for example, it becomes possible to accurately predict circuit characteristics such as a delay time due to a slight process change. An example of a polynomial corresponding to the fifth mapping relationship is shown below.
(Equation 7)
Vth = f + f0 * DOSE (a) + f1 * ENERGY (a) + f2 * DOSE (b) + f3 * ENERGY (b)
+ f4 * DOSE (a) * ENERGY (a) + f5 * DOSE (a) * DOSE (b) + f6 * DOSE (a) * ENERGY (b)
+ f7 * ENERGY (a) * DOSE (b) + f8 * ENERGY (a) * ENERGY (b) + f9 * DOSE (b) * ENERGY (b)
(Equation 8)
Ids = g + g0 * DOSE (a) + g1 * ENERGY (a) + g2 * DOSE (b) + g3 * ENERGY (b)
+ g4 * DOSE (a) * ENERGY (a) + g5 * DOSE (a) * DOSE (b) + g6 * DOSE (a) * ENERGY (b)
+ g7 * ENERGY (a) * DOSE (b) + g8 * ENERGY (a) * ENERGY (b) + g9 * DOSE (b) * ENERGY (b)
Where DOSE (a) is the channel impurity implantation amount, ENERGY (a) is the channel impurity implantation energy, DOSE (b) is the halo (pocket) impurity implantation amount, and ENERGY (b) is the halo (pocket) impurity implantation energy. . Here, the pocket is an impurity region that constitutes a part of a channel implanted using the gate and the sidewall as a mask.
なお、数７および数８の例では、レイアウトパターン情報１、ネットリスト２に依存するトランジスタ特性値は、固定されている。すなわち、ここでは、レイアウトパターン情報１、ネットリスト２は、固定した状態で、プロセス変更がなされた場合の解析が実行される。 In the examples of Equations 7 and 8, the transistor characteristic values depending on the layout pattern information 1 and the netlist 2 are fixed. That is, here, the layout pattern information 1 and the netlist 2 are fixed, and an analysis is performed when a process change is made.
《第４実施形態》
上記第１実施形態では、シミュレーション結果から、直ちにシミュレーションパラメータをトランジスタ特性値でモデル化する設計支援装置の例を示した。また、第２実施形態では、回路部品のレイアウト情報、あるいは、ネットリストからシミュレーションパラメータを求める設計支援装置を説明した。さらに、第３実施形態では、プロセス依存のトランジスタ特性をシミュレーションパラメータに変換する設計支援装置を説明した。
<< 4th Embodiment >>
In the first embodiment, the example of the design support apparatus that immediately models the simulation parameter with the transistor characteristic value from the simulation result is shown. In the second embodiment, the design support apparatus for obtaining the simulation parameters from the layout information of the circuit components or the net list has been described. Furthermore, in the third embodiment, the design support apparatus that converts process-dependent transistor characteristics into simulation parameters has been described.
本実施形態では、そのようなシミュレーションパラメータをさらに高精度で求める設計支援装置を説明する。他の構成および作用は、第１実施形態から第３実施形態と同様である。そこで、第１実施形態から第３実施形態の構成要素と同一の構成要素については、同一の符号を付してその説明を省略する。また、必要に応じて、図１から図７の図面を参照する。 In the present embodiment, a design support apparatus for obtaining such simulation parameters with higher accuracy will be described. Other configurations and operations are the same as those in the first to third embodiments. Therefore, the same components as those of the first to third embodiments are denoted by the same reference numerals, and the description thereof is omitted. Further, the drawings in FIGS. 1 to 7 are referred to as necessary.
＜概要＞
上記第１実施形態から第３実施形態に示した設計支援装置でモデル化されたトランジスタ特性を使って回路シミュレーションを行うためには、トランジスタ特性の違いを回路シミュレーションの中で使われるシミュレーションパラメータに置き換える必要があった。その場合に、回路シミュレーションに基づいて、シミュレーションパラメータをトランジスタ特性値でモデル化するシミュレーションパラメータの抽出法を示した。しかし、この手法は以下の理由で精度が十分でない場合が生じ得る。
<Overview>
In order to perform circuit simulation using transistor characteristics modeled by the design support apparatus shown in the first to third embodiments, the difference in transistor characteristics is replaced with simulation parameters used in circuit simulation. There was a need. In this case, a simulation parameter extraction method for modeling simulation parameters with transistor characteristic values based on circuit simulation is shown. However, this method may occur with insufficient accuracy for the following reasons.
図８に、回路シミュレーションから得られるトランジスタ特性値の偏りを示す。図８は、実験計画法に基づいた複数のシミュレーションパラメータの組み合わせによるシミュレーションで得られたトランジスタ特性値と、そのときのシミュレーションパラメータとの関係を示している。まず、シミュレーション実行時に選択するシミュレーションパラメータについては、実験計画法に基づいているためデータに偏りがない（右側のグリッドＧ１が、シミュレーション実行時に選択するシミュレーションパラメータの値の組を概念的に表す）。 FIG. 8 shows the bias of transistor characteristic values obtained from circuit simulation. FIG. 8 shows the relationship between the transistor characteristic values obtained by the simulation based on the combination of a plurality of simulation parameters based on the experimental design and the simulation parameters at that time. First, since the simulation parameters selected at the time of simulation execution are based on the experimental design method, there is no bias in the data (the right grid G1 conceptually represents a set of simulation parameter values to be selected at the time of simulation execution).
しかし、シミュレーション結果によって得られるトランジスタ特性の組み合わせには偏りが生じ得る。なぜなら、シミュレーションパラメータと、トランジスタ特性値とは、必ずしも線形な関数関係にはないからである。図８の左側部分で、曲面がシミュレーションで得られるデータ（トランジスタ特性の分布）の概念を示す。今、図８の左側部分で、濃
いメッシュの領域（符号Ａ２）ではデータ点数が多く、薄いメッシュ領域（符号Ａ１）ではデータ点数が少なく、その周囲にはデータが存在しないと仮定する。そうすると、複数のシミュレーションパラメータの組み合わせによるシミュレーションで得られたトランジスタ特性値を、そのときのシミュレーションパラメータを使って重回帰分析することによってシミュレーションパラメータをトランジスタ特性値でモデル化（多項式近似）する場合、例えば、×で示した位置近傍の領域にはデータが存在しないため、その領域でのトランジスタ特性値を使って抽出したシミュレーションパラメータは精度が非常に悪い。
However, there may be a bias in the combination of transistor characteristics obtained from the simulation results. This is because the simulation parameter and the transistor characteristic value do not necessarily have a linear function relationship. In the left part of FIG. 8, the curved surface shows the concept of data (transistor characteristic distribution) obtained by simulation. Now, in the left part of FIG. 8, it is assumed that the dark mesh region (reference A2) has a large number of data points, the thin mesh region (reference A1) has a small number of data points, and no data exists around it. Then, when the transistor characteristic value obtained by the simulation by the combination of a plurality of simulation parameters is subjected to a multiple regression analysis using the simulation parameter at that time to model the simulation parameter with the transistor characteristic value (polynomial approximation), for example, Since there is no data in the region in the vicinity of the position indicated by x, the simulation parameters extracted using the transistor characteristic values in that region are very inaccurate.
また、そのようなデータ数が十分でない領域でパラメータを使って回路シミュレーションを行っても狙ったトランジスタ特性値にならないことが多い。また、△で示した領域Ａ１ではデータ数が少ないため、回帰誤差が大きい。なぜなら、重回帰分析では、一般的にはモデル化されるデータに最も良くフィットするように多項式が決定され、したがって、モデル化されるデータそのものの数が少ないと、精度のよい分析結果、すなわち、精度のよい多項式によるモデルを得ることができないからである。 Further, even if circuit simulation is performed using parameters in such an area where the number of data is not sufficient, the targeted transistor characteristic value is often not obtained. In addition, since the number of data is small in the area A1 indicated by Δ, the regression error is large. This is because in multiple regression analysis, the polynomial is generally determined to best fit the data to be modeled. Therefore, if the number of modeled data itself is small, the result of accurate analysis, that is, This is because a highly accurate polynomial model cannot be obtained.
しかも、最終的に適用しようとしたトランジスタ特性値（抽出されたシミュレーションパラメータ）が×の領域、あるいは△の領域のうち、いずれの領域の影響を主として受けているのかの判断がつかないという問題がある。 In addition, there is a problem that it is impossible to determine which region of the transistor characteristic value (extracted simulation parameter) to be finally applied is influenced by the region of x or Δ. is there.
そこで、本実施形態では、トランジスタ特性のレイアウトデータやパターン配置、製造プロセスの違いによる変化を回路シミュレーションの中で使われるパラメータに精度よく変換する技術を提供する。 Therefore, the present embodiment provides a technique for accurately converting changes due to differences in transistor characteristic layout data, pattern arrangement, and manufacturing process into parameters used in circuit simulation.
＜処理手順＞
図９は、本実施形態に係る設計支援装置の処理を示すフローチャートである。この処理で、ＳＰ１−ＳＰ７の処理は、第１実施形態から第３実施形態の場合で説明した図４と同様である。すなわち、ＳＰ６の処理で作成したテーブルを基に重回帰分析を行い、複数のシミュレーションパラメータを複数のトランジスタ特性値の多項式でモデル化する（ＳＰ８Ａ）。モデル化については、図４のＳＰ７およびＳＰ８のように、一旦、トランジスタ特性値をシミュレーションパラメータの多項式としてモデル化し、逆変換してもよい。また、第１実施形態の変形例２のように、逆変換なしにシミュレーションパラメータをトランジスタ特性値の多項式でモデル化してもよい。
<Processing procedure>
FIG. 9 is a flowchart showing processing of the design support apparatus according to the present embodiment. In this processing, the processing of SP1-SP7 is the same as that of FIG. 4 described in the case of the first to third embodiments. That is, a multiple regression analysis is performed based on the table created in the processing of SP6, and a plurality of simulation parameters are modeled by a polynomial of a plurality of transistor characteristic values (SP8A). As for modeling, as in SP7 and SP8 in FIG. 4, the transistor characteristic value may be once modeled as a simulation parameter polynomial and then inversely transformed. Further, as in Modification 2 of the first embodiment, the simulation parameters may be modeled by a polynomial of transistor characteristic values without reverse conversion.
次に、本設計支援装置は、現実のトランジスタ特性の変動範囲を予め予想し、特性値の最大値から最小値の範囲、及びその水準の数を決定し、それに基づき複数のトランジスタ特性値の組み合わせを決める（ＳＰ９）。この場合、基本的には、トランジスタ特性値は、最大値から最小値の範囲で均等に割り当てればよい。均等に割り当てるとは、例えば、等間隔または等間隔に近い間隔で、最大値から最小値の範囲を分割する点を求めることをいう。ＳＰ９の処理を実行する設計支援装置のＣＰＵが、特性値設定部に相当する。 Next, the design support apparatus predicts the actual transistor characteristic fluctuation range in advance, determines the maximum value to minimum value range of the characteristic value, and the number of levels, and based on this, combines a plurality of transistor characteristic values. (SP9). In this case, basically, the transistor characteristic values may be evenly assigned in the range from the maximum value to the minimum value. Evenly assigning means, for example, obtaining points that divide the range from the maximum value to the minimum value at equal intervals or at intervals close to equal intervals. The CPU of the design support apparatus that executes the processing of SP9 corresponds to the characteristic value setting unit.
ここでは、さらに、決定したトランジスタ特性値の組み合わせの大小関係に矛盾がないように条件を拘束する処理としてもよい。例えば、トランジスタ特性の線形領域の閾値（Vthl）は飽和領域の閾値（Vths）よりも常に大きい。そのため、飽和領域の閾値（Vths）に対する線形領域の閾値（Vthl）の差分（ｄVthl）を定義し、飽和領域の閾値（Vths）と差分（ｄVthl、非負値）との組み合わせを用いて線形領域の閾値（Vthl）を算出することで矛盾のない組み合わせが決定できる。また、トランジスタ特性の線形領域の相互コンダクタンス（Gmlin）は飽和領域の相互コンダクタンス（Gmsat）に比べて常に小さい値である。そのため、線形領域の相互コンダクタンス（Gmlin）に対する飽和領域の相互コンダ
クタンス（Gmsat）の比（αGmlin、１以上）を定義し、線形領域の相互コンダクタンス（Gmlin）と比（αGmlin）との組み合わせを用いて飽和領域の相互コンダクタンス（Gmsat
）を算出することで矛盾のない組み合わせが決定できる。また、トランジスタ特性値の組み合わせの大小関係に矛盾がなければ、トランジスタ特性における、所定の電圧における複数の電流値、あるいは所定の電流における複数の電圧値であってもかまわない。
Here, it is also possible to perform processing for constraining conditions so that there is no contradiction in the magnitude relationship of the determined combinations of transistor characteristic values. For example, the threshold value (Vthl) in the linear region of transistor characteristics is always larger than the threshold value (Vths) in the saturation region. Therefore, the difference (dVthl) of the threshold (Vthl) of the linear region with respect to the threshold (Vths) of the saturation region is defined, and the combination of the threshold (Vths) of the saturation region and the difference (dVthl, non-negative value) is used. By calculating the threshold value (Vthl), a consistent combination can be determined. Further, the mutual conductance (Gmlin) in the linear region of the transistor characteristics is always smaller than the mutual conductance (Gmsat) in the saturated region. Therefore, the ratio (αGmlin, 1 or more) of the mutual conductance (Gmsat) of the saturation region to the mutual conductance (Gmlin) of the linear region is defined, and the combination of the mutual conductance (Gmlin) and the ratio (αGmlin) of the linear region is used. Mutual conductance in the saturation region (Gmsat
) Can be determined to determine a consistent combination. Further, as long as there is no contradiction in the magnitude relationship of the combination of transistor characteristic values, a plurality of current values at a predetermined voltage or a plurality of voltage values at a predetermined current in the transistor characteristics may be used.
したがって、特性値の組を（Ｖｔｈｌ，Ｖｔｈｓ，Ｇｍｌｉｎ，Ｇｍｓａｔ）としたときに、
Ｖｔｈｌ＝Ｖｔｈｓ＋ｄＶｔｈｌ、ただし、ｄＶｔｈｌ≧０；
Ｇｍｓａｔ=αGmlin*Ｇｍｌｉｎ、たたし、αGmlin≧１；
のように、記述できる。すなわち、特性値の組を（Ｖｔｈｓ＋ｄＶｔｈｌ，Ｖｔｈｓ，Ｇｍｌｉｎ，αGmlin*Ｇｍｌｉｎ）のように算出すればよい。そして、ｄＶｔｈｌ≧０の範囲で、値を選択すればよい。また、αGmlin≧０の範囲で、値を選択すればよい
Therefore, when the set of characteristic values is (Vthl, Vths, Gmlin, Gmsat),
Vthl = Vths + dVthl, where dVthl ≧ 0;
Gmsat = αGmlin * Gmlin, where αGmlin ≧ 1;
It can be described as follows. That is, a set of characteristic values may be calculated as (Vths + dVthl, Vths, Gmlin, αGmlin * Gmlin). Then, a value may be selected in the range of dVthl ≧ 0. Also, a value can be selected within the range of αGmlin ≧ 0.
次に、ＳＰ８Ａで作成したモデルに基づきシミュレーションパラメータを予測する（ＳＰ１０）。具体的には、ＳＰ８で得られたトランジスタ特性値の多項式に、ＳＰ９で得られたトランジスタ特性値の組み合わせを代入して、シミュレーションパラメータの値（トランジスタ特性値の組み合わせに対応するシミュレーションパラメータの組み合わせ）を得る（ＳＰ１０）。ＳＰ１０の処理を実行する設計支援装置のＣＰＵが模擬パラメータ取得部に相当する。 Next, simulation parameters are predicted based on the model created in SP8A (SP10). Specifically, the combination of the transistor characteristic values obtained in SP9 is substituted for the transistor characteristic value polynomial obtained in SP8, and the simulation parameter values (simulation parameter combinations corresponding to the transistor characteristic value combinations) are obtained. Is obtained (SP10). The CPU of the design support apparatus that executes the processing of SP10 corresponds to the simulation parameter acquisition unit.
この時予測されたシミュレーションパラメータの組み合わせは、概念的には例えば、図８の右側の領域Ａ３に示すように初めに設定したシミュレーションパラメータの組み合わせ（グリッドＧ１）に比べると歪んだ形状になっている。 The simulation parameter combination predicted at this time is conceptually distorted compared to the simulation parameter combination (grid G1) initially set, for example, as shown in the area A3 on the right side of FIG. .
さらに、本設計支援装置は、ＳＰ１０で予測したシミュレーションパラメータの組み合わせに基づいてＳＰ４の処理を再度実行する。ＳＰ１０からＳＰ４へのループを実行する設計支援装置のＣＰＵが制御部に相当する。すなわち、上記ＳＰ１０で得られたシミュレーションパラメータの組み合わせ毎に回路シミュレーションを実行する。これによって、トランジスタ特性に偏りを低減させたトランジスタ特性値を含むテーブルが作成できる。このループを１回以上繰り返すことで、ＳＰ８で作成するモデルの精度を高くすることができる。 Further, the design support apparatus executes the process of SP4 again based on the combination of simulation parameters predicted in SP10. The CPU of the design support apparatus that executes a loop from SP10 to SP4 corresponds to the control unit. That is, a circuit simulation is executed for each combination of simulation parameters obtained in SP10. As a result, a table including transistor characteristic values with reduced bias in transistor characteristics can be created. By repeating this loop once or more, the accuracy of the model created in SP8 can be increased.
図１０に、トランジスタ特性値を均等に設定してシミュレーションパラメータを求め、そのシミュレーションパラメータによってＳＰＩＣＥシミュレーションを行った場合のＶｔｈｌとＶｔｈｓの関係を示す。すなわち、図１０は、図９において、ＳＰ９からＳＰ４へ戻す制御を１回実行して、トランジスタパラメータであるＶｔｈｌとＶｔｈｓを求めた結果である。この場合には、均等に設定されたトランジスタ特性値によって、シミュレーションパラメータは、図８の領域Ａ３のように歪んだ値の集合となっている。 FIG. 10 shows the relationship between Vthl and Vths when the SPICE simulation is performed using the simulation parameters by setting the transistor characteristic values evenly and obtaining the simulation parameters. That is, FIG. 10 shows the result of obtaining the transistor parameters Vthl and Vths by executing the control to return from SP9 to SP4 once in FIG. In this case, the simulation parameters are a set of distorted values as shown in a region A3 in FIG.
また、図１１に、第１実施形態の設計支援装置にてＶｔｈｌとＶｔｈｓを求めた結果例を示す。この場合には、シミュレーションパラメータを均等に設定して、ＶｔｈｌとＶｔｈｓが求められている。 FIG. 11 shows an example of the result of obtaining Vthl and Vths by the design support apparatus of the first embodiment. In this case, Vthl and Vths are obtained by setting the simulation parameters equally.
図１０では図１１と比較して、ＶｔｈｌとＶｔｈｓとの関係が、より幅の広い領域に拡っている。すなわち、図１１の場合には、データ（ＶｔｈｌとＶｔｈｓの組）が、線状の狭い領域に相関を示す値が局在（右上がりの線上に分布）している。これに対して、図１０の場合には、データが幅の広い帯状領域に展開している。 In FIG. 10, the relationship between Vthl and Vths extends to a wider region as compared with FIG. 11. That is, in the case of FIG. 11, in the data (a set of Vthl and Vths), a value indicating the correlation is localized (distributed on the line rising to the right) in a linear narrow region. On the other hand, in the case of FIG. 10, the data is developed in a wide band-like region.
一般に、ＶｔｈｌとＶｔｈｓとは相関関係があるが、例えば、チャンネル領域の不純物を変化させて場合には、ＶｔｈｌとＶｔｈｓとの相関関係が崩れる場合がある。第１実施形態の手順では、そのような場合を含む多様なシミュレーションパラメータの設定には必
ずしも十分でない場合があり得る。一方、第４実施形態の手順を採ることで、そのような相関関係にない、多様なシミュレーションパラメータの設定が可能になることを示している。
In general, there is a correlation between Vthl and Vths. For example, when the impurity in the channel region is changed, the correlation between Vthl and Vths may be lost. The procedure of the first embodiment may not always be sufficient for setting various simulation parameters including such a case. On the other hand, by adopting the procedure of the fourth embodiment, it is shown that various simulation parameters that do not have such correlation can be set.
＜効果＞
以上述べたように、本実施形態の設計支援装置によれば、第１実施形態から第３実施形態と同様に、シミュレーションパラメータの組み合わせに対して、シミュレーション結果から、トランジスタ特性値を得る（図９のＳＰ１−ＳＰ５）。この場合、実験計画法で知られているように、シミュレーションパラメータとして、均等な間隔で値の組を選択すればよい。そして、トランジスタ特性値を変数とする多項式でシミュレーションパラメータをモデル化する。このとき、図９のＳＰ４のシミュレーションでは、トランジスタ特性値としては、偏りのある結果しか得られないことが多い。したがって、データの少ない領域では、重回帰分析によっては、シミュレーションパラメータをトランジスタ特性値で精度よくモデル化できない場合が生じ得る。
<Effect>
As described above, according to the design support apparatus of this embodiment, transistor characteristic values are obtained from simulation results for combinations of simulation parameters as in the first to third embodiments (FIG. 9). SP1-SP5). In this case, as is known in the design of experiments, a set of values may be selected at equal intervals as simulation parameters. Then, a simulation parameter is modeled by a polynomial having a transistor characteristic value as a variable. At this time, in the simulation of SP4 in FIG. 9, only a biased result is often obtained as the transistor characteristic value. Therefore, in an area where data is small, there may be a case where simulation parameters cannot be accurately modeled with transistor characteristic values depending on multiple regression analysis.
しかし、本実施形態では、さらに、トランジスタ特性値の組み合わせを均等に選択し、トランジスタ特性値の多項式に代入することで、シミュレーションパラメータを予測する。この予測の結果は、シミュレーションパラメータの空間では、均一なものではないことが多い（図８の領域Ａ３参照）。しかし、この予測されたシミュレーションパラメータによってシミュレーションを再度実行することで、均等なシミュレーションパラメータでシミュレーションを実行した場合と比較して、偏りの少ないトランジスタ特性値を得ることができる。 However, in the present embodiment, the simulation parameter is predicted by further selecting the combination of the transistor characteristic values equally and substituting them into the polynomial of the transistor characteristic values. The result of this prediction is often not uniform in the simulation parameter space (see region A3 in FIG. 8). However, by executing the simulation again with the predicted simulation parameter, it is possible to obtain a transistor characteristic value with less bias as compared with the case where the simulation is executed with a uniform simulation parameter.
さらに、図９のＳＰ９−ＳＰ４に至る処理を複数回繰り返すことで、偏りをより少なくしたトランジスタ特性値を得ることができる。その結果、図９のＳＰ９−ＳＰ４に至るループのない設計支援装置の処理と比較して、シミュレーションパラメータをトランジスタ特性値でより高い精度でモデル化できる。 Furthermore, by repeating the process from SP9 to SP4 in FIG. 9 a plurality of times, transistor characteristic values with less bias can be obtained. As a result, the simulation parameters can be modeled with higher accuracy with the transistor characteristic values as compared with the processing of the design support apparatus without a loop leading to SP9 to SP4 in FIG.
本実施形態の設計支援装置により、トランジスタ特性のレイアウトデータやパターン配置、製造プロセスの違いによる変化を回路シミュレーションの中で使われるパラメータに精度よく変換することが可能になり、レイアウト依存するトランジスタが複数含まれた回路の遅延時間等の回路特性を精度よく予測することが可能になる。また、わずかなプロセス変更による遅延時間等の回路特性を精度よく予測することが可能になる。 The design support apparatus of this embodiment makes it possible to accurately convert changes due to differences in layout data, pattern arrangement, and manufacturing process of transistor characteristics into parameters used in circuit simulation. It is possible to accurately predict circuit characteristics such as delay time of the included circuit. In addition, it becomes possible to accurately predict circuit characteristics such as a delay time due to a slight process change.
《第５実施形態》
上記第４実施形態では、一旦トランジスタの特性値でモデル化されたシミュレーションパラメータに対して、均等に分布するトランジスタの特性値を代入して、シミュレーションパラメータを求め直し、再度回路シミュレーションを繰り返す設計支援装置の例を示した。すなわち、図９に示したように、トランジスタ特性値によるシミュレーションパラメータのモデル化と（ＳＰ８Ａ）、トランジスタ特性値の組み合わせの選択（ＳＰ９）と、シミュレーションパラメータの予測（ＳＰ１０）と、シミュレーションの実行（ＳＰ４）とをループする設計支援装置を説明した。
<< 5th Embodiment >>
In the fourth embodiment, the design support apparatus repeats the circuit simulation again by substituting the characteristic values of the uniformly distributed transistors for the simulation parameters once modeled with the characteristic values of the transistors, recalculating the simulation parameters An example of That is, as shown in FIG. 9, modeling of simulation parameters based on transistor characteristic values (SP8A), selection of combinations of transistor characteristic values (SP9), prediction of simulation parameters (SP10), and execution of simulation (SP4) The design support apparatus that loops the above is explained.
本実施形態では、第４実施形態の処理において、上記ループを繰り返すともに、トランジスタ特性値を所定の値に絞り込んでいく設計支援装置の処理を説明する。他の構成および作用は第４実施形態と同様である。そこで、同一の構成要素については、第４実施形態の構成要素と同一の符号を付してその説明を省略する。
図１２は、本実施形態に係る設計支援装置の処理を示すフローチャートである。この処理フローで、ＳＰ９Ａ以外の工程は、図９と同様である。ＳＰ９Ａにおいては、本設計支援装置は、トランジスタ特性値として、中心値と、中心値から所定の偏差の範囲とを付与
され、トランジスタ特性値の組み合わせを設定する。例えば、線形領域の閾値Ｖｔｈｌについて、Ｖｔｈｌ0−ΔＶｔｈｌ、Ｖｔｈｌ0−ΔＶｔｈｌ／２、Ｖｔｈｌ0、Ｖｔｈｌ0＋ΔＶｔｈｌ／２、Ｖｔｈｌ0＋ΔＶｔｈｌという５個の値の組を設定する。ここで、ΔＶ
ｔｈｌは、線形領域の閾値Ｖｔｈｌについて、中心値からの規定する偏差である。
In the present embodiment, the process of the design support apparatus that repeats the above loop and narrows the transistor characteristic value to a predetermined value in the process of the fourth embodiment will be described. Other configurations and operations are the same as those in the fourth embodiment. Therefore, the same constituent elements are denoted by the same reference numerals as those of the fourth embodiment, and the description thereof is omitted.
FIG. 12 is a flowchart showing processing of the design support apparatus according to the present embodiment. In this processing flow, the steps other than SP9A are the same as those in FIG. In SP9A, the design support apparatus is given a center value and a range of a predetermined deviation from the center value as transistor characteristic values, and sets a combination of transistor characteristic values. For example, a set of five values Vthl0−ΔVthl, Vthl0−ΔVthl / 2, Vthl0, Vthl0 + ΔVthl / 2, and Vthl0 + ΔVthl is set for the threshold value Vthl in the linear region. Where ΔV
thl is a deviation defined from the center value for the threshold value Vthl of the linear region.
また、飽和領域の閾値Ｖｔｈｓについて、Ｖｔｈｓ0−ΔＶｔｈｓ、Ｖｔｈｓ0−ΔＶｔｈｓ／２、Ｖｔｈｓ0、Ｖｔｈｓ0＋ΔＶｔｈｓ／２、Ｖｔｈｓ0＋ΔＶｔｈｓという５個
の値の組を設定する。ここで、ΔＶｔｈｓは、飽和領域の閾値Ｖｔｈｓについて、中心値からの規定する偏差である。
Further, a set of five values Vths0−ΔVths, Vths0−ΔVths / 2, Vths0, Vths0 + ΔVths / 2, and Vths0 + ΔVths is set for the threshold value Vths of the saturation region. Here, ΔVths is a deviation defined from the center value with respect to the threshold value Vths of the saturation region.
また、線形領域の相互コンダクタンスＧｍｌｉｎについて、Ｇｍｌｉｎ0/Δｇｍｌ、Ｇｍｌｉｎ0/Δｇｍｌ／２、Ｇｍｌｉｎ0、Ｇｍｌｉｎ0＊Δｇｍｌ／２、Ｇｍｌｉｎ0＊Δ
ｇｍｌという５個の値の組を設定する。ここで、Δｇｍｌは、線形領域の相互コンダクタンスＧｍｌｉｎについて、中心値からの規定する偏差である。
For the mutual conductance Gmlin in the linear region, Gmlin0 / Δgml, Gmlin0 / Δgml / 2, Gmlin0, Gmlin0 * Δgml / 2, Gmlin0 * Δ
A set of 5 values called gml is set. Here, Δgml is a deviation defined from the center value for the mutual conductance Gmlin in the linear region.
また、飽和領域の相互コンダクタンスＧｍｓａｔについて、Ｇｍｓａｔ0/Δｇｍｓ、Ｇｍｓａｔ0/Δｇｍｓ／２、Ｇｍｓａｔ0、Ｇｍｓａｔ0*Δｇｍｓ／２、Ｇｍｓａｔ0*Δｇ
ｍｓという５個の値の組を設定する。Δｇｍｓは、飽和領域の相互コンダクタンスＧｍｓａｔについて、中心値からの規定する偏差である。そして、これらの値を組み合わせて、トランジスタ特性値の変数の組（Ｖｔｈｌ、Ｖｔｈｓ、Ｇｍｌｉｎ、Ｇｍｓａｔ）に代入すべき値の組を作成する。このとき、Ｖｔｈｌ≧Ｖｔｈｓ、Ｇｍｓａｔ≧Ｇｍｌｉｎ等の条件が成立することについても、第４実施形態の場合と同様である。なお、このような値の数は、５組に限定されるわけではない。
Further, regarding the mutual conductance Gmsat in the saturation region, Gmsat0 / Δgms, Gmsat0 / Δgms / 2, Gmsat0, Gmsat0 * Δgms / 2, Gmsat0 * Δg
A set of five values of ms is set. Δgms is a deviation defined from the center value for the mutual conductance Gmsat in the saturation region. Then, by combining these values, a set of values to be substituted into a set of transistor characteristic value variables (Vthl, Vths, Gmlin, Gmsat) is created. At this time, the conditions such as Vthl ≧ Vths and Gmsat ≧ Gmlin are also satisfied as in the case of the fourth embodiment. Note that the number of such values is not limited to five.
そして、それらの値の組をシミュレーションパラメータのモデル式に代入することで、複数のシミュレーションパラメータの予測値を得る（ＳＰ１０）。そして、そのシミュレーションパラメータの予測値によって、ＳＰＩＣＥシミュレーションを実行する（ＳＰ４）。以降の手順は、第４実施形態と同様である。このような処理を繰り返すことによって、シミュレーションパラメータのモデルを記述する多項式は、徐々に、中心値と、中心値から所定の偏差の範囲とを付与されたトランジスタ特性値の組に合致したものとなる。 And the predicted value of a some simulation parameter is obtained by substituting the group of those values for the model formula of a simulation parameter (SP10). Then, the SPICE simulation is executed with the predicted value of the simulation parameter (SP4). The subsequent procedure is the same as that of the fourth embodiment. By repeating such processing, the polynomial describing the simulation parameter model gradually matches the set of transistor characteristic values to which the center value and a range of a predetermined deviation from the center value are given. .
したがって、例えば、半導体製造プロセスが変更されたような場合、その半導体製造プロセスから得られるトランジスタ特性値の中心値として、現在の設計データにて、その半導体製造プロセスから得られる平均値、最頻値、あるいは、中央値等を設定すればよい。また、中心値から所定の偏差として、その工程で得られるばらつきを設定すればよい。そのようにすることで、特定の製造プロセスでの典型的なトランジスタ特性値に対応するシミュレーションパラメータの中心値を精度よく得ることができる。半導体製造プロセス、あるいは、そのプロセスに対応したシミュレーションパラメータの中心値は、頻繁に変更するものではないので、特定の半導体製造プロセス、あるいは、設計データにターゲットを絞ったシミュレーションが可能となる。 Therefore, for example, when the semiconductor manufacturing process is changed, the average value and the mode value obtained from the semiconductor manufacturing process in the current design data as the central value of the transistor characteristic value obtained from the semiconductor manufacturing process. Alternatively, a median value or the like may be set. Moreover, what is necessary is just to set the dispersion | variation obtained at the process as a predetermined deviation from a center value. By doing so, it is possible to accurately obtain the center value of the simulation parameter corresponding to the typical transistor characteristic value in a specific manufacturing process. Since the semiconductor manufacturing process or the center value of the simulation parameter corresponding to the process does not change frequently, it is possible to perform a simulation targeted at a specific semiconductor manufacturing process or design data.
なお、上記のＳＰ９Ａの説明では、中心値から所定の偏差Δは、固定とした。しかし、そのような手順に代えて、ループのごとにその偏差Δを徐々に小さく設定するようにしても構わない。例えば、第１回目のループでは、Δは、特定の半導体製造プロセスの製造ばらつきよりも大きな値（例えば、２倍、１０倍、あるいは１００倍の値）としておき、ループのごとに小さく（１／２、１／１０、あるいは１／１００倍に変更）すればよい。 In the above description of SP9A, the predetermined deviation Δ from the center value is fixed. However, instead of such a procedure, the deviation Δ may be set gradually smaller for each loop. For example, in the first loop, Δ is set to a value larger than the manufacturing variation of a specific semiconductor manufacturing process (for example, a value of 2 times, 10 times, or 100 times), and smaller for each loop (1 / 2), 1/10, or 1/100 times).
このように、初回は偏差Δを大きくし、ループを辿るごとに偏差Δを小さくすることで、正確に、シミュレーションパラメータの中心値と、トランジスタ特性値の中止値との関係を得ることができる。すなわち、初期の段階では、比較的広いパラメータの範囲でモデ
ル化が実行され、徐々にトランジスタ特性値の範囲を絞ることで、特異なモデルに収束してしまう可能性を低減できる。
In this way, by increasing the deviation Δ for the first time and reducing the deviation Δ every time the loop is traced, it is possible to accurately obtain the relationship between the simulation parameter center value and the transistor characteristic value stop value. That is, in the initial stage, modeling is performed in a relatively wide parameter range, and the possibility of convergence to a specific model can be reduced by gradually narrowing down the transistor characteristic value range.
《コンピュータ読み取り可能な記録媒体》
コンピュータその他の機械、装置（以下、コンピュータ等）に上記いずれかの機能を実現させるプログラムをコンピュータ等が読み取り可能な記録媒体に記録することができる。そして、コンピュータ等に、この記録媒体のプログラムを読み込ませて実行させることにより、その機能を提供させることができる。
<Computer-readable recording medium>
A program for causing a computer or other machine or device (hereinafter, a computer or the like) to realize any of the above functions can be recorded on a recording medium that can be read by the computer or the like. The function can be provided by causing a computer or the like to read and execute the program of the recording medium.
ここで、コンピュータ等が読み取り可能な記録媒体とは、データやプログラム等の情報を電気的、磁気的、光学的、機械的、または化学的作用によって蓄積し、コンピュータ等から読み取ることができる記録媒体をいう。このような記録媒体のうちコンピュータ等から取り外し可能なものとしては、例えばフレキシブルディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ／Ｗ、ＤＶＤ、ＤＡＴ、８ｍｍテープ、メモリカード等がある。 Here, a computer-readable recording medium is a recording medium that stores information such as data and programs by electrical, magnetic, optical, mechanical, or chemical action and can be read from a computer or the like. Say. Examples of such a recording medium that can be removed from a computer or the like include a flexible disk, a magneto-optical disk, a CD-ROM, a CD-R / W, a DVD, a DAT, an 8 mm tape, and a memory card.
また、コンピュータ等に固定された記録媒体としてハードディスクやＲＯＭ（リードオンリーメモリ）等がある。 In addition, as a recording medium fixed to a computer or the like, there are a hard disk, a ROM (read only memory), and the like.
《その他》
本実施形態は、以下の態様（付記と呼ぶ）を開示する。付記の各構成は、いずれも他の付記の構成と組み合わせてもよい。
（付記１）
模擬パラメータによってトランジスタの動作を模擬し、前記トランジスタの信号特性を生成するシミュレーション部と、
前記模擬パラメータに第一の値を設定することによって生成された第１信号特性と、前記模擬パラメータに第一の値とは異なる第二の値を設定することによって生成される第２信号特性とを識別する特性値を、前記信号特性から抽出する特性値抽出部と、
前記模擬パラメータに複数の設定値を設定することによってそれぞれ得られた前記特性値と前記設定値との組み合わせによって、前記特性値から前記模擬パラメータへの第１の写像関係を決定する模擬パラメータ決定部と、を備える設計支援装置。
（付記２）
模擬パラメータによってトランジスタの動作を模擬し、前記トランジスタの信号特性を生成するシミュレーション部に対して、前記信号特性の生成を指令するシミュレーション指令ステップと、
前記模擬パラメータに第一の値を設定することによって生成された第１信号特性と、前記模擬パラメータに第一の値とは異なる第二の値を設定することによって生成される第２信号特性とを識別する特性値を、前記信号特性から抽出する特性値抽出ステップと、
前記模擬パラメータに複数の設定値を設定することによってそれぞれ得られた前記特性値と前記設定値との組み合わせによって、前記特性値から前記模擬パラメータへの第１の写像関係を決定する模擬パラメータ決定ステップと、をコンピュータに実行させる設計支援プログラム。
（付記３）
模擬パラメータによってトランジスタの動作を模擬し、前記トランジスタの信号特性を生成するシミュレーション部に対して、前記信号特性の生成を指令するシミュレーション指令ステップと、
前記模擬パラメータに第一の値を設定することによって生成された第１信号特性と、前記模擬パラメータに第一の値とは異なる第二の値を設定することによって生成される第２信号特性とを識別する特性値を、前記信号特性から抽出する特性値抽出ステップと、
前記模擬パラメータに複数の設定値を設定することによってそれぞれ得られた前記特性値と前記設定値との組み合わせによって、前記特性値から前記模擬パラメータへの第１の
写像関係を決定する模擬パラメータ決定ステップと、をコンピュータが実行する半導体装置の設計方法。
（付記４）
前記模擬パラメータ決定ステップは、前記特性値と前記設定値との組み合わせによって、前記模擬パラメータから前記特性値への第２の写像関係を決定するモデル生成ステップと、
前記第２の写像関係を基に、前記特性値から前記模擬パラメータへの前記第１の写像関係を決定する逆写像決定ステップと、を有する付記３に記載の半導体装置の設計支援方法。
（付記５）
前記信号特性は、前記トランジスタのドレイン電流値とドレイン電圧値との組み合わせ、または前記ドレイン電流値とゲート電圧値との組み合わせによって記述される付記３または４に記載の半導体装置の設計支援方法。
（付記６）
前記特性値は、所定の前記ドレイン電圧値における複数の前記ドレイン電流値、所定の前記ゲート電圧値における複数の前記ドレイン電流値、所定の前記ドレイン電流値における複数の前記ドレイン電圧値、所定の前記ドレイン電流値における複数の前記ゲート電圧値、所定の前記ドレイン電圧値における複数の前記ドレイン電流値に対する所定の演算結果、所定の前記ゲート電圧値における複数の前記ドレイン電流値に対する所定の演算結果、所定の前記ドレイン電流値における複数の前記ドレイン電圧値に対する所定の演算結果、所定の前記ドレイン電流値における複数の前記ゲート電圧値に対する所定の演算結果、回路部品が構成される半導体基板の基板バイアスの前記信号特性への影響の程度を示すパラメータ、トランジスタの線形領域条件下の少なくとも１つの前記ゲート電圧値に対する前記ドレイン電流値と前記線形領域条件下の閾値との組み合わせ、トランジスタの飽和領域条件下の２つの前記ゲート電圧値に対する前記ドレイン電流値の組み合わせ、トランジスタの飽和領域条件下の２つの前記ドレイン電圧値に対する前記ドレイン電流値の組み合わせ、基板バイアスが所定値に設定されたときの前記ドレイン電流値、トランジスタの線形領域条件下の少なくとも１つの前記ゲート電圧値に対する前記ドレイン電流値と前記線形領域条件下の閾値と前記トランジスタの飽和領域条件下の２つの前記ゲート電圧値に対する前記ドレイン電流値との組み合わせ、トランジスタの線形領域条件下の少なくとも１つの前記ゲート電圧値に対する前記ドレイン電流値と前記線形領域条件下の閾値とトランジスタの飽和領域条件下の２つの前記ゲート電圧値に対する前記ドレイン電流値とトランジスタの飽和領域条件下の２つの前記ドレイン電圧値に対する前記ドレイン電流値との組み合わせ、トランジスタの線形領域条件下での前記ゲート電圧の変化量に対する前記ドレイン電流の変化量の比である相互コンダクタンス、トランジスタの飽和領域条件下での前記ゲート電圧の変化量に対する前記ドレイン電流の変化量の比である相互コンダクタンス、トランジスタの前記閾値、前記ドレイン電圧の変化率に対する前記閾値の変化量の比である前記閾値の前記ドレイン電圧依存性、および、基板バイアスが変化したときとの前記信号特性への影響の程度を示すボディ効果の少なくとも１つを含む、付記５に記載の半導体装置の設計支援方法。
（付記７）
前記ドレイン電流値の組み合わせは、前記ゲート電圧値が電源電圧と、前記電源電圧および閾値の和の２分の１以下の値とのいずれかに設定されたときの前記ドレイン電流値又は前記ドレイン電圧値が前記電源電圧に設定されたときの前記ドレイン電流値を含む、付記６に記載の半導体装置の設計支援方法。
（付記８）
前記模擬パラメータは、少なくともゲート幅、ゲート長、電子の移動度、基板バイアスの影響の程度を示すパラメータ、ドレイン電圧が変化したときの閾値の変化量の比である閾値のドレイン電圧依存性、およびゲート下方への不純物の拡散の程度を示すもぐり込み拡散長の少なくとも１つを含む、付記５から９のいずれかに記載の半導体装置の設計支援
方法。
（付記９）
前記トランジスタが形成される領域のレイアウト情報と、前記トランジスタの前記特性値との関係を示す複数組の情報によって、前記レイアウト情報から前記特性値への第３の写像関係を求めるステップと、
前記第１の写像関係の入力値である特性値として、前記レイアウト情報に前記第３の写像関係を適用した値を代入することによって、前記レイアウト情報から前記模擬パラメータへの写像である第４の写像関係を求めるステップとをさらに有する付記３から８のいずれかに記載の半導体装置の設計支援方法。
（付記１０）
前記トランジスタが製造される製造プロセスで使用されるプロセス情報と、前記トランジスタの前記特性値との関係を示す複数組の情報によって、前記プロセス情報から前記特性値への第５の写像関係を求めるステップと、
前記第１の写像関係の入力値である特性値として、前記プロセス情報に前記第５の写像関係を適用した値を代入することによって、前記プロセス情報から前記模擬パラメータへの写像である第６の写像関係を求めるステップとをさらに有する付記３から９のいずれかに記載の半導体装置の設計支援方法。
（付記１１）
前記模擬パラメータ決定ステップは、前記特性値の組を発生させるステップと、
前記組に対して前記第２の写像を適用することによって前記組に対応する前記模擬パラメータをそれぞれ生成するステップと、をさらに有する付記４から１０のいずれかに記載の半導体装置の設計支援方法。
（付記１２）
模擬パラメータによってトランジスタの動作を模擬し、前記トランジスタの信号特性を生成するシミュレーション部に対して、前記信号特性の生成を指令するシミュレーション指令ステップと、
前記模擬パラメータに第一の値を設定することによって生成された第１信号特性を前記模擬パラメータに第一の値とは異なる第二の値を設定することによって生成される第２信号特性と識別する特性値を前記信号特性から抽出する特性値抽出ステップと、
前記模擬パラメータに複数の設定値を設定することによってそれぞれ得られた前記特性値と前記設定値との組み合わせによって、前記特性値から前記模擬パラメータへの第１の写像関係を決定する模擬パラメータ決定ステップと、
前記トランジスタが形成される領域のレイアウト情報と前記特性値との関係を規定する第３の写像関係に基づいて、前記特性値を得るステップと、
前記特性値から前記第１の写像関係にしたがって前記模擬パラメータを取得するステップと、
前記模擬パラメータにしたがって、前記トランジスタを含む回路の動作を模擬する回路シミュレーションを実行し、前記回路の動作特性値を得るステップと、
前記動作特性値が所定の条件を満足したときに前記レイアウト情報に基づいて、半導体回路を製造する工程と、
を含むことを特徴とする半導体回路の製造方法。
（付記１３）
前記特性値として複数の値を設定し、特性値の組み合わせを設定する特性値設定部と、
前記第１の写像関係に前記特性値の組み合わせを入力することによって前記特性値の組み合わせに応じた前記模擬パラメータの組み合わせを得る模擬パラメータ取得部と、
前記シミュレーション指令部に対して、前記模擬パラメータの組み合わせによって前記信号特性の生成を指令し、前記特性値抽出部および前記模擬パラメータ決定部の処理を実行する制御部と、をさらに備える付記１に記載の設計支援装置。
（付記１４）
コンピュータに、
前記特性値として複数の値を設定し、特性値の組み合わせを設定する特性値設定ステップと、
前記前記第１の写像関係に前記特性値の組み合わせを入力することによって前記特性値の組み合わせに応じた模擬パラメータの組み合わせを得る模擬パラメータ取得ステップと、
前記シミュレーション指令部に対して、前記模擬パラメータの組み合わせによって前記信号特性の生成を指令させるともに、前記特性値抽出ステップおよび模擬パラメータ決定ステップの処理を実行する制御ステップと、をさらに実行させる付記２に記載の設計支援プログラム。
（付記１５）
前記特性値設定ステップでは、回路部品の信号特性として取り得る値の範囲において均等に配置された値によって特性値の組み合わせが設定される付記１４に記載の設計支援プログラム。
（付記１６）
前記制御ステップは、前記特性値設定ステップ、前記シミュレーション指令ステップ、前記特性値抽出ステップおよび模擬パラメータ決定ステップを繰り返して実行し、
前記特性値設定ステップでは、特性値の中心値と、その中心値からの所定の偏差によって規定される値の範囲で前記特性値が設定され、繰り返して実行されるごとに前記偏差を小さくして特性値が設定される付記１４に記載の設計支援プログラム。
（付記１７）
前記特性値設定ステップでは、前記特性値設定部は、前記トランジスタの信号特性に矛盾する複数の特性値間の関係を排除して前記特性値が設定される付記１４から１６のいずれかに記載の設計支援プログラム。
（付記１８）
コンピュータが、
前記特性値として複数の値を設定し、特性値の組み合わせを設定する特性値設定ステップと、
前記前記第１の写像関係に前記特性値の組み合わせを入力することによって前記特性値の組み合わせに応じた模擬パラメータの組み合わせを得る模擬パラメータ取得ステップと、
前記シミュレーション指令部に対して、前記模擬パラメータの組み合わせによって前記信号特性の生成を指令させるともに、前記特性値抽出ステップおよび前記模擬パラメータ決定ステップの処理を実行する制御ステップと、をさらに実行する付記３から１１のいずれかに記載の半導体装置の設計支援方法。
（付記１９）
前記特性値設定ステップでは、回路部品の信号特性として取り得る値の範囲において均等に配置された値によって前記特性値の組み合わせが設定されること、付記１８に記載の半導体装置の設計支援方法。
（付記２０）
前記特性値設定ステップでは、特性値の中心値と、その中心値からの偏差によって規定される値の範囲で前記特性値が設定される付記１８に記載の半導体装置の設計支援方法。（付記２１）
前記制御ステップは、前記特性値設定ステップ、前記シミュレーション指令ステップ、前記特性値抽出ステップおよび前記模擬パラメータ決定ステップを繰り返して実行し、
前記特性値設定ステップは、繰り返して実行されるごとに前記偏差を小さくして前記特性値が設定される付記２０に記載の半導体装置の設計支援方法。
（付記２２）
前記特性値設定ステップでは、前記特性値設定部は、前記トランジスタの前記信号特性に矛盾する複数の特性値間の関係を排除して前記特性値が設定される付記１８から２１のいずれかに記載の半導体装置の設計支援方法。
（付記２３）
コンピュータが、
前記特性値として複数の値を設定し、複数特性値の組み合わせを設定する特性値設定ステップと、
前記前記第１の写像関係に前記特性値の組み合わせを入力することによって前記特性値の組み合わせに応じた模擬パラメータの組み合わせを得る模擬パラメータ取得ステップと、
前記シミュレーション指令部に対して、前記模擬パラメータの組み合わせによって前記信号特性の生成を指令させるともに、前記特性値抽出ステップおよび模擬パラメータ決定ステップの処理を実行する制御ステップと、をさらに実行する付記１２に記載の半導体回路の製造方法。
<Others>
This embodiment discloses the following aspects (referred to as supplementary notes). Any of the configurations of the supplementary notes may be combined with other supplementary configurations.
(Appendix 1)
A simulation unit for simulating the operation of the transistor according to the simulation parameters and generating the signal characteristics of the transistor;
A first signal characteristic generated by setting a first value in the simulation parameter, and a second signal characteristic generated by setting a second value different from the first value in the simulation parameter; A characteristic value extracting unit for extracting a characteristic value for identifying the signal characteristic from the signal characteristic;
A simulation parameter determination unit that determines a first mapping relationship from the characteristic value to the simulation parameter by a combination of the characteristic value obtained by setting a plurality of setting values in the simulation parameter and the setting value. A design support apparatus comprising:
(Appendix 2)
Simulation command step for instructing generation of the signal characteristics to a simulation unit for simulating the operation of the transistor with simulation parameters and generating the signal characteristics of the transistor;
A first signal characteristic generated by setting a first value in the simulation parameter, and a second signal characteristic generated by setting a second value different from the first value in the simulation parameter; A characteristic value extracting step for extracting a characteristic value for identifying the signal characteristic from the signal characteristic;
A simulation parameter determination step for determining a first mapping relationship from the characteristic value to the simulation parameter by a combination of the characteristic value and the setting value obtained by setting a plurality of setting values in the simulation parameter, respectively. And a design support program that causes a computer to execute.
(Appendix 3)
Simulation command step for instructing generation of the signal characteristics to a simulation unit for simulating the operation of the transistor with simulation parameters and generating the signal characteristics of the transistor;
A first signal characteristic generated by setting a first value in the simulation parameter, and a second signal characteristic generated by setting a second value different from the first value in the simulation parameter; A characteristic value extracting step for extracting a characteristic value for identifying the signal characteristic from the signal characteristic;
A simulation parameter determination step for determining a first mapping relationship from the characteristic value to the simulation parameter by a combination of the characteristic value and the setting value obtained by setting a plurality of setting values in the simulation parameter, respectively. A method for designing a semiconductor device, in which a computer executes.
(Appendix 4)
The simulation parameter determination step includes a model generation step of determining a second mapping relationship from the simulation parameter to the characteristic value by a combination of the characteristic value and the setting value;
4. The semiconductor device design support method according to appendix 3, further comprising: an inverse mapping determination step of determining the first mapping relationship from the characteristic value to the simulation parameter based on the second mapping relationship.
(Appendix 5)
5. The semiconductor device design support method according to appendix 3 or 4, wherein the signal characteristic is described by a combination of a drain current value and a drain voltage value of the transistor, or a combination of the drain current value and a gate voltage value.
(Appendix 6)
The characteristic value includes a plurality of drain current values at a predetermined drain voltage value, a plurality of drain current values at a predetermined gate voltage value, a plurality of drain voltage values at a predetermined drain current value, A plurality of gate voltage values at a drain current value; a predetermined calculation result for a plurality of drain current values at a predetermined drain voltage value; a predetermined calculation result for a plurality of drain current values at a predetermined gate voltage value; A predetermined calculation result for the plurality of drain voltage values in the drain current value, a predetermined calculation result for the plurality of gate voltage values in the predetermined drain current value, and the substrate bias of the semiconductor substrate in which the circuit component is configured Parameter indicating the degree of influence on signal characteristics, transistor linearity A combination of the drain current value for at least one of the gate voltage values under a region condition and a threshold under the linear region condition, a combination of the drain current value for two of the gate voltage values under a saturation region condition of the transistor, a transistor A combination of the drain current values with respect to the two drain voltage values under the saturation region condition, the drain current value when the substrate bias is set to a predetermined value, and at least one gate voltage value under the linear region condition of the transistor A combination of the drain current value with respect to the threshold value under the linear region condition and the drain current value with respect to the two gate voltage values under the saturation region condition of the transistor, at least one of the gate voltages under the linear region condition of the transistor The drain current value against the value and the line A combination of the drain current value for the two gate voltage values under the region condition and the two gate voltage values under the transistor saturation region condition and the drain current value for the two drain voltage values under the transistor saturation region condition; The transconductance, which is the ratio of the amount of change in the drain current to the amount of change in the gate voltage under region conditions, is the ratio of the amount of change in the drain current relative to the amount of change in gate voltage under the saturation region condition of the transistor. Mutual conductance, the threshold of the transistor, the dependency of the threshold on the drain voltage, which is the ratio of the amount of change of the threshold to the rate of change of the drain voltage, and the influence on the signal characteristics when the substrate bias changes The semiconductor according to appendix 5, including at least one of the body effects indicating the degree Device design support method.
(Appendix 7)
The combination of the drain current values is the drain current value or the drain voltage when the gate voltage value is set to one of a power supply voltage and a value equal to or less than half of the sum of the power supply voltage and the threshold value. 7. The semiconductor device design support method according to appendix 6, including the drain current value when the value is set to the power supply voltage.
(Appendix 8)
The simulated parameters are at least a gate width, a gate length, an electron mobility, a parameter indicating a degree of influence of a substrate bias, a threshold voltage dependency of a threshold value, which is a ratio of a change amount of the threshold value when the drain voltage is changed, and 10. The semiconductor device design support method according to any one of appendixes 5 to 9, including at least one of a penetration diffusion length indicating a degree of impurity diffusion below the gate.
(Appendix 9)
Obtaining a third mapping relationship from the layout information to the characteristic value by a plurality of sets of information indicating a relationship between the layout information of a region where the transistor is formed and the characteristic value of the transistor;
Substituting a value obtained by applying the third mapping relation into the layout information as a characteristic value that is an input value of the first mapping relation, a fourth value that is a mapping from the layout information to the simulation parameter The method for supporting design of a semiconductor device according to any one of appendices 3 to 8, further comprising a step of obtaining a mapping relationship.
(Appendix 10)
Obtaining a fifth mapping relationship from the process information to the characteristic value by a plurality of sets of information indicating the relationship between the process information used in the manufacturing process for manufacturing the transistor and the characteristic value of the transistor When,
As a characteristic value that is an input value of the first mapping relationship, a value obtained by applying the fifth mapping relationship to the process information is substituted, and a sixth value that is a mapping from the process information to the simulation parameter The method for supporting design of a semiconductor device according to any one of appendices 3 to 9, further comprising a step of obtaining a mapping relationship.
(Appendix 11)
The simulation parameter determining step includes generating the set of characteristic values;
11. The semiconductor device design support method according to any one of appendices 4 to 10, further comprising: generating each of the simulation parameters corresponding to the set by applying the second mapping to the set.
(Appendix 12)
Simulation command step for instructing generation of the signal characteristics to a simulation unit for simulating the operation of the transistor with simulation parameters and generating the signal characteristics of the transistor;
Distinguishing a first signal characteristic generated by setting a first value in the simulation parameter from a second signal characteristic generated by setting a second value different from the first value in the simulation parameter A characteristic value extracting step of extracting a characteristic value to be extracted from the signal characteristic;
A simulation parameter determination step for determining a first mapping relationship from the characteristic value to the simulation parameter by a combination of the characteristic value and the setting value obtained by setting a plurality of setting values in the simulation parameter, respectively. When,
Obtaining the characteristic value based on a third mapping relationship that defines a relationship between layout information of a region where the transistor is formed and the characteristic value;
Obtaining the simulation parameter from the characteristic value according to the first mapping relationship;
Performing a circuit simulation for simulating the operation of the circuit including the transistor according to the simulation parameter, and obtaining an operation characteristic value of the circuit;
A step of manufacturing a semiconductor circuit based on the layout information when the operating characteristic value satisfies a predetermined condition;
A method for manufacturing a semiconductor circuit, comprising:
(Appendix 13)
A characteristic value setting unit that sets a plurality of values as the characteristic value and sets a combination of characteristic values;
A simulation parameter acquisition unit that obtains a combination of the simulation parameters according to the combination of the characteristic values by inputting the combination of the characteristic values into the first mapping relationship;
The control unit that further instructs the simulation command unit to generate the signal characteristic by a combination of the simulation parameters, and executes the processing of the characteristic value extraction unit and the simulation parameter determination unit. Design support equipment.
(Appendix 14)
On the computer,
A characteristic value setting step for setting a plurality of values as the characteristic value and setting a combination of characteristic values;
A simulation parameter obtaining step of obtaining a combination of simulation parameters corresponding to the combination of the characteristic values by inputting the combination of the characteristic values into the first mapping relation;
Appendix 2 for causing the simulation command unit to command the generation of the signal characteristics by a combination of the simulation parameters, and further executing a control step of executing the processing of the characteristic value extraction step and the simulation parameter determination step The described design support program.
(Appendix 15)
15. The design support program according to
(Appendix 16)
The control step repeatedly executes the characteristic value setting step, the simulation command step, the characteristic value extraction step and the simulation parameter determination step,
In the characteristic value setting step, the characteristic value is set within a range defined by a central value of the characteristic value and a predetermined deviation from the central value, and the deviation is reduced every time the characteristic value is repeatedly executed. The design support program according to
(Appendix 17)
17. The characteristic value setting step, wherein the characteristic value setting unit sets the characteristic value by excluding a relationship between a plurality of characteristic values contradicting the signal characteristic of the transistor. Design support program.
(Appendix 18)
Computer
A characteristic value setting step for setting a plurality of values as the characteristic value and setting a combination of characteristic values;
A simulation parameter obtaining step of obtaining a combination of simulation parameters corresponding to the combination of the characteristic values by inputting the combination of the characteristic values into the first mapping relation;
Appendix 3 further instructs the simulation command unit to command generation of the signal characteristics by a combination of the simulation parameters, and to further execute a process of the characteristic value extraction step and the simulation
(Appendix 19)
19. The semiconductor device design support method according to appendix 18, wherein in the characteristic value setting step, a combination of the characteristic values is set by values evenly arranged in a range of values that can be taken as signal characteristics of circuit components.
(Appendix 20)
19. The semiconductor device design support method according to appendix 18, wherein in the characteristic value setting step, the characteristic value is set in a range of values defined by a central value of the characteristic value and a deviation from the central value. (Appendix 21)
The control step repeatedly executes the characteristic value setting step, the simulation command step, the characteristic value extraction step, and the simulation parameter determination step,
21. The semiconductor device design support method according to appendix 20, wherein the characteristic value setting step sets the characteristic value by reducing the deviation each time it is repeatedly executed.
(Appendix 22)
In the characteristic value setting step, the characteristic value setting unit sets the characteristic value by excluding a relationship between a plurality of characteristic values contradicting the signal characteristic of the transistor. Design support method for semiconductor devices.
(Appendix 23)
Computer
A characteristic value setting step of setting a plurality of values as the characteristic value and setting a combination of the plurality of characteristic values;
A simulation parameter obtaining step of obtaining a combination of simulation parameters corresponding to the combination of the characteristic values by inputting the combination of the characteristic values into the first mapping relation;
１ レイアウトパターン情報
２ ネットリスト
４ シミュレーションパラメータ
１０ 入力部・ユーザインターフェース
１１ シミュレーション指令部
１２ シミュレーション部
１３ 特性値抽出部
１４ 模擬パラメータ生成部
１４１ モデル生成部
１４２ 逆写像決定部
DESCRIPTION OF SYMBOLS 1 Layout pattern information 2 Net list 4
Claims (12)
前記模擬パラメータの組に設定値を設定することによって生成された前記信号特性から、前記トランジスタの前記信号特性を特徴付ける値である特性値を抽出する特性値抽出部と、
前記模擬パラメータの組に複数の設定値を設定することによって得られた、それぞれの前記特性値と該特性値を抽出するために設定した前記設定値との組み合わせに基づいて、前記特性値から前記模擬パラメータの組への第１の写像関係を決定する模擬パラメータ決定部と、を備える設計支援装置。 A simulation unit that simulates the operation of a transistor based on a set of simulation parameters and generates signal characteristics of the transistor;
From the signal characteristics generated by setting the set value to the set of simulated parameters, said characteristic value is a value characterizing the signal characteristics to extract characteristic value extraction unit of the transistor,
Based on the combination of the setting values set in order to extract the simulated parameter set to the obtained by the setting a plurality of setting values, each of the characteristic value and the characteristic value, the characteristic value wherein the simulation parameter determining unit which determines a first mapping relationship to a set of simulated parameters, design support apparatus comprising a from.
前記模擬パラメータの組に設定値を設定することによって生成された前記信号特性から、前記トランジスタの前記信号特性を特徴付ける値である特性値を抽出する特性値抽出ステップと、
前記模擬パラメータの組に複数の設定値を設定することによって得られた、それぞれの前記特性値と該特性値を抽出するために設定した前記設定値との組み合わせに基づいて、前記特性値から前記模擬パラメータの組への第１の写像関係を決定する模擬パラメータ決定ステップと、をコンピュータに実行させる設計支援プログラム。 A simulation command step for simulating the operation of the transistor based on a set of simulation parameters , and for instructing the generation of the signal characteristic to the simulation unit that generates the signal characteristic of the transistor;
From the signal characteristics generated by setting the set value to the set of simulated parameters, the characteristic value extraction step to extract the characteristic value is a value characterizing the signal characteristics of said transistor,
Based on the combination of the setting values set in order to extract the simulated parameter set to the obtained by the setting a plurality of setting values, each of the characteristic value and the characteristic value, the characteristic value simulated parameter determination design support program steps and causes the computer to execute determining a first mapping relation to the set of simulated parameters from.
前記模擬パラメータの組に設定値を設定することによって生成された前記信号特性から、前記トランジスタの前記信号特性を特徴付ける値である特性値を抽出する特性値抽出ステップと、
前記模擬パラメータの組に複数の設定値を設定することによって得られた、それぞれの前記特性値と該特性値を抽出するために設定した前記設定値との組み合わせに基づいて、
前記特性値から前記模擬パラメータの組への第１の写像関係を決定する模擬パラメータ決定ステップと、をコンピュータが実行する半導体装置の設計支援方法。 A simulation command step for simulating the operation of the transistor based on a set of simulation parameters , and for instructing the generation of the signal characteristic to the simulation unit that generates the signal characteristic of the transistor;
From the signal characteristics generated by setting the set value to the set of simulated parameters, the characteristic value extraction step to extract the characteristic value is a value characterizing the signal characteristics of said transistor,
Based on the combination of the setting values set in order to extract the simulated parameter set to the obtained by the setting a plurality of setting values, each of the characteristic value and the characteristic value,
A semiconductor device design support method in which a computer executes a simulation parameter determination step of determining a first mapping relationship from the characteristic value to the simulation parameter set .
前記第２の写像関係を基に、前記特性値から前記模擬パラメータの組への前記第１の写像関係を決定する逆写像決定ステップと、を有する請求項３に記載の半導体装置の設計支援方法。 The simulation parameter determination step includes a model generation step of determining a second mapping relationship from the simulation parameter set to the characteristic value based on a combination of the characteristic value and the set value;
4. The semiconductor device design support method according to claim 3, further comprising: an inverse mapping determination step of determining the first mapping relationship from the characteristic value to the set of simulation parameters based on the second mapping relationship. .
前記第１の写像関係の入力値である特性値として、前記レイアウト情報に前記第３の写像関係を適用した値を代入することによって、前記レイアウト情報から前記模擬パラメータの組への写像である第４の写像関係を求めるステップとをさらに有する請求項３から６のいずれかに記載の半導体装置の設計支援方法。 Obtaining a third mapping relationship from the layout information to the characteristic value by a plurality of sets of information indicating a relationship between the layout information of a region where the transistor is formed and the characteristic value of the transistor;
By assigning a value obtained by applying the third mapping relation to the layout information as a characteristic value that is an input value of the first mapping relation, a mapping is made from the layout information to the set of simulation parameters. The method for supporting design of a semiconductor device according to claim 3, further comprising a step of obtaining a mapping relationship of 4.
特性を生成するシミュレーション部に対して、前記信号特性の生成を指令するシミュレーション指令ステップと、
前記模擬パラメータの組に設定値を設定することによって生成された前記信号特性から、前記トランジスタの前記信号特性を特徴付ける値である特性値を抽出する特性値抽出ステップと、
前記模擬パラメータの組に複数の設定値を設定することによって得られた、それぞれの前記特性値と該特性値を抽出するために設定した前記設定値との組み合わせに基づいて、前記特性値から前記模擬パラメータの組への第１の写像関係を決定する模擬パラメータ決定ステップと、
前記トランジスタが形成される領域のレイアウト情報と前記特性値との関係を規定する第３の写像関係に基づいて、前記特性値を得るステップと、
前記特性値から前記第１の写像関係にしたがって前記模擬パラメータの組を取得するステップと、
前記模擬パラメータの組にしたがって、前記トランジスタを含む回路の動作を模擬する回路シミュレーションを実行し、前記回路の動作特性値を得るステップと、
前記動作特性値が所定の条件を満足したときに前記レイアウト情報に従って、レチクルを製作する工程と、
成膜、前記レチクルが用いられるフォトリソグラフィ、エッチングおよび不純物注入を有する半導体製造工程と、
を含むことを特徴とする半導体回路の製造方法。 A simulation command step for simulating the operation of the transistor based on a set of simulation parameters , and for instructing the generation of the signal characteristic to the simulation unit that generates the signal characteristic of the transistor;
From the signal characteristics generated by setting the set value to the set of simulated parameters, the characteristic value extraction step to extract the characteristic value is a value characterizing the signal characteristics of said transistor,
Based on the combination of the setting values set in order to extract the simulated parameter set to the obtained by the setting a plurality of setting values, each of the characteristic value and the characteristic value, the characteristic value A simulation parameter determining step for determining a first mapping relationship from the simulation parameter set to the simulation parameter set ;
Obtaining the characteristic value based on a third mapping relationship that defines a relationship between layout information of a region where the transistor is formed and the characteristic value;
Obtaining the set of simulation parameters from the characteristic values according to the first mapping relationship;
Performing a circuit simulation for simulating the operation of the circuit including the transistor according to the set of simulation parameters , and obtaining an operation characteristic value of the circuit;
Producing a reticle according to the layout information when the operating characteristic value satisfies a predetermined condition;
A semiconductor manufacturing process including film formation, photolithography using the reticle, etching and impurity implantation;
A method for manufacturing a semiconductor circuit, comprising:
前記第１の写像関係に前記特性値の組み合わせを入力することによって前記特性値の組み合わせに応じた前記模擬パラメータの組の組み合わせを得る模擬パラメータ取得部と、
前記シミュレーション部に対して、前記模擬パラメータの組の組み合わせによって前記信号特性の生成を指令し、前記特性値抽出部および前記模擬パラメータ決定部の処理を実行する制御部と、をさらに備える請求項１に記載の設計支援装置。 A characteristic value setting unit that sets a plurality of values as the characteristic value and sets a combination of characteristic values;
A simulation parameter acquisition unit that obtains a combination of the simulation parameter set according to the combination of the characteristic values by inputting the combination of the characteristic values into the first mapping relationship;
The control unit that commands the simulation unit to generate the signal characteristic by a combination of the set of simulation parameters , and executes processing of the characteristic value extraction unit and the simulation parameter determination unit. The design support apparatus described in 1.
前記特性値として複数の値を設定し、特性値の組み合わせを設定する特性値設定ステップと、
前記第１の写像関係に前記特性値の組み合わせを入力することによって前記特性値の組み合わせに応じた模擬パラメータの組の組み合わせを得る模擬パラメータ取得ステップと、
前記シミュレーション部に対して、前記模擬パラメータの組の組み合わせによって前記信号特性の生成を指令させるともに、前記特性値抽出ステップおよび模擬パラメータ決定ステップの処理を実行する制御ステップと、をさらに実行させる請求項２に記載の設計支援プログラム。 On the computer,
A characteristic value setting step for setting a plurality of values as the characteristic value and setting a combination of characteristic values;
A simulation parameter obtaining step of obtaining a combination of simulation parameter sets according to the combination of characteristic values by inputting the combination of characteristic values to the first mapping relationship;
A control step of causing the simulation unit to instruct generation of the signal characteristics by a combination of the simulation parameter sets , and further executing a control step of executing processing of the characteristic value extraction step and simulation parameter determination step. 2. The design support program according to 2.
前記特性値として複数の値を設定し、特性値の組み合わせを設定する特性値設定ステップと、
前記第１の写像関係に前記特性値の組み合わせを入力することによって前記特性値の組み合わせに応じた模擬パラメータの組の組み合わせを得る模擬パラメータ取得ステップと、
前記シミュレーション部に対して、前記模擬パラメータの組の組み合わせによって前記信号特性の生成を指令させるともに、前記特性値抽出ステップおよび前記模擬パラメータ決定ステップの処理を実行する制御ステップと、をさらに実行する請求項３に記載の半導体装置の設計支援方法。 Computer
A characteristic value setting step for setting a plurality of values as the characteristic value and setting a combination of characteristic values;
A simulation parameter obtaining step of obtaining a combination of simulation parameter sets according to the combination of characteristic values by inputting the combination of characteristic values to the first mapping relationship;
A control step of causing the simulation unit to instruct generation of the signal characteristics by a combination of the simulation parameter sets , and further executing a control step of executing processing of the characteristic value extraction step and the simulation parameter determination step. Item 4. A semiconductor device design support method according to Item 3.
前記特性値として複数の値を設定し、複数特性値の組み合わせを設定する特性値設定ステップと、
前記第１の写像関係に前記特性値の組み合わせを入力することによって前記特性値の組み合わせに応じた模擬パラメータの組の組み合わせを得る模擬パラメータ取得ステップと、
前記シミュレーション部に対して、前記模擬パラメータの組の組み合わせによって前記信号特性の生成を指令させるともに、前記特性値抽出ステップおよび模擬パラメータ決定ステップの処理を実行する制御ステップと、をさらに実行する請求項８に記載の半導体回路の製造方法。 Computer
A characteristic value setting step of setting a plurality of values as the characteristic value and setting a combination of the plurality of characteristic values;
A simulation parameter obtaining step of obtaining a combination of simulation parameter sets according to the combination of characteristic values by inputting the combination of characteristic values to the first mapping relationship;
A control step of causing the simulation unit to instruct generation of the signal characteristics by a combination of the simulation parameter sets , and further executing a control step of executing processing of the characteristic value extraction step and simulation parameter determination step. A method for manufacturing a semiconductor circuit according to claim 8.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007274149A JP5167756B2 (en) | 2007-03-05 | 2007-10-22 | Design support apparatus, design support program, design support method, and semiconductor circuit manufacturing method |
| US12/042,059 US8935146B2 (en) | 2007-03-05 | 2008-03-04 | Computer aided design apparatus, computer aided design program, computer aided design method for a semiconductor device and method of manufacturing a semiconductor circuit based on characteristic value and simulation parameter |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007054787 | 2007-03-05 | ||
| JP2007054787 | 2007-03-05 | ||
| JP2007274149A JP5167756B2 (en) | 2007-03-05 | 2007-10-22 | Design support apparatus, design support program, design support method, and semiconductor circuit manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008250981A JP2008250981A (en) | 2008-10-16 |
| JP5167756B2 true JP5167756B2 (en) | 2013-03-21 |
Family
ID=39975792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007274149A Expired - Fee Related JP5167756B2 (en) | 2007-03-05 | 2007-10-22 | Design support apparatus, design support program, design support method, and semiconductor circuit manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5167756B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008293066A (en) * | 2007-05-22 | 2008-12-04 | Panasonic Corp | Library for electronic circuit simulation, library generating system, recording medium storing them, and method for manufacturing electronic apparatus using them |
| JP4973572B2 (en) * | 2008-03-28 | 2012-07-11 | 富士通セミコンダクター株式会社 | Semiconductor circuit design method and manufacturing method |
| JP2011222835A (en) | 2010-04-12 | 2011-11-04 | Fujitsu Semiconductor Ltd | Integrated circuit manufacturing/designing method and program |
| US8370774B2 (en) * | 2010-08-30 | 2013-02-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Constructing mapping between model parameters and electrical parameters |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3420102B2 (en) * | 1999-04-09 | 2003-06-23 | エヌイーシーマイクロシステム株式会社 | Model parameter extraction method |
| JP2004086546A (en) * | 2002-08-27 | 2004-03-18 | Matsushita Electric Ind Co Ltd | Circuit simulation method |
| JP2006329824A (en) * | 2005-05-26 | 2006-12-07 | Matsushita Electric Ind Co Ltd | Circuit simulation method |
-
2007
- 2007-10-22 JP JP2007274149A patent/JP5167756B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2008250981A (en) | 2008-10-16 |
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Legal Events
| Date | Code | Title | Description |
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| A711 | Notification of change in applicant |
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|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
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|
| A521 | Written amendment |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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