JP5161484B2

JP5161484B2 - 映像信号処理集積回路

Info

Publication number: JP5161484B2
Application number: JP2007131667A
Authority: JP
Inventors: 慎一山▲崎▼; 政則奥林; 一芳大嶋
Original assignee: On Semiconductor Trading Ltd
Current assignee: On Semiconductor Trading Ltd
Priority date: 2007-05-17
Filing date: 2007-05-17
Publication date: 2013-03-13
Anticipated expiration: 2027-05-17
Also published as: US20080284852A1; JP2008288861A; US8339460B2

Description

本発明は、映像信号処理集積回路に関する。

テレビ画面表示の際、インターレース走査が通常行われており、例えば、図６に示すように、１フレームを奇数フィールドと偶数フィールドの二回に分けて走査することで、１フレーム分の画面が表示される。詳述すると、インターレース走査では、奇数フィールドの全走査線を１行単位でテレビ画面の上から下までを走査する。さらに、奇数フィールドの走査後では、奇数フィールドの全走査線の間を埋めるように、偶数フィールドの全走査線をテレビ画面の上から下まで走査する。このような奇数フィールドと偶数フィールドの走査を繰り返すことで、テレビ画面表示が行われる。

ここで、水平並びに垂直フィールド内で１行の走査線の左から右への水平走査が終了するごとに、つぎの１行の走査線の水平走査を開始するために水平走査位置を右から左に移動する必要がある。このように、フィールド内での水平走査位置の移動の際の線は「水平帰線」と呼ばれており、この水平帰線のために設定された時間は「水平帰線期間」と呼ばれている。また、水平並びに垂直フィールド間にわたって垂直走査位置を下から上に移動する必要がある。このように、フィールド間での垂直走査位置の移動の際の線は「垂直帰線」と呼ばれており、垂直帰線のために設定された時間は「垂直帰線期間（ＶＢＩ；Vertical Blanking Interval）」と呼ばれている。尚、垂直帰線期間は、例えばブラウン管の場合、電子ビームがテレビ画面の下から上に戻すための物理的な要求をもとにできた期間であり、信号伝送的には意味がないので、テレテキスト（文字多重放送）や、ＥＰＧ（Electronic Program Guide；電子番組表）等に利用されている。

テレテキストとは、送信側では、文字や図形を符号化した信号（以下、テレテキスト信号と呼ぶ。）を映像信号の垂直帰線期間内に重畳して送信し、受信側では、受信した映像信号からテレテキスト信号を抽出してデコードすることにより、通常の映像表示に加えて付加的な文字や図形を表示するシステムのことである。テレテキストは、例えば、テレビ番組で付帯して送られてくる付加的な情報をテレビ画面にスーパー表示するクローズドキャプション（字幕放送）に採用されている。

ＥＰＧとは、送信側では、テレビの放送番組表を符号化した信号（以下、ＥＰＧ信号と呼ぶ。）を映像信号の垂直帰線期間内に重畳して送信し、受信側では、受信した映像信号からＥＰＧ信号を抽出してデコードすることにより、通常の映像の表示に加えてＥＰＧを表示するシステムのことである。ＥＰＧは、例えば、テレビ受信機と接続されたＤＶＤレコーダの録画予約機能に連動して用いられている。

図７は、テレテキスト信号やＥＰＧ信号等の映像付加データが垂直帰線期間に重畳された映像信号のフォーマットの概要を示したものである。垂直帰線期間中で、等化パルス、垂直同期パルス、等化パルスの順に配置されており、映像付加データは、その配置後のＶＢＩデータ（ＶＢＩを利用して送信するデータ）の一部として重畳される。尚、垂直同期信号とは、垂直帰線期間の開始を識別する信号のことである。垂直同期パルスとは、１フィールド毎に挿入されるパルスのことである。また、等化パルスとは、各フィールドの垂直同期パルスを分離すべく、垂直同期パルスの前後に配置された等化なパルスのことである。

図８は、図７に示す破線部内のように、ＶＢＩデータの重畳部位を示す映像信号のフォーマットを示している。ＶＢＩデータの重畳部位では、水平同期信号、カラーバースト信号、ＶＢＩデータの順に配置されており、ＶＢＩデータは、クロックランイン（Clock Run In）、フレーミングコード（Flaming Code）、映像付加データにより構成される。尚、水平同期信号とは、フィールド内の各ラインの開始を識別するための信号のことであり、０レベルから同期レベルに立ち下がり、同期レベルを所定期間継続した後、同期レベルから０レベルに戻る波形となる。また、カラーバースト信号とは、カラー再生のための色同期信号のことであり、０レベルを基準に振幅する波形となる。また、クロックランインとは、映像信号のビットデータの各周期を区分するための基準クロック列のことであり、０レベルから１レベルまでの間を振幅するパルス列状の波形となる。また、フレーミングコードとは、映像信号の最小バイトの各周期を区分するためのコード情報のことであり、０レベルから１レベルまでの間を振幅するパルス列状の波形となる。

以上のようにＶＢＩデータが重畳された映像信号を処理する映像信号処理集積回路１００は、図９に示すように、ＶＢＩデータスライサ１１０を具備した構成となる（例えば、以下に示す特許文献１を参照）。尚、図９は、説明の便宜上、ＶＢＩデータの信号処理系以外の構成を省略してある。

ＶＢＩデータスライサ１１０は、図９に示すように、例えば、オペアンプ１１２を用いたコンパレータとして構成される。ＶＢＩデータスライサ１１０は、クランプ回路１０２によってＤＣ電圧が調整された映像信号をスライスレベルＶＲと比較することにより、０又は１の二値化ＶＢＩデータを生成する。ＶＢＩデータ処理回路１１６は、ＶＢＩデータスライサ１１０によって生成された二値化ＶＢＩデータに基づき、クロックランインやフレーミングコード、さらには映像付加データを検出する。尚、映像付加データは、クロックランインやフレーミングコードによってバイト単位のコードデータに分割されてバッファメモリ１１４に格納される。バッファメモリ１１４に１フレーム分の映像付加データが格納されると、ＶＢＩデータ処理回路１１６は、バッファメモリ１１４に格納された１フレーム分の映像付加データを読み出してＲＧＢドライバ１１８に供給する。これにより、テレビ画面に映像に加えて表示させる映像付加データ（文字、画像やＥＰＧ）が生成される。
特開平６−１７８３１８号公報

ところで、ＶＢＩデータスライサ１１０を具備した映像信号処理集積回路１００の出荷テスト等の際、ＶＢＩデータスライサ１１０がＶＢＩデータを正常に二値化できるか否かを検出する等の目的で、ＶＢＩデータのフォーマットに準拠したアナログテスト信号を生成するテスト信号発生器を用意しておく必要がある。しかし、テスト信号発生器は、一般には高価なものであり、テストコスト低減が要請される昨今では、量産品の出荷テストには不向きである。また、テスト信号発生器からのアナログテスト信号によりＶＢＩデータスライサ１１０等を稼動させた結果に基づいて出荷テスト等が実施される。すると、外部ノイズ等によって不安定なアナログテスト信号に基づいて出荷テストが実施されて、歩留まりが悪化する恐れがある。

前述した課題を解決する主たる本発明は映像信号に重畳された映像付加データをスライスレベルとの比較により二値化するデータスライサと、当該データスライサにより二値化された当該映像付加データのデータ処理を行うデータ処理回路と、を備えた映像信号処理集積回路において、前記映像信号に重畳された前記映像付加データに則した前記データスライサのテスト信号を発生して前記データスライサに供給するテスト信号生成回路と、前記データスライスにより二値化した前記映像付加データを格納するバッファメモリと、を備え、前記バッファメモリに格納された前記映像付加データは、前記バッファメモリに格納された前記映像付加データの実測値を、前記テスト信号に基づき予め生成した前記映像付加データの期待値と比較することにより前記データスライサのテストを行うプロセッサに出力されること、とする。

本発明によれば、映像信号に重畳された映像付加データをスライスレベルとの比較により二値化するデータスライサを備えた映像信号処理集積回路のテストを適切に行うことができる。

図１は、本発明に係る映像信号処理集積回路２００を用いて構成したテレビ受信システムの全体構成図である。尚、映像信号処理集積回路２００の構成として、図９に示した構成と同一の構成については同一の符号を付している。

映像信号処理集積回路２００は、受信した映像信号に対して各種の信号処理を行う集積回路であり、マイコン３００による全体的な信号処理の統括制御下で稼動する。尚、マイコン３００は、本発明に係る映像信号処理集積回路２００のテストを実施すべく、テスト信号ＶＯＵＴの波形パターンの生成手順等がプログラミングされたテストプログラム３１２を格納したＲＯＭ３１０とアクセス可能に接続される。

映像信号処理集積回路２００が処理対象とする映像信号は、ＮＴＳＣ（National Television Standards Committee）方式、ＰＡＬ(Phase Alternation by Line)方式又はＳＥＣＡＭ(SEquential Couleur A Memoire)方式等に準拠した信号であり、テレビカメラによって撮像された三原色の映像データを有している。さらに、映像信号は、テレテキスト向けの文字・画像情報や、ＥＰＧ向けのテレビ放送番組情報等といった映像付加データがＶＢＩに重畳された信号である。詳述すると、テレビカメラによって撮像された三原色の映像データは画面の明るさを表現する輝度信号Ｙと画面の色の濃淡度合いを表現するクロマ信号Ｃとにより構成され、輝度信号Ｙとクロマ信号Ｃとさらに映像付加データ等のＶＢＩデータを合成したコンポジット信号ＳＣが映像信号としてテレビ受信システムのアンテナ１０に送られる。

チューナ２０は、アンテナ１０で受信した映像信号のうち受信対象となるチャンネルの映像信号を抽出して出力する。映像検波回路３０は、チューナ２０により出力された映像信号から中間周波成分を抽出した後、それを検波してコンポジット信号ＳＣを出力する。クランプ回路１０２は、映像検波回路３０により検波されたコンポジット信号ＳＣのＤＣレベル（ペデスタルレベル）を後段回路の処理に適したレベルに調整する。

ＹＣ分離回路１０４は、クランプ回路１０２を介したコンポジット信号ＳＣを輝度信号Ｙとクロマ信号Ｃとに同期分離する。輝度信号処理回路１０６は、ＹＣ分離回路１０４から供給される輝度信号Ｙのコントラストやブランキング等の調整を行う。色信号処理回路１０８は、ＹＣ分離回路１０４から供給されるクロマ信号Ｃのゲイン調整後、輝度信号Ｙを差し引いた色差信号Ｒ−Ｙ、Ｂ−Ｙの復調等を行う。

ＶＢＩデータスライサ１１０は、例えば、オペアンプ１１２を用いたコンパレータとして構成される。ＶＢＩデータスライサ１１０は、クランプ回路１０２によってＤＣ電圧が調整された映像信号をスライスレベルＶＲと比較することにより、ＶＢＩデータを０又は１に二値化した二値化ＶＢＩデータを生成する。

ＶＢＩデータ処理回路１１６は、ＶＢＩデータスライサ１１０によって生成された二値化ＶＢＩデータに基づき、図８に示したクロックランインやフレーミングコード、さらには映像付加データを検出する。尚、映像付加データは、クロックランインやフレーミングコードによってバイト単位のコードデータに分割されてバッファメモリ１１４に格納される。バッファメモリ１１４に１フレーム分の映像付加データが格納されると、ＶＢＩデータ処理回路１１６は、バッファメモリ１１４に格納された１フレーム分の映像付加データを読み出してＲＧＢドライバ１１８に供給する。

ＲＧＢドライバ１１８は、ＶＢＩデータ処理回路１１６から供給された映像付加データと、色信号処理回路で復調された色差信号Ｒ−Ｙ、Ｂ−Ｙと、輝度信号処理回路で各種処理が施された輝度信号Ｙと、を合成してテレビ画面に表示するＲ、Ｇ、Ｂ信号を生成する。これにより、表示装置４０は、ＲＧＢドライバ１１８からＲ、Ｇ、Ｂ信号を受け取って、テレビ画面表示中にテレテキスト向けの文字や画像情報やＥＰＧ向けのテレビ放送番組表を表示する。

テスト信号発生器１２２と制御レジスタ１２４は、本発明に係るテスト信号生成回路１２０の一実施形態である。

テスト信号発生器１２２は、映像信号処理集積回路２００をテストする際、特にＶＢＩデータスライサ１１０の動作等をテストする際に用いるテスト信号ＶＯＵＴを生成する。尚、テスト信号ＶＯＵＴは、図８に示すようなＶＢＩデータが重畳された映像信号の垂直帰線期間内のフォーマット波形に則したアナログ信号である。

テスト信号発生器１２２の一構成例を図２に示す。接地電位ＶＳＳと電源電位ＶＤＤとの間に、接地電位ＶＳＳから電源電位ＶＤＤに向けて、ＮＭＯＳトランジスタＭ１（本発明に係る「トランジスタ」）と抵抗素子Ｒ０〜Ｒ５を直列接続した直列接続体を設ける。尚、ＮＭＯＳトランジスタＭ１のゲート電極には制御レジスタ１２４からのテストイネーブル信号ＴＣＶＬＶＯＮが印加される。

トランスミッションゲートＴＧ０（本発明に係る「第３のアナログスイッチ素子」）は制御レジスタ１２４からのスイッチ信号Ｌ０に基づきオンオフする。抵抗素子Ｒ０（本発明に係る「第３の抵抗素子」）と抵抗素子Ｒ１との接続点ｃ０の電位Ｖ０は、図８に示した水平同期信号の立ち下がり後の同期レベルに対応づける。

トランスミッションゲートＴＧ１（本発明に係る「第１のアナログスイッチ素子」）は制御レジスタ１２４からのスイッチ信号Ｌ１に基づきオンオフする。抵抗素子Ｒ１（本発明に係る「第１の抵抗素子」）と抵抗素子Ｒ２との接続点ｃ１の電位Ｖ１は、図８に示したＶＢＩデータ（映像付加データ）の０レベル（本発明に係る「映像付加データの一方の二値化レベル」）に対応づけられる。

トランスミッションゲートＴＧ２は制御レジスタ１２４からのスイッチ信号Ｌ２に基づきオンオフする。抵抗素子Ｒ２と抵抗素子Ｒ３との接続点ｃ２の電位Ｖ２は、図８に示したＶＢＩデータの０レベルと１レベルの間の３分の１のレベルに対応づけられる。

トランスミッションゲートＴＧ３は制御レジスタ１２４からのスイッチ信号Ｌ３に基づきオンオフする。抵抗素子Ｒ３と抵抗素子Ｒ４との接続点ｃ３の電位Ｖ３は、図８に示したＶＢＩデータ（映像付加データ）の０レベルと１レベルの間の３分の２のレベルに対応づけられる。

トランスミッションゲートＴＧ４（本発明に係る「第２のアナログスイッチ素子」）は制御レジスタ１２４からのスイッチ信号Ｌ４に基づきオンオフする。抵抗素子Ｒ４（本発明に係る「第２の抵抗素子」）と抵抗素子Ｒ５との接続点ｃ４の電位Ｖ４は、図８に示したＶＢＩデータの１レベル（本発明に係る「映像付加データの他方の二値化レベル」）に対応づけられる。

テスト信号発生器１２２は、以上の構成により、トランスミッションゲートＴＧ０〜ＴＧ４の出力を合成して、映像信号の垂直帰線期間内のフォーマット波形に則した前記データスライサのテスト信号ＶＯＵＴを生成することができる。

制御レジスタ１２４は、映像信号処理集積回路２００のテストの際に、テスト信号発生器１２２のＮＭＯＳトランジスタＭ１並びにトランスミッションゲートＴＧ０〜ＴＧ４のオンオフを制御するために用いる複数ビットのレジスタであり、マイコン３００により設定されるビット値が格納される。制御レジスタ１２４は、図３（ａ）に示すように、例えば、４ビットレジスタにより構成される。尚、４ビットレジスタに限らず、マイコン３００の取り扱い可能なビット数に応じて、８ビットレジスタや１６ビットレジスタ等により構成してもよい。

制御レジスタ１２４のうち、最上位ビットＭＳＢにはテストイネーブル信号ＴＣＶＬＶＯＮの設定値が格納される。最上位ビットＭＳＢが１に設定されたときテストイネーブル信号ＴＣＶＬＶＯＮが１となり、ＮＭＯＳトランジスタＭ１はオンとなる。これにより、接続点ｃ０〜ｃ４の電位が確定し、テスト信号ＶＯＵＴの生成が可能な状態となる。一方、最上位ビットＭＳＢが０に設定されたときテストイネーブル信号ＴＣＶＬＶＯＮが０となり、ＮＭＯＳトランジスタＭ１はオフとなる。これにより、接続点ｃ０〜ｃ４の電位は不確定なＨｉ−Ｚ（ハイ・インピーダンス）となり、テスト信号ＶＯＵＴの生成が不可能な状態となる。

また、制御レジスタ１２４のうち、最下位ビットＬＳＢから（最上位ビットＭＳＢ−１）ビットまでの合計３ビットには、スイッチ信号Ｌ０〜Ｌ４を３ビットに符号化したレベル設定コードＴＣＶＬＶＳ０〜ＴＣＶＬＶＳ２が格納される。レベル設定コードＴＣＶＬＶＳ０〜ＴＣＶＬＶＳ２とスイッチ信号Ｌ０〜Ｌ４との対応関係は、図３（ｂ）に示される。即ち、レベル設定コードＴＣＶＬＶＳ０〜ＴＣＶＬＶＳ２が（０００）の場合にはスイッチ信号Ｌ０のみが１でその他が０、（００１）の場合にはスイッチ信号Ｌ１のみが１でその他が０、（０１０）の場合にはスイッチ信号Ｌ２のみが１でその他が０、（０１１）の場合にはスイッチ信号Ｌ３のみが１でその他が０、（１００）の場合にはスイッチ信号Ｌ４のみが１でその他が０となる。

以下、図４に示すフローチャートを用いて、映像信号処理集積回路２００のテストの流れを説明する。尚、制御レジスタ１２４の初期設定として、最上位ビットが０に設定され、且つ、レベル設定コードＴＣＶＬＶＳ０〜ＴＣＶＬＶＳ２が（００１）に設定された場合とする。

まず、マイコン３００は、制御レジスタ１２４のレベル設定コードＴＣＶＬＶＳ０〜ＴＣＶＬＶＳ２を（０００）に設定する（Ｓ４００）。この結果、スイッチ信号Ｌ０が１となり且つスイッチ信号Ｌ１〜Ｌ４が０となり、トランスミッションゲートＴＧ０がオン且つトランスミッションゲートＴＧ１〜ＴＧ４がオフとなる。かかる状態で、制御レジスタ１２４の最上位ビットを１に設定することで、テストイネーブル信号ＴＣＶＬＶＯＮが１に設定される（Ｓ４０１）。これにより、テスト信号ＶＯＵＴのレベルは、接続点ｃ０の電位Ｖ０（同期レベル）となる。そして、マイコン３００は、期間Ｔ０の間は、何も実行しないＮＯＰ（Non OPeration）の状態とする（Ｓ４０２）。この結果、映像信号の水平同期信号の波形が模擬される。

つぎに、マイコン３００は、制御レジスタ１２４のレベル設定コードＴＣＶＬＶＳ０〜ＴＣＶＬＶＳ２を（００１）に設定する（Ｓ４０３）。この結果、スイッチ信号Ｌ１が１且つスイッチ信号Ｌ０、Ｌ２〜Ｌ４が０となり、ひいては、トランスミッションゲートＴＧ１がオン且つトランスミッションゲートＴＧ０、ＴＧ２〜ＴＧ４がオフとなる。即ち、テスト信号ＶＯＵＴのレベルは、接続点ｃ１の電位Ｖ１（０レベル）となる。そして、マイコン３００は、期間Ｔ１の間は、何も実行しないＮＯＰの状態とする（Ｓ４０４）。この結果、映像信号に重畳されたＶＢＩデータの０レベル（ペデスタルレベル）の波形が模擬される。

つぎに、マイコン３００は、制御レジスタ１２４のレベル設定コードＴＣＶＬＶＳ０〜ＴＣＶＬＶＳ２を（０１０）に設定する（Ｓ４０５）。この結果、スイッチ信号Ｌ２が１且つスイッチ信号Ｌ０〜Ｌ１、Ｌ３〜Ｌ４が０となり、ひいては、トランスミッションゲートＴＧ２がオン且つトランスミッションゲートＴＧ０〜ＴＧ１、ＴＧ３〜ＴＧ４がオフとなる。即ち、テスト信号ＶＯＵＴのレベルは、接続点ｃ２の電位Ｖ２（０レベルと１レベルの間の３分の１のレベル）となる。そして、マイコン３００は、期間Ｔ２の間は、何も実行しないＮＯＰの状態とする（Ｓ４０６）。この結果、映像信号に重畳されたＶＢＩデータが０レベルから１レベルに立ち上がる前半過程が模擬される。

つぎに、マイコン３００は、制御レジスタ１２４のレベル設定コードＴＣＶＬＶＳ０〜ＴＣＶＬＶＳ２を（０１１）に設定する（Ｓ４０７）。この結果、スイッチ信号Ｌ３が１且つスイッチ信号Ｌ０〜Ｌ２、Ｌ４が０となり、ひいては、トランスミッションゲートＴＧ３がオン且つトランスミッションゲートＴＧ０〜ＴＧ２、ＴＧ４がオフとなる。即ち、テスト信号ＶＯＵＴのレベルは、接続点ｃ３の電位Ｖ３（０レベルと１レベルの間の３分の２のレベル）となる。そして、マイコン３００は、期間Ｔ３の間は、何も実行しないＮＯＰの状態とする（Ｓ４０８）。この結果、映像信号に重畳されたＶＢＩデータが０レベルから１レベルに立ち上がる後半過程が模擬される。

つぎに、マイコン３００は、制御レジスタ１２４のレベル設定コードＴＣＶＬＶＳ０〜ＴＣＶＬＶＳ２を（１００）に設定する（Ｓ４０９）。この結果、スイッチ信号Ｌ４が１且つスイッチ信号Ｌ０〜Ｌ３が０となり、ひいては、トランスミッションゲートＴＧ４がオン且つトランスミッションゲートＴＧ０〜ＴＧ３がオフとなる。即ち、テスト信号ＶＯＵＴのレベルは、接続点ｃ４の電位Ｖ４（１レベル）となる。そして、マイコン３００は、期間Ｔ４の間は、何も実行しないＮＯＰの状態とする（Ｓ４１０）。この結果、映像信号に重畳されたＶＢＩデータの１レベルが模擬される。

つぎに、マイコン３００は、制御レジスタ１２４のレベル設定コードＴＣＶＬＶＳ０〜ＴＣＶＬＶＳ２を（０１１）に設定する（Ｓ４１１）。この結果、スイッチ信号Ｌ３が１且つスイッチ信号Ｌ０〜Ｌ２、Ｌ４が０となり、ひいては、トランスミッションゲートＴＧ３がオン且つトランスミッションゲートＴＧ０〜ＴＧ２、ＴＧ４がオフとなる。即ち、テスト信号ＶＯＵＴのレベルは、接続点ｃ３の電位Ｖ３（０レベルと１レベルの間の３分の２のレベル）となる。そして、マイコン３００は、期間Ｔ５の間は、何も実行しないＮＯＰの状態とする（Ｓ４１２）。この結果、映像信号に重畳されたＶＢＩデータが１レベルから０レベルに立ち下がる前半過程が模擬される。

つぎに、マイコン３００は、制御レジスタ１２４のレベル設定コードＴＣＶＬＶＳ０〜ＴＣＶＬＶＳ２を（０１０）に設定する（Ｓ４１３）。この結果、スイッチ信号Ｌ２が１且つスイッチ信号Ｌ０〜Ｌ１、Ｌ３〜Ｌ４が０となり、ひいては、トランスミッションゲートＴＧ２がオン且つトランスミッションゲートＴＧ０〜ＴＧ１、ＴＧ３〜ＴＧ４がオフとなる。即ち、テスト信号ＶＯＵＴのレベルは、接続点ｃ２の電位Ｖ２（０レベルと１レベルの間の３分の１のレベル）となる。そして、マイコン３００は、期間Ｔ６の間は、何も実行しないＮＯＰの状態とする（Ｓ４１４）。この結果、映像信号に重畳されたＶＢＩデータが１レベルから０レベルに立ち下がる後半過程が模擬される。

つぎに、マイコン３００は、制御レジスタ１２４のレベル設定コードＴＣＶＬＶＳ０〜ＴＣＶＬＶＳ２を（００１）に設定する（Ｓ４１５）。この結果、スイッチ信号Ｌ１が１且つスイッチ信号Ｌ０、Ｌ２〜Ｌ４が０となり、ひいては、トランスミッションゲートＴＧ１がオン且つトランスミッションゲートＴＧ０、ＴＧ２〜ＴＧ４がオフとなる。即ち、テスト信号ＶＯＵＴのレベルは、接続点ｃ１の電位Ｖ１（０レベル）となる。そして、マイコン３００は、期間Ｔ７の間は、何も実行しないＮＯＰの状態とする（Ｓ４１６）。この結果、映像信号に重畳されたＶＢＩデータの０レベルが模擬される。

以上のように、図４に示したテストプログラム３１２に基づいて生成されるテスト信号ＶＯＵＴの波形図を図５に示す。ここで、ＶＢＩデータスライサ１１０が用いるスライスレベルＶＲが接続点ｃ２の電位Ｖ２と接続点ｃ３の電位Ｖ３の間のレベルの場合とする。この場合、ＶＢＩデータスライサ１１０より出力される二値化ＶＢＩデータは、ＶＢＩデータスライサ１１０が正常であれば、期間Ｔ０の場合には「１」、期間Ｔ１の場合には「１」、期間Ｔ２の場合には「１」、期間Ｔ３の場合には「０」、期間Ｔ４の場合には「０」、期間Ｔ５の場合には「０」、期間Ｔ６の場合には「１」となる。

その後、マイコン３００は、制御レジスタ１２４の最上位ビットを０に設定する（Ｓ４１７）。すると、テストイネーブル信号ＴＣＶＬＶＯＮが０となり、ＮＭＯＳトランジスタＭ１はオフとなる。これにより、ＶＢＩデータスライサ１１０に対してテスト信号ＶＯＵＴの供給が停止する。そして、マイコン３００は、ＲＯＭ３１０にテストプログラム３１２と併せて期間Ｔ０〜Ｔ６毎の二値化ＶＢＩデータの期待値を予め記憶しておき、テスト信号ＶＯＵＴの生成後に、バッファメモリ１１４に格納された二値化ＶＢＩデータの実測値を読み出して当該期待値と照合することで、ＶＢＩデータスライサ１１０が正常であるか否かを検出する（Ｓ４１８）。

以上により、ＶＢＩデータスライサ１１０のテストに際し、ＶＢＩデータを重畳したテスト信号を生成する外部のテスト信号発生器を用意しなくて済む。これにより、テストコスト低減化が図られる。また、外部のテスト信号発生器からＶＢＩデータが重畳された映像信号に相当するノイズの影響を受けやすいアナログテスト信号を供給しなくても、ＶＢＩデータスライサ１１０のテストを行うことができるので、テスト品位の向上化が図られる。

また、映像信号の垂直帰線期間内の波形フォーマットを、ＶＢＩデータの波形箇所に焦点を当てて、ＶＢＩデータの０レベルを示す電位Ｖ１、ＶＢＩデータの１レベルを示す電位Ｖ４の２値のテスト信号ＶＯＵＴとして模擬することで、テスト回路構成の簡素化とテスト品位の向上化をバランスよく実現することができる。さらに、ＮＭＯＳトランジスタＭ１と抵抗素子Ｒ０〜Ｒ５を直列接続した直列接続体と、トランスミッションゲートＴＧ１、ＴＧ４、制御レジスタ１２４によるテスト信号生成回路１２０の簡易なハードウェア構成により上記のようなテスト信号ＶＯＵＴを生成できる。

また、テスト信号ＶＯＵＴは、ＶＢＩデータの０レベルを示す電位Ｖ１、ＶＢＩデータの１レベルを示す電位Ｖ４の他に、水平同期信号の同期レベルを示す電位Ｖ０を加えて、ＶＢＩデータの前に配置される水平同期信号の波形箇所も模擬してもよい。これにより、映像信号のフォーマット波形をより正確に表現可能となり、テスト品位の更なる向上が見込まれる。

また、テスト信号ＶＯＵＴは、ＶＢＩデータの０レベルを示す電位Ｖ１からＶＢＩデータの１レベルを示す電位Ｖ４までの間の中間レベルとしての電位Ｖ２、Ｖ３を加えることで、ＶＢＩデータを擬似的な正弦波として表現してもよい。これにより、映像信号のフォーマット波形をより正確に表現可能となり、テスト品位の更なる向上が見込まれる。映像信号に重畳されたＶＢＩデータの実際の波形は、矩形波状の波形ではなく、正弦波状の波形となるからである。

また、テスト信号ＶＯＵＴは、ＶＢＩデータの０レベルを示す電位Ｖ１で一定な信号や、若しくは、ＶＢＩデータの１レベルを示す電位Ｖ４で一定な信号としてもよい。これにより、ＶＢＩデータスライサ１１０が、ＶＢＩデータの０又は１レベルを安定して出力するか否かをテストすることが可能となる。

また、マイコン３００により各ビットの値が設定される制御レジスタ１２４によって、テスト信号発生器１２２におけるＮＭＯＳトランジスタＭ１やトランスミッションゲートＴＧ０〜ＴＧ５のオンオフを制御してテスト信号ＶＯＵＴを生成する仕組みを採用する。このため、外部からマイコン３００に対してテスト開始等の指令を送った後は、映像信号処理集積回路２００において自己完結したテストが可能となる。これにより、一般的な半導体テスタ（メモリテスタ、マイコンテスタ、ロジックテスタ）を、映像信号処理集積回路２００のテストに用いることが容易となり、更なるテストコストの低減化が見込まれる。さらに、マイコン３００により実行されるテストプログラム３１２を用いた構成とすることで、テスト信号生成回路１２０のハードウェア構成を更に簡素化することができる。

また、ＶＢＩデータスライサ１１０は、映像信号の垂直帰線期間内に重畳されたＶＢＩデータに限らず、映像検波回路３０により検波された映像信号全体を二値化するものである。そこで、映像信号の水平帰線期間内にテレテキスト情報等の映像付加データが重畳される場合もありえるので、この場合、かかる水平帰線期間内の映像付加データに則したテスト信号ＶＯＵＴを生成してＶＢＩデータスライサ１１０に供給することで、ＶＢＩデータスライサ１１０のテストを行うようにしてもよい。

本発明に係るテレビ受信システムの全体構成を示す図である。本発明に係るテスト信号発生器の構成を示す図である。（ａ）は本発明に係る制御レジスタの構成を示した図であり、（ｂ）は制御レジスタによるスイッチ信号の符号化を説明するための図である。本発明に係るテストの流れを示すフローチャートである。本発明に係るテスト信号の波形図を示した図である。インターレース走査を説明するための図である。映像信号のフォーマットを説明するための図である。映像信号のフォーマットを説明するための図である。映像信号処理集積回路の構成を示した図である。

符号の説明

１０アンテナ
２０チューナ
３０映像検波回路
４０表示装置
１００、２００映像信号処理集積回路
１０２クランプ回路
１０４ＹＣ分離回路
１０６輝度信号処理回路
１０８色信号処理回路
１１０ＶＢＩデータスライサ
１１２オペアンプ
１１４バッファメモリ
１１６ＶＢＩデータ処理回路
１１８ＲＧＢドライバ
１２０テスト信号生成回路
１２２テスト信号発生器
１２４制御レジスタ
３００マイコン
３１０ＲＯＭ
３１２テストプログラム

Claims

映像信号に重畳された映像付加データをスライスレベルとの比較により二値化するデータスライサと、当該データスライサにより二値化された当該映像付加データのデータ処理を行うデータ処理回路と、を備えた映像信号処理集積回路において、
前記映像信号に重畳された前記映像付加データに則した前記データスライサのテスト信号を発生して前記データスライサに供給するテスト信号生成回路と、
前記データスライスにより二値化した前記映像付加データを格納するバッファメモリと、
を備え、
前記バッファメモリに格納された前記映像付加データは、
前記バッファメモリに格納された前記映像付加データの実測値を、前記テスト信号に基づき予め生成した前記映像付加データの期待値と比較することにより前記データスライサのテストを行うプロセッサに出力されること、
を特徴とする映像信号処理集積回路。
請求項１に記載の映像信号処理集積回路において、
前記テスト信号生成回路は、
接地電位から電源電位までの間に、トランジスタと、前記映像付加データの一方の二値化レベルを生成する第１の抵抗素子と、前記映像付加データの他方の二値化レベルを生成する第２の抵抗素子と、を直列接続して構成した直列接続体と、
前記第１の抵抗素子により生成した前記一方の二値化レベルを選択して前記データスライサに出力する第１のアナログスイッチ素子と、
前記第２の抵抗素子により生成した前記他方の二値化レベルを選択して前記データスライサに出力する第２のアナログスイッチ素子と、
前記トランジスタ並びに前記第１及び前記第２のアナログスイッチ素子のオンオフを制御するテスト制御回路と、
を有すること、を特徴とする映像信号処理集積回路。
請求項２に記載の映像信号処理集積回路において、
前記テスト制御回路は、複数ビットを有し、全体の制御を統括するプロセッサにより実行されるテストプログラムに従って、前記トランジスタ並びに前記第１及び前記第２のアナログスイッチ素子のオンオフを制御するビット値が各ビットに設定される制御レジスタにより構成されること、を特徴とする映像信号処理集積回路。
請求項３に記載の映像信号処理集積回路において、
前記テスト信号は、前記映像付加データの一方の二値化レベルから当該一方の二値化レベルよりも高い前記映像付加データの他方の二値化レベルまでの間を振幅する信号とすること、を特徴とする映像信号処理集積回路。
請求項２に記載の映像信号処理集積回路において、
前記テスト信号生成回路は、
前記トランジスタと前記第１の抵抗素子との間に接続する前記映像信号の同期信号を示す同期レベルを生成する第３の抵抗素子と、
前記第３の抵抗素子により生成した前記同期レベルを選択して前記データスライサに出力する第３のアナログスイッチ素子と、を備え、
前記テスト制御回路は、前記第３のアナログスイッチ素子のオンオフを制御すること、を特徴とする映像信号処理集積回路。
請求項５に記載の映像信号処理集積回路において、
前記テスト信号は、前記映像付加データの一方の二値化レベルから同期信号を示す当該一方の二値化レベルよりも低い同期レベルに立ち下がり、当該同期レベルから当該一方の二値化レベルに立ち上がった後、当該一方の二値化レベルから当該一方の二値化レベルよりも高い前記映像付加データの他方の二値化レベルまでの間を振幅する信号とすること、を特徴とする映像信号処理集積回路。
請求項６に記載の映像信号処理集積回路において、
前記テスト制御回路は、複数ビットを有し、全体の制御を統括するプロセッサにより実行されるテストプログラムに従って、前記トランジスタ並びに前記第１乃至前記第３のアナログスイッチ素子のオンオフを制御するビット値が各ビットに設定される制御レジスタにより構成されること、を特徴とする映像信号処理集積回路。