JP5161484B2 - 映像信号処理集積回路 - Google Patents
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Description
20 チューナ
30 映像検波回路
40 表示装置
100、200 映像信号処理集積回路
102 クランプ回路
104 YC分離回路
106 輝度信号処理回路
108 色信号処理回路
110 VBIデータスライサ
112 オペアンプ
114 バッファメモリ
116 VBIデータ処理回路
118 RGBドライバ
120 テスト信号生成回路
122 テスト信号発生器
124 制御レジスタ
300 マイコン
310 ROM
312 テストプログラム
Claims (7)
- 映像信号に重畳された映像付加データをスライスレベルとの比較により二値化するデータスライサと、当該データスライサにより二値化された当該映像付加データのデータ処理を行うデータ処理回路と、を備えた映像信号処理集積回路において、
前記映像信号に重畳された前記映像付加データに則した前記データスライサのテスト信号を発生して前記データスライサに供給するテスト信号生成回路と、
前記データスライスにより二値化した前記映像付加データを格納するバッファメモリと、
を備え、
前記バッファメモリに格納された前記映像付加データは、
前記バッファメモリに格納された前記映像付加データの実測値を、前記テスト信号に基づき予め生成した前記映像付加データの期待値と比較することにより前記データスライサのテストを行うプロセッサに出力されること、
を特徴とする映像信号処理集積回路。 - 請求項1に記載の映像信号処理集積回路において、
前記テスト信号生成回路は、
接地電位から電源電位までの間に、トランジスタと、前記映像付加データの一方の二値化レベルを生成する第1の抵抗素子と、前記映像付加データの他方の二値化レベルを生成する第2の抵抗素子と、を直列接続して構成した直列接続体と、
前記第1の抵抗素子により生成した前記一方の二値化レベルを選択して前記データスライサに出力する第1のアナログスイッチ素子と、
前記第2の抵抗素子により生成した前記他方の二値化レベルを選択して前記データスライサに出力する第2のアナログスイッチ素子と、
前記トランジスタ並びに前記第1及び前記第2のアナログスイッチ素子のオンオフを制御するテスト制御回路と、
を有すること、を特徴とする映像信号処理集積回路。 - 請求項2に記載の映像信号処理集積回路において、
前記テスト制御回路は、複数ビットを有し、全体の制御を統括するプロセッサにより実行されるテストプログラムに従って、前記トランジスタ並びに前記第1及び前記第2のアナログスイッチ素子のオンオフを制御するビット値が各ビットに設定される制御レジスタにより構成されること、を特徴とする映像信号処理集積回路。 - 請求項3に記載の映像信号処理集積回路において、
前記テスト信号は、前記映像付加データの一方の二値化レベルから当該一方の二値化レベルよりも高い前記映像付加データの他方の二値化レベルまでの間を振幅する信号とすること、を特徴とする映像信号処理集積回路。 - 請求項2に記載の映像信号処理集積回路において、
前記テスト信号生成回路は、
前記トランジスタと前記第1の抵抗素子との間に接続する前記映像信号の同期信号を示す同期レベルを生成する第3の抵抗素子と、
前記第3の抵抗素子により生成した前記同期レベルを選択して前記データスライサに出力する第3のアナログスイッチ素子と、を備え、
前記テスト制御回路は、前記第3のアナログスイッチ素子のオンオフを制御すること、を特徴とする映像信号処理集積回路。 - 請求項5に記載の映像信号処理集積回路において、
前記テスト信号は、前記映像付加データの一方の二値化レベルから同期信号を示す当該一方の二値化レベルよりも低い同期レベルに立ち下がり、当該同期レベルから当該一方の二値化レベルに立ち上がった後、当該一方の二値化レベルから当該一方の二値化レベルよりも高い前記映像付加データの他方の二値化レベルまでの間を振幅する信号とすること、を特徴とする映像信号処理集積回路。 - 請求項6に記載の映像信号処理集積回路において、
前記テスト制御回路は、複数ビットを有し、全体の制御を統括するプロセッサにより実行されるテストプログラムに従って、前記トランジスタ並びに前記第1乃至前記第3のアナログスイッチ素子のオンオフを制御するビット値が各ビットに設定される制御レジスタにより構成されること、を特徴とする映像信号処理集積回路。
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