JP5159470B2 - 信号処理装置および信号処理方法 - Google Patents
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Description
相互に異なる周期の複数の第2のクロック信号であって、前記第1のクロック信号の周期よりも長い周期を有する第2のクロック信号が与えられ、かつ相互に非同期で所定の処理を行う複数の処理部と、
同期リセット信号生成部とを備え、
前記1周期リセット信号生成部は、前記複数の処理部のうちの予め定める処理部に対するリセット指令が外部から与えられると、前記予め定める処理部を指定する信号を含み、かつ第1のクロック信号の1周期分の長さを有するリセット信号を生成するように構成され、
前記同期リセット信号生成部は、前記1周期リセット信号生成部によって生成されたリセット信号が与えられ、このリセット信号の長さを前記予め定める処理部に対応する長さに引き延ばした伸長リセット信号を生成し、生成した伸長リセット信号を第2のクロック信号に同期させて同期リセット信号を生成するように構成され、
前記予め定める処理部は、前記同期リセット信号生成部から同期リセット信号が与えられている間に、第2のクロック信号が立上がりまたは立下ると、リセットされるように構成され、
前記同期リセット信号生成部は、
1つのカウンタを含んで1つ設けられており、
前記1周期リセット信号生成部によって生成されたリセット信号が与えられてから、第1のクロック信号にあわせて、前記1つのカウンタの設定値の数だけカウントすることによって、複数の予め定める処理部に対応するリセット信号を伸長して、前記伸長リセット信号を生成するように構成され、
前記1つのカウンタの設定値は、前記伸長リセット信号の長さが、複数の予め定める処理部の各第2のクロック信号のうちの最も周期が長い第2のクロック信号の1周期よりも長くなるように設定されることを特徴とする信号処理装置である。
前記1周期リセット信号生成部が、前記複数の処理部のうちの予め定める処理部に対するリセット指令を外部から与えられ、前記予め定める処理部を指定する信号を含み、かつ第1のクロック信号の1周期分の長さを有するリセット信号を生成するステップと、
前記同期リセット信号生成部が、前記1周期リセット信号生成部によって生成されたリセット信号を与えられ、このリセット信号の長さを前記予め定める処理部に対応する長さに引き伸ばした伸長リセット信号を生成し、生成した伸長リセット信号を第2のクロック信号に同期させて同期リセット信号を生成するステップと、
予め定める処理部が、前記同期リセット信号生成部から同期リセット信号が与えられている間に、第2のクロック信号が立上がりまたは立下ると、リセットされるステップとを含み、
前記同期リセット信号生成部は、
1つのカウンタを含んで1つ設けられており、
前記1周期リセット信号生成部によって生成されたリセット信号が与えられてから、第1のクロック信号にあわせて、前記1つのカウンタの設定値の数だけカウントすることによって、複数の予め定める処理部に対応するリセット信号を伸長して、前記伸長リセット信号を生成するように構成され、
前記1つのカウンタの設定値は、前記伸長リセット信号の長さが、複数の予め定める処理部の各第2のクロック信号のうちの最も周期が長い第2のクロック信号の1周期よりも長くなるように設定されることを特徴とする信号処理方法である。
(2)CLK_Aの1周期(T2)を計算する。たとえばCLK_Aの周波数が18Mhzの場合は、T2は、約55.6nsとなる。
(3)n(nは自然数)×T1>T2になるまで、T1を整数(n)倍していき、T1>T2が成立したときに乗算した数「n」が目的に設定値になる。たとえば、24.4nsを2倍すると48.8nsとなるが、これは55.6ns未満であり、24.4nsを3倍すると73.2nsとなり、これは55.6nsを超えるので、設定値は、「3」となる。すなわち、1shotリセット信号の長さを3倍に伸ばせばよい。ただし、マージンをとって、設定値は「n+1」とするのが好ましい。
(5)CLK_Bの1周期(T3)を計算する。
(6)n(nは自然数)×T1>T3になるまで、T1を整数(n)倍していき、T1>T3が成立したときに乗算した数「n」が目的に設定値になる。ただし、マージンをとって、設定値は「n+1」とするのが好ましい。ここでは、設定値を「5」として示している。
Memory)などの揮発性の半導体メモリによって実現される。一時記憶メモリ24は、ナビ処理部50の処理における演算結果、および主記憶部52から読み出されて実行される制御プログラム、ならびにナビ処理部56によって生成されるナビゲーション装置50の位置情報などを一時的に記憶する。
13 CPU
14 モジュール回路部
15 同期リセット生成回路部
16 フリップフロップ
17 論理積回路
18 同期リセット信号生成部
21 カウンタ
22 設定値記憶部
42 クロック乗せ換え部
A,B,C,D 処理部
Claims (5)
- 第1のクロック信号で動作する1周期リセット信号生成部と、
相互に異なる周期の複数の第2のクロック信号であって、前記第1のクロック信号の周期よりも長い周期を有する第2のクロック信号が与えられ、かつ相互に非同期で所定の処理を行う複数の処理部と、
同期リセット信号生成部とを備え、
前記1周期リセット信号生成部は、前記複数の処理部のうちの予め定める処理部に対するリセット指令が外部から与えられると、前記予め定める処理部を指定する信号を含み、かつ第1のクロック信号の1周期分の長さを有するリセット信号を生成するように構成され、
前記同期リセット信号生成部は、前記1周期リセット信号生成部によって生成されたリセット信号が与えられ、このリセット信号の長さを前記予め定める処理部に対応する長さに引き延ばした伸長リセット信号を生成し、生成した伸長リセット信号を第2のクロック信号に同期させて同期リセット信号を生成するように構成され、
前記予め定める処理部は、前記同期リセット信号生成部から同期リセット信号が与えられている間に、第2のクロック信号が立上がりまたは立下ると、リセットされるように構成され、
前記同期リセット信号生成部は、
1つのカウンタを含んで1つ設けられており、
前記1周期リセット信号生成部によって生成されたリセット信号が与えられてから、第1のクロック信号にあわせて、前記1つのカウンタの設定値の数だけカウントすることによって、複数の予め定める処理部に対応するリセット信号を伸長して、前記伸長リセット信号を生成するように構成され、
前記1つのカウンタの設定値は、前記伸長リセット信号の長さが、複数の予め定める処理部の各第2のクロック信号のうちの最も周期が長い第2のクロック信号の1周期よりも長くなるように設定されることを特徴とする信号処理装置。 - 第1のクロック信号で動作する処理部をさらに備え、
前記1周期リセット信号生成部は、第1のクロック信号で動作する処理部に対するリセット指令が外部から与えられると、この処理部を指定する信号を含み、かつ第1のクロック信号の1周期分の長さを有するリセット信号を生成し、
前記第1のクロック信号で動作する処理部は、前記1周期リセット信号生成部からリセット信号が与えられている間に、第1のクロック信号が立上がりまたは立下ると、リセットされることを特徴とする請求項1に記載の信号処理装置。 - 前記同期リセット信号生成部が、リセット信号を引き延ばす長さに関する設定が可能な設定部を備えることを特徴とする請求項1または2に記載の信号処理装置。
- 第1のクロックで動作する処理部をさらに備え、
第1のクロックで動作する処理部と、前記予め定める処理部が、相互にデータを受け渡し可能に設けられ、
第1のクロックで動作する処理部に対するリセット指令が与えられると、前記同期リセット信号生成部は、第1のクロックで動作する処理部のクロック信号に同期する第1の同期リセット信号と、前記予め定める処理部に与えられる第2の同期リセット信号とを生成し、第1のクロックで動作する処理部に第1の同期リセット信号が与えられている間に、前記予め定める処理部に第2の同期リセット信号を与えることを特徴とする請求項1に記載の信号処理装置。 - 第1のクロック信号で動作する1周期リセット信号生成部と、相互に異なる周期の複数の第2のクロック信号であって、前記第1のクロック信号の周期よりも長い周期を有する第2のクロック信号が与えられ、かつ相互に非同期で所定の処理を行う複数の処理部と、同期リセット信号生成部とを備える信号処理装置における信号処理方法であって、
前記1周期リセット信号生成部が、前記複数の処理部のうちの予め定める処理部に対するリセット指令を外部から与えられ、前記予め定める処理部を指定する信号を含み、かつ第1のクロック信号の1周期分の長さを有するリセット信号を生成するステップと、
前記同期リセット信号生成部が、前記1周期リセット信号生成部によって生成されたリセット信号を与えられ、このリセット信号の長さを前記予め定める処理部に対応する長さに引き伸ばした伸長リセット信号を生成し、生成した伸長リセット信号を第2のクロック信号に同期させて同期リセット信号を生成するステップと、
予め定める処理部が、前記同期リセット信号生成部から同期リセット信号が与えられている間に、第2のクロック信号が立上がりまたは立下ると、リセットされるステップとを含み、
前記同期リセット信号生成部は、
1つのカウンタを含んで1つ設けられており、
前記1周期リセット信号生成部によって生成されたリセット信号が与えられてから、第1のクロック信号にあわせて、前記1つのカウンタの設定値の数だけカウントすることによって、複数の予め定める処理部に対応するリセット信号を伸長して、前記伸長リセット信号を生成するように構成され、
前記1つのカウンタの設定値は、前記伸長リセット信号の長さが、複数の予め定める処理部の各第2のクロック信号のうちの最も周期が長い第2のクロック信号の1周期よりも長くなるように設定されることを特徴とする信号処理方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008169632A JP5159470B2 (ja) | 2008-06-27 | 2008-06-27 | 信号処理装置および信号処理方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008169632A JP5159470B2 (ja) | 2008-06-27 | 2008-06-27 | 信号処理装置および信号処理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010009427A JP2010009427A (ja) | 2010-01-14 |
JP5159470B2 true JP5159470B2 (ja) | 2013-03-06 |
Family
ID=41589814
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008169632A Expired - Fee Related JP5159470B2 (ja) | 2008-06-27 | 2008-06-27 | 信号処理装置および信号処理方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5159470B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2020213334A1 (ja) * | 2019-04-17 | 2020-10-22 | ローム株式会社 | 同期リセット信号生成回路及びデジタル処理装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3727670B2 (ja) * | 1994-04-28 | 2005-12-14 | 富士通株式会社 | マイクロコントローラ |
JPH08185244A (ja) * | 1994-12-28 | 1996-07-16 | Fujitsu Ltd | 機能ブロックの選択的リセット方法及びその装置 |
JP3374902B2 (ja) * | 1998-03-27 | 2003-02-10 | 日本電気株式会社 | メモリコントローラ |
US6529053B2 (en) * | 2001-04-05 | 2003-03-04 | Koninklijke Philips Electronics N.V. | Reset circuit and method therefor |
JP2003223241A (ja) * | 2002-01-31 | 2003-08-08 | Mitsubishi Electric Corp | リセットコントロール装置 |
JP4290412B2 (ja) * | 2002-11-18 | 2009-07-08 | Okiセミコンダクタ株式会社 | データ転送装置 |
-
2008
- 2008-06-27 JP JP2008169632A patent/JP5159470B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2010009427A (ja) | 2010-01-14 |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121002 |
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