JP5158607B2 - 耐故障性非同期回路 - Google Patents
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- 238000000034 method Methods 0.000 claims description 34
- 230000008569 process Effects 0.000 claims description 6
- 238000012545 processing Methods 0.000 claims description 5
- 230000003362 replicative effect Effects 0.000 claims description 5
- 230000008859 change Effects 0.000 description 14
- 230000000694 effects Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- 239000002245 particle Substances 0.000 description 9
- 230000001052 transient effect Effects 0.000 description 9
- 230000008901 benefit Effects 0.000 description 8
- 230000005855 radiation Effects 0.000 description 8
- 230000006870 function Effects 0.000 description 7
- 230000036039 immunity Effects 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 230000000191 radiation effect Effects 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 5
- 238000013461 design Methods 0.000 description 4
- 230000007246 mechanism Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 230000000704 physical effect Effects 0.000 description 3
- 230000010076 replication Effects 0.000 description 3
- 230000005865 ionizing radiation Effects 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 238000004377 microelectronic Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 230000002730 additional effect Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- JJWKPURADFRFRB-UHFFFAOYSA-N carbonyl sulfide Chemical compound O=C=S JJWKPURADFRFRB-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000003530 single readout Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- G11C11/4125—Cells incorporating circuit means for protecting against loss of information
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/0033—Radiation hardening
- H03K19/00338—In field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/007—Fail-safe circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
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Description
つの装置は、
出力信号を生成するために入力信号を受け取るための第1の論理回路と、
入力信号を受け取るおよび出力信号を生成するための前記第1の論理回路の複製を含む第2の論理回路と、
直並列変換器回路であって、
第1および第2の論理回路の各々から出力信号を受け取るためにそれぞれ接続される第1および第2のC素子と、
第1および第2のC素子の各々の出力ならびに第1および第2の論理回路の各々の出力にそれぞれ接続される第3および第4のC素子とを含む直並列変換器回路とを含む。
出力信号を生成するために入力信号を受け取るための第1の論理回路と、
入力信号を受け取り出力信号を生成するための前記第1の論理回路の複製を含む第2の論理回路と、
入力信号を受け取り出力信号を生成するための前記第1の論理回路の複製を含む第3の論理回路と、
入力信号を受け取り出力信号を生成するための前記第1の論理回路の複製を含む第4の論理回路と、
前記第1および第2の論理回路の各々の出力を組み合わせて出力信号を生成するための第1の組み合わせ回路と、
前記第3および第4の論理回路の各々の出力を組み合わせて出力信号を生成するための第2の組み合わせ回路と、
直並列変換器回路であって、
第1および第2の組み合わせ回路の各々から出力信号を受け取るためにそれぞれ接続される第1および第2のC素子と、
第1および第2のC素子の各々の出力ならびに第1および第2の組み合わせ回路の各々の出力にそれぞれ接続される第3および第4のC素子とを含む直並列変換器回路とを含む。
第1のC素子および第1のC素子の出力に接続される第1の直列チェーン接続インバータ対を含む第1の回路分岐と、
第2のC素子および第2のC素子の出力に接続される第2の直列チェーン接続インバータ対を含む第2の回路分岐と、
第3のC素子および第3のC素子の出力に接続される第3の直列チェーン接続インバータ対を含む第3の回路分岐と、
第2および第3のインバータ対に接続される第1のC素子の2入力と、
第1および第3のインバータ対に接続される第2のC素子の2入力と、
第1および第2のインバータ対に接続される第3のC素子の2入力と、
入力信号およびその入力信号の複製をそれぞれ受け取るための、ならびに正しい入力信号を代表し、過渡SEEエラーに免疫のある出力信号を生成するための第1および第3の回路分岐とを含む。
読み出し回路と、
書き込み回路と、
直並列変換器回路であって、
読み出しおよび書き込み回路の各々にそれぞれ接続される第1および第2のC素子と、
第1および第2のC素子の各々の出力ならびに読み出しおよび書き込み回路にそれぞれ接続される第3および第4のC素子とを含む直並列変換器回路とを含み、
直並列変換器回路は、時限故障中に単一書き込みがSRAMの全体状態を変えることを防止するように機能する。
ドロックを引き起こす、即ちボーターへの3入力のうちの1つが到着しないかもしれないので投票を困難にする可能性があるということなので、これらの技術は、非同期論理に容易に適合することはできない。
我々は、SEE耐性のある回路の第1の実施形態を次の方法で構成する。最初に、回路内のあらゆる信号が複製される。これは、元の回路内のあらゆるノードについての2つの複製を生成する。元の回路内の各ノードxに対して、我々は、2つの複製をxaおよびxbによって示す。ノードxaおよびxbは独立でなければならず、これは、回路の物理的設計に影響を有する。
単なる2つの複製の代わりに元の回路のk複製を提供することによって、さらなる堅牢性を得るように本方法を一般化できる。組み合わせ論理に対しては、我々は、最初は1つの複製だけがあった論理のk複製を単に構成するだけなので、これは直接的であるといえる。状態保持論理に対しては、構成の元の部分については、状態保持ゲートのk複製を単に含む。しかしながら、キーパー回路についてはさらに一般化する必要がある。
本発明の別の実施形態は、図1で示されるSEE免疫ゲートの分解バージョンを含む。このメカニズムは、図2Aで示されるような2直列トランジスタ置換を使用しない。代わりに、元のゲート素子は4回複製され、C素子は、出力を組み合わせて最終的なxaおよびxb信号とするために使用される。図5を参照すると、図2Aの回路の全体的な表示510が、分解され、4回複製されて、回路520内でG1、G2、G3、G4として示される。各元のゲートは4回、即ち入力が、「a」ラベルを有する信号と置き換えられるところで2回、および入力が、「b」ラベルを有する信号と置き換えられるときに2回、複製される。4ゲート出力は、xaa、xab、xba、xbbであり、ここで上付き文字は、適切な出力を生成するために使用される入力信号のラベルを示す。信号は、信号xaおよびxbを生成するためにC素子を使用して組み合わされ、C素子C1およびC2の反転出力が、i)反転され、ゲートG1、G2、G3およびG4のそれぞれの出力に帰還され、ii)反転され、信号xa、xbを生成する、ことが分かるであろう。最後に、以下で述べられるキーパー構造502は、xaおよびxbに対する状態保持素子として使用される。
次いで図7を参照すると、二重トランジスタ読み出し回路(r)および単一トランジスタ書き込み回路(w)を持つ、上述の図2Aおよび2Bの回路間のSEE免疫構成の混成を含むSRAM回路構成が示される。異なる実施形態では、インバータW1〜W4は省略できることが理解されるであろうが、直並列変換器回路702は、図3および4のそれと実質的に同一である。読み出し回路は、ua、ub信号レールに接続され、書き込み回路wa、wbは、ua、ub信号レールおよび_ua、_ub信号レールの両方に接続される。図7は、単一読み出し線rを示す。この信号はまた、従来のSRAMでは普通であるように、複数ビット・セル間で共有することもできる。もし信号rに十分な静電容量があ
れば、SEE効果に対して免疫を持てる可能性がある。さもなければrに対するnトランジスタ・チェーンを複製して、2つの読み出し線raおよびrbを生成できる。
図8は、SEE免疫SRAMセルの状態保持部分に対する代替セルを示す。トランジスタ寸法は、C素子に対して、それらが交差結合インバータ対を上書きできるように選択される。信号ua、ub、_ua、_ubは、図7からの同じ信号に対応する。このセルに対する読み出しおよび書き込みは、図7で示されるのと同じ回路を使用して実施できる。これらの読み出しおよび書き込み回路は、わかりやすくするために省略してある。
・中央のC素子におけるエラーの場合には、上側および下側のuaおよびubのC素子は一致し、正しい信号を中央のC素子に供給する。
・上側uaのC素子におけるエラーの場合には、中央および下側ubのC素子が一致し、出力を設定する。
・下側ubのC素子におけるエラーの場合には、中央および上側uaのC素子が一致し、出力を設定する。
本明細書で上述される回路に加えて、非同期回路はまた、パス・トランジスタ論理を使用することもできる。パス・トランジスタは、回路内で2つのノードを接続するにあたって、単一n型トランジスタかもしくはp型トランジスタ(n型もしくはp型伝送ゲート)または並列に接続されたn型およびp型トランジスタ(完全伝送ゲート)の両方を使用する。
SEE問題に対する同期解決策は、論理の複数複製を有し、次いでその複製間の不一致を解決するボーター回路を有するステップを含む。たとえば、TMRスキームは、3つの複製回路および1つの多数決ボーターを含む。これらの技術と本発明との間の基本的な差は、同期論理の固定周波数が、脆弱性のタイミング窓を強要する、即ちもしアップセットがクロック・エッジのすぐ近くで生じるならば、回復論理がそれを訂正することができないかもしれないことである。我々の手法は、2つの複製だけ(3つではない。つまり、投票に必要な最小限の数である)を含み、非同期論理は、実行を継続する前に2つの複製が一致するのを単に待つ。
Claims (25)
- 出力信号を生成するために入力信号を受け取るための第1の論理回路と、
前記入力信号を受け取り、前記出力信号を生成するための前記第1の論理回路の複製を含む第2の論理回路と、
直並列変換器回路であって、前記第1および第2の論理回路の各々から前記出力信号を受け取るためにそれぞれ接続される第1および第2のC素子と、前記第1および第2のC素子の各々の出力ならびに前記第1および第2の論理回路の各々の出力にインバータを通じてそれぞれ接続される第3および第4のC素子とを含み、各インバータは、前記C素子の一対の入力と出力を物理的に分離するように前記C素子の前記一対に接続する、直並列変換器回路とを含む、耐故障性非同期回路。 - 前記第3および第4のC素子の各々が弱C素子である、請求項1に記載の回路。
- 前記第1および第2のC素子の前記出力が前記耐故障性非同期回路の出力を含む、請求項2に記載の回路。
- 前記第1および第2の論理回路の各々が、複数の信号処理トランジスタの各々のために一対の直列接続トランジスタを含み、前記第1および第2の論理回路の出力が、前記耐故障性非同期回路の出力を含む、請求項2に記載の回路。
- 前記直並列変換器回路が、N出力信号を生成するN論理ゲートの出力を処理するために複製される、請求項1に記載の回路。
- 出力信号を生成するために入力信号を受け取るための第1の論理回路を提供するステップと、
前記入力信号を受け取り前記出力信号を生成するための前記第1の論理回路の複製を含む第2の論理回路を提供するステップと、
直並列変換器回路を提供するステップであって、前記第1および第2の論理回路の各々から出力を受け取るためにそれぞれ接続される第1および第2のC素子と、前記第1および第2のC素子の各々の出力ならびに前記第1および第2の論理回路の各々の出力にインバータを通じてそれぞれ接続される第3および第4のC素子とを含み、各インバータに、前記C素子の一対の入力と出力を物理的に分離するように前記C素子の前記一対を接続する、直並列変換器回路を提供するステップとを含む、耐故障性非同期回路を製造する方法。 - 前記第3および第4のC素子の各々が弱C素子である、請求項6に記載の方法。
- 前記第1および第2のC素子の前記出力が前記耐故障性非同期回路の出力を含む、請求項7に記載の方法。
- 各信号処理トランジスタのための一対の直列接続トランジスタならびに前記耐故障性非同期回路の出力を含む前記第1および第2の論理回路の前記出力を提供するために、前記第1および第2の論理回路の各々を複製するステップをさらに含む、請求項7に記載の方法。
- N出力信号を生成するN論理ゲートの出力を処理するために前記直並列変換器回路を複製するステップをさらに含む、請求項6に記載の方法。
- 出力信号を生成するために入力信号を受け取るための第1の論理回路と、
前記入力信号を受け取り前記出力信号を生成するための前記第1の論理回路の複製を含む、第2の論理回路と、
前記入力信号を受け取り前記出力信号を生成するための前記第1の論理回路の複製を含む、第3の論理回路と、
前記入力信号を受け取り前記出力信号を生成するための前記第1の論理回路の複製を含む、第4の論理回路と、
前記出力信号を生成するために前記第1および第2の論理回路の各々の出力を組み合わせるための第1の組み合わせ回路と、
前記出力信号を生成するために前記第3および第4の論理信号の各々の出力を組み合わせるための第2の組み合わせ回路と、
直並列変換器回路であって、
前記第1および第2の組み合わせ回路の各々から出力信号を受け取るためにそれぞれ接続される第1および第2のC素子と、
前記第1および第2のC素子の各々の出力ならびに前記第1および第2の組み合わせ回路の各々の出力にインバータを通じてそれぞれ接続される第3および第4のC素子とを含み、各インバータは、前記C素子の一対の入力と出力を物理的に分離するように前記C素子の前記一対に接続する、直並列変換器回路とを含む、耐故障性非同期回路。 - 前記組み合わせ回路の各々が、
対応する前記論理回路の出力に接続される単一C素子と、
前記単一C素子の出力と前記C素子への入力の各々との間に接続される第1のインバータと、
前記C素子の前記出力に接続される第2のインバータであって、前記第2のインバータの出力が前記出力信号を含む第2のインバータとを含む、請求項11に記載の回路。 - 前記第3および第4のC素子が弱C素子である、請求項12に記載の回路。
- 前記第1のC素子の前記出力、第2のC素子の前記出力、第3の弱C素子の出力、および第4の弱C素子の出力の各々に接続される追加の複数のインバータをさらに含み、前記追加の複数のインバータの各々が、一対のC素子の入力と出力を物理的に分離するように前記一対のC素子を接続する、請求項13に記載の回路。
- 前記直並列変換器回路が、N出力信号を生成するN論理ゲートの出力を処理するために複製される、請求項13に記載の回路。
- 読み出し回路と、
書き込み回路と、
直並列変換器回路とを含み、
前記直並列変換器回路は、前記読み出しおよび書き込み回路の各々にそれぞれ接続される第1および第2のC素子と、前記第1および第2のC素子の各々の出力ならびに前記読み出しおよび書き込み回路にインバータを通じてそれぞれ接続される第3および第4のC素子とを含み、時限故障中に単一書き込みがSRAMの全体状態を変えることを防止するように機能し、
各インバータは、前記C素子の一対の入力と出力を物理的に分離するように前記C素子の各々に接続する、
耐故障性SRAM回路。 - 前記第3および第4のC素子の各々が弱C素子である、請求項16に記載の回路。
- 前記直並列変換器回路が、N出力信号を生成するN論理ゲートの出力を処理するために複製される、請求項16に記載の回路。
- 前記読み出しおよび書き込み回路の少なくとも1つが、複数の信号処理トランジスタの各々のための一対の直列接続トランジスタを含む、請求項16に記載の回路。
- 前記読み出しおよび書き込み回路の少なくとも1つが、元の回路と並列に接続される複製回路を含む、請求項16に記載の回路。
- 読み出し回路を提供するステップと、
書き込み回路を提供するステップと、
直並列変換器回路を提供するステップとを含み、
前記直並列変換器回路は、前記読み出しおよび書き込み回路の各々にそれぞれ接続される第1および第2のC素子と、前記第1および第2のC素子の各々の出力ならびに前記読み出しおよび書き込み回路にインバータを通じてそれぞれ接続される第3および第4のC素子とを含み、時限故障中に単一書き込みがSRAMの全体状態を変えることを防止するように機能し、
各インバータは、前記C素子の一対の入力と出力を物理的に分離するように前記C素子の各々に接続する、
耐故障性SRAM回路を提供する方法。 - 前記第3および第4のC素子の各々が弱C素子である、請求項21に記載の方法。
- N出力信号を生成するN論理ゲートの出力を処理するために前記直並列変換器回路を複製するステップをさらに含む、請求項21に記載の方法。
- 複数の信号処理トランジスタの各々のための一対の直列接続トランジスタとして前記読み出しおよび書き込み回路の少なくとも1つを構成するステップをさらに含む、請求項21に記載の方法。
- 前記故障耐性SRAM回路と並列に接続される前記読み出しおよび書き込み回路の少なくとも1つを複製するステップをさらに含む、請求項21に記載の方法。
Applications Claiming Priority (11)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US79612506P | 2006-04-27 | 2006-04-27 | |
US60/796,125 | 2006-04-27 | ||
US81733506P | 2006-06-28 | 2006-06-28 | |
US81750806P | 2006-06-28 | 2006-06-28 | |
US60/817,335 | 2006-06-28 | ||
US60/817,508 | 2006-06-28 | ||
US11/740,168 | 2007-04-25 | ||
US11/740,180 US7504851B2 (en) | 2006-04-27 | 2007-04-25 | Fault tolerant asynchronous circuits |
US11/740,168 US7505304B2 (en) | 2006-04-27 | 2007-04-25 | Fault tolerant asynchronous circuits |
US11/740,180 | 2007-04-25 | ||
PCT/US2007/067622 WO2007127917A2 (en) | 2006-04-27 | 2007-04-27 | Fault tolerant asynchronous circuits |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2009538549A JP2009538549A (ja) | 2009-11-05 |
JP2009538549A5 JP2009538549A5 (ja) | 2010-06-17 |
JP5158607B2 true JP5158607B2 (ja) | 2013-03-06 |
Family
ID=38656414
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009507984A Active JP5158607B2 (ja) | 2006-04-27 | 2007-04-27 | 耐故障性非同期回路 |
Country Status (4)
Country | Link |
---|---|
EP (1) | EP2020085B1 (ja) |
JP (1) | JP5158607B2 (ja) |
KR (1) | KR101060270B1 (ja) |
WO (1) | WO2007127917A2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7504851B2 (en) | 2006-04-27 | 2009-03-17 | Achronix Semiconductor Corporation | Fault tolerant asynchronous circuits |
US7505304B2 (en) | 2006-04-27 | 2009-03-17 | Achronix Semiconductor Corporation | Fault tolerant asynchronous circuits |
JP5728787B2 (ja) * | 2010-06-11 | 2015-06-03 | 国立大学法人京都工芸繊維大学 | フリップフロップ回路、半導体装置および電子機器 |
FR2998688B1 (fr) * | 2012-11-29 | 2014-12-26 | Electricite De France | Procede de durcissement logique par partitionnement d'un circuit electronique |
JP6310933B2 (ja) * | 2013-10-16 | 2018-04-11 | 株式会社日立製作所 | 半導体装置 |
CN109991531B (zh) * | 2019-03-28 | 2021-12-24 | 西北核技术研究所 | 低概率条件下大气中子单粒子效应截面测量方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4785204A (en) * | 1985-06-21 | 1988-11-15 | Mitsubishi Denki Kabushiki Kaisha | Coincidence element and a data transmission path |
WO2005008672A2 (en) * | 2003-07-14 | 2005-01-27 | Fulcrum Microsystems, Inc. | Asynchronous static random access memory |
US7157934B2 (en) * | 2003-08-19 | 2007-01-02 | Cornell Research Foundation, Inc. | Programmable asynchronous pipeline arrays |
US7721183B2 (en) * | 2004-08-30 | 2010-05-18 | California Institute Of Technology | Method and apparatus for providing SEU-tolerant circuits |
US7301362B2 (en) * | 2005-03-14 | 2007-11-27 | California Institute Of Technology | Duplicated double checking production rule set for fault-tolerant electronics |
-
2007
- 2007-04-27 KR KR1020087029014A patent/KR101060270B1/ko active IP Right Grant
- 2007-04-27 WO PCT/US2007/067622 patent/WO2007127917A2/en active Application Filing
- 2007-04-27 JP JP2009507984A patent/JP5158607B2/ja active Active
- 2007-04-27 EP EP07761447.7A patent/EP2020085B1/en active Active
Also Published As
Publication number | Publication date |
---|---|
WO2007127917A2 (en) | 2007-11-08 |
KR101060270B1 (ko) | 2011-08-29 |
WO2007127917A3 (en) | 2008-07-24 |
EP2020085B1 (en) | 2017-11-08 |
JP2009538549A (ja) | 2009-11-05 |
KR20090003367A (ko) | 2009-01-09 |
EP2020085A4 (en) | 2011-04-27 |
EP2020085A2 (en) | 2009-02-04 |
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Date | Code | Title | Description |
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RD01 | Notification of change of attorney |
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R150 | Certificate of patent or registration of utility model |
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