JP5157587B2 - 多層配線基板の製造方法 - Google Patents

多層配線基板の製造方法 Download PDF

Info

Publication number
JP5157587B2
JP5157587B2 JP2008090233A JP2008090233A JP5157587B2 JP 5157587 B2 JP5157587 B2 JP 5157587B2 JP 2008090233 A JP2008090233 A JP 2008090233A JP 2008090233 A JP2008090233 A JP 2008090233A JP 5157587 B2 JP5157587 B2 JP 5157587B2
Authority
JP
Japan
Prior art keywords
layer
metal plating
wiring board
multilayer wiring
plating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008090233A
Other languages
English (en)
Other versions
JP2009246107A (ja
Inventor
敏之 菱川
聡 秋本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toppan Inc filed Critical Toppan Inc
Priority to JP2008090233A priority Critical patent/JP5157587B2/ja
Publication of JP2009246107A publication Critical patent/JP2009246107A/ja
Application granted granted Critical
Publication of JP5157587B2 publication Critical patent/JP5157587B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、特に基板厚が薄い多層配線基板として好適であり、熱履歴による残留応力が少なく、優れた低反り性を有し、優れた層間接続信頼性および生産性、コスト性に優れた多層配線基板の製造方法に関する。
電子技術の進歩に伴い、電子情報端末の小型化、軽量化、高機能化がますます求められてきており、このため、多層配線基板においても、基板厚が薄い多層配線基板が望まれている。
従来、基板厚を薄くすると、剛性が低いため、熱履歴による残留応力により、反りの問題が発生し、実装不具合や信頼性の低下を引き起こす。
それを改善するために、スティフナーなどの補強板で矯正するなどの取り組みがなされてきたが、コスト高になるなどの問題があった。
以下に参考文献を掲げる。
特許第3180623号公報
本発明は、このような点を鑑みて、特に多層配線基板の高密度化に対応した薄型の基板の際に、スティフナーを用いない場合において優れた低反り性を有し、さらには優れた層間接続信頼性および生産性、コスト性を有する多層配線基板を提供するものである。
上記課題を解決するために為された多層配線基板の製造方法の発明として、請求項1に係る発明は、基板上に半導体配置部と、配線層と、該半導体配置部を囲む金属めっき枠を有する多層配線基板の製造方法であって、基板上の導体層をエッチングして配線層及び金属めっき枠パターンを形成する工程と、配線層及び金属めっき枠パターン上に金属めっき層を積層する工程とを有する多層配線基板の製造方法である。
また、請求項2に係る発明は、前記配線パターン及び金属めっき枠パターン上に金属めっき層を積層する工程において、配線パターン上の所定の部位にソルダーレジストを形成する工程を有することを特徴とする請求項1に記載の多層配線基板の製造方法である。
本発明の多層配線基板の製造方法によれば、多層配線基板表面に剛性を強化する金属めっき枠を形成することにより、高温時の熱履歴により発生した応力を、効果的に緩和させることができる。従って、加熱処理時の残留応力を少なくすることが可能となり、その結果、優れた低反り性を有する。また、金属めっき枠は、配線層形成工程において同時に形成することができる。以上から、優れた層間接続信頼性および生産性、コスト性に優れ、配線の高密度化に対応した多層配線基板を提供することができる。
図1は、本発明の多層配線基板の構造の一実施例を表す側断面の模式図である。
本発明の多層配線基板は、当該基板の最外層表面に、半導体配置部7を囲むように、金属めっき枠4が形成されている。半導体配置部には、配線層5が形成され、配線層には半導体と接続するバンプ等を含む。図2には半導体を図1の多層配線基板に実装した半導体パッケージの例を示した。図2の構成例では、バンプ10を介してフリップチップ方式にて電気的に接続し、半導体と基板との間にアンダーフィル11を充填している。このように基板に半導体チップを直接実装する場合、前述のように高温時の熱履歴により応力が生じる。特に、基板厚の薄い基板では、剛性が低いために反りが生じやすい。
そこで本発明の多層配線基板では、半導体配置部と同一側の基板表面でその周囲に金属めっき枠4を配置する構成とすることで、上記課題を解決した。このような構成とすることにより、半導体を実装した際、金属めっき枠で半導体を囲むことになり、半導体周辺の基板の剛性が向上し、変形が抑制されるため、基板の反りを低減することができる。
金属めっき枠厚み8は、特に限定されるものではないが、厚みが薄くなると、剛性の効果が低減されることから、2μm以上が望ましい。
金属めっき枠4の幅は、特に限定されるものではないが、幅が狭くなると、剛性の効果が低減されることから、2mm以上が望ましい。
金属めっき枠4は、後述のように、一層又は複数の金属めっき層で構成されている。金属めっき枠の形状は、反りを低減させるために向上させるものであれば特に制限はなく、半導体の形状、配置等に合わせて任意に設計することが可能である。
金属めっき枠4の一層目のめっき層2は、その上層の二層目のめっき層3の下地層とすることができる。具体的にはニッケルめっきであることが好ましい。理由としては、上層に金めっきをする場合に下層の銅箔と合金を形成することを防止することができる点、一般的な方法で無電解めっきすることができる点が挙げられる。
二層目のめっき層3は、金めっき等を用いることにより、耐薬品性等の化学的特性を向上させることができる。また、膜厚を大きくすることにより、基板の剛性をあげて、さらに反りの低減を図ることもできる。二層よりもさらに多くの層を形成する場合には、耐薬品性のある金めっき層は最外層に形成することが好ましい。これ以外の積層構成としては、例えば、一層目に下地層として無電解銅めっき層を形成し、二層目に電解銅めっき層を形成しても良い。
また、金属めっき層の下層に、銅箔等の導体層5からなる金属めっき枠パターン6が形成されていても良い。この場合は配線層についても導体層からなり、半導体と接続するためのバンプ等のソルダーレジストの開口部のみに金属めっき枠と同様、金属めっき層を形成された構成とすることができる。
多層配線基板1の厚みは、特に限定されるものではないが、基板が厚くなると、金属めっき枠による剛性の効果が低減されるため、500μm以下が望ましい。
次に、本発明の多層配線基板の製造方法について説明する。
本発明の多層配線基板の製造方法には、公知の製造プロセスを用いることができる。具体的には、サブトラクティブ法、アディティブ法、セミアディティブ法等である。いずれにしても、配線層の形成工程と同時に、金属めっき枠又は金属めっき枠パターンを形成することを特徴とする。
サブトラクティブ法では、金属箔(銅箔)が有する絶縁層にスルーホール等を形成した後、エッチング等により、配線層および金属めっき枠パターンを形成する。次に、無電解めっき又は電解めっきにより金属めっき枠を形成する。配線層にめっき層を形成しない場合には、めっき工程の前に、配線層の所定の個所にソルダーレジストを被覆しても良い。以上の工程で配線層と、金属めっき枠を形成することができる。
アディティブ法の例としては、配線層及び金属枠の領域以外にレジストパターンを形成し、次に無電解めっき工程で導体層を形成し、配線層及び金属めっき枠の一層目のめっき層を形成することができる。次に、無電解めっき又は電解めっきにより金属めっき枠の二層目のめっき層を形成することができる。配線層にめっき層を形成しない場合には、めっき工程の前に、配線層の所定の個所にソルダーレジストを被覆しても良い。以上の工程で配線層と、金属めっき枠を形成することができる。
セミアディティブ法の例としては、無電解めっきにより下地層を形成した後、配線層及び金属枠の領域以外にレジストパターンを形成し、次に電解めっき工程により導体層を形成した後、レジストパターン及び配線層及び金属めっき枠パターンの領域以外の下地層を除去する。次に、無電解めっき又は電解めっきにより金属めっき枠を形成する。配線層にめっき層を形成しない場合には、めっき工程の前に、配線層の所定の個所にソルダーレジストを被覆しても良い。以上の工程で配線層と、金属めっき枠を形成することができる。
上記工程では、基本的に配線層と、金属めっき枠を同じ工程で形成していることから、その膜厚も同じものとなる。ここで金属めっき枠の膜厚を大きくする場合には、配線層を半導体と接続するバンプ等の所定の部位を除いてソルダーレジストで覆った後に、めっきすることにより、膜厚を大きくすることができる。めっきは無電解めっきおよび電解めっきいずれも可能である。
本発明における多層配線基板の用途としては、特に限定されるものではないが、熱履歴による残留応力を低減できるため高信頼性を有することから、例えば、半導体搭載用、または半導体搭載用インターポーザー用途に最適である。
以下、実施例に基づき本発明をさらに具体的に説明する。
(実施例1)
両面に銅箔が設けられたガラス・エポキシ基板の所定箇所に、両面の導通をはかるためのスルーホール用貫通孔をドリルにより開口した。次に得られたガラス・エポキシ基板に無電解めっき法及び電解めっき法により導体層を形成した。ガラス・エポキシ基板の両面の銅層表面にドライフィルムレジストを貼り付け、露光、現像、エッチングにより配線を形成し、コア層を得た。
次に、得られた基板にプリプレグと銅箔を組み合わせて積層し、積層された基板に、層間導通をはかるため、レーザを用いて表層と内層とを接続するビアを開け、得られたガラス・エポキシ基板に無電解めっき法、電解めっき法により導体層を形成した。更に、上記積層工程を同様に再度、繰り返し、積層された最外層の配線部の上に、ドライフィルムレジストを貼り付け、前記同様に露光、現像、エッチングにより配線層と、半導体チップ搭載側には金属めっき枠パターンを形成した。
その後、実装に必要な開口部及び金属めっき枠パターンを除き、露出している配線パターン上にソルダーレジストを形成した。そして、その開口部と金属めっき枠パターンに無電解めっき法により厚み4umのニッケルめっき層を形成し、次いで無電解めっき法により金めっき層を形成し、図1のように半導体チップを搭載可能な基板厚260umの多層配線基板を得た。
(実施例2)
前記実施例1の製造方法は同様にするが、コア層を厚くして、基板厚320umの多層配線基板を得た。
(実施例3)
前記実施例1の製造方法は同様にするが、コア層を厚くして、基板厚380umの多層配線基板を得た。
(実施例4)
前記実施例1の製造方法は同様にするが、コア層を厚くして、基板厚440umの多層配線基板を得た。
(比較例1)
前記実施例1の製造方法において、金属めっき枠パターンを形成する工程と金属めっき枠パターン上に金属めっきする工程を含んでないこと以外は実施例1と同様の工程で、基板厚260umの多層配線基板を得た。
(比較例2)
コア層を厚くしたこと以外は前記比較例1と同様の工程で基板厚320umの多層配線基板を得た。
(比較例3)
コア層を厚くしたこと以外は前記比較例1と同様の工程で基板厚380umの多層配線基板を得た。
(比較例4)
コア層を厚くしたこと以外は前記比較例1と同様の工程で基板厚440umの多層配線基板を得た。
(反り評価)
実施例1〜4および比較例1〜4によって得られた多層配線基板に対して、実施例1〜4および比較例1〜4によって得られた多層配線基板に対して、85℃、85%の環境下、168時間吸湿前処理を行った後、260℃を10秒以上の条件で3回、リフロー炉に投入し、反り量を測定し表1に記載した。尚、表1に記載の反り量は実施例1〜4および比較例1〜4でそれぞれ5個片用意して、5個片の反り量の平均値とした。
(ビア接続信頼性評価)
実施例1〜4および比較例1〜4でそれぞれ5個片用意して、気漕冷熱衝撃試験を以下の条件、試験条件1:−55℃〜125℃、各30分、1000サイクルで行った。試験終了後、5個片全てで導体回路が断線しなかった場合は○、5個片中、1つでも断線した場合は×として表1に記載した。
表1から明らかなように、実施例1〜4の反り量は比較例1〜4と比較して、反りが低減され、またビア接続信頼性試験後に実施例1〜4では導体回路が断線していないため、実施例1〜4では目的の諸特性、即ち、低反り性、および高い層間の接続信頼性を示した。
以上の結果より、本発明の多層配線基板の製造方法は、熱履歴による残留応力が少なく、優れた低反り性を有し、および優れた層間接続信頼性、かつ、生産性およびコスト性に優れ、配線の高密度化に対応した多層配線基板を提供することが確認された。
本発明の多層配線基板の構造の一実施例を表す側断面の模式図 本発明の半導体パッケージの構造の一実施例を表す側断面の模式図
符号の説明
1…多層配線基板
2…一層目のめっき層(ニッケルめっき)
3…二層目のめっき層(金めっき)
4…金属めっき枠
5…配線層
6…金属めっき枠パターン
7…半導体配置部
8…金属めっき枠厚み
9…半導体
10…バンプ
11…アンダーフィル
12…ソルダーレジスト

Claims (2)

  1. 基板上に半導体配置部と、配線層と、該半導体配置部を囲む金属めっき枠を有する多層配線基板の製造方法であって、基板上の導体層をエッチングして配線層及び金属めっき枠パターンを形成する工程と、配線層及び金属めっき枠パターン上に金属めっき層を積層する工程とを有する多層配線基板の製造方法。
  2. 前記配線層及び金属めっき枠パターン上に金属めっき層を積層する工程において、配線層上の所定の部位にソルダーレジストを形成する工程を有することを特徴とする請求項に記載の多層配線基板の製造方法。
JP2008090233A 2008-03-31 2008-03-31 多層配線基板の製造方法 Expired - Fee Related JP5157587B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008090233A JP5157587B2 (ja) 2008-03-31 2008-03-31 多層配線基板の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008090233A JP5157587B2 (ja) 2008-03-31 2008-03-31 多層配線基板の製造方法

Publications (2)

Publication Number Publication Date
JP2009246107A JP2009246107A (ja) 2009-10-22
JP5157587B2 true JP5157587B2 (ja) 2013-03-06

Family

ID=41307685

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008090233A Expired - Fee Related JP5157587B2 (ja) 2008-03-31 2008-03-31 多層配線基板の製造方法

Country Status (1)

Country Link
JP (1) JP5157587B2 (ja)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000299399A (ja) * 1999-04-12 2000-10-24 Sony Corp 半導体装置
JP4672290B2 (ja) * 2004-06-16 2011-04-20 富士通株式会社 回路基板、パッケージ基板の製造方法及びパッケージ基板
JP4452222B2 (ja) * 2005-09-07 2010-04-21 新光電気工業株式会社 多層配線基板及びその製造方法
JP5144222B2 (ja) * 2007-11-14 2013-02-13 新光電気工業株式会社 配線基板及びその製造方法

Also Published As

Publication number Publication date
JP2009246107A (ja) 2009-10-22

Similar Documents

Publication Publication Date Title
US9363891B2 (en) Printed wiring board and method for manufacturing the same
US8298945B2 (en) Method of manufacturing substrates having asymmetric buildup layers
US9060455B2 (en) Wiring board and method of manufacturing the same
JP3914239B2 (ja) 配線基板および配線基板の製造方法
US8418360B2 (en) Method for manufacturing a printed wiring board
JP4767269B2 (ja) 印刷回路基板の製造方法
JP3849573B2 (ja) 電子装置
JP2005310946A (ja) 半導体装置
JP2013214578A (ja) 配線板及びその製造方法
WO2006082784A1 (ja) 多層プリント配線板
US9392684B2 (en) Wiring substrate and method for manufacturing wiring substrate
JP5625250B2 (ja) 半導体装置
US9736945B2 (en) Printed wiring board
JP2010226075A (ja) 配線板及びその製造方法
JP2014179430A (ja) 半導体素子搭載用多層プリント配線板
JP2013122962A (ja) 配線基板
JP5157587B2 (ja) 多層配線基板の製造方法
JP2013122963A (ja) 配線基板
JP5445007B2 (ja) 回路基板及びその製造方法
JP2013080823A (ja) プリント配線板及びその製造方法
JP5994484B2 (ja) プリント配線板
JP5223973B1 (ja) プリント配線板及びプリント配線板の製造方法
JP5206217B2 (ja) 多層配線基板及びそれを用いた電子装置
KR20100048685A (ko) 인쇄회로기판 및 그 제조방법
JP2006222257A (ja) 配線基板とその製造方法、およびそれを用いた半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110224

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120223

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120621

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120710

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120906

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121113

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121126

R150 Certificate of patent or registration of utility model

Ref document number: 5157587

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151221

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees