JP5150471B2 - Ａｄ変換装置の補正方法、ａｄ変換装置、無線機 - Google Patents

Ａｄ変換装置の補正方法、ａｄ変換装置、無線機 Download PDF

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Description

この発明は、アナログ信号をデジタル信号に変換するＡＤ変換装置の補正方法、ＡＤ変換装置および無線機に関する。
フラッシュ（flash）型に代表される並列型のＡＤ（Analog/Digital）変換装置では、直列に接続された複数のプリアンプ（Pre Amplifier）を前段に配置したコンパレータ（Comparator）を、要求される分解能に応じて並列に配置している。そして、入力するアナログ信号電圧と参照電圧との高低を比較することにより、アナログ信号をデジタル信号に変換して出力する。このようなＡＤ変換装置では、コンパレータやプリアンプのオフセット電圧の存在によりＡＤ変換装置の分解能が低下していた。
このため、初段のプリアンプに対してオフセットの補正を行い、ＡＤ変化の分解能が劣化するのを抑制する方法が提案されている。（例えば、非特許文献１参照）。
"A 1-V 1.25-GS/S 8-Bit Self-Calibrated Flash ADC in 90-nm Digital CMOS",IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-II:EXPRESS BRIEFS, JULY 2008,VOL.55, NO.7, p.668-672.
しかしながら、従来の方法では、初段のプリアンプのオフセット電圧が２段目のプリアンプで増幅される。このため、オフセット電圧の補正に必要な電圧の範囲を広くとる必要がある。その結果、低電源電圧での動作の設計が困難になる。さらに、従来の方法のように、初段のプリアンプのオフセット電圧を補正した場合、インターポレーション技術を用いた並列型ＡＤ変換措置では、補間電圧の残留オフセットを補正することができない。
上記に鑑み、本発明は、プリアンプのオフセット電圧の補正に必要な電圧が従来よりも低いＡＤ変換装置の補正方法、ＡＤ変換装置および無線機を提供することを目的とする。
本発明の一態様に係るＡＤ変換装置の補正方法は、第１および第２の電圧信号を増幅する第１の増幅部と、第１の増幅部で増幅された第１および第２の電圧信号を増幅する第２の増幅部と、第２の増幅部で増幅された第１および第２の電圧信号を比較する比較部とを備えたＡＤ変換装置の補正方法であって、第２の増幅部の入力端を短絡するステップと、比較部へ入力される第１および第２の電圧信号を比較するステップと、比較部での比較結果に応じて、第２の増幅部の出力電圧を補正するステップと、第１の増幅部の入力端を短絡するステップと、第２の増幅部の入力端の短絡を開放するステップと、比較部へ入力される第１および第２の電圧信号を比較するステップと、比較部での比較結果に応じて、第１の増幅部の出力電圧を補正するステップとを具備する。
本発明の一態様に係るＡＤ変換装置は、第１および第２の電圧信号を増幅する第１の増幅部と、第１の増幅部で増幅された第１および第２の電圧信号を増幅する第２の増幅部と、第２の増幅部で増幅された第１および第２の電圧信号を比較する第１の比較部と、第１の増幅部の入力端を短絡する第１のスイッチと、第２の増幅部の入力端を短絡する第２のスイッチと、第２のスイッチを閉じた状態で、第１の比較部の比較結果に応じて、第２の増幅部の出力電圧を補正する第１の補正部と、第１のスイッチを閉じ、かつ第２のスイッチを開いた状態で、第１の比較部の比較結果に応じて、第１の増幅部の出力電圧を補正する第２の補正部とを具備する。
本発明の一態様に係る無線機は、無線信号を受信する受信部と、受信部で受信した無線信号を第１および第２の電圧信号からなるベースバンド信号に変換する変換部と、変換部で変換した第１および第２の電圧信号を増幅する第１の増幅部と、第１の増幅部で増幅された第１および第２の電圧信号を増幅する第２の増幅部と、第２の増幅部で増幅された第１および第２の電圧信号を比較してデジタル信号を生成する比較部と、第１の増幅部の入力端を短絡する第１のスイッチと、第２の増幅部の入力端を短絡する第２のスイッチと、第２のスイッチを閉じた状態で、比較部の比較結果に応じて、第２の増幅部の出力電圧を補正する第１の補正部と、第１のスイッチを閉じ、かつ第２のスイッチを開いた状態で、比較部の比較結果に応じて、第１の増幅部の出力電圧を補正する第２の補正部と、第１の比較部からのデジタル信号を復調する信号処理部とを具備する。
本発明によれば、プリアンプのオフセット電圧の補正に必要な電圧が従来よりも低いＡＤ変換装置の補正方法、ＡＤ変換装置および無線機を提供できる。
以下、図面を参照して、本発明の実施形態を詳細に説明する。
（第１の実施形態）
図１は、第１の実施形態に係るＡＤ変換装置１の構成の一例を示した図である。第１の実施形態に係るＡＤ変換装置１は、インターポレーション技術を用いた並列型ＡＤ変換装置である。
図１に示すように、この実施形態のＡＤ変換装置１は、直列に接続されたプリアンプ１２、プリアンプ３２およびコンパレータ６１と（第１のＡＤ変換部）、同じく直列に接続されたプリアンプ２２、プリアンプ４２およびコンパレータ６２と（第２のＡＤ変換部）、同じく直列に接続されたプリアンプ５２およびコンパレータ６３と（第３のＡＤ変換部）とを有する。
初めに、第１のＡＤ変換部の構成について説明する。
プリアンプ１２の入力端ａ１、ｂ１（以下、単に入力ａ１、ｂ１と称する）には、それぞれ端子Ａ、Ｂが接続される。プリアンプ１２の入力ａ１、ｂ１には、それぞれを電源Ｖｃｃに短絡するスイッチ１１ｂ、１１ｃおよびプリアンプ１２の入力ａ１、ｂ１を短絡するスイッチ１１ａが接続される。プリアンプ１２の出力端ｃ１、ｄ１（以下、単に出力ｃ１、ｄ１と称する）は、プリアンプ３２の入力端ａ３、ｂ３（以下、単に入力ａ３、ｂ３と称する）と接続される。また、プリアンプ３２の入力ａ３、ｂ３には、それぞれを短絡するスイッチ３１ａが接続される。
プリアンプ３２の出力端ｃ３、ｄ３（以下、単に出力ｃ３、ｄ３と称する）は、コンパレータ６１の入力と接続される。コンパレータ６１の出力は、端子Ｅおよびレジスタ１４、３４の入力と接続される。レジスタ１４、３４の出力は、それぞれ電流出力型ＤＡ（Digital/Analog）変換器であるＤＡＣ１３、３３の入力と接続される。ＤＡＣ１３の出力は、プリアンプ１２の出力ｃ１、ｄ１と接続される。また、ＤＡＣ３３の出力は、プリアンプ３２のｃ３、ｄ３と接続される。すなわち、コンパレータ６１の出力は、プリアンプ１２の出力ｃ１、ｄ１およびプリアンプ３２のｃ３、ｄ３にフィードバックされる。
次に、第２のＡＤ変換部の構成について説明する。
第２のＡＤ変換部の構成は、第１の変換部の構成と略同じである。すなわち、プリアンプ２２、４２およびコンパレータ６１は、それぞれプリアンプ１２、３２およびコンパレータ６２に対応する。スイッチ２１ａないし２１ｃおよびスイッチ４１ａは、スイッチ１１ａないし１１ｃおよび３１ａに対応する。レジスタ２４、４４およびＤＡＣ２３、４３は、それぞれレジスタ１４、３４およびＤＡＣ１３、３３に対応する。
なお、プリアンプ２２の入力ａ２、ｂ２が、それぞれ端子Ｃ、Ｄと接続されている点およびコンパレータ６２の出力が端子Ｆと接続されている点が、第１のＡＤ変換部と異なる。
次に、第３のＡＤ変換部の構成について説明する。
プリアンプ５２の入力端ａ５、ｂ５（以下、単に入力ａ５、ｂ５と称する）は、それぞれ抵抗Ｒ１、Ｒ２および抵抗Ｒ３、Ｒ４を介して、プリアンプ１２の出力ａ１、ｂ１およびプリアンプ２２の出力ａ２、ｂ２と接続される。プリアンプ５２の出力端ｃ５、ｄ５（以下、単に出力ｃ５、ｄ５と称する）は、コンパレータ６３の入力と接続される。コンパレータ６３の出力は、端子Ｇおよびレジスタ５４の入力と接続される。レジスタ５４の出力は、電流出力型ＤＡ変換器であるＤＡＣ５３の入力と接続される。ＤＡＣ５３の出力は、プリアンプ５２の出力ｃ５、ｄ５と接続される。すなわち、コンパレータ６３の出力結果は、プリアンプ５２の出力ｃ５、ｄ５にフィードバックされる。なお、抗Ｒ１、Ｒ２および抵抗Ｒ３、Ｒ４は、それぞれ第１および第２の生成部を構成する。
スイッチ制御部７１は、すべてのスイッチ１１ａないしスイッチ１１ｃ、スイッチ２１ａないし２１ｃ、３１ａ、４１ａのオン／オフ（開閉）動作を制御する。制御信号生成部７２は、すべてのレジスタ１４、２４、３４、４４、５４およびコンパレータ６１ないし６３へ制御信号を入力し、その動作を制御する。
ここで、プリアンプ１２、３２、２２、４２および５２は、それぞれ第１ないし第５の増幅部を構成する。コンパレータ６１ないし６３は、それぞれ第１ないし第３の比較部を構成する。スイッチ１１ａ、３１ａ、２１ａおよび４１ａは、それぞれ第１ないし第４のスイッチを構成する。
ＤＡＣ３３およびレジスタ３４は、第１の補正部を構成する。ＤＡＣ１３およびレジスタ１４は、第２の補正部を構成する。ＤＡＣ４３およびレジスタ４４は、第３の補正部を構成する。ＤＡＣ２３およびレジスタ２４は、第４の補正部を構成する。ＤＡＣ５３およびレジスタ５４は、第５の補正部を構成する。
また、ＤＡＣ３３、１３、４３、２３および５３は、それぞれ第１ないし第５の電流供給部を構成する。レジスタ３４、１４、４４、２４および５４は、それぞれ第１ないし第５の制御部を構成する。
次に各構成要件の動作について説明する。
初めに、第１にＡＤ変換部の動作について説明する。
端子ＡないしＤには、それぞれアナログ信号の正信号（非反転信号）、負信号（反転信号）が入力される。なお、端子ＡないしＤに入力されるアナログ信号は、それぞれ第１ないし第４の電圧信号を構成する。
プリアンプ１２は、端子Ａ、Ｂに入力されたアナログ信号を増幅する。プリアンプ３２は、プリアンプ１２で増幅されたアナログ信号を増幅する。なお、プリアンプ１２、３２の増幅利得はそれぞれＡとする。
コンパレータ６１は、プリアンプ３２からのアナログ信号の正出力ｃ３のグランド（ＧＮＤ）に対する電圧と負出力ｄ３のグランドに対する電圧とを比較する。コンパレータ６１は、比較結果に応じてレジスタ１４、３４および端子Ｅへデジタル信号（Ｈｉｇｈ信号、Ｌｏｗ信号）を入力する。
レジスタ１４、３４は、それぞれコンパレータ６１からの入力信号および制御信号生成部７２からの信号に応じてＤＡＣ１３、３３を制御する。ＤＡＣ１３、３３は、それぞれレジスタ１４、３４からの入力信号により、プリアンプ１２、３２の出力ｃ１、ｄ１、ｃ３、ｄ３の電圧を補正する。第２のＡＤ変換部の動作については、第１のＡＤ変換部の動作と同様であるため重複した説明を省略する。
第３のＡＤ変換部について説明する。
プリアンプ５２は、抵抗Ｒ１、Ｒ２との接続点および抵抗Ｒ３、Ｒ４との接続点での中間の電圧信号（補間信号）を増幅する。プリアンプ５２の増幅利得はＡとする。なお、抵抗Ｒ１ないしＲ４の抵抗値は、プリアンプ１２、２２、３２、４２および５２の負荷抵抗の抵抗値より十分大きい値であるとする。このため、抵抗Ｒ１ないしＲ４を流れる電流は、プリアンプ１２、２２、３２、４２および５２を流れる電流に比べて十分に小さく無視できる。
コンパレータ６３は、プリアンプ５２からのアナログ信号の正出力ｃ５のグランドに対する電圧と負出力ｄ５のグランドに対する電圧とを比較する。コンパレータ６３は、比較結果に応じてレジスタ５４および端子Ｇへデジタル信号を入力する。
レジスタ５４は、コンパレータ６３からの入力信号および制御信号生成部７２からの制御信号に応じてＤＡＣ５３へ信号を入力する。ＤＡＣ５３は、レジスタ５４からの入力信号により、プリアンプ５２の出力ｃ５、ｄ５の電圧を補正する。
（プリアンプ、ＤＡＣの説明）
図２は、プリアンプ３２、ＤＡＣ３３の構成の一例を示した図である。
プリアンプ３２は、電流源Ｉと２つのトランジスタＴｒａ、Ｔｒｂからなる差動対および負荷抵抗Ｒａ、Ｒｂで構成される。負荷抵抗Ｒａ、Ｒｂの抵抗値はＲとする。
ＤＡＣ３３は、電流源Ｉ１ないしＩＮと、スイッチＳ１ないしＳＮとを具備する（Ｎは、正の整数）。スイッチＳ１ないしＳＮの一端は、プリアンプ３２の正出力ｃ３または負出力ｄ３に選択可能に接続されている。
スイッチＳ１ないしＳＮの他端は、電流源Ｉ１ないしＩＮに接続されている（Ｎは、正の整数）。スイッチＳ１ないしＳＮは、レジスタ３４からの入力信号に応じて、上記一端をプリアンプ３２の正出力ｃ３または負出力ｄ３に短絡する（Ｎは、正の整数）。
電流源Ｉ１ないしＩＮは、電流値がバイナリで重み付けされている。単位電流をＩとすると、電流源Ｉ１ないしＩＮの電流値はＩ、２Ｉ、４Ｉ…２Ｎ−１となる。ここで、電流源ＩＮは、最上位ビット（ＭＳＢ）に対応する。また、電流源Ｉ１は、最下位ビット（ＬＳＢ）に対応する。
プリアンプ１２、２２、４２、５２およびＤＡＣ１３、２３、４３、５３の構成については、プリアンプ３２およびＤＡＣ３３の構成と同じであるため重複した説明を省略する。
（レジスタの説明）
図３は、レジスタ３４の構成の一例を示した図である。レジスタ３４は、Ｄ型フリップフロップ（以下、ＦＦと称する）Ｑ１ないしＱＮを具備する（Ｎは、正の整数）。ＦＦＱＮは、最上位ビットに対応する。ＦＦＱ１は、最下位ビットに対応する。
端子Ｋには、制御信号生成部７２からリセット（Reset）信号が入力される。制御信号生成部７２からレジスタ３４にリセット信号が入力されると、ＤＡＣ３３のスイッチＳＮの一端がプリアンプ３２の正出力ｃ３に接続される。また、ＤＡＣ３３のスイッチＳ１ないしＳＮ−１の一端がプリアンプ３２の負出力ｄ３に接続される。
端子Ｌには、コンパレータ６１からＬｏｗ信号またはＨｉｇｈ信号が入力される。ＦＦＱ１ないしＱＮは、制御信号生成部７２からの入力信号ＣＮないしＣ１およびコンパレータ６１からのＬｏｗ信号またはＨｉｇｈ信号に応じて、ＤＡＣ３３のスイッチＳ１ないしＳＮの接続先を制御する。
制御信号生成部７２からＨｉｇｈ信号がＦＦＱＫ(１≦Ｋ≦Ｎ：Ｎは正の整数)のＰＳに入力されると、ＤＡＣ３３のスイッチＳＫの一端がプリアンプ３２の正出力ｃ３に接続される。このとき、コンパレータ６１からＨｉｇｈ信号が入力されれば、ＤＡＣ３３のスイッチＳＫ＋１の一端がプリアンプ３２の正出力ｃ３に接続される。コンパレータ６１からＬｏｗ信号が入力されれば、ＤＡＣ３３のスイッチＳＫ＋１の一端がプリアンプ３２の負出力ｄ３に接続される。また、上述した動作により決定されたスイッチＳ１ないしＳＮの接続状態は、リセット信号が入力されるまで保持される。
レジスタ１４、２４、４４および５４の構成については、レジスタ３４の構成と同じであるため重複した説明を省略する。
（コンパレータの説明）
図４は、コンパレータ６１の構成の一例を示した図である。端子Ｈには、制御信号生成部７２から制御信号が入力される。端子Ｈに制御信号が入力されると、コンパレータ６１は、プリアンプ３２からの出力ｃ３、ｄ３の電圧を比較する。
正出力ｃ３の電圧が負出力ｄ３の電圧より高い場合、コンパレータ６１は、端子ＩからＬｏｗ信号を出力する。負出力ｄ３の電圧が正出力ｃ３の電圧より高い場合、コンパレータ６１は、端子ＨからＨｉｇｈ信号を出力する。コンパレータ６２、６３の構成については、コンパレータ６１の構成と同じであるため重複した説明を省略する。
（オフセット電圧の補正の説明）
図５は、オフセット電圧の補正について説明するための図である。図５は、プリアンプ１２、２２、３２、４２および５２の正入力（非反転入力）と負入力（反転入力）とを接続し、同電位にした場合におけるプリアンプ１２、２２、３２、４２、５２の出力オフセット電圧Ｖｏｆｆ１ないしＶｏｆｆ５およびコンパレータ６１、６２、６３の端子ＡないしＤにおける入力換算オフセット電圧Ｖｏｆｆ１１ないしＶｏｆｆ１３を図示している。
この図５では、スイッチ制御部７１および制御信号生成部７２の図示を省略している。その他の構成要素については、図１で説明したので同一の構成要素には同一の符号を付して重複した説明を省略する。ここでは、図１および図５を用いて、オフセット電圧の補正について説明する
スイッチ３１ａをオンしてプリアンプ３２の入力ａ３と負入力ｂ３とを短絡する。すると、プリアンプ１２の出力オフセット電圧Ｖｏｆｆ１は０となる。このため、プリアンプ３２の出力オフセット電圧Ｖ１は、以下の（１）式で表わされる。
Ｖ１＝Ｖｏｆｆ３＋Ｖｏｆｆ１１…（１）
次に、制御信号生成部７２は、レジスタ３４をリセットし、レジスタ３４の最上位ビットに対応するＦＦＱＮへ制御信号を入力する。このとき、ＤＡＣ３３の最上位ビットの電流源ＩＮの電流２Ｎ−１Ｉは、図２に示すプリアンプ３２の正出力ｃ３側の負荷抵抗Ｒａに流れる。このため、プリアンプ３２の正出力ｃ３の電圧は、２Ｎ−１ＩＲだけ降下する。
一方、ＤＡＣ３３の最上位ビット以外の電流源ＩＮ−１ないしＩ１の電流２Ｎ−２ＩないしＩは、プリアンプ３２の負出力ｄ３側の負荷抵抗Ｒｂに流れる。このため、プリアンプ３２の正出力ｃ３の電圧は、２Ｎ−２ＩＲだけ降下する。その結果、プリアンプ３２の出力オフセット電圧Ｖ２は、以下の（２）式で表わされる。
Ｖ２＝Ｖｏｆｆ３＋Ｖｏｆｆ１１＋ＩＲ…（２）
次に、プリアンプ３２の正出力ｃ３の電圧と負出力ｄ３の電圧との比較結果に応じて、Ｈｉｇｈ信号またはＬｏｗ信号をレジスタ３４へ入力する。プリアンプ３２の正出力ｃ３の電圧が負出力ｄ３の電圧より高いときは、Ｌｏｗ信号がレジスタ３４へ入力される。また、プリアンプ３２の負出力ｄ３の電圧が正出力ｃ３の電圧より高いときは、Ｈｉｇｈ信号がレジスタ３４へ入力される。
次に、制御信号生成部７２は、レジスタ３４のＦＦＱＮへ入力していた制御信号をオフし、レジスタ３４のＦＦＱＮ−１へ制御信号を入力する。このとき、コンパレータ６１からＨｉｇｈ信号が入力された場合、ＤＡＣ３３のスイッチＳＮの接続先は、プリアンプ３２の正出力ｃ３のままである。一方、コンパレータ６１からＬｏｗ信号が入力された場合、ＤＡＣ３３のスイッチＳＮの接続先は、プリアンプ３２の負出力ｄ３となる。
次に、制御信号生成部７２は、ＤＡＣ３３のスイッチＳＮ−１が切り替えられ、最上位から２ビット目の電流源ＩＮ−１の電流２Ｎ−２Ｉを、プリアンプ３２の正出力ｃ３側の抵抗Ｒａに流す。以上の動作を、ＤＡＣ３３の最上位ビットから最下位ビットまで行う。最終的に、制御信号生成部７２からレジスタ３４のＦＦＱ１のＣＬＫへＨｉｇｈ信号が入力されると、最下位ビットに対応するスイッチＳ１の接続先がレジスタ３４に記憶される。
このように、コンパレータ６１からレジスタ３４へＨｉｇｈ信号が入力された場合は、プリアンプ３２の出力オフセット電圧Ｖｏｆｆ３＋Ｖｏｆｆ１１が正の値であると判断する。そして、プリアンプ３２の正出力ｃ３側の抵抗Ｒａに流す電流を増やし、オフセット電圧Ｖｏｆｆ３＋Ｖｏｆｆ１１を段階的に降下させる。
また、コンパレータ６１からレジスタ３４へＬｏｗ信号が入力された場合は、プリアンプ３２の出力オフセット電圧Ｖｏｆｆ３＋Ｖｏｆｆ１１が負の値であると判断する。そして、プリアンプ３２の負出力ｄ３側の抵抗Ｒｂに流す電流を増やし、オフセット電圧Ｖｏｆｆ３＋Ｖｏｆｆ１１を段階的に上昇させる。
ＤＡＣ３３が具備する電流源ＩＮないしＩ１は、電流値がバイナリで重み付けされている。このため、ある任意のビットＢｋ(１≦ｋ≦Ｎ)においてプリアンプ３２の抵抗Ｒａ、Ｒｂに流れる電流値は、ビットＢｋよりも下位のビットＢｋ−１ないしＢ１においてプリアンプ３２の抵抗Ｒａ、Ｒｂに流れる電流値を総和した値よりも大きい。その結果、プリアンプ３２の出力オフセット電圧Ｖｏｆｆ３＋Ｖｏｆｆ１１を低減できる。
また、スイッチ１１ａないし１１ｃをオンしたまま、スイッチ３１ａをオフする。この場合、プリアンプ１２の出力オフセット電圧はＶｏｆｆ１となる。
このオフセット電圧Ｖｏｆｆ１をプリアンプ３２、コンパレータ６１、レジスタ１４およびＤＡＣ１３を用いて、オフセット電圧Ｖ１を補正したときと同様にして逐次比較的に補正する。プリアンプ３２とコンパレータ６１を一つのコンパレータとみなせば、プリアンプ３２とコンパレータ６１の出力オフセット電圧は０とみなせるので、オフセット電圧Ｖｏｆｆ１だけを低減できる。
また、プリアンプ２２、プリアンプ４２およびプリアンプ５２の出力オフセット電圧についても同様の動作により低減できる。
（ＡＤ変換装置１の動作）
次に、この第１の実施形態に係るＡＤ変換装置１の動作について説明する。
図６は、第１の実施形態に係るＡＤ変換装置１の動作を示したフローチャートである。
スイッチ制御部７１は、スイッチ１１ａないし１１ｃをオンする。同様に、スイッチ制御部７１は、スイッチ２１ａないし２１ｃ、スイッチ３１ａおよびスイッチ４１ａをそれぞれオンする。制御信号生成部７２は、レジスタ３４、４４および５４へリセット信号を入力する（ステップＳ１１）。
次に、制御信号生成部７２は、レジスタ３４、４４および５４に対して制御信号を入力しオフセット電圧を補正する。制御信号生成部７２は、レジスタ３４、４４および５４がそれぞれ具備する最上位ビットに対応するＦＦＱＮへ制御信号を入力する（ステップＳ１２）。
制御信号生成部７２は、コンパレータ６１ないし６３へ制御信号を入力する。コンパレータ６１ないしコンパレータ６３は、プリアンプ３２、４２および５２の正出力の電圧と負入力の電圧とを比較する。コンパレータ６１ないしコンパレータ６３は、比較結果に応じてＨｉｇ信号またはＬｏｗ信号を、それぞれレジスタ３４、４４および５４へ入力する（ステップＳ１３）。
コンパレータ６１ないし６３からＨｉｇｈ信号が入力された場合、レジスタ３４、４４および５４は、ＤＡＣ３３、４３および５３のスイッチＳＮを制御して、電流源ＩＮを正出力ｃ３ないしｃ５へそれぞれ短絡する（ステップＳ１４）。
コンパレータ６１ないし６３からＬｏｗ信号が入力された場合、レジスタ３４、４４および５４は、ＤＡＣ３３、４３および５３のスイッチＳＮを制御して、電流源ＩＮを負出力ｄ３ないしｄ５へそれぞれ短絡する（ステップＳ１５）。
制御信号生成部７２は、最下位ビットまで上記動作を繰り返す（ステップＳ１６のＮｏ）。
スイッチ制御部７１は、スイッチ３１ａ、４１ａをオフする（なお、このタイミングで、スイッチ１１ａないし１１ｃをオンするようにしても良い）。制御信号生成部７２は、レジスタ１４および２４へリセット信号を入力する（ステップＳ１７）。
次に、制御信号生成部７２は、レジスタ１４および２４に対して制御信号を入力し、オフセット電圧を補正する。制御信号生成部７２は、レジスタ１４および２４がそれぞれ具備する最上位ビット（bit）に対応するＦＦＱＮへ制御信号を入力する（ステップＳ１８）。
制御信号生成部７２は、コンパレータ６１、６３へ制御信号を入力する。コンパレータ６１、６３は、正出力の電圧と負入力の電圧とを比較する。コンパレータ６１、６３は、比較結果に応じてＨｉｇｈ信号またはＬｏｗ信号のいずれかを、それぞれレジスタ１４および２４へ入力する（ステップＳ１９）。
レジスタ１４および２４は、コンパレータ６１および６３からＨｉｇｈ信号が入力された場合、ＤＡＣ１３および２３のスイッチＳＮを制御して、電流源ＩＮを正出力ｃ１およびｃ２へそれぞれ短絡する（ステップＳ２０）。
レジスタ１４および２４は、コンパレータ６１および６３からＬｏｗ信号が入力された場合、ＤＡＣ１３および２３のスイッチＳＮを制御して、電流源ＩＮを負出力ｄ１およびｄ２へそれぞれ短絡する（ステップＳ２１）。
制御信号生成部７２は、最下位ビットまで上記動作を繰り返す（ステップＳ２２のＮｏ）。
なお、プリアンプ３２、４２および５２の出力オフセット電圧の補正は、プリアンプ３２、４２および５２を並列的に行っても良く（パラレル処理）、所定の順序でひとつずつ行っても良い（シリアル処理）。また、プリアンプ１２および２２の出力オフセット電圧の補正についても同様である。
以上のように、第１の実施形態に係るＡＤ変換装置１によれば、プリアンプ１２および２２のオフセット電圧が後段のプリアンプ３２および４２で増幅されることを効果的に抑制できる。さらに、前段のプリアンプ１２、２２のオフセット電圧Ｖｏｆｆ１、Ｖｏｆｆ２が補正されるので、インターポレーション技術を用いた並列型ＡＤ変換措置においても、補間電圧の残留オフセットを補正できる。
また、ＡＤ変換装置１が具備する全てのプリアンプ１２、２２、３２、４２および５２後段のオフセット電圧を低減できるためＡＤ変換の分解能劣化を効果的に抑制できる。
さらに、各プリアンプ１２、２２、３２、４２および５２から出力される差動信号の振幅は、各プリアンプ１２、２２、３２、４２および５２後段で発生するオフセット電圧を補正できる範囲であればよい。このため、従来のＡＤ変換装置に比べ、低電源電圧での動作の設計が比較的容易となる。
なお、この第１の実施形態に係るＡＤ変換装置１は、スイッチ１１ｂ、１１ｃにそれぞれ接続される電源Ｖｃｃの個体差による電圧ばらつきを抑制するため、スイッチ１１ａによりプリアンプ１２の入力ａ１とｂ１とを短絡する構成としている。このように構成することにより、プリアンプ１２の入力ａ１とｂ１とにおける電圧ばらつきを効果的に抑制できる。しかし、スイッチ１１ｂ、１１ｃにそれぞれ接続される電源Ｖｃｃの個体差による電圧ばらつきが小さくオフセット電圧の補正への影響が小さい場合には、スイッチ１１ａを具備しない構成としてもよい。スイッチ２１ａについても同様である。
（第２の実施形態）
第１の実施形態では、電流値をバイナリに重みづけしたＮ個の電流源ＩＮないしＩ１を用いて、オフセット電圧を補正する実施形態について説明した。第１の実施形態では、最下位（ＬＢＳ）ビットに対応する電流値Ｉと各プリアンプが具備する負荷抵抗の抵抗値Ｒとを乗算した電圧ＩＲ以下の電圧については補正されないため残留オフセット電圧が存在する。
この第２の実施形態では、上記残留オフセット電圧を２段目のプリアンプで増幅後に補正することにより、プリアンプ１２およびプリアンプ２２後段に残留するオフセット電圧をさらに低減する実施形態について説明する。
図７は、オフセット電圧の補正について説明するための図である。図７は、図６の動作によりオフセット電圧を補正した後に、各プリアンプ１２、２２、３２、４２および５２の残留オフセット電圧Ｖｏｆｆ１ｒないしＶｏｆｆ５ｒを図示している。なお、残留オフセットＶｏｆｆ１ｒないしＶｏｆｆ５ｒは、Ｖｏｆｆ１ないしＶｏｆｆ５1より小さいものとする。
この図７では、スイッチ制御部７１および制御信号生成部７２の図示を省略している。その他の構成要素については、図１で説明したので同一の構成要素には同一の符号を付して重複した説明を省略する。ここでは、プリアンプ３２の残留オフセット電圧を補正する場合について説明する。
（残留オフセット電圧の補正）
初めに、図６で説明したＳ１１ないしＳ２２の動作（以下、第１の補正動作と称する）を終了させる。このとき、コンパレータ６１からみた端子Ａ、Ｂにおける入力換算オフセット電圧Ｖ３は、Ｖｏｆｆ１ｒがプリアンプ１２で増幅され、Ｖｏｆｆ３ｒがプリアンプ１２およびプリアンプ３２で増幅されることから以下の（３）式で表わされる。
Ｖ３＝（Ｖｏｆｆ１ｒ／Ａ）＋（Ｖｏｆｆ３ｒ／Ａ２）…（３）
次に、ＡＤ変換装置１が具備する各スイッチの状態を第１の補正動作が終了したときと同じ状態、すなわちスイッチ１１ａないし１１ｃおよびスイッチ２１ａないし２１ｃをオン、スイッチ３１ａおよびスイッチ４１ａをオフの状態にする。このとき、プリアンプ３２の残留オフセット電圧Ｖ４は、Ｖｏｆｆ１ｒがプリアンプ３２で増幅されることから、次の（４）式で表わされる。
Ｖ４＝ＡＶｏｆｆ１ｒ＋Ｖｏｆｆ３ｒ…（４）
残留オフセット電圧Ｖ４は、図５で説明したプリアンプ３２のオフセット電圧の補正と同様の動作を行うことにより補正することができる。すなわち、オフセット電圧Ｖ４は、再度図５で説明したプリアンプ３２のオフセット電圧の補正と同じ動作により、ＤＡＣ１３の最小分解能以下に抑制できる。この動作により、プリアンプ１２の入力換算のオフセット電圧ＡＶｏｆｆ１ｒが補正され、プリアンプ３２に新たに発生した残留オフセットＶｏｆｆ３ｒ_２だけが残る。
この残留オフセット電圧Ｖｏｆｆ３ｒ_２をふたたび入力換算した電圧Ｖ５は、以下の（５）式で表わされる。
Ｖ５＝Ｖｏｆｆ３ｒ_２／Ａ２…（５）
ここで、残留オフセット電圧Ｖｏｆｆ３ｒとＶｏｆｆ３ｒ_２は、同程度の電圧値であるとみなせる。このため、図５で説明した動作に比べてオフセット電圧がＶｏｆｆ１ｒ／Ａだけ小さくなる。なお、プリアンプ２２の残留オフセット電圧についても同様に補正できる。
（ＡＤ変換装置２の動作）
次に動作について説明する
図８は、第２の実施形態に係るＡＤ変換装置２の動作を示したフローチャートである。
ＡＤ変換装置２は、第１の補正動作を終了させる（ステップＳ２３）。次に、スイッチ制御部７１は、スイッチ１１ａないし１１ｃおよびスイッチ２１ａないし２１ｃをオン、スイッチ３１ａおよびスイッチ４１ａをオフの状態にする（なお、この状態は、第１の補正動作により実現しているため省略しても良い）。制御信号生成部７２は、レジスタ３４、４４および５４へリセット信号を入力する（ステップＳ２４）。
次に、制御信号生成部７２は、レジスタ３４、４４および５４に対して制御信号を入力し、オフセット電圧を補正する。制御信号生成部７２は、レジスタ３４、４４および５４がそれぞれ具備する最上位ビットに対応するＦＦＱＮへ制御信号を入力する（ステップＳ２５）。
制御信号生成部７２は、コンパレータ６１ないし６３へ制御信号を入力する。コンパレータ６１ないし６３は、正出力の電圧と負入力の電圧とを比較する。コンパレータ６１ないし６３は、比較結果に応じてＨｉｇ信号またはＬｏｗ信号のいずれかを、それぞれレジスタ３４、４４および５４へ入力する（ステップＳ２６）。
レジスタ３４、４４および５４は、コンパレータ６１および６３からＨｉｇｈ信号が入力された場合、ＤＡＣ３３、４３および５３のスイッチＳＮを制御して、電流源ＩＮを正出力ｃ３ないしｃ５へそれぞれ短絡する（ステップＳ２７）。
レジスタ３４、４４および５４は、コンパレータ６１および６３からＬｏｗ信号が入力された場合、ＤＡＣ３３、４３および３のスイッチＳＮを制御して、電流源ＩＮを負出力ｄ３ないしｄ５へそれぞれ短絡する（ステップＳ２８）。
制御信号生成部７２は、最下位ビットまで上記動作を繰り返す（ステップＳ２９のＮｏ）。
なお、第１の実施形態と同様に、プリアンプ３２、４２および５２の出力オフセット電圧の補正は、プリアンプ３２、４２および５２を並列的に行っても良く（パラレル処理）、所定の順序でひとつずつ行っても良い（シリアル処理）。
以上のように、この第２の実施形態に係るＡＤ変換装置２では、図６で説明したオフセット電圧の補正後に、さらにプリアンプ１２およびプリアンプ２２に残留するオフセット電圧を補正する構成とした。このため、オフセット電圧をさらに低減できる。
また、同一のオフセット電圧を補正する場合、ＤＡＣの分解能を低くできる。このため、電流源ＩのトランジスタサイズおよびＤＡＣの回路面積を小さくできる。その他の効果は、第１の実施形態に係るＡＤ変換装置１と同様である。
（第３の実施形態）
図９は、第３の実施形態に係るＡＤ変換装置３の構成を示した図である。第１、第２の実施形態では、ＤＡＣ１３、２３、３３、４３および５３の制御に、レジスタ１４、２４、３４、４４および５４を用いた。この第３の実施形態に係るＡＤ変換装置３では、ＤＡＣ１３、２３、３３、４３および５３の制御に、カウンタ１４Ａ、２４Ａ、３４Ａ、４４Ａおよび５４Ａを用いた実施形態について説明する。
なお、その他の構成要素については、図１で説明したので同一の構成要素に同一の符号を付して重複した説明を省略する。
カウンタ３４Ａは、制御信号生成部７２からリセット信号が入力後、最上位ビットに対応する制御信号が入力されると出力コード０を出力する。カウンタ３４Ａは、制御信号生成部７２から制御信号が入力されるたびに出力コードを1ずつ増加していく。
カウンタ３４Ａの出力コードがＫのとき、ＤＡＣ３３が具備する電流源ＩＫは、プリアンプ３２の正出力ｃ３に接続される。また、それ以外の電流源は、プリアンプ３２の負出力ｄ３に接続される。その結果、プリアンプ３２の正出力ｃ３に２ＫＩの電流が流れる。また、プリアンプ３２の負出力ｄ３に２（Ｎ−Ｋ−１）Ｉの電流が流れる。
カウンタ３４Ａの出力コードが０のとき、プリアンプ３２の負出力ｄ３の電圧は、２（Ｎ−１）ＩＲだけ下がる。このため、プリアンプ３２のオフセット電圧Ｖ６は、以下の（６）式で表わされる。
Ｖ６＝Ｖｏｆｆ３＋Ｖｏｆｆ１１＋２（Ｎ−１）ＩＲ…（６）
（６）式で表わされるプリアンプ３２のオフセット電圧Ｖ６が補正できると仮定すると、Ｖｏｆｆ３＋Ｖｏｆｆ１１の絶対値は、２（Ｎ−１）ＩＲの絶対値より小さい。このため、オフセット電圧Ｖ３の値は、正の値となる。その結果、コンパレータ６１からは、Ｈｉｇｈ信号が出力される。
カウンタ３４Ａからの出力コードが1増えるたびに、プリアンプ３２のオフセット電圧Ｖ３は、２ＩＲずつ降下する。そして、最終的には、プリアンプ３２のオフセット電圧Ｖ３は負の値となる。この場合、コンパレータ６１からは、Ｌｏｗ信号が出力される。
カウンタ３４Ａは、コンパレータ６１からの信号がＨｉｇｈからＬｏｗ、またはＬｏｗからＨｉｇｈへ切り替わった時の出力コードを記憶する。カウンタ３４は、記憶した出力コードを維持する。以上の動作により、プリアンプ３２のオフセット電圧Ｖ３を低減できる。
なお、プリアンプ１２、２２、４２および５２のオフセット電圧についても同様の動作により低減できる。その他の効果については、第１、第２の実施形態と同様である。
（第４の実施形態）
図１０は、第４の実施形態に係る無線機４の構成図である。
無線機４は、アンテナ８１（受信部）、増幅部８２、周波数変換部８３、フィルタ８４、利得可変増幅部８５、ＡＤ変換装置１、８６およびデジタル信号処理回路８７（復調部）を具備する。
アンテナ８１は、アナログ無線信号を受信する。増幅部８２は、アンテナ８１で受信したアナログ信号を増幅する。周波数変換部８３は、増幅部８２で増幅されたアナログ信号を第１および第２の電圧信号からなるベースバンド信号に変換する。フィルタ８４は、周波数変換部８３で変換されたベースバンド信号のうち任意の周波数帯のみを通過させる。すなわち、上記ベースバンド信号に含まれる妨害波を除去する。
利得可変増幅部８５は、フィルタ８４の出力信号を増幅して振幅を一定に保つ。ＡＤ変換装置１は、利得可変増幅部８５からのベースバンド信号をＡＤ変換する。デジタル信号処理回路８７は、ＡＤ変換装置８６からのデジタル変換後の信号をサンプルレート変換、ノイズ除去および復調などのベースバンド信号処理を行う。なお、ＡＤ変換装置１の代わりに、図７で説明したＡＤ変換装置２または図９で説明したＡＤ変換装置３を用いてもよい。
以上のように、この第４に実施形態に係る無線機４は、ＡＤ変換装置として、第１から第３の実施形態で説明したＡＤ変換装置１ないしＡＤ変換装置３のいずれかを具備するようにした。なお、効果については、第１ないし第３の実施形態と同様である。
（比較のための参考例）
図１１は、参考例に係るＡＤ変換装置５の構成の一例を示した図である。なお、図１と同一の構成要素には同一の符号を付して重複した説明を省略する。
ＡＤ変換装置５は、スイッチ１１ａ、２１ａ、プリアンプ１２、２２、３２、４２および５２コンパレータ６１ないし６３を具備する。プリアンプ５２の正負入力には、それぞれプリアンプ１２、２２の正負出力が入力されている。入力された補間電圧は、プリアンプ５２で増幅される。増幅後の補間電圧は、コンパレータ６２へ入力される。
ここで、プリアンプ１２、２２の差動入力間を接続した場合を考える。この場合、プリアンプ３２のオフセット電圧Ｖ７は、プリアンプ１２のオフセットＶｏｆｆ１がプリアンプ３２でＡ倍に増幅されることから、以下の（７）式で表わされる。
Ｖ７＝ＡＶｏｆｆ１＋Ｖｏｆｆ３＋Ｖｏｆｆ１１…（７）
このように、オフセット電圧が増幅されることにより、補正範囲が広がるとプリアンプの出力信号範囲を広げる必要がある。このため、低電圧電源を使用することが困難になる。また、プリアンプの縦列接続数を３段以上とすると、オフセット電圧が後段のプリアンプによりさらに増幅されていく。そして、オフセット電圧によりプリアンプ出力信号が飽和してしまうと通常動作ができない。
一方、（７）式のオフセット電圧をプリアンプ1２の出力に換算すると、プリアンプ３２の差動出力間に存在するオフセット電圧Ｖｏｆｆ３＋Ｖｏｆｆ１１は、プリアンプ３２の利得Ａ分の１となるため、Ｖｏｆｆ１＋（Ｖｏｆｆ３＋Ｖｏｆｆ１１）／Ａとなる。
このオフセット電圧Ｖｏｆｆ１＋（Ｖｏｆｆ３＋Ｖｏｆｆ１１）／Ａをプリアンプ１２の出力で補正するには、プリアンプ１２の出力に電圧−Ｖｏｆｆ１＋（Ｖｏｆｆ３＋Ｖｏｆｆ１１）／Ａを発生させればよい。
同様にして、プリアンプ２２の差動出力間に換算されたオフセット電圧は、Ｖｏｆｆ２＋（Ｖｏｆｆ４＋Ｖｏｆｆ１２）／Ａとなる。
このオフセット電圧Ｖｏｆｆ２＋（Ｖｏｆｆ４＋Ｖｏｆｆ１２）／Ａをプリアンプ２２の出力で補正するには、プリアンプ２２の出力に電圧−Ｖｏｆｆ２＋（Ｖｏｆｆ４＋Ｖｏｆｆ１２）／Ａを発生させればよい。
しかしながら、初段のプリアンプ１２の出力に電圧−Ｖｏｆｆ１＋（Ｖｏｆｆ３＋Ｖｏｆｆ１１）／Ａを発生させてオフセット電圧を補正した場合、Ｖｏｆｆ１は補正されるが、Ｖｏｆｆ３＋Ｖｏｆｆ１１は、プリアンプ３２で増幅された後でキャンセルされる。このため、プリアンプ１２の出力だけを見ると、−（Ｖｏｆｆ３＋Ｖｏｆｆ１１）／Ａの残留オフセット電圧が発生する。
同様に、プリアンプ２２の出力には、−（Ｖｏｆｆ４＋Ｖｏｆｆ１２）／Ａの残留オフセット電圧が発生する。ここで、プリアンプ５２の入力電圧は、プリアンプ１２、２２の出力電圧の平均であるから、−（Ｖｏｆｆ３＋Ｖｏｆｆ４＋Ｖｏｆｆ１１＋Ｖｏｆｆ１２）／２Ａとなる。
つまり、インターポレーション技術を用いた場合、初段のプリアンプ１２、２２のオフセット電圧を補正すると、プリアンプ５２の入力電圧、つまり、インターポレーションした補間電圧にオフセット電圧−（Ｖｏｆｆ３＋Ｖｏｆｆ４＋Ｖｏｆｆ１１＋Ｖｏｆｆ１２）／２Ａが発生する。このため、プリアンプ５２の入力側に発生するオフセット電圧を補正することができない。
この補間電圧に発生するオフセット電圧は、プリアンプ５２後段で補正することは可能である。しかし、プリアンプ５２で増幅されたあとで補正する必要があることから、オフセット電圧の補正範囲を広く取る必要がある。
一方、第１ないし第３の実施形態で説明したＡＤ変換装置１ないし３は、前段のプリアンプ１２、２２のオフセット電圧が後段のプリアンプで増幅されることを効果的に抑制できる。また、プリアンプ５２の入力電圧、つまり、インターポレーションした補間電圧に発生するオフセット電圧についても効果的に低減できる。
（その他の実施形態）
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
第１の実施形態に係るＡＤ変換装置の構成の一例を示した図である。 プリアンプとＤＡＣの構成の一例を示した図である。 レジスタの構成の一例を示した図である。 コンパレータの構成の一例を示した図である。 オフセット電圧の補正について説明するための図である。 第１の実施形態に係るＡＤ変換装置の動作を示したフローチャートである。 第２の実施形態に係るＡＤ変換装置の構成を示した図である。 第２の実施形態に係るＡＤ変換装置の動作を示したフローチャートである。 第３の実施形態に係るＡＤ変換装置の構成を示した図である。 第４の実施形態の変形例に係る通信機の構成を示した図である。 参考例に係るＡＤ変換装置の構成を示した図である。
符号の説明
１ないし３，５…ＡＤ変換装置、４…無線機、１１，２１，３１，４１…スイッチ、１２，２２，３２，４２，５２…プリアンプ、１３，２３，３３，４３，５３…ＤＡＣ、１４，２４，３４，４４，５４…レジスタ、１４Ａ，２４Ａ，３４Ａ，４４Ａ，５４Ａ…カウンタ、６１ないし６３…コンパレータ、７１…スイッチ制御部、７２…制御信号生成部、８１…アンテナ８１、８２…増幅部、８３…周波数変換部、８４…フィルタ、８５…利得可変増幅部、８７…デジタル信号処理回路（復調部）。

Claims (10)

  1. 第１および第２の電圧信号を増幅する第１の増幅部と、前記第１の増幅部で増幅された第１および第２の電圧信号を増幅する第２の増幅部と、前記第２の増幅部で増幅された第１および第２の電圧信号を比較する比較部とを備えたＡＤ変換装置の補正方法であって、
    前記第２の増幅部の入力端を短絡するステップと、
    前記比較部へ入力される第１および第２の電圧信号を比較するステップと、
    前記比較部での比較結果に応じて、前記第２の増幅部の出力電圧を補正するステップと、
    前記第１の増幅部の入力端を短絡するステップと、
    前記第２の増幅部の入力端の短絡を開放するステップと、
    前記比較部へ入力される第１および第２の電圧信号を比較するステップと、
    前記比較部での比較結果に応じて、前記第１の増幅部の出力電圧を補正するステップと、
    を具備するＡＤ変換装置の補正方法。
  2. 前記比較部へ入力される第１および第２の電圧信号を比較するステップと、
    前記比較部での比較結果に応じて、前記第２の増幅部の出力電圧を補正するステップと
    をさらに具備する請求項１に記載のＡＤ変換装置の補正方法。
  3. 第１および第２の電圧信号を増幅する第１の増幅部と、前記第１の増幅部で増幅された第１および第２の電圧信号を増幅する第２の増幅部と、前記第２の増幅部で増幅された第１および第２の電圧信号を比較する第１の比較部と、第３および第４の電圧信号を増幅する第３の増幅部と、前記第３の増幅部で増幅された第３および第４の電圧信号を増幅する第４の増幅部と、前記第４の増幅部で増幅された第３および第４の電圧信号を比較する第２の比較部と、前記第１および第３の増幅部で増幅された第１および第３の電圧信号の中間の電圧信号を生成する第１の生成部と、前記第１および第３の増幅部で増幅された第２および第４の電圧信号の中間の電圧信号を生成する第２の生成部と、前記第１および第２の生成部で生成された中間の電圧信号を増幅する第５の増幅部と、前記第５の増幅部で増幅された中間の電圧信号を比較する第３の比較部とを備えたＡＤ変換装置の補正方法であって、
    前記第２および第４の増幅部の入力端を短絡するステップと、
    前記第１の比較部へ入力される第１および第２の電圧信号を比較するステップと、
    前記第２の比較部へ入力される第３および第４の電圧信号を比較するステップと、
    前記第３の比較部へ入力される中間の電圧信号を比較するステップと、
    前記第１ないし３の比較部での比較結果に応じて、それぞれ前記第２、第４および第５の増幅部の出力電圧を補正するステップと、
    前記第１および第３の増幅部の入力端を短絡するステップと、
    前記第２および第４の増幅部の入力端の短絡を開放するステップと、
    前記第１の比較部へ入力される第１および第２の電圧信号を比較するステップと、
    前記第２の比較部へ入力される第３および第４の電圧信号を比較するステップと、
    前記第１および第２の比較部での比較結果に応じて、それぞれ前記第１および第３の増幅部の出力電圧を補正するステップと
    を具備するＡＤ変換装置の補正方法。
  4. 前記第１の比較部へ入力される第１および第２の電圧信号を比較するステップと、
    前記第２の比較部へ入力される第３および第４の電圧信号を比較するステップと、
    前記第３の比較部へ入力される中間の電圧信号を比較するステップと、
    前記第１ないし第３の比較部での比較結果に応じて、それぞれ前記第２、第４および第５の増幅部の出力電圧を補正するステップと
    をさらに具備する請求項３に記載のＡＤ変換装置の補正方法。
  5. 第１および第２の電圧信号を増幅する第１の増幅部と、
    前記第１の増幅部で増幅された第１および第２の電圧信号を増幅する第２の増幅部と、
    前記第２の増幅部で増幅された第１および第２の電圧信号を比較する第１の比較部と、
    前記第１の増幅部の入力端を短絡する第１のスイッチと、
    前記第２の増幅部の入力端を短絡する第２のスイッチと、
    前記第２のスイッチを閉じた状態で、前記第１の比較部の比較結果に応じて、前記第２の増幅部の出力電圧を補正する第１の補正部と、
    前記第１のスイッチを閉じ、かつ前記第２のスイッチを開いた状態で、前記第１の比較部の比較結果に応じて、前記第１の増幅部の出力電圧を補正する第２の補正部と
    を具備するＡＤ変換装置。
  6. 第３および第４の電圧信号を増幅する第３の増幅部と、
    前記第３の増幅部で増幅された第３および第４の電圧信号を増幅する第４の増幅部と、
    前記第４の増幅部で増幅された第３および第４の電圧信号を比較する第２の比較部と、
    前記第３の増幅部の入力端を短絡する第３のスイッチと、
    前記第４の増幅部の入力端を短絡する第４のスイッチと、
    前記第１および第３の増幅部で増幅された第１および第３の電圧信号の中間の電圧信号を生成する第１の生成部と、
    前記第１および第３の増幅部で増幅された第２および第４の電圧信号の中間の電圧信号を生成する第２の生成部と、
    前記第１および第２の生成部で生成された中間の電圧信号を増幅する第５の増幅部と、
    前記第５の増幅部で増幅された中間の電圧信号を比較する第３の比較部と
    前記第４のスイッチを閉じた状態で、前記第２の比較部の比較結果に応じて、前記第４の増幅部の出力電圧を補正する第３の補正部と、
    前記第３のスイッチを閉じ、かつ前記第４のスイッチを開いた状態で、前記第２の比較部の比較結果に応じて、前記第３の増幅部の出力電圧を補正する第４の補正部と、
    前記第２および第４のスイッチを閉じた状態で、前記第３の比較部の比較結果に応じて、前記第５の増幅部の出力電圧を補正する第５の補正部と
    をさらに具備する請求項５に記載のＡＤ変換装置。
  7. 前記第１ないし第５の補正部は、
    前記第１ないし第５の増幅部の出力へそれぞれ電流を供給する第１ないし第５の電流供給部と、
    前記第１ないし第３の比較部での比較結果に応じて、前記第１ないし第５の電流供給部をそれぞれ制御する第１ないし第５の制御部と
    を具備することを特徴とする請求項５または請求項６に記載のＡＤ変換装置。
  8. 前記第１ないし第５の電流供給部は、電流値を２の乗数で重みづけされた複数の電流源からなることを特徴とする請求項７に記載のＡＤ変換装置。
  9. 前記第１ないし第５の制御部は、レジスタ回路またはカウンタ回路であることを特徴とする請求項７または請求項８に記載のＡＤ変換装置。
  10. 無線信号を受信する受信部と、
    前記受信部で受信した無線信号を第１および第２の電圧信号からなるベースバンド信号に変換する変換部と、
    前記変換部で変換した第１および第２の電圧信号を増幅する第１の増幅部と、
    前記第１の増幅部で増幅された第１および第２の電圧信号を増幅する第２の増幅部と、
    前記第２の増幅部で増幅された第１および第２の電圧信号を比較してデジタル信号を生成する比較部と、
    前記第１の増幅部の入力端を短絡する第１のスイッチと、
    前記第２の増幅部の入力端を短絡する第２のスイッチと、
    前記第２のスイッチを閉じた状態で、前記比較部の比較結果に応じて、前記第２の増幅部の出力電圧を補正する第１の補正部と、
    前記第１のスイッチを閉じ、かつ前記第２のスイッチを開いた状態で、前記比較部の比較結果に応じて、前記第１の増幅部の出力電圧を補正する第２の補正部と、
    前記第１の比較部からのデジタル信号を復調する信号処理部と
    を具備する無線機。
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