JP5149576B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、特に、拡散工程中のチャージアップの影響が問題となるメモリ装置等の半導体装置及びその製造方法に関する。
局所電荷蓄積型不揮発性メモリ装置においては、拡散工程中にチャージアップにより電荷注入を受けると、拡散工程完了後にそれを除去することが困難な場合が多い。このため、拡散工程中におけるメモリ素子部へのチャージアップダメージを抑制する技術は重要性を増している。チャージアップダメージを抑制する方法として、拡散工程中にメモリ素子部に保護素子を接続する方法が検討されている（例えば、特許文献１を参照。）。
図１４は、従来例に係るチャージアップダメージの抑制方法を示している。図１４に示すように、配線工程において、被保護素子１５０にチャージアップ保護トランジスタ部１５２を配線１４０により接続する。これにより、配線工程よりも後の工程において被保護素子１５０の電極に正のチャージが印加された場合には、同時に保護トランジスタ部１５２の電極にも正電圧が印加される。従って、保護トランジスタ部１５２が導通し、チャージは被保護素子１５０の電極に帯電することなく基板１４１に抜ける。また、被保護素子１５０に負のチャージが印加された場合には、保護トランジスタ部１５２のソース／ドレイン拡散層とウェル拡散層とが順バイアスとなる。その結果、チャージは被保護素子１５０の電極に帯電することなく基板１４１に抜ける。
特開２００１−５７３８９号公報
しかしながら、前記の従来技術においては、保護効果は、配線工程以降にしか発効しないという問題がある。このため、ＦＥＯＬ(Front End Of Line)レベルの拡散工程中に生じるチャージングからメモリ素子を保護することができない。また、拡散工程完了後に被保護素子に負バイアスを印加することができないという問題もある。
メモリ素子の微細化が進行するに伴い、ＦＥＯＬレベルの拡散工程中におけるチャージアップが、メモリセルの初期閾値（Ｖｔ）のばらつき等へ及ぼす影響が無視できなくなってきている。具体的には、微細化に伴い低温プロセスが必要となるが、それに伴いＦＥＯＬレベルにおいて蓄積された電荷を引き抜く熱処理の工程を入れることができなくなってきている。このため、配線工程以降のメモリ素子保護では、チャージアップダメージの抑制が不十分となる。
また、微細化により電荷を蓄積する酸化膜−窒化膜−酸化膜（ＯＮＯ膜）の膜厚が薄くなると、電荷注入による初期Ｖｔの変動が生じやすくなる。例えば、ＯＮＯ膜の膜厚が３０ｎｍから１５ｎｍになると、ＦＥＯＬレベルの拡散工程中におけるチャージングにおいて、例えば１０Ｖ程度の電圧が長時間にわたり印加されただけで、電荷注入による初期Ｖｔの変動が生じるおそれがある。
本発明は、前記従来の問題を解決し、ＦＥＯＬレベルから正負とも低電圧の範囲で拡散工程中のチャージアップから被保護素子を保護し、且つ、拡散工程完了後は被保護素子の駆動に必要な正負両極性の高電圧を被保護素子に印加することが可能な半導体装置を実現できるようにすることを目的とする。
前記の目的を達成するため、本発明は半導体装置を、被保護素子電極が一体となったヒューズ素子電極及び基板接続電極により基板と電気的に接続される構成とする。
具体的に、本発明に係る半導体装置は、半導体基板に形成され、被保護素子電極を有する被保護素子と、半導体基板と電気的に接続された基板接続電極を有する基板接続部と、被保護素子電極と基板接続電極との間に形成されたヒューズ素子電極を有するヒューズ素子部とを備え、ヒューズ素子電極は、所定の電流を流すことにより切断可能に形成され、被保護素子電極、基板接続電極及びヒューズ素子電極は、ヒューズ素子電極が切断されていない状態において、一体に形成された導電膜からなることを特徴とする。
本発明の半導体装置は、被保護素子電極、基板接続電極及びヒューズ素子電極は、ヒューズ素子電極が切断されていない状態において、一体に形成された導電膜からなる。このため、被保護素子電極である導電膜が形成されたときから、被保護素子へのチャージアップダメージの発生を回避することが可能となる。また、ヒューズ素子電極は、所定の電流を流すことにより切断可能に形成されている。このため、拡散工程終了後にヒューズ素子電極を切断することにより、被保護素子の駆動に必要な正負両極性の高電圧を印加することが可能となる。
本発明の半導体装置において、ヒューズ素子電極は切断され、導電膜は被保護素子電極と基板接続電極とが絶縁されていてもよい。
本発明の半導体装置は、導電膜と基板との間に形成された絶縁膜をさらに備えていてもよい。
本発明の半導体装置においてヒューズ素子部は、導電膜におけるヒューズ素子電極の両側の部分とそれぞれ電気的に接続された第１の切断端子及び第２の切断端子とを有していてもよい。
本発明の半導体装置において、半導体基板における基板接続電極と接続された部分は、第１導電型であり、基板接続電極は第２導電型であってもよい。
この場合において基板接続部は、半導体基板における基板接続電極と接続された部分に形成された第１導電型の拡散層を有していてもよい。
さらにこの場合において半導体基板は、第１導電型ウェルを有し、第１導電型の拡散層は、第１導電型ウェルに形成されていてもよい。
本発明の半導体装置において基板接続電極は、膜厚が４ｎｍ以下の基板接続絶縁膜を介在させて半導体基板と接続されていてもよい。
本発明の半導体装置において被保護素子は、電荷蓄積層への電子又は正孔の蓄積及び除去により特性が変化する不揮発性メモリであってもよい。
本発明の半導体装置においてヒューズ素子電極の線幅は、被保護素子電極の線幅及び基板接続電極の線幅よりも狭くてもよい。
本発明の半導体装置において導電膜は複数であり且つ互いに間隔をおいて平行に形成され、隣接する導電膜において、ヒューズ素子電極及び基板接続電極は、被保護素子電極に対して反対側に形成され、導電膜におけるヒューズ素子電極の両側の部分の線幅は、被保護素子電極の線幅よりも太くてもよい。
本発明の半導体装置において導電膜は、ヒューズ素子電極の部分を除いて金属シリサイド化されていてもよい。
本発明の半導体装置において導電膜は、ヒューズ素子電極の部分を除いて下層導電膜と上層導電膜とを含み、ヒューズ素子電極は、ヒューズ素子絶縁膜と上層導電膜とが積層された積層構造を有していてもよい。
この場合において基板接続電極は、上層導電膜が基板と接続されていてもよい。
本発明に係る半導体装置の製造方法は、第１導電型の半導体基板の上に絶縁膜を形成する工程（ａ）と、絶縁膜に第１の開口部を形成すると共に、絶縁膜の上に第１の開口部において半導体基板と電気的に接続された第２導電型の導電膜を形成する工程（ｂ）と、半導体基板における、第１の開口部と離間された領域に導電膜を電極とする被保護素子を形成する工程（ｃ）と、工程（ｃ）よりも後に、導電膜を第１の開口部と被保護素子との間の部分において切断する工程（ｄ）とを備えていることを特徴とする。
本発明の半導体装置の製造方法は、半導体基板と電気的に接続された導電膜を電極とする被保護素子を形成する。このため、被保護素子の電極が形成されたときから、被保護素子をチャージアップダメージから保護することが可能となる。また、導電膜を第１の開口部と被保護素子との間の部分において切断する工程を備えている。このため、拡散工程終了後は、被保護素子の駆動に必要な正負両極性の高電圧を印加することが可能となる。
本発明の半導体装置の製造方法において、導電膜における工程（ｄ）において切断する部分の両側とそれぞれ電気的に接続されるように第１の切断端子及び第２の切断端子を形成する工程（ｅ）をさらに備え、工程（ｄ）において、第１の切断端子と第２の切断端子との間に電流を流すことにより導電膜における第１の切断端子と第２の切断端子との間の部分を切断してもよい。
本発明の半導体装置の製造方法において、工程（ｂ）よりも後で且つ工程（ｄ）よりも前に、導電膜における工程（ｄ）において切断する部分を除く部分を金属シリサイド化する工程（ｆ）をさらに備えていてもよい。
本発明の半導体装置の製造方法において、工程（ｂ）は、絶縁膜の上に下層導電膜を形成する工程（ｂ１）と、下層導電膜及び絶縁膜を選択的に除去することにより第１の開口部を形成する工程（ｂ２）と、下層導電膜の上に第１の開口部を埋めるように上層導電膜を形成する工程（ｂ３）とを含んでいてもよい。
この場合において工程（ｂ）は、工程（ｂ１）よりも後で且つ工程（ｂ３）よりも前に、下層導電膜における第１の開口部と被保護素子が形成される領域との間の部分に第２の開口部を形成する工程（ｂ４）と、第２の開口部を埋めるヒューズ素子絶縁膜を形成する工程（ｂ５）とを含み、工程（ｂ３）では、上層導電膜をヒューズ素子絶縁膜の上を覆うように形成してもよい。
本発明の半導体装置の製造方法において、半導体基板に第１導電型の不純物を注入して第１導電型ウェルを形成する工程（ｇ）をさらに備え、第１の開口部は、第１導電型ウェルを露出するように形成してもよい。
本発明の半導体装置の製造方において、工程（ｂ）は、半導体基板における第１の開口部から露出した部分に第１導電型の不純物を注入して第１導電型の拡散層を形成する工程を含んでいてもよい。
本発明に係る半導体装置によれば、ＦＥＯＬレベルから正負とも低電圧の範囲で拡散工程中のチャージアップから被保護素子を保護し、且つ、拡散工程完了後は被保護素子の駆動に必要な正負両極性の高電圧を被保護素子に印加することが可能な半導体装置を実現できる。
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は、第１の実施形態に係る半導体装置の断面構成を示している。図１に示すように、本実施形態の半導体装置は、被保護素子２１と、ヒューズ素子部３１と、基板接続部４１とを備えている。
被保護素子２１は、シリコン（Ｓｉ）等からなる第１導電型の半導体基板１１に形成された不揮発性メモリ素子等であり、図１においては被保護素子２１のうち被保護素子電極２２のみを示している。被保護素子電極２２は、例えばメモリ素子のゲート電極である。ヒューズ素子部３１は、電流を流すことにより切断可能に形成されたヒューズ素子電極３２を有している。基板接続部４１は、半導体基板１１と接続された基板接続電極４２を有している。
被保護素子電極２２、ヒューズ素子電極３２及び基板接続電極４２は、半導体基板１１に設けられた第１導電型のウェル１２の上に、絶縁膜１４を介在させて一体に形成された導電膜１５からなる。導電膜１５は、例えば第２導電型の不純物が注入されたポリシリコン膜とすればよい。
絶縁膜１４は、基板接続電極４２が形成された部分に開口部を有し、基板接続電極４２は、開口部を介して半導体基板１１と電気的に接続されている。また、半導体基板１１における基板接続電極４２と接する領域には、第１導電型拡散層１３が形成されている。
ヒューズ素子電極３２は、被保護素子電極２２と基板接続電極４２との間に形成されている。導電膜１５におけるヒューズ素子電極３２の両側の部分には、それぞれ第１の切断端子５２Ａ及び第２の切断端子５２Ｂが電気的に接続されている。第１の切断端子５２Ａ及び第２の切断端子５２Ｂは、半導体基板１１の上に形成された配線層５０に形成された第１の配線層配線５１Ａ及び第２の配線層配線５１Ｂを介在させて導電膜１５と接続されている。第１の切断端子５２Ａと第２の切断端子５２Ｂとの間に電流を流すことにより、ヒューズ素子電極３２を切断することができる。なお、第２の切断端子５２Ｂが導電膜１５と接続された構造を示したが、ヒューズ素子電極３２に電流が流すことができればよく、例えばウェル１２と直接接続してもよい。
図２（ａ）及び（ｂ）は、図１に示す第１の実施形態に係る半導体装置の等価回路であり、（ａ）はヒューズ素子電極３２が切断される前の状態であり、（ｂ）はヒューズ素子電極３２が切断された状態である。なお、被保護素子２１は不揮発性メモリ素子アレイとして表示している。
拡散工程中に正のチャージアップが生じた際には図２（ａ）に示す導電膜１５に正電圧が印加される。導電膜１５が第２導電型である場合には、基板接続電極４２と第１導電型拡散層１３とによりＰＮ接合ダイオード６１が形成される。正のチャージアップの場合には、ＰＮ接合ダイオード６１は逆バイアスとなる。しかし、導電膜１５及び第１導電型拡散層への不純物注入量をそれぞれ、６×１５ｃｍ-2及び２×１５ｃｍ-2程度とすることにより、ＰＮ接合ダイオード６１の耐圧は１Ｖ程度となる。このため、第１導電型のウェル１２又は第１導電型の半導体基板１１へチャージが抜け、被保護素子２１へのチャージアップダメージを抑制できる。
被保護素子電極２２、ヒューズ素子電極３２及び基板接続電極４２は、共通の導電膜１５を有するため電位差はほぼ０Ｖである。また、基板接続部に形成されるＰＮ接合ダイオード６１の耐圧を１Ｖ程度とすることにより、ＦＥＯＬレベルにおける拡散工程中において生じる１Ｖ程度の正のチャージングを抑制できる。
一方、拡散工程中に負のチャージアップが生じた際には導電膜１５に負電圧が印加される。これにより、ＰＮ接合ダイオード６１が順バイアスとなり、第１導電型のウェル１２又は第１導電型の半導体基板１１へチャージが抜け、被保護素子２１へのチャージアップダメージを抑制できる。
被保護素子電極２２、ヒューズ素子電極３２及び基板接続電極４２は、共通の導電膜１５を有するため電位差はほぼ０Ｖである。また、基板接続部に形成されるＰＮ接合ダイオード６１の順方向バイアスでの電位障壁を０.７Ｖ程度とすることにより、ＦＥＯＬレベルにおける拡散工程中において生じる−１Ｖ程度の負のチャージングを抑制できる。なお、導電膜１５及び第１導電型拡散層への不純物注入量をそれぞれ、６×１５ｃｍ-2及び２×１５ｃｍ-2程度とすれば、電位障壁を０．７Ｖ程度にできる。
さらに、拡散工程完了後に図２（ｂ）に示すように第１の切断端子５２Ａと第２の切断端子５２Ｂとの間に電流を流すことによりヒューズ素子電極３２を切断する。これにより、被保護素子２１に対して必要な正負両極性の高電圧を印加することが可能となる。
以下に、第１の実施形態に係る半導体装置の製造方法について図面を参照して説明する。まず、図３に示すように、第１導電型の半導体基板１１に第１導電型のウェル１２を形成する。ウェル１２の上における、被保護素子形成領域７１、ヒューズ素子形成領域７２及び基板接続部形成領域７３に絶縁膜１４を形成する。続いて、絶縁膜１４における基板接続部形成領域７３に開口部１４ａを形成する。絶縁膜１４の膜厚は２ｎｍ〜３０ｎｍ程度とすればよい。なお、絶縁膜１４は、被保護素子形成領域７１に形成する他の絶縁膜と一体に形成しても、独立して形成してもよい。
次に、図４に示すように、ウェル１２における開口部１４ａから露出した部分に第１導電型の不純物を注入して、第１導電型拡散層１３を形成する。不純物注入量は、例えば、２×１０15ｃｍ-2とすればよい。続いて、絶縁膜１４の上に、開口部１４ａを埋めるように導電膜１５を形成した後、導電膜１５に第２導電型の不純物を注入する。不純物注入量は、例えば、６×１０15ｃｍ-2とすればよい。導電膜１５における被保護素子形成領域７１に形成された部分は被保護素子電極２２となり、ヒューズ素子形成領域７２に形成された部分はヒューズ素子電極３２となり、基板接続部形成領域７３に形成された部分は基板接続電極４２となる。この時点から、被保護素子の被保護素子電極２２及びゲート絶縁膜（図示せず）へのチャージングを保護することができる。
なお、第１導電型拡散層１３及び導電膜１５の不純物濃度は、保護が可能なチャージアップ電圧等を考慮して適宜設定すればよい。また、基板接続電極４２と半導体基板１１との間に適切な耐圧のＰＮ接合ダイオードが形成されればよく、第１導電型拡散層１３は必要に応じて形成すればよい。
なお、導電膜１５におけるヒューズ素子形成領域７２に形成された部分を、他の領域よりも細線化してもよい。このようにすることにより、ヒューズ素子電極３２の切断が容易となる。細線化は、リソグラフィとＲＩＥ（ReactiveIonEtching）及びＦＩＢ(FocusedIonBeam)等のイオンミリングとを用いて行えばよい。
また、導電性を高めるため導電膜１５を金属シリサイドしてもよい。この場合にはさらに、ヒューズ素子部形成領域７２においてはシリサイド化を行わず高抵抗化すれば、ヒューズ素子電極３２の切断が容易となる。
また、基板接続電極４２と第１導電型拡散層１３との界面に自然酸化膜や化学酸化膜等からなる膜厚が４ｎｍ以下の薄い絶縁膜を形成してもよい。この程度の膜厚ならば、工程中においてチャージされたときに十分なトンネル電流が流れるか又は破壊されて基板接続電極４２と半導体基板１１とが接続されるので、動作上の問題とならない。
次に、拡散工程等を含む被保護素子を完成させる工程を経た後、図５に示すように配線層５０を形成し、導電膜１５におけるヒューズ素子電極３２の一方の側方と電気的に接続された第１の配線層配線５１Ａ及び第１の切断端子５２Ａと、他方の側方と電気的に接続された第２の配線層配線５１Ｂ及び第２の切断端子５２Ｂとを形成する。なお、被保護素子を完成させる工程は、配線層５０を形成する工程や、第１の配線層配線５１Ａ及び第１の切断端子５２Ａと第２の配線層配線５１Ｂ及び第２の切断端子５２Ｂを形成する工程と重複していてもよい。
次に、図６に示すように、拡散工程終了後の検査工程において、第１の切断端子５２Ａと第２の切断端子５２Ｂとの間に電流を流し、ヒューズ素子電極３２を切断する。これにより、被保護素子電極２２と基板接続電極４２とは絶縁される。例えば、ヒューズ素子電極３２が、６×１０15ｃｍ-2の不純物注入量が導入されたポリシリコンにより、厚さが０．２μｍ、幅が０．１２μｍ、長さが０．９６μｍ、シート抵抗が１３０Ω/□となるように形成した場合、ヒューズ素子電極３２に対して電流密度が２００ｍＡ／μｍ2の電流を１ミリ秒程度流すことにより、ヒューズ素子電極３２を切断できる。
なお、図７に示すように、複数の被保護素子電極２２を形成する場合、導電膜１５を平行に配置し、隣接するヒューズ素子電極３２及び基板接続電極４２を対応する被保護素子電極２２に対して反対側に形成してもよい。第１の配線層配線５１Ａ及び第２の配線層配線５１Ｂを接続するためのマージンを確保するために、導電膜１５におけるヒューズ素子電極３２の両側の部分のサイズを大きくしても、被保護素子の間隔を広くする必要がなく、装置全体を小型化できる。
以上のように、本実施形態の半導体装置及びその製造方法は、被保護素子をＦＥＯＬレベルから保護することができ、拡散工程の完了後に被保護素子に正負両極性の高電圧を被保護素子に印加することが可能である。
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図８は第２の実施形態に係る半導体装置の断面構成を示している。図８において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
第２の実施形態の半導体装置は、導電膜１５が下層導電膜１５Ａと上層導電膜１５Ｂとにより形成されている。また、ヒューズ素子電極３２においては、下層導電膜１５Ａが形成されておらず、ヒューズ素子絶縁膜３３の上に上層導電膜１５Ｂが形成されている。
第２の実施形態の半導体装置は、ヒューズ素子電極３２における導電膜の膜を薄くし、高抵抗化することができる。このため、第１の実施形態の半導体装置と比べてヒューズ素子電極３２の切断が容易となる。
以下に、第２の実施形態に係る半導体装置の製造方法について図面を参照して説明する。まず、図９に示すように、第１導電型の半導体基板１１に第１導電型のウェル１２を形成し、ウェル１２の上にＳｉＯ2等からなる絶縁膜１４及びポリシリコン等からなる下層導電膜１５Ａを形成する。絶縁膜１４の膜厚は２ｎｍ〜３０ｎｍ程度とすればよく、下層導電膜１５Ａの膜厚は５ｎｍ〜８０ｎｍ程度とすればよい。なお、絶縁膜１４は、被保護素子に用いる他の絶縁膜と一体に形成しても、独立して形成してもよい。
次に、図１０に示すように、下層導電膜１５Ａ及び絶縁膜１４における基板接続部を形成する部分に開口部１４ｂを形成する。続いて、ウェル１２における開口部１４ｂから露出した部分に第１導電型の不純物を注入して、第１導電型拡散層１３を形成する。不純物注入量は、例えば、２×１０15ｃｍ-2とすればよい。続いて、下層導電膜１５Ａにおけるヒューズ素子部３１を形成する部分に開口部１５ａを形成する。なお、開口部１４ｂと開口部１５ａとは同時に形成してもよい。また、開口部１５ａを形成する際に、絶縁膜１４を除去してもよい。ウェル１２における開口部１５ａから露出した部分に第１導電型の不純物が注入されていても問題ない。
次に、図１１に示すように、開口部１５ａを埋めるようにヒューズ素子絶縁膜３３を形成した後、下層導電膜１５Ａの上に、開口部１４ｂを埋めるように上層導電膜１５Ｂを形成した後、導電膜１５に第２導電型の不純物を注入する。不純物注入量は、例えば、６×１０15ｃｍ-2とすればよい。導電膜１５は、被保護素子２１の被保護素子電極２２、ヒューズ素子部３１のヒューズ素子電極３２、基板接続部４１の基板接続電極４２となる。この時点から、被保護素子２１の被保護素子電極２２及びゲート絶縁膜（図示せず）へのチャージングを保護することができる。
なお、導電膜１５におけるヒューズ素子電極３２となる領域を、他の領域よりも細線化してもよい。このようにすることにより、ヒューズ素子電極３２の切断が容易となる。細線化は、リソグラフィとＲＩＥ（ReactiveIonEtching）及びＦＩＢ(FocusedIonBeam)等のイオンミリングとを用いて行えばよい。
また、導電性を高めるため導電膜１５を金属シリサイドしてもよい。この場合にはさらに、ヒューズ素子電極３２となる領域はシリサイド化を行わず高抵抗化すれば、ヒューズ素子電極３２の切断が容易となる。
また、基板接続電極４２と第１導電型拡散層１３との界面に自然酸化膜や化学酸化膜等からなる膜厚が４ｎｍ以下の薄い絶縁膜を形成してもよい。この程度の膜厚ならば、工程中にチャージされたときに十分なトンネル電流が流れるか破壊されて基板接続電極４２と半導体基板１１とが接続されるので、動作上の問題とならない。
次に、拡散工程等を含む被保護素子を完成させる工程を経た後、図１２に示すように配線層を形成し、導電膜１５におけるヒューズ素子電極３２の一方の側方と電気的に接続された第１の配線層配線５１Ａ及び第１の切断端子５２Ａと、他方の側方と電気的に接続された第２の配線層配線５１Ｂ及び第２の切断端子５２Ｂとを形成する。なお、被保護素子を完成させる工程は、配線層５０を形成する工程や、第１の配線層配線５１Ａ及び第１の切断端子５２Ａと第２の配線層配線５１Ｂ及び第２の切断端子５２Ｂを形成する工程と重複していてもよい。
次に、図１３に示すように、拡散工程終了後の検査工程において、第１の切断端子５２Ａと第２の切断端子５２Ｂとの間に電流を流し、ヒューズ素子電極３２を切断する。これにより、被保護素子電極２２と基板接続電極４２とは絶縁される。例えば、ヒューズ素子電極３２が、６×１０15ｃｍ-2の不純物注入量が導入されたポリシリコンにより、厚さが０．１μｍ、幅が０．１２μｍ、長さが０．９６μｍ、シート抵抗が２６０Ω/□となるように形成した場合、ヒューズ素子電極３２に対して電流密度が２００ｍＡ／μｍ2の電流を０．７ミリ秒程度流すことにより、ヒューズ素子電極３２を切断できる。第２の実施形態の半導体装置は、ヒューズ素子電極３２における導電膜の膜厚だけを薄くし、高抵抗化することができる。このため、第１の実施形態の半導体装置よりもヒューズ素子電極３２の切断が容易である。
本実施形態の半導体装置についても、被保護素子を複数形成する場合には、図７に示すようなレイアウトとすれば、装置を小型化することができる。
各実施形態において、モノス（ＭＯＮＯＳ：metal-oxide-nitride-oxide-silicon）型メモリ及びフローティングゲート（ＦＧ）型メモリをはじめとする不揮発性メモリ素子、スタティックランダムアクセスメモリ（ＳＲＡＭ）及びダイナミックランダムアクセスメモリ（ＤＲＡＭ）をはじめとする揮発性メモリ素子等を被保護素子として用いることができる。
本発明に係る半導体装置及びその製造方法は、ＦＥＯＬレベルから正負とも低電圧の範囲で拡散工程中のチャージアップから被保護素子を保護し、且つ、拡散工程完了後は被保護素子の駆動に必要な正負両極性の高電圧を被保護素子に印加することが可能な半導体装置を実現でき、特に拡散工程中のチャージアップの影響が問題となるメモリ装置等の半導体装置及びその製造方法等として有用である。
本発明の第１の実施形態に係る半導体装置を示す断面図である。 （ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置を示す等価回路図であり、（ａ）はヒューズ素子電極の切断前であり、（ｂ）はヒューズ素子電極の切断後である。 本発明の第１の実施形態に係る半導体装置の製造方法の１工程を示す断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法の１工程を示す断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法の１工程を示す断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法の１工程を示す断面図である。 本発明の第１の実施形態に係る半導体装置のレイアウトの一例を示す平面図である。 本発明の第２の実施形態に係る半導体装置を示す断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法の１工程を示す断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法の１工程を示す断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法の１工程を示す断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法の１工程を示す断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法の１工程を示す断面図である。 従来例に係る半導体素子の保護回路を示す回路図である。
符号の説明
１１ 半導体基板
１２ ウェル
１３ 第１導電型拡散層
１４ 絶縁膜
１４ａ 開口部
１４ｂ 開口部
１５ 導電膜
１５Ａ 下層導電膜
１５Ｂ 上層導電膜
１５ａ 開口部
２１ 被保護素子
２２ 被保護素子電極
３１ ヒューズ素子部
３２ ヒューズ素子電極
３３ ヒューズ素子絶縁膜
４１ 基板接続部
４２ 基板接続電極
５０ 配線層
５１Ａ 第１の配線層配線
５１Ｂ 第２の配線層配線
５２Ａ 第１の切断端子
５２Ｂ 第２の切断端子
６１ ＰＮ接合ダイオード
７１ 被保護素子形成領域
７２ ヒューズ素子形成領域
７３ 基板接続部形成領域

Claims (12)

  1. 半導体基板に形成され、被保護素子電極を有する被保護素子と、
    前記半導体基板と電気的に接続された基板接続電極を有する基板接続部と、
    前記被保護素子電極と前記基板接続電極との間に形成されたヒューズ素子電極を有するヒューズ素子部とを備え、
    前記半導体基板における前記基板接続電極と接続された部分は、第１導電型であり、
    前記基板接続電極は第２導電型であり、
    前記基板接続部は、前記半導体基板における前記基板接続電極と接続された部分に形成された第１導電型の拡散層を有しており、
    前記ヒューズ素子電極は、所定の電流を流すことにより切断可能に形成され、
    前記被保護素子電極、基板接続電極及びヒューズ素子電極は、前記ヒューズ素子電極が切断されていない状態において、一体に形成された導電膜からなることを特徴とする半導体装置。
  2. 前記半導体基板は、第１導電型ウェルを有し、
    前記第１導電型の拡散層は、前記第１導電型ウェルに形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 半導体基板に形成され、被保護素子電極を有する被保護素子と、
    前記半導体基板と電気的に接続された基板接続電極を有する基板接続部と、
    前記被保護素子電極と前記基板接続電極との間に形成されたヒューズ素子電極を有するヒューズ素子部とを備え、
    前記導電膜は、前記ヒューズ素子電極の部分を除いて下層導電膜と上層導電膜とを含み、
    前記ヒューズ素子電極は、ヒューズ素子絶縁膜と前記上層導電膜とが積層された積層構造を有しており、
    前記ヒューズ素子電極は、所定の電流を流すことにより切断可能に形成され、
    前記被保護素子電極、基板接続電極及びヒューズ素子電極は、前記ヒューズ素子電極が切断されていない状態において、一体に形成された導電膜からなることを特徴とする半導体装置。
  4. 前記基板接続電極は、前記上層導電膜が前記基板と接続されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記ヒューズ素子電極は、切断され、
    前記導電膜は、前記被保護素子電極と前記基板接続電極とが絶縁されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記導電膜と前記基板との間に形成された絶縁膜をさらに備えていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
  7. 前記ヒューズ素子部は、
    前記導電膜における前記ヒューズ素子電極の両側の部分とそれぞれ電気的に接続された第１の切断端子及び第２の切断端子とを有することを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
  8. 前記基板接続電極は、膜厚が４ｎｍ以下の基板接続絶縁膜を介在させて前記半導体基板と接続されていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
  9. 前記被保護素子は、電荷蓄積層への電子又は正孔の蓄積及び除去により特性が変化する不揮発性メモリであることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
  10. 前記ヒューズ素子電極の線幅は、前記被保護素子電極の線幅及び前記基板接続電極の線幅よりも狭いことを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
  11. 前記導電膜は複数であり且つ互いに間隔をおいて平行に形成され、
    隣接する導電膜において、前記ヒューズ素子電極及び基板接続電極は、前記被保護素子電極に対して反対側に形成され、
    前記導電膜における前記ヒューズ素子電極の両側の部分の線幅は、前記被保護素子電極の線幅よりも太いことを特徴とする請求項１〜１０に記載の半導体装置。
  12. 前記導電膜は、前記ヒューズ素子電極の部分を除いて金属シリサイド化されていることを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。
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