JP5149023B2

JP5149023B2 - Switching power supply circuit

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Publication number: JP5149023B2
Application number: JP2008015399A
Authority: JP
Inventors: 雅和池田; 勝狩山
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2008-01-25
Filing date: 2008-01-25
Publication date: 2013-02-20
Anticipated expiration: 2028-01-25
Also published as: JP2009177983A

Description

本発明は、スイッチング電源回路に関し、特に、ＡＣアダプタやＬＥＤ照明等に使用される、商用交流電源から直流電圧を生成するスイッチング電源回路に関する。 The present invention relates to a switching power supply circuit, and more particularly to a switching power supply circuit that generates a DC voltage from a commercial AC power supply used in an AC adapter, LED lighting, and the like.

スイッチング電源回路は、ＡＣアダプタやＬＥＤ照明等の商用交流電源から直流電圧を生成する必要のあるシステムに搭載されている。 The switching power supply circuit is mounted on a system that needs to generate a DC voltage from a commercial AC power supply such as an AC adapter or LED lighting.

従来のスイッチング電源回路の一例として、下記特許文献１に開示されているスイッチング電源がある。図１２に、下記特許文献１に開示されたスイッチング電源の回路図を示す。 As an example of a conventional switching power supply circuit, there is a switching power supply disclosed in Patent Document 1 below. FIG. 12 shows a circuit diagram of a switching power supply disclosed in Patent Document 1 below.

図１２に示すスイッチング電源回路は、１次巻き線Ｎ１、２次巻き線Ｎ２及び３次巻き線Ｎ３を有するトランスＴ１と、直流電源Ｅ１と、２つの抵抗Ｒ７，Ｒ８と、定電圧ダイオードＺＤ２と、２つのトランジスタＴＲ３，ＴＲ４と、コンデンサＣ１と、ダイオードＤ１と、トランジスタＴＲ３のスイッチングを制御する制御回路Ｂ１を備えて構成され、負荷Ｒ０が、２次巻き線Ｎ２の両端に接続している。 The switching power supply circuit shown in FIG. 12 includes a transformer T1 having a primary winding N1, a secondary winding N2, and a tertiary winding N3, a DC power supply E1, two resistors R7 and R8, and a constant voltage diode ZD2. Two transistors TR3 and TR4, a capacitor C1, a diode D1, and a control circuit B1 for controlling switching of the transistor TR3 are configured, and a load R0 is connected to both ends of the secondary winding N2.

この電源回路においては、制御回路Ｂ１は一次側に配置されており、トランジスタＴＲ３が動作してトランスＴ１の３次巻き線Ｎ３よりダイオードＤ１を介して制御回路Ｂ１の消費電力を供給するまでの起動期間においては、電圧が高い直流電源Ｅ１より抵抗Ｒ７と定電圧ダイオードＺＤ２と抵抗Ｒ８とトランジスタＴＲ４とコンデンサＣ１で構成される定電圧回路から制御回路Ｂ１に起動電圧が供給され、制御回路Ｂ１の消費電力が賄われる。ここで、起動期間中は、制御回路Ｂ１の消費電流と、コンデンサＣ１の充電電流が同時に、抵抗Ｒ８とトランジスタＴＲ４に流れる。 In this power supply circuit, the control circuit B1 is disposed on the primary side, and is activated until the transistor TR3 operates and the power consumption of the control circuit B1 is supplied from the tertiary winding N3 of the transformer T1 via the diode D1. During the period, the starting voltage is supplied to the control circuit B1 from the constant voltage circuit composed of the resistor R7, the constant voltage diode ZD2, the resistor R8, the transistor TR4, and the capacitor C1 from the DC power supply E1 having a high voltage, and the consumption of the control circuit B1 Electricity is covered. Here, during the start-up period, the consumption current of the control circuit B1 and the charging current of the capacitor C1 flow through the resistor R8 and the transistor TR4 simultaneously.

このため、起動後ダイオードＤ１を介してトランスＴ１の３次巻き線Ｎ３から、コンデンサＣ１に電圧が印加されて、コンデンサＣ１の電圧が、定電圧ダイオードＺＤ２の電圧より高くなると、トランジスタＴＲ４がオフ状態になり、これにより抵抗Ｒ８とトランジスタＴＲ４に流れていた電流が遮断される。 For this reason, when the voltage is applied to the capacitor C1 from the tertiary winding N3 of the transformer T1 via the diode D1 after startup, and the voltage of the capacitor C1 becomes higher than the voltage of the constant voltage diode ZD2, the transistor TR4 is turned off. Thus, the current flowing through the resistor R8 and the transistor TR4 is cut off.

従来のスイッチング電源回路の他の一例として、下記特許文献２に開示されているスイッチング電源（ＤＣ−ＤＣコンバータ）がある。図１３に、下記特許文献２に開示されたスイッチング電源の回路図を示す。 As another example of a conventional switching power supply circuit, there is a switching power supply (DC-DC converter) disclosed in Patent Document 2 below. FIG. 13 shows a circuit diagram of a switching power supply disclosed in Patent Document 2 below.

図１３に示すスイッチング電源回路は、一般的なフライバック方式のコンバータ回路４０と、コンバータ回路４０を構成するトランスＴの１次巻き線に接続するスイッチング用のトランジスタＴｒ０と、トランジスタＴｒ０をスイッチング駆動するスイッチ駆動回路３０（図１２に示すスイッチング電源回路の制御回路Ｂ１に相当）と、コンバータ回路４０の入力直流電圧Ｖｉｎから供給される起動電圧をスイッチ駆動回路３０へ供給するスイッチング回路５０と、コンバータ回路４０の出力直流電圧Ｖｏｕｔからスイッチ駆動回路３０へ電源電圧を供給するダイオードＤ２を備えて構成されている。 The switching power supply circuit shown in FIG. 13 is a general flyback converter circuit 40, a switching transistor Tr0 connected to a primary winding of a transformer T constituting the converter circuit 40, and a switching drive of the transistor Tr0. A switch drive circuit 30 (corresponding to the control circuit B1 of the switching power supply circuit shown in FIG. 12), a switching circuit 50 that supplies the switch drive circuit 30 with a starting voltage supplied from the input DC voltage Vin of the converter circuit 40, and a converter circuit The diode D 2 is configured to supply a power supply voltage from the 40 output DC voltage Vout to the switch drive circuit 30.

スイッチング回路５０は、３つのトランジスタＴｒ１、Ｔｒ２、Ｔｒ３と、４つの抵抗Ｒ２、Ｒ３、Ｒ４、Ｒ５と、キャパシタＣ４とから構成されている。斯かる構成のスイッチング回路５０は、コンバータ回路４０の出力直流電圧Ｖｏｕｔが規定電圧に達するまでの起動期間では、トランジスタＴｒ２はオフ、トランジスタＴｒ３はオンとなっており、トランジスタＴｒ１のベース電流が抵抗Ｒ５を通って流れるので、トランジスタＴｒ１はオンとなる。これにより、スイッチ駆動回路３０の２つのインバータ３１、３２に入力直流電圧Ｖｉｎが電源電圧として供給されて動作し、トランジスタＴｒ０にパルス信号が供給されて、トランジスタＴｒ０がオンオフを繰り返す。 The switching circuit 50 includes three transistors Tr1, Tr2, Tr3, four resistors R2, R3, R4, R5, and a capacitor C4. In the switching circuit 50 having such a configuration, in the start-up period until the output DC voltage Vout of the converter circuit 40 reaches the specified voltage, the transistor Tr2 is off and the transistor Tr3 is on, and the base current of the transistor Tr1 is the resistance R5. The transistor Tr1 is turned on. As a result, the input DC voltage Vin is supplied as a power supply voltage to the two inverters 31 and 32 of the switch drive circuit 30, and a pulse signal is supplied to the transistor Tr0, whereby the transistor Tr0 is repeatedly turned on and off.

その後、コンバータ回路４０の出力直流電圧Ｖｏｕｔが規定の電圧に達すると、トランジスタＴｒ２はオン、トランジスタＴｒ３はオフとなり、トランジスタＴｒ１のベース電流経路は開放となるので、トランジスタＴｒ１はオフとなる。これにより、スイッチ駆動回路３０の２つのインバータ３１、３２には、ダイオードＤ４を介してコンバータ回路４０の出力直流電圧Ｖｏｕｔが供給されて動作が維持され、トランジスタＴｒ０にパルス信号が供給され続ける。 Thereafter, when the output DC voltage Vout of the converter circuit 40 reaches a specified voltage, the transistor Tr2 is turned on, the transistor Tr3 is turned off, and the base current path of the transistor Tr1 is opened, so that the transistor Tr1 is turned off. Thus, the two inverters 31 and 32 of the switch drive circuit 30 are supplied with the output DC voltage Vout of the converter circuit 40 via the diode D4 and the operation is maintained, and the pulse signal is continuously supplied to the transistor Tr0.

尚、図１３に示すスイッチング電源回路では、スイッチング用のトランジスタとしてバイポーラ型トランジスタＴｒ０を使用したが、ＭＯＳ型トランジスタを使用しても、同様な作用効果を奏し得る。 In the switching power supply circuit shown in FIG. 13, the bipolar transistor Tr0 is used as a switching transistor. However, even if a MOS transistor is used, the same effect can be obtained.

特公平４−６５６３３号公報（第１図）Japanese Examined Patent Publication No. 4-65633 (Fig. 1) 特許第３８１１１７４号明細書（図２）Japanese Patent No. 3811174 (FIG. 2)

図１２に示す従来のスイッチング電源回路では、定電圧ダイオードＺＤ２にバイアス電流を供給するための抵抗Ｒ７に直流電源Ｅ１の電圧から定電圧ダイオードＺＤ２のツェナー電圧を差し引いた電圧が印加されることになるが、商用交流電源を利用するシステムにおいては、直流電源Ｅ１の電圧は交流の商用電源を整流した電圧となるため１００Ｖ以上になる。一方、制御回路Ｂ１を動作させるには数ボルト程度の電圧で良く、また、定電圧ダイオードＺＤ２のツェナー電圧が数ボルトであるので、抵抗Ｒ７には１００Ｖ程度の電圧が印加されることになり、抵抗Ｒ７には耐圧を確保するために大きなサイズの部品を使用しなければならないという制約があった。 In the conventional switching power supply circuit shown in FIG. 12, a voltage obtained by subtracting the Zener voltage of the constant voltage diode ZD2 from the voltage of the DC power supply E1 is applied to the resistor R7 for supplying a bias current to the constant voltage diode ZD2. However, in a system using a commercial AC power supply, the voltage of the DC power supply E1 is 100 V or higher because it is a voltage obtained by rectifying the AC commercial power supply. On the other hand, a voltage of about several volts may be used to operate the control circuit B1, and since the Zener voltage of the constant voltage diode ZD2 is several volts, a voltage of about 100V is applied to the resistor R7. The resistor R7 has a restriction that a large-sized component must be used in order to ensure a withstand voltage.

また、起動時に制御回路Ｂ１に供給する電圧を決定するために定電圧ダイオード等が必要であり、小型化が要求されるＡＣアダプタでは部品サイズや部品点数の削減が特に要望されていた。 In addition, a constant voltage diode or the like is required to determine the voltage supplied to the control circuit B1 at the time of start-up, and reduction of the component size and the number of components is particularly demanded for an AC adapter that is required to be downsized.

また、定電圧ダイオードＺＤ２にバイアス電流を流す必要があり不要な消費電流が発生していた。更に、起動時の突入電流を削減する目的で、コンデンサＣ１の充電電流を制御するための耐圧の高い抵抗Ｒ８が必要であった。 Further, it is necessary to flow a bias current through the constant voltage diode ZD2, and unnecessary current consumption occurs. Furthermore, a resistor R8 having a high withstand voltage for controlling the charging current of the capacitor C1 is necessary for the purpose of reducing the inrush current at the time of startup.

また、起動回路用トランジスタＴＲ４とスイッチング用トランジスタＴＲ３は回路的に接続されていないため、それらを１つのパッケージに入れることが困難であり、その結果、スイッチング電源回路のサイズか大きくなるという問題があった。 In addition, since the starting circuit transistor TR4 and the switching transistor TR3 are not connected in a circuit, it is difficult to put them in one package, and as a result, there is a problem that the size of the switching power supply circuit becomes large. It was.

また、図１３に示す従来のスイッチング電源回路においては、トランジスタＴｒ３のベース電流を供給するための抵抗Ｒ４には入力直流電圧ＶｉｎからトランジスタＴｒ３のベース、エミッタ間電圧を差し引いた電圧が印加されることになるが、商用交流電源を利用するシステムにおいては入力直流電圧Ｖｉｎの電圧は交流の商用電源を整流した電圧となるため１００Ｖ以上になり、一方、トランジスタＴｒ３のベース、エミッタ間電圧は約０．７Ｖであり、その結果、抵抗Ｒ４には１００Ｖ程度の電圧が印加されることになり、抵抗Ｒ４には耐圧を確保するために大きなサイズの部品を使用しなければならないという制約があった。 In the conventional switching power supply circuit shown in FIG. 13, a voltage obtained by subtracting the base-emitter voltage of the transistor Tr3 from the input DC voltage Vin is applied to the resistor R4 for supplying the base current of the transistor Tr3. However, in a system using a commercial AC power supply, the voltage of the input DC voltage Vin becomes a voltage obtained by rectifying the AC commercial power supply, and thus becomes 100 V or more, while the voltage between the base and emitter of the transistor Tr3 is about 0. As a result, a voltage of about 100 V is applied to the resistor R4, and there is a restriction that a large-sized component must be used for the resistor R4 in order to ensure a withstand voltage.

また、スイッチ駆動回路３０を動作させるには数ボルト程度の電圧で良いことから、トランジスタＴｒ１のコレクタ、エミッタ間には１００Ｖ程度の電圧が印加されることになり、トランジスタＴｒ１は耐圧を確保するために大きなサイズの部品を使用しなければならない。更に、トランジスタＴｒ３のコレクタ、エミッタ間にも１００Ｖ程度の耐圧を確保するために大きなサイズの部品を使用しなければならない。 Further, since a voltage of about several volts is sufficient to operate the switch drive circuit 30, a voltage of about 100 V is applied between the collector and emitter of the transistor Tr1, so that the transistor Tr1 ensures a withstand voltage. Large parts must be used. Furthermore, large-sized parts must be used in order to ensure a breakdown voltage of about 100 V between the collector and emitter of the transistor Tr3.

また、この従来のスイッチング電源回路では、スイッチ駆動回路３０が起動してコンバータ回路４０の出力直流電圧Ｖｏｕｔが発生することによって、トランジスタＴｒ２がオンし、トランジスタＴｒ３のベース電流が減ることによってトランジスタＴｒ３がオフしてスイッチング回路５０が停止することになるが、複数のトランジスタや抵抗が必要であり、小型化が要求されるＡＣアダプタでは部品サイズや部品点数の削減が特に問題となっていた。 In this conventional switching power supply circuit, when the switch drive circuit 30 is activated and the output DC voltage Vout of the converter circuit 40 is generated, the transistor Tr2 is turned on, and the base current of the transistor Tr3 is reduced, whereby the transistor Tr3 is turned on. The switching circuit 50 is turned off to stop, but a plurality of transistors and resistors are required, and in the AC adapter that is required to be downsized, the reduction of the component size and the number of components has been a particular problem.

また、トランジスタＴｒ３を停止させるためにはトランジスタＴｒ２をオンさせる必要があり、そのためにトランジスタＴｒ２のベース電流やトランジスタＴｒ２のコレクタ電流を流す必要があり不要な消費電流が発生していた。 Further, in order to stop the transistor Tr3, it is necessary to turn on the transistor Tr2. Therefore, it is necessary to flow the base current of the transistor Tr2 and the collector current of the transistor Tr2, and unnecessary current consumption occurs.

更には、スイッチング回路５０のトランジスタとスイッチング用のトランジスタＴｒ０が回路的に接続されていないため、それらを１つのパッケージに入れることが困難であり、その結果、スイッチング電源回路のサイズか大きくなるという問題があった。 Furthermore, since the transistor of the switching circuit 50 and the switching transistor Tr0 are not connected in a circuit, it is difficult to put them in one package, and as a result, the size of the switching power supply circuit becomes large. was there.

本発明は、上記従来のスイッチング電源回路における問題点に鑑みてなされたものであり、その目的は、スイッチング用トランジスタのオンオフを制御する制御回路に入力直流電圧から生成される起動電圧を供給する起動回路において、部品点数の削減、回路サイズの縮小、及び、低消費電流化を図ったスイッチング電源回路を提供する点にある。 The present invention has been made in view of the problems in the above-described conventional switching power supply circuit, and its purpose is to supply a starting voltage generated from an input DC voltage to a control circuit that controls on / off of the switching transistor. In the circuit, the present invention is to provide a switching power supply circuit in which the number of components is reduced, the circuit size is reduced, and the current consumption is reduced.

上記目的を達成するための本発明に係るスイッチング電源回路は、１次巻き線、２次巻き線及び３次巻き線を有するトランスと、前記２次巻き線の両端間に接続する第２整流平滑回路と、前記３次巻き線の両端間に接続する第１整流平滑回路と、第１端子が前記１次巻き線の一方端に接続し、第２端子が接地電位に接続し、前記１次巻き線を流れる電流のオンオフをスイッチングする第１トランジスタと、電源端子が前記第１整流平滑回路の出力と接続し、前記電源端子の端子電圧に応じて前記第１トランジスタのオンオフを制御する制御パルスを生成し、前記第１トランジスタの前記第１及び第２端子間のオンオフを制御する制御端子に、前記制御パルスを出力する制御回路と、ドレインが前記１次巻き線の両端の何れか一方と接続し、ソースが前記制御回路の前記電源端子に直接或いはダイオードを介して接続し、ゲートが接地電位に接続しているデプレッション型ＭＯＳＦＥＴの第２トランジスタと、を備えてなることを第１の特徴とする。 In order to achieve the above object, a switching power supply circuit according to the present invention includes a transformer having a primary winding, a secondary winding, and a tertiary winding, and a second rectifying / smoothing connected between both ends of the secondary winding. A circuit, a first rectifying and smoothing circuit connected between both ends of the tertiary winding, a first terminal connected to one end of the primary winding, a second terminal connected to a ground potential, and the primary A first transistor for switching on / off of a current flowing through the winding, and a control pulse for connecting a power supply terminal to the output of the first rectifying and smoothing circuit and controlling on / off of the first transistor in accordance with a terminal voltage of the power supply terminal A control circuit that outputs the control pulse to a control terminal that controls ON / OFF between the first and second terminals of the first transistor, and a drain that is either one of both ends of the primary winding. Connect and connect Scan connects directly or via a diode to the power supply terminal of the control circuit, the first feature that the gate is provided with a second transistor of the depletion type MOSFET connected to the ground potential.

本発明に係るスイッチング電源回路は、上記第１の特徴に加えて、更に、前記１次巻き線の他方端に入力する入力直流電圧が、前記第２トランジスタを介して電圧値が変化して、前記制御回路の前記電源端子に印加され、前記電源端子の端子電圧が、前記入力直流電圧が前記１次巻き線の他方端に入力する前の初期状態の電圧から前記第２トランジスタがピンチオフする電圧に達するまでの間は、前記制御回路の前記制御パルスの発振が停止しており、前記電源端子の端子電圧が、前記第２トランジスタがピンチオフする電圧に達すると、前記制御回路の前記制御パルスの発振が開始することを第２の特徴とする。 In the switching power supply circuit according to the present invention, in addition to the first feature, an input DC voltage input to the other end of the primary winding is changed in voltage value through the second transistor, A voltage applied to the power supply terminal of the control circuit, and a voltage at which the second transistor is pinched off from a voltage in an initial state before the input DC voltage is input to the other end of the primary winding. The oscillation of the control pulse of the control circuit is stopped until the voltage reaches the voltage at which the power supply terminal reaches a voltage at which the second transistor is pinched off. The second feature is that oscillation starts.

上記第１または第２の特徴のスイッチング電源回路によれば、スイッチング用トランジスタである第１トランジスタのオンオフを制御する制御回路に入力直流電圧から生成される起動電圧を供給する起動回路が、１つのデプレッション型ＭＯＳＦＥＴからなる第２トランジスタだけで構成されるため、当該起動回路の部品点数の削減、回路サイズの縮小、及び、低消費電流化が図れる。つまり、第２トランジスタがデプレッション型ＭＯＳＦＥＴであるため、第２トランジスタのソース電位は制御回路の接地電位より第２トランジスタのピンチオフ電圧分だけ高電位となり、当該ピンチオフ電圧（第２トランジスタのソースが制御回路の電源端子に直接接続する場合）、または、当該ピンチオフ電圧からダイオードの順方向接合バイアス分差し引いた電圧（第２トランジスタのソースが制御回路の電源端子にダイオードを介して接続する場合）が制御回路の電源端子に印加され、１次巻き線の他方端に入力する入力直流電圧が上昇しても、制御回路の電源端子の端子電圧は一定電圧にクランプされる。従って、その一定電圧またはその近傍値を制御回路の定電圧の起動電圧と設定することが可能となる。これにより、従来のスイッチング電源回路において、定電圧の起動電圧を決定するために必要であった定電圧ダイオードや定電圧ダイオードにバイアス電流を供給する高耐圧抵抗等を用いることなく制御回路へ定電圧の起動電圧を供給することが可能となる。 According to the switching power supply circuit of the first or second feature, there is one starter circuit that supplies a starter voltage generated from an input DC voltage to a control circuit that controls on / off of the first transistor that is a switching transistor. Since it is composed of only the second transistor made up of a depletion type MOSFET, the number of parts of the startup circuit can be reduced, the circuit size can be reduced, and the current consumption can be reduced. That is, since the second transistor is a depletion type MOSFET, the source potential of the second transistor is higher than the ground potential of the control circuit by the pinch-off voltage of the second transistor, and the pinch-off voltage (the source of the second transistor is the control circuit). Or a voltage obtained by subtracting the forward junction bias of the diode from the pinch-off voltage (when the source of the second transistor is connected to the power supply terminal of the control circuit via the diode). Even if the input DC voltage applied to the other power supply terminal and input to the other end of the primary winding rises, the terminal voltage of the power supply terminal of the control circuit is clamped to a constant voltage. Therefore, it becomes possible to set the constant voltage or a value near the constant voltage as a constant starting voltage of the control circuit. As a result, in a conventional switching power supply circuit, the constant voltage is supplied to the control circuit without using a constant voltage diode or a high withstand voltage resistor that supplies a bias current to the constant voltage diode, which is necessary for determining a constant voltage starting voltage. The starting voltage can be supplied.

特に、第２の特徴のスイッチング電源回路によれば、制御回路の電源端子に印加される上記一定電圧が起動電圧となることから、制御回路が制御パルスの発振を開始して、第１整流平滑回路側から電源端子への電圧供給が開始すると、第２トランジスタがピンチオフして第２トランジスタから制御回路への電流供給が遮断するため、制御回路に起動電圧を供給する起動回路である第２トランジスタでの電流消費を完全に遮断することができ、低消費電力化が図れる。 In particular, according to the switching power supply circuit of the second feature, since the constant voltage applied to the power supply terminal of the control circuit becomes the start-up voltage, the control circuit starts oscillation of the control pulse, and the first rectification smoothing When the voltage supply from the circuit side to the power supply terminal is started, the second transistor is pinched off, and the current supply from the second transistor to the control circuit is cut off. Therefore, the second transistor is an activation circuit that supplies an activation voltage to the control circuit. Current consumption can be completely cut off, and power consumption can be reduced.

ここで、上記一定電圧より起動電圧が僅かに低い場合は、電源端子の端子電圧が上記一定電圧に達する前に制御回路が制御パルスの発振を開始し、第１トランジスタのスイッチング動作を駆動し、第１整流平滑回路側から電源端子への電圧供給が開始するので、端子電圧が上記一定電圧に達するまでは、一時的に第２トランジスタがピンチオフせず、上記起動回路である第２トランジスタを通過する電流パスが生じるが、上記起動回路の部品点数の削減、回路サイズの縮小は同様に達成される。 Here, when the starting voltage is slightly lower than the constant voltage, the control circuit starts oscillation of the control pulse before the terminal voltage of the power supply terminal reaches the constant voltage, and drives the switching operation of the first transistor, Since the voltage supply from the first rectifying / smoothing circuit side to the power supply terminal starts, the second transistor does not temporarily pinch off until the terminal voltage reaches the constant voltage, and passes through the second transistor which is the starting circuit. However, a reduction in the number of parts of the start-up circuit and a reduction in circuit size are achieved in the same manner.

更に、上記一定電圧より起動電圧が僅かに低い場合は、第２トランジスタのドレインが、第１トランジスタの第１端子と同じく、１次巻き線の一方端に接続する場合では、第１トランジスタのスイッチング動作でオフしても、第２トランジスタを経由する電流パスが生じるため、端子電圧が上記一定電圧に達するまでは、一時的にスイッチング効率が低下することになる。従って、上記一定電圧が起動電圧となることが好ましい。 Further, when the starting voltage is slightly lower than the above-mentioned constant voltage, the switching of the first transistor is performed when the drain of the second transistor is connected to one end of the primary winding, like the first terminal of the first transistor. Even if the operation is turned off, a current path that passes through the second transistor is generated. Therefore, the switching efficiency is temporarily lowered until the terminal voltage reaches the constant voltage. Therefore, the constant voltage is preferably the starting voltage.

本発明に係るスイッチング電源回路は、上記第１または第２の特徴に加えて、更に、前記第１トランジスタの前記第１端子が、前記１次巻き線の一方端に接続し、前記第２トランジスタのドレインが、前記１次巻き線の他方端に接続し、前記第２トランジスタのソースが、前記制御回路の前記電源端子に直接或いはダイオードを介して接続し、前記第２トランジスタのバックゲートがソースと接続していることを第３の特徴とする。 In the switching power supply circuit according to the present invention, in addition to the first or second feature, the first terminal of the first transistor is connected to one end of the primary winding, and the second transistor The drain of the second transistor is connected to the other end of the primary winding, the source of the second transistor is connected to the power supply terminal of the control circuit directly or via a diode, and the back gate of the second transistor is the source It is the third feature that it is connected.

上記第３の特徴のスイッチング電源回路によれば、１次巻き線の他方端に入力する入力直流電圧が立ち上がると直ぐに、制御回路に起動電圧を供給する起動回路である第２トランジスタが動作を開始するので、制御回路が制御パルスの発振を開始するまでの起動時間が短くなる。また、制御回路が制御パルスの発振を開始し、第１トランジスタがオンオフを繰り返すスイッチング動作時において、第１トランジスタと第２トランジスタが相互に分離しているので、第１トランジスタのオン時に制御回路の電源端子から第１トランジスタのドレインへ電流が逆流したり、第１トランジスタのオフ時に、第１トランジスタのドレインから制御回路の電源端子へのリーク電流が発生したりすることがない。このため、第２トランジスタと制御回路の電源端子の間に逆流防止用のダイオードを必ずしも設ける必要がなく、起動回路を構成する部品点数の削減が図れる。 According to the switching power supply circuit of the third feature, as soon as the input DC voltage input to the other end of the primary winding rises, the second transistor, which is a starting circuit for supplying a starting voltage to the control circuit, starts operating. Therefore, the startup time until the control circuit starts oscillation of the control pulse is shortened. Further, during the switching operation in which the control circuit starts oscillation of the control pulse and the first transistor repeatedly turns on and off, the first transistor and the second transistor are separated from each other. A current does not flow backward from the power supply terminal to the drain of the first transistor, or a leakage current from the drain of the first transistor to the power supply terminal of the control circuit does not occur when the first transistor is turned off. For this reason, it is not always necessary to provide a backflow prevention diode between the second transistor and the power supply terminal of the control circuit, and the number of components constituting the starting circuit can be reduced.

本発明に係るスイッチング電源回路は、上記第１または第２の特徴に加えて、更に、前記第１トランジスタの前記第１端子と前記第２トランジスタのドレインが、前記１次巻き線の一方端に夫々接続し、前記第２トランジスタのソースが、前記制御回路の前記電源端子にダイオードを介して接続し、前記第２トランジスタのバックゲートが前記第２トランジスタのソースと接続していることを第４の特徴とする。 In addition to the first or second feature, the switching power supply circuit according to the present invention further includes the first terminal of the first transistor and the drain of the second transistor at one end of the primary winding. The fourth transistor is connected to each other, the source of the second transistor is connected to the power supply terminal of the control circuit via a diode, and the back gate of the second transistor is connected to the source of the second transistor. It is characterized by.

本発明に係るスイッチング電源回路は、上記第１または第２の特徴に加えて、更に、前記第１トランジスタの前記第１端子と前記第２トランジスタのドレインが、前記１次巻き線の一方端に夫々接続し、前記第２トランジスタのソースが、前記制御回路の前記電源端子に直接或いはダイオードを介して接続し、前記第２トランジスタのバックゲートが接地電位と接続していることを第５の特徴とする。 In addition to the first or second feature, the switching power supply circuit according to the present invention further includes the first terminal of the first transistor and the drain of the second transistor at one end of the primary winding. A fifth feature is that the second transistors are connected to each other, the source of the second transistor is connected to the power supply terminal of the control circuit directly or via a diode, and the back gate of the second transistor is connected to the ground potential. And

上記第４または第５の特徴のスイッチング電源回路によれば、１次巻き線の他方端に入力する入力直流電圧が立ち上がると、１次巻き線を介して制御回路に起動電圧を供給する起動回路である第２トランジスタに電流が供給されるので、起動回路動作が緩やかに開始し、起動時の突入電流の削減が可能となる。 According to the switching power supply circuit of the fourth or fifth feature, when the input DC voltage input to the other end of the primary winding rises, the startup circuit supplies the startup voltage to the control circuit via the primary winding. Since the current is supplied to the second transistor, the start circuit operation starts slowly, and the inrush current at the start can be reduced.

ここで、第５の特徴のスイッチング電源回路では、制御回路が制御パルスの発振を開始し、第１トランジスタがオンオフを繰り返すスイッチング動作時において、第１トランジスタがオンして、第２トランジスタのドレイン、ソース間の電圧が反転すると、第２トランジスタがピンチオフしていても、第２トランジスタのバックゲートとソースが接続しているため、第２トランジスタのバックゲートを介して電流が逆流することになるが、第２トランジスタのソースと制御回路の前記電源端子間にダイオードが設けてあるので、当該逆流を防止することができ、正常な第１トランジスタのスイッチング動作が維持される。 Here, in the switching power supply circuit having the fifth feature, in the switching operation in which the control circuit starts oscillating the control pulse and the first transistor repeatedly turns on and off, the first transistor is turned on, the drain of the second transistor, When the voltage between the sources is inverted, even if the second transistor is pinched off, the current flows back through the back gate of the second transistor because the back gate and the source of the second transistor are connected. Since the diode is provided between the source of the second transistor and the power supply terminal of the control circuit, the backflow can be prevented, and the normal switching operation of the first transistor is maintained.

一方、第５の特徴のスイッチング電源回路によれば、第２トランジスタのバックゲートとソースが分離しているので、上記逆流が生じないので、第２トランジスタのソースと制御回路の前記電源端子間にダイオードを必ずしも設ける必要が無く、起動回路を構成する部品点数の削減が図れる。 On the other hand, according to the switching power supply circuit of the fifth feature, since the back gate and the source of the second transistor are separated, the reverse flow does not occur, so that the source of the second transistor and the power supply terminal of the control circuit are not connected. It is not always necessary to provide a diode, and the number of parts constituting the starting circuit can be reduced.

本発明に係るスイッチング電源回路は、上記第１乃至第５の何れかの特徴に加えて、更に、前記第１トランジスタと前記第２トランジスタが同一半導体基板上に形成されていることを第６の特徴とする。 The switching power supply circuit according to the present invention is characterized in that, in addition to any of the first to fifth features, the first transistor and the second transistor are formed on the same semiconductor substrate. Features.

上記第６の特徴のスイッチング電源回路によれば、第１トランジスタと第２トランジスタが同一半導体基板上に形成されているので、容易に１つのパッケージに収容でき、スイッチング電源回路の更なる小型化が図れる。 According to the switching power supply circuit of the sixth feature, since the first transistor and the second transistor are formed on the same semiconductor substrate, they can be easily accommodated in one package, and the switching power supply circuit can be further downsized. I can plan.

本発明に係るスイッチング電源回路は、上記第１乃至第６の何れかの特徴に加えて、更に、前記第１トランジスタが、前記第１端子がドレイン、前記第２端子がソース、前記制御端子がゲートのエンハンスメント型ＭＯＳＦＥＴであることを第７の特徴とする。 In addition to any of the first to sixth features, the switching power supply circuit according to the present invention further includes the first transistor, the first terminal being a drain, the second terminal being a source, and the control terminal being a A seventh feature is that the gate enhancement type MOSFET.

上記第７の特徴のスイッチング電源回路によれば、第１トランジスタと第２トランジスタが同じＭＯＳＦＥＴであるので、同一半導体基板上に形成するのが容易となる。 According to the switching power supply circuit of the seventh feature, since the first transistor and the second transistor are the same MOSFET, it is easy to form on the same semiconductor substrate.

本発明に係るスイッチング電源回路は、上記第４の特徴に加えて、更に、前記第１トランジスタが、前記第１端子がドレイン、前記第２端子がソース、前記制御端子がゲートのエンハンスメント型ＭＯＳＦＥＴであり、前記第２トランジスタのゲートと、前記第１トランジスタのソース及びバックゲートが接地電位と接続し、前記第１トランジスタのソースと前記第２トランジスタのソースが同一半導体基板上の異なるウェル内に形成され、前記第１トランジスタのドレインと前記第２トランジスタのドレインが同一半導体基板上の同一ドリフト領域内に形成され、前記第２トランジスタのバックゲートを形成する第２ウェルが、前記ドリフト領域内に形成されていることを第８の特徴とする。 In addition to the fourth feature described above, the switching power supply circuit according to the present invention is further an enhancement-type MOSFET in which the first transistor is a drain, the second terminal is a source, and the control terminal is a gate. And the gate of the second transistor, the source and back gate of the first transistor are connected to a ground potential, and the source of the first transistor and the source of the second transistor are formed in different wells on the same semiconductor substrate. The drain of the first transistor and the drain of the second transistor are formed in the same drift region on the same semiconductor substrate, and the second well forming the back gate of the second transistor is formed in the drift region. This is an eighth feature.

本発明に係るスイッチング電源回路は、上記第８の特徴に加えて、更に、前記第２トランジスタのゲートが、前記第１トランジスタのバックゲートを形成する第１ウェル上に延伸して、前記第１ウェルと前記第２トランジスタのゲートが同一のコンタクト材料を用いて接地電位と接続していることを第９の特徴とする。 In the switching power supply circuit according to the present invention, in addition to the eighth feature, the gate of the second transistor extends on a first well forming a back gate of the first transistor, and the first transistor A ninth feature is that the well and the gate of the second transistor are connected to the ground potential using the same contact material.

本発明に係るスイッチング電源回路は、上記第５の特徴に加えて、更に、前記第１トランジスタが、前記第１端子がドレイン、前記第２端子がソース、前記制御端子がゲートのエンハンスメント型ＭＯＳＦＥＴであり、前記第２トランジスタのゲート及びバックゲートと、前記第１トランジスタのソース及びバックゲートが接地電位と接続し、前記第１トランジスタのソースと前記第２トランジスタのソースが同一半導体基板上の同一ウェル内に形成され、前記第１トランジスタのドレインと前記第２トランジスタのドレインが同一半導体基板上の同一ドリフト領域内に形成されていることを第１０の特徴とする。 In addition to the fifth feature, the switching power supply circuit according to the present invention is an enhancement-type MOSFET in which the first transistor is a drain, the second terminal is a source, and the control terminal is a gate. The gate and back gate of the second transistor, the source and back gate of the first transistor are connected to the ground potential, and the source of the first transistor and the source of the second transistor are in the same well on the same semiconductor substrate. A tenth feature is that the drain of the first transistor and the drain of the second transistor are formed in the same drift region on the same semiconductor substrate.

本発明に係るスイッチング電源回路は、上記第１０の特徴に加えて、更に、前記ウェルと前記第２トランジスタのゲートが同一のコンタクト材料を用いて接地電位と接続していることを第１１の特徴とする。 In addition to the tenth feature, the switching power supply circuit according to the present invention further has an eleventh feature in which the well and the gate of the second transistor are connected to a ground potential using the same contact material. And

上記第８乃至第１１の特徴のスイッチング電源回路によれば、第１トランジスタと第２トランジスタを、両トランジスタの各ドレインを共通にして、同一半導体基板上にコンパクトに形成することができ、上記第４または第５の特徴のスイッチング電源回路における第１トランジスタと第２トランジスタを小さいチップ面積で効率良く同一半導体基板上に形成でき、より容易に１つのパッケージに収容することが可能となる。 According to the switching power supply circuit of the eighth to eleventh features, the first transistor and the second transistor can be formed compactly on the same semiconductor substrate, with the drains of both transistors in common. The first transistor and the second transistor in the switching power supply circuit of the fourth or fifth feature can be efficiently formed on the same semiconductor substrate with a small chip area, and can be more easily accommodated in one package.

特に、上記第９または第１１の特徴のスイッチング電源回路によれば、第１トランジスタと第２トランジスタを、更に小さいチップ面積で効率良く同一半導体基板上に形成できる。 In particular, according to the switching power supply circuit of the ninth or eleventh feature, the first transistor and the second transistor can be efficiently formed on the same semiconductor substrate with a smaller chip area.

次に、本発明に係るスイッチング電源回路の実施形態について、図面を参照して説明する。 Next, an embodiment of a switching power supply circuit according to the present invention will be described with reference to the drawings.

〈第１実施形態〉
本発明の第１実施形態に係るスイッチング電源回路１（以下、適宜「本発明回路１」と略称する）は、図１に示すように、１次巻き線Ｎ１、２次巻き線Ｎ２及び３次巻き線Ｎ３を有するトランスＴ１、３次巻き線Ｎ３の両端間に接続する第１整流平滑回路６、２次巻き線Ｎ２の両端間に接続する第２整流平滑回路７、エンハンスメント型ｎチャンネルＭＯＳＦＥＴの第１トランジスタＱ１、デプレッション型ｎチャンネルＭＯＳＦＥＴの第２トランジスタＱ２、及び、制御回路Ｂ１を備えて構成される。 <First Embodiment>
As shown in FIG. 1, a switching power supply circuit 1 according to the first embodiment of the present invention (hereinafter simply referred to as “present circuit 1”) includes a primary winding N1, a secondary winding N2, and a tertiary winding. A transformer T1 having a winding N3, a first rectifying / smoothing circuit 6 connected between both ends of the tertiary winding N3, a second rectifying / smoothing circuit 7 connected between both ends of the secondary winding N2, and an enhancement type n-channel MOSFET A first transistor Q1, a second transistor Q2 of a depletion type n-channel MOSFET, and a control circuit B1 are included.

１次巻き線Ｎ１の一方端ｎ１１に第１トランジスタＱ１のドレインが接続し、１次巻き線Ｎ１の他方端ｎ１２が入力端子となっており、直流電源Ｅ１の出力と接続し、入力直流電圧Ｖｉｎが入力端子ｎ１２に入力する。 The drain of the first transistor Q1 is connected to one end n11 of the primary winding N1, and the other end n12 of the primary winding N1 is an input terminal, which is connected to the output of the DC power supply E1, and the input DC voltage Vin Is input to the input terminal n12.

２次巻き線Ｎ２の一方端ｎ２１にダイオードＤ２のアノードが接続し、ダイオードＤ２のカソードにコンデンサＣ２の一方端が接続し、２次巻き線Ｎ２の他方端ｎ２２にコンデンサＣ２の他方端が接続して第２整流平滑回路７が構成されている。コンデンサＣ２の両端には直流負荷Ｒ０が接続され、第２整流平滑回路７で整流された出力直流電圧Ｖｏｕｔが、コンデンサＣ２の一方端から負荷Ｒ０に出力される。 The anode of the diode D2 is connected to one end n21 of the secondary winding N2, the one end of the capacitor C2 is connected to the cathode of the diode D2, and the other end of the capacitor C2 is connected to the other end n22 of the secondary winding N2. Thus, the second rectifying / smoothing circuit 7 is configured. A DC load R0 is connected to both ends of the capacitor C2, and the output DC voltage Vout rectified by the second rectifying and smoothing circuit 7 is output from one end of the capacitor C2 to the load R0.

３次巻き線Ｎ３の一方端ｎ３１にダイオードＤ１のアノードが接続し、ダイオードＤ１のカソードにコンデンサＣ１の一方端が接続し、３次巻き線Ｎ３の他方端ｎ３２とコンデンサＣ１の他方端が共に接地して第１整流平滑回路６が構成されている。ダイオードＤ１のカソードは制御回路Ｂ１の電源端子Ｂｖｃｃが接続されている。 The anode of diode D1 is connected to one end n31 of tertiary winding N3, one end of capacitor C1 is connected to the cathode of diode D1, and the other end n32 of tertiary winding N3 and the other end of capacitor C1 are both grounded. Thus, the first rectifying / smoothing circuit 6 is configured. The cathode of the diode D1 is connected to the power supply terminal Bvcc of the control circuit B1.

第１トランジスタＱ１は、入力直流電圧Ｖｉｎの電圧値に適合した高耐圧ＭＯＳＦＥＴで、ソースが接地され、ゲートが制御回路Ｂ１の出力端子Ｂｏｕｔと接続し、１次巻き線Ｎ１を流れる電流のオンオフをスイッチングするスイッチング素子として機能する。 The first transistor Q1 is a high breakdown voltage MOSFET adapted to the voltage value of the input DC voltage Vin, the source is grounded, the gate is connected to the output terminal Bout of the control circuit B1, and the current flowing through the primary winding N1 is turned on / off. It functions as a switching element that switches.

本第１実施形態では、第２トランジスタＱ２は、入力直流電圧Ｖｉｎの電圧値に適合した高耐圧ＭＯＳＦＥＴで、ドレインが１次巻き線Ｎ１の他方端ｎ１２と接続し、ソースが制御回路Ｂ１の電源端子Ｂｖｃｃと直接接続し、ゲートが接地され、バックゲートがソースと接続したソースフォロア回路となっている。第２トランジスタＱ２は、１素子で入力直流電圧Ｖｉｎから定電圧の制御回路Ｂ１の起動電圧を生成する起動回路を構成する。 In the first embodiment, the second transistor Q2 is a high breakdown voltage MOSFET adapted to the voltage value of the input DC voltage Vin, the drain is connected to the other end n12 of the primary winding N1, and the source is the power supply of the control circuit B1. The source follower circuit is directly connected to the terminal Bvcc, the gate is grounded, and the back gate is connected to the source. The second transistor Q2 constitutes an activation circuit that generates the activation voltage of the constant voltage control circuit B1 from the input DC voltage Vin by one element.

制御回路Ｂ１は、電源端子Ｂｖｃｃの端子電圧ＶＢに応じて第１トランジスタＱ１のオンオフを制御する制御パルスを生成し、出力端子Ｂｏｕｔから第１トランジスタＱ１のゲートへ出力するスイッチング駆動回路として機能する。制御回路Ｂ１は、端子電圧ＶＢの上昇に応じて、第１トランジスタＱ１のオンオフの時間比を調整することで、出力直流電圧Ｖｏｕｔを一定電圧に安定化させる機能を有する。制御回路Ｂ１として、従来のスイッチング電源回路で使用されている既知の回路構成のものを使用可能であり、例えば、特許文献２に開示されたスイッチ駆動回路３０等の回路構成が利用できる。 The control circuit B1 functions as a switching drive circuit that generates a control pulse for controlling on / off of the first transistor Q1 according to the terminal voltage VB of the power supply terminal Bvcc, and outputs the control pulse from the output terminal Bout to the gate of the first transistor Q1. The control circuit B1 has a function of stabilizing the output DC voltage Vout to a constant voltage by adjusting the on / off time ratio of the first transistor Q1 in accordance with the increase in the terminal voltage VB. As the control circuit B1, a known circuit configuration used in a conventional switching power supply circuit can be used. For example, a circuit configuration such as the switch drive circuit 30 disclosed in Patent Document 2 can be used.

次に、本発明回路１の動作について説明する。先ず、直流電源Ｅ１に入力直流電圧Ｖｉｎが発生すると、その電圧Ｖｉｎは第２トランジスタＱ２のドレインに印加される。直流電源Ｅ１に電圧Ｖｉｎが発生した時、コンデンサＣ１には電荷が溜まっておらず、また、トランスＴ１の３次巻き線Ｎ３にも起電力がないために、第２トランジスタＱ２のソース電位は第２トランジスタＱ２のゲート電位と同じく０Ｖになっている。 Next, the operation of the circuit 1 of the present invention will be described. First, when the input DC voltage Vin is generated in the DC power supply E1, the voltage Vin is applied to the drain of the second transistor Q2. When the voltage Vin is generated in the DC power supply E1, no charge is accumulated in the capacitor C1, and there is no electromotive force in the tertiary winding N3 of the transformer T1, so that the source potential of the second transistor Q2 is the first potential. The voltage is 0 V, which is the same as the gate potential of the two transistors Q2.

直流電源Ｅ１に電圧が発生した直後では、第２トランジスタＱ２はデプレッション型ＭＯＳＦＥＴであるから第２トランジスタＱ２のドレイン−ソース間にそのドレイン−ソース間抵抗を通して電流が流れ、コンデンサＣ１を充電し、コンデンサＣ１の一方端と制御回路の電源端子Ｂｖｃｃと第２トランジスタＱ２のソースの電位が、第２トランジスタＱ２のドレイン−ソース間抵抗とコンデンサＣ１の容量との積を時定数とする上昇速度で上昇し始める。 Immediately after the voltage is generated in the DC power supply E1, since the second transistor Q2 is a depletion type MOSFET, a current flows through the drain-source resistance between the drain and source of the second transistor Q2, and the capacitor C1 is charged. The potential of one end of C1, the power supply terminal Bvcc of the control circuit, and the source of the second transistor Q2 increases at a rate of increase with the product of the drain-source resistance of the second transistor Q2 and the capacitance of the capacitor C1 as a time constant. start.

その後、第２トランジスタＱ２のソース電位が上がり、第２トランジスタＱ２のゲート−ソース間電圧が第２トランジスタＱ２のピンチオフ電圧に略等しくなった時点で、第２トランジスタＱ２のドレイン−ソース間に電流が略流れなくなり、第２トランジスタＱ２のソース電位、即ち、第２トランジスタＱ２のソースに接続する制御回路Ｂ１の電源端子Ｂｖｃｃの電位の上昇は停止する。 Thereafter, when the source potential of the second transistor Q2 rises and the gate-source voltage of the second transistor Q2 becomes substantially equal to the pinch-off voltage of the second transistor Q2, a current flows between the drain and source of the second transistor Q2. Almost no longer flows, and the rise of the source potential of the second transistor Q2, that is, the potential of the power supply terminal Bvcc of the control circuit B1 connected to the source of the second transistor Q2, stops.

この時点で制御回路Ｂ１が動作を開始し、第１トランジスタＱ１のゲートにスイッチング用の制御パルスを出力し、第１トランジスタＱ１がオンオフを繰り返すスイッチング動作を開始し、１次巻き線Ｎ１から２次巻き線Ｎ２と３次巻き線Ｎ３へ電力が伝達される。尚、制御回路Ｂ１が動作を開始するまでの起動期間中は、第１トランジスタＱ１はオフ状態である。 At this time, the control circuit B1 starts operation, outputs a control pulse for switching to the gate of the first transistor Q1, starts the switching operation in which the first transistor Q1 is repeatedly turned on and off, and starts secondary from the primary winding N1. Electric power is transmitted to winding N2 and tertiary winding N3. Note that the first transistor Q1 is in an off state during the start-up period until the control circuit B1 starts operating.

２次巻き線Ｎ２の出力電圧は交流であり、その電圧はダイオードＤ２で整流されコンデンサＣ２で平滑され出力直流電圧Ｖｏｕｔとなって負荷Ｒ０に出力される。 The output voltage of the secondary winding N2 is AC, and the voltage is rectified by the diode D2, smoothed by the capacitor C2, and output to the load R0 as the output DC voltage Vout.

一方、３次巻き線Ｎ３の出力電圧は交流であり、その電圧はダイオードＤ１で整流されコンデンサＣ１を起動開始時（起動期間終了時）より更に充電し、また、コンデンサＣ１で平滑され直流電圧となって制御回路Ｂ１の電源端子Ｂｖｃｃと第２トランジスタＱ２のソースに印加されるが、この直流電圧（電源端子Ｂｖｃｃの端子電圧ＶＢ）は第２トランジスタＱ２のソース電位を更に上昇させ、第２トランジスタＱ２のゲート−ソース間電圧を第２トランジスタＱ２のピンチオフ電圧以上にし、第２トランジスタＱ２のドレイン−ソース間に電流が全く流れなくなり、第２トランジスタＱ２を介してコンデンサＣ１を充電していた起動期間中の動作が完全に停止する。 On the other hand, the output voltage of the tertiary winding N3 is an alternating current, and the voltage is rectified by the diode D1 to further charge the capacitor C1 from the start of start-up (at the end of the start-up period). Is applied to the power supply terminal Bvcc of the control circuit B1 and the source of the second transistor Q2. This DC voltage (the terminal voltage VB of the power supply terminal Bvcc) further increases the source potential of the second transistor Q2, and the second transistor The startup period during which the gate-source voltage of Q2 is set to be equal to or higher than the pinch-off voltage of the second transistor Q2, no current flows between the drain and source of the second transistor Q2, and the capacitor C1 is charged via the second transistor Q2. The operation inside stops completely.

その後は、制御回路Ｂ１の電源端子Ｂｖｃｃへは、３次巻き線Ｎ３から第１整流平滑回路６を介して電力供給され、制御回路Ｂ１の制御パルスの出力が維持され、第１トランジスタＱ１はスイッチング動作を継続し、２次巻き線Ｎ２から第２整流平滑回路７を介して出力直流電圧Ｖｏｕｔが出力される。 Thereafter, power is supplied from the tertiary winding N3 to the power supply terminal Bvcc of the control circuit B1 via the first rectifying / smoothing circuit 6, the control pulse output of the control circuit B1 is maintained, and the first transistor Q1 is switched. The operation is continued, and the output DC voltage Vout is output from the secondary winding N2 via the second rectifying and smoothing circuit 7.

以上より、電源端子Ｂｖｃｃの端子電圧ＶＢは、第２トランジスタＱ２のピンチオフ電圧で規定されるソース電位以上には上昇せず定電圧に維持されるため、第２トランジスタＱ２のピンチオフ電圧を調整して、当該定電圧を制御回路Ｂ１が動作を開始する電源端子Ｂｖｃｃの端子電圧ＶＢ（起動電圧）または起動電圧以上の近傍値に設定することで、制御回路Ｂ１の電源端子Ｂｖｃｃへは、起動期間中は第２トランジスタＱ２を介して電圧供給され、起動開始後は、制御パルスの出力を維持するための電力が第１整流平滑回路６から供給される。 As described above, the terminal voltage VB of the power supply terminal Bvcc does not rise above the source potential defined by the pinch-off voltage of the second transistor Q2, and is maintained at a constant voltage. Therefore, the pinch-off voltage of the second transistor Q2 is adjusted. By setting the constant voltage to the terminal voltage VB (starting voltage) of the power supply terminal Bvcc at which the control circuit B1 starts its operation or a value close to the starting voltage or higher, the power supply terminal Bvcc of the control circuit B1 is in the starting period. Is supplied with a voltage via the second transistor Q2, and after starting is started, power for maintaining the output of the control pulse is supplied from the first rectifying and smoothing circuit 6.

〈第２実施形態〉
本発明の第２実施形態に係るスイッチング電源回路２（以下、適宜「本発明回路２」と略称する）は、図２に示すように、１次巻き線Ｎ１、２次巻き線Ｎ２及び３次巻き線Ｎ３を有するトランスＴ１、３次巻き線Ｎ３の両端間に接続する第１整流平滑回路６、２次巻き線Ｎ２の両端間に接続する第２整流平滑回路７、エンハンスメント型ｎチャンネルＭＯＳＦＥＴの第１トランジスタＱ１、デプレッション型ｎチャンネルＭＯＳＦＥＴの第２トランジスタＱ２、逆流防止用のダイオードＤ３、及び、制御回路Ｂ１を備えて構成される。 Second Embodiment
A switching power supply circuit 2 according to the second embodiment of the present invention (hereinafter abbreviated as “the present invention circuit 2” as appropriate) includes a primary winding N1, a secondary winding N2, and a tertiary winding as shown in FIG. A transformer T1 having a winding N3, a first rectifying / smoothing circuit 6 connected between both ends of the tertiary winding N3, a second rectifying / smoothing circuit 7 connected between both ends of the secondary winding N2, and an enhancement type n-channel MOSFET A first transistor Q1, a second transistor Q2 of a depletion type n-channel MOSFET, a backflow prevention diode D3, and a control circuit B1 are included.

本発明回路２は、１次巻き線Ｎ１、２次巻き線Ｎ２、３次巻き線Ｎ３、第１整流平滑回路６、第２整流平滑回路７、第１トランジスタＱ１、制御回路Ｂ１、及び、直流電源Ｅ１の相互間の接続関係、及び、個々の回路構成は、第１実施形態の本発明回路１と同じであるが、１次巻き線Ｎ１、第１トランジスタＱ１、及び、制御回路Ｂ１に対する第２トランジスタＱ２とダイオードＤ３の接続が第１実施形態の本発明回路１と異なる。以下、第２トランジスタＱ２とダイオードＤ３の接続関係について説明し、第１実施形態の本発明回路１と同じ部分については重複する説明は割愛する。 The present invention circuit 2 includes a primary winding N1, a secondary winding N2, a tertiary winding N3, a first rectifying and smoothing circuit 6, a second rectifying and smoothing circuit 7, a first transistor Q1, a control circuit B1, and a direct current. The connection relationship between the power supplies E1 and the individual circuit configurations are the same as those of the circuit 1 of the first embodiment, but the first winding N1, the first transistor Q1, and the first circuit for the control circuit B1. The connection between the two transistors Q2 and the diode D3 is different from the circuit 1 of the present invention of the first embodiment. Hereinafter, the connection relationship between the second transistor Q2 and the diode D3 will be described, and overlapping description of the same parts as those of the circuit 1 of the first embodiment will be omitted.

本第２実施形態では、第２トランジスタＱ２は、ドレインが１次巻き線Ｎ１の一方端ｎ１１と接続し、ソースがダイオードＤ３のアノードと接続し、ゲートが接地され、バックゲートがソースと接続したソースフォロア回路となっている。また、ダイオードＤ３のカソードが制御回路Ｂ１の電源端子Ｂｖｃｃと接続している。第２トランジスタＱ２とダイオードＤ３は、２素子で入力直流電圧Ｖｉｎから定電圧の制御回路Ｂ１の起動電圧を生成する起動回路を構成する。 In the second embodiment, the second transistor Q2 has a drain connected to one end n11 of the primary winding N1, a source connected to the anode of the diode D3, a gate grounded, and a back gate connected to the source. Source follower circuit. The cathode of the diode D3 is connected to the power supply terminal Bvcc of the control circuit B1. The second transistor Q2 and the diode D3 form a starting circuit that generates a starting voltage for the constant voltage control circuit B1 from the input DC voltage Vin using two elements.

次に、本発明回路２の動作について説明する。先ず、直流電源Ｅ１に入力直流電圧Ｖｉｎが発生すると、その電圧Ｖｉｎは１次巻き線Ｎ１を通して第２トランジスタＱ２のドレインに印加される。 Next, the operation of the circuit 2 of the present invention will be described. First, when the input DC voltage Vin is generated in the DC power supply E1, the voltage Vin is applied to the drain of the second transistor Q2 through the primary winding N1.

１次巻き線Ｎ１のインダクタンスをＬ１、第２トランジスタＱ２のドレイン−ソース間抵抗をＲｄｓ、直流電源Ｅ１に電圧Ｖｉｎが出力されてからの経過時間をｔとすると、第２トランジスタＱ２のドレイン−ソース間電圧Ｖｄｓは、以下の数１で与えられる。数１より明らかなように、入力直流電圧Ｖｉｎが急峻に立ち上がった場合でも、第２トランジスタＱ２のドレイン−ソース間には比較的緩やかな傾斜の電圧が印加されることになる。 When the inductance of the primary winding N1 is L1, the drain-source resistance of the second transistor Q2 is Rds, and the elapsed time after the voltage Vin is output to the DC power source E1, t is the drain-source of the second transistor Q2. The inter-voltage Vds is given by the following formula 1. As is clear from Equation 1, even when the input DC voltage Vin rises steeply, a voltage having a relatively gentle slope is applied between the drain and source of the second transistor Q2.

［数１］
Ｖｄｓ＝（Ｖｉｎ×Ｒｄｓ×ｔ）／Ｌ１ [Equation 1]
Vds = (Vin × Rds × t) / L1

直流電源Ｅ１に電圧Ｖｉｎが発生した時（ｔ＝０）、コンデンサＣ１には電荷が溜まっておらず、また、トランスＴ１の３次巻き線Ｎ３にも起電力がないために、第２トランジスタＱ２のソース電位は第２トランジスタＱ２のゲート電位と同じく０Ｖになっている。 When the voltage Vin is generated in the DC power source E1 (t = 0), no charge is accumulated in the capacitor C1, and there is no electromotive force in the tertiary winding N3 of the transformer T1, so that the second transistor Q2 The source potential of is the same as the gate potential of the second transistor Q2 is 0V.

直流電源Ｅ１に電圧が発生した直後では、第２トランジスタＱ２はデプレッション型ＭＯＳＦＥＴであるから第２トランジスタＱ２のドレイン−ソース間にそのドレイン−ソース間抵抗を通して電流が流れ、ダイオードＤ３を通してコンデンサＣ１を充電し、コンデンサＣ１の一方端と制御回路の電源端子Ｂｖｃｃの電位と第２トランジスタＱ２のソース電位が、第２トランジスタＱ２のドレイン−ソース間抵抗とコンデンサＣ１の容量との積を時定数とする上昇速度で夫々上昇し始める。 Immediately after the voltage is generated in the DC power supply E1, the second transistor Q2 is a depletion type MOSFET, so that a current flows through the drain-source resistance between the drain and source of the second transistor Q2, and the capacitor C1 is charged through the diode D3. Then, the potential of one end of the capacitor C1, the power supply terminal Bvcc of the control circuit, and the source potential of the second transistor Q2 rise with the product of the drain-source resistance of the second transistor Q2 and the capacitance of the capacitor C1 as a time constant. Each begins to rise at speed.

その後、第２トランジスタＱ２のソース電位が上がり、第２トランジスタＱ２のゲート−ソース間電圧が第２トランジスタＱ２のピンチオフ電圧に略等しくなった時点で、第２トランジスタＱ２のドレイン−ソース間に電流が略流れなくなり、第２トランジスタＱ２のソース電位、及び、第２トランジスタＱ２のソースにダイオードＤ３を介して接続する制御回路Ｂ１の電源端子Ｂｖｃｃの電位の上昇は停止する。電源端子Ｂｖｃｃの電位は、第２トランジスタＱ２のピンチオフ電圧からダイオードＤ３の順方向接合電圧を差し引いた電圧値となる。 Thereafter, when the source potential of the second transistor Q2 rises and the gate-source voltage of the second transistor Q2 becomes substantially equal to the pinch-off voltage of the second transistor Q2, a current flows between the drain and source of the second transistor Q2. Almost no flow occurs, and the rise of the source potential of the second transistor Q2 and the potential of the power supply terminal Bvcc of the control circuit B1 connected to the source of the second transistor Q2 via the diode D3 stops. The potential of the power supply terminal Bvcc is a voltage value obtained by subtracting the forward junction voltage of the diode D3 from the pinch-off voltage of the second transistor Q2.

一方、３次巻き線Ｎ３の出力電圧は交流であり、その電圧はダイオードＤ１で整流されコンデンサＣ１を起動開始時（起動期間終了時）より更に充電し、また、コンデンサＣ１で平滑され直流電圧となって制御回路Ｂ１の電源端子Ｂｖｃｃに印加されるが、この直流電圧（電源端子Ｂｖｃｃの端子電圧ＶＢ）はダイオードＤ３のカソード電位を更に上昇させ、ダイオードＤ３のアノード‐カソード間の電圧を順方向接合電圧以下とし、第２トランジスタＱ２のドレイン−ソース間にダイオードＤ３を通して電流が全く流れなくなり、第２トランジスタＱ２とダイオードＤ３を介してコンデンサＣ１を充電していた起動期間中の動作が完全に停止する。 On the other hand, the output voltage of the tertiary winding N3 is an alternating current, and the voltage is rectified by the diode D1 to further charge the capacitor C1 from the start of start-up (at the end of the start-up period). The DC voltage (terminal voltage VB of the power supply terminal Bvcc) further increases the cathode potential of the diode D3, and forwards the voltage between the anode and the cathode of the diode D3. Under the junction voltage, no current flows through the diode D3 between the drain and source of the second transistor Q2, and the operation during the start-up period in which the capacitor C1 is charged through the second transistor Q2 and the diode D3 is completely stopped. To do.

その後は、制御回路Ｂ１の電源端子Ｂｖｃｃは、３次巻き線Ｎ３から第１整流平滑回路６を介して電力供給され、制御回路Ｂ１の制御パルスの出力が維持され、第１トランジスタＱ１はスイッチング動作を継続し、２次巻き線Ｎ２から第２整流平滑回路７を介して出力直流電圧Ｖｏｕｔが出力される。尚、第１トランジスタＱ１のスイッチング動作中は、第１トランジスタＱ１のオン時には第１トランジスタＱ１及び第２トランジスタＱ２のドレイン電位は略接地電位まで低下するので、逆流防止用のダイオードＤ３が無いと、制御回路Ｂ１の電源端子Ｂｖｃｃから、第２トランジスタＱ２のバックゲートからドレインへの順方向接合を介して電流が流れるため、電源端子Ｂｖｃｃの電位が低下して、安定した動作が損なわれることになる。 Thereafter, the power supply terminal Bvcc of the control circuit B1 is supplied with power from the tertiary winding N3 via the first rectifying / smoothing circuit 6, the output of the control pulse of the control circuit B1 is maintained, and the first transistor Q1 is switched. The output DC voltage Vout is output from the secondary winding N2 via the second rectifying and smoothing circuit 7. During the switching operation of the first transistor Q1, the drain potentials of the first transistor Q1 and the second transistor Q2 are reduced to a substantially ground potential when the first transistor Q1 is turned on, so that there is no backflow prevention diode D3. Since a current flows from the power supply terminal Bvcc of the control circuit B1 through the forward junction from the back gate to the drain of the second transistor Q2, the potential of the power supply terminal Bvcc is lowered and the stable operation is impaired. .

以上より、電源端子Ｂｖｃｃの端子電圧ＶＢは、第２トランジスタＱ２のピンチオフ電圧で規定されるソース電位からダイオードＤ３の順方向接合電圧を差し引いた電圧以上には上昇せず定電圧に維持されるため、第２トランジスタＱ２のピンチオフ電圧を調整して、当該定電圧を制御回路Ｂ１が動作を開始する電源端子Ｂｖｃｃの端子電圧ＶＢ（起動電圧）または起動電圧以上の近傍値に設定することで、制御回路Ｂ１の電源端子Ｂｖｃｃへは、起動期間中は第２トランジスタＱ２を介して電圧供給され、起動開始後は、制御パルスの出力を維持するための電力が第１整流平滑回路６から供給される。 As described above, the terminal voltage VB of the power supply terminal Bvcc does not rise above the voltage obtained by subtracting the forward junction voltage of the diode D3 from the source potential defined by the pinch-off voltage of the second transistor Q2, and is maintained at a constant voltage. By adjusting the pinch-off voltage of the second transistor Q2 and setting the constant voltage to the terminal voltage VB (starting voltage) of the power supply terminal Bvcc at which the control circuit B1 starts its operation or a value close to the starting voltage, the control is performed. A voltage is supplied to the power supply terminal Bvcc of the circuit B1 through the second transistor Q2 during the startup period, and power for maintaining the output of the control pulse is supplied from the first rectifying and smoothing circuit 6 after the start of startup. .

図３に、本発明回路２における電源端子Ｂｖｃｃの端子電圧ＶＢの直流電源Ｅ１に電圧Ｖｉｎが出力されてからの経過時間ｔに対する変化をシミュレーションした結果を示す。 FIG. 3 shows a result of simulating the change of the terminal voltage VB of the power supply terminal Bvcc in the circuit 2 of the present invention with respect to the elapsed time t after the voltage Vin is output to the DC power supply E1.

図３に示すように、経過時間０．２ｍ秒までは、第２トランジスタＱ２とダイオードＤ３を通してコンデンサＣ１を充電する期間であり、電源端子Ｂｖｃｃの端子電圧ＶＢは、第２トランジスタＱ２のピンチオフ電圧からダイオードＤ３の順方向接合電圧を差し引いた電圧に略等しい電圧まで上昇する。経過時間０．２ｍ秒から１ｍ秒までは、制御回路Ｂ１の初期化期間であり、電源端子Ｂｖｃｃの端子電圧ＶＢは一定である。 As shown in FIG. 3, the elapsed time of 0.2 ms is a period in which the capacitor C1 is charged through the second transistor Q2 and the diode D3, and the terminal voltage VB of the power supply terminal Bvcc is from the pinch-off voltage of the second transistor Q2. The voltage rises to a voltage approximately equal to the voltage obtained by subtracting the forward junction voltage of the diode D3. The elapsed time from 0.2 ms to 1 ms is an initialization period of the control circuit B1, and the terminal voltage VB of the power supply terminal Bvcc is constant.

更に、経過時間１ｍ秒は、制御回路Ｂ１が第１トランジスタＱ１のゲートにスイッチング用の制御パルスを出力し始め、第１トランジスタＱ１がスイッチング動作を開始する起動時であり、経過時間１ｍ秒以降の期間は、３次巻き線Ｎ３から第１整流平滑回路６を介して電源端子Ｂｖｃｃに更に高電圧が供給され、且つ、第２トランジスタＱ２は完全にピンチオフして動作を停止する。 Further, the elapsed time of 1 ms is a start-up time when the control circuit B1 starts to output a control pulse for switching to the gate of the first transistor Q1, and the first transistor Q1 starts a switching operation. During the period, a higher voltage is supplied from the tertiary winding N3 to the power supply terminal Bvcc via the first rectifying and smoothing circuit 6, and the second transistor Q2 is completely pinched off to stop its operation.

尚、本第２実施形態では、第２トランジスタＱ２のオン時のドレイン−ソース間抵抗は、第１トランジスタＱ１のオン時のドレイン−ソース間抵抗の５倍程度に設定している。第２実施形態では、第２トランジスタＱ２のドレインが、１次巻き線Ｎ１の一方端ｎ１１と接続し、第１トランジスタＱ１のドレインと接続する回路構成のため、第２トランジスタＱ２のドレイン−ソース間を流れる電流変化によって、１次巻き線Ｎ１を流れる電流変化が生じて、１次巻き線Ｎ１から２次巻き線Ｎ２と３次巻き線Ｎ３へ電力が伝達される可能性がある。よって、第２トランジスタＱ２の電流変化によって、第１トランジスタＱ１のスイッチング動作が開始する前に、制御回路Ｂ１が不完全な状態で動作を開始するのを防止するために、第２トランジスタＱ２の電流駆動能力を制限している。しかし、第２トランジスタＱ２と第１トランジスタＱ１のオン時のドレイン−ソース間抵抗の比率の設定は、入力直流電圧Ｖｉｎ、出力直流電圧Ｖｏｕｔ、制御回路Ｂ１の起動電圧等の条件によって変化するため、必ずしも５倍程度に設定する必要はない。 In the second embodiment, the drain-source resistance when the second transistor Q2 is on is set to about five times the drain-source resistance when the first transistor Q1 is on. In the second embodiment, the circuit configuration is such that the drain of the second transistor Q2 is connected to one end n11 of the primary winding N1 and is connected to the drain of the first transistor Q1, and therefore, between the drain and source of the second transistor Q2. May cause a change in the current flowing through the primary winding N1, and power may be transmitted from the primary winding N1 to the secondary winding N2 and the tertiary winding N3. Therefore, in order to prevent the control circuit B1 from starting operation in an incomplete state before the switching operation of the first transistor Q1 starts due to the current change of the second transistor Q2, the current of the second transistor Q2 The driving ability is limited. However, since the setting of the drain-source resistance ratio when the second transistor Q2 and the first transistor Q1 are turned on changes depending on conditions such as the input DC voltage Vin, the output DC voltage Vout, the starting voltage of the control circuit B1, etc., It is not always necessary to set to about 5 times.

〈第３実施形態〉
本発明の第３実施形態に係るスイッチング電源回路３（以下、適宜「本発明回路３」と略称する）は、図４に示すように、１次巻き線Ｎ１、２次巻き線Ｎ２及び３次巻き線Ｎ３を有するトランスＴ１、３次巻き線Ｎ３の両端間に接続する第１整流平滑回路６、２次巻き線Ｎ２の両端間に接続する第２整流平滑回路７、エンハンスメント型ｎチャンネルＭＯＳＦＥＴの第１トランジスタＱ１、デプレッション型ｎチャンネルＭＯＳＦＥＴの第２トランジスタＱ２、及び、制御回路Ｂ１を備えて構成される。 <Third Embodiment>
A switching power supply circuit 3 according to the third embodiment of the present invention (hereinafter, abbreviated as “present circuit 3” as appropriate) includes a primary winding N1, a secondary winding N2, and a tertiary winding as shown in FIG. A transformer T1 having a winding N3, a first rectifying / smoothing circuit 6 connected between both ends of the tertiary winding N3, a second rectifying / smoothing circuit 7 connected between both ends of the secondary winding N2, and an enhancement type n-channel MOSFET A first transistor Q1, a second transistor Q2 of a depletion type n-channel MOSFET, and a control circuit B1 are included.

本発明回路３は、１次巻き線Ｎ１、２次巻き線Ｎ２、３次巻き線Ｎ３、第１整流平滑回路６、第２整流平滑回路７、第１トランジスタＱ１、制御回路Ｂ１、及び、直流電源Ｅ１の相互間の接続関係、及び、個々の回路構成は、第１実施形態の本発明回路１と同じであるが、１次巻き線Ｎ１及び第１トランジスタＱ１に対する第２トランジスタＱ２の接続が第１実施形態の本発明回路１と異なる。以下、第２トランジスタＱ２の接続関係について説明し、第１実施形態の本発明回路１と同じ部分については重複する説明は割愛する。 The present invention circuit 3 includes a primary winding N1, a secondary winding N2, a tertiary winding N3, a first rectifying / smoothing circuit 6, a second rectifying / smoothing circuit 7, a first transistor Q1, a control circuit B1, and a direct current. The connection relationship between the power supplies E1 and individual circuit configurations are the same as those of the circuit 1 of the first embodiment, but the connection of the second transistor Q2 to the primary winding N1 and the first transistor Q1 is different. Different from the circuit 1 of the present invention of the first embodiment. Hereinafter, the connection relationship of the second transistor Q2 will be described, and overlapping description of the same parts as those of the circuit 1 of the first embodiment will be omitted.

本第３実施形態では、第２トランジスタＱ２は、ドレインが１次巻き線Ｎ１の一方端ｎ１１と接続し、ソースが制御回路Ｂ１の電源端子Ｂｖｃｃと直接接続し、ゲート及びバックゲートが接地されたソースフォロア回路となっている。第２トランジスタＱ２は、１素子で入力直流電圧Ｖｉｎから定電圧の制御回路Ｂ１の起動電圧を生成する起動回路を構成する。 In the third embodiment, the second transistor Q2 has a drain connected to one end n11 of the primary winding N1, a source directly connected to the power supply terminal Bvcc of the control circuit B1, and a gate and a back gate grounded. Source follower circuit. The second transistor Q2 constitutes an activation circuit that generates the activation voltage of the constant voltage control circuit B1 from the input DC voltage Vin by one element.

従って、本第３実施形態では、第２トランジスタＱ２のドレインが１次巻き線Ｎ１の一方端ｎ１１と接続し、バックゲートが接地されている点で、第１実施形態の本発明回路１における第２トランジスタＱ２と異なるが、それ以外の回路構成は、第１実施形態の本発明回路１と同じである。また、本第３実施形態では、第２トランジスタＱ２のソースが制御回路Ｂ１の電源端子Ｂｖｃｃと逆流防止用のダイオードを介さずに直接接続し、バックゲートが接地されている点で、第２実施形態の本発明回路２における第２トランジスタＱ２と異なるが、それ以外の回路構成は、第２実施形態の本発明回路１と同じである。つまり、本第３実施形態では、第２実施形態との比較において、第２トランジスタＱ２のバックゲートがソースと接続せずに、ゲートと同じく接地されているので、第２実施形態の本発明回路２において必要であった逆流防止用のダイオードＤ３を必ずしも設けなくともよくなり、起動回路の部品点数の削減が図れる。 Therefore, in the third embodiment, the drain of the second transistor Q2 is connected to one end n11 of the primary winding N1, and the back gate is grounded. Although different from the two-transistor Q2, the other circuit configuration is the same as the circuit 1 of the present invention of the first embodiment. In the third embodiment, the source of the second transistor Q2 is directly connected to the power supply terminal Bvcc of the control circuit B1 without going through the backflow prevention diode, and the back gate is grounded. The second circuit Q2 is different from the second transistor Q2 in the present invention circuit 2, but the other circuit configuration is the same as that of the present invention circuit 1 in the second embodiment. That is, in the third embodiment, in comparison with the second embodiment, the back gate of the second transistor Q2 is not connected to the source and is grounded in the same manner as the gate. The diode D3 for preventing the backflow that is required in the step 2 is not necessarily provided, and the number of parts of the starting circuit can be reduced.

次に、本発明回路３の動作について説明する。先ず、直流電源Ｅ１に入力直流電圧Ｖｉｎが発生すると、その電圧Ｖｉｎは１次巻き線Ｎ１を通して第２トランジスタＱ２のドレインに印加される。 Next, the operation of the circuit 3 of the present invention will be described. First, when the input DC voltage Vin is generated in the DC power supply E1, the voltage Vin is applied to the drain of the second transistor Q2 through the primary winding N1.

１次巻き線Ｎ１のインダクタンスをＬ１、第２トランジスタＱ２のドレイン−ソース間抵抗をＲｄｓ、直流電源Ｅ１に電圧Ｖｉｎが出力されてからの経過時間をｔとすると、第２トランジスタＱ２のドレイン−ソース間電圧Ｖｄｓは、以下の数２（第２実施形態の数１と同じ）で与えられる。数２より明らかなように、入力直流電圧Ｖｉｎが急峻に立ち上がった場合でも、第２トランジスタＱ２のドレイン−ソース間には比較的緩やかな傾斜の電圧が印加されることになる。 When the inductance of the primary winding N1 is L1, the drain-source resistance of the second transistor Q2 is Rds, and the elapsed time after the voltage Vin is output to the DC power source E1, t is the drain-source of the second transistor Q2. The inter-voltage Vds is given by the following formula 2 (the same as the formula 1 in the second embodiment). As is clear from Equation 2, even when the input DC voltage Vin rises steeply, a relatively gentle slope voltage is applied between the drain and source of the second transistor Q2.

［数２］
Ｖｄｓ＝（Ｖｉｎ×Ｒｄｓ×ｔ）／Ｌ１ [Equation 2]
Vds = (Vin × Rds × t) / L1

その後は、制御回路Ｂ１の電源端子Ｂｖｃｃは、３次巻き線Ｎ３から第１整流平滑回路６を介して電力供給され、制御回路Ｂ１の制御パルスの出力が維持され、第１トランジスタＱ１はスイッチング動作を継続し、２次巻き線Ｎ２から第２整流平滑回路７を介して出力直流電圧Ｖｏｕｔが出力される。尚、第１トランジスタＱ１のスイッチング動作中は、第１トランジスタＱ１のオン時には第１トランジスタＱ１及び第２トランジスタＱ２のドレイン電位は略接地電位まで低下するが、第２トランジスタＱ２のバックゲートとソース間が逆バイアス状態となっているため、逆流防止用のダイオードが無くとも、制御回路Ｂ１の電源端子Ｂｖｃｃから、第２トランジスタＱ２のバックゲートを介して電流が流れないため、電源端子Ｂｖｃｃの電位が低下して、安定した動作が損なわれることはない。 Thereafter, the power supply terminal Bvcc of the control circuit B1 is supplied with power from the tertiary winding N3 via the first rectifying / smoothing circuit 6, the output of the control pulse of the control circuit B1 is maintained, and the first transistor Q1 is switched. The output DC voltage Vout is output from the secondary winding N2 via the second rectifying and smoothing circuit 7. During the switching operation of the first transistor Q1, when the first transistor Q1 is turned on, the drain potentials of the first transistor Q1 and the second transistor Q2 are reduced to substantially the ground potential, but between the back gate and the source of the second transistor Q2. Is in a reverse bias state, so that no current flows from the power supply terminal Bvcc of the control circuit B1 through the back gate of the second transistor Q2 without the backflow prevention diode, so that the potential of the power supply terminal Bvcc is The stable operation will not be lost.

〈第４実施形態〉
本発明の第４実施形態に係るスイッチング電源回路４（以下、適宜「本発明回路４」と略称する）は、図４に示すように、回路構成上は、第３実施形態の本発明回路３と同じであるが、本第４実施形態では、第１トランジスタＱ１と第２トランジスタＱ２を同一半導体基板上に一体化して形成する場合の第１トランジスタＱ１と第２トランジスタＱ２のデバイス構造について説明する。第３実施形態の本発明回路３の回路構成では、第１トランジスタＱ１と第２トランジスタＱ２のバックゲートが、第１トランジスタＱ１のソースと第２トランジスタＱ２のゲートに共通して接続する構成であり、また、夫々のドレインを共通化可能なため、本第４実施形態のように、第１トランジスタＱ１と第２トランジスタＱ２を同一半導体基板上にコンパクトに一体化して形成することが可能となる。 <Fourth embodiment>
The switching power supply circuit 4 according to the fourth embodiment of the present invention (hereinafter, abbreviated as “the present invention circuit 4” as appropriate) has a circuit configuration of the present invention circuit 3 of the third embodiment as shown in FIG. In the fourth embodiment, the device structure of the first transistor Q1 and the second transistor Q2 when the first transistor Q1 and the second transistor Q2 are integrally formed on the same semiconductor substrate will be described. . In the circuit configuration of the inventive circuit 3 of the third embodiment, the back gates of the first transistor Q1 and the second transistor Q2 are connected in common to the source of the first transistor Q1 and the gate of the second transistor Q2. In addition, since each drain can be shared, the first transistor Q1 and the second transistor Q2 can be compactly integrated on the same semiconductor substrate as in the fourth embodiment.

以下、第１トランジスタＱ１と第２トランジスタＱ２のデバイス構造について、図５〜図９を参照して説明する。図５は、第１トランジスタＱ１と第２トランジスタＱ２の平面構造を模式的に示す平面図であり、図６（ａ）は、図５中のＡ−Ａ’断面での断面構造を模式的に示す断面図であり、図６（ｂ）は、図５中のＢ−Ｂ’断面での断面構造を模式的に示す断面図である。また、図７〜図９は、第１トランジスタＱ１と第２トランジスタＱ２のデバイス構造の形成過程を示す工程断面図で、図７（ａ）〜図９（ａ）は、図５中のＡ−Ａ’断面での形成途中の断面構造を模式的に示し、図７（ｂ）〜図９（ｂ）は、図５中のＢ−Ｂ’断面での形成途中の断面構造を模式的に示す。尚、図５の平面図では、図面の煩雑さを回避するために、後述するドリフト領域１１とｐ型ウェル１２の図示を省略している。 Hereinafter, device structures of the first transistor Q1 and the second transistor Q2 will be described with reference to FIGS. FIG. 5 is a plan view schematically showing a planar structure of the first transistor Q1 and the second transistor Q2, and FIG. 6A is a schematic sectional view taken along the line AA ′ in FIG. FIG. 6B is a cross-sectional view schematically showing a cross-sectional structure at the BB ′ cross section in FIG. 5. 7 to 9 are process cross-sectional views showing the process of forming the device structure of the first transistor Q1 and the second transistor Q2, and FIGS. 7A to 9A are cross-sectional views of FIG. FIG. 7B to FIG. 9B schematically show a cross-sectional structure in the middle of formation in the BB ′ cross section in FIG. 5. . In the plan view of FIG. 5, illustration of a drift region 11 and a p-type well 12 described later is omitted in order to avoid the complexity of the drawing.

図５及び図６に示すように、第１トランジスタＱ１は、ｐ型シリコン基板１０表面に形成されたｎ型不純物拡散層のドリフト領域１１、ｐ型シリコン基板１０表面に形成されたｐ型不純物拡散層のｐ型ウェル１２、ｎ型ドリフト領域１１内に形成されたｎ型不純物拡散層のドレイン領域１３、ｐ型ウェル１２表面に形成されたｎ型不純物拡散層の第１ソース領域１４、ｐ型ウェル１２表面に形成されたｐ型不純物拡散層のｐ型ウェル１２の電位供給用のｐ型コンタクト領域１５、及び、ドリフト領域１１表面のドレイン領域１３と第１ソース領域１４間のドレイン領域１３寄りに形成されたフィールド酸化膜１６の第１ソース領域１４側端部と第１ソース領域１４のドリフト領域１１表面及びｐ型ウェル１２表面上に第１ゲート絶縁膜１７を介して形成された多結晶シリコン膜からなる第１ゲート電極１８を備えて構成される。 As shown in FIGS. 5 and 6, the first transistor Q <b> 1 includes an n-type impurity diffusion layer drift region 11 formed on the p-type silicon substrate 10 surface and a p-type impurity diffusion formed on the p-type silicon substrate 10 surface. The p-type well 12 of the layer, the drain region 13 of the n-type impurity diffusion layer formed in the n-type drift region 11, the first source region 14 of the n-type impurity diffusion layer formed on the surface of the p-type well 12, the p-type Near the drain region 13 between the drain region 13 and the first source region 14 on the surface of the drift region 11, and the p-type contact region 15 for supplying the potential of the p-type well 12 of the p-type impurity diffusion layer formed on the surface of the well 12. The first gate insulating film 17 is formed on the end of the field oxide film 16 formed on the first source region 14 side, the surface of the drift region 11 and the surface of the p-type well 12 of the first source region 14. Configured with a first gate electrode 18 is made of polycrystalline silicon film formed by.

第２トランジスタＱ２は、ドリフト領域１１、ｐ型ウェル１２、ドレイン領域１３、ｐ型ウェル１２表面に形成されたｎ型不純物拡散層の第２ソース領域１９、及び、ドリフト領域１１表面のドレイン領域１３と第２ソース領域１９間のドレイン領域１３寄りに形成されたフィールド酸化膜１６の第２ソース領域１９側端部と第２ソース領域１９のドリフト領域１１表面及びｐ型ウェル１２表面上に第２ゲート絶縁膜２０を介して形成された多結晶シリコン膜からなる第２ゲート電極２１を備えて構成される。尚、第２ゲート絶縁膜２０下には、第２トランジスタＱ２をデプレッション型とするためのデプレッションチャンネル層２２が形成されている。 The second transistor Q2 includes a drift region 11, a p-type well 12, a drain region 13, a second source region 19 of an n-type impurity diffusion layer formed on the surface of the p-type well 12, and a drain region 13 on the surface of the drift region 11. And the second source region 19 side end of the field oxide film 16 formed near the drain region 13 between the second source region 19 and the surface of the drift region 11 and the surface of the p-type well 12 of the second source region 19. A second gate electrode 21 made of a polycrystalline silicon film formed via the gate insulating film 20 is provided. A depletion channel layer 22 is formed under the second gate insulating film 20 to make the second transistor Q2 a depletion type.

第１トランジスタＱ１と第２トランジスタＱ２のバックゲートは共通であるので、夫々のバックゲートを形成するｐ型ウェル１２は、Ａ−Ａ’断面では互いに分離して形成されているが、平面構造としては、ドリフト領域１１の外周を囲んで環状に繋がっている。また、第１トランジスタＱ１と第２トランジスタＱ２のドレインは共通であるので、同じドレイン領域１３を共有しており、ドリフト領域１１も一体化されている。 Since the back gates of the first transistor Q1 and the second transistor Q2 are common, the p-type wells 12 forming the respective back gates are formed separately from each other in the AA ′ cross section. Are connected in an annular shape surrounding the outer periphery of the drift region 11. Further, since the drains of the first transistor Q1 and the second transistor Q2 are common, they share the same drain region 13 and the drift region 11 is also integrated.

ドレイン領域１３、第１ソース領域１４、第２ソース領域１９、ｐ型コンタクト領域１５、第１ゲート電極１８、及び、第２ゲート電極２１の各表面には、夫々と電気的接続を行うための金属材料からなるコンタクト２３が設けられている。ここで、本第４実施形態では、第１トランジスタＱ１のソースとバックゲート、及び、第２トランジスタＱ２のゲートとバックゲートが接地されるため、第１ソース領域１４とｐ型コンタクト領域１５の表面を１つのコンタクト２３ａで共通に接続し、第２ゲート電極２１とｐ型コンタクト領域１５の表面を別の１つのコンタクト２３ｂで共通に接続している。 The respective surfaces of the drain region 13, the first source region 14, the second source region 19, the p-type contact region 15, the first gate electrode 18, and the second gate electrode 21 are electrically connected to each other. A contact 23 made of a metal material is provided. Here, in the fourth embodiment, since the source and back gate of the first transistor Q1 and the gate and back gate of the second transistor Q2 are grounded, the surfaces of the first source region 14 and the p-type contact region 15 are used. Are commonly connected by one contact 23a, and the second gate electrode 21 and the surface of the p-type contact region 15 are commonly connected by another contact 23b.

次に、図５及び図６に示す第１トランジスタＱ１と第２トランジスタＱ２の形成過程について、図７〜図９の工程断面図を参照して説明する。 Next, a process of forming the first transistor Q1 and the second transistor Q2 shown in FIGS. 5 and 6 will be described with reference to process cross-sectional views of FIGS.

図７に示すように、ｐ型シリコン基板１０表面にｎ型ドリフト領域１１を形成するために、レジストパターン（不図示）をマスクとして選択的に、１２０〜１８０ｋｅＶのエネルギ、３〜５×１０^１２ｉｏｎｓ／ｃｍ^３のドーズ量でｎ型不純物のリンを導入する。その後、１２００℃で８〜１２時間の熱拡散を行い、濃度が５〜７×１０^１５ｉｏｎｓ／ｃｍ^３、拡散深さが６〜９μｍのｎ型ドリフト領域１１が形成される。尚、ｐ型シリコン基板１０の比抵抗は、接合耐圧によって決定し、通常４０〜１５０Ωｃｍの範囲のものを用いる。引き続いて、選択酸化法により、フィールド酸化膜１６を１０００〜１３００ｎｍの膜厚で形成する。 As shown in FIG. 7, in order to form the n-type drift region 11 on the surface of the p-type silicon substrate 10, energy of 120 to 180 keV, 3 to 5 × 10 ¹² is selectively used using a resist pattern (not shown) as a mask. The n-type impurity phosphorus is introduced at a dose of ions / cm ³ . Thereafter, thermal diffusion is performed at 1200 ° C. for 8 to 12 hours to form the n-type drift region 11 having a concentration of 5 to 7 × 10 ¹⁵ ions / cm ³ and a diffusion depth of 6 to 9 μm. Note that the specific resistance of the p-type silicon substrate 10 is determined by the junction breakdown voltage, and is usually in the range of 40 to 150 Ωcm. Subsequently, the field oxide film 16 is formed to a thickness of 1000 to 1300 nm by a selective oxidation method.

次に、図８に示すように、ｐ型ウェル１２を形成するために、レジストパターン（不図示）をマスクとして選択的に、５００〜７００ｋｅＶのエネルギ、１〜３×１０^１３ｉｏｎｓ／ｃｍ^３のドーズ量でｐ型不純物のボロンを導入する。その後、１１５０℃で４〜６時間の熱拡散を行い、濃度が４〜６×１０^１６ｉｏｎｓ／ｃｍ^３、拡散深さが１〜１．５μｍのｐ型ウェル１２が形成される。引き続き、デプレッション型トランジスタを形成するため、デプレッションチャンネル領域に６０〜９０ｋｅＶのエネルギ、４〜８×１０^１１ｉｏｎｓ／ｃｍ^３のドーズ量でｎ型不純物のリンを導入し、デプレッションチャンネル層２２を形成する。 Next, as shown in FIG. 8, in order to form the p-type well 12, an energy of 500 to 700 keV and an energy of 1 to 3 × 10 ¹³ ions / cm ³ are selectively used using a resist pattern (not shown) as a mask. Boron of p-type impurity is introduced at a dose. Thereafter, thermal diffusion is performed at 1150 ° C. for 4 to 6 hours to form a p-type well 12 having a concentration of 4 to 6 × 10 ¹⁶ ions / cm ³ and a diffusion depth of 1 to 1.5 μm. Subsequently, in order to form a depletion type transistor, an n type impurity phosphorus is introduced into the depletion channel region with an energy of 60 to 90 keV and a dose of 4 to 8 × 10 ¹¹ ions / cm ³ , thereby forming a depletion channel layer 22. .

次に、図９に示すように、ＭＯＳトランジスタを形成するため、第１ゲート絶縁膜１７及び第２ゲート絶縁膜２０となるゲート酸化膜を形成し、第１ゲート電極１８及び第２ゲート電極２１となる多結晶シリコン膜の配線層を形成し、ドレイン領域１３と第１ソース領域１４と第２ソース領域１９を、６０〜１００ｋｅＶのエネルギ、３〜５×１０^１５ｉｏｎｓ／ｃｍ^３のドーズ量でｎ型不純物の砒素を導入することで形成する。引き続き、ｐ型コンタクト領域１５を、６０〜１００ｋｅＶのエネルギ、３〜５×１０^１５ｉｏｎｓ／ｃｍ^３のドーズ量でｐ型不純物のＢＦ２を導入することで形成する。 Next, as shown in FIG. 9, in order to form a MOS transistor, a gate oxide film to be the first gate insulating film 17 and the second gate insulating film 20 is formed, and the first gate electrode 18 and the second gate electrode 21 are formed. A wiring layer of a polycrystalline silicon film is formed, and the drain region 13, the first source region 14, and the second source region 19 are formed with energy of 60 to 100 keV and a dose of ^{3 to} 5 × 10 ¹⁵ ions / cm ^3. It is formed by introducing n-type impurity arsenic. Subsequently, the p-type contact region 15 is formed by introducing BF2 which is a p-type impurity at an energy of 60 to 100 keV and a dose of ^{3 to} 5 × 10 ¹⁵ ions / cm ³ .

引き続き、ドレイン領域１３、第１ソース領域１４、第２ソース領域１９、ｐ型コンタクト領域１５、第１ゲート電極１８、及び、第２ゲート電極２１の各表面にコンタクト２３を形成して、図５及び図６に示す第１トランジスタＱ１と第２トランジスタＱ２が完成する。 Subsequently, a contact 23 is formed on each surface of the drain region 13, the first source region 14, the second source region 19, the p-type contact region 15, the first gate electrode 18, and the second gate electrode 21. The first transistor Q1 and the second transistor Q2 shown in FIG. 6 are completed.

〈第５実施形態〉
本発明の第５実施形態に係るスイッチング電源回路５（以下、適宜「本発明回路５」と略称する）は、図２に示すように、回路構成上は、第２実施形態の本発明回路２と同じであるが、本第５実施形態では、第１トランジスタＱ１と第２トランジスタＱ２を同一半導体基板上に一体化して形成する場合の第１トランジスタＱ１と第２トランジスタＱ２のデバイス構造について説明する。第２実施形態の本発明回路２の回路構成では、第１トランジスタＱ１と第２トランジスタＱ２の両方が、夫々のソースとバックゲートを接続した構成であり、夫々のドレインが共通化可能なため、本第５実施形態のように、第１トランジスタＱ１と第２トランジスタＱ２を同一半導体基板上にコンパクトに一体化して形成することが可能となる。 <Fifth Embodiment>
The switching power supply circuit 5 according to the fifth embodiment of the present invention (hereinafter abbreviated as “the present invention circuit 5” as appropriate) has a circuit configuration of the present invention circuit 2 of the second embodiment as shown in FIG. In the fifth embodiment, the device structure of the first transistor Q1 and the second transistor Q2 when the first transistor Q1 and the second transistor Q2 are integrally formed on the same semiconductor substrate will be described. . In the circuit configuration of the circuit 2 of the present invention of the second embodiment, both the first transistor Q1 and the second transistor Q2 have a configuration in which the respective sources and back gates are connected, and the respective drains can be shared. As in the fifth embodiment, the first transistor Q1 and the second transistor Q2 can be compactly integrated on the same semiconductor substrate.

以下、第１トランジスタＱ１と第２トランジスタＱ２のデバイス構造について、図１０及び図１１（ａ），（ｂ）を参照して説明する。図１０は、第１トランジスタＱ１と第２トランジスタＱ２の平面構造を模式的に示す平面図であり、図１１（ａ）は、図１０中のＡ−Ａ’断面での断面構造を模式的に示す断面図であり、図１１（ｂ）は、図１０中のＢ−Ｂ’断面での断面構造を模式的に示す断面図である。尚、図１０の平面図では、図面の煩雑さを回避するために、後述するドリフト領域１１とｐ型ウェル１２と第２ｐ型ウェル２４の図示を省略している。 Hereinafter, the device structure of the first transistor Q1 and the second transistor Q2 will be described with reference to FIGS. 10 and 11A and 11B. FIG. 10 is a plan view schematically showing the planar structure of the first transistor Q1 and the second transistor Q2, and FIG. 11A schematically shows the sectional structure at the AA ′ section in FIG. FIG. 11B is a cross-sectional view schematically showing a cross-sectional structure at the BB ′ cross section in FIG. 10. In the plan view of FIG. 10, the drift region 11, the p-type well 12, and the second p-type well 24, which will be described later, are omitted in order to avoid complexity of the drawing.

図１０及び図１１に示すように、第１トランジスタＱ１は、ｐ型シリコン基板１０表面に形成されたｎ型不純物拡散層のドリフト領域１１、ｐ型シリコン基板１０表面に形成されたｐ型不純物拡散層のｐ型ウェル１２、ｎ型ドリフト領域１１内に形成されたｎ型不純物拡散層のドレイン領域１３、ｐ型ウェル１２表面に形成されたｎ型不純物拡散層の第１ソース領域１４、ｐ型ウェル１２表面に形成されたｐ型不純物拡散層のｐ型ウェル１２の電位供給用のｐ型コンタクト領域１５、及び、ドリフト領域１１表面のドレイン領域１３と第１ソース領域１４間のドレイン領域１３寄りに形成されたフィールド酸化膜１６の第１ソース領域１４側端部と第１ソース領域１４のドリフト領域１１表面及びｐ型ウェル１２表面上に第１ゲート絶縁膜１７を介して形成された多結晶シリコン膜からなる第１ゲート電極１８を備えて構成される。 As shown in FIGS. 10 and 11, the first transistor Q 1 includes a drift region 11 of an n-type impurity diffusion layer formed on the surface of the p-type silicon substrate 10 and a p-type impurity diffusion formed on the surface of the p-type silicon substrate 10. The p-type well 12 of the layer, the drain region 13 of the n-type impurity diffusion layer formed in the n-type drift region 11, the first source region 14 of the n-type impurity diffusion layer formed on the surface of the p-type well 12, the p-type Near the drain region 13 between the drain region 13 and the first source region 14 on the surface of the drift region 11, and the p-type contact region 15 for supplying the potential of the p-type well 12 of the p-type impurity diffusion layer formed on the surface of the well 12. The first gate insulating film 1 is formed on the end of the field oxide film 16 formed on the first source region 14 side, the surface of the drift region 11 and the surface of the p-type well 12 of the first source region 14. Configured with a first gate electrode 18 made of polycrystalline silicon film formed through.

第２トランジスタＱ２は、ドリフト領域１１、ドリフト領域１１内のドリフト領域１１表面に形成されたｐ型不純物拡散層の第２ｐ型ウェル２４、ドレイン領域１３、第２ｐ型ウェル２４表面に形成されたｎ型不純物拡散層の第２ソース領域１９、第２ｐ型ウェル２４表面に形成されたｐ型不純物拡散層の第２ｐ型ウェル２４の電位供給用の第２ｐ型コンタクト領域２５、及び、ドリフト領域１１表面のドレイン領域１３と第２ソース領域１９間のドレイン領域１３寄りに形成されたフィールド酸化膜１６の第２ソース領域１９側端部と第２ソース領域１９のドリフト領域１１表面及び第２ｐ型ウェル２４表面上に第２ゲート絶縁膜２０を介して形成された多結晶シリコン膜からなる第２ゲート電極２１を備えて構成される。尚、第２ゲート絶縁膜２０下には、第２トランジスタＱ２をデプレッション型とするためのデプレッションチャンネル層２２が形成されている。 The second transistor Q2 includes the drift region 11, the second p-type well 24 of the p-type impurity diffusion layer formed on the surface of the drift region 11 in the drift region 11, the drain region 13, and the n formed on the surface of the second p-type well 24. The second source region 19 of the p-type impurity diffusion layer, the second p-type contact region 25 for supplying potential to the second p-type well 24 of the p-type impurity diffusion layer formed on the surface of the second p-type well 24, and the surface of the drift region 11 The second source region 19 side end of the field oxide film 16 formed near the drain region 13 between the drain region 13 and the second source region 19, the surface of the drift region 11 of the second source region 19, and the second p-type well 24. A second gate electrode 21 made of a polycrystalline silicon film formed on the surface via the second gate insulating film 20 is provided. A depletion channel layer 22 is formed under the second gate insulating film 20 to make the second transistor Q2 a depletion type.

第１トランジスタＱ１と第２トランジスタＱ２のバックゲートは電気的に分離しているので、夫々のバックゲートを形成するｐ型ウェル１２と第２ｐ型ウェル２４は互いに、ｎ型のドリフト領域１１を介して分離して形成されている。また、第１トランジスタＱ１と第２トランジスタＱ２のドレインは共通であるので、同じドレイン領域１３を共有しており、ドリフト領域１１も一体化されている。 Since the back gates of the first transistor Q1 and the second transistor Q2 are electrically separated, the p-type well 12 and the second p-type well 24 forming the respective back gates are connected to each other via the n-type drift region 11. Are formed separately. Further, since the drains of the first transistor Q1 and the second transistor Q2 are common, they share the same drain region 13 and the drift region 11 is also integrated.

ドレイン領域１３、第１ソース領域１４、第２ソース領域１９、ｐ型コンタクト領域１５、第２ｐ型コンタクト領域２５、第１ゲート電極１８、及び、第２ゲート電極２１の各表面には、夫々と電気的接続を行うための金属材料からなるコンタクト２３が設けられている。ここで、本第５実施形態では、第１トランジスタＱ１のソースとバックゲート及び第２トランジスタＱ２のゲートが共通に接地され、第２トランジスタＱ２のソースとバックゲートが接続しているため、第１ソース領域１４とｐ型コンタクト領域１５の表面を１つのコンタクト２３ａで共通に接続し、第２ゲート電極２１とｐ型コンタクト領域１５の表面を別の１つのコンタクト２３ｂで共通に接続し、更に、第２ソース領域１９と第２ｐ型コンタクト領域２５の表面を１つのコンタクト２３ｃで共通に接続している。 On the respective surfaces of the drain region 13, the first source region 14, the second source region 19, the p-type contact region 15, the second p-type contact region 25, the first gate electrode 18, and the second gate electrode 21, A contact 23 made of a metal material for electrical connection is provided. Here, in the fifth embodiment, the source and back gate of the first transistor Q1 and the gate of the second transistor Q2 are commonly grounded, and the source and back gate of the second transistor Q2 are connected. The source region 14 and the surface of the p-type contact region 15 are commonly connected by one contact 23a, the surface of the second gate electrode 21 and the p-type contact region 15 are commonly connected by another one contact 23b, The surfaces of the second source region 19 and the second p-type contact region 25 are commonly connected by one contact 23c.

〈別実施形態〉
次に、本発明装置１〜５の別実施形態について説明する。 <Another embodiment>
Next, another embodiment of the devices 1 to 5 of the present invention will be described.

〈１〉上記第１、第３及び第４実施形態では、制御回路Ｂ１が動作を開始した後、電源端子Ｂｖｃｃから第１トランジスタＱ１のドレイン（１次巻き線Ｎ１の一方端ｎ１１）へ第２トランジスタＱ２を介して逆流する虞がないため、第２トランジスタＱ２のソースは、制御回路Ｂ１の電源端子Ｂｖｃｃに逆流防止用のダイオードＤ３を介さずに直接接続していたが、逆流防止用のダイオードＤ３を介して接続しても、第２トランジスタＱ２のピンチオフ電圧の調整を第２実施形態の本発明装置２と同様に行うことで、同様の動作が実現できる。 <1> In the first, third, and fourth embodiments, after the control circuit B1 starts operation, the second power is supplied from the power supply terminal Bvcc to the drain of the first transistor Q1 (one end n11 of the primary winding N1). Since there is no risk of backflow through the transistor Q2, the source of the second transistor Q2 is directly connected to the power supply terminal Bvcc of the control circuit B1 without the backflow prevention diode D3. Even when connected via D3, the same operation can be realized by adjusting the pinch-off voltage of the second transistor Q2 in the same manner as the inventive device 2 of the second embodiment.

〈２〉上記各実施形態では、１次巻き線Ｎ１の他方端ｎ１２の入力端子に接続する直流電源Ｅ１は単に直流電源としたが、当該直流電源Ｅ１が外部直流電源の場合には、本発明装置１〜５はＤＣ−ＤＣコンバータとして機能し、直流電源Ｅ１が商用交流電源を整流平滑して直流化する整流平滑回路の場合には、直流電源Ｅ１を含めた本発明装置１〜５はＡＣ−ＤＣコンバータとして機能する。 <2> In the above embodiments, the DC power supply E1 connected to the input terminal of the other end n12 of the primary winding N1 is simply a DC power supply. However, when the DC power supply E1 is an external DC power supply, the present invention The devices 1 to 5 function as a DC-DC converter, and when the DC power source E1 is a rectifying / smoothing circuit that rectifies and smoothes commercial AC power and converts it to DC, the devices 1 to 5 of the present invention including the DC power source E1 are AC -Functions as a DC converter.

〈３〉上記第１実施形態では、第２トランジスタＱ２のバックゲートをソースと接続する構成を説明したが、第２トランジスタＱ２のバックゲートを第１トランジスタＱ１のバックゲートと共通にして、つまり、各ソースを共通のウェル内に形成して、接地するようにしても構わない。但し、第１実施形態では、第１トランジスタＱ１と第２トランジスタＱ２の各ドレインは、夫々異なるノードに接続するので、電気的に分離する必要があるので、第２〜第５実施形態とは異なり、両トランジスタＱ１，Ｑ２のドリフト領域も分離する必要がある。 <3> In the first embodiment, the configuration in which the back gate of the second transistor Q2 is connected to the source has been described. However, the back gate of the second transistor Q2 is shared with the back gate of the first transistor Q1, that is, Each source may be formed in a common well and grounded. However, in the first embodiment, since the drains of the first transistor Q1 and the second transistor Q2 are connected to different nodes, respectively, it is necessary to electrically isolate them, so that they are different from the second to fifth embodiments. The drift regions of both transistors Q1 and Q2 must also be separated.

〈４〉上記第３及び第４実施形態では、第１トランジスタＱ１と第２トランジスタＱ２の素子構造として、プレーナ型の高耐圧ＭＯＳＦＥＴを例に説明したが、第１トランジスタＱ１と第２トランジスタＱ２の素子構造は、プレーナ型の高耐圧ＭＯＳＦＥＴに限定されるものではなく、例えば、縦型の高耐圧ＭＯＳＦＥＴであっても構わない。更に、第１トランジスタＱ１は、ＭＯＳＦＥＴではなく、バイポーラトランジスタであっても構わない。 <4> In the third and fourth embodiments, the planar high-voltage MOSFET has been described as an example of the element structure of the first transistor Q1 and the second transistor Q2. However, the first transistor Q1 and the second transistor Q2 have the same structure. The element structure is not limited to the planar type high voltage MOSFET, and may be a vertical type high voltage MOSFET, for example. Furthermore, the first transistor Q1 may be a bipolar transistor instead of a MOSFET.

また、上記第３実施形態で例示した第１トランジスタＱ１と第２トランジスタＱ２の素子構造の形成過程での各種の製造条件は、一例であり、上記製造条件に限定されるものではない。 The various manufacturing conditions in the process of forming the element structures of the first transistor Q1 and the second transistor Q2 exemplified in the third embodiment are examples, and are not limited to the manufacturing conditions.

〈５〉上記第３及び第４実施形態では、第１トランジスタＱ１と第２トランジスタＱ２を同一の半導体基板上に形成する場合を説明したが、第１トランジスタＱ１と第２トランジスタＱ２として、夫々単体素子を用いても構わない。 <5> In the third and fourth embodiments, the case where the first transistor Q1 and the second transistor Q2 are formed on the same semiconductor substrate has been described. However, the first transistor Q1 and the second transistor Q2 are each a single unit. An element may be used.

また、第１実施形態においても、上記第３及び第４実施形態と同様に、第１トランジスタＱ１と第２トランジスタＱ２を同一の半導体基板上に形成するのも好ましい。 Also in the first embodiment, it is preferable to form the first transistor Q1 and the second transistor Q2 on the same semiconductor substrate as in the third and fourth embodiments.

更に、第１トランジスタＱ１と第２トランジスタＱ２を同一の半導体基板上に形成するだけでなく、制御回路Ｂ１も、第１トランジスタＱ１と第２トランジスタＱ２と同じ半導体基板上に形成しても良い。 Further, not only the first transistor Q1 and the second transistor Q2 are formed on the same semiconductor substrate, but also the control circuit B1 may be formed on the same semiconductor substrate as the first transistor Q1 and the second transistor Q2.

〈６〉上記各実施形態では、第１トランジスタＱ１と第２トランジスタＱ２は、ｎチャンネルＭＯＳＦＥＴを使用する場合を説明したが、入力直流電圧Ｖｉｎが負電圧の場合には、第１トランジスタＱ１と第２トランジスタＱ２としてｐチャンネルＭＯＳＦＥＴを使用するようにしても構わない。 <6> In each of the above embodiments, the first transistor Q1 and the second transistor Q2 have been described using n-channel MOSFETs. However, when the input DC voltage Vin is a negative voltage, the first transistor Q1 and the second transistor Q2 A p-channel MOSFET may be used as the two transistor Q2.

本発明は、スイッチング電源回路に利用可能であり、ＡＣアダプタやＬＥＤ照明等に使用可能である。 The present invention can be used for a switching power supply circuit, and can be used for an AC adapter, LED lighting, and the like.

本発明に係るスイッチング電源回路の第１実施形態における回路構成を示す回路図The circuit diagram which shows the circuit structure in 1st Embodiment of the switching power supply circuit which concerns on this invention 本発明に係るスイッチング電源回路の第２及び第５実施形態における回路構成を示す回路図The circuit diagram which shows the circuit structure in 2nd and 5th embodiment of the switching power supply circuit which concerns on this invention 本発明に係るスイッチング電源回路の第２実施形態における動作時の制御回路の電源端子の端子電圧の時間的変化のシミュレーション結果を示す図The figure which shows the simulation result of the time change of the terminal voltage of the power supply terminal of the control circuit at the time of operation | movement in 2nd Embodiment of the switching power supply circuit which concerns on this invention. 本発明に係るスイッチング電源回路の第３及び第４実施形態における回路構成を示す回路図The circuit diagram which shows the circuit structure in 3rd and 4th embodiment of the switching power supply circuit which concerns on this invention 本発明に係るスイッチング電源回路の第４実施形態における第１トランジスタと第２トランジスタの平面構造を模式的に示す平面図The top view which shows typically the planar structure of the 1st transistor and 2nd transistor in 4th Embodiment of the switching power supply circuit which concerns on this invention 本発明に係るスイッチング電源回路の第４実施形態における第１トランジスタと第２トランジスタの断面構造を模式的に示す断面図Sectional drawing which shows typically the cross-section of the 1st transistor and 2nd transistor in 4th Embodiment of the switching power supply circuit which concerns on this invention 本発明に係るスイッチング電源回路の第４実施形態における第１トランジスタと第２トランジスタの形成過程を示す工程断面図Process sectional drawing which shows the formation process of the 1st transistor and 2nd transistor in 4th Embodiment of the switching power supply circuit which concerns on this invention 本発明に係るスイッチング電源回路の第４実施形態における第１トランジスタと第２トランジスタの形成過程を示す工程断面図Process sectional drawing which shows the formation process of the 1st transistor and 2nd transistor in 4th Embodiment of the switching power supply circuit which concerns on this invention 本発明に係るスイッチング電源回路の第４実施形態における第１トランジスタと第２トランジスタの形成過程を示す工程断面図Process sectional drawing which shows the formation process of the 1st transistor and 2nd transistor in 4th Embodiment of the switching power supply circuit which concerns on this invention 本発明に係るスイッチング電源回路の第５実施形態における第１トランジスタと第２トランジスタの平面構造を模式的に示す平面図The top view which shows typically the planar structure of the 1st transistor and 2nd transistor in 5th Embodiment of the switching power supply circuit which concerns on this invention 本発明に係るスイッチング電源回路の第５実施形態における第１トランジスタと第２トランジスタの断面構造を模式的に示す断面図Sectional drawing which shows typically the cross-section of the 1st transistor and 2nd transistor in 5th Embodiment of the switching power supply circuit which concerns on this invention 従来のスイッチング電源回路の一回路構成例を示す回路図Circuit diagram showing a circuit configuration example of a conventional switching power supply circuit 従来のスイッチング電源回路の他の回路構成例を示す回路図Circuit diagram showing another circuit configuration example of a conventional switching power supply circuit

符号の説明Explanation of symbols

１〜５：スイッチング電源回路
６：第１整流平滑回路
７：第２整流平滑回路
１０：ｐ型シリコン基板（半導体基板）
１１：ｎ型ドリフト領域
１２：ｐ型ウェル
１３：ドレイン領域
１４：第１ソース領域
１５：ｐ型コンタクト領域
１６：フィールド酸化膜
１７：第１ゲート絶縁膜
１８：第１ゲート電極
１９：第２ソース領域
２０：第２ゲート絶縁膜
２１：第２ゲート電極
２２：デプレッションチャンネル層
２３：コンタクト
２３ａ：第１ソース領域とｐ型コンタクト領域のコンタクト
２３ｂ：第２ゲート電極とｐ型コンタクト領域のコンタクト
２３ｃ：第２ソース領域と第２ｐ型コンタクト領域のコンタクト
２４：第２ｐ型ウェル
２５：第２ｐ型コンタクト領域
Ｂ１：制御回路
Ｂｖｃｃ：制御回路の電源端子
Ｂｏｕｔ：制御回路の出力端子
Ｃ１、Ｃ２：コンデンサ
Ｄ１、Ｄ２：ダイオード
Ｄ３：逆流防止用のダイオード
Ｅ１：直流電源
Ｎ１：１次巻き線
Ｎ２：２次巻き線
Ｎ３：３次巻き線
ｎ１１：１次巻き線の一方端
ｎ１２：１次巻き線の他方端
ｎ２１：２次巻き線の一方端
ｎ２２：２次巻き線の他方端
ｎ３１：３次巻き線の一方端
ｎ３２：３次巻き線の他方端
Ｑ１：第１トランジスタ
Ｑ２：第２トランジスタ
Ｒ０：直流負荷
Ｔ１：トランス
ＶＢ：制御回路の電源端子の端子電圧
Ｖｉｎ：入力直流電圧
Ｖｏｕｔ：出力直流電圧 1 to 5: switching power supply circuit 6: first rectifying / smoothing circuit 7: second rectifying / smoothing circuit 10: p-type silicon substrate (semiconductor substrate)
11: n-type drift region 12: p-type well 13: drain region 14: first source region 15: p-type contact region 16: field oxide film 17: first gate insulating film 18: first gate electrode 19: second source Region 20: Second gate insulating film 21: Second gate electrode 22: Depletion channel layer 23: Contact 23a: Contact between first source region and p-type contact region 23b: Contact between second gate electrode and p-type contact region 23c: Contact between second source region and second p-type contact region 24: second p-type well 25: second p-type contact region B1: control circuit Bvcc: power supply terminal of control circuit Bout: output terminal of control circuit C1, C2: capacitor D1, D2: Diode D3: Backflow prevention diode E1 DC power supply N1: primary winding N2: secondary winding N3: tertiary winding n11: one end of the primary winding n12: other end of the primary winding n21: one end of the secondary winding n22: 2 The other end of the next winding n31: One end of the tertiary winding n32: The other end of the tertiary winding Q1: First transistor Q2: Second transistor R0: DC load T1: Transformer VB: Power supply terminal of the control circuit Voltage Vin: Input DC voltage Vout: Output DC voltage

Claims

１次巻き線、２次巻き線及び３次巻き線を有するトランスと、
前記３次巻き線の両端間に接続する第１整流平滑回路と、
前記２次巻き線の両端間に接続する第２整流平滑回路と、
第１端子が前記１次巻き線の一方端に接続し、第２端子が接地電位に接続し、前記１次巻き線を流れる電流のオンオフをスイッチングする第１トランジスタと、
電源端子が前記第１整流平滑回路の出力と接続し、前記電源端子の端子電圧に応じて前記第１トランジスタのオンオフを制御する制御パルスを生成し、前記第１トランジスタの前記第１及び第２端子間のオンオフを制御する制御端子に、前記制御パルスを出力する制御回路と、
ドレインが前記１次巻き線の両端の何れか一方と接続し、ソースが前記制御回路の前記電源端子に直接或いはダイオードを介して接続し、ゲートが接地電位に接続しているデプレッション型ＭＯＳＦＥＴの第２トランジスタと、を備えてなり、
前記１次巻き線の他方端に入力する入力直流電圧が、前記第２トランジスタを介して電圧値が変化して、前記制御回路の前記電源端子に印加され、
前記電源端子の端子電圧が、前記入力直流電圧が前記１次巻き線の他方端に入力する前の初期状態の電圧から前記第２トランジスタがピンチオフする電圧に達するまでの間は、前記制御回路の前記制御パルスの発振が停止しており、
前記電源端子の端子電圧が、前記第２トランジスタがピンチオフする電圧に達すると、前記制御回路の前記制御パルスの発振が開始することを特徴とするスイッチング電源回路。 A transformer having a primary winding, a secondary winding and a tertiary winding;
A first rectifying / smoothing circuit connected between both ends of the tertiary winding;
A second rectifying / smoothing circuit connected between both ends of the secondary winding;
A first transistor having a first terminal connected to one end of the primary winding, a second terminal connected to a ground potential, and switching on and off of a current flowing through the primary winding;
A power supply terminal is connected to the output of the first rectifying and smoothing circuit, and a control pulse for controlling on / off of the first transistor is generated according to a terminal voltage of the power supply terminal, and the first and second of the first transistor are generated. A control circuit that outputs the control pulse to a control terminal that controls on / off between the terminals;
A depletion type MOSFET having a drain connected to one of both ends of the primary winding, a source connected to the power supply terminal of the control circuit directly or via a diode, and a gate connected to the ground potential. name includes a second transistor, the is,
An input DC voltage input to the other end of the primary winding is applied to the power supply terminal of the control circuit with a voltage value changing via the second transistor,
Until the terminal voltage of the power supply terminal reaches the voltage at which the second transistor is pinched off from the initial voltage before the input DC voltage is input to the other end of the primary winding, The oscillation of the control pulse is stopped,
The terminal voltage of the power supply terminals, said the second transistor reaches a voltage pinched off, switching power supply circuit, characterized that you start oscillation of the control pulse of the control circuit.

前記第１トランジスタの前記第１端子が、前記１次巻き線の一方端に接続し、
前記第２トランジスタのドレインが、前記１次巻き線の他方端に接続し、
前記第２トランジスタのソースが、前記制御回路の前記電源端子に直接或いはダイオードを介して接続し、
前記第２トランジスタのバックゲートがソースと接続していることを特徴とする請求項１に記載のスイッチング電源回路。 The first terminal of the first transistor is connected to one end of the primary winding;
The drain of the second transistor is connected to the other end of the primary winding;
The source of the second transistor is connected to the power supply terminal of the control circuit directly or via a diode;
The switching power supply circuit according to claim 1, wherein a back gate of the second transistor is connected to a source.

前記第１トランジスタの前記第１端子と前記第２トランジスタのドレインが、前記１次巻き線の一方端に夫々接続し、
前記第２トランジスタのソースが、前記制御回路の前記電源端子にダイオードを介して接続し、
前記第２トランジスタのバックゲートが前記第２トランジスタのソースと接続していることを特徴とする請求項１に記載のスイッチング電源回路。 The first terminal of the first transistor and the drain of the second transistor are respectively connected to one end of the primary winding;
A source of the second transistor is connected to the power supply terminal of the control circuit via a diode;
The switching power supply circuit according to claim 1, wherein a back gate of the second transistor is connected to a source of the second transistor.

前記第１トランジスタの前記第１端子と前記第２トランジスタのドレインが、前記１次巻き線の一方端に夫々接続し、
前記第２トランジスタのソースが、前記制御回路の前記電源端子に直接或いはダイオードを介して接続し、
前記第２トランジスタのバックゲートが接地電位と接続していることを特徴とする請求項１に記載のスイッチング電源回路。 The first terminal of the first transistor and the drain of the second transistor are respectively connected to one end of the primary winding;
The source of the second transistor is connected to the power supply terminal of the control circuit directly or via a diode;
2. The switching power supply circuit according to claim 1, wherein a back gate of the second transistor is connected to a ground potential.

前記第１トランジスタと前記第２トランジスタが同一半導体基板上に形成されていることを特徴とする請求項１〜４の何れか１項に記載のスイッチング電源回路。 The switching power supply circuit according to any one of claims 1 to 4 , wherein the first transistor and the second transistor are formed on the same semiconductor substrate.

前記第１トランジスタが、前記第１端子がドレイン、前記第２端子がソース、前記制御端子がゲートのエンハンスメント型ＭＯＳＦＥＴであることを特徴とする請求項１〜５の何れか１項に記載のスイッチング電源回路。 Said first transistor, said first terminal is a drain, the second terminal is a source, the switching of any one of claim 1 to 5, wherein the control terminal is characterized in that an enhancement type MOSFET gate Power supply circuit.

前記第１トランジスタが、前記第１端子がドレイン、前記第２端子がソース、前記制御端子がゲートのエンハンスメント型ＭＯＳＦＥＴであり、
前記第２トランジスタのゲートと、前記第１トランジスタのソース及びバックゲートが接地電位と接続し、
前記第１トランジスタのソースと前記第２トランジスタのソースが同一半導体基板上の異なるウェル内に形成され、
前記第１トランジスタのドレインと前記第２トランジスタのドレインが同一半導体基板上の同一ドリフト領域内に形成され、
前記第２トランジスタのバックゲートを形成する第２ウェルが、前記ドリフト領域内に形成されていることを特徴とする請求項３に記載のスイッチング電源回路。 The first transistor is an enhancement type MOSFET in which the first terminal is a drain, the second terminal is a source, and the control terminal is a gate.
The gate of the second transistor and the source and back gate of the first transistor are connected to a ground potential;
The source of the first transistor and the source of the second transistor are formed in different wells on the same semiconductor substrate;
The drain of the first transistor and the drain of the second transistor are formed in the same drift region on the same semiconductor substrate;
4. The switching power supply circuit according to claim 3 , wherein a second well forming a back gate of the second transistor is formed in the drift region. 5.

前記第２トランジスタのゲートが、前記第１トランジスタのバックゲートを形成する第１ウェル上に延伸して、前記第１ウェルと前記第２トランジスタのゲートが同一のコンタクト材料を用いて接地電位と接続していることを特徴とする請求項７に記載のスイッチング電源回路。 The gate of the second transistor extends over the first well forming the back gate of the first transistor, and the gate of the first well and the second transistor is connected to the ground potential using the same contact material. The switching power supply circuit according to claim 7 , wherein:

前記第１トランジスタが、前記第１端子がドレイン、前記第２端子がソース、前記制御端子がゲートのエンハンスメント型ＭＯＳＦＥＴであり、
前記第２トランジスタのゲート及びバックゲートと、前記第１トランジスタのソース及びバックゲートが接地電位と接続し、
前記第１トランジスタのソースと前記第２トランジスタのソースが同一半導体基板上の同一ウェル内に形成され、
前記第１トランジスタのドレインと前記第２トランジスタのドレインが同一半導体基板上の同一ドリフト領域内に形成されていることを特徴とする請求項４に記載のスイッチング電源回路。 The first transistor is an enhancement type MOSFET in which the first terminal is a drain, the second terminal is a source, and the control terminal is a gate.
The gate and back gate of the second transistor and the source and back gate of the first transistor are connected to a ground potential;
The source of the first transistor and the source of the second transistor are formed in the same well on the same semiconductor substrate;
5. The switching power supply circuit according to claim 4 , wherein the drain of the first transistor and the drain of the second transistor are formed in the same drift region on the same semiconductor substrate.

前記ウェルと前記第２トランジスタのゲートが同一のコンタクト材料を用いて接地電位と接続していることを特徴とする請求項９に記載のスイッチング電源回路。
The switching power supply circuit according to claim 9 , wherein the well and the gate of the second transistor are connected to a ground potential using the same contact material.