JP5143061B2 - Semiconductor integrated circuit design support system and program - Google Patents

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Description

この発明は、半導体集積回路の設計において、部分的に電源を遮断するネットリストを自動的に生成する半導体集積回路設計支援システム及びこのシステムとしてコンピュータを機能させるためのプログラムに関するものである。   BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit design support system that automatically generates a net list that partially shuts off power in designing a semiconductor integrated circuit, and a program for causing a computer to function as this system.

半導体集積回路の消費電力を削減する従来の代表的な設計方法として、クロックを止めるクロックゲーティングと、部分的に電源自体を遮断するパワーゲーティングとがある。クロックゲーティングは、ＲＴＬ（Register Transfer Level；レジスタ転送レベル）記述が可能なことから、設計者が意図的に回路を作成することにより広く利用されている。例えば、ネットリストにクロックゲーティング回路を自動的に生成するツールが製品化されている（非特許文献１参照）。   As a typical conventional design method for reducing power consumption of a semiconductor integrated circuit, there are clock gating for stopping a clock and power gating for partially cutting off a power supply itself. Clock gating is widely used when a designer intentionally creates a circuit because RTL (Register Transfer Level) description is possible. For example, a tool that automatically generates a clock gating circuit in a netlist has been commercialized (see Non-Patent Document 1).

しかしながら、クロックゲーティングでは、近年のプロセス微細化によって生じるリーク電流の増加には対応できない。この点、パワーゲーティングでは、リーク電流であっても削除することができ、消費電力の削減効果が大きい。このため、設計者が指定（意図）した回路中のブロックを電源遮断する際、パワーゲーティングは広く利用されている。   However, clock gating cannot cope with an increase in leakage current caused by recent process miniaturization. In this respect, in power gating, even a leakage current can be deleted, and the effect of reducing power consumption is great. For this reason, power gating is widely used when powering off a block in a circuit designated (intended) by a designer.

ただし、パワーゲーティングは、ＲＴＬ記述ができず、電源オフするブロックの境界にセルを人手で挿入しなければならないことから、回路中で細かい単位で電源遮断する場合に利用しにくく、利用したとしても多大な労力が必要である。
この不具合を解消する従来の技術として、例えば、特許文献１には、動作レベルの回路記述情報（例えば、Ｃ言語で記述されたもの）から、高位動作合成を用いて自動的にパワーゲーティング回路を生成し回路中に挿入接続するシステムが提案されている。 However, since power gating cannot be described in RTL and cells must be inserted manually at the boundary of the block to be powered off, it is difficult to use when power is shut down in fine units in the circuit. A great deal of effort is required.
As a conventional technique for solving this problem, for example, in Patent Document 1, a power gating circuit is automatically installed using high-level behavioral synthesis from circuit description information at a behavior level (for example, written in C language). Systems have been proposed that generate and insert into a circuit.

特開２００８−１０２６１９号公報JP 2008-102619 A

「Ｐｏｗｅｒ Ｃｏｍｐｉｌｅｒ Ｄａｔａｓｈｅｅｔ」，［ｏｎｌｉｎｅ］，日本シノプシス株式会社，［平成２１年２月５日検索］，インターネット＜ｈｔｔｐ：／／ｗｗｗ．ｓｙｎｏｐｓｙｓ．ｃｏ．ｊｐ／ｐｒｏｄｕｃｔｓ／Ｐｏｗｅｒ＿Ｃｏｍｐｉｌｅｒ／ｐｏｗｅｒ＿ｃｏｍｐｉｌｅｒ．ｐｄｆ＞“Power Compiler Datasheet”, [online], Nippon Synopsys, Ltd., [Search February 5, 2009], Internet <http: // www. synopsys. co. jp / products / Power_Compiler / power_compiler. pdf>

従来の半導体集積回路設計では、設計者がある程度意図したブロック単位のパワーゲーティングしかできず、さらに詳細な単位で電源遮断することができなかった。このため、詳細な単位（例えば、セル単位）の電源遮断に対応するには、設計者がネットリストを電源遮断可能に改修する等の人手による作業が必要であり、非常に手間がかかっていた。
また、従来の回路設計ツールでは、既存のＲＴＬ（例えば、流用ＩＰ）への適用や回路仕様に精通していないと、電源遮断の設計に対応することは困難であった。 In conventional semiconductor integrated circuit design, only power gating in block units intended by the designer can be performed, and power supply cannot be shut down in more detailed units. For this reason, in order to cope with power-off in a detailed unit (for example, cell unit), it is necessary for the designer to perform manual work such as refurbishing the netlist so that the power can be cut off. .
In addition, it has been difficult for conventional circuit design tools to cope with the design of power shut-off unless they are familiar with application to existing RTL (for example, diverted IP) and circuit specifications.

この発明は、上記のような課題を解決するためになされたもので、イネーブル信号を利用して電源遮断時にデータを保持すべき回路をセル単位で全て検出して、検出した回路を自動的にパワーゲーティング回路へ置換したネットリストを自動生成することで、より詳細なセル単位での電源遮断の設計を可能とし、かつ、設計者の労力軽減及び既存のＲＴＬへの適用や回路仕様に精通していない第三者であっても電源遮断の設計を容易に実行することができる半導体集積回路設計支援システム及びこのシステムとしてコンピュータを機能させるためのプログラムを得ることを目的とする。   The present invention has been made to solve the above-described problems. By using an enable signal, all the circuits that should hold data when the power is shut off are detected in units of cells, and the detected circuits are automatically detected. By automatically generating a netlist replaced with a power gating circuit, it is possible to design a more detailed power cut-off in cell units, reduce the labor of the designer, and be familiar with application to existing RTL and circuit specifications. It is an object of the present invention to obtain a semiconductor integrated circuit design support system capable of easily executing a power-off design even by a third party who has not, and a program for causing a computer to function as this system.

この発明に係る半導体集積回路設計支援システムは、設計対象の半導体集積回路の回路構成要素の相互関係を示すネットリスト、若しくは、半導体集積回路の回路仕様を記述したレジスタ転送レベルを基に、データ保持を制御するイネーブル信号をセル単位で検出するイネーブル信号検出手段と、イネーブル信号検出手段が検出したイネーブル信号によりデータ保持が制御されるセルを、電源遮断しても前記データの保持が可能な電源遮断時データ保持回路に置き換える回路置き換え手段と、電源遮断時データ保持回路の全ての入力に対して異電源間の双方向の変換が可能な電源境界セルを挿入する電源境界セル挿入手段と、イネーブル信号検出手段で検出したイネーブル信号により電源遮断が制御される電源制御部を生成する電源制御部生成手段と、イネーブル信号検出手段で検出されたイネーブル信号、電源境界セルが入力に挿入された電源遮断時データ保持回路、及び、電源制御部生成手段で生成された電源制御部をそれぞれ接続することにより、電源遮断時のデータ保持を考慮した回路構成要素の相互関係を示すネットリストを生成する電源接続手段とを備えるものである。   The semiconductor integrated circuit design support system according to the present invention holds data on the basis of a netlist indicating the interrelation between circuit components of a semiconductor integrated circuit to be designed or a register transfer level describing circuit specifications of the semiconductor integrated circuit. An enable signal detecting means for detecting an enable signal for controlling each cell and a cell whose data holding is controlled by the enable signal detected by the enable signal detecting means can hold the data even if the power is shut off. Circuit replacement means for replacing with the time data holding circuit, power supply boundary cell inserting means for inserting a power supply boundary cell capable of bidirectional conversion between different power sources for all inputs of the data holding circuit at power-off, and an enable signal A power control unit generating a power control unit whose power shutoff is controlled by the enable signal detected by the detection means. And the power supply control unit generated by the power supply control unit generation unit, the enable signal detected by the enable signal detection unit, the power shut-off data holding circuit in which the power supply boundary cell is inserted in the input, and the power supply control unit And a power supply connection means for generating a netlist indicating the interrelation between circuit components in consideration of data retention at the time of power shutoff.

この発明によれば、ネットリスト等から設計対象の半導体集積回路内で、データ保持を制御するイネーブル信号をセル単位で検出し、検出したイネーブル信号でデータ保持が制御されるセルを、電源遮断しても当該データの保持が可能な電源遮断時データ保持回路に置き換え、電源遮断時データ保持回路の全ての入力に電源境界セルを挿入し、さらに当該イネーブル信号で電源遮断が制御される電源制御部を生成し、検出されたイネーブル信号、電源境界セルが入力に挿入された電源遮断時データ保持回路、及び、電源制御部生成手段で生成された電源制御部をそれぞれ接続することにより、電源遮断時のデータ保持を考慮した回路構成要素の相互関係を示すネットリストを生成する。
このように構成することにより、設計者の労力を著しく低減することができ、ブロック単位ではなく、セル単位の詳細な電源遮断の設計が可能となり、従来と比較して格段に電力消費を削減することができる。また、ネットリスト等のイネーブル信号を自動検出するので、既存のＲＴＬ（例えば、流用ＩＰ）への適用や該回路仕様に精通していない第三者であっても電源遮断の設計を容易に実行することができる。 According to the present invention, an enable signal for controlling data retention is detected in a cell unit in a semiconductor integrated circuit to be designed from a net list or the like, and a cell whose data retention is controlled by the detected enable signal is shut off. However, it is replaced with a data holding circuit at the time of power shut-off that can hold the data, and a power supply boundary cell is inserted into all inputs of the data holding circuit at the time of power shut off, and further, the power control unit is controlled by the enable signal By connecting the detected enable signal, the power shutoff data holding circuit in which the power boundary cell is inserted to the input, and the power control unit generated by the power control unit generating unit, respectively, A net list indicating the interrelationship of circuit components in consideration of data retention is generated.
With this configuration, it is possible to significantly reduce the designer's labor, and it is possible to design a detailed power cut-off in units of cells, not in units of blocks, and significantly reduce power consumption compared to the conventional case. be able to. In addition, since an enable signal such as a netlist is automatically detected, it can be easily applied to existing RTL (for example, diverted IP) or designed to shut off the power even by a third party who is not familiar with the circuit specifications. can do.

この発明の実施の形態１による半導体集積回路設計支援システムの構成を示すブロック図である。1 is a block diagram showing a configuration of a semiconductor integrated circuit design support system according to a first embodiment of the present invention. 実施の形態１の半導体集積回路設計支援システムによる動作の流れを示すフローチャートである。4 is a flowchart showing a flow of operation by the semiconductor integrated circuit design support system of the first embodiment. 実施の形態１によるネットリストの変換処理の概要を示す図である。6 is a diagram showing an overview of netlist conversion processing according to Embodiment 1. FIG. この発明の実施の形態２による半導体集積回路設計支援システムの構成を示すブロック図である。It is a block diagram which shows the structure of the semiconductor integrated circuit design support system by Embodiment 2 of this invention. 実施の形態２の半導体集積回路設計支援システムによる動作の流れを示すフローチャートである。6 is a flowchart showing a flow of operation by the semiconductor integrated circuit design support system of the second embodiment. 実施の形態２によるネットリストの変換処理の概要を示す図である。FIG. 10 is a diagram showing an outline of netlist conversion processing according to the second embodiment. この発明の実施の形態３による半導体集積回路設計支援システムの構成を示すブロック図である。It is a block diagram which shows the structure of the semiconductor integrated circuit design support system by Embodiment 3 of this invention. 実施の形態３の半導体集積回路設計支援システムによる動作の流れを示すフローチャートである。10 is a flowchart showing a flow of operation by the semiconductor integrated circuit design support system of the third embodiment. 実施の形態３によるネットリストの変換処理の概要を示す図である。FIG. 20 is a diagram showing an outline of netlist conversion processing according to the third embodiment. この発明の実施の形態４による半導体集積回路設計支援システムの構成を示すブロック図である。It is a block diagram which shows the structure of the semiconductor integrated circuit design support system by Embodiment 4 of this invention. 実施の形態４の半導体集積回路設計支援システムによる動作の流れを示すフローチャートである。10 is a flowchart showing a flow of operation by the semiconductor integrated circuit design support system of the fourth embodiment.

実施の形態１．
図１は、この発明の実施の形態１による半導体集積回路設計支援システムの構成を示すブロック図である。図１において、実施の形態１による半導体集積回路設計支援システム１は、記憶部２に格納される電源遮断が考慮されていない通常のネットリストを入力し、これを電源遮断可能に自動的に改修して電源遮断可能なネットリストを記憶部３へ出力する。また、半導体集積回路設計支援システム１は、イネーブル信号検出手段１１、回路置き換え手段１２、電源境界セル挿入手段１３、電源制御部生成手段１４及び電源接続手段１５を備える。 Embodiment 1 FIG.
1 is a block diagram showing a configuration of a semiconductor integrated circuit design support system according to Embodiment 1 of the present invention. In FIG. 1, the semiconductor integrated circuit design support system 1 according to the first embodiment inputs a normal netlist stored in the storage unit 2 that does not take into account the power shutdown, and automatically modifies it so that the power can be shut off. Then, a net list that can be powered off is output to the storage unit 3. The semiconductor integrated circuit design support system 1 includes an enable signal detection unit 11, a circuit replacement unit 12, a power supply boundary cell insertion unit 13, a power supply control unit generation unit 14, and a power supply connection unit 15.

イネーブル信号検出手段１１は、記憶部２から入力したネットリストから回路のデータ保持を制御するイネーブル信号を検出する手段である。回路置き換え手段１２は、イネーブル信号検出手段１１で検出されたイネーブル信号によってデータ保持が制御される上記ネットリスト上の回路部分を電源遮断時にデータ保持が可能な回路（以下、電源遮断時データ保持回路と呼ぶ）に置き換える手段である。   The enable signal detection means 11 is a means for detecting an enable signal for controlling data retention of the circuit from the net list input from the storage unit 2. The circuit replacement means 12 is a circuit capable of holding data when the power is cut off for the circuit portion on the net list whose data holding is controlled by the enable signal detected by the enable signal detecting means 11 (hereinafter, data holding circuit when the power is cut off). It is a means to replace with.

電源境界セル挿入手段１３は、回路置き換え手段１２によって置き換えられた電源遮断時データ保持回路の全ての入力端子に電源境界セルを挿入する手段である。なお、電源境界セルとは、例えば異なる電源から供給される電圧間の双方向の変換が可能なセルであり、レベルシフタ等が挙げられる。   The power supply boundary cell inserting means 13 is a means for inserting the power supply boundary cell into all the input terminals of the power shut-off data holding circuit replaced by the circuit replacement means 12. Note that the power supply boundary cell is a cell capable of bidirectional conversion between voltages supplied from different power supplies, for example, a level shifter or the like.

電源制御部生成手段１４は、イネーブル信号検出手段１１で検出されたイネーブル信号により電源遮断の制御が可能な電源制御部を生成する手段である。電源接続手段１５は、イネーブル信号検出手段１１で検出されたイネーブル信号の経路、回路置き換え手段１２により置き換えられた電源遮断時データ保持回路及び電源制御部生成手段１４で生成された電源制御部をそれぞれ接続したネットリストを生成し、電源遮断可能なネットリストとして記憶部３へ出力する手段である。   The power supply control unit generating unit 14 is a unit that generates a power supply control unit that can control power supply cutoff by the enable signal detected by the enable signal detection unit 11. The power supply connection means 15 includes the path of the enable signal detected by the enable signal detection means 11, the data holding circuit at the time of power interruption replaced by the circuit replacement means 12, and the power supply control part generated by the power supply control part generation means 14, respectively. This is a means for generating a connected netlist and outputting it to the storage unit 3 as a netlist that can be powered off.

イネーブル信号検出手段１１、回路置き換え手段１２、電源境界セル挿入手段１３、電源制御部生成手段１４及び電源接続手段１５は、この発明の趣旨に従う半導体集積回路設計支援用プログラムをコンピュータに読み込ませ、そのＣＰＵに実行させることにより、ハードウエアとソフトウエアが協働した具体的な手段として、当該コンピュータ上で実現することができる。   The enable signal detection means 11, the circuit replacement means 12, the power supply boundary cell insertion means 13, the power supply control unit generation means 14 and the power supply connection means 15 cause the computer to read a semiconductor integrated circuit design support program according to the gist of the present invention. When executed by the CPU, it can be realized on the computer as a specific means in which hardware and software cooperate.

また、通常のネットリストを格納する記憶部２、電源遮断可能なネットリストを格納する記憶部３は、上記コンピュータが備える記憶装置（例えば、ハードディスク装置や外部記憶メディア等）あるいは上記コンピュータと通信接続可能な他のコンピュータの記憶装置に構築することができる。   The storage unit 2 for storing a normal netlist and the storage unit 3 for storing a netlist that can be powered off are connected to a storage device (for example, a hard disk device or an external storage medium) provided in the computer or to the computer. It can be built into other computer storage devices possible.

なお、以降の説明において、この発明による半導体集積回路設計支援システム１を具現化するコンピュータ自体の構成及びその基本的な機能については、当業者が当該技術分野の技術常識に基づいて容易に認識できるものであり、この発明の本質に直接関わるものではないので詳細な記載を省略する。   In the following description, those skilled in the art can easily recognize the configuration and basic functions of the computer that implements the semiconductor integrated circuit design support system 1 according to the present invention based on the common general technical knowledge in the technical field. However, since it is not directly related to the essence of the present invention, detailed description is omitted.

次に動作について説明する。
図２は、実施の形態１の半導体集積回路設計支援システムによる動作の流れを示すフローチャートであり、図３は、実施の形態１によるネットリストの変換処理の概要を示す図である。なお、以降の説明では、システムの構成については図１を参照し、処理の流れ及びその概要は図２及び図３を参照することとする。 Next, the operation will be described.
FIG. 2 is a flowchart showing a flow of operations performed by the semiconductor integrated circuit design support system according to the first embodiment, and FIG. 3 is a diagram showing an outline of netlist conversion processing according to the first embodiment. In the following description, refer to FIG. 1 for the system configuration, and refer to FIG. 2 and FIG.

先ず、半導体集積回路設計支援システム１は、記憶部２から消費電力を削減したい通常のネットリストを入力する（ステップＳＴ１）。イネーブル信号検出手段１１では、入力したネットリストから、回路のデータ保持を制御するイネーブル信号をセル単位で全て検出する（ステップＳＴ２）。なお、セル単位でイネーブル信号を検出する方法としては、既存の技術（例えば、市販のツール）を用いてもよく、詳細な説明は省略する。   First, the semiconductor integrated circuit design support system 1 inputs a normal net list for which power consumption is to be reduced from the storage unit 2 (step ST1). The enable signal detecting means 11 detects all the enable signals for controlling the data retention of the circuit from the inputted net list in units of cells (step ST2). As a method for detecting the enable signal in units of cells, an existing technique (for example, a commercially available tool) may be used, and detailed description thereof is omitted.

図３（ａ）に示すフリップフロップ回路（以下、ＦＦと呼ぶ）は、そのデータ入力ポートに接続しているセレクタにおいて、入力ポートＤａｔａ Ｉｎからの新たなデータ入力と、出力ポートＤａｔａ Ｏｕｔから出力される保持しているデータとがイネーブル信号ｅｎａｂｌｅの値に応じて切り替えられる。ステップＳＴ２では、イネーブル信号検出手段１１が、ネットリストをセル単位で探索することで、イネーブル信号ｅｎａｂｌｅを全て検出する。   In the selector connected to the data input port, the flip-flop circuit shown in FIG. 3A (hereinafter referred to as FF) outputs a new data input from the input port Data In and an output port Data Out. The held data is switched according to the value of the enable signal enable. In step ST2, the enable signal detection means 11 detects all enable signals enable by searching the net list in cell units.

回路置き換え手段１２は、イネーブル信号検出手段１１によってイネーブル信号が検出されると、検出された各イネーブル信号でデータ保持が制御される回路を特定し、当該回路を電源遮断時であってもデータ保持が可能な回路（電源遮断時データ保持回路）に置き換える（ステップＳＴ３）。図３の例では、図３（ａ）のイネーブル信号ｅｎａｂｌｅでデータ保持が制御されるＦＦが電源遮断時データ保持回路として特定され、このＦＦが、図３（ｂ）のＳＲＰＧ−ＦＦ（State Retention Power Gating-FF；電源遮断前の状態を保持するＦＦ）に置換される。なお、ＳＲＰＧ−ＦＦ以外にも、電源遮断時にデータ保持が可能であれば、別のセルや回路であっても構わない。   When the enable signal is detected by the enable signal detector 11, the circuit replacement unit 12 specifies a circuit whose data holding is controlled by each detected enable signal, and holds the data even when the power is shut off. (Step ST3). In the example of FIG. 3, the FF whose data holding is controlled by the enable signal enable in FIG. 3A is specified as the data holding circuit at power-off, and this FF is the SRPG-FF (State Retention) in FIG. Power Gating-FF; replaced with FF that maintains the state before power off. In addition to the SRPG-FF, another cell or circuit may be used as long as data can be retained when the power is shut off.

電源境界セル挿入手段１３は、回路置き換え手段１２で電源遮断時データ保持回路への置き換えが行われると、当該電源遮断時データ保持回路の入力ポートに電源境界セルを挿入する（ステップＳＴ４）。この挿入処理は、電源遮断時データ保持回路における全ての入力ポートに電源境界セルが挿入されるまで繰り返される（ステップＳＴ５）。図３の例では、図３（ｂ）に示すように、ＳＲＰＧ−ＦＦのデータ入力ポートと接続する経路上に電源境界セルが挿入され、さらにクロック信号ｃｌｏｃｋが入力されるクロック入力ポートと接続する経路上に電源境界セルが挿入される。   When the circuit replacement unit 12 performs replacement with the data holding circuit at the time of power interruption, the power boundary cell inserting unit 13 inserts a power boundary cell into the input port of the data holding circuit at the time of power interruption (step ST4). This insertion process is repeated until the power supply boundary cells are inserted into all the input ports in the power shut-off data holding circuit (step ST5). In the example of FIG. 3, as shown in FIG. 3B, a power supply boundary cell is inserted on the path connected to the data input port of the SRPG-FF, and further connected to the clock input port to which the clock signal clock is input. A power supply boundary cell is inserted on the path.

一方、電源制御部生成手段１４は、イネーブル信号検出手段１１で検出されたイネーブル信号によって電源遮断の制御を行う電源制御部を生成する（ステップＳＴ６）。図３（ｂ）では、イネーブル信号ｅｎａｂｌｅに応じて電源ＶＤＤからの電源供給と接地電位点ＧＮＤとの間で接続元を切り替えるセレクタを備えた電源制御部が生成される。なお、上記電源制御部以外にも、イネーブル信号検出手段１１で検出されたイネーブル信号で電源遮断を制御する構成であれば、他の回路構成であっても構わない。   On the other hand, the power supply control unit generation unit 14 generates a power supply control unit that performs power supply cutoff control based on the enable signal detected by the enable signal detection unit 11 (step ST6). In FIG. 3B, a power supply control unit including a selector that switches the connection source between the power supply from the power supply VDD and the ground potential point GND according to the enable signal enable is generated. In addition to the power supply control unit, other circuit configurations may be used as long as the power supply cutoff is controlled by the enable signal detected by the enable signal detection unit 11.

電源接続手段１５は、電源制御部生成手段１４で電源制御部が生成されると、当該電源制御部と、イネーブル信号検出手段１１で検出されたイネーブル信号の信号経路とを接続する（ステップＳＴ７）。図３（ｂ）の例では、電源制御部中のセレクタの制御信号入力にイネーブル信号ｅｎａｂｌｅの信号経路が接続される。   When the power supply control unit is generated by the power supply control unit generation unit 14, the power supply connection unit 15 connects the power supply control unit and the signal path of the enable signal detected by the enable signal detection unit 11 (step ST7). . In the example of FIG. 3B, the signal path of the enable signal enable is connected to the control signal input of the selector in the power supply control unit.

次に、電源接続手段１５は、ステップＳＴ５までの処理で全ての入力ポートに電源境界セルが挿入された電源遮断時データ保持回路と、ステップＳＴ７の処理を施した電源制御部とを接続する（ステップＳＴ８）。図３（ｂ）の例では、ＳＲＰＧ−ＦＦにおける通常の電源ポートＮＯＲに上記電源制御部のセレクタの出力が接続され、電源ＶＤＤを入力するセレクタの入力経路が、ＳＲＰＧ−ＦＦの電源遮断時用のサブ電源ポートＳＵＢ及び各電源境界セルにそれぞれ接続される。これにより、イネーブル信号ｅｎａｂｌｅに応じて、電源ＶＤＤからＳＲＰＧ−ＦＦへの電源が遮断されると、サブ電源ポートＳＵＢから供給される電源ＶＤＤによってＳＲＰＧ−ＦＦのデータ保持が維持される。   Next, the power connection means 15 connects the power-off data holding circuit in which power boundary cells are inserted into all the input ports in the process up to step ST5 and the power control unit that has performed the process in step ST7 ( Step ST8). In the example of FIG. 3B, the selector output of the power supply control unit is connected to the normal power supply port NOR in the SRPG-FF, and the input path of the selector for inputting the power supply VDD is used when the SRPG-FF is powered off. Are connected to the sub power supply port SUB and each power supply boundary cell. Thereby, when the power supply from the power supply VDD to the SRPG-FF is cut off in response to the enable signal enable, the data holding of the SRPG-FF is maintained by the power supply VDD supplied from the sub power supply port SUB.

上述した一連の処理は、記憶部２から入力したネットリストにおいて、イネーブル信号検出手段１１で検出したイネーブル信号で特定される全ての回路に対して実行され、電源遮断可能なネットリストとして電源接続手段１５から記憶部３へ出力される。   The series of processes described above are executed for all circuits specified by the enable signal detected by the enable signal detection means 11 in the net list input from the storage unit 2, and the power connection means as a net list capable of shutting off the power. 15 to the storage unit 3.

なお、上述した説明では、設計対象の半導体集積回路の回路構成要素の相互関係を示すネットリストを入力する場合を示したが、半導体集積回路設計支援システム１に論理合成手段を設けることにより、設計対象の半導体集積回路の回路仕様を記述したＲＴＬを入力して上記と同様の処理を実施することもできる。この場合、ＲＴＬ記述を一旦ネットリストに変換してから上記と同様に処理する構成、及び、ＲＴＬ記述そのものからイネーブル信号を検出する手段を設けた構成の２通りが考えられる。   In the above description, the case where a net list indicating the interrelation between circuit components of a semiconductor integrated circuit to be designed is input has been described. However, by providing logic synthesis means in the semiconductor integrated circuit design support system 1, It is also possible to input the RTL describing the circuit specifications of the target semiconductor integrated circuit and perform the same processing as described above. In this case, two configurations are possible: a configuration in which an RTL description is once converted into a netlist and then processed in the same manner as described above, and a configuration in which means for detecting an enable signal is provided from the RTL description itself.

以上のように、この実施の形態１によれば、図１に示すように半導体集積回路設計支援システム１を構成し、図２に示すように動作させることにより、イネーブル信号をセル単位で全て検出し、検出されたイネーブル信号に応じてデータ保持が制御される全てのセルをパワーゲーティング化したネットリストを自動的に生成するので、設計者の労力を著しく低減することができ、ブロック単位ではなく、セル単位の詳細な電源遮断の設計が可能である。また、ネットリストのイネーブル信号を自動検出するため、既存のＲＴＬ（例えば、流用ＩＰ）への適用や該回路仕様に精通していない第三者であっても電源遮断設計を容易に実行できる。   As described above, according to the first embodiment, the semiconductor integrated circuit design support system 1 is configured as shown in FIG. 1 and is operated as shown in FIG. In addition, since a netlist is automatically generated by power gating all the cells whose data retention is controlled according to the detected enable signal, the labor of the designer can be significantly reduced, not in units of blocks. In addition, it is possible to design a detailed power shutdown for each cell. In addition, since the enable signal of the netlist is automatically detected, even a third party who is not familiar with the application of existing RTL (for example, diverted IP) or the circuit specification can easily execute the power-off design.

実施の形態２．
この実施の形態２では、電源遮断時データ保持回路への置換による影響を確認し、電源遮断時データ保持回路のみに影響を与える回路（セル）も当該電源遮断時データ保持回路に含めることで、電源遮断時データ保持回路の範囲を自動的に広げるようにしたものである。 Embodiment 2. FIG.
In the second embodiment, the influence by the replacement to the data holding circuit at the time of power-off is confirmed, and a circuit (cell) that affects only the data holding circuit at the time of power-off is also included in the data holding circuit at the time of power-off. The range of the data holding circuit is automatically expanded when the power is shut off.

図４は、この発明の実施の形態２による半導体集積回路設計支援システムの構成を示すブロック図である。図４において、実施の形態２による半導体集積回路設計支援システム１Ａは、上記実施の形態１で図１を用いて説明した構成に加え、影響確認手段１６を備える。影響確認手段１６は、回路置き換え手段１２により置換された電源遮断時データ保持回路の全ての入力ポートに接続する経路をそれぞれ遡り、前記経路上の回路（セル）が、この電源遮断時データ保持回路のみに影響を与えているか否かを確認する手段である。なお、影響確認手段１６以外の構成は、図１と同様であるので説明を省略する。   4 is a block diagram showing a configuration of a semiconductor integrated circuit design support system according to Embodiment 2 of the present invention. 4, the semiconductor integrated circuit design support system 1A according to the second embodiment includes an influence confirmation unit 16 in addition to the configuration described with reference to FIG. 1 in the first embodiment. The influence confirmation means 16 traces back the paths connected to all the input ports of the power shut-off data holding circuit replaced by the circuit replacement means 12, and the circuit (cell) on the path is the power shut-off data holding circuit. It is a means for confirming whether or not it only affects. The configuration other than the effect confirmation unit 16 is the same as that in FIG.

イネーブル信号検出手段１１、回路置き換え手段１２、電源境界セル挿入手段１３、電源制御部生成手段１４、電源接続手段１５及び影響確認手段１６は、この発明の趣旨に従う半導体集積回路設計支援用プログラムをコンピュータに読み込ませ、そのＣＰＵに実行させることにより、ハードウエアとソフトウエアが協働した具体的な手段として、当該コンピュータ上で実現することができる。   The enable signal detection means 11, the circuit replacement means 12, the power supply boundary cell insertion means 13, the power supply control section generation means 14, the power supply connection means 15 and the influence confirmation means 16 are provided with a computer program for supporting semiconductor integrated circuit design according to the gist of the present invention. When the CPU is read and executed by the CPU, it can be realized on the computer as a specific means in which hardware and software cooperate.

次に動作について説明する。
図５は、実施の形態２の半導体集積回路設計支援システムによる動作の流れを示すフローチャートであり、図６は、実施の形態２によるネットリストの変換処理の概要を示す図である。なお、以降の説明では、システムの構成については図４を参照し、処理の流れ及びその概要は図５及び図６を参照することとする。
なお、図５において、ステップＳＴ１からステップＳＴ３まで、ステップＳＴ５、ステップＳＴ６からステップＳＴ８までの処理は、上記実施の形態１で図２を用いて説明した処理と同様であるので説明を省略する。 Next, the operation will be described.
FIG. 5 is a flowchart showing an operation flow by the semiconductor integrated circuit design support system according to the second embodiment, and FIG. 6 is a diagram showing an outline of a net list conversion process according to the second embodiment. In the following description, refer to FIG. 4 for the system configuration, and refer to FIG. 5 and FIG.
In FIG. 5, the processing from step ST1 to step ST3, step ST5, and step ST6 to step ST8 is the same as the processing described with reference to FIG.

影響確認手段１６は、ステップＳＴ３において回路置き換え手段１２によりデフォルトの電源遮断時データ保持回路への置き換えが行われると、当該デフォルトの電源遮断時データ保持回路の入力ポートに接続する接続元のセルまでネットリスト上で遡り、この接続元セルの出力が、当該デフォルトの電源遮断時データ保持回路のみに影響を与えているか否かを確認する（ステップＳＴ４−１）。ここで、他の回路に影響を与えているか否かの確認方法としては、例えば、接続元セルの出力端子が、デフォルトの電源遮断時データ保持回路以外のセルに接続されているか否かによって判断する。   When the circuit replacement unit 12 replaces the default power-off data holding circuit with the circuit replacement unit 12 in step ST3, the influence checking unit 16 continues to the connection source cell connected to the input port of the default power-off data holding circuit. Going back on the net list, it is confirmed whether or not the output of the connection source cell affects only the default data holding circuit at the time of power-off (step ST4-1). Here, as a method for confirming whether or not other circuits are affected, for example, it is determined by whether or not the output terminal of the connection source cell is connected to a cell other than the default data holding circuit at power-off. To do.

図６の例では、上記実施の形態１と同様に、図６（ａ）に示すＦＦが、回路置き換え手段１２によってデフォルトの電源遮断時データ保持回路であるＳＲＰＧ−ＦＦへ置き換えられ、影響確認手段１６は、図６（ｂ）に示すＳＲＰＧ−ＦＦの入力ポートから接続元へ遡って探索する。これにより、入力ポートＤａｔａ Ｉｎでは、ＡＮＤセルａが接続元セルとして特定され、クロック入力ポートでは、セルｂが接続元セルとして特定される。   In the example of FIG. 6, as in the first embodiment, the FF shown in FIG. 6A is replaced by the SRPG-FF, which is a default power-off data holding circuit, by the circuit replacement unit 12, and the effect confirmation unit 16 searches backward from the input port of the SRPG-FF shown in FIG. As a result, the AND cell a is specified as the connection source cell at the input port Data In, and the cell b is specified as the connection source cell at the clock input port.

図６（ｂ）において、ＡＮＤセルａの出力は、ＳＲＰＧ−ＦＦの入力ポートにのみ接続しているので、影響確認手段１６は、ＳＲＰＧ−ＦＦのみに影響を与えていると判断し（ステップＳＴ４−１；ＹＥＳ）、ステップＳＴ４−２の処理に移行する。
一方、セルｂはその出力がクロック信号ｃｌｏｃｋを必要とする他の回路にも接続しているので、影響確認手段１６は、ＳＲＰＧ−ＦＦ以外にも影響を与えていると判断し（ステップＳＴ４−１；ＮＯ）、ステップＳＴ４−３の処理に移行する。 In FIG. 6B, since the output of the AND cell a is connected only to the input port of the SRPG-FF, the influence confirmation unit 16 determines that only the SRPG-FF is affected (step ST4). -1; YES), the process proceeds to step ST4-2.
On the other hand, since the output of the cell b is also connected to other circuits whose output requires the clock signal clock, the influence confirmation unit 16 determines that it has an influence other than the SRPG-FF (step ST4- 1; NO), the process proceeds to step ST4-3.

ステップＳＴ４−２において、影響確認手段１６は、デフォルトの電源遮断時データ保持回路のみに影響を与えている接続元セルの全ての入力をさらに遡り、当該セルの入力に接続する接続元セルの出力が、その接続先である上記セルのみに影響を与えているか否かを確認する。   In step ST4-2, the influence confirmation means 16 goes back all the inputs of the connection source cell affecting only the default power-off data holding circuit and outputs the connection source cell connected to the input of the cell. Confirms whether it affects only the cell to which the connection is made.

図６（ｂ）では、先ずＡＮＤセルａの一方の入力に接続するＯＲセルｃが特定される。このＯＲセルｃの出力は、ＡＮＤセルａ以外の他の回路にも接続しているので、影響確認手段１６は、ＡＮＤセルａ以外にも影響を与えていると判断し（ステップＳＴ４−２；ＮＯ）、ステップＳＴ４−３の処理に移行する。   In FIG. 6B, first, the OR cell c connected to one input of the AND cell a is specified. Since the output of the OR cell c is connected to other circuits other than the AND cell a, the influence confirmation unit 16 determines that the influence other than the AND cell a is affected (step ST4-2; NO), the process proceeds to step ST4-3.

一方、デフォルトの電源遮断時データ保持回路のみに影響を与えている接続元セルの入力に接続するセルの出力が当該接続元セルのみに接続している場合、影響確認手段１６は、当該接続元セルのみに影響を与えていると判断し（ステップＳＴ４−２；ＹＥＳ）、このセルの入力側をさらに遡り、接続元セル以外にも出力が接続している、即ちその他の回路にも影響を与えているセルが見出されるまで、ステップＳＴ４−２の処理を繰り返す。   On the other hand, when the output of the cell connected to the input of the connection source cell that only affects the default data holding circuit at the time of power-off is connected only to the connection source cell, the influence confirmation unit 16 It is judged that only the cell is affected (step ST4-2; YES), and the input side of this cell is further traced, and the output is connected in addition to the connection source cell, that is, other circuits are also affected. The process of step ST4-2 is repeated until the given cell is found.

図６（ｂ）の例では、ＡＮＤセルａの他方の入力に、雲マークで表記した回路ｄが接続しているが、その出力はＡＮＤセルａの入力にのみ接続しており、さらにステップＳＴ４−２の処理が繰り返される。また、当該雲マークで表記した回路ｄの入力はその他の回路にも接続しており、前段に配置された唯一つのセルの出力が接続していない。このため、ステップＳＴ４−３の処理に移行する。接続元セル以外にも影響を与えるセルを特定する情報は、影響確認手段１６から電源境界セル挿入手段１３へ通知される。   In the example of FIG. 6B, the circuit d indicated by a cloud mark is connected to the other input of the AND cell a, but its output is connected only to the input of the AND cell a, and further, step ST4. -2 is repeated. Further, the input of the circuit d indicated by the cloud mark is also connected to other circuits, and the output of only one cell arranged in the preceding stage is not connected. Therefore, the process proceeds to step ST4-3. Information for identifying cells other than the connection source cell is notified from the influence confirmation unit 16 to the power supply boundary cell insertion unit 13.

ステップＳＴ４−３において、電源境界セル挿入手段１３は、影響確認手段１６から接続元セル以外にも影響を与えるセルに関する情報が通知されると、当該セルの出力とその接続元セルの入力との間に電源境界セルを挿入する。以上説明したステップＳＴ４−１からステップＳＴ４−３までの処理を、デフォルトの電源遮断時データ保持回路の全ての入力ポートに対して実行する（ステップＳＴ５）。これにより、図６（ｂ）に示すように、ＡＮＤセルａの一方の入力とＯＲセルｂの出力との間、雲マークで表記した回路ｄの入力経路上、ＳＲＰＧ−ＦＦのクロック入力ポートとセルｂの出力との間に電源境界セルがそれぞれ挿入され、これら電源境界セルまでが、新たな電源遮断時データ保持回路として規定される。   In step ST4-3, when the power boundary cell inserting unit 13 is notified of the information about the cell other than the connection source cell by the influence confirmation unit 16, the output of the cell and the input of the connection source cell are output. Insert a power supply boundary cell between them. The above-described processing from step ST4-1 to step ST4-3 is executed for all input ports of the default power-off data holding circuit (step ST5). Thereby, as shown in FIG. 6B, the SRPG-FF clock input port between one input of the AND cell a and the output of the OR cell b on the input path of the circuit d indicated by a cloud mark A power supply boundary cell is inserted between each cell b and the output of the cell b, and the power supply boundary cells are defined as a new power-off data holding circuit.

以上のように、この実施の形態２によれば、電源遮断が可能なセル（デフォルトの電源遮断時データ保持回路）の入力から遡って、当該セルのみに影響するセルを検出することで、電源遮断が可能なセルに含まれるセルを自動的に特定すること（デフォルトの電源遮断時データ保持回路を含む新たに電源遮断時データ保持回路にできる範囲を特定すること）ができることから、設計者の手を煩わすことなく、上記実施の形態１よりもさらに電力を削減することが可能となる。   As described above, according to the second embodiment, the power source can be detected by detecting a cell that affects only the cell retroactively from the input of a cell that can be turned off (default data holding circuit at power-off). Because it is possible to automatically specify cells included in cells that can be shut off (specify the range that can be used as a data holding circuit at the time of power off newly including the default data holding circuit at power off). The power can be further reduced than in the first embodiment without bothering hands.

実施の形態３．
この実施の形態３では、同一のイネーブル信号を利用して電源遮断が制御される複数の電源遮断時データ保持回路を同一階層化し、電源制御部を共有する構成について述べる。 Embodiment 3 FIG.
In the third embodiment, a configuration will be described in which a plurality of power-off data holding circuits whose power-off is controlled using the same enable signal are hierarchized and share a power control unit.

図７は、この発明の実施の形態３による半導体集積回路設計支援システムの構成を示すブロック図である。図７において、実施の形態３による半導体集積回路設計支援システム１Ｂは、上記実施の形態１で図１を用いて説明した構成に加え、同一イネーブル信号抽出手段１７、同一階層化手段１８及び電源制御部共有化手段１９を備える。   FIG. 7 is a block diagram showing a configuration of a semiconductor integrated circuit design support system according to Embodiment 3 of the present invention. In FIG. 7, the semiconductor integrated circuit design support system 1B according to the third embodiment has the same enable signal extracting means 17, the same hierarchizing means 18 and the power supply control in addition to the configuration described with reference to FIG. A part sharing means 19 is provided.

同一イネーブル信号抽出手段１７は、イネーブル信号検出手段１１で検出された複数のイネーブル信号の中から同一の信号を抽出する手段である。同一階層化手段１８は、同一イネーブル信号抽出手段１７で検出した同一のイネーブル信号でデータ保持が制御される複数の回路を、回路置き換え手段１２により電源遮断時データ保持回路にそれぞれ置換した結果に対し、これら電源遮断時データ保持回路が１つの階層（同一のイネーブル信号で電源遮断が制御される電源制御部を共有する階層）となるようにネットリストを変更する手段である。   The same enable signal extraction means 17 is a means for extracting the same signal from a plurality of enable signals detected by the enable signal detection means 11. The same hierarchizing unit 18 replaces a plurality of circuits whose data holding is controlled by the same enable signal detected by the same enable signal extracting unit 17 with the data holding circuit at the time of power-off by the circuit replacing unit 12 respectively. These are means for changing the netlist so that these data holding circuits at the time of power shutoff become one layer (hierarchy sharing a power control unit whose power shutoff is controlled by the same enable signal).

電源制御部共有化手段１９は、電源制御部生成手段１４で生成した電源制御部を、同一階層化手段１８で同一階層化した複数の電源遮断時データ保持回路で使用される、同一のイネーブル信号で電源遮断を制御する電源制御部に変更し、当該電源制御部を共有化する手段である。なお、同一イネーブル信号抽出手段１７、同一階層化手段１８及び電源制御部共有化手段１９以外の構成は、図１と同様であるので説明を省略する。   The power control unit sharing unit 19 uses the same enable signal used in a plurality of power-off data holding circuits in which the power control unit generated by the power control unit generation unit 14 is hierarchized by the same hierarchization unit 18. Is a means for changing to a power control unit that controls power shut-off and sharing the power control unit. The configuration other than the same enable signal extraction unit 17, the same hierarchization unit 18, and the power supply control unit sharing unit 19 is the same as that shown in FIG.

イネーブル信号検出手段１１、回路置き換え手段１２、電源境界セル挿入手段１３、電源制御部生成手段１４、電源接続手段１５、同一イネーブル信号抽出手段１７、同一階層化手段１８及び電源制御部共有化手段１９は、この発明の趣旨に従う半導体集積回路設計支援用プログラムをコンピュータに読み込ませ、そのＣＰＵに実行させることにより、ハードウエアとソフトウエアが協働した具体的な手段として、当該コンピュータ上で実現することができる。   Enable signal detection means 11, circuit replacement means 12, power supply boundary cell insertion means 13, power supply control section generation means 14, power supply connection means 15, same enable signal extraction means 17, same hierarchization means 18, and power supply control section sharing means 19 Is realized on the computer as a specific means in which hardware and software cooperate by causing a computer to read a program for supporting semiconductor integrated circuit design according to the spirit of the present invention and causing the computer to execute the program. Can do.

次に動作について説明する。
図８は、実施の形態３の半導体集積回路設計支援システムによる動作の流れを示すフローチャートであり、図９は、実施の形態３によるネットリストの変換処理の概要を示す図である。なお、以降の説明では、システムの構成については図７を参照し、処理の流れ及びその概要は図８及び図９を参照することとする。
なお、図８において、ステップＳＴ１からステップＳＴ５まで、ステップＳＴ６、ステップＳＴ７からステップＳＴ８までの処理は、上記実施の形態１で図２を用いて説明した処理と同様であるので説明を省略する。 Next, the operation will be described.
FIG. 8 is a flowchart showing an operation flow by the semiconductor integrated circuit design support system according to the third embodiment, and FIG. 9 is a diagram showing an outline of netlist conversion processing according to the third embodiment. In the following description, refer to FIG. 7 for the configuration of the system, and refer to FIGS. 8 and 9 for the flow of processing and the outline thereof.
In FIG. 8, the processing from step ST1 to step ST5, step ST6, and step ST7 to step ST8 is the same as the processing described with reference to FIG.

同一階層化手段１８は、電源境界セル挿入手段１３によって電源遮断時データ保持回路の全ての入力ポートに関して電源境界セルが挿入されると、ステップＳＴ２で検出されたイネーブル信号の中から同一イネーブル信号抽出手段１７が抽出した同一のイネーブル信号でデータ保持が制御される複数の回路を、ステップＳＴ３において回路置き換え手段１２が電源遮断時データ保持回路にそれぞれ置換した結果に対し、これら電源遮断時データ保持回路が１つの階層となるようにネットリストを変更する（ステップＳＴ５−１）。   The same layering means 18 extracts the same enable signal from the enable signals detected in step ST2 when the power supply boundary cell insertion means 13 inserts the power supply boundary cells for all the input ports of the data holding circuit at the time of power interruption. In response to the result of the circuit replacement unit 12 replacing the plurality of circuits whose data holding is controlled by the same enable signal extracted by the unit 17 with the data holding circuit at the time of power-off in step ST3, these data holding circuits at the time of power-off The netlist is changed so that becomes one layer (step ST5-1).

図９の例では、図９（ａ）に示すように、２つのＦＦ１及びＦＦ２が、同一のイネーブル信号ｅｎａｂｌｅでデータ保持が制御されており、ＦＦ１及びＦＦ２が、回路置き換え手段１２によって、ＳＲＰＧ−ＦＦ１及びＳＲＰＧ−ＦＦ２にそれぞれ置換される。同一階層化手段１８では、ＳＲＰＧ−ＦＦ１及びＳＲＰＧ−ＦＦ２について、同一のイネーブル信号で電源遮断が制御される電源制御部を共有するようにネットリストを変更する。
例えば、同一のイネーブル信号ｅｎａｂｌｅで電源制御部から電源供給されるように、ＳＲＰＧ−ＦＦ１及びＳＲＰＧ−ＦＦ２の互いの通常電源ポートＮＯＲを並列接続するとともに、互いのサブ電源ポートＳＵＢを並列接続する。 In the example of FIG. 9, as shown in FIG. 9A, the data holding of two FF1 and FF2 is controlled by the same enable signal enable, and the FF1 and FF2 are SRPG− They are replaced with FF1 and SRPG-FF2, respectively. The same hierarchizing means 18 changes the netlist so that the SRPG-FF1 and SRPG-FF2 share the power control unit whose power cutoff is controlled by the same enable signal.
For example, the normal power ports NOR of SRPG-FF1 and SRPG-FF2 are connected in parallel and the sub power supply ports SUB are connected in parallel so that power is supplied from the power supply control unit with the same enable signal enable.

一方、電源制御部共有化手段１９は、ステップＳＴ６で電源制御部生成手段１４により生成された電源制御部を、同一階層化手段１８で同一階層にした複数の電源遮断時データ保持回路で使用する同一のイネーブル信号に応じて電源遮断が制御される電源制御部に変更する。図９（ｂ）では、同一イネーブル信号抽出手段１７で抽出された同一のイネーブル信号ｅｎａｂｌｅ（ＦＦ１及びＦＦ２のデータ保持を制御するイネーブル信号ｅｎａｂｌｅ）を入力することにより、これに応じて電源ＶＤＤからの電源供給と接地電位点ＧＮＤとの間で接続元を切り替えるセレクタを備えた電源制御部が生成される。   On the other hand, the power supply control unit sharing unit 19 uses the power supply control unit generated by the power supply control unit generation unit 14 in step ST6 in a plurality of power shut-off data holding circuits made the same level by the same leveling unit 18. In accordance with the same enable signal, the power supply control unit is controlled so that the power supply is cut off. In FIG. 9B, by inputting the same enable signal enable (the enable signal enable for controlling the data holding of the FF1 and FF2) extracted by the same enable signal extracting means 17, the power supply from the power supply VDD is correspondingly inputted. A power control unit including a selector that switches a connection source between the power supply and the ground potential point GND is generated.

電源接続手段１５は、電源制御部共有化手段１９で共有化すべき電源制御部が生成されると、当該電源制御部と、同一イネーブル信号抽出手段１７で抽出されたイネーブル信号の信号経路とを接続する（ステップＳＴ７）。図９（ｂ）の例では、電源制御部中のセレクタの制御信号入力にイネーブル信号ｅｎａｂｌｅの信号経路が接続される。   When the power control unit to be shared by the power control unit sharing unit 19 is generated, the power connection unit 15 connects the power control unit and the signal path of the enable signal extracted by the same enable signal extraction unit 17. (Step ST7). In the example of FIG. 9B, the signal path of the enable signal enable is connected to the control signal input of the selector in the power supply control unit.

次に、電源接続手段１５は、ステップＳＴ５までの処理で全ての入力ポートに電源境界セルが挿入され、ステップＳＴ５−１で同一階層化された複数の電源遮断時データ保持回路と、ステップＳＴ７の処理を施した電源制御部とを接続する（ステップＳＴ８）。
図９（ｂ）の例では、ＳＲＰＧ−ＦＦ１及びＳＲＰＧ−ＦＦ２の通常電源ポートＮＯＲに上記電源制御部のセレクタの出力が接続され、電源ＶＤＤを入力するセレクタの入力経路が、ＳＲＰＧ−ＦＦ１及びＳＲＰＧ−ＦＦ２の電源遮断時用のサブ電源ポートＳＵＢ及び各電源境界セルにそれぞれ接続される。
これにより、ＳＲＰＧ−ＦＦ１及びＳＲＰＧ−ＦＦ２からなる回路単位が新たな電源遮断時データ保持回路となり、当該電源遮断時データ保持回路では、同一のイネーブル信号ｅｎａｂｌｅに応じて、電源ＶＤＤからＳＲＰＧ−ＦＦ１及びＳＲＰＧ−ＦＦ２への電源が遮断されると、サブ電源ポートＳＵＢから供給される電源ＶＤＤによってＳＲＰＧ−ＦＦ１及びＳＲＰＧ−ＦＦ２のデータ保持が維持される。 Next, the power connection means 15 includes a plurality of power shut-off data holding circuits in which power boundary cells are inserted into all input ports in the process up to step ST5, and the same hierarchy in step ST5-1. The power supply controller that has been processed is connected (step ST8).
In the example of FIG. 9B, the selector output of the power supply control unit is connected to the normal power supply port NOR of SRPG-FF1 and SRPG-FF2, and the input path of the selector for inputting the power supply VDD is SRPG-FF1 and SRPG. -Connected to the sub power supply port SUB and the power supply boundary cells for power supply cutoff of FF2.
As a result, the circuit unit composed of SRPG-FF1 and SRPG-FF2 becomes a new power-off data holding circuit, and in the power-off data holding circuit, the SRPG-FF1 and SRPG-FF1 from the power supply VDD according to the same enable signal enable. When the power supply to the SRPG-FF2 is cut off, the data holding of the SRPG-FF1 and SRPG-FF2 is maintained by the power supply VDD supplied from the sub power supply port SUB.

なお、上記説明では言及していないが、階層化する際、図９に示すクロック信号ｃｌｏｃｋのように同じ信号がある場合は、階層内で１つの入力経路を伝搬する信号にまとめることによって、当該入力経路上に挿入する電源境界セルを削減することができる。   Although not mentioned in the above description, when there is the same signal as the clock signal clock shown in FIG. 9 when hierarchizing, the signal is propagated through one input path in the hierarchy, Power supply boundary cells inserted on the input path can be reduced.

以上のように、この実施の形態３によれば、イネーブル信号検出手段１１で検出された複数のイネーブル信号の中から同一の信号を抽出する同一イネーブル信号抽出手段１７、同一イネーブル信号抽出手段１７で抽出された同一のイネーブル信号でデータ保持が制御される複数の回路を電源遮断時データ保持回路にそれぞれ置換した結果に対して、これら電源遮断時データ保持回路が１つの階層となるようにネットリストを変更する同一階層化手段１８、及び、電源制御部生成手段１４で生成した電源制御部を、同一階層化手段１８で同一階層にした複数の電源遮断時データ保持回路で使用される同一のイネーブル信号を使用する電源制御部に変更し、当該電源制御部を共有化する電源制御部共有化手段１９を備える。これらの構成を備えることにより、同一イネーブル信号を用いた電源遮断時データ保持回路の同一階層化と電源制御部の共有化が可能となり、電源制御部や共通信号の電源境界セルを削減できるとともに、電源遮断される電源遮断時データ保持回路を大きな単位にしたことでレイアウト効率も向上する。   As described above, according to the third embodiment, the same enable signal extraction unit 17 and the same enable signal extraction unit 17 extract the same signal from the plurality of enable signals detected by the enable signal detection unit 11. The netlist is such that the data holding circuit at the time of power-off is one layer for the result of replacing the plurality of circuits whose data holding is controlled by the same extracted enable signal with the data holding circuit at the time of power-off. The same enable used in a plurality of power shut-off data holding circuits in which the same hierarchizing means 18 for changing the power supply and the power control unit generated by the power control unit generating means 14 are made the same hierarchy by the same hierarchizing means 18 A power control unit sharing means 19 is provided for changing to a power control unit that uses a signal and sharing the power control unit. By providing these configurations, it is possible to share the same hierarchy of the power retention data holding circuit using the same enable signal and to share the power control unit, and to reduce the power supply control unit and the power boundary cell of the common signal, The layout efficiency is also improved by making the data holding circuit at power-off when the power is cut off into a large unit.

実施の形態４．
この実施の形態４では、イネーブル信号の長さを抽出する手段を設け、抽出された信号の長さに応じて電源遮断を実施するか否かを選択可能とした構成について述べる。 Embodiment 4 FIG.
In the fourth embodiment, a configuration will be described in which means for extracting the length of the enable signal is provided, and whether or not the power supply is cut off can be selected according to the length of the extracted signal.

図１０は、この発明の実施の形態４による半導体集積回路設計支援システムの構成を示すブロック図である。図１０において、実施の形態４による半導体集積回路設計支援システム１Ｃは、イネーブル信号検出手段１１、イネーブル信号長抽出手段２０、電源遮断化実施選択手段（実施選択手段）２１及び電源遮断化処理手段２２を備える。   FIG. 10 is a block diagram showing a configuration of a semiconductor integrated circuit design support system according to Embodiment 4 of the present invention. In FIG. 10, a semiconductor integrated circuit design support system 1C according to the fourth embodiment includes an enable signal detecting means 11, an enable signal length extracting means 20, a power shutoff execution selecting means (execution selecting means) 21, and a power shutoff processing means 22. Is provided.

イネーブル信号長抽出手段２０は、イネーブル信号検出手段１１で検出されたイネーブル信号の長さ（例えば、アサート期間）を抽出する手段である。電源遮断化実施選択手段２１は、イネーブル信号長抽出手段２０で抽出された信号の長さに応じて、電源遮断化処理手段２２による電源遮断時を考慮したネットリストの変更処理の実施可否を選択する手段である。   The enable signal length extracting unit 20 is a unit that extracts the length (for example, assert period) of the enable signal detected by the enable signal detecting unit 11. The power cut-off execution selection means 21 selects whether or not to execute the netlist change process in consideration of the power cut-off time by the power cut-off processing means 22 according to the length of the signal extracted by the enable signal length extraction means 20. It is means to do.

電源遮断化処理手段２２は、回路置き換え手段１２、電源境界セル挿入手段１３、電源制御部生成手段１４及び電源接続手段１５を備え、電源遮断化処理を実施する選択がなされると、電源遮断化実施選択手段２１を介してイネーブル信号検出手段１１で検出されたイネーブル信号を入力し、記憶部２から読み出したネットリストに対して上記実施の形態１と同様な手順で処理を施して電源遮断可能なネットリストを生成し記憶部３に出力する手段である。なお、図１０において、図１と同一若しくはこれに相当する構成要素には、同一符号を付し説明を省略する。   The power cut-off processing means 22 includes a circuit replacement means 12, a power boundary cell insertion means 13, a power control unit generation means 14 and a power connection means 15, and when the power cut-off process is selected, the power cut-off processing is performed. The enable signal detected by the enable signal detecting means 11 is input via the execution selecting means 21 and the net list read from the storage unit 2 can be processed in the same procedure as in the first embodiment to cut off the power. This is means for generating a simple netlist and outputting it to the storage unit 3. In FIG. 10, the same or corresponding components as those in FIG.

イネーブル信号検出手段１１、イネーブル信号長抽出手段２０、電源遮断化実施選択手段２１及び電源遮断化処理手段２２は、この発明の趣旨に従う半導体集積回路設計支援用プログラムをコンピュータに読み込ませ、そのＣＰＵに実行させることにより、ハードウエアとソフトウエアが協働した具体的な手段として、当該コンピュータ上で実現することができる。   The enable signal detection means 11, the enable signal length extraction means 20, the power cut-off execution selection means 21 and the power cut-off processing means 22 cause the CPU to read a program for supporting semiconductor integrated circuit design according to the gist of the present invention. By executing it, it can be realized on the computer as a specific means in which hardware and software cooperate.

次に動作ついて説明する。
図１１は、実施の形態４の半導体集積回路設計支援システムによる動作の流れを示すフローチャートである。以降の説明では、システムの構成については図１０を参照し、処理の流れは図１１を参照することとする。
なお、図１１において、ステップＳＴ１からステップＳＴ２まで、ステップＳＴ３からステップＳＴ８までの処理は、上記実施の形態１で図２を用いて説明した処理と同様であるので説明を省略する。 Next, the operation will be described.
FIG. 11 is a flowchart showing an operation flow by the semiconductor integrated circuit design support system of the fourth embodiment. In the following description, refer to FIG. 10 for the system configuration, and refer to FIG. 11 for the flow of processing.
In FIG. 11, the processing from step ST1 to step ST2 and from step ST3 to step ST8 is the same as the processing described with reference to FIG.

イネーブル信号長抽出手段２０は、ステップＳＴ２においてイネーブル信号検出手段１１が記憶部２から入力したネットリストからデータ保持を制御するイネーブル信号を検出すると、当該検出されたイネーブル信号の長さを抽出する（ステップＳＴ２−１）。ここでは、イネーブル信号の長さとして、当該イネーブル信号がアサートされる最短の長さを抽出する。なお、この抽出方法としては、例えば、検証ツールを用い、設計者が想定する全てのテストパタンを入力してシミュレーションを実行することで、当該イネーブル信号を観測し、最も短かったアサート期間を抽出する。   When the enable signal length extracting unit 20 detects an enable signal for controlling data retention from the net list input from the storage unit 2 by the enable signal detecting unit 11 in step ST2, the enable signal length extracting unit 20 extracts the length of the detected enable signal ( Step ST2-1). Here, the shortest length for which the enable signal is asserted is extracted as the length of the enable signal. As this extraction method, for example, by using a verification tool and inputting all test patterns assumed by the designer and executing simulation, the enable signal is observed and the shortest assertion period is extracted. .

電源遮断化実施選択手段２１は、イネーブル信号長抽出手段２０で抽出されたイネーブル信号の長さを入力し、当該信号の長さ（アサート期間）と、設計者が予め指定していた任意の期間とを比較することにより、この比較結果に応じて電源遮断化処理手段２２に電源遮断化処理を実施させるべきか否かを選択する（ステップＳＴ２−２）。ここでは、予め指定された任意の期間よりも抽出された信号のアサート期間が長い場合（ステップＳＴ２−２；ＹＥＳ）、電源遮断化実施選択手段２１は、電源遮断化処理を実施すべきと判断し、ステップＳＴ３及びステップＳＴ６の処理へ移行し、電源遮断化処理手段２２に指示して、上記実施の形態１と同様の手順で電源遮断可能なネットリストへの変換（電源遮断化）を実施させる。   The power cut-off execution selecting means 21 inputs the length of the enable signal extracted by the enable signal length extracting means 20, and the length of the signal (assertion period) and an arbitrary period designated in advance by the designer Is selected as to whether or not the power shutdown processing means 22 should perform the power shutdown processing according to the comparison result (step ST2-2). Here, when the assertion period of the extracted signal is longer than an arbitrary period specified in advance (step ST2-2; YES), the power shutdown execution selection means 21 determines that the power shutdown process should be performed. Then, the process proceeds to the processing of step ST3 and step ST6, instructing the power shutdown processing means 22 to perform conversion to a net list capable of power shutdown (power shutdown) in the same procedure as in the first embodiment. Let

一方、予め指定された任意の期間よりも抽出された信号のアサート期間が短い（未満）場合（ステップＳＴ２−２；ＮＯ）、電源遮断化実施選択手段２１は、電源遮断化処理を実施すべきでないと判断し、電源遮断可能なネットリストへの変換実施を中止する。
なお、設計者が指定する上記任意の期間とは、例えば、設計対象の半導体集積回路の電源オフ／オン必要時間であったり、電力削減に効果の少ないと想定される期間である。 On the other hand, when the assertion period of the extracted signal is shorter (less than) an arbitrary period specified in advance (step ST2-2; NO), the power shutdown execution selection means 21 should perform the power shutdown process. If not, the conversion to a netlist that can be turned off is stopped.
The arbitrary period specified by the designer is, for example, a time required for power off / on of the semiconductor integrated circuit to be designed, or a period assumed to have little effect on power reduction.

以上のように、この実施の形態４によれば、イネーブル信号検出手段１１で検出されたイネーブル信号の長さ（例えば、アサート期間）を抽出するイネーブル信号長抽出手段２０、イネーブル信号長抽出手段２０で抽出された信号の長さに応じて、電源遮断可能なネットリストの変更処理の実施可否を選択する電源遮断化実施選択手段２１、及び、電源遮断化処理による選択結果に応じて電源遮断可能なネットリストへの変更処理を実行する電源遮断化処理手段２２を備える。
この構成を有することにより、例えば、設計対象の半導体集積回路の電源オフ／オンに必要な時間を閾値として、抽出されたイネーブル信号のアサート期間と当該閾値とを比較することにより、上記電源オフ／オンに必要な時間よりも短いアサート期間のイネーブル信号を用いた回路を変換することがなくなる。また、電力削減に効果の少ない回路変更が不用意に実施されることを防止することができる。 As described above, according to the fourth embodiment, the enable signal length extracting unit 20 that extracts the length (for example, the assert period) of the enable signal detected by the enable signal detecting unit 11 and the enable signal length extracting unit 20. In accordance with the length of the signal extracted in step 1, the power cut-off execution selection means 21 for selecting whether or not to execute the change process of the net list that can be turned off, and the power cut-off according to the selection result by the power cut-off process A power shutdown processing means 22 is provided for executing a change process to a netlist.
With this configuration, for example, the time required for power off / on of the semiconductor integrated circuit to be designed is set as a threshold value, and the assertion period of the extracted enable signal is compared with the threshold value. A circuit using an enable signal having an assertion period shorter than the time required for turning on is not converted. In addition, it is possible to prevent a circuit change that is less effective for power reduction from being inadvertently performed.

１，１Ａ，１Ｂ，１Ｃ 半導体集積回路設計支援システム、２ ネットリストの記憶部、３ 電源遮断可能なネットリストの記憶部、１１ イネーブル信号検出手段、１２ 回路置き換え手段、１３ 電源境界セル挿入手段、１４ 電源制御部生成手段、１５ 電源接続手段、１６ 影響確認手段、１７ 同一イネーブル信号抽出手段、１８ 同一階層化手段、１９ 電源制御部共有化手段、２０ イネーブル信号長抽出手段、２１ 電源遮断化実施選択手段（実施選択手段）、２２ 電源遮断化処理手段。   1, 1A, 1B, 1C Semiconductor integrated circuit design support system, 2 Netlist storage unit, 3 Power supply cutoff netlist storage unit, 11 Enable signal detection unit, 12 Circuit replacement unit, 13 Power supply boundary cell insertion unit, 14 power supply control unit generation means, 15 power supply connection means, 16 influence confirmation means, 17 same enable signal extraction means, 18 same hierarchization means, 19 power supply control section sharing means, 20 enable signal length extraction means, 21 power supply cutoff execution Selection means (execution selection means), 22 Power supply shut-off processing means.

Claims (5)

設計対象の半導体集積回路の回路構成要素の相互関係を示すネットリスト、若しくは、前記半導体集積回路の回路仕様を記述したレジスタ転送レベルを基に、データ保持を制御するイネーブル信号をセル単位で検出するイネーブル信号検出手段と、
前記イネーブル信号検出手段が検出したイネーブル信号によりデータ保持が制御されるセルを、電源遮断しても前記データの保持が可能な電源遮断時データ保持回路に置き換える回路置き換え手段と、
前記電源遮断時データ保持回路の全ての入力に対して異電源間の双方向の変換が可能な電源境界セルを挿入する電源境界セル挿入手段と、
前記イネーブル信号検出手段で検出したイネーブル信号により電源遮断が制御される電源制御部を生成する電源制御部生成手段と、
前記イネーブル信号検出手段で検出されたイネーブル信号、前記電源境界セルが入力に挿入された電源遮断時データ保持回路、及び、前記電源制御部生成手段で生成された電源制御部をそれぞれ接続することにより、電源遮断時のデータ保持を考慮した回路構成要素の相互関係を示すネットリストを生成する電源接続手段とを備えた半導体集積回路設計支援システム。 An enable signal for controlling data retention is detected on a cell-by-cell basis based on a net list indicating the interrelation between circuit components of a semiconductor integrated circuit to be designed or a register transfer level describing the circuit specifications of the semiconductor integrated circuit. An enable signal detecting means;
Circuit replacement means for replacing a cell whose data retention is controlled by the enable signal detected by the enable signal detection means with a power-off data holding circuit capable of holding the data even when the power is shut off;
A power supply boundary cell inserting means for inserting a power supply boundary cell capable of bidirectional conversion between different power supplies for all inputs of the data holding circuit when the power is shut off;
A power supply control unit generating unit that generates a power supply control unit that is controlled to be turned off by an enable signal detected by the enable signal detection unit;
By connecting the enable signal detected by the enable signal detection means, the power shut-off data holding circuit in which the power supply boundary cell is inserted in the input, and the power supply control section generated by the power supply control section generation section, respectively. A semiconductor integrated circuit design support system comprising: a power supply connecting means for generating a netlist indicating a mutual relationship between circuit components in consideration of data retention at the time of power shutoff. 電源遮断時データ保持回路の入力から逐次接続するセルを順に遡って前段セルの入力のみに出力が接続するセルを、前記前段セルのみに影響を与えるセルとして探索してゆき、前段セルの入力以外に出力が接続するセルが検出されると、当該セルを前記前段セル以外にも影響を与えるセルと判定する影響確認手段を備え、
電源境界セル挿入手段は、前記影響確認手段で前段セル以外にも影響を与えると判定されたセルの出力と前記前段セルの入力との間に電源境界セルを挿入し、
電源接続手段は、回路置き換え手段が置き換えた前記電源遮断時データ保持回路から前記入力に電源境界セルが挿入されたセルまでを新たな電源遮断時データ保持回路として、電源遮断時のデータ保持を考慮した回路構成要素の相互関係を示すネットリストを生成することを特徴とする請求項１記載の半導体集積回路設計支援システム。 When cells are sequentially connected from the input of the data holding circuit when the power is shut down, the cells whose outputs are connected only to the input of the preceding cell are searched in order, and the cells other than the input of the preceding cell are searched. When a cell to which an output is connected to is detected, an influence confirmation unit that determines the cell as an influence cell other than the preceding cell is provided,
The power boundary cell inserting means inserts a power boundary cell between the output of the cell determined to affect other than the preceding cell by the influence confirmation means and the input of the preceding cell,
The power connection means considers data retention at the time of power shut-off, with the new power shut-off data retention circuit from the power shut-off data retention circuit replaced by the circuit replacement means to the cell where the power boundary cell is inserted at the input. 2. The semiconductor integrated circuit design support system according to claim 1, wherein a net list indicating the interrelationship between the circuit components is generated. イネーブル信号検出手段で検出されたイネーブル信号の中から同一のイネーブル信号を抽出する同一イネーブル信号抽出手段と、
前記同一イネーブル信号抽出手段で抽出された同一イネーブル信号でデータ保持が制御される複数のセルを、回路置き換え手段で電源遮断時データ保持回路にそれぞれ置き換えた結果を入力し、これら電源遮断時データ保持回路を電源を共有する接続関係に変更して１つの階層にまとめる同一階層化手段と、
前記同一イネーブル信号抽出手段で抽出された同一イネーブル信号で前記電源の遮断を制御する電源制御部を生成する電源制御部共有化手段とを備え、
電源接続手段は、前記同一階層化手段により前記電源を共有する接続関係に変更された複数の電源遮断時データ保持回路を新たな電源遮断時データ保持回路として、前記同一イネーブル信号抽出手段で抽出されたイネーブル信号及び前記電源制御部共有化手段で生成された電源制御部を接続することにより、電源遮断時のデータ保持を考慮した回路構成要素の相互関係を示すネットリストを生成することを特徴とする請求項１記載の半導体集積回路設計支援システム。 The same enable signal extracting means for extracting the same enable signal from the enable signals detected by the enable signal detecting means;
The result of replacing a plurality of cells whose data holding is controlled by the same enable signal extracted by the same enable signal extracting means with the data holding circuit at the time of power-off by the circuit replacement means is input, and the data holding at the time of power-off is held. The same hierarchization means for changing the circuit to a connection relationship sharing a power source and combining them into one hierarchy;
Power supply control unit sharing means for generating a power supply control unit for controlling the shutoff of the power supply with the same enable signal extracted by the same enable signal extraction means,
The power connection means is extracted by the same enable signal extraction means with a plurality of power shut-off data holding circuits changed to a connection relationship sharing the power by the same hierarchizing means as new power shut-off data holding circuits. Generating a netlist indicating the interrelationships of circuit components in consideration of data retention at the time of power shutoff by connecting the enable signal and the power control unit generated by the power control unit sharing means The semiconductor integrated circuit design support system according to claim 1. イネーブル信号検出手段で検出されたイネーブル信号の長さを抽出するイネーブル信号長抽出手段と、
前記イネーブル信号長抽出手段で抽出したイネーブル信号の長さと所定の閾値との比較結果に応じて実施可否を選択する実施選択手段とを備え、
前記実施選択手段による実施可否の選択結果に応じて、回路置き換え手段、電源境界セル挿入手段、電源制御部生成手段、及び電源接続手段を動作させて、電源遮断時のデータ保持を考慮した回路構成要素の相互関係を示すネットリストを生成することを特徴とする請求項１記載の半導体集積回路設計支援システム。 Enable signal length extracting means for extracting the length of the enable signal detected by the enable signal detecting means;
An implementation selection unit that selects whether or not the enable signal is extracted according to a comparison result between the length of the enable signal extracted by the enable signal length extraction unit and a predetermined threshold;
A circuit configuration that considers data retention when the power is shut down by operating the circuit replacement means, the power supply boundary cell insertion means, the power supply control unit generation means, and the power supply connection means in accordance with the selection result of the implementation selection means. 2. The semiconductor integrated circuit design support system according to claim 1, wherein a net list indicating the interrelation between elements is generated. 請求項１から請求項４のうちのいずれか１項記載の半導体集積回路設計支援システムとしてコンピュータを機能させるためのプログラム。   A program for causing a computer to function as the semiconductor integrated circuit design support system according to any one of claims 1 to 4.
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