JP5140905B2

JP5140905B2 - Semiconductor device test system and test method

Info

Publication number: JP5140905B2
Application number: JP2005025551A
Authority: JP
Inventors: 秀樹古川
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2005-02-01
Filing date: 2005-02-01
Publication date: 2013-02-13
Anticipated expiration: 2025-02-01
Also published as: JP2006214769A

Description

本発明は、半導体装置の試験システム及び試験方法に関する。 The present invention relates to a test system and a test method for a semiconductor device.

LSI等の半導体装置は、量産ラインにおいて製造された後、不良の有無を調べるための試験が行われる。クリーンルーム内には、その試験を行うためのICテスタが設けられており、1台のICテスタで複数の半導体装置に対して一斉に試験が開始される。ICテスタは、それ一つで複数の試験項目を自動的に実施するが、中には不良となる半導体装置が殆ど発生しない試験項目や、多数の半導体装置が不良となる試験項目もある。そこで、このような試験では、ICテスタ用の試験プログラムを書き換えることにより、以下のように試験時間の短縮を図るようにしている。 A semiconductor device such as an LSI is manufactured on a mass production line, and then a test for checking for defects is performed. An IC tester is provided in the clean room to perform the test, and the test is started for a plurality of semiconductor devices simultaneously with one IC tester. An IC tester automatically performs a plurality of test items by itself, but there are some test items in which few defective semiconductor devices are generated and some test items in which many semiconductor devices are defective. Therefore, in such a test, the test time for the IC tester is rewritten to shorten the test time as follows.

図１は、上記の試験プログラムを書き換えるために従来行われている処理のフローチャートである。また、図２は、この処理を説明するための模式図である。 FIG. 1 is a flowchart of processing conventionally performed to rewrite the above test program. FIG. 2 is a schematic diagram for explaining this process.

従来の方法では、まず、量産ラインから運ばれてきた複数の半導体装置の中から任意にサンプルを抽出する。以下の例では、１０個のサンプルＳ０１〜Ｓ１０を抽出するものとする。そして、一つのサンプルに対し、Ａ〜Ｇの７個の試験項目がこの順に実施されるものとする。図３は、これら試験項目Ａ〜Ｇのそれぞれに必要な試験時間の一例を示す表である。 In the conventional method, first, a sample is arbitrarily extracted from a plurality of semiconductor devices carried from a mass production line. In the following example, 10 samples S01 to S10 are extracted. Then, seven test items A to G are performed in this order for one sample. FIG. 3 is a table showing an example of the test time required for each of these test items A to G.

図１の最初のステップＰ１では、１０個のサンプルＳ０１〜Ｓ１０をICテスタにセットし、各サンプルの試験を一斉に開始する。ICテスタでは、ある半導体装置のある試験項目において最初の不良（ファーストフェイル）が発生したら、不良が発生した半導体装置については、その項目以降の試験項目を実施しない。この例では、図２のＰ２の第１行目（サンプル番号Ｓ０１）に示すように、試験項目Ａ〜ＥにおいてサンプルＳ０１の不良が発生せず、試験項目Ｆで不良が発生したとする。この場合、サンプルＳ０１に対して試験項目Ｇを行わない。 In the first step P1 of FIG. 1, ten samples S01 to S10 are set in the IC tester, and the test of each sample is started simultaneously. In the IC tester, when a first failure (first failure) occurs in a test item of a certain semiconductor device, the test items subsequent to that item are not performed for the semiconductor device in which the failure has occurred. In this example, it is assumed that the failure of the sample S01 does not occur in the test items A to E and the failure occurs in the test item F as shown in the first row (sample number S01) of P2 in FIG. In this case, the test item G is not performed on the sample S01.

次に、ステップＰ２に移行し、図２のＰ２に示されるような試験結果を記録する。なお、図２では、試験によって良となった項目を○で示し、不良となった項目を×で示している。また、記号「−」は、ファーストフェイルより後の項目であるため試験を行わなかったことを示す。 Next, the process proceeds to step P2, and the test result as shown in P2 of FIG. 2 is recorded. In FIG. 2, items that are good by the test are indicated by ◯, and items that are defective are indicated by ×. The symbol “-” indicates that the test was not performed because it is an item after the first failure.

続いて、ステップＰ３に移行し、全てのサンプルＳ０１〜Ｓ１０の試験が終了したか否かを判断する。そして、規定した数量の半導体装置の試験が終了していない場合には、規定した全ての半導体装置の試験が終了するまでステップＰ１から繰り返す。一方、終了している場合は、ステップＰ４に移行する。 Then, it transfers to step P3 and it is judged whether the test of all the samples S01-S10 was complete | finished. If the test for the specified number of semiconductor devices has not been completed, the test is repeated from step P1 until the tests for all the specified semiconductor devices are completed. On the other hand, if it is finished, the process proceeds to step P4.

そのステップＰ４では、図２のＰ４に示すように、サンプルＳ０１〜Ｓ１０のいずれかにおいて不良の発生した試験項目に試験実施フラグを立てる。この例では、試験項目Ａを除いた全ての項目にフラグを立て、試験項目Ａのみフラグを立てない。 In step P4, as shown in P4 of FIG. 2, a test execution flag is set for a test item in which a defect has occurred in any of the samples S01 to S10. In this example, flags are set for all items except the test item A, and only the test item A is not flagged.

続いて、ステップＰ５に以降し、上記でフラグが立てられた試験項目Ｂ〜Ｇのみを実施するように、ICテスタの試験プログラムを変更する。 Subsequently, after Step P5, the test program of the IC tester is changed so that only the test items B to G for which the flag has been set is executed.

これ以降は、量産ラインで製造された全ての半導体装置に対し、このようにして変更されたプログラムに基づいて、試験項目Ｂ〜Ｇのみが実施されることになる。 Thereafter, only the test items B to G are performed on all the semiconductor devices manufactured on the mass production line based on the program thus changed.

上記のように、この従来例では、いつも良となる試験項目を省くように試験プログラムを変更することで試験時間を短縮するようにしているが、これと類似の技術が特許文献１に開示されている。 As described above, in this conventional example, the test time is shortened by changing the test program so as to omit the test items that are always good, but a similar technique is disclosed in Patent Document 1. ing.

また、特許文献２、３には、不良率の高い試験項目から優先的に試験を実施し、不良の発生した項目（ファーストフェイル）以降の試験項目については試験を実施しない（フェイルストップ）ことにより、試験時間を短縮することが開示されている。
特開昭５９−２１１８７４号公報特開平１１−２４３１２５号公報特開２００３−２２７８６２号公報 In Patent Documents 2 and 3, a test is performed preferentially from a test item having a high defect rate, and a test item after a defect (first fail) is not performed (fail stop). It is disclosed to reduce the test time.
JP 59-2111874 A Japanese Patent Laid-Open No. 11-243125 JP 2003-227862 A

ところで、図２で説明した従来例では、試験項目Ａ〜Ｇのうち、不良となるサンプルが一つも存在しない試験項目Ａのみ排除され、それ以外の試験項目Ｂ〜Ｇに対しては試験実施フラグが立つ。従って、各試験項目の試験時間が図３で示される値の場合、試験プログラムを変更した結果、一つのICテスタで一つの半導体装置を試験するのに要する時間は１００秒（＝Ｂ+Ｃ+Ｄ+Ｅ+Ｆ+Ｇ）となる。この値は、全ての試験項目を実施するのに要する時間（１１０秒）と大差が無く、上記の方法では試験時間の短縮が望めないことが理解される。 By the way, in the conventional example explained in FIG. 2, only the test item A in which no defective sample exists among the test items A to G is excluded, and the test execution flag is set for the other test items B to G. Stands. Therefore, when the test time of each test item is the value shown in FIG. 3, as a result of changing the test program, the time required to test one semiconductor device with one IC tester is 100 seconds (= B + C + D + E + F + G). This value is not much different from the time (110 seconds) required to carry out all the test items, and it is understood that the test time cannot be shortened by the above method.

一方、特許文献２、３の方法は、ファーストフェイルより後の試験項目を実施しないというものであるが、量産ラインにおける試験では複数の半導体装置の試験が１台のICテスタにおいて同時に開始されるので、ファーストフェイルが試験開始後に早期に発生する半導体装置もあれば、後の試験項目で不良となるものもある。このようにファーストフェイルが早期に発生する半導体装置があっても、通常は、全ての半導体装置の試験が終了するまで待機される。従って、全ての半導体装置の試験が終了するのは、最後の半導体装置の試験が終了した時点となるので、特許文献２、３の方法では試験時間の十分な短縮が見込めない。 On the other hand, the methods of Patent Documents 2 and 3 do not carry out the test items after the first fail, but in the test on the mass production line, the test of a plurality of semiconductor devices is started simultaneously by one IC tester. In some semiconductor devices, the first failure occurs early after the start of the test, and in other cases, the test item becomes defective later. Thus, even if there is a semiconductor device in which the first failure occurs at an early stage, it is normally on standby until the testing of all the semiconductor devices is completed. Therefore, since the test of all the semiconductor devices is completed at the time when the test of the last semiconductor device is completed, the methods of Patent Documents 2 and 3 cannot be expected to sufficiently shorten the test time.

本発明の目的は、試験の総時間を確実に短縮することができる半導体装置の試験システムと試験方法とを提供することにある。 An object of the present invention is to provide a test system and a test method for a semiconductor device that can reliably reduce the total test time.

本発明の一観点によれば、半導体装置の試験を行う試験装置と、前記試験装置を制御する制御部とを有し、前記試験装置が、前記制御部の制御下において、複数の試験用半導体装置に対して複数の項目よりなる試験を実施する第１ステップを行うと共に、前記制御部が、前記試験の結果を前記複数の試験用半導体装置毎に保存する第２ステップと、前記試験の結果に基づいて、前記複数の項目のそれぞれの不良率を求める第３ステップと、前記複数の項目のうち、前記不良率が最も高い項目を試験実施候補項目として抽出し、該不良率が最も高い項目で不良となった前記試験用半導体装置の結果を前記試験の結果から削除する第４ステップと、前記削除の後、前記試験用半導体装置の全ての結果が削除されたか否かを判断し、削除されていないと判断された場合、前記第４ステップに戻る第５ステップと、前記第５ステップにおいて、前記試験用半導体装置の全ての結果が削除されたと判断された場合に、製品用半導体装置の試験内容を、前記第４ステップにおいて抽出された試験実施候補項目のみを実施するように変更する第６ステップとを行い、前記第５ステップにおいて前記第４ステップに戻った場合においては、既に行った第４ステップにおいて抽出された前記項目を除く他の項目の中で前記不良率が最も高い項目を前記試験実施候補項目として抽出し、既に行った第４ステップにおいて削除された前記試験用半導体装置を除く他の前記試験用半導体装置の結果を前記試験の結果から削除する半導体装置の試験システムが提供される。 According to one aspect of the present invention, a test apparatus that performs a test of a semiconductor device and a control unit that controls the test apparatus, the test apparatus includes a plurality of test semiconductors under the control of the control unit. A first step of performing a test consisting of a plurality of items on the device is performed, and the control unit stores a result of the test for each of the plurality of test semiconductor devices, and a result of the test based on, a third step of obtaining the respective defect rate of the plurality of items among the plurality of items to extract the highest item defect rate as test execution candidate items, highest scores the defect rate A fourth step of deleting the result of the test semiconductor device that has become defective in the test result, and determining whether or not all the results of the test semiconductor device have been deleted after the deletion. Not If it is determined that all the results of the test semiconductor device have been deleted in the fifth step and the fifth step, the test contents of the product semiconductor device are returned. the fourth had row and a sixth step of changing to only implement the extracted test execution candidate items in step, in the case of returning to the fourth step in the fifth step, the fourth already done Among the other items excluding the item extracted in the step, the item having the highest defect rate is extracted as the test execution candidate item, and the test semiconductor device deleted in the fourth step already performed is excluded. There is provided a semiconductor device test system that deletes the result of the test semiconductor device from the test result .

これによれば、第４ステップにおいて、不良率が最も高い項目を試験実施候補項目として抽出すると共に、その項目で不良となった試験用半導体装置の結果を試験の結果から削除する。そして、全ての試験用半導体装置の結果が削除されるまでこれを繰り返す。本願発明者は、このような方法を採用することにより、ファーストフェイルが存在する項目の全てを試験実施候補項目として抽出する従来例と比較して、総試験時間を確実に短縮できることを見出した。 According to this, in the fourth step, the item having the highest defect rate is extracted as the test execution candidate item, and the result of the test semiconductor device that becomes defective in that item is deleted from the test result. This is repeated until the results of all the test semiconductor devices are deleted. The inventor of the present application has found that the total test time can be surely shortened by adopting such a method as compared with the conventional example in which all items having the first failure are extracted as test execution candidate items.

本発明の別の観点によれば、半導体装置の試験を行う試験装置と、前記試験装置を制御する制御部とを有し、前記試験装置が、前記制御部の制御下において、複数の試験用半導体装置に対して複数の項目よりなる試験を実施する第１ステップを行うと共に、前記制御部が、前記試験の結果を前記複数の半導体装置毎に保存する第２ステップと、前記複数の試験用半導体装置の中で、一つの前記項目のみで不良となった該試験用半導体装置が存在する場合に、前記一つの項目を試験実施候補項目として抽出すると共に、該項目で不良となった試験用半導体装置の結果を前記試験の結果から削除する第３ステップと、前記試験用半導体装置の全ての結果が全て削除されたか否かを判断する第４ステップと、前記第４ステップにおいて、前記試験用半導体装置の全ての結果が削除されていないと判断された場合に、不良が発生している前記項目の全ての組み合わせの中から、前記第３ステップの後に残った全ての前記試験用半導体装置の結果を削除可能な組み合わせを抽出する第５ステップと、前記第５ステップにおいて抽出された前記組み合わせの中から試験時間が最短になる組み合わせを抽出し、該組み合わせを構成する前記項目を試験実施候補項目とする第６ステップと、前記第３ステップ及び前記第６ステップにおける前記試験実施候補項目のみを実施するように、製品用半導体装置の試験内容を変更する第７ステップとを行う半導体装置の試験システムが提供される。 According to another aspect of the present invention, there is provided a test apparatus for testing a semiconductor device and a control unit for controlling the test apparatus, and the test apparatus is used for a plurality of tests under the control of the control unit. A first step of performing a test consisting of a plurality of items on the semiconductor device is performed, and the control unit stores a result of the test for each of the plurality of semiconductor devices, and the plurality of tests. When there is a test semiconductor device that is defective only in one of the above items, the one item is extracted as a test execution candidate item, and the test is defective in that item In the third step of deleting the result of the semiconductor device from the result of the test, the fourth step of determining whether or not all the result of the semiconductor device for testing has been deleted, and the fourth step, When it is determined that all the results of the conductor device have not been deleted, all of the test semiconductor devices remaining after the third step are selected from all combinations of the items in which a defect has occurred. A fifth step for extracting a combination from which results can be deleted, and a combination with the shortest test time extracted from the combinations extracted in the fifth step, and the items constituting the combination as test execution candidate items A semiconductor device test system that performs the sixth step and the seventh step of changing the test content of the product semiconductor device so that only the test candidate items in the third step and the sixth step are executed Is provided.

これによれば、第３ステップにおいて、複数の試験用半導体装置の中で、一つの項目のみで不良となった試験用半導体装置が存在する場合に、その項目を試験実施候補項目として抽出する。このような不良は単独不良と呼ばれる。単独不良のある試験用半導体装置は、ただ一つの項目のみで不良となる。そのため、この項目を試験から省くと、その項目で不良となる製品用半導体装置を出荷する恐れがあるが、本実施形態ではこの項目を試験実施候補項目として抽出するので、不良となる半導体装置が出荷されるのを防ぐことができる。 According to this, in the third step, when there is a test semiconductor device that becomes defective in only one item among the plurality of test semiconductor devices, the item is extracted as a test execution candidate item. Such a defect is called a single defect. A test semiconductor device having a single defect is defective only in one item. Therefore, if this item is omitted from the test, there is a risk of shipping a semiconductor device for a product that becomes defective in that item, but since this item is extracted as a test execution candidate item in this embodiment, a defective semiconductor device is It can be prevented from being shipped.

更に、第６ステップでは、総試験時間が最短になるような試験項目の組み合わせを抽出するので、製品用半導体装置に対する総試験時間を確実に短縮することが可能となる。 Furthermore, in the sixth step, a combination of test items that minimizes the total test time is extracted, so that the total test time for the product semiconductor device can be reliably shortened.

本発明の更に別の観点によれば、複数の試験用半導体装置に対して複数の項目よりなる試験を試験装置が実施する第１ステップと、制御部が、前記試験の結果を前記複数の試験用半導体装置毎に保存する第２ステップと、前記試験の結果に基づいて、前記制御部が、前記複数の項目のそれぞれの不良率を求める第３ステップと、前記制御部が、前記複数の項目のうち、前記不良率が最も高い項目を試験実施候補項目として抽出し、該不良率が最も高い項目で不良となった前記試験用半導体装置の結果を前記試験の結果から削除する第４ステップと、前記制御部が、前記削除の後、前記試験用半導体装置の全ての結果が削除されたか否かを判断し、削除されていないと判断された場合、前記第４ステップに戻る第５ステップと、前記第５ステップにおいて、前記試験用半導体装置の全ての結果が削除されたと判断された場合に、前記制御部が、製品用半導体装置の試験内容を、前記第４ステップにおいて抽出された試験実施候補項目のみを実施するように変更する第６ステップとを有し、前記第５ステップにおいて前記第４ステップに戻った場合においては、前記制御部が、既に行った第４ステップにおいて抽出された前記項目を除く他の項目の中で前記不良率が最も高い項目を前記試験実施候補項目として抽出し、既に行った第４ステップにおいて削除された前記試験用半導体装置を除く他の前記試験用半導体装置の結果を前記試験の結果から削除する半導体装置の試験方法が提供される。 According to yet another aspect of the present invention, a first step of the test apparatus tests including a plurality of items for a plurality of test semiconductor device is performed, the control unit, the results of the test of the plurality test A second step of saving for each semiconductor device, a third step in which the control unit obtains a defect rate of each of the plurality of items based on a result of the test, and the control unit includes the plurality of items. of a fourth step of deleting the results of the defect rate to extract the highest scores as test execution candidate items, the defect rate becomes defective with the highest scores the test semiconductor device from the results of the test The control unit determines whether or not all the results of the test semiconductor device have been deleted after the deletion, and if it is determined that they have not been deleted, returns to the fourth step; , The fifth step When the control unit determines that all the results of the test semiconductor device have been deleted, the control unit performs the test contents of the product semiconductor device only on the test execution candidate items extracted in the fourth step. and a sixth step of changing to the in case of returning to the fourth step in the fifth step, the control section, the other except the extracted the item in the already fourth step of performing Among the items, the item having the highest defect rate is extracted as the test candidate item, and the results of the other test semiconductor devices excluding the test semiconductor device deleted in the fourth step that has already been performed are used as the test. There is provided a method for testing a semiconductor device that is deleted from the results of the above.

本発明の他の観点によれば、複数の試験用半導体装置に対して複数の項目よりなる試験を試験装置が実施する第１ステップと、制御部が、前記試験の結果を前記複数の半導体装置毎に保存する第２ステップと、前記複数の試験用半導体装置の中で、一つの前記項目のみで不良となった該試験用半導体装置が存在する場合に、前記制御部が、前記一つの項目を試験実施候補項目として抽出すると共に、該項目で不良となった試験用半導体装置の結果を前記試験の結果から削除する第３ステップと、前記試験用半導体装置の全ての結果が全て削除されたか否かを前記制御部が判断する第４ステップと、前記第４ステップにおいて、前記試験用半導体装置の全ての結果が削除されていないと判断された場合に、前記制御部が、不良が発生している前記項目の全ての組み合わせの中から、前記第３ステップの後に残った全ての前記試験用半導体装置の結果を削除可能な組み合わせを抽出する第５ステップと、前記制御部が、前記第５ステップにおいて抽出された前記組み合わせの中から試験時間が最短になる組み合わせを抽出し、該組み合わせを構成する前記項目を試験実施候補項目とする第６ステップと、前記第３ステップ及び前記第６ステップにおける前記試験実施候補項目のみを実施するように、前記制御部が製品用半導体装置の試験内容を変更する第７ステップと、を有する半導体装置の試験方法が提供される。 According to another aspect of the present invention, a first step in which the test apparatus performs a test consisting of a plurality of items on a plurality of test semiconductor devices, and a control unit outputs the test results to the plurality of semiconductor devices. A second step of storing each of the plurality of test semiconductor devices, and when there is a test semiconductor device in which only one of the items is defective among the plurality of test semiconductor devices, the control unit determines that the one item is As a test candidate item, and the third step of deleting the result of the test semiconductor device that has failed in the item from the test result, and whether all the results of the test semiconductor device have been deleted In the fourth step in which the control unit determines whether or not, in the fourth step, if it is determined that all the results of the test semiconductor device have not been deleted, the control unit has failed. Before A fifth step of extracting a combination capable of deleting the results of all the test semiconductor devices remaining after the third step from all combinations of items, and the control unit extracts in the fifth step A combination having the shortest test time is extracted from the combinations, and the test execution in the third step and the sixth step is performed with the items constituting the combination as test execution candidate items. There is provided a semiconductor device testing method comprising: a seventh step in which the control unit changes test contents of a product semiconductor device so as to perform only candidate items.

本発明によれば、複数の項目よりなる試験を複数の試験用半導体装置に対して実施し、その試験結果に基づいて、不良率が最も高い項目を試験実施候補項目として抽出すると共に、その項目で不良となった試験用半導体装置の結果を試験の結果から削除する。また、全ての試験用半導体装置の結果が削除されるまでこれを繰り返すことにより、試験実施候補項目の組み合わせを得る。そして、このようにして得られた試験実施候補項目の総試験時間が、ファーストフェイルが存在する項目の全てを試験実施候補項目として抽出する従来例と比較して短くなることが明らかとなった。 According to the present invention, a test consisting of a plurality of items is performed on a plurality of test semiconductor devices, and based on the test result, an item having the highest defect rate is extracted as a test execution candidate item, and the item The result of the test semiconductor device that has become defective in step 1 is deleted from the test result. Further, by repeating this until all the test semiconductor device results are deleted, a combination of test execution candidate items is obtained. And it became clear that the total test time of the test execution candidate items obtained in this way is shorter than that of the conventional example in which all items having the first failure are extracted as test execution candidate items.

また、本発明によれば、単独不良のある項目を試験実施候補項目として抽出するので、不良となる半導体装置が出荷されるのを防ぐことができる。更に、総試験時間が最短になるような試験項目の組み合わせを抽出するので、製品用半導体装置に対する総試験時間を確実に短縮することができる。 Further, according to the present invention, since an item having a single defect is extracted as a test execution candidate item, it is possible to prevent a defective semiconductor device from being shipped. Furthermore, since the combination of test items that minimizes the total test time is extracted, the total test time for the product semiconductor device can be reliably shortened.

これらによって、本発明では、半導体装置の試験コストを削減することができると共に、半導体装置の量産ラインにおける設備投資の削減を促進させることが可能となる。 As a result, according to the present invention, it is possible to reduce the test cost of the semiconductor device and promote the reduction of the capital investment in the mass production line of the semiconductor device.

次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。 Next, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

（１）第１実施形態
図４は、本実施形態に係る半導体装置の試験システムの機能ブロック図である。 (1) First Embodiment FIG. 4 is a functional block diagram of a test system for a semiconductor device according to this embodiment.

この試験システム１は、ICテスタ（試験装置）２とワークステーション３とをそれぞれ所定の数、例えば１０個有している。各ICテスタ２は、DCテストやファンクションテストといった複数の試験項目を複数の半導体装置に対してそれ一つで実施することができる。そして、ワークステーション３は、このICテスタ２で実施される試験項目の組み合わせや順番等の試験内容を制御すると共に、その試験結果をバス４を介してホストコンピュータ（制御部）５に通知する。 The test system 1 has a predetermined number of, for example, 10 IC testers (test devices) 2 and workstations 3. Each IC tester 2 can perform a plurality of test items such as a DC test and a function test on a plurality of semiconductor devices. The workstation 3 controls test contents such as combinations and order of test items performed by the IC tester 2 and notifies the test result to the host computer (control unit) 5 via the bus 4.

ホストコンピュータ５は、CPU等で構成されるプログラム制御部６及びデータ分析部７と、RAM(Random Access Memory)等で構成されるメモリ８とを有する。このうち、プログラム制御部６は、ワークステーション３が管理するICテスタ２の試験内容を定期的に変更するように機能する。 The host computer 5 includes a program control unit 6 and a data analysis unit 7 configured by a CPU or the like, and a memory 8 configured by a RAM (Random Access Memory) or the like. Among these, the program control unit 6 functions to periodically change the test contents of the IC tester 2 managed by the workstation 3.

また、ホストコンピュータ５の制御内容は、例えばCD-ROM等の記録媒体１１に記録されている。そして、記録媒体１１の記録内容がメモリ８に展開され、そのホストコンピュータ５がその内容を読み取ることにより、後述のような試験が実施されることになる。なお、上記のメモリ８は、後述の測定記録部８ａも有する。 The control contents of the host computer 5 are recorded on a recording medium 11 such as a CD-ROM. Then, the recorded contents of the recording medium 11 are expanded in the memory 8, and the host computer 5 reads the contents, so that a test as described later is performed. The memory 8 also includes a measurement recording unit 8a described later.

量産ライン９で製造された複数の製品用半導体装置１０は、オペレータやロボットによって上記の試験システム１に搬送され、各ICテスタ２にセットされる。その後、製品用半導体装置１０に対し、それぞれのICテスタ２において同時に試験が実施され、各製品用半導体装置１０が良品であるか否かが判定される。 A plurality of product semiconductor devices 10 manufactured in the mass production line 9 are transferred to the test system 1 by an operator or a robot and set in each IC tester 2. Thereafter, a test is simultaneously performed on each product semiconductor device 10 in each IC tester 2 to determine whether each product semiconductor device 10 is a non-defective product.

このような試験システム１では、量産ライン９から流れてくる多くの製品用半導体装置１０の中から、定期的に所定の数（例えば１０個）だけ任意に選び出し、それをサンプル（試験用半導体装置）とする。そして、ICテスタ２においてこれらのサンプルを試験し、ワークステーション３が管理する試験内容を定期的に見直す。このような見直しは、次のようにして行われる。 In such a test system 1, a predetermined number (for example, 10) is arbitrarily selected periodically from many product semiconductor devices 10 flowing from the mass production line 9, and a sample (semiconductor device for test) is selected. ). Then, these samples are tested in the IC tester 2, and the test contents managed by the workstation 3 are periodically reviewed. Such a review is performed as follows.

図５は、本実施形態に係る半導体装置の試験方法を示すフローチャートである。そのフローチャートは、記録媒体１１（図４参照）に記録されているプログラムの処理内容と同一である。また、図６、図７は、図５に示す各ステップの処理内容を模式的に示した図である。 FIG. 5 is a flowchart showing the semiconductor device testing method according to the present embodiment. The flowchart is the same as the processing content of the program recorded in the recording medium 11 (see FIG. 4). 6 and 7 are diagrams schematically showing the processing content of each step shown in FIG.

図５の最初のステップＰ１０では、複数個、例えば１０個のサンプルＳ０１〜Ｓ１０をICテスタ２にセットした後、例えば複数の項目Ａ〜Ｇよりなる試験を各サンプルＳ０１〜Ｓ１０に対して施す。 In the first step P10 of FIG. 5, after setting a plurality of, for example, ten samples S01 to S10 in the IC tester 2, for example, a test consisting of a plurality of items A to G is performed on each sample S01 to S10.

次に、ステップＰ１１に移行して、上記の試験の結果をメモリ８（図４参照）の測定記録部８ａに保存する。保存された結果を模式的に表すと、例えば図６のＰ１１のようになる。なお、図６では、試験項目で良と判定された項目を○で表し、不良と判定された項目を×で表している。これに示されるように、本実施形態では、ファーストフェイルより後の項目に対しても試験を行っており、ファーストフェイルで試験を止めてしまう従来例（図２参照）とこの点で異なっている。 Next, the process proceeds to step P11, and the result of the above test is stored in the measurement recording unit 8a of the memory 8 (see FIG. 4). The stored result is schematically represented as P11 in FIG. 6, for example. In FIG. 6, items that are determined to be good in the test items are indicated by ◯, and items that are determined to be defective are indicated by ×. As shown in this, in this embodiment, the test is performed also on the items after the first fail, which is different from the conventional example (see FIG. 2) in which the test is stopped at the first fail. .

次いで、図５のステップＰ１２に移行して、不良データの母数が必要数に達しているか否か、即ち全てのサンプルＳ０１〜Ｓ１０の結果が得られたか否かを判断する。この判断の結果、必要数に達していない（ＮＯ）とされた場合には、再びステップＰ１０を行う。一方、必要数に達している（ＹＥＳ）とされた場合には、ステップＰ１３に移行する。 Next, the process proceeds to step P12 in FIG. 5 to determine whether or not the parameter number of the defective data has reached the necessary number, that is, whether or not the results of all the samples S01 to S10 have been obtained. If it is determined that the required number has not been reached (NO), step P10 is performed again. On the other hand, if it is determined that the necessary number has been reached (YES), the process proceeds to Step P13.

そのステップＰ１３では、図６のＰ１３に示されるように、各試験項目Ａ〜Ｇのそれぞれの不良率を算出し、不良率の高い順に項目Ａ〜Ｇを並び替える。なお、本明細書で言う不良率とは、不良となったサンプルの個数をその全数（１０個）で割った値を指す。 In step P13, as shown in P13 of FIG. 6, the defect rates of the test items A to G are calculated, and the items A to G are rearranged in descending order of the defect rates. Note that the defect rate referred to in this specification refers to a value obtained by dividing the number of defective samples by the total number (10).

続いて、図５のステップＰ１４に移行する。そのステップＰ１４では、図６のＰ１４に示されるように、不良率が最も高い項目Ｂに試験実施フラグを立て、その項目Ｂを試験実施候補項目として抽出すると共に、その項目Ｂで不良となった半導体装置Ｓ０２、Ｓ０３、Ｓ０５、Ｓ０７、Ｓ０９、Ｓ１０の結果を試験結果から削除する。なお、図６では、削除された結果をハッチングで示している。 Subsequently, the process proceeds to step P14 in FIG. In step P14, as shown in P14 of FIG. 6, a test execution flag is set for the item B having the highest defect rate, and the item B is extracted as a test execution candidate item, and the item B becomes defective. The results of the semiconductor devices S02, S03, S05, S07, S09, and S10 are deleted from the test results. In FIG. 6, the deleted result is indicated by hatching.

次に、図５のステップＰ１５に移行して、全てのサンプルＳ０１〜Ｓ１０の結果が削除されたか否かを判断する。本実施形態では、図６のＰ１４で示したように、削除されないサンプルＳ０１、Ｓ０４、Ｓ０６、Ｓ０８がまだ存在するので、本ステップＳ１５では「削除されていない（ＮＯ）」と判断し、既述のステップＰ１０に戻る。 Next, the process proceeds to step P15 in FIG. 5, and it is determined whether or not the results of all the samples S01 to S10 have been deleted. In the present embodiment, as indicated by P14 in FIG. 6, since there are still samples S01, S04, S06, and S08 that are not deleted, it is determined in this step S15 that they have not been deleted (NO), and the above description. Return to step P10.

その後、上記と同様にしてステップＰ１３を行い、削除されずに残っているサンプルＳ０１、Ｓ０４、Ｓ０６、Ｓ０８の不良率を再度算出した後、ステップＰ１４をもう一度行う。削除されずに残っているサンプルＳ０１、Ｓ０４、Ｓ０６、Ｓ０８は、図６のＰ１４に示されるように、項目Ｃ、Ｇ、Ｆのいずれかで不良となっており、これらの項目の中で不良率が最も高い項目Ｃ、Ｇが選択される。但し、項目Ｃ、Ｇのどちらの不良率も同じなので、本ステップＰ１４では便宜上項目Ｃを選ぶことにし、その項目Ｃで不良となったサンプルＳ０４、Ｓ０６、Ｓ０８を試験結果から削除する。これにより、図７のＰ１４（２回目）に示されるように、試験結果にはサンプルＳ０１の結果のみが残ることになる。 Thereafter, step P13 is performed in the same manner as described above, and the defect rates of the samples S01, S04, S06, and S08 remaining without being deleted are calculated again, and then step P14 is performed again. The samples S01, S04, S06, and S08 that remain without being deleted are defective in any of the items C, G, and F as shown in P14 of FIG. Items C and G having the highest rate are selected. However, since the defect rates of both the items C and G are the same, the item C is selected for convenience in this step P14, and the samples S04, S06, and S08 that are defective in the item C are deleted from the test results. As a result, as shown in P14 (second time) in FIG. 7, only the result of the sample S01 remains in the test result.

その後、図５のステップＰ１５を再び行うと、上記のようにサンプルＳ０１の結果が試験結果に残っているので、もう一度ステップＰ１４に移行する。今度は、試験結果に残っているのがサンプルＳ０１の一つのみなので、ステップＰ１４でそのサンプルＳ０１の結果を試験結果から削除すると共に、サンプルＳ０１が不良となった項目Ｆに試験実施フラグを立てる。 Thereafter, when Step P15 in FIG. 5 is performed again, the result of the sample S01 remains in the test result as described above, and the process proceeds to Step P14 again. Since only one sample S01 remains in the test result this time, the result of the sample S01 is deleted from the test result in step P14, and a test execution flag is set for the item F in which the sample S01 becomes defective. .

以上により、図７のＰ１４（３回目）に示すように、全てのサンプルＳ０１〜Ｓ１０の結果が削除されることになる。 As a result, as shown in P14 (third time) in FIG. 7, the results of all the samples S01 to S10 are deleted.

次に、図５のステップＰ１５を行うと、「不良となった項目が存在しない（ＹＥＳ）」と判断され、ステップＰ１６に移行する。 Next, when step P15 in FIG. 5 is performed, it is determined that “there is no defective item (YES)”, and the process proceeds to step P16.

そのステップＳ１６では、図４で説明したプログラム編集部６において、上記のステップＰ１４でフラグが立てられた試験項目、即ち項目Ｂ、Ｃ、Ｆのみを今後の試験で実施するように試験内容を変更する。 In step S16, the program editing unit 6 described with reference to FIG. 4 changes the test contents so that only the test items flagged in step P14, that is, items B, C, and F, will be performed in future tests. To do.

以上説明した本実施形態によれば、図６のＰ１４に示したように、不良率が一番高い試験項目Ｂに試験実施プラグを立てると共に、その試験項目Ｂにおいて不良となったサンプルＳ０２、Ｓ０３、Ｓ０５、Ｓ０７、Ｓ０９、Ｓ１０の結果を試験結果から削除する。そして、全てのサンプルＳ０１〜Ｓ１０の結果が削除されるまでこれを繰り返し、今後の製品用半導体装置の試験では、試験実施フラグが立てられた項目Ｂ、Ｃ、Ｆのみを試験するようにした。 According to the present embodiment described above, as shown in P14 of FIG. 6, the test execution plug is set up on the test item B having the highest defect rate, and the samples S02 and S03 that are defective in the test item B are provided. , S05, S07, S09, and S10 are deleted from the test results. This is repeated until the results of all the samples S01 to S10 are deleted, and only the items B, C, and F for which the test execution flag is set are tested in the future test of the semiconductor device for products.

このようにすると、例えば項目Ｄのように、不良となるサンプルＳ０２、０５、Ｓ０９が存在する項目があっても、これらのサンプルがステップＰ１４で削除されるので、項目Ｄには試験実施フラグが立たない。そのため、項目Ｄや、これと同じ理由で試験実施フラグが立たない項目Ｆ、Ｇを試験する必要が無くなるので、ファーストフェイルが存在する項目の全てを試験する従来例と比較して、本実施形態では試験時間の総時間を短縮することができる。 In this way, even if there are items with defective samples S02, 05, S09, such as item D, these samples are deleted in step P14. not stand. Therefore, it is not necessary to test the item D or the items F and G for which the test execution flag is not set for the same reason, so that this embodiment is compared with the conventional example in which all the items having the first failure are tested. Then, the total test time can be shortened.

例えば、従来例では、不良の発生している試験項目であるＢ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇの全ての項目を試験するため、各項目の試験時間が図３で示される値の場合、試験時間の総時間は１００秒（＝Ｂ+Ｃ+Ｄ+Ｅ+Ｆ+Ｇ）となる。それに対し、本実施形態における試験時間の総時間は５５秒（＝Ｂ+Ｃ+Ｆ）となり、従来例の半分程度にまで試験時間を短縮することが可能となる。 For example, in the conventional example, since all items B, C, D, E, F, and G, which are test items in which defects have occurred, are tested, the test time for each item is the value shown in FIG. The total test time is 100 seconds (= B + C + D + E + F + G). On the other hand, the total test time in this embodiment is 55 seconds (= B + C + F), and the test time can be reduced to about half that of the conventional example.

また、図６のＰ１４に示したように、不良率の高い順に試験の結果を並べ替え、不良率が最も高い項目から順に試験実施フラグを立てるので、ステップＰ１４を一度行う毎に多くのサンプルの結果を削除することができ、全てのサンプルの試験結果を削除するために行われるステップＰ１４の回数を減らすことができる。そのため、ステップＰ１４を一度行う毎に立つ試験実施フラグの数、すなわち製品用半導体装置に対して行われる試験の項目の数を最小限に留めることが可能となり、試験に必要な時間を一層確実に減らすことができるようになる。 Also, as shown in P14 of FIG. 6, the test results are rearranged in descending order of the defect rate, and the test execution flag is set in order from the item with the highest defect rate. Therefore, each time step P14 is performed, many samples are obtained. The result can be deleted, and the number of steps P14 performed to delete the test results of all samples can be reduced. Therefore, it is possible to minimize the number of test execution flags that are set each time Step P14 is performed, that is, the number of test items to be performed on the product semiconductor device, thereby further ensuring the time required for the test. Can be reduced.

なお、試験項目Ａ〜Ｇの中には、製品の品質保証に大きく関わる等の理由により、不良発生の有無に関わらず、必ず実施しなければいけない項目がある場合もある。この場合は、その項目に事前に試験実施フラグを立てておくことにより、誤ってその項目を省いてしまうのを防止することができる。 Note that there may be items in the test items A to G that must be performed regardless of whether or not a defect has occurred, for reasons such as being largely related to product quality assurance. In this case, by setting a test execution flag for the item in advance, it is possible to prevent the item from being erroneously omitted.

（２）第２実施形態
次に、本発明の第２実施形態に係る半導体装置の試験方法について説明する。 (2) Second Embodiment Next, a semiconductor device testing method according to a second embodiment of the present invention will be described.

本実施形態に係る試験方法は、第１実施形態の図４で説明した試験システム１を用いて行われるが、試験システム１の各部の機能については第１実施形態と同様なので以下では省略する。 The test method according to the present embodiment is performed using the test system 1 described with reference to FIG. 4 of the first embodiment, but the function of each part of the test system 1 is the same as that of the first embodiment, and will not be described below.

また、図８は、本実施形態に係る半導体装置の試験方法を示すフローチャートであり、記録媒体１１（図４参照）に記録されているプログラムはこのフローチャートに従って実行されることになる。そして、図９、図１０は、図８に示す各ステップの処理内容を模式的に示した図である。 FIG. 8 is a flowchart showing the semiconductor device testing method according to the present embodiment, and the program recorded in the recording medium 11 (see FIG. 4) is executed according to this flowchart. 9 and 10 are diagrams schematically showing the processing contents of each step shown in FIG.

図８の最初のステップＰ２０では、第１実施形態のステップＰ１０と同じようにして、１０個のサンプルＳ０１〜Ｓ１０をICテスタ２（図４参照）にセットし、項目Ａ〜Ｇよりなる試験を各Ｓ０１〜Ｓ１０に対して施す。 In the first step P20 of FIG. 8, ten samples S01 to S10 are set in the IC tester 2 (see FIG. 4) in the same manner as in step P10 of the first embodiment, and a test consisting of items A to G is performed. It applies to each S01-S10.

次に、ステップＰ２１に移行して、上記の試験の結果をメモリ８（図４参照）の測定記録部８ａに保存する。保存された結果を模式的に表すと、例えば図９のＰ２１のようになる。図９に示されるように、本実施形態では、サンプル毎の不良発生数も計数し、その値がメモリ８に保存される。 Next, the process proceeds to step P21, and the result of the above test is stored in the measurement recording unit 8a of the memory 8 (see FIG. 4). The stored result is schematically represented as P21 in FIG. 9, for example. As shown in FIG. 9, in the present embodiment, the number of occurrences of defects for each sample is also counted, and the value is stored in the memory 8.

次いで、図８のステップＰ２２に移行して、不良データの母数が必要数に達しているか否か、即ち全てのサンプルＳ０１〜Ｓ１０の結果が得られたか否かを判断する。この判断の結果、必要数に達していない（ＮＯ）とされた場合には、再びステップＰ２０を行う。一方、必要数に達している（ＹＥＳ）とされた場合には、ステップＰ２３に移行する。 Next, the process proceeds to step P22 in FIG. 8, and it is determined whether or not the parameter number of the defective data has reached the necessary number, that is, whether or not the results of all the samples S01 to S10 have been obtained. If it is determined that the required number has not been reached (NO), step P20 is performed again. On the other hand, if it is determined that the necessary number has been reached (YES), the process proceeds to step P23.

そのステップＰ２３における処理内容を模式的に表すと、図９のＰ２３のようになる。図９に示されるように、各サンプルＳ０１〜Ｓ１０の中には、サンプル毎の不良発生数が一つだけのもの（サンプルＳ０１、Ｓ１０）がある。これらのサンプルは、唯一つの項目のみで不良となるものであり、例えばサンプルＳ０１は項目Ａのみで、サンプルＳ１０は項目Ｇのみで不良となる。このような不良のことを、以下では単独不良と呼ぶことにする。 The processing contents in step P23 are schematically shown as P23 in FIG. As shown in FIG. 9, among the samples S01 to S10, there is a sample (samples S01 and S10) that has only one defect occurrence for each sample. These samples are defective only with one item. For example, sample S01 is defective only with item A, and sample S10 is defective only with item G. Such a defect is hereinafter referred to as a single defect.

このような単独不良が存在する場合、例えばサンプルＳ０１は、項目Ａのみで不良となっており、他の項目Ｂ〜Ｇでは不良とならないので、項目Ａを試験から外すと、項目Ａで不良となった製品用半導体装置が出荷される恐れがある。そのため、単独不良のある項目は試験に含めておく必要がある。 When such a single defect exists, for example, the sample S01 is defective only in the item A and not defective in the other items B to G. Therefore, if the item A is removed from the test, it is determined as defective in the item A. There is a risk that the manufactured semiconductor device for products will be shipped. Therefore, items with single defects need to be included in the test.

そこで、本ステップＰ２３では、このような単独不良の存在する項目Ａ、Ｇに試験実施フラグを立て、それらを試験実施候補項目として抽出する。更に、これらの項目Ａ、Ｇで不良となっているサンプルＳ０１、Ｓ０２、Ｓ０８〜Ｓ１０の結果を試験結果から削除する。図９では、このように削除された結果をハッチングで示している。 Therefore, in this step P23, a test execution flag is set for such items A and G where single defects exist, and these are extracted as test execution candidate items. Further, the results of samples S01, S02, and S08 to S10 that are defective in these items A and G are deleted from the test results. In FIG. 9, the result of such deletion is indicated by hatching.

次に、図８のステップＰ２４に移行して、全てのサンプルＳ０１〜Ｓ１０が削除されたか否かを判断する。図９のＰ２３に示すように、この例ではサンプルＳ０３〜Ｓ０７が削除されずに残っているので、本ステップでは「削除されていない（ＮＯ）」と判断し、図８のステップＰ２５に移行する。 Next, the process proceeds to step P24 in FIG. 8, and it is determined whether or not all the samples S01 to S10 have been deleted. As shown in P23 of FIG. 9, in this example, since the samples S03 to S07 remain without being deleted, it is determined that they are not deleted (NO) in this step, and the process proceeds to Step P25 of FIG. .

ステップＰ２５は、サブステップＰ２８、２９により構成される。 Step P25 includes sub-steps P28 and 29.

最初のサブステップＰ２８では、ステップＰ２３の後に削除されずに残っているサンプルＳ０３〜Ｓ０７が不良となった項目Ｂ〜Ｆの全て（１５通り）の組み合わせを次のように抽出する。
・｛Ｂ、Ｃ、Ｄ、Ｅ、Ｆ｝
・｛Ｂ、Ｄ、Ｅ、Ｆ｝
・｛Ｂ、Ｅ、Ｆ｝
・｛Ｂ、Ｆ｝
・｛Ｂ｝
・｛Ｃ、Ｄ、Ｅ、Ｆ｝
・｛Ｃ、Ｅ、Ｆ｝
・｛Ｃ、Ｆ｝
・｛Ｃ｝
・｛Ｄ、Ｅ、Ｆ｝
・｛Ｄ、Ｆ｝
・｛Ｄ｝
・｛Ｅ、Ｆ｝
・｛Ｅ｝
・｛Ｆ｝
次に、サブステップＰ２９では、上記した１５個の組み合わせの中から、サンプルＳ０３〜Ｓ０７の全てを削除できない組み合わせを除外する。例えば、サンプルＳ０４〜Ｓ０７は、いずれも項目Ｂ、Ｃで不良となっているので、組み合わせ｛Ｂ、Ｃ｝で削除できる。しかし、サンプルＳ０３は、項目Ｂ、Ｃで不良となっていないので、組み合わせ｛Ｂ、Ｃ｝では削除できない。つまり、組み合わせ｛Ｂ、Ｃ｝では、サンプルＳ０３〜Ｓ０７の全てを削除できない。 In the first sub-step P28, all (15 patterns) combinations of the items B to F in which the samples S03 to S07 remaining undeleted after step P23 are defective are extracted as follows.
・ {B, C, D, E, F}
・ {B, D, E, F}
・ {B, E, F}
・ {B, F}
・ {B}
・ {C, D, E, F}
・ {C, E, F}
・ {C, F}
・ {C}
・ {D, E, F}
・ {D, F}
・ {D}
・ {E, F}
・ {E}
・ {F}
Next, in sub-step P29, combinations that cannot delete all of the samples S03 to S07 are excluded from the 15 combinations described above. For example, since samples S04 to S07 are all defective in items B and C, they can be deleted by combination {B, C}. However, since the sample S03 is not defective in the items B and C, it cannot be deleted by the combination {B, C}. That is, in the combination {B, C}, all of the samples S03 to S07 cannot be deleted.

このような処理を実施するためのフローは特に限定されないが、本実施形態では例えば図１１に示すようなフローで上記を実行する。 Although the flow for performing such processing is not particularly limited, in the present embodiment, for example, the above is executed according to the flow shown in FIG.

図１１は、図８のステップＰ２９の具体的な処理を示すフローチャートである。上記の組み合わせ｛Ｂ、Ｃ｝をこのフローで処理すると次のようになる。 FIG. 11 is a flowchart showing specific processing of step P29 in FIG. When the above combination {B, C} is processed in this flow, it is as follows.

まず、最初のステップＰ３０では、サンプルＳ０３〜Ｓ０７のうち、組み合わせ｛Ｂ、Ｃ｝の先頭の項目Ｂで不良となるサンプルを試験結果から削除する。今の例では、図９のＰ２３のように、サンプルＳ０４、Ｓ０７が項目Ｂで不良となるので、これらのサンプルを削除する。 First, in the first step P30, samples that are defective in the first item B of the combination {B, C} among the samples S03 to S07 are deleted from the test results. In this example, as shown in P23 of FIG. 9, the samples S04 and S07 are defective in the item B, so these samples are deleted.

次いで、ステップＳ３１に移行し、試験結果から全てのサンプルのデータが削除されたか否かを判断する。上記の例では、サンプルＳ０３、Ｓ０５、Ｓ０６がまだ残っているので、「削除されていない（ＮＯ）」と判断し、ステップＳ３２に移行する。 Next, the process proceeds to step S31, and it is determined whether or not all the sample data has been deleted from the test result. In the above example, since samples S03, S05, and S06 still remain, it is determined that “it has not been deleted (NO)”, and the process proceeds to step S32.

ステップＳ３２では、組み合わせ｛Ｂ、Ｃ｝が空であるか否かが判断される。今の場合、空ではないので、「空ではない（ＮＯ）」と判断し、ステップＰ３３に移行する。 In step S32, it is determined whether or not the combination {B, C} is empty. In this case, since it is not empty, it is determined that it is not empty (NO), and the process proceeds to Step P33.

ステップＳ３３では、組み合わせ｛Ｂ、Ｃ｝からその先頭の項目Ｂを削除する。 In step S33, the top item B is deleted from the combination {B, C}.

その後、再びステップＳ３０に移行し、項目Ｂを削除して得られた組み合わせ｛Ｃ｝で不良となるサンプルＳ０５、Ｓ０６を試験結果から削除する。このとき、サンプルＳ０３は、項目Ｃで不良とならないので、このステップＳ３０を行った後でも試験結果から削除されずに残る。 Thereafter, the process proceeds to step S30 again, and samples S05 and S06 that become defective in the combination {C} obtained by deleting item B are deleted from the test results. At this time, since the sample S03 does not become defective in the item C, it remains without being deleted from the test result even after performing this step S30.

次に、ステップＳ３１に移行する。上記のように、組み合わせ｛Ｃ｝では、サンプルＳ０３を削除できないので、ステップＰ３１ではＮＯと判断される。 Next, the process proceeds to step S31. As described above, in the combination {C}, since the sample S03 cannot be deleted, NO is determined in Step P31.

更に、組み合わせ｛Ｃ｝は空ではないので、ステップＳ３２においてＮＯと判断され、ステップＰ３３において組み合わせ｛Ｃ｝から項目Ｃが削除される。 Furthermore, since the combination {C} is not empty, NO is determined in step S32, and the item C is deleted from the combination {C} in step P33.

このようにして、組み合わせ｛Ｂ、Ｃ｝は最終的には削除されることになる。 In this way, the combination {B, C} is eventually deleted.

そして、このサブステップＰ２９が終了した時点では、サンプルＳ０３〜Ｓ０７の全てを削除可能な次の四つの組み合わせのみが試験結果に残ることになる。
・｛Ｂ、Ｃ、Ｄ、Ｅ、Ｆ｝
・｛Ｂ、Ｄ、Ｅ、Ｆ｝
・｛Ｃ、Ｄ、Ｅ、Ｆ｝
・｛Ｄ、Ｅ、Ｆ｝
次に、図８のステップＰ２６に移行し、上記の四つの組み合わせのうち、既に試験実施フラグの立っている項目Ａ、Ｇと組み合わせた総試験時間が最短になる組み合わせを抽出する。この例では、図１０のＰ２６に示されるように、最後の組み合わせ｛Ｄ、Ｅ、Ｆ｝を項目Ａ，Ｇと組み合わせる場合が最も試験時間が短くなる。そこで、項目Ｄ、Ｅ、Ｆに試験実施フラグを立て、これらの項目Ｄ、Ｅ、Ｆを試験実施項目とする。 When the sub-step P29 is completed, only the next four combinations that can delete all the samples S03 to S07 remain in the test result.
・ {B, C, D, E, F}
・ {B, D, E, F}
・ {C, D, E, F}
・ {D, E, F}
Next, the process proceeds to step P26 in FIG. 8, and the combination that has the shortest total test time combined with the items A and G for which the test execution flag is already set is extracted from the above four combinations. In this example, as shown in P26 of FIG. 10, the test time is the shortest when the last combination {D, E, F} is combined with items A and G. Therefore, a test execution flag is set for items D, E, and F, and these items D, E, and F are set as test execution items.

その後に、図８のステップＰ２７に移行して、ステップＰ２３とステップＰ２６とで試験実施フラグが立てられた項目Ａ、Ｄ、Ｅ、Ｆのみを実施するように、今後行われる試験の内容を変更する。 Thereafter, the process proceeds to step P27 in FIG. 8, and the contents of the test to be performed in the future are changed so that only the items A, D, E, and F for which the test execution flag is set in steps P23 and P26 are performed. To do.

以上により、本実施形態の主要ステップが終了したことになる。 This completes the main steps of the present embodiment.

本実施形態によれば、ステップＰ２３において、単独不良が発生している項目Ａ、Ｇに試験実施フラグを立てると共に、これらの項目Ａ、Ｇで不良となっているサンプルＳ０１、Ｓ０２、Ｓ０８〜Ｓ１０の結果を試験結果から削除した。単独不良のある項目を試験から外すと、その項目で不良となる半導体装置を出荷してしまう危険性があるが、上記のように単独不良のある項目を試験に含めることにより、このよう危険性を排除することができる。 According to the present embodiment, in step P23, the test execution flag is set for the items A and G in which the single defect has occurred, and the samples S01, S02, and S08 to S10 that are defective in these items A and G. Were removed from the test results. If an item with a single defect is removed from the test, there is a risk of shipping a semiconductor device that is defective with that item. Can be eliminated.

しかも、ステップＰ２６では、総試験時間が最短になるような項目の組み合わせを抽出するので、試験時間を確実に短縮することができるようになる。 In addition, in Step P26, the combination of items that makes the total test time the shortest is extracted, so that the test time can be surely shortened.

以下に、本発明の特徴を付記する。 The features of the present invention are added below.

（付記１）半導体装置の試験を行う試験装置と、
前記試験装置を制御する制御部とを有し、
前記試験装置が、前記制御部の制御下において、複数の試験用半導体装置に対して複数の項目よりなる試験を実施する第１ステップを行うと共に、
前記制御部が、前記試験の結果を前記複数の試験用半導体装置毎に保存する第２ステップと、
前記試験の結果に基づいて、前記複数の項目のそれぞれの不良率を求める第３ステップと、
前記不良率が最も高い前記項目を試験実施候補項目として抽出すると共に、該項目で不良となった前記試験用半導体装置の結果を前記試験の結果から削除する第４ステップと、
前記削除の後、前記試験用半導体装置の全ての結果が削除されたか否かを判断し、削除されていないと判断された場合、前記第４ステップに戻る第５ステップと、
前記第５ステップにおいて、前記試験用半導体装置の全ての結果が削除されたと判断された場合に、製品用半導体装置の試験内容を、前記第４ステップにおいて抽出された試験実施候補項目のみを実施するように変更する第６ステップとを行うことを特徴とする半導体装置の試験システム。 (Appendix 1) A test apparatus for testing a semiconductor device;
A control unit for controlling the test apparatus,
The test apparatus performs a first step of performing a test consisting of a plurality of items on a plurality of test semiconductor devices under the control of the control unit,
A second step in which the control unit stores the result of the test for each of the plurality of test semiconductor devices;
A third step of determining a defect rate of each of the plurality of items based on the result of the test;
A fourth step of extracting the item having the highest defect rate as a test execution candidate item and deleting the result of the test semiconductor device that has become defective in the item from the test result;
After the deletion, it is determined whether or not all the results of the test semiconductor device have been deleted. If it is determined that the test semiconductor device has not been deleted, a fifth step returns to the fourth step;
In the fifth step, when it is determined that all the results of the test semiconductor device have been deleted, only the test candidate items extracted in the fourth step are executed as the test contents of the product semiconductor device. A semiconductor device test system, characterized in that the sixth step is changed.

（付記２）前記試験装置が、前記第４ステップにおいて、前記試験用半導体装置の結果を、前記不良率が高い順に並べ替えることを特徴とする付記１に記載の半導体装置の試験システム。 (Additional remark 2) The said test apparatus rearranges the result of the said semiconductor device for a test in the said 4th step in order with the said high defect rate, The semiconductor device test system of Additional remark 1 characterized by the above-mentioned.

（付記３）半導体装置の試験を行う試験装置と、
前記試験装置を制御する制御部とを有し、
前記試験装置が、前記制御部の制御下において、複数の試験用半導体装置に対して複数の項目よりなる試験を実施する第１ステップを行うと共に、
前記制御部が、前記試験の結果を前記複数の半導体装置毎に保存する第２ステップと、
前記複数の試験用半導体装置の中で、一つの前記項目のみで不良となった該試験用半導体装置が存在する場合に、前記一つの項目を試験実施候補項目として抽出すると共に、該項目で不良となった試験用半導体装置の結果を前記試験の結果から削除する第３ステップと、
前記試験用半導体装置の全ての結果が全て削除されたか否かを判断する第４ステップと、
前記第４ステップにおいて、前記試験用半導体装置の全ての結果が削除されていないと判断された場合に、不良が発生している前記項目の全ての組み合わせの中から、前記第３ステップの後に残った全ての前記試験用半導体装置の結果を削除可能な組み合わせを抽出する第５ステップと、
前記第５ステップにおいて抽出された前記組み合わせの中から試験時間が最短になる組み合わせを抽出し、該組み合わせを構成する前記項目を試験実施候補項目とする第６ステップと、
前記第３ステップ及び前記第６ステップにおける前記試験実施候補項目のみを実施するように、製品用半導体装置の試験内容を変更する第７ステップとを行うことを特徴とする半導体装置の試験システム。 (Appendix 3) a test apparatus for testing a semiconductor device;
A control unit for controlling the test apparatus,
The test apparatus performs a first step of performing a test consisting of a plurality of items on a plurality of test semiconductor devices under the control of the control unit,
A second step in which the control unit stores the result of the test for each of the plurality of semiconductor devices;
When there is a test semiconductor device that becomes defective only in one of the plurality of test semiconductor devices, the one item is extracted as a test execution candidate item, and the item is defective. A third step of deleting the test semiconductor device result from the test result;
A fourth step of determining whether or not all results of the test semiconductor device have been deleted;
In the fourth step, when it is determined that all the results of the test semiconductor device have not been deleted, the remaining after the third step out of all combinations of the items in which defects have occurred. A fifth step of extracting combinations that can delete the results of all the test semiconductor devices;
A sixth step of extracting a combination having the shortest test time from the combinations extracted in the fifth step, and setting the items constituting the combination as test execution candidate items;
And a seventh step of changing a test content of the product semiconductor device so as to perform only the test execution candidate items in the third step and the sixth step.

（付記４）複数の試験用半導体装置に対して、複数の項目よりなる試験を実施する第１ステップと、
前記試験の結果を前記複数の試験用半導体装置毎に保存する第２ステップと、
前記試験の結果に基づいて、前記複数の項目のそれぞれの不良率を求める第３ステップと、
前記不良率が最も高い前記項目を試験実施候補項目として抽出すると共に、該項目で不良となった前記試験用半導体装置の結果を前記試験の結果から削除する第４ステップと、
前記削除の後、前記試験用半導体装置の全ての結果が削除されたか否かを判断し、削除されていないと判断された場合、前記第４ステップに戻る第５ステップと、
前記第５ステップにおいて、前記試験用半導体装置の全ての結果が削除されたと判断された場合に、製品用半導体装置の試験内容を、前記第４ステップにおいて抽出された試験実施候補項目のみを実施するように変更する第６ステップと、
を有する半導体装置の試験方法をコンピュータに実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体。 (Additional remark 4) The 1st step which implements the test which consists of a plurality of items with respect to a plurality of semiconductor devices for a test,
A second step of storing the result of the test for each of the plurality of test semiconductor devices;
A third step of determining a defect rate of each of the plurality of items based on the result of the test;
A fourth step of extracting the item having the highest defect rate as a test execution candidate item and deleting the result of the test semiconductor device that has become defective in the item from the test result;
After the deletion, it is determined whether or not all the results of the test semiconductor device have been deleted. If it is determined that the test semiconductor device has not been deleted, a fifth step returns to the fourth step;
In the fifth step, when it is determined that all the results of the test semiconductor device have been deleted, only the test candidate items extracted in the fourth step are executed as the test contents of the product semiconductor device. A sixth step to change
A computer-readable recording medium having recorded thereon a program for causing a computer to execute a test method for a semiconductor device.

（付記５）複数の試験用半導体装置に対して、複数の項目よりなる試験を実施する第１ステップと、
前記試験の結果を前記複数の半導体装置毎に保存する第２ステップと、
前記複数の試験用半導体装置の中で、一つの前記項目のみで不良となった該試験用半導体装置が存在する場合に、前記一つの項目を試験実施候補項目として抽出すると共に、該項目で不良となった試験用半導体装置の結果を前記試験の結果から削除する第３ステップと、
前記試験用半導体装置の全ての結果が全て削除されたか否かを判断する第４ステップと、
前記第４ステップにおいて、前記試験用半導体装置の全ての結果が削除されていないと判断された場合に、不良が発生している前記項目の全ての組み合わせの中から、前記第３ステップの後に残った全ての前記試験用半導体装置の結果を削除可能な組み合わせを抽出する第５ステップと、
前記第５ステップにおいて抽出された前記組み合わせの中から試験時間が最短になる組み合わせを抽出し、該組み合わせを構成する前記項目を試験実施候補項目とする第６ステップと、
前記第３ステップ及び前記第６ステップにおける前記試験実施候補項目のみを実施するように、製品用半導体装置の試験内容を変更する第７ステップと、
を有する半導体装置の試験方法をコンピュータに実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体。 (Additional remark 5) The 1st step which implements the test which consists of a plurality of items with respect to a plurality of semiconductor devices for a test,
A second step of storing the result of the test for each of the plurality of semiconductor devices;
When there is a test semiconductor device that becomes defective only in one of the plurality of test semiconductor devices, the one item is extracted as a test execution candidate item, and the item is defective. A third step of deleting the test semiconductor device result from the test result;
A fourth step of determining whether or not all results of the test semiconductor device have been deleted;
In the fourth step, when it is determined that all the results of the test semiconductor device have not been deleted, the remaining after the third step out of all combinations of the items in which defects have occurred. A fifth step of extracting combinations that can delete the results of all the test semiconductor devices;
A sixth step of extracting a combination having the shortest test time from the combinations extracted in the fifth step, and setting the items constituting the combination as test execution candidate items;
A seventh step of changing the test content of the product semiconductor device so as to perform only the test candidate items in the third step and the sixth step;
A computer-readable recording medium having recorded thereon a program for causing a computer to execute a test method for a semiconductor device.

（付記６）複数の試験用半導体装置に対して複数の項目よりなる試験を試験装置が実施する第１ステップと、
制御部が、前記試験の結果を前記複数の試験用半導体装置毎に保存する第２ステップと、
前記試験の結果に基づいて、前記制御部が、前記複数の項目のそれぞれの不良率を求める第３ステップと、
前記制御部が、前記不良率が最も高い前記項目を試験実施候補項目として抽出すると共に、該項目で不良となった前記試験用半導体装置の結果を前記試験の結果から削除する第４ステップと、
前記制御部が、前記削除の後、前記試験用半導体装置の全ての結果が削除されたか否かを判断し、削除されていないと判断された場合、前記第４ステップに戻る第５ステップと、
前記第５ステップにおいて、前記試験用半導体装置の全ての結果が削除されたと判断された場合に、前記制御部が、製品用半導体装置の試験内容を、前記第４ステップにおいて抽出された試験実施候補項目のみを実施するように変更する第６ステップと、
を有することを特徴とする半導体装置の試験方法。 (Appendix 6) A first step in which the test apparatus performs a test consisting of a plurality of items on a plurality of test semiconductor devices;
A second step of storing a result of the test for each of the plurality of test semiconductor devices;
Based on the result of the test, the control unit obtains a defect rate for each of the plurality of items, and a third step;
A fourth step in which the control unit extracts the item having the highest defect rate as a test execution candidate item, and deletes the result of the test semiconductor device that has failed in the item from the test result;
The control unit determines whether or not all the results of the test semiconductor device have been deleted after the deletion, and when it is determined that it has not been deleted, the fifth step returns to the fourth step;
In the fifth step, when it is determined that all the results of the test semiconductor device have been deleted, the control unit extracts the test contents of the product semiconductor device and the test execution candidates extracted in the fourth step A sixth step that changes to implement only the item;
A method for testing a semiconductor device, comprising:

（付記７）前記第４ステップにおいて、前記試験装置が、前記試験用半導体装置の結果を、前記不良率が高い順に並べ替えることを特徴とする付記６に記載の半導体装置の試験方法。 (Supplementary note 7) The semiconductor device testing method according to supplementary note 6, wherein in the fourth step, the test apparatus rearranges the results of the test semiconductor device in descending order of the defect rate.

（付記８）複数の試験用半導体装置に対して複数の項目よりなる試験を試験装置が実施する第１ステップと、
制御部が、前記試験の結果を前記複数の半導体装置毎に保存する第２ステップと、
前記複数の試験用半導体装置の中で、一つの前記項目のみで不良となった該試験用半導体装置が存在する場合に、前記制御部が、前記一つの項目を試験実施候補項目として抽出すると共に、該項目で不良となった試験用半導体装置の結果を前記試験の結果から削除する第３ステップと、
前記試験用半導体装置の全ての結果が全て削除されたか否かを前記制御部が判断する第４ステップと、
前記第４ステップにおいて、前記試験用半導体装置の全ての結果が削除されていないと判断された場合に、前記制御部が、不良が発生している前記項目の全ての組み合わせの中から、前記第３ステップの後に残った全ての前記試験用半導体装置の結果を削除可能な組み合わせを抽出する第５ステップと、
前記制御部が、前記第５ステップにおいて抽出された前記組み合わせの中から試験時間が最短になる組み合わせを抽出し、該組み合わせを構成する前記項目を試験実施候補項目とする第６ステップと、
前記第３ステップ及び前記第６ステップにおける前記試験実施候補項目のみを実施するように、前記制御部が製品用半導体装置の試験内容を変更する第７ステップと、
を有することを特徴とする半導体装置の試験方法。 (Supplementary Note 8) A first step in which the test apparatus performs a test consisting of a plurality of items on a plurality of test semiconductor devices;
A second step of storing a result of the test for each of the plurality of semiconductor devices;
The control unit extracts the one item as a test execution candidate item when there is the test semiconductor device that is defective only in the one item among the plurality of test semiconductor devices. , A third step of deleting the result of the test semiconductor device that has failed in the item from the result of the test;
A fourth step in which the control unit determines whether or not all the results of the test semiconductor device have been deleted;
In the fourth step, when it is determined that all the results of the test semiconductor device are not deleted, the control unit selects the first combination from all the combinations of the items in which a defect has occurred. A fifth step of extracting combinations capable of deleting the results of all the test semiconductor devices remaining after the three steps;
A sixth step in which the control unit extracts a combination having the shortest test time from the combinations extracted in the fifth step, and sets the items constituting the combination as test execution candidate items;
A seventh step in which the control unit changes the test content of the product semiconductor device so as to perform only the test execution candidate items in the third step and the sixth step;
A method for testing a semiconductor device, comprising:

図１は、従来例に係る半導体装置の試験方法について示すフローチャートである。FIG. 1 is a flowchart showing a semiconductor device testing method according to a conventional example. 図２は、従来例に係る半導体装置の試験方法を模式的に表す図である。FIG. 2 is a diagram schematically illustrating a semiconductor device testing method according to a conventional example. 図３は、従来例において実施される各試験項目の試験時間の一例を示す図である。FIG. 3 is a diagram illustrating an example of a test time of each test item performed in the conventional example. 図４は、本発明の第１、第２実施形態に係る半導体装置の試験システムの機能ブロック図である。FIG. 4 is a functional block diagram of the semiconductor device test system according to the first and second embodiments of the present invention. 図５は、本発明の第１実施形態に係る半導体装置の試験方法を示すフローチャートである。FIG. 5 is a flowchart showing the semiconductor device testing method according to the first embodiment of the present invention. 図６は、図５に示す各ステップの処理内容を模式的に示した図（その１）である。FIG. 6 is a diagram (part 1) schematically showing the processing content of each step shown in FIG. 図７は、図５に示す各ステップの処理内容を模式的に示した図（その２）である。FIG. 7 is a diagram (part 2) schematically showing the processing content of each step shown in FIG. 図８は、本発明の第２実施形態に係る半導体装置の試験方法を示すフローチャートである。FIG. 8 is a flowchart showing a method for testing a semiconductor device according to the second embodiment of the present invention. 図９は、図８に示す各ステップの処理内容を模式的に示した図（その１）である。FIG. 9 is a diagram (part 1) schematically showing the processing content of each step shown in FIG. 図１０は、図８に示す各ステップの処理内容を模式的に示した図（その２）である。FIG. 10 is a diagram (part 2) schematically showing the processing content of each step shown in FIG. 図１１は、図８のステップＰ２９の具体的な処理を示すフローチャートである。FIG. 11 is a flowchart showing specific processing of step P29 in FIG.

符号の説明Explanation of symbols

１…試験システム、２…ICテスタ、３…ワークステーション、４…バス、５…ホストコンピュータ、６…プログラム編集部、７…データ分析部、８…メモリ、８ａ…測定結果記録部、９…量産ライン、１０…製品用半導体装置、１１…記録媒体。 DESCRIPTION OF SYMBOLS 1 ... Test system, 2 ... IC tester, 3 ... Workstation, 4 ... Bus, 5 ... Host computer, 6 ... Program edit part, 7 ... Data analysis part, 8 ... Memory, 8a ... Measurement result recording part, 9 ... Mass production Lines, 10 ... semiconductor devices for products, 11 ... recording media.

Claims

半導体装置の試験を行う試験装置と、
前記試験装置を制御する制御部とを有し、
前記試験装置が、前記制御部の制御下において、複数の試験用半導体装置に対して複数の項目よりなる試験を実施する第１ステップを行うと共に、
前記制御部が、前記試験の結果を前記複数の試験用半導体装置毎に保存する第２ステップと、
前記試験の結果に基づいて、前記複数の項目のそれぞれの不良率を求める第３ステップと、
前記複数の項目のうち、前記不良率が最も高い項目を試験実施候補項目として抽出し、該不良率が最も高い項目で不良となった前記試験用半導体装置の結果を前記試験の結果から削除する第４ステップと、
前記削除の後、前記試験用半導体装置の全ての結果が削除されたか否かを判断し、削除されていないと判断された場合、前記第４ステップに戻る第５ステップと、
前記第５ステップにおいて、前記試験用半導体装置の全ての結果が削除されたと判断された場合に、製品用半導体装置の試験内容を、前記第４ステップにおいて抽出された試験実施候補項目のみを実施するように変更する第６ステップとを行い、
前記第５ステップにおいて前記第４ステップに戻った場合においては、既に行った第４ステップにおいて抽出された前記項目を除く他の項目の中で前記不良率が最も高い項目を前記試験実施候補項目として抽出し、既に行った第４ステップにおいて削除された前記試験用半導体装置を除く他の前記試験用半導体装置の結果を前記試験の結果から削除することを特徴とする半導体装置の試験システム。 A test apparatus for testing a semiconductor device;
A control unit for controlling the test apparatus,
The test apparatus performs a first step of performing a test consisting of a plurality of items on a plurality of test semiconductor devices under the control of the control unit,
A second step in which the control unit stores the result of the test for each of the plurality of test semiconductor devices;
A third step of determining a defect rate of each of the plurality of items based on the result of the test;
Among the plurality of items, wherein the defect rate to extract the highest scores as test execution candidate items, deleting the results of the defect rate becomes defective with the highest scores the test semiconductor device from the results of the test The fourth step;
After the deletion, it is determined whether or not all the results of the test semiconductor device have been deleted. If it is determined that the test semiconductor device has not been deleted, a fifth step returns to the fourth step;
In the fifth step, when it is determined that all the results of the test semiconductor device have been deleted, only the test candidate items extracted in the fourth step are executed as the test contents of the product semiconductor device. There row and a sixth step of changing as,
When returning to the fourth step in the fifth step, the item having the highest defect rate among the other items excluding the item extracted in the fourth step that has already been performed is set as the test execution candidate item. A test system for a semiconductor device, wherein a result of the test semiconductor device other than the test semiconductor device that has been extracted and deleted in the fourth step that has already been extracted is deleted from the test result .

半導体装置の試験を行う試験装置と、
前記試験装置を制御する制御部とを有し、
前記試験装置が、前記制御部の制御下において、複数の試験用半導体装置に対して複数の項目よりなる試験を実施する第１ステップを行うと共に、
前記制御部が、前記試験の結果を前記複数の半導体装置毎に保存する第２ステップと、
前記複数の試験用半導体装置の中で、一つの前記項目のみで不良となった該試験用半導体装置が存在する場合に、前記一つの項目を試験実施候補項目として抽出すると共に、該項目で不良となった試験用半導体装置の結果を前記試験の結果から削除する第３ステップと、
前記試験用半導体装置の全ての結果が全て削除されたか否かを判断する第４ステップと、
前記第４ステップにおいて、前記試験用半導体装置の全ての結果が削除されていないと判断された場合に、不良が発生している前記項目の全ての組み合わせの中から、前記第３ステップの後に残った全ての前記試験用半導体装置の結果を削除可能な組み合わせを抽出する第５ステップと、
前記第５ステップにおいて抽出された前記組み合わせの中から試験時間が最短になる組み合わせを抽出し、該組み合わせを構成する前記項目を試験実施候補項目とする第６ステップと、
前記第３ステップ及び前記第６ステップにおける前記試験実施候補項目のみを実施するように、製品用半導体装置の試験内容を変更する第７ステップとを行うことを特徴とする半導体装置の試験システム。 A test apparatus for testing a semiconductor device;
A control unit for controlling the test apparatus,
The test apparatus performs a first step of performing a test consisting of a plurality of items on a plurality of test semiconductor devices under the control of the control unit,
A second step in which the control unit stores the result of the test for each of the plurality of semiconductor devices;
When there is a test semiconductor device that becomes defective only in one of the plurality of test semiconductor devices, the one item is extracted as a test execution candidate item, and the item is defective. A third step of deleting the test semiconductor device result from the test result;
A fourth step of determining whether or not all results of the test semiconductor device have been deleted;
In the fourth step, when it is determined that all the results of the test semiconductor device have not been deleted, the remaining after the third step out of all combinations of the items in which defects have occurred. A fifth step of extracting combinations that can delete the results of all the test semiconductor devices;
A sixth step of extracting a combination having the shortest test time from the combinations extracted in the fifth step, and setting the items constituting the combination as test execution candidate items;
And a seventh step of changing a test content of the product semiconductor device so as to perform only the test execution candidate items in the third step and the sixth step.

複数の試験用半導体装置に対して複数の項目よりなる試験を試験装置が実施する第１ステップと、
制御部が、前記試験の結果を前記複数の試験用半導体装置毎に保存する第２ステップと、
前記試験の結果に基づいて、前記制御部が、前記複数の項目のそれぞれの不良率を求める第３ステップと、
前記制御部が、前記複数の項目のうち、前記不良率が最も高い項目を試験実施候補項目として抽出し、該不良率が最も高い項目で不良となった前記試験用半導体装置の結果を前記試験の結果から削除する第４ステップと、
前記制御部が、前記削除の後、前記試験用半導体装置の全ての結果が削除されたか否かを判断し、削除されていないと判断された場合、前記第４ステップに戻る第５ステップと、
前記第５ステップにおいて、前記試験用半導体装置の全ての結果が削除されたと判断された場合に、前記制御部が、製品用半導体装置の試験内容を、前記第４ステップにおいて抽出された試験実施候補項目のみを実施するように変更する第６ステップとを有し、
前記第５ステップにおいて前記第４ステップに戻った場合においては、前記制御部が、既に行った第４ステップにおいて抽出された前記項目を除く他の項目の中で前記不良率が最も高い項目を前記試験実施候補項目として抽出し、既に行った第４ステップにおいて削除された前記試験用半導体装置を除く他の前記試験用半導体装置の結果を前記試験の結果から削除することを特徴とする半導体装置の試験方法。 A first step in which the test apparatus performs a test consisting of a plurality of items on a plurality of test semiconductor devices;
A second step of storing a result of the test for each of the plurality of test semiconductor devices;
Based on the result of the test, the control unit obtains a defect rate for each of the plurality of items, and a third step;
The control section from among the plurality of items, wherein the defect rate to extract the highest scores as test execution candidate items, the test results of the defect rate is the test for a semiconductor device becomes defective the highest scores A fourth step to remove from the results of
The control unit determines whether or not all the results of the test semiconductor device have been deleted after the deletion, and when it is determined that it has not been deleted, the fifth step returns to the fourth step;
In the fifth step, when it is determined that all the results of the test semiconductor device have been deleted, the control unit extracts the test contents of the product semiconductor device and the test execution candidates extracted in the fourth step and a sixth step of changing only to implement item,
In the case of returning to the fourth step in the fifth step, the control unit selects the item having the highest defect rate among the other items excluding the item extracted in the fourth step that has already been performed. A semiconductor device characterized in that the result of the test semiconductor device other than the test semiconductor device that has been extracted as a test execution candidate item and deleted in the fourth step that has already been performed is deleted from the test result . Test method.

前記第４ステップにおいて、前記試験装置が、前記試験用半導体装置の結果を、前記不良率が高い順に並べ替えることを特徴とする請求項３に記載の半導体装置の試験方法。 4. The semiconductor device testing method according to claim 3, wherein in the fourth step, the test apparatus rearranges the results of the test semiconductor devices in descending order of the defect rate.

複数の試験用半導体装置に対して複数の項目よりなる試験を試験装置が実施する第１ステップと、
制御部が、前記試験の結果を前記複数の半導体装置毎に保存する第２ステップと、
前記複数の試験用半導体装置の中で、一つの前記項目のみで不良となった該試験用半導体装置が存在する場合に、前記制御部が、前記一つの項目を試験実施候補項目として抽出すると共に、該項目で不良となった試験用半導体装置の結果を前記試験の結果から削除する第３ステップと、
前記試験用半導体装置の全ての結果が全て削除されたか否かを前記制御部が判断する第４ステップと、
前記第４ステップにおいて、前記試験用半導体装置の全ての結果が削除されていないと判断された場合に、前記制御部が、不良が発生している前記項目の全ての組み合わせの中から、前記第３ステップの後に残った全ての前記試験用半導体装置の結果を削除可能な組み合わせを抽出する第５ステップと、
前記制御部が、前記第５ステップにおいて抽出された前記組み合わせの中から試験時間が最短になる組み合わせを抽出し、該組み合わせを構成する前記項目を試験実施候補項目とする第６ステップと、
前記第３ステップ及び前記第６ステップにおける前記試験実施候補項目のみを実施するように、前記制御部が製品用半導体装置の試験内容を変更する第７ステップと、
を有することを特徴とする半導体装置の試験方法。 A first step in which the test apparatus performs a test consisting of a plurality of items on a plurality of test semiconductor devices;
A second step of storing a result of the test for each of the plurality of semiconductor devices;
The control unit extracts the one item as a test execution candidate item when there is the test semiconductor device that is defective only in the one item among the plurality of test semiconductor devices. , A third step of deleting the result of the test semiconductor device that has failed in the item from the result of the test;
A fourth step in which the control unit determines whether or not all the results of the test semiconductor device have been deleted;
In the fourth step, when it is determined that all the results of the test semiconductor device are not deleted, the control unit selects the first combination from all the combinations of the items in which a defect has occurred. A fifth step of extracting combinations capable of deleting the results of all the test semiconductor devices remaining after the three steps;
A sixth step in which the control unit extracts a combination having the shortest test time from the combinations extracted in the fifth step, and sets the items constituting the combination as test execution candidate items;
A seventh step in which the control unit changes the test content of the product semiconductor device so as to perform only the test execution candidate items in the third step and the sixth step;
A method for testing a semiconductor device, comprising: