JP5137787B2 - データ送受信装置 - Google Patents
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Description
<A−1.ネットワークシステムの構成>
図1は、本発明の実施の形態1に係るデータ送受信装置を備えた高速PLCネットワークシステムの構成を概略的に示す図である。なお、以下においては、データ送受信装置を端末と呼称する。
次に、図1を用いて高速PLCネットワーク内での管理端末1の動作を中心として、当該ネットワークシステムの概略動作について説明する。なお、実施の形態1では、MAC方式として、従来技術として説明したHiSWANa規格で採用されたTDMA方式を採用した場合を例に説明する。
管理端末1は、最初にネットワーク全体の時刻同期を管理するために同期情報としてビーコン信号(BCH:Broadcast CHannel)を予め定められた周期で同報通信する。BCH送信後、管理端末1は高速PLCネットワーク内の各端末のデータ受信およびデータ送信のタイミング情報(FCH:Frame CHannel)を同報通信する。FCH送信後、前フレームで各クライアント端末より出力されるRCH(Random access CHannel)を受信した場合、RCHの送信クライアント端末に対して正常受信したことを通知するACH(Access feedback CHannel)を出力する。
次に、クライアント端末の動作について説明する。クライアント端末は、管理端末1より出力されるBCHを受信すると、そのBCHに基づいてクライアント端末内の基準時刻を同期させる。
<A−3−1.データ送受信装置の構成>
次に、図2〜図5を用いて高速PLC端末の構成を説明する。
図2は本発明に係るデータ送受信装置を高速PLC端末に適用した場合のデータ送受信装置10の構成を示すブロック図である。
図3は、図2に示したデータ送受信装置10内のPLCモデム回路15の構成を示すブロック図である。
図3に示すようにPLCモデム回路15は、ブリッジインターフェイス回路13より入力端子30を介して入力されるEthernetデータを連結してPLC用MACフレームデータを生成するPLC送信制御回路40と、電灯線9(図1)を介して受信したPLC用MACフレームデータからEthernetフレームデータを分離して出力端子31を介してブリッジインターフェイス回路13に出力するPLC受信制御回路50とを備えている。また、PLC送信制御回路40は、PLC送信用メモリ16との間で、送信用のMACフレームデータの授受を行い、PLC受信制御回路50は、受信用メモリ17との間で、MACフレームデータの授受を行う。
図4は、図3に示したPLC送信制御回路40の構成を示すブロック図である。
図4に示すようにPLC送信制御回路40は、MACフレーム生成回路401、PLC送信タイミング生成回路402、MACフレーム連結制御回路403、暗号化回路404、MACヘッダ生成回路405、MACヘッダ付加回路406、PLC送信用メモリ制御回路407、セレクタ408およびFCS付加回路409を備えている。
図5は、図3に示したPLC受信制御回路50の構成を示すブロック図である。
図5に示すようにPLC受信制御回路50は、MACヘッダ解析回路501、FCSチェック回路502、PLC受信タイミング生成回路503、暗号復号回路504、PLC制御フレーム分離回路505、MACフレーム分離回路506およびPLC受信用メモリ制御回路507を備えている。
管理端末1では、背景技術でも述べたように、周期的にBCH、FCHなどを出力してPLCネットワークを管理する。
<A−5−1.従来的方法>
まず、図9を用いて、従来のMACフレームの構成方法の概要について説明する。なお、実施の形態1ではMACフレームの構成要素である入力データにEthernetフレームを使用しているが、これに限るものではなく、同様の構成で長さ情報を持つフレームであれば本発明のデータ送受信装置は適用できる。
次に、図11を用いて実施の形態1におけるMACフレームの構成方法の概要について説明する。
次に、実施の形態1におけるMACフレームの構成手順(MACフレーム送信側)について、図13に示すフローチャートを用いて説明する。
次に、MACフレームからEthernetフレームを抽出する手順(MACフレーム受信側)について、図14に示すフローチャートを用いて説明する。
FCSはMACフレーム1つに対して、MACフレームの最後尾に1つ付加されており、FCSで誤りが検出されなかった場合は抽出したすべてのEthernetフレームに誤りがないものと判断し、データ受信正常時の処理を行う(ステップS111)。
以上に説明したように、実施の形態1のデータ送受信装置によれば、MACフレームを生成する際、MACヘッダにEthernetフレーム等の入力データの連結数を設定した後でも、MACフレーム内に利用可能な伝送帯域が残存している場合は、入力データの入力状況に応じて入力データを追加して連結することが可能であり、伝送帯域を効率的に利用することができるとともに、データの不必要な滞留を抑制する効果が得られる。
<B−1.発明に係るMACフレームの構成>
以下、本発明に係る実施の形態2のデータ送受信装置におけるMACフレームの構成について説明する。なお、データ送受信装置の構成は図2に示したデータ送受信装置10を前提とする。
図15を用いて実施の形態2におけるMACフレームの構成方法について説明する。
図15に示すMACフレームも、従来のMACフレームと同様にMACヘッダM100が先頭に付加され、その後ろからEthernetフレームが順次連結される構成となっている。
次に、受信側となるデータ送受信装置10において、MACフレームから連結されているEthernetフレームを分離する方法について説明する。
FCSはMACフレーム1つに対して、MACフレームの最後尾に1つ付加されており、FCSで誤りが検出されなかった場合は抽出したすべてのEthernetフレームに誤りがないものと判断し、データ受信正常時の処理を行う(ステップS209)。
以上に説明したように、実施の形態2のデータ送受信装置によれば、MACフレームを生成する際、MACヘッダにEthernetフレーム等の入力データの連結数を設定した後でも、MACフレーム内に利用可能な伝送帯域が残存している場合は、入力データの入力状況に応じて入力データを追加して連結することが可能であり、伝送帯域を効率的に利用することができるとともに、データの不必要な滞留を抑制する効果が得られる。
以上説明した実施の形態1および2においては、本発明の適用例として高速PLC端末に適用する場合について説明したが、本発明の適用はこれに限るものではなく、無線LAN、あるいはUWB(Ultra Wideband)、あるいはTDMA方式に関わらずほかの伝送方式を採用するものについても適用が可能である。
Claims (7)
- 通信ネットワークを構成するデータ送受信装置であって、
前記データ送受信装置は、
宛先が同じ入力データを連結して、前記通信ネットワークで使用されるMAC(Media Access Control)フレームを生成する送信制御回路を備え、
前記送信制御回路は、
前記入力データの連結数を決定するMACフレーム連結制御回路と、
前記連結数に基づいて前記入力データを連結してMACフレームデータを生成するMACフレーム生成回路と、
前記連結数の情報を含むようにMACヘッダを生成するMACヘッダ生成回路と、を有し、前記MACフレームデータおよび前記MACヘッダを含むように前記MACフレームを生成し、
前記MACフレーム連結制御回路は、
前記MACフレーム生成回路が前記連結数に基づいて前記入力データを連結して前記MACフレームデータを生成した後、前記連結数を越えて前記入力データを追加連結することが予め許可されている場合に、前記MACフレーム内に前記入力データを追加連結可能な空き領域の有無を検出し、追加連結可能な前記空き領域がある場合には、前記MACフレーム生成回路を制御して前記入力データを追加連結した前記MACフレームデータを再生成させ、前記MACヘッダ生成回路を制御して追加連結された前記入力データの存在を示す追加連結フラグを含めるように前記MACヘッダを再生成させることを特徴とする、データ送受信装置。 - 前記MACヘッダ生成回路は、
前記MACフレーム生成回路が前記入力データを追加連結する場合には、追加連結された前記入力データの存在を示す追加連結フラグを含めるように前記MACヘッダを再生成するとともに、
追加連結された前記入力データのうち、最後尾の入力データの後に、連結の終端を示す連結終端フラグをさらに付加する、請求項1記載のデータ送受信装置。 - 前記MACヘッダ生成回路は、
前記MACフレーム生成回路が前記入力データを追加連結する場合には、前記MACフレーム生成回路が前記入力データを追加連結するごとに、前記追加連結フラグを付加する、請求項1記載のデータ送受信装置。 - 前記送信制御回路は、
前記MACフレームの最後尾に誤り検出のためのFCS(Frame Check Sequence)を付加するFCS付加回路を有する、請求項2または請求項3記載のデータ送受信装置。
- 前記データ送受信装置は、
前記通信ネットワークを介して受信した前記MACフレームから、前記入力データを分離する受信制御回路を備え、
前記受信制御回路は、
前記MACヘッダに付加されている前記連結数の情報の抽出および前記追加連結フラグの有無を確認するMACヘッダ解析回路と、
抽出した前記連結数に基づいて、前記MACフレームから前記連結数分の前記入力データを抽出するMACフレーム分離回路と、を有し、
前記MACフレーム分離回路は、
前記MACヘッダに前記追加連結フラグが含まれる場合、前記連結数分の前記入力データを抽出した後、前記連結終端フラグを検出するまで、追加連結された前記入力データの抽出を繰り返す、請求項2記載のデータ送受信装置。 - 前記データ送受信装置は、
前記通信ネットワークを介して受信した前記MACフレームから、前記入力データを分離する受信制御回路を備え、
前記受信制御回路は、
前記MACヘッダに付加されている前記連結数の情報を抽出するMACヘッダ解析回路と、
抽出した前記連結数に基づいて、前記MACフレームから前記連結数分の前記入力データを抽出するMACフレーム分離回路と、を有し、
前記MACフレーム分離回路は、
前記連結数分の前記入力データを抽出した後、前記連結終端フラグを検出した場合は、追加連結された前記入力データの抽出を、前記連結終端フラグが検出されなくなるまで繰り返す、請求項3記載のデータ送受信装置。 - 前記受信制御回路は、
前記MACフレームの最後尾に誤り検出のため付加されたFCS(Frame Check Sequence)を検出するFCSチェック回路を有する、請求項5または請求項6記載のデータ送受信装置。
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