JP5127689B2 - MIMO transmitting apparatus, receiving apparatus and system - Google Patents

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Description

本発明は、デジタル信号の無線伝送技術に係り、特に、畳み込み符号化などの生成多項式を用いた符号化により生成した信号を、複数の送信アンテナから送信し、複数の受信アンテナにて受信するＭＩＭＯ（Ｍｕｌｔｉｐｌｅ Ｉｎｐｕｔ Ｍｕｌｔｉｐｌｅ Ｏｕｔｐｕｔ）−ＯＦＤＭ信号伝送技術に関するものである。   The present invention relates to digital signal radio transmission technology, and in particular, MIMO that transmits signals generated by encoding using a generating polynomial such as convolutional encoding from a plurality of transmitting antennas and is received by a plurality of receiving antennas. (Multiple Input Multiple Output)-It relates to an OFDM signal transmission technique.

従来、取材現場などから放送スタジオまたは中継局まで、ニュース映像やイベントの実況映像などの番組素材を伝送するシステムとして、無線により番組素材の映像信号を伝送する映像無線伝送システムが知られている。この映像無線伝送システムに用いられる装置のうち代表的なものには、ＦＰＵ（Ｆｉｅｌｄ Ｐｉｃｋ−ｕｐ Ｕｎｉｔ）装置、ワイヤレスカメラなどがある。その中でも、ワイヤレスカメラによってハイビジョンテレビ信号を低遅延かつ高い回線信頼性で無線伝送することを目的とした新しい映像無線伝送システムの開発が注目されている。この新たな映像無線伝送システムでは、複数の送受信アンテナを用いて同一周波数上で複数のＯＦＤＭ信号の伝送を行うＭＩＭＯ−ＯＦＤＭ伝送方式を用いることが検討されている。   2. Description of the Related Art Conventionally, as a system for transmitting program material such as news video and live video of an event from an interview site or the like to a broadcast studio or a relay station, a video wireless transmission system that transmits a video signal of the program material wirelessly is known. Typical devices used in this video wireless transmission system include an FPU (Field Pick-up Unit) device and a wireless camera. Among them, the development of a new video wireless transmission system aimed at wireless transmission of high-definition television signals with low delay and high line reliability by a wireless camera is attracting attention. In this new video wireless transmission system, it is considered to use a MIMO-OFDM transmission system in which a plurality of OFDM signals are transmitted on the same frequency using a plurality of transmission / reception antennas.

ＭＩＭＯ−ＯＦＤＭ伝送方式は、同一周波数上に複数のＯＦＤＭ信号を送信することにより、空間分割多重伝送を実現するものである（例えば、特許文献１，２を参照）。これにより、伝送速度を送信アンテナの倍数分（ただし、受信アンテナは、送信アンテナの同数以上が必要である。）に拡大することができ、伝送品質を向上させ、また受信アンテナ数を増やすことで受信ダイバーシティ効果による所用Ｃ／Ｎを低下させることができる。   The MIMO-OFDM transmission system realizes space division multiplex transmission by transmitting a plurality of OFDM signals on the same frequency (see, for example, Patent Documents 1 and 2). As a result, the transmission speed can be expanded to a multiple of the transmission antenna (however, the reception antennas must be equal to or more than the number of transmission antennas), transmission quality can be improved, and the number of reception antennas can be increased. The required C / N due to the reception diversity effect can be reduced.

このようなＭＩＭＯ−ＯＦＤＭ伝送方式を用いたワイヤレスカメラの開発では、映像信号を途切れることなく伝送することが特に重要になっている。このため、復調方式には、同一周波数上で混信してＭＩＭＯ−ＯＦＤＭ伝送される複数のＯＦＤＭ信号を高い精度で分離するための信号分離方式が必要になる。そこで、ミリ波モバイルカメラに用いる復調方式として、復調結果から誤差距離を算出し、その誤差距離から尤度（メトリック）を生成して軟判定ビタビ復号を行う軟判定復調方式が検討されてきた（本出願と同一の出願人によりされた、本出願時に未公開の特許出願（特願２００７−１９２１２６号公報）を参照）。   In developing a wireless camera using such a MIMO-OFDM transmission system, it is particularly important to transmit a video signal without interruption. For this reason, the demodulation method requires a signal separation method for separating a plurality of OFDM signals that are mixed on the same frequency and transmitted by MIMO-OFDM with high accuracy. Therefore, as a demodulation method used for a millimeter-wave mobile camera, a soft decision demodulation method has been studied in which an error distance is calculated from a demodulation result, a likelihood (metric) is generated from the error distance, and soft decision Viterbi decoding is performed ( An unpublished patent application filed by the same applicant as the present application (see Japanese Patent Application No. 2007-192126).

ここで、ビタビ復号を行う復調方式を用いる場合は、連続的に発生する誤り（以下、バースト誤りという。）などの影響を避けるため、伝送データをビット、周波数軸方向および時間軸方向に分散させて伝送するインタリーブ技術が一般的に用いられている（非特許文献１を参照）。ビットインタリーブとは、伝送データをビット単位に入れ替え、キャリアの誤りを分散させるものである。ＭＩＭＯ受信装置は、この逆手順で、受信したデータをビット単位に入れ替えることにより復調する。また、周波数インタリーブとは、伝送データを周波数軸方向にキャリア単位に入れ替え、データを分散させるものである。ＭＩＭＯ受信装置は、逆手順で、受信したデータをキャリア単位に入れ替えることにより復調する。また、時間インタリーブとは、伝送データを時間軸方向にキャリア単位に入れ替え、データを分散させるものである。ＭＩＭＯ受信装置は、この逆手順で、受信したデータをキャリア単位に入れ替えることにより復調する。これらのインタリーブ技術を用いることにより、伝搬路にて劣化した信号に対し、バースト的な誤りをランダム誤りにすることができ、誤り訂正の精度を向上させることができる。   Here, when using a demodulation method that performs Viterbi decoding, in order to avoid the influence of continuously occurring errors (hereinafter referred to as burst errors), the transmission data is distributed in the bits, frequency axis direction and time axis direction. In general, an interleaving technique for transmission is used (see Non-Patent Document 1). Bit interleaving replaces transmission data in bit units and distributes carrier errors. In this reverse procedure, the MIMO receiver demodulates the received data by replacing the received data in bit units. The frequency interleaving is a method in which transmission data is exchanged in units of carriers in the frequency axis direction and the data is distributed. The MIMO receiver demodulates the received data by replacing the received data in units of carriers in the reverse procedure. The time interleaving is a method in which transmission data is exchanged in units of carriers in the time axis direction and data is distributed. In this reverse procedure, the MIMO receiver demodulates the received data by replacing the received data in units of carriers. By using these interleaving techniques, a burst-like error can be made a random error with respect to a signal deteriorated in the propagation path, and the accuracy of error correction can be improved.

特開２００６−３４５５００号公報JP 2006-345500 A 特開２００５−１２４１２５号公報JP 2005-124125 A 電波産業会（Ａｓｓｏｃｉａｔｉｏｎ ｏｆ Ｒａｄｉｏ Ｉｎｄｕｓｔｒｉｅｓ ａｎｄ Ｂｕｓｉｎｅｓｓｅｓ）、ＡＲＩＢ ＳＴＤ−Ｂ４３、「テレビジョン放送番組素材伝送用可搬形ミリ波帯デジタル無線伝送システム標準規格」Association of Radio Industries and Businesses, ARIB STD-B43, “Portable Millimeter-Wave Digital Wireless Transmission System Standard for Television Broadcast Program Material Transmission”

従来、ＭＩＭＯ送信装置は、畳み込み符号化などの生成多項式により構成される符号化を施した信号を複数の送信系統に分配し、送信系統毎に、前述のビットインタリーブ、周波数インタリーブおよび時間インタリーブの各処理を送信系統間で同一の並び替えパターンに従って行い、送信系統毎に設けられた送信アンテナから信号を送信する。このようなインタリーブ技術を用いることにより、誤り訂正の精度を向上させていた。ここで、並び替えパターンとは、ビットインタリーブ、周波数インタリーブまたは時間インタリーブによりビット方向、周波数軸方向または時間軸方向に伝送データを分散させる場合に、その分散のさせ方の仕組みをいう。   Conventionally, a MIMO transmission apparatus distributes a signal subjected to encoding constituted by a generating polynomial such as convolutional encoding to a plurality of transmission systems, and each of the bit interleaving, frequency interleaving, and time interleaving described above for each transmission system. Processing is performed according to the same rearrangement pattern between the transmission systems, and a signal is transmitted from the transmission antenna provided for each transmission system. By using such an interleaving technique, the accuracy of error correction has been improved. Here, the rearrangement pattern refers to a mechanism for distributing transmission data when the transmission data is distributed in the bit direction, frequency axis direction, or time axis direction by bit interleaving, frequency interleaving, or time interleaving.

しかしながら、ＭＩＭＯ送信装置とＭＩＭＯ受信装置とにより構成される通信システムにおいて、例えば、互いに相間の高い伝搬路で信号が伝送される見通し環境の下では、伝送された信号が遮蔽されるなどにより、全ての送信系統に対して同時にバースト誤りが発生することがある。この場合、インタリーブの各処理によって、同じ送信系統内の信号に対しては、バースト的な誤りを分散させることは可能である。しかし、送信系統間の信号に着目すると、インタリーブの各処理は送信系統間で同じ並び替えパターンにより行われていることから、インタリーブ前の信号としては同じタイミングの信号に対して誤りが発生していることとなり、インタリーブの各処理によるバースト誤りの分散の効果が限定されてしまう。つまり、バースト誤りに対して、同じ送信系統内ではその誤りを分散させることはできるが、送信系統間ではインタリーブ前の同じタイミングの信号に誤りが発生することになるから、その誤りを分散させることができない。   However, in a communication system composed of a MIMO transmission apparatus and a MIMO reception apparatus, for example, in a line-of-sight environment where signals are transmitted on high propagation paths between each other, the transmitted signals are all blocked, etc. Burst errors may occur at the same time for the transmission systems. In this case, burst-like errors can be distributed to signals within the same transmission system by each interleaving process. However, paying attention to signals between transmission systems, each process of interleaving is performed by the same rearrangement pattern between transmission systems, so an error occurs with respect to a signal at the same timing as the signal before interleaving. Therefore, the effect of dispersion of burst errors by each interleaving process is limited. In other words, burst errors can be distributed within the same transmission system, but errors will occur in signals at the same timing before interleaving between transmission systems. I can't.

そこで、本発明は前記課題を解決するためになされたものであり、その目的は、生成多項式を用いた符号化により複数の系列の信号が生成され、ＭＩＭＯ−ＯＦＤＭ伝送方式によりＯＦＤＭ信号が伝送されるシステムにおいて、バースト誤りを効果的に分散させ、誤り訂正復号による誤り訂正の効果を一層充分に得ることが可能なＭＩＭＯ送信装置、受信装置およびシステムを提供することにある。   Accordingly, the present invention has been made to solve the above-described problems, and an object of the present invention is to generate a plurality of sequences of signals by encoding using a generator polynomial, and to transmit the OFDM signals by the MIMO-OFDM transmission method. It is an object of the present invention to provide a MIMO transmission apparatus, a reception apparatus, and a system that can effectively disperse burst errors and obtain a sufficient effect of error correction by error correction decoding.

前記課題を解決するため、本発明によるＭＩＭＯ送信装置は、生成多項式を用いた符号化により複数の送信系統の信号を生成し、前記複数の送信系統の信号のそれぞれに、所定の並び替えパターンに従ったインタリーブ処理を行い、前記複数の送信系統に対応したそれぞれの送信アンテナからＯＦＤＭ信号を送信するＭＩＭＯ送信装置において、前記送信系統毎にインタリーブ部を備え、前記各インタリーブ部が、前記送信系統の信号に対し、他の送信系統のインタリーブ部とは異なる並び替えパターンに従ったインタリーブ処理を行うために、前記送信系統の信号に対し、他の送信系統とは異なる大きさのビット単位の遅延を施し、他の送信系統とは異なるビット位置に並び替えるためのビットインタリーブ処理を行うビットインタリーブ部と、前記ビットインタリーブ部によりビットインタリーブ処理が行われた送信系統の信号に対し、所定の生成多項式に所定の初期値を与えて他の送信系統とは異なる擬似ランダム系列の信号を生成し、前記擬似ランダム系列の信号を用いて、他の送信系統とは異なるデータキャリアのキャリア位置に並び替えるための周波数インタリーブ処理を行う周波数インタリーブ部と、前記周波数インタリーブ部により周波数インタリーブ処理が行われた送信系統の信号に対し、他の送信系統とは異なる大きさの時間遅延を施し、他の送信系統とは異なる位置に並び替えるための時間インタリーブ処理を行う時間インタリーブ部とを備え、前記ビットインタリーブ部が、前記送信系統のシリアルのビットストリーム信号をパラレルの複数のビットストリーム信号に変換し、前記複数のビットストリーム信号のそれぞれに所定ビット単位の遅延を施す第１ビットインタリーブ部と、他の前記送信系統のシリアルのビットストリーム信号をパラレルの複数のビットストリーム信号に変換し、前記複数のビットストリーム信号を前記ビットストリーム信号単位に切り替え、前記切り替えた複数のビットストリーム信号のそれぞれに前記第１ビットインタリーブ部と同じ所定ビット単位の遅延を施す第２ビットインタリーブ部と、を備えることを特徴とする。 In order to solve the above problems, a MIMO transmission apparatus according to the present invention generates a plurality of transmission system signals by encoding using a generator polynomial, and applies a predetermined rearrangement pattern to each of the plurality of transmission system signals. In a MIMO transmission apparatus that performs interleaving processing according to the above and transmits an OFDM signal from each transmission antenna corresponding to the plurality of transmission systems, each transmission system includes an interleaving unit, and each interleaving unit includes In order to perform interleaving processing according to a rearrangement pattern different from that of the interleave unit of the other transmission system for the signal, a bit unit delay having a magnitude different from that of the other transmission system is applied to the signal of the transmission system. Bit interleaving that performs bit interleaving to rearrange the bit positions different from those of other transmission systems And generating a pseudo random sequence signal different from other transmission systems by giving a predetermined initial value to a predetermined generation polynomial for the signal of the transmission system subjected to bit interleaving processing by the bit interleaving unit, A frequency interleaving unit for performing frequency interleaving processing for rearranging to a carrier position of a data carrier different from other transmission systems using a pseudo random sequence signal, and a transmission system for which frequency interleaving processing has been performed by the frequency interleaving unit A time interleaving unit that performs a time interleaving process for performing a time interleaving process for performing a time delay of a magnitude different from that of the other transmission system and rearranging the signal to a position different from that of the other transmission system, and the bit interleaving unit includes: The transmission system serial bit stream signal is converted into a plurality of parallel bit streams. A first bit interleaving unit for converting each of the plurality of bit stream signals into a predetermined bit unit, and converting the serial bit stream signal of the other transmission system into a plurality of parallel bit stream signals. A second bit interleaving unit that converts the plurality of bit stream signals into the bit stream signal unit, and applies a delay of the same predetermined bit unit as the first bit interleaving unit to each of the switched bit stream signals; It is characterized by providing .

また、本発明によるＭＩＭＯ送信装置は、前記ビットインタリーブ部が、前記送信系統のシリアルのビットストリーム信号をパラレルの複数のビットストリーム信号に変換し、前記複数のビットストリーム信号のそれぞれに所定ビット単位の遅延を施す第１ビットインタリーブ部と、他の前記送信系統のシリアルのビットストリーム信号をパラレルの複数のビットストリーム信号に変換し、前記パラレルに変換する順序を逆にした複数のビットストリーム信号に対して前記第１ビットインタリーブ部と同じ所定ビット単位の遅延が施されるように、前記複数のビットストリーム信号のそれぞれに遅延を施す第２ビットインタリーブ部と、を備えることを特徴とする。 In the MIMO transmission apparatus according to the present invention, the bit interleaving unit converts the serial bit stream signal of the transmission system into a plurality of parallel bit stream signals, and each of the plurality of bit stream signals has a predetermined bit unit. A first bit interleaving unit that applies a delay, and a plurality of bit stream signals in which the serial bit stream signal of the other transmission system is converted into a plurality of parallel bit stream signals and the order of conversion to the parallel is reversed. And a second bit interleaving unit that delays each of the plurality of bit stream signals so that the same bit unit delay as the first bit interleaving unit is performed .

また、本発明によるＭＩＭＯ送信装置は、前記周波数インタリーブ部が、前記ビットインタリーブ部によりビットインタリーブ処理が行われた送信系統の信号を各キャリアに割り当てたときのキャリア数分のデータキャリアに対し、所定の生成多項式及び所定の初期値を用いてキャリア位置を求め、前記キャリア位置に並び替える第１周波数インタリーブ部と、前記ビットインタリーブ部によりビットインタリーブ処理が行われた他の送信系統の信号を各キャリアに割り当てたときのキャリア数分のデータキャリアに対し、前記所定の生成多項式とは異なる生成多項式、または前記所定の初期値とは異なる初期値を用いてキャリア位置を求め、前記キャリア位置に並び替える第２周波数インタリーブ部と、を備えることを特徴とする。 Further, the MIMO transmission apparatus according to the present invention is configured such that the frequency interleaving unit has a predetermined number of data carriers corresponding to the number of carriers when a signal of a transmission system subjected to bit interleaving processing by the bit interleaving unit is assigned to each carrier. A first frequency interleave unit that obtains a carrier position using the generator polynomial and a predetermined initial value, and rearranges the carrier position into the carrier position, and a signal of another transmission system that has undergone bit interleave processing by the bit interleave unit. The carrier position is obtained using the generator polynomial different from the predetermined generator polynomial or the initial value different from the predetermined initial value, and rearranged to the carrier position for the data carriers corresponding to the number of carriers assigned to And a second frequency interleaving unit .

また、本発明によるＭＩＭＯ送信装置は、前記時間インタリーブ部が、前記周波数インタリーブ部により周波数インタリーブ処理が行われた送信系統の信号における所定キャリア数分のデータキャリアのそれぞれに対し、所定シンボルの時間遅延を施す第１時間インタリーブ部と、前記周波数インタリーブ部により周波数インタリーブ処理が行われた他の送信系統の信号における所定キャリア数分のデータキャリアを前記データキャリア単位に切り替え、前記切り替えたデータキャリアのそれぞれに対し、前記第１時間インタリーブ部と同じ所定シンボルの時間遅延を施す第２時間インタリーブ処理部と、を備えることを特徴とする。 Further, in the MIMO transmission apparatus according to the present invention, the time interleaving unit performs a time delay of a predetermined symbol for each of data carriers for a predetermined number of carriers in a transmission system signal subjected to frequency interleaving processing by the frequency interleaving unit. A first time interleaving unit that performs the processing, and switches data carriers for a predetermined number of carriers in signals of other transmission systems subjected to frequency interleaving processing by the frequency interleaving unit to the data carrier unit, and each of the switched data carriers On the other hand, a second time interleaving processing unit that applies a time delay of the same predetermined symbol as the first time interleaving unit is provided .

また、本発明によるＭＩＭＯ受信装置は、前記ＭＩＭＯ送信装置の複数の送信系統に対応したそれぞれの送信アンテナから送信されたＯＦＤＭ信号を受信するＭＩＭＯ受信装置であって、受信した前記ＯＦＤＭ信号を前記送信系統毎の信号に復調する復調部と、前記復調部により復調された送信系統毎の信号に対し、それぞれデインタリーブ処理を行う前記送信系統毎のデインタリーブ部と、前記各デインタリーブ部によりデインタリーブされた送信系統毎の信号に対し、前記符号化に対応した復号を行う復号部と、を備え、前記各デインタリーブ部が、前記送信系統毎に異なる並び替えパターンに従ったインタリーブ処理に対応して、前記インタリーブ処理を行う前の送信系統の信号に戻すための、前記他の送信系統とは異なる並び替えパターンに従ったデインタリーブ処理を行うために、前記復調された送信系統の信号に対し、前記時間インタリーブ部による時間インタリーブ処理前の元の位置に並び替えるための時間デインタリーブ処理を行う時間デインタリーブ部と、前記時間デインタリーブ部により時間デインタリーブ処理が行われた送信系統の信号に対し、前記周波数インタリーブ部による周波数インタリーブ処理前の元の位置に並び替えるための周波数デインタリーブ処理を行う周波数デインタリーブ部と、前記周波数デインタリーブ部により周波数デインタリーブ処理が行われた送信系統の信号に対し、前記ビットインタリーブ部によるビットインタリーブ処理前の元の位置に並び替えるためのビットデインタリーブ処理を行うビットデインタリーブ部とを備え、前記時間デインタリーブ部が、前記復調された送信系統の信号における所定キャリア数分のデータキャリアのそれぞれに対し、所定シンボルの時間遅延を施し、前記第１時間インタリーブ部による処理前の元の位置に並び替える第１時間デインタリーブ部と、前記復調が行われた他の送信系統の信号における所定キャリア数分のデータキャリアのそれぞれに対し、前記第１時間デインタリーブ部と同じ所定シンボルの時間遅延を施し、前記第２時間インタリーブ部による切り替えとは逆の処理になるように、前記時間遅延を施したデータキャリアを前記データキャリア単位に切り替え、前記第２時間インタリーブ部による処理前の元の位置に並び替える第２時間デインタリーブ部と、を備えることを特徴とする。 The MIMO receiver according to the present invention is a MIMO receiver that receives OFDM signals transmitted from respective transmission antennas corresponding to a plurality of transmission systems of the MIMO transmitter, and transmits the received OFDM signals to the transmitter. A demodulator that demodulates signals for each system, a deinterleaver for each transmission system that performs deinterleave processing on the signals for each transmission system demodulated by the demodulator, and deinterleaves by each deinterleave unit A decoding unit that performs decoding corresponding to the encoding for the signal for each transmission system, and each deinterleaving unit corresponds to an interleaving process according to a rearrangement pattern that differs for each transmission system. Therefore, a rearrangement pattern different from that of the other transmission system for returning to the signal of the transmission system before the interleaving process is performed. In order to perform the deinterleaving process according to the process, a time deinterleaving process for rearranging the demodulated transmission system signal to the original position before the time interleaving process by the time interleaving unit is performed. A frequency at which an interleaving unit and a frequency deinterleaving process for rearranging the signal of the transmission system subjected to the time deinterleaving process by the time deinterleaving unit to the original position before the frequency interleaving process by the frequency interleaving unit A bit deinterleaving process for rearranging the signal of the transmission system subjected to the frequency deinterleaving process by the deinterleaving unit and the frequency deinterleaving unit to the original position before the bit interleaving process by the bit interleaving unit is performed. A bit deinterleave unit, The time deinterleaving unit applies a time delay of a predetermined symbol to each of data carriers for a predetermined number of carriers in the demodulated transmission system signal, and returns the original position before processing by the first time interleaving unit. A time delay of the same predetermined symbol as that of the first time deinterleaving unit is applied to each of the first time deinterleaving unit to be rearranged and the data carriers for the predetermined number of carriers in the signal of the other transmission system on which the demodulation is performed. The data carrier subjected to the time delay is switched to the data carrier unit so that the processing reverse to the switching by the second time interleaving unit is performed, and is returned to the original position before the processing by the second time interleaving unit. And a second time deinterleaving unit for rearranging .

また、本発明によるＭＩＭＯ受信装置は、前記周波数デインタリーブ部が、前記時間デインタリーブ部により時間デインタリーブ処理が行われた送信系統の信号に対し、前記第１周波数インタリーブ部による処理とは逆の処理を行い、前記第１周波数インタリーブ処理前の元の位置に並び替える第１周波数デインタリーブ部と、前記時間デインタリーブ部により時間デインタリーブ処理が行われた他の送信系統の信号に対し、前記第２周波数インタリーブ部による処理とは逆の処理を行い、前記第２周波数インタリーブ処理前の元の位置に並び替える第２周波数デインタリーブ部と、を備えることを特徴とする。 Moreover, MIMO receiving apparatus according to the present invention, the frequency deinterleaving section, with respect to signal transmission systems the time deinterleaving process by the time de-interleaving unit has been performed, the inverse of the process by the first frequency interleaver A first frequency deinterleaving unit that performs processing and rearranges the original position before the first frequency interleaving processing, and a signal of another transmission system that has been subjected to time deinterleaving processing by the time deinterleaving unit, And a second frequency deinterleaving unit that performs processing reverse to the processing by the second frequency interleaving unit and rearranges the original position before the second frequency interleaving processing .

また、本発明によるＭＩＭＯ受信装置は、前記ビットデインタリーブ部が、前記周波数デインタリーブ部により周波数デインタリーブ処理が行われた送信系統の信号に対し、所定ビット単位の遅延を施し、前記第１ビットインタリーブ部による処理前の元の位置に並び替える第１ビットデインタリーブ部と、前記周波数デインタリーブ部により周波数デインタリーブ処理が行われた他の送信系統の信号に対し、所定ビット単位の遅延を施し、前記第２ビットインタリーブ部による処理前の元の位置に並び替える第２ビットデインタリーブ部と、を備えることを特徴とする。 In the MIMO receiving apparatus according to the present invention, the bit deinterleaving unit applies a delay of a predetermined bit unit to a signal of a transmission system that has been subjected to frequency deinterleaving processing by the frequency deinterleaving unit, and the first bit A first bit deinterleave unit that rearranges the original position before processing by the interleave unit, and a signal of another transmission system that has been subjected to frequency deinterleave processing by the frequency deinterleave unit, is delayed by a predetermined bit unit. And a second bit deinterleaving unit for rearranging to the original position before processing by the second bit interleaving unit .

また、本発明によるＭＩＭＯ受信装置は、前記復調部が、受信した前記ＯＦＤＭ信号を復調し、誤り訂正復号のために用いるメトリックを前記送信系統毎に生成し、前記各デインタリーブ部が、前記復調部により復調された送信系統のメトリックに対し、前記インタリーブ処理に対応して前記他の送信系統とは異なる並び替えパターンに従ったデインタリーブ処理を行い、前記復号部が、前記各デインタリーブ部によりデインタリーブされた送信系統毎のメトリックを入力し、軟判定誤り訂正復号を行う、ことを特徴とする。   Further, in the MIMO receiving apparatus according to the present invention, the demodulator demodulates the received OFDM signal, generates a metric used for error correction decoding for each transmission system, and each deinterleave unit demodulates the demodulator. The transmission system metric demodulated by the unit is deinterleaved in accordance with a rearrangement pattern different from that of the other transmission system corresponding to the interleaving process, and the decoding unit is configured by each deinterleaving unit. A metric for each deinterleaved transmission system is input, and soft decision error correction decoding is performed.

また、本発明によるＭＩＭＯ通信システムは、前記送信装置と前記受信装置とを備えたことを特徴とする。   In addition, a MIMO communication system according to the present invention includes the transmitting device and the receiving device.

以上のように、本発明によれば、生成多項式を用いた符号化により生成した複数の送信系統の信号に対し、送信系統間で異なる並び替えパターンに従ったインタリーブ処理を行うようにした。これにより、送信系統間において、インタリーブ前の同じタイミングの信号に対してバースト誤りが発生することにならないから、同時に発生するバースト誤りを効果的に分散させることができる。したがって、バースト誤りに対して、同じ送信系統内においてその誤りを分散させると共に、送信系統間においても、その誤りを分散させることができる。つまり、誤り訂正復号による誤り訂正の効果を一層充分に得ることが可能となる。この場合、インタリーブ処理およびデインタリーブ処理に必要な時間は、従来の１送信系統のＯＦＤＭ伝送システムと変わることがないから、これらの処理による遅延時間は従来と同様になる。   As described above, according to the present invention, interleave processing is performed on signals of a plurality of transmission systems generated by encoding using a generator polynomial according to a rearrangement pattern that differs between transmission systems. As a result, burst errors do not occur between signals of the same timing before interleaving between transmission systems, and burst errors that occur at the same time can be effectively dispersed. Therefore, it is possible to disperse the error in the same transmission system with respect to the burst error and also to distribute the error between the transmission systems. That is, the effect of error correction by error correction decoding can be obtained more sufficiently. In this case, since the time required for the interleaving process and the deinterleaving process is not different from that of the conventional OFDM transmission system of one transmission system, the delay time by these processes is the same as the conventional one.

以下、本発明を実施するための最良の形態について図面を用いて詳細に説明する。
本発明による実施形態は、２本の送信アンテナを備えた端末装置と４本の受信アンテナを備えた基地局装置とにより構成されたＭＩＭＯ−ＯＦＤＭ伝送を行う通信システムであり、例えば、ミリ波モバイルカメラを用いた無線映像伝送システムである。また、ＯＦＤＭ信号の伝送形式は、ＡＲＩＢ ＳＴＤ−Ｂ４３の規定に従うものとする。 The best mode for carrying out the present invention will be described below in detail with reference to the drawings.
An embodiment according to the present invention is a communication system that performs MIMO-OFDM transmission, which is configured by a terminal apparatus having two transmitting antennas and a base station apparatus having four receiving antennas. This is a wireless video transmission system using a camera. In addition, the transmission format of the OFDM signal conforms to the provisions of ARIB STD-B43.

図１は、ＭＩＭＯ−ＯＦＤＭ伝送方式を用いた無線映像伝送システムの構成例を示す図である。この無線映像伝送システムは、２本の送信アンテナ１０１（送信アンテナ＃１および＃２）を備えた端末装置（ＭＩＭＯ送信装置）１００と、４本の受信アンテナ２０１（受信アンテナ＃１、＃２、＃３および＃４）を備えた基地局装置（ＭＩＭＯ受信装置）２００との間でＭＩＭＯ−ＯＦＤＭ伝送を行うミリ波モバイルカメラシステムである。端末装置１００は自由に移動することができるミリ波モバイルカメラであり、２本の送信アンテナ１０１から同一周波数で異なるＯＦＤＭ信号を送信する。なお、基地局装置２００は、端末装置１００により送信されたＯＦＤＭ信号を混信状態で受信し、ＯＦＤＭ信号に含まれるパイロット信号を用いて、送信アンテナ１０１と受信アンテナ２０１との間の全ての伝搬路特性を推定する。詳細については、前述の特許文献２を参照されたい。   FIG. 1 is a diagram illustrating a configuration example of a wireless video transmission system using a MIMO-OFDM transmission scheme. This wireless video transmission system includes a terminal device (MIMO transmission device) 100 including two transmission antennas 101 (transmission antennas # 1 and # 2), and four reception antennas 201 (reception antennas # 1, # 2, This is a millimeter-wave mobile camera system that performs MIMO-OFDM transmission with a base station apparatus (MIMO receiving apparatus) 200 provided with # 3 and # 4). The terminal apparatus 100 is a millimeter-wave mobile camera that can move freely, and transmits different OFDM signals at the same frequency from the two transmission antennas 101. Note that the base station apparatus 200 receives the OFDM signal transmitted from the terminal apparatus 100 in an interference state, and uses all the propagation paths between the transmission antenna 101 and the reception antenna 201 using a pilot signal included in the OFDM signal. Estimate the characteristics. For details, see the above-mentioned Patent Document 2.

〔端末装置〕
次に、図１に示した端末装置１００について説明する。図２は、端末装置１００の構成例を示すブロック図である。この端末装置１００は、符号化部１１０、２系統のＯＦＤＭ信号生成部１２０、２系統の局部発信機およびミキサ１３０、並びに２本の送信アンテナ１０１を備えている。 [Terminal device]
Next, the terminal device 100 shown in FIG. 1 will be described. FIG. 2 is a block diagram illustrating a configuration example of the terminal device 100. The terminal device 100 includes an encoding unit 110, two systems of OFDM signal generation units 120, two systems of local transmitters and mixers 130, and two transmission antennas 101.

符号化部１１０は、端末装置１００側で撮影した映像信号を入力し、その映像信号に対してエネルギー拡散、誤り訂正符号化およびインタリーブなどの符号化を行い、２つの送信系統の異なる信号に分離する。ＯＦＤＭ信号生成部１２０は、符号化部１１０により符号化され２つの送信系統に分離された信号に、キャリア変調、フレーム構成、ＩＦＦＴ処理、ＧＩ信号付加などの処理を行い、直交化したＯＦＤＭ信号を生成する。２系統の局部発信機およびミキサ１３０は、ＯＦＤＭ信号生成部１２０により直交化されたＯＦＤＭ信号にＩＦ周波数変換を行う。そして、２つの送信系統のＯＦＤＭ信号は、２本の送信アンテナ１０１からそれぞれ送信される。   The encoding unit 110 receives a video signal photographed on the terminal device 100 side, performs encoding such as energy spreading, error correction encoding, and interleaving on the video signal, and separates the signals into two different transmission system signals. To do. The OFDM signal generation unit 120 performs processing such as carrier modulation, frame configuration, IFFT processing, and GI signal addition on the signal encoded by the encoding unit 110 and separated into two transmission systems, and generates an orthogonalized OFDM signal. Generate. The two local transmitters and mixer 130 perform IF frequency conversion on the OFDM signal orthogonalized by the OFDM signal generation unit 120. Then, the OFDM signals of the two transmission systems are transmitted from the two transmission antennas 101, respectively.

（符号化部）
次に、図２に示した符号化部１１０について説明する。図３は、符号化部１１０の構成例を示すブロック図である。この符号化部１１０は、外符号符号化部１１１、外インタリーブ部１１２、内符号符号化部１１３、ビットインタリーブ（第１ビットインタリーブ）部１１４−１、ビットインタリーブ（第２ビットインタリーブ）部１１４−２、周波数インタリーブ（第１周波数インタリーブ）部１１５−１、周波数インタリーブ（第２周波数インタリーブ）部１１５−２、時間インタリーブ（第１時間インタリーブ）部１１６−１、時間インタリーブ（第２時間インタリーブ）部１１６−２を備えている。 (Encoding part)
Next, the encoding unit 110 illustrated in FIG. 2 will be described. FIG. 3 is a block diagram illustrating a configuration example of the encoding unit 110. The encoding unit 110 includes an outer code encoding unit 111, an outer interleaving unit 112, an inner code encoding unit 113, a bit interleaving (first bit interleaving) unit 114-1, a bit interleaving (second bit interleaving) unit 114- 2. Frequency interleaving (first frequency interleaving) section 115-1, frequency interleaving (second frequency interleaving) section 115-2, time interleaving (first time interleaving) section 116-1, time interleaving (second time interleaving) section 116-2.

外符号符号化部１１１は、データフレーム同期が施されたデータ信号に対してリードソロモン符号の符号化を行う。外インタリーブ部１１２は、外符号符号化部１１１により外符号化された信号に対して畳み込みインタリーブを行う。   The outer code encoding unit 111 encodes a Reed-Solomon code for the data signal subjected to data frame synchronization. Outer interleaving section 112 performs convolutional interleaving on the signal encoded by outer code encoding section 111.

内符号符号化部１１３は、外インタリーブ部１１２により畳み込みインタリーブされた信号に対して符号化率１／２の畳み込み符号化を行い、送信系統１の信号および送信系統２の信号を生成し、それぞれのインタリーブ系統へ出力する。具体的には、内符号符号化部１１３は、例えば、原符号の生成多項式（Ｇ１＝１７１ｏｃｔ、Ｇ２＝１３３ｏｃｔ）を用いて、拘束長７および符号化率１／２のパンクチュアー化パターンに従って、２系統の信号（送信系統１の信号および送信系統２の信号）を生成する。   The inner code encoding unit 113 performs convolutional coding with a coding rate of 1/2 on the signal convolutionally interleaved by the outer interleaving unit 112, generates a signal of the transmission system 1 and a signal of the transmission system 2, respectively. Output to the interleave system. Specifically, the inner code encoding unit 113 uses, for example, an original code generating polynomial (G1 = 171 oct, G2 = 133 oct), according to a puncturization pattern of constraint length 7 and coding rate 1/2. System signals (transmission system 1 signal and transmission system 2 signal) are generated.

内符号符号化部１１３により生成された送信系統１の信号は、ビットインタリーブ部１１４−１に出力され、ビットインタリーブ部１１４−１、周波数インタリーブ部１１５−１および時間インタリーブ部１１６−１により各種のインタリーブ処理が行われる。一方、送信系統２の信号は、ビットインタリーブ部１１４−２に出力され、ビットインタリーブ部１１４−２、周波数インタリーブ部１１５−２および時間インタリーブ部１１６−２により、送信系統１とは異なる並び替えパターンに従った各種のインタリーブ処理が施される。このようにして、符号化部１１０により、送信系統１の送信信号Ｘ１および送信系統２の送信信号Ｘ２が出力される。   The signal of the transmission system 1 generated by the inner code encoding unit 113 is output to the bit interleaving unit 114-1, and various signals are output by the bit interleaving unit 114-1, the frequency interleaving unit 115-1, and the time interleaving unit 116-1. Interleaving is performed. On the other hand, the signal of the transmission system 2 is output to the bit interleaving unit 114-2, and the bit interleaving unit 114-2, the frequency interleaving unit 115-2, and the time interleaving unit 116-2 change the rearrangement pattern different from that of the transmission system 1. Various interleaving processes according to the above are performed. In this way, the encoding unit 110 outputs the transmission signal X1 of the transmission system 1 and the transmission signal X2 of the transmission system 2.

以下、各種のインタリーブ処理について、前述の非特許文献１に規定された、ＯＦＤＭ信号に対するインタリーブ処理を例にして説明する。   Hereinafter, various interleaving processes will be described by taking the interleaving process for the OFDM signal defined in Non-Patent Document 1 as an example.

（ビットインタリーブ）
まず、図３に示したビットインタリーブ部１１４−１，１１４−２について説明する。図４は、ビットインタリーブ部１１４−１，１１４−２の構成例１を示すブロック図であり、１６ＱＡＭ信号に対してビットインタリーブを行う構成例を示している。第１ビットインタリーブ部であるビットインタリーブ部１１４−１は、シリアル／パラレル変換部１４１およびビット遅延部１４２−１〜１４２−３を備えている。第２ビットインタリーブ部であるビットインタリーブ部１１４−２は、シリアル／パラレル変換部１４６、ビット信号切替部１４７およびビット遅延部１４８−１〜１４８−３を備えている。 (Bit interleave)
First, the bit interleaving units 114-1 and 114-2 shown in FIG. 3 will be described. FIG. 4 is a block diagram showing a configuration example 1 of the bit interleaving units 114-1 and 114-2, and shows a configuration example in which bit interleaving is performed on a 16QAM signal. The bit interleaving unit 114-1 that is the first bit interleaving unit includes a serial / parallel conversion unit 141 and bit delay units 142-1 to 142-3. The bit interleaving unit 114-2 as the second bit interleaving unit includes a serial / parallel conversion unit 146, a bit signal switching unit 147, and bit delay units 148-1 to 148-3.

ビットインタリーブ部１１４−１において、シリアル／パラレル変換部１４１は、内符号符号化部１１３により生成された送信系統１のビットストリーム信号（ｂ０，ｂ１，ｂ２，ｂ３，ｂ４，・・・）を入力し、入力した順番に４ビット毎にシリアル／パラレル変換し、第１のビットストリーム信号（ｂ０，ｂ４，・・・）、第２のビットストリーム信号（ｂ１，ｂ５，・・・）、第３のビットストリーム信号（ｂ２，ｂ６，・・・）、第４のビットストリーム信号（ｂ３，ｂ７，・・・）をそれぞれ出力する。なお、ビットストリーム信号は“０”または“１”の２値信号である。   In the bit interleaving unit 114-1, the serial / parallel conversion unit 141 inputs the bit stream signal (b0, b1, b2, b3, b4,...) Of the transmission system 1 generated by the inner code encoding unit 113. Then, serial / parallel conversion is performed every 4 bits in the input order, the first bit stream signal (b0, b4,...), The second bit stream signal (b1, b5,...), The third Bit stream signals (b2, b6,...) And fourth bit stream signals (b3, b7,...) Are output. The bit stream signal is a binary signal of “0” or “1”.

ビット遅延部１４２−１は、シリアル／パラレル変換部１４１から第２のビットストリーム信号（ｂ１，ｂ５，・・・）を入力し、４０ビットの遅延処理を行い、４０ビット遅延した第２のビットストリーム信号を出力する。ビット遅延部１４２−２は、シリアル／パラレル変換部１４１から第３のビットストリーム信号（ｂ２，ｂ６，・・・）を入力し、８０ビットの遅延処理を行い、８０ビット遅延した第３のビットストリーム信号を出力する。ビット遅延部１４２−３は、シリアル／パラレル変換部１４１から第４のビットストリーム信号（ｂ３，ｂ７，・・・）を入力し、１２０ビットの遅延処理を行い、１２０ビット遅延した第４のビットストリーム信号を出力する。   The bit delay unit 142-1 receives the second bit stream signal (b 1, b 5,...) From the serial / parallel converter 141, performs a 40-bit delay process, and a second bit delayed by 40 bits Output stream signal. The bit delay unit 142-2 receives the third bit stream signal (b2, b6,...) From the serial / parallel conversion unit 141, performs a delay process of 80 bits, and a third bit delayed by 80 bits. Output stream signal. The bit delay unit 142-3 receives the fourth bit stream signal (b3, b7,...) From the serial / parallel conversion unit 141, performs a 120-bit delay process, and a fourth bit delayed by 120 bits. Output stream signal.

一方、ビットインタリーブ部１１４−２において、シリアル／パラレル変換部１４６は、シリアル／パラレル変換部１４１と同様の処理を行い、内符号符号化部１１３により生成された送信系統２のビットストリーム信号（ｂ０，ｂ１，ｂ２，ｂ３，ｂ４，・・・）を入力し、入力した順番に４ビット毎にシリアル／パラレル変換し、第１のビットストリーム信号（ｂ０，ｂ４，・・・）、第２のビットストリーム信号（ｂ１，ｂ５，・・・）、第３のビットストリーム信号（ｂ２，ｂ６，・・・）、第４のビットストリーム信号（ｂ３，ｂ７，・・・）をそれぞれ出力する。   On the other hand, in the bit interleaving unit 114-2, the serial / parallel conversion unit 146 performs the same processing as the serial / parallel conversion unit 141, and generates the bit stream signal (b0 of the transmission system 2) generated by the inner code encoding unit 113. , B1, b2, b3, b4,..., Serial / parallel conversion is performed every 4 bits in the input order, and the first bit stream signal (b0, b4,...), Second A bit stream signal (b1, b5,...), A third bit stream signal (b2, b6,...), And a fourth bit stream signal (b3, b7,...) Are output.

ビット信号切替部１４７は、シリアル／パラレル変換部１４６から第１〜第４のビットストリーム信号を入力し、ビットストリーム信号単位に切り替えを行い、切り替え後の第１〜第４のビットストリーム信号を出力する。図４では、ビット信号切替部１４７は、入力した第１のビットストリーム信号を第４のビットストリーム信号に切り替え、入力した第２のビットストリーム信号を第３のビットストリーム信号に切り替え、入力した第３のビットストリーム信号を第２のビットストリーム信号に切り替え、入力した第４のビットストリーム信号を第１のビットストリーム信号に切り替える。そして、ビット信号切替部１４７は、第１のビットストリーム信号（ｂ３，ｂ７，・・・）、第２のビットストリーム信号（ｂ２，ｂ６，・・・）、第３のビットストリーム信号（ｂ１，ｂ５，・・・）、第４のビットストリーム信号（ｂ０，ｂ４，・・・）をそれぞれ出力する。   The bit signal switching unit 147 receives the first to fourth bit stream signals from the serial / parallel conversion unit 146, performs switching in units of bit stream signals, and outputs the first to fourth bit stream signals after switching. To do. In FIG. 4, the bit signal switching unit 147 switches the input first bit stream signal to the fourth bit stream signal, switches the input second bit stream signal to the third bit stream signal, and inputs the input first bit stream signal. 3 is switched to the second bit stream signal, and the input fourth bit stream signal is switched to the first bit stream signal. Then, the bit signal switching unit 147 includes the first bit stream signal (b3, b7,...), The second bit stream signal (b2, b6,...), And the third bit stream signal (b1, b1,. b5,..., and the fourth bit stream signals (b0, b4,...) are output.

ビット遅延部１４８−１は、ビット信号切替部１４７から第２のビットストリーム信号（ｂ２，ｂ６，・・・）を入力し、４０ビットの遅延処理を行い、４０ビット遅延した第２のビットストリーム信号を出力する。ビット遅延部１４８−２は、ビット信号切替部１４７から第３のビットストリーム信号（ｂ１，ｂ５，・・・）を入力し、８０ビットの遅延処理を行い、８０ビット遅延した第３のビットストリーム信号を出力する。ビット遅延部１４８−３は、ビット信号切替部１４７から第４のビットストリーム信号（ｂ０，ｂ４，・・・）を入力し、１２０ビットの遅延処理を行い、１２０ビット遅延した第４のビットストリーム信号を出力する。   The bit delay unit 148-1 receives the second bit stream signal (b2, b6,...) From the bit signal switching unit 147, performs a delay process of 40 bits, and a second bit stream delayed by 40 bits. Output a signal. The bit delay unit 148-2 receives the third bit stream signal (b1, b5,...) From the bit signal switching unit 147, performs a delay process of 80 bits, and a third bit stream delayed by 80 bits. Output a signal. The bit delay unit 148-3 receives the fourth bit stream signal (b0, b4,...) From the bit signal switching unit 147, performs a 120-bit delay process, and a fourth bit stream delayed by 120 bits. Output a signal.

このように、図４に示したビットインタリーブ部１１４−１，１１４−２の構成例１によれば、ビットインタリーブ部１１４−１においてビット遅延部１４２−１〜１４２−３が、第２〜第４のビットストリーム信号に対し、４０ビット、８０ビットおよび１２０ビットの遅延処理をそれぞれ行うようにした。また、ビットインタリーブ部１１４−２においてビット信号切替部１４７が、並列に入力した第１〜第４のビットストリーム信号をビットストリーム信号単位に切り替えて出力し、ビット遅延部１４８−１〜１４８−３が、ビット信号切替部１４７により出力された第２〜第４のビットストリーム信号に対し、４０ビット、８０ビットおよび１２０ビットの遅延処理をそれぞれ行うようにした。これにより、ビットインタリーブ部１１４−１が入力する送信系統１のビットストリーム信号およびビットインタリーブ部１１４−２が入力する送信系統２のビットストリーム信号における同じタイミングのビット信号に対し、異なるビット遅延量のビットインタリーブをそれぞれ行うことができる。つまり、送信系統間において、ビットインタリーブ長が同一のままで、異なる並び替えパターンに従ったビットインタリーブ処理を行うことができ、送信系統間に同時に発生するバースト誤りを効果的に分散させることができる。   As described above, according to the configuration example 1 of the bit interleaving units 114-1 and 114-2 shown in FIG. 4, the bit delay units 142-1 to 142-3 in the bit interleaving unit 114-1 The delay processing of 40 bits, 80 bits and 120 bits was performed for each of the 4 bit stream signals. Further, in the bit interleaving unit 114-2, the bit signal switching unit 147 switches the first to fourth bit stream signals input in parallel to output in units of bit stream signals, and outputs the bit delay units 148-1 to 148-3. However, 40-bit, 80-bit, and 120-bit delay processing is performed on the second to fourth bit stream signals output from the bit signal switching unit 147, respectively. As a result, the bit stream signals having the same timing in the bit stream signal of the transmission system 1 input by the bit interleaving unit 114-1 and the bit stream signal of the transmission system 2 input by the bit interleaving unit 114-2 have different bit delay amounts. Each bit can be interleaved. In other words, bit interleaving can be performed according to different rearrangement patterns while the bit interleaving length remains the same between transmission systems, and burst errors that occur simultaneously between transmission systems can be effectively distributed. .

図５は、ビットインタリーブ部１１４−１，１１４−２の構成例２を示すブロック図であり、図４と同様に、１６ＱＡＭ信号に対してビットインタリーブを行う構成例を示している。第１ビットインタリーブ部であるビットインタリーブ部１１４−１は、シリアル／パラレル変換部１４１およびビット遅延部１４２−１〜１４２−３を備えている。第２ビットインタリーブ部であるビットインタリーブ部１１４−２は、シリアル／パラレル変換部１４６およびビット遅延部１４９−１〜１４９−３を備えている。   FIG. 5 is a block diagram showing a configuration example 2 of the bit interleaving units 114-1 and 114-2, and shows a configuration example in which bit interleaving is performed on a 16QAM signal, similarly to FIG. The bit interleaving unit 114-1 that is the first bit interleaving unit includes a serial / parallel conversion unit 141 and bit delay units 142-1 to 142-3. The bit interleaving unit 114-2 as the second bit interleaving unit includes a serial / parallel conversion unit 146 and bit delay units 149-1 to 149-3.

図５に示す構成例２のビットインタリーブ部１１４−１は、図４に示した構成例１のビットインタリーブ部１１４−１と同じ構成であるから、説明を省略する。   The bit interleaving unit 114-1 of the configuration example 2 shown in FIG. 5 has the same configuration as the bit interleaving unit 114-1 of the configuration example 1 shown in FIG.

ビットインタリーブ部１１４−２において、ビット遅延部１４９−１は、シリアル／パラレル変換部１４６により変換された第１のビットストリーム信号（ｂ０，ｂ４，・・・）を入力し、１２０ビットの遅延処理を行い、１２０ビット遅延した第１のビットストリーム信号を出力する。ビット遅延部１４９−２は、シリアル／パラレル変換部１４６により変換された第２のビットストリーム信号（ｂ１，ｂ５，・・・）を入力し、６０ビットの遅延処理を行い、６０ビット遅延した第２のビットストリーム信号を出力する。ビット遅延部１４９−３は、シリアル／パラレル変換部１４６により変換された第３のビットストリーム信号（ｂ２，ｂ６，・・・）を入力し、２０ビットの遅延処理を行い、２０ビット遅延した第３のビットストリーム信号を出力する。   In the bit interleaving unit 114-2, the bit delay unit 149-1 receives the first bit stream signal (b0, b4,...) Converted by the serial / parallel conversion unit 146, and performs 120-bit delay processing. And a first bit stream signal delayed by 120 bits is output. The bit delay unit 149-2 receives the second bit stream signal (b1, b5,...) Converted by the serial / parallel conversion unit 146, performs a 60-bit delay process, and performs a 60-bit delay. 2 bit stream signals are output. The bit delay unit 149-3 inputs the third bit stream signal (b2, b6,...) Converted by the serial / parallel conversion unit 146, performs a 20-bit delay process, and performs a 20-bit delay 3 bit stream signals are output.

このように、図５に示したビットインタリーブ部１１４−１，１１４−２の構成例２によれば、図４に示したビット信号切替部１４７のような切り替え処理を行うことなく、ビットインタリーブ部１１４−１が、第２〜第４のビットストリーム信号に対して４０ビット、８０ビット、１２０ビットそれぞれ遅延させ、ビットインタリーブ部１１４−２が、第１〜第３のビットストリーム信号に対して１２０ビット、６０ビット、２０ビットそれぞれ遅延させるようにした。これにより、ビットインタリーブ部１１４−１が入力する送信系統１のビットストリーム信号およびビットインタリーブ部１１４−２が入力する送信系統２のビットストリーム信号における同じタイミングのビット信号に対し、異なるビット遅延量のビットインタリーブをそれぞれ行うことができる。つまり、送信系統間において、ビットインタリーブ長が同一のままで、異なる並び替えパターンに従ったビットインタリーブ処理を行うことができ、送信系統間に同時に発生するバースト誤りを効果的に分散させることができる。   As described above, according to the configuration example 2 of the bit interleaving units 114-1 and 114-2 illustrated in FIG. 5, the bit interleaving unit is performed without performing the switching process like the bit signal switching unit 147 illustrated in FIG. 4. 114-1 delays 40 bits, 80 bits, and 120 bits with respect to the second to fourth bit stream signals. Bits, 60 bits, and 20 bits were delayed. As a result, the bit stream signals having the same timing in the bit stream signal of the transmission system 1 input by the bit interleaving unit 114-1 and the bit stream signal of the transmission system 2 input by the bit interleaving unit 114-2 have different bit delay amounts. Each bit can be interleaved. In other words, bit interleaving can be performed according to different rearrangement patterns while the bit interleaving length remains the same between transmission systems, and burst errors that occur simultaneously between transmission systems can be effectively distributed. .

また、図４および図５に示したビットインタリーブ部１１４−１，１１４−２の構成例１，２によれば、ビットインタリーブ部１１４−１における最大ビット遅延量とビットインタリーブ部１１４−２における最大ビット遅延量とを一致させるようにした。すなわち、ビット遅延部１４２−３，１４８−３，１４９−１が、最大ビット遅延量である１２０ビットの遅延処理を行うようにした。これにより、送信系統１のビットインタリーブによる遅延量と送信系統２のビットインタリーブによる遅延量が一致し、受信側の基地局装置２００において、送信系統１，２間の遅延を補正するための回路が不要になる。   In addition, according to the configuration examples 1 and 2 of the bit interleaving units 114-1 and 114-2 shown in FIGS. 4 and 5, the maximum bit delay amount in the bit interleaving unit 114-1 and the maximum in the bit interleaving unit 114-2. Matched bit delay amount. That is, the bit delay units 142-3, 148-3, and 149-1 perform the 120-bit delay process that is the maximum bit delay amount. As a result, the amount of delay due to bit interleaving in transmission system 1 and the amount of delay due to bit interleaving in transmission system 2 match, and a circuit for correcting the delay between transmission systems 1 and 2 in the base station apparatus 200 on the receiving side is provided. It becomes unnecessary.

（周波数インタリーブ）
次に、図３に示した周波数インタリーブ部１１５−１，１１５−２について説明する。図６は、ＡＲＩＢ ＳＴＤ Ｂ−３３に規定された周波数インタリーブにより擬似ランダム系列信号を生成する回路のブロック図である。図６において、Ｄはシフトレジスタであり、それぞれ１ビットの信号が格納される。図６に示す生成回路は、以下の生成多項式（１）を実現することにより、擬似ランダム系列の信号を生成するためのシフトレジスタの値を出力する。
ｇ（ｘ）＝ｘ１１＋ｘ２＋１ ・・・ （１）
なお、ＡＲＩＢ ＳＴＤ Ｂ−３３では、この生成回路のシフトレジスタに設定される初期値は“１１１１１１１１１１１”である。つまり、周波数インタリーブ部１１５−１，１１５−２は、図６に示した生成回路により、予めシフトレジスタに設定された初期値を用いて生成多項式を実現し、それによって得られたシフトレジスタの値（擬似ランダム系列の信号）を用いて、周波数インタリーブ前のキャリア位置を周波数インタリーブ後のキャリア位置に変換する。すなわち、図６に示した擬似ランダム系列の信号を生成する回路は、キャリア位置を決定するためのキャリア位置データを生成する。 (Frequency interleaving)
Next, frequency interleaving sections 115-1 and 115-2 shown in FIG. 3 will be described. FIG. 6 is a block diagram of a circuit that generates a pseudo-random sequence signal by frequency interleaving defined in ARIB STD B-33. In FIG. 6, D is a shift register, each storing a 1-bit signal. The generation circuit shown in FIG. 6 outputs the value of the shift register for generating a pseudo-random sequence signal by realizing the following generation polynomial (1).
g (x) = x 11 + x 2 +1 (1)
In ARIB STD B-33, the initial value set in the shift register of this generation circuit is “11111111111”. That is, the frequency interleaving units 115-1 and 115-2 realize the generating polynomial using the initial value set in the shift register in advance by the generating circuit shown in FIG. 6, and the value of the shift register obtained thereby (Pseudorandom sequence signal) is used to convert the carrier position before frequency interleaving into the carrier position after frequency interleaving. That is, the circuit for generating the pseudo-random sequence signal shown in FIG. 6 generates carrier position data for determining the carrier position.

図７は、周波数インタリーブ部１１５−１，１１５−２の構成例を示すブロック図である。第１周波数インタリーブ部である周波数インタリーブ部１１５−１のシフトレジスタには、初期値として“００１００００００００”が予め設定されており、第２周波数インタリーブ部である周波数インタリーブ部１１５−２のシフトレジスタには、初期値として“１１１１１１１１１１１”が予め設定されている。   FIG. 7 is a block diagram illustrating a configuration example of the frequency interleaving units 115-1 and 115-2. In the shift register of the frequency interleaving unit 115-1, which is the first frequency interleaving unit, "00100000000" is preset as an initial value, and the shift register of the frequency interleaving unit 115-2, which is the second frequency interleaving unit, is set. As an initial value, “11111111111” is preset.

周波数インタリーブ部１１５−１は、ビットインタリーブ部１１４−１からビットストリーム信号を入力し、入力したビットストリーム信号を各キャリアに割り当てたときのキャリア数分のデータキャリアに対し、前記初期値が設定された式（１）の生成多項式を実現し、それによって得られたシフトレジスタの値をキャリア位置データとし、そのキャリア位置データを用いてキャリア位置を変換するための周波数インタリーブを行い、キャリア数分のデータキャリアを出力する。   The frequency interleaving unit 115-1 receives the bit stream signal from the bit interleaving unit 114-1, and the initial value is set for the data carriers corresponding to the number of carriers when the input bit stream signal is assigned to each carrier. The value of the shift register obtained by the equation (1) is used as carrier position data, and frequency interleaving is performed for converting the carrier position using the carrier position data. Output data carrier.

また、周波数インタリーブ部１１５−２は、ビットインタリーブ部１１４−２からビットストリーム信号を入力し、周波数インタリーブ部１１５−１と同様に処理を行うことにより、前記初期値が設定された式（１）の生成多項式を実現し、キャリア位置を変換するための周波数インタリーブを行い、キャリア数分のデータキャリアを出力する。   Further, the frequency interleaving unit 115-2 receives the bit stream signal from the bit interleaving unit 114-2, and performs the same processing as the frequency interleaving unit 115-1, whereby the initial value is set (1) Is generated, frequency interleaving is performed to convert the carrier position, and data carriers for the number of carriers are output.

このように、図７に示した周波数インタリーブ部１１５−１，１１５−２の構成例によれば、周波数インタリーブ部１１５−１，１１５−２のシフトレジスタには異なる初期値が設定され、同じ生成多項式を実現することにより周波数インタリーブを行うようにした。これにより、送信系統１の信号に対して処理を行う周波数インタリーブ部１１５−１および送信系統２の信号に対して処理を行う周波数インタリーブ部１１５−２は、互いに異なる周波数インタリーブを簡単に行うことができる。つまり、送信系統間において、異なる並び替えパターンに従った周波数インタリーブの処理を行うことができ、送信系統間に同時に発生するバースト誤りを効果的に分散させることができる。   Thus, according to the configuration example of frequency interleaving sections 115-1 and 115-2 shown in FIG. 7, different initial values are set in the shift registers of frequency interleaving sections 115-1 and 115-2, and the same generation is performed. Frequency interleaving is performed by realizing a polynomial. Accordingly, the frequency interleaving unit 115-1 that performs processing on the signal of the transmission system 1 and the frequency interleaving unit 115-2 that performs processing on the signal of the transmission system 2 can easily perform different frequency interleaving. it can. That is, frequency interleaving can be performed according to different rearrangement patterns between transmission systems, and burst errors that occur simultaneously between transmission systems can be effectively dispersed.

なお、周波数インタリーブ部１１５−１，１１５−２は、共に、シフトレジスタに同じ初期値を設定し、周波数インタリーブ部１１５−１が、以下に示す生成多項式（２）を実現することにより周波数インタリーブを行い、周波数インタリーブ部１１５−２が、以下に示す生成多項式（３）を実現することにより周波数インタリーブを行うようにしてもよい。
ｇ（ｘ）＝ｘ１１＋ｘ８＋ｘ５＋ｘ２＋１ ・・・ （２）
ｇ（ｘ）＝ｘ１１＋ｘ７＋ｘ３＋ｘ２＋１ ・・・ （３）
（２）式に示す生成多項式および（３）式に示す生成多項式により、プリファードペアとなる相互相関の低いＰＮ符号系列の信号がそれぞれ生成される。この場合も、周波数インタリーブ部１１５−１，１１５−２は、互いに異なる周波数インタリーブを簡単に行うことができる。つまり、送信系統間で異なる並び替えパターンに従った周波数インタリーブ処理を行うことができ、送信系統間に同時に発生するバースト誤りを効果的に分散させることができる。 The frequency interleaving units 115-1 and 115-2 both set the same initial value in the shift register, and the frequency interleaving unit 115-1 implements the generator polynomial (2) shown below to perform frequency interleaving. The frequency interleaving unit 115-2 may perform frequency interleaving by realizing the generator polynomial (3) shown below.
g (x) = x 11 + x 8 + x 5 + x 2 +1 (2)
g (x) = x 11 + x 7 + x 3 + x 2 +1 (3)
With the generator polynomial shown in equation (2) and the generator polynomial shown in equation (3), a signal of a PN code sequence having a low cross-correlation as a preferred pair is generated. Also in this case, the frequency interleaving sections 115-1 and 115-2 can easily perform different frequency interleaving. That is, it is possible to perform frequency interleaving processing according to a rearrangement pattern that differs between transmission systems, and to effectively disperse burst errors that occur simultaneously between transmission systems.

（時間インタリーブ）
次に、図３に示した時間インタリーブ部１１６−１，１１６−２について説明する。図８は、時間インタリーブ部１１６−１，１１６−２の構成例を示すブロック図である。第１時間インタリーブ部である時間インタリーブ部１１６−１は、キャリア数分の遅延部からなるシンボル遅延部１６１を備えている。第２時間インタリーブ部である時間インタリーブ部１１６−２は、信号切替部１６６およびキャリア数分の遅延部からなるシンボル遅延部１６７を備えている。時間インタリーブ部１１６−１，１１６−２は、フェージング特性を向上させるため、周波数インタリーブ部１１５−１，１１５−２からキャリア数分（ｎｄ本）のデータキャリア（０，１，・・・，ｎｄ−２，ｎｄ−１）を入力し、時間軸上で分散させる。 (Time interleaving)
Next, time interleaving sections 116-1 and 116-2 shown in FIG. 3 will be described. FIG. 8 is a block diagram illustrating a configuration example of the time interleaving units 116-1 and 116-2. The time interleaving unit 116-1 as the first time interleaving unit includes a symbol delay unit 161 including delay units for the number of carriers. The time interleaving unit 116-2 as the second time interleaving unit includes a signal switching unit 166 and a symbol delay unit 167 including delay units for the number of carriers. Time interleaving unit 116-1, 116-2, to improve the fading characteristics, the data carrier (0,1 minutes carrier from the frequency interleaving unit 115-1 and 115-2 (n d present), ..., n d−2 , n d−1 ) are input and distributed on the time axis.

時間インタリーブ部１１６−１において、シンボル遅延部１６１は、周波数インタリーブ部１１５−１からキャリア数分（ｎｄ本）のデータキャリア（０，１，・・・，ｎｄ−２，ｎｄ−１）を入力し、それぞれ所定シンボルの遅延処理を行い、キャリア数分のデータキャリアを出力する。具体的には、０番目のデータキャリアに対しＩ×ｍ０シンボルの遅延処理を行い、１番目のデータキャリアに対しＩ×ｍ１シンボルの遅延処理を行い、同様にして、ｎｄ−２番目のデータキャリアに対しＩ×ｍｎｄ−２シンボルの遅延処理を行い、ｎｄ−１番目のデータキャリアに対しＩ×ｍｎｄ−１シンボルの遅延処理を行う。時間インタリーブ長はＩの値により決定され、ｍｉ＝（ｉ×５）ｍｏｄ（ｎｄ）とする。ここで、Ｉは、時間インタリーブの長さを決定するための設定値を示し、Ｉを大きくするほど時間インタリーブの長さが長くなって時間インタリーブの効果が大きくなるが、同時に遅延も大きくなる。ＡＲＩＢ ＳＴＤ Ｂ−４３の規格では、Ｉ＝０，１／２，１，２の値が定義されている。 In time interleaving section 116-1, symbol delay section 161 has data carriers (0, 1,..., N d-2 , n d-1 ) corresponding to the number of carriers (n d ) from frequency interleaving section 115-1. ) Are input, delay processing of each predetermined symbol is performed, and data carriers for the number of carriers are output. Specifically, it performs delay processing of I × m 0 symbol to 0-th data carrier, performs delay processing of I × m 1 symbol with respect to the first data carrier, in a similar manner, n d-2 th to the data carrier performs delay processing of I × m nd-2 symbol to n d-1 th data carrier performs delay processing of I × m nd-1 symbol. The time interleaving length is determined by the value of I, and it is assumed that m i = (i × 5) mod (n d ). Here, I indicates a set value for determining the length of time interleaving. As I is increased, the time interleaving length increases and the effect of time interleaving increases, but at the same time, the delay also increases. In the ARIB STD B-43 standard, values of I = 0, 1/2, 1, and 2 are defined.

一方、時間インタリーブ部１１６−２において、信号切替部１６６は、周波数インタリーブ部１１５−２からキャリア数分（ｎｄ本）のデータキャリア（０，１，・・・，ｎｄ−２，ｎｄ−１）を入力し、キャリア間でデータキャリアの切り替えを行い、切り替え後のデータキャリアを出力する。図８では、信号切替部１６６は、入力した第０番目のデータキャリアを第ｎｄ−１番目のデータキャリアに切り替え、入力した第１番目のデータキャリアを第ｎｄ−２番目のデータキャリアに切り替え、同様にして、入力した第ｎｄ−２番目のデータキャリアを第１番目のデータキャリアに切り替え、入力した第ｎｄ−１番目のデータキャリアを第０番目のデータキャリアに切り替え、データキャリア（ｎｄ−１，ｎｄ−２，・・・，１，０）をそれぞれ出力する。シンボル遅延部１６７は、信号切替部１６６から切り替え後のデータキャリアを入力し、シンボル遅延部１６１と同様のシンボル遅延処理を行う。なお、信号切替部１６６は、シンボル遅延部１６１，１６７において、同じキャリア番号のデータキャリアに対して同じシンボル遅延処理が行われないように、異なるキャリア番号のデータキャリアに切り替える。すなわち、時間インタリーブ部１１６−２の信号切替部１６６は、シンボル遅延部１６７による各データキャリアに対するシンボル遅延のシンボルバッファ量がシンボル遅延部１６１による同じデータキャリアに対するシンボル遅延のシンボルバッファ量に重ならないように、データキャリアを切り替える。 On the other hand, in time interleaving section 116-2, signal switching section 166 includes data carriers (0, 1,..., N d-2 , n d ) corresponding to the number of carriers (n d ) from frequency interleaving section 115-2. -1 ) is input, the data carrier is switched between the carriers, and the data carrier after the switching is output. In FIG. 8, the signal switching unit 166 switches the input 0th data carrier to the nd - 1th data carrier, and the input first data carrier to the nd- 2th data carrier. In the same manner, the input n d−2 th data carrier is switched to the first data carrier, the input n d−1 th data carrier is switched to the 0 th data carrier, and the data carrier (N d-1 , n d-2 ,..., 1, 0) are output. The symbol delay unit 167 receives the switched data carrier from the signal switching unit 166 and performs symbol delay processing similar to that of the symbol delay unit 161. Signal switching section 166 switches to a data carrier having a different carrier number so that symbol delay sections 161 and 167 do not perform the same symbol delay processing on the data carrier having the same carrier number. That is, the signal switching unit 166 of the time interleaving unit 116-2 prevents the symbol delay symbol buffer amount for each data carrier by the symbol delay unit 167 from overlapping the symbol delay symbol buffer amount for the same data carrier by the symbol delay unit 161. To switch data carrier.

このように、図８に示した時間インタリーブ部１１６−１，１１６−２の構成例によれば、時間インタリーブ部１１６−１においてシンボル遅延部１６１が、入力したデータキャリアに対してシンボル遅延処理をそれぞれ行うようにし、時間インタリーブ部１１６−２において信号切替部１６６が、入力したデータキャリアをキャリア間で切り替えて出力し、シンボル遅延部１６７が、信号切替部１６６により切り替えられたデータキャリアに対してシンボル遅延処理をそれぞれ行うようにした。これにより、時間インタリーブ部１１６−１が入力するデータキャリアおよび時間インタリーブ部１１６−２が入力するデータキャリアにおける同じキャリア番号のデータキャリアに対し、異なるシンボル遅延量で時間インタリーブをそれぞれ行うことができる。つまり、送信系統間において、時間インタリーブ長は同一のままで、異なる並び替えパターンに従った時間インタリーブ処理を行うことができ、送信系統間に同時に発生するバースト誤りを効果的に分散させることができる。   Thus, according to the configuration example of time interleaving sections 116-1 and 116-2 shown in FIG. 8, symbol delay section 161 in time interleaving section 116-1 performs symbol delay processing on the input data carrier. In the time interleaving unit 116-2, the signal switching unit 166 switches the input data carrier and outputs the data carrier, and the symbol delay unit 167 outputs the data carrier switched by the signal switching unit 166. Each symbol delay process was performed. Thereby, time interleaving can be performed with different symbol delay amounts on the data carrier of the same carrier number in the data carrier input by time interleaving section 116-1 and the data carrier input by time interleaving section 116-2. That is, the time interleaving length remains the same between the transmission systems, and the time interleaving process according to different rearrangement patterns can be performed, and burst errors that occur simultaneously between the transmission systems can be effectively dispersed. .

〔基地局装置〕
次に、図１に示した基地局装置２００について説明する。図９は、基地局装置２００の構成例を示すブロック図である。この基地局装置２００は、４本の受信アンテナ２０１、４系統の局部発信機およびミキサ（図示せず）、４系統のＯＦＤＭ信号復調部２１０、ＭＩＭＯ復調部２２０、デインタリーブ部２３０および誤り訂正復号部２４０を備えている。 [Base station equipment]
Next, the base station apparatus 200 shown in FIG. 1 will be described. FIG. 9 is a block diagram illustrating a configuration example of the base station apparatus 200. The base station apparatus 200 includes four reception antennas 201, four local transmitters and mixers (not shown), four OFDM signal demodulation units 210, a MIMO demodulation unit 220, a deinterleaving unit 230, and an error correction decoding. Part 240 is provided.

４本の受信アンテナ２０１は、各送信アンテナ１０１と各受信アンテナ２０１との間の伝搬路を経由して同一周波数上で混信したＯＦＤＭ信号を受信する。４系統の局部発信機およびミキサ（図示せず）は、受信したＯＦＤＭ信号の周波数変換を行う。   The four receiving antennas 201 receive OFDM signals that are mixed on the same frequency via the propagation path between each transmitting antenna 101 and each receiving antenna 201. Four local transmitters and mixers (not shown) perform frequency conversion of the received OFDM signals.

４系統のＯＦＤＭ信号復調部２１０は、局部発信機およびミキサにより周波数変換されたＯＦＤＭ信号に対し、ガード相関によるシンボル同期、ＧＩ信号除去、ＦＦＴ処理、フレーム分離、伝搬路応答推定などを行う。そして、４系統のＯＦＤＭ信号復調部２１０は、シンボル同期などの処理後のデータ、および伝搬路推定した結果（伝搬路応答推定結果）をＭＩＭＯ復調部２２０に出力する。   The four systems of OFDM signal demodulator 210 perform symbol synchronization by guard correlation, GI signal removal, FFT processing, frame separation, propagation path response estimation, and the like on the OFDM signal frequency-converted by the local transmitter and the mixer. Then, four systems of OFDM signal demodulation section 210 output data after processing such as symbol synchronization and the result of channel estimation (channel response estimation result) to MIMO demodulation section 220.

ＭＩＭＯ復調部２２０は、４系統のＯＦＤＭ信号復調部２１０からデータおよび伝搬路応答推定結果をそれぞれ入力し、４系統のデータおよび伝搬路応答推定結果を用いて、後段の誤り訂正復号部２４０における処理のために、混信して受信されたデータの分離および復調を行う。ＭＩＭＯ復調部２２０は、誤り訂正復号部２４０において硬判定復号を行う場合、硬判定結果として生成したＯＦＤＭ信号の復調信号（送信信号Ｘ１，Ｘ２）を出力し、軟判定復号を行う場合、軟判定結果として生成した誤り訂正復号に用いるメトリックを出力する。   MIMO demodulation section 220 receives data and propagation path response estimation results from four OFDM signal demodulation sections 210, respectively, and uses the four data sets and propagation path response estimation results to perform processing in error correction decoding section 240 at the subsequent stage. Therefore, the received and separated data is separated and demodulated. When the error correction decoding unit 240 performs hard decision decoding, the MIMO demodulation unit 220 outputs a demodulated signal (transmission signals X1 and X2) of the OFDM signal generated as a hard decision result, and when soft decision decoding is performed, The metric used for error correction decoding generated as a result is output.

デインタリーブ部２３０は、ＭＩＭＯ復調部２２０によりＭＩＭＯ復調された信号（復調信号またはメトリック）を入力し、その信号に対してデインタリーブ処理を行う。誤り訂正復号部２４０は、デインタリーブ部２３０によりデインタリーブ処理された信号に対し、ビタビ復号などの誤り訂正復号を行う。このようにして、基地局装置２００は、端末装置１００により送信されたＯＦＤＭ信号を受信し、元の映像信号に復元する。   The deinterleaver 230 receives the signal (demodulated signal or metric) demodulated by the MIMO demodulator 220 and performs deinterleave processing on the signal. The error correction decoding unit 240 performs error correction decoding such as Viterbi decoding on the signal deinterleaved by the deinterleaving unit 230. In this way, the base station apparatus 200 receives the OFDM signal transmitted from the terminal apparatus 100 and restores the original video signal.

（デインタリーブ部）
次に、図９に示したデインタリーブ部２３０について説明する。図１０は、デインタリーブ部２３０の構成例を示すブロック図である。このデインタリーブ部２３０は、時間デインタリーブ（第１時間デインタリーブ）部２３１−１、時間デインタリーブ（第２時間デインタリーブ）部２３１−２、周波数デインタリーブ（第１周波数デインタリーブ）部２３２−１、周波数デインタリーブ（第２周波数デインタリーブ）部２３２−２、ビットデインタリーブ（第１ビットデインタリーブ）部２３３−１、ビットデインタリーブ（第２ビットデインタリーブ）部２３３−２を備えている。 (Deinterleave Department)
Next, the deinterleaving unit 230 shown in FIG. 9 will be described. FIG. 10 is a block diagram illustrating a configuration example of the deinterleaving unit 230. The deinterleaving unit 230 includes a time deinterleaving (first time deinterleaving) unit 231-1, a time deinterleaving (second time deinterleaving) unit 231-2, a frequency deinterleaving (first frequency deinterleaving) unit 232-2. 1 includes a frequency deinterleave (second frequency deinterleave) unit 232-2, a bit deinterleave (first bit deinterleave) unit 233-1, and a bit deinterleave (second bit deinterleave) unit 233-2. .

デインタリーブ部２３０は、ＭＩＭＯ復調部２２０により復調されたＯＦＤＭ信号の復調信号または誤り訂正復号に用いるメトリック（送信信号Ｘ１および送信信号Ｘ２の復調信号またはメトリック）を入力し、図３に示した端末装置１００の符号化部１１０におけるビットインタリーブ部１１４−１，１１４−２、周波数インタリーブ部１１５−１，１１５−２および時間インタリーブ部１１６−１，１１６−２が行ったインタリーブの逆の処理（時間デインタリーブ、周波数デインタリーブおよびビットデインタリーブの処理）を行う。   The deinterleaving unit 230 inputs the demodulated signal of the OFDM signal demodulated by the MIMO demodulating unit 220 or the metric used for error correction decoding (the demodulated signal or metric of the transmission signal X1 and the transmission signal X2), and the terminal shown in FIG. Inverse processing of interleaving (time) performed by bit interleaving sections 114-1 and 114-2, frequency interleaving sections 115-1 and 115-2, and time interleaving sections 116-1 and 116-2 in encoding section 110 of apparatus 100 Deinterleaving, frequency deinterleaving and bit deinterleaving).

（時間デインタリーブ）
まず、図１０に示した時間デインタリーブ部２３１−１，２３１−２について説明する。図１１は、時間デインタリーブ部２３１−１，２３１−２の構成例を示すブロック図であり、図８に示した時間インタリーブ部１１６−１，１１６−２に対応している。第１時間デインタリーブ部である時間デインタリーブ部２３１−１は、キャリア数分の遅延部からなるシンボル遅延部２５１を備えている。第２時間デインタリーブ部である時間デインタリーブ部２３１−２は、キャリア数分の遅延部からなるシンボル遅延部２５６および信号切替部２５７を備えている。 (Time deinterleaving)
First, the time deinterleaving units 231-1 and 231-2 illustrated in FIG. 10 will be described. FIG. 11 is a block diagram illustrating a configuration example of the time deinterleaving units 231-1 and 231-2, and corresponds to the time interleaving units 116-1 and 116-2 illustrated in FIG. The time deinterleaving unit 231-1 as the first time deinterleaving unit includes a symbol delay unit 251 including delay units for the number of carriers. The time deinterleaving unit 231-2 as the second time deinterleaving unit includes a symbol delay unit 256 and a signal switching unit 257 including delay units corresponding to the number of carriers.

時間デインタリーブ部２３１−１において、シンボル遅延部２５１は、ＭＩＭＯ復調部２２０からキャリア数分（ｎｄ本）の送信信号Ｘ１の復調信号／データキャリア（０,１，・・・，ｎｄ−２，ｎｄ−１）を入力し、それぞれ所定シンボルの遅延処理を行い、キャリア数分のデータキャリアを出力する。具体的には、０番目のデータキャリアに対し（Ｉ×６７２−ｍ０×Ｉ）シンボルの遅延処理を行い、１番目のデータキャリアに対し（Ｉ×６７２−ｍ１×Ｉ）シンボルの遅延処理を行い、同様にして、ｎｄ−２番目のデータキャリアに対し（Ｉ×６７２−ｍｎｄ−２×Ｉ）シンボルの遅延処理を行い、ｎｄ−１番目のデータキャリアに対し（Ｉ×６７２−ｍｎｄ−１×Ｉ）シンボルの遅延処理を行う。すなわち、各データキャリアに対し（Ｉ×６７２−ｍｋ×Ｉ）シンボルの遅延処理を行う。ここで、ｋ＝０，・・・，ｎｄ−２，ｎｄ−１である。 In time deinterleaving section 231-1, symbol delay section 251 receives demodulated signals / data carriers (0, 1,..., N d− ) of transmission signal X1 corresponding to the number of carriers (n d lines) from MIMO demodulator 220. 2 , n d-1 ) are input, delay processing of each predetermined symbol is performed, and data carriers for the number of carriers are output. Specifically, 0-th to the data carrier performs delay processing of (I × 672-m 0 × I) symbol, with respect to the first data carrier (I × 672-m 1 × I) delay processing of symbols was carried out, in the same manner, with respect to n d-2-th data carrier performs delay processing of (I × 672-m nd- 2 × I) symbol, to n d-1 th data carrier (I × 672 -M nd-1 × I) Perform symbol delay processing. That is, (I × 672-m k × I) symbol delay processing is performed on each data carrier. Here, k = 0,..., N d−2 , n d−1 .

一方、時間デインタリーブ部２３１−２において、シンボル遅延部２５６は、ＭＩＭＯ復調部２２０からキャリア数分（ｎｄ本）の送信信号Ｘ２の復調信号／データキャリア（ｎｄ−１，ｎｄ−２，・・・，１，０）を入力し、シンボル遅延部２５１と同様のシンボル遅延処理を行う。信号切替部２５７は、シンボル遅延部２５６からキャリア数分のデータキャリアを入力し、図８に示した信号切替部１６６がデータキャリアを切り替えたときの逆の順番で各データキャリアの切り替えを行って（信号切替部１６６による切り替え処理とは逆の処理を行う並び替えパターンに従った切り替えを行って）、信号切替部１６６が切り替える前の状態に戻す。図１１では、信号切替部２５７は、入力したデータキャリアを元の順番のデータキャリア（０，１，・・・，ｎｄ−２，ｎｄ−１）に切り替えて出力する。 On the other hand, in the time deinterleaver 231-2, the symbol delay unit 256, the demodulated signal / data carriers (n d-1 of the transmission signal X2 from the MIMO demodulator 220 minutes carriers (n d present), n d-2 ,..., 1, 0) are input, and symbol delay processing similar to that performed by the symbol delay unit 251 is performed. The signal switching unit 257 receives as many data carriers as the number of carriers from the symbol delay unit 256, and switches each data carrier in the reverse order when the signal switching unit 166 shown in FIG. 8 switches the data carriers. (Switching is performed according to a rearrangement pattern in which processing opposite to the switching processing by the signal switching unit 166 is performed), and the signal switching unit 166 returns to the state before switching. In FIG. 11, the signal switching unit 257 switches the input data carrier to the original data carriers (0, 1,..., N d−2 , n d−1 ) and outputs the data carriers.

このように、図１１に示した時間デインタリーブ部２３１−１，２３１−２の構成例によれば、時間デインタリーブ部２３１−１においてシンボル遅延部２５１が、入力したデータキャリアに対してシンボル遅延処理をそれぞれ行うようにし、時間デインタリーブ部２３１−２においてシンボル遅延部２５６が、入力したデータキャリアに対してシンボル遅延処理をそれぞれ行い、信号切替部２５７が、シンボル遅延部２５６により遅延されたデータキャリアを、端末装置１００における信号切替部１６６の逆の切り替え処理を行うようにキャリア間で切り替えるようにした。これにより、時間デインタリーブ部２３１−１，２３１−２が入力するデータキャリアを、端末装置１００における符号化部１１０の時間インタリーブ部１１６−１，１１６−２が処理を行う前の状態に戻すことができる。つまり、端末装置１００が時間インタリーブによって生成した、送信系統間に同時に発生するバースト誤りを効果的に分散させることが可能な信号を、基地局装置２００において元の状態に戻すことができる。   As described above, according to the configuration example of the time deinterleaving units 231-1 and 231-2 illustrated in FIG. 11, the symbol delay unit 251 in the time deinterleaving unit 231-1 performs symbol delay with respect to the input data carrier. In the time deinterleaving unit 231-2, the symbol delay unit 256 performs symbol delay processing on the input data carrier, and the signal switching unit 257 is the data delayed by the symbol delay unit 256. The carrier is switched between the carriers so as to perform the reverse switching process of the signal switching unit 166 in the terminal device 100. As a result, the data carriers input by the time deinterleaving units 231-1 and 231-2 are returned to the state before the time interleaving units 116-1 and 116-2 of the encoding unit 110 in the terminal device 100 perform processing. Can do. That is, the base station apparatus 200 can restore a signal that can be effectively dispersed from burst errors that occur simultaneously between transmission systems, generated by the terminal apparatus 100 by time interleaving, to the original state.

（周波数デインタリーブ）
次に、図１０に示した周波数デインタリーブ部２３２−１，２３２−２について説明する。図１２は、周波数デインタリーブ部２３２−１，２３２−２の構成例を示すブロック図であり、図７に示した周波数インタリーブ部１１５−１，１１５−２に対応している。第１周波数デインタリーブ部である周波数デインタリーブ部２３２−１は、Ｔｘ１初期値記録用メモリ２６１および周波数デインタリーブ用メモリ２６２を備えている。第２周波数デインタリーブ部である周波数デインタリーブ部２３２−２は、Ｔｘ２初期値記録用メモリ２６６および周波数デインタリーブ用メモリ２６７を備えている。 (Frequency deinterleaving)
Next, frequency deinterleaving sections 232-1 and 232-2 shown in FIG. 10 will be described. FIG. 12 is a block diagram illustrating a configuration example of the frequency deinterleave units 232-1 and 232-2, and corresponds to the frequency interleave units 115-1 and 115-2 illustrated in FIG. The frequency deinterleave unit 232-1 that is the first frequency deinterleave unit includes a Tx1 initial value recording memory 261 and a frequency deinterleave memory 262. The frequency deinterleave unit 232-2 which is the second frequency deinterleave unit includes a Tx2 initial value recording memory 266 and a frequency deinterleave memory 267.

周波数デインタリーブ部２３２−１において、Ｔｘ１初期値記録用メモリ２６１には、図７に示した周波数インタリーブ部１１５−１によりシフトレジスタに予め設定された初期値“００１００００００００”と同じ初期値が予め記録されている。周波数デインタリーブ用メモリ２６２は、Ｔｘ１初期値記録用メモリ２６１から初期値を入力し、図６に示した擬似ランダム系列の信号を生成する回路による処理とは逆の処理を行い、周波数インタリーブ後のキャリア位置を周波数インタリーブ前のキャリア位置に変換するためのキャリア位置データを生成する。そして、周波数デインタリーブ用メモリ２６２は、時間デインタリーブ部２３１−１からキャリア数分のデータキャリアを入力し、データキャリアをメモリに記録し、生成したキャリア位置データを用いてキャリア位置を変換し周波数デインタリーブを行い、キャリア数分のデータキャリアを出力する。すなわち、周波数デインタリーブ部２３２−１は、図７に示した周波数インタリーブ部１１５−１とは逆の並び替えパターンに従った周波数インタリーブ処理を行う。   In the frequency deinterleave unit 232-1, the initial value same as the initial value “00100000000” preset in the shift register by the frequency interleave unit 115-1 shown in FIG. 7 is recorded in the Tx1 initial value recording memory 261 in advance. Has been. The frequency deinterleave memory 262 receives the initial value from the Tx1 initial value recording memory 261, performs a process reverse to the process by the circuit for generating the pseudo-random sequence signal shown in FIG. Carrier position data for converting the carrier position to the carrier position before frequency interleaving is generated. The frequency deinterleaving memory 262 receives as many data carriers as the number of carriers from the time deinterleaving unit 231-1, records the data carriers in the memory, converts the carrier position using the generated carrier position data, and converts the frequency. Deinterleaving is performed, and data carriers for the number of carriers are output. That is, frequency deinterleaving section 232-1 performs frequency interleaving processing in accordance with the rearrangement pattern opposite to that of frequency interleaving section 115-1 shown in FIG.

一方、周波数デインタリーブ部２３２−２において、Ｔｘ２初期値記録用メモリ２６６には、図７に示した周波数インタリーブ部１１５−２によりシフトレジスタに予め設定された初期値“１１１１１１１１１１１”と同じ初期値が予め記録されている。周波数デインタリーブ用メモリ２６７は、Ｔｘ２初期値記録用メモリ２６６から初期値を入力し、周波数デインタリーブ用メモリ２６２と同様に処理を行うことにより、周波数インタリーブ後のキャリア位置を周波数インタリーブ前のキャリア位置に変換するためのキャリア位置データを生成する。そして、周波数デインタリーブ用メモリ２６７は、時間デインタリーブ部２３１−２からキャリア数分のデータキャリアを入力し、データキャリアをメモリに記録し、生成したキャリア位置データを用いてキャリア位置を変換し周波数デインタリーブを行い、キャリア数分のデータキャリアを出力する。すなわち、周波数デインタリーブ部２３２−２は、図７に示した周波数インタリーブ部１１５−２とは逆の並び替えパターンに従った周波数インタリーブ処理を行う。   On the other hand, in the frequency deinterleaving unit 232-2, the Tx2 initial value recording memory 266 has the same initial value as the initial value “11111111111” preset in the shift register by the frequency interleaving unit 115-2 shown in FIG. Pre-recorded. The frequency deinterleave memory 267 receives the initial value from the Tx2 initial value recording memory 266 and performs the same processing as the frequency deinterleave memory 262, thereby changing the carrier position after frequency interleaving to the carrier position before frequency interleaving. The carrier position data for conversion to is generated. The frequency deinterleave memory 267 receives as many data carriers as the number of carriers from the time deinterleave unit 231-2, records the data carriers in the memory, converts the carrier position using the generated carrier position data, and converts the frequency. Deinterleaving is performed, and data carriers for the number of carriers are output. That is, the frequency deinterleaving unit 232-2 performs frequency interleaving processing according to the rearrangement pattern opposite to that of the frequency interleaving unit 115-2 illustrated in FIG.

このように、図１２に示した周波数デインタリーブ部２３２−１，２３２−２の構成例によれば、周波数デインタリーブ部２３２−１のＴｘ１初期値記録用メモリ２６１には、周波数インタリーブ部１１５−１のレジスタに設定された初期値と同じ初期値が予め記録され、周波数デインタリーブ部２３２−２のＴｘ２初期値記録用メモリ２６６には周波数インタリーブ部１１５−２のレジスタに設定された初期値と同じ初期値が予め記録される。そして、周波数デインタリーブ部２３２−１の周波数デインタリーブ用メモリ２６２は、Ｔｘ１初期値記録用メモリ２６１に記録された初期値を用いて周波数インタリーブ部１１５−１による逆の処理を行い、周波数デインタリーブ部２３２−２の周波数デインタリーブ用メモリ２６７は、Ｔｘ２初期値記録用メモリ２６６に記録された初期値を用いて周波数インタリーブ部１１５−２による逆の処理を行うことにより、それぞれ周波数デインタリーブを行うようにした。これにより、周波数デインタリーブ部２３２−１，２３２−２が入力するデータキャリアを、端末装置１００における符号化部１１０の周波数インタリーブ部１１５−１，１１５−２が処理を行う前の状態に戻すことができる。つまり、端末装置１００が周波数インタリーブによって生成した、送信系統間に同時に発生するバースト誤りを効果的に分散させることが可能な信号を、基地局装置２００において元の状態に戻すことができる。   Thus, according to the configuration example of the frequency deinterleave units 232-1 and 232-2 shown in FIG. 12, the Tx1 initial value recording memory 261 of the frequency deinterleave unit 232-1 includes the frequency interleave unit 115- The same initial value as the initial value set in the register 1 is recorded in advance, and the initial value set in the register in the frequency interleave unit 115-2 is stored in the Tx2 initial value recording memory 266 of the frequency deinterleave unit 232-2. The same initial value is recorded in advance. The frequency deinterleaving unit 262 of the frequency deinterleaving unit 232-1 performs reverse processing by the frequency interleaving unit 115-1 using the initial value recorded in the Tx1 initial value recording memory 261, and performs frequency deinterleaving. The frequency deinterleaving memory 267 of the unit 232-2 performs frequency deinterleaving by performing reverse processing by the frequency interleaving unit 115-2 using the initial value recorded in the Tx2 initial value recording memory 266. I did it. As a result, the data carrier input by the frequency deinterleaving units 232-1 and 232-2 is returned to the state before the frequency interleaving units 115-1 and 115-2 of the encoding unit 110 in the terminal device 100 perform processing. Can do. That is, the base station apparatus 200 can restore a signal that can be effectively dispersed from burst errors that occur simultaneously between transmission systems, generated by the terminal apparatus 100 by frequency interleaving, to the original state.

（ビットデインタリーブ）
次に、図１０に示したビットデインタリーブ部２３３−１，２３３−２について説明する。図１３は、ビットデインタリーブ部２３３−１，２３３−２の構成例１を示すブロック図であり、図４に示したビットインタリーブ部１１４−１，１１４−２に対応している。第１ビットデインタリーブ部であるビットデインタリーブ部２３３−１は、シリアル／パラレル変換部２７１、ビット遅延部２７２−１〜２７２−３およびパラレル／シリアル変換部２７３を備えている。第２ビットデインタリーブ部であるビットデインタリーブ部２３３−２は、シリアル／パラレル変換部２７６、ビット遅延部２７７−１〜２７７−３、ビット信号切替部２７８およびパラレル／シリアル変換部２７９を備えている。 (Bit deinterleave)
Next, the bit deinterleave units 233-1 and 233-2 shown in FIG. 10 will be described. FIG. 13 is a block diagram showing a configuration example 1 of the bit deinterleaving units 233-1 and 233-2, and corresponds to the bit interleaving units 114-1 and 114-2 shown in FIG. The bit deinterleave unit 233-1 that is the first bit deinterleave unit includes a serial / parallel converter 271, bit delay units 272-1 to 272-3, and a parallel / serial converter 273. The bit deinterleave unit 233-2, which is the second bit deinterleave unit, includes a serial / parallel converter 276, bit delay units 277-1 to 277-3, a bit signal switching unit 278, and a parallel / serial converter 279. Yes.

ビットデインタリーブ部２３３−１において、シリアル／パラレル変換部２７１は、周波数デインタリーブ部２３２−１により出力されたデータキャリアのビットストリーム信号を入力し、入力した順番に４ビット毎にシリアル／パラレル変換し、第１〜第４のビットストリームをそれぞれ出力する。この処理は、図４に示したシリアル／パラレル変換部１４１の処理と同様である。   In the bit deinterleave unit 233-1, the serial / parallel converter 271 inputs the bit stream signal of the data carrier output by the frequency deinterleave unit 232-1 and performs serial / parallel conversion every 4 bits in the input order. The first to fourth bit streams are output. This process is the same as the process of the serial / parallel converter 141 shown in FIG.

ビット遅延部２７２−１〜２７２−３は、シリアル／パラレル変換部２７１から第１〜第３のビットストリーム信号をそれぞれ入力し、１２０ビット、８０ビットおよび４０ビットの遅延処理をそれぞれ行い、遅延した第１〜第３のビットストリーム信号をそれぞれ出力する。   The bit delay units 272-1 to 272-3 receive the first to third bit stream signals from the serial / parallel converter 271, respectively, perform delay processing of 120 bits, 80 bits, and 40 bits, respectively, and delay First to third bit stream signals are output.

パラレル／シリアル変換部２７３は、ビット遅延部２７２−１〜２７２−３から遅延した第１〜第３のビットストリーム信号をそれぞれ入力すると共に、シリアル／パラレル変換部２７１から第４のビットストリーム信号を入力し、パラレル／シリアル変換し、シリアルのビットストリーム信号を出力する。   The parallel / serial conversion unit 273 receives the first to third bit stream signals delayed from the bit delay units 272-1 to 272-3, and receives the fourth bit stream signal from the serial / parallel conversion unit 271. Input, parallel / serial conversion, and output serial bit stream signal.

一方、ビットデインタリーブ部２３３−２において、シリアル／パラレル変換部２７６は、周波数デインタリーブ部２３２−２により出力されたデータキャリアのビットストリーム信号を入力し、入力した順番に４ビット毎にシリアル／パラレル変換し、第１〜第４のビットストリームをそれぞれ出力する。この処理は、図４に示したシリアル／パラレル変換部１４６の処理と同様である。   On the other hand, in the bit deinterleaving unit 233-2, the serial / parallel conversion unit 276 inputs the bit stream signal of the data carrier output from the frequency deinterleaving unit 232-2, and the serial / parallel every 4 bits in the input order. Parallel conversion is performed, and first to fourth bit streams are output. This process is the same as the process of the serial / parallel converter 146 shown in FIG.

ビット遅延部２７７−１〜２７７−３は、シリアル／パラレル変換部２７６から第１〜第３のビットストリーム信号をそれぞれ入力し、１２０ビット、８０ビットおよび４０ビットの遅延処理をそれぞれ行い、遅延した第１〜第３のビットストリーム信号をそれぞれ出力する。   The bit delay units 277-1 to 277-3 receive the first to third bit stream signals from the serial / parallel converter 276, respectively, perform delay processing of 120 bits, 80 bits, and 40 bits, respectively, and delay First to third bit stream signals are output.

ビット信号切替部２７８は、ビット遅延部２７７−１〜２７７−３から遅延した第１〜第３のビットストリーム信号をそれぞれ入力すると共に、シリアル／パラレル変換部２７６から第４のビットストリーム信号を入力し、図４に示したビット信号切替部１４７がビットストリーム信号を切り替えたときの逆の順番で切り替えを行って（ビット信号切替部１４７による切り替え処理とは逆の処理を行う並び替えパターンに従った切り替えを行って）、ビット信号切替部１４７が切り替える前の状態に戻す。   The bit signal switching unit 278 inputs the first to third bit stream signals delayed from the bit delay units 277-1 to 277-3, and receives the fourth bit stream signal from the serial / parallel conversion unit 276. Then, the bit signal switching unit 147 shown in FIG. 4 performs switching in the reverse order when the bit stream signal is switched (according to the rearrangement pattern for performing the reverse process to the switching process by the bit signal switching unit 147). The bit signal switching unit 147 returns to the state before switching.

パラレル／シリアル変換部２７９は、ビット信号切替部２７８から切り替え後の第１〜第４のビットストリーム信号をそれぞれ入力し、パラレル／シリアル変換し、シリアルのビットストリーム信号を出力する。   The parallel / serial conversion unit 279 receives the first to fourth bit stream signals after switching from the bit signal switching unit 278, performs parallel / serial conversion, and outputs a serial bit stream signal.

このように、図１３に示したビットデインタリーブ部２３３−１，２３３−２の構成例１によれば、ビットデインタリーブ部２３３−１においてビット遅延部２７２−１〜２７２−３が、第１〜第３のビットストリーム信号に対し、１２０ビット、８０ビットおよび４０ビットの遅延処理をそれぞれ行うようにした。また、ビットデインタリーブ部２３３−２において、ビット遅延部２７７−１〜２７７−３が、第１〜第３のビットストリーム信号に対し、１２０ビット、８０ビットおよび４０ビットの遅延処理をそれぞれ行い、ビット信号切替部２７８が、ビット遅延部２７７−１〜２７７−３により遅延された第１〜第３のビットストリーム信号およびシリアル／パラレル変換部２７６により出力された第４のビットストリーム信号を、端末装置１００におけるビット信号切替部１４７の逆の切り替え処理を行うようにビットストリーム信号単位に切り替えるようにした。これにより、ビットデインタリーブ部２３３−１，２３３−２が入力するビットストリーム信号を、端末装置１００における符号化部１１０のビットインタリーブ部１１４−１，１１４−２が処理を行う前の状態に戻すことができる。つまり、端末装置１００がビットインタリーブによって生成した、送信系統間に同時に発生するバースト誤りを効果的に分散させることが可能な信号を、基地局装置２００において元の状態に戻すことができる。   As described above, according to the configuration example 1 of the bit deinterleaving units 233-1 and 233-2 shown in FIG. 13, the bit delay units 272-1 to 272-3 in the bit deinterleaving unit 233-1 are The 120-bit, 80-bit, and 40-bit delay processes are respectively performed on the third bit stream signal. In the bit deinterleaving unit 233-2, the bit delay units 277-1 to 277-3 perform 120-bit, 80-bit, and 40-bit delay processing on the first to third bit stream signals, respectively. The bit signal switching unit 278 receives the first to third bit stream signals delayed by the bit delay units 277-1 to 277-3 and the fourth bit stream signal output from the serial / parallel conversion unit 276 to the terminal The bit signal switching unit 147 in the apparatus 100 is switched in units of bit stream signals so as to perform the reverse switching process. As a result, the bit stream signals input by the bit deinterleaving units 233-1 and 233-2 are returned to the state before the bit interleaving units 114-1 and 114-2 of the encoding unit 110 in the terminal device 100 perform processing. be able to. That is, the base station apparatus 200 can restore a signal that can be effectively distributed between burst errors generated between the transmission systems, which is generated by the terminal apparatus 100 by bit interleaving, to the original state.

図１４は、ビットデインタリーブ部２３３−１，２３３−２の構成例２を示すブロック図であり、図５に示したビットインタリーブ部１１４−１，１１４−２に対応している。第１ビットデインタリーブ部であるビットデインタリーブ部２３３−１は、シリアル／パラレル変換部２７１、ビット遅延部２７２−１〜２７２−３およびパラレル／シリアル変換部２７３を備えている。第２ビットデインタリーブ部であるビットデインタリーブ部２３３−２は、シリアル／パラレル変換部２７６、ビット遅延部２７５−１〜２７５−３およびパラレル／シリアル変換部２７９を備えている。   FIG. 14 is a block diagram showing a configuration example 2 of the bit deinterleaving units 233-1 and 233-2, and corresponds to the bit interleaving units 114-1 and 114-2 shown in FIG. The bit deinterleave unit 233-1 that is the first bit deinterleave unit includes a serial / parallel converter 271, bit delay units 272-1 to 272-3, and a parallel / serial converter 273. The bit deinterleave unit 233-2 as the second bit deinterleave unit includes a serial / parallel converter 276, bit delay units 275-1 to 275-3, and a parallel / serial converter 279.

図１４に示す構成例２のビットデインタリーブ部２３３−１は、図１３に示した構成例１のビットデインタリーブ部２３３−１と同じ構成であるから、説明を省略する。   The bit deinterleaving unit 233-1 of the configuration example 2 illustrated in FIG. 14 has the same configuration as the bit deinterleaving unit 233-1 of the configuration example 1 illustrated in FIG.

ビットデインタリーブ部２３３−２において、シリアル／パラレル変換部２７６は、周波数デインタリーブ部２３２−２により出力されたデータキャリアのビットストリーム信号を入力し、入力した順番に４ビット毎にシリアル／パラレル変換し、第１〜第４のビットストリームをそれぞれ出力する。   In the bit deinterleaving unit 233-2, the serial / parallel conversion unit 276 inputs the bit stream signal of the data carrier output by the frequency deinterleaving unit 232-2, and performs serial / parallel conversion every 4 bits in the input order. The first to fourth bit streams are output.

ビット遅延部２７５−１〜２７５−３は、シリアル／パラレル変換部２７６から第２〜第４のビットストリーム信号をそれぞれ入力し、６０ビット、１００ビットおよび１２０ビットの遅延処理をそれぞれ行い、遅延した第２〜第４のビットストリーム信号をそれぞれ出力する。   The bit delay units 275-1 to 275-3 receive the second to fourth bit stream signals from the serial / parallel converter 276, respectively, and perform 60-bit, 100-bit, and 120-bit delay processes, respectively, and delay them. Second to fourth bit stream signals are output.

パラレル／シリアル変換部２７９は、シリアル／パラレル変換部２７６から第１のビットストリーム信号を入力すると共に、ビット遅延部２７５−１〜２７５−３から遅延した第２〜第４のビットストリーム信号をそれぞれ入力し、パラレル／シリアル変換し、シリアルのビットストリーム信号を出力する。   The parallel / serial conversion unit 279 receives the first bit stream signal from the serial / parallel conversion unit 276 and receives the second to fourth bit stream signals delayed from the bit delay units 275-1 to 275-3, respectively. Input, parallel / serial conversion, and output serial bit stream signal.

このように、図１４に示したビットデインタリーブ部２３３−１，２３３−２の構成例２によれば、図１３に示したビット信号切替部２７８のような切り替え処理を行うことなく、ビットデインタリーブ部２３３−１が、第１〜第３のビットストリーム信号に対して１２０ビット、８０ビットおよび４０ビットそれぞれ遅延させ、ビットデインタリーブ部２３３−２が、第２〜第４のビットストリーム信号に対して６０ビット、１００ビットおよび１２０ビットそれぞれ遅延させるようにした。これにより、ビットデインタリーブ部２３３−１，２３３−２が入力するビットストリーム信号を、端末装置１００における符号化部１１０のビットインタリーブ部１１４−１，１１４−２が処理を行う前の状態に戻すことができる。つまり、端末装置１００がビットインタリーブによって生成した、送信系統間に同時に発生するバースト誤りを効果的に分散させることが可能な信号を、基地局装置２００において元の状態に戻すことができる。   As described above, according to the configuration example 2 of the bit deinterleaving units 233-1 and 233-2 shown in FIG. The interleaving unit 233-1 delays 120 bits, 80 bits, and 40 bits, respectively, with respect to the first to third bit stream signals, and the bit deinterleaving unit 233-2 converts the second to fourth bit stream signals. On the other hand, 60 bits, 100 bits and 120 bits were respectively delayed. As a result, the bit stream signals input by the bit deinterleaving units 233-1 and 233-2 are returned to the state before the bit interleaving units 114-1 and 114-2 of the encoding unit 110 in the terminal device 100 perform processing. be able to. That is, the base station apparatus 200 can restore a signal that can be effectively distributed between burst errors generated between the transmission systems, which is generated by the terminal apparatus 100 by bit interleaving, to the original state.

（ＭＩＭＯ復調部／メトリック生成）
ここで、図９に示した誤り訂正復号部２４０が軟判定復号を行う場合、ＭＩＭＯ復調部２２０において、誤り訂正復号に用いるメトリックを生成する処理について詳細に説明する。図１５は、ＭＩＭＯ復調部２２０がメトリックを生成する場合の構成例を示すブロック図である。図１６は、図１５に示すＭＩＭＯ復調部２２０の処理を説明するフロー図である。なお、ここに説明するメトリック生成手法は例示であり、本発明はこの手法に限定されるものではない。 (MIMO demodulator / metric generation)
Here, when the error correction decoding unit 240 shown in FIG. 9 performs soft decision decoding, a process for generating a metric used for error correction decoding in the MIMO demodulation unit 220 will be described in detail. FIG. 15 is a block diagram illustrating a configuration example when the MIMO demodulator 220 generates a metric. FIG. 16 is a flowchart for explaining processing of the MIMO demodulator 220 shown in FIG. Note that the metric generation method described here is an example, and the present invention is not limited to this method.

このＭＩＭＯ復調部２２０は、ＱＲ分解部２２０１、全変調候補点記録部２２０２、ｘ１候補点生成およびｘ２誤差距離演算部２２０３、候補点ｘ１’誤差距離演算部２２０４、誤差距離合成部２２０５、メモリ部２２０６、ビタビブランチメトリック算出部２２０７および系統別メトリック生成部２２０８を備えている。   The MIMO demodulator 220 includes a QR decomposition unit 2201, an all modulation candidate point recording unit 2202, an x1 candidate point generation and x2 error distance calculation unit 2203, a candidate point x1 ′ error distance calculation unit 2204, an error distance synthesis unit 2205, and a memory unit. 2206, a Viterbi branch metric calculation unit 2207, and a system-specific metric generation unit 2208.

ＱＲ分解部２２０１は、伝搬路推定結果を入力し、ＱＲ分解を行い、行列Ｑおよび行列Ｒを算出する（ステップＳ１）。伝搬路推定結果である伝搬路行列Ｈを以下に示す。

Figure 0005127689
ここで、伝搬路行列Ｈの要素ｈｉｊは、送信アンテナｊから受信アンテナｉへの伝搬路の周波数応答特性を示す。以下の式によりＱＲ分解を行い、直交行列Ｑおよび上三角行列Ｒを算出する。
Ｈ＝Ｑ・Ｒ （Ｑ：直交行列，Ｒ：上三角行列） ・・・（２） The QR decomposition unit 2201 receives the propagation path estimation result, performs QR decomposition, and calculates a matrix Q and a matrix R (step S1). A propagation path matrix H which is a propagation path estimation result is shown below.
Figure 0005127689
 Here, the element h ij of the propagation path matrix H indicates the frequency response characteristic of the propagation path from the transmission antenna j to the reception antenna i. QR decomposition is performed by the following equation to calculate an orthogonal matrix Q and an upper triangular matrix R.
H = Q · R (Q: orthogonal matrix, R: upper triangular matrix) (2)

ｘ１候補点生成およびｘ２誤差距離演算部２２０３は、ＱＲ分解部２２０１により算出された行列Ｑおよび行列Ｒを入力し、送信信号ｘ２を全候補点Ｓとみなして送信信号ｘ１の全候補点ｘ１’を演算し、また、送信信号ｘ２の復調信号と全候補点Ｓとの間の誤差距離Δ２を演算する（ステップＳ２〜ステップＳ４）。ここで、第１の送信アンテナ＃１から送信される信号を送信信号ｘ１とし、第２の送信アンテナ＃２から送信される信号を送信信号ｘ２とする。以下、送信信号ｘ１の全候補点ｘ１’および送信信号ｘ２の誤差距離Δ２の演算手法について説明する。   The x1 candidate point generation and x2 error distance calculation unit 2203 receives the matrix Q and the matrix R calculated by the QR decomposition unit 2201, regards the transmission signal x2 as all candidate points S, and sets all candidate points x1 ′ of the transmission signal x1. And an error distance Δ2 between the demodulated signal of the transmission signal x2 and all candidate points S is calculated (steps S2 to S4). Here, a signal transmitted from the first transmission antenna # 1 is a transmission signal x1, and a signal transmitted from the second transmission antenna # 2 is a transmission signal x2. Hereinafter, a method of calculating all the candidate points x1 'of the transmission signal x1 and the error distance Δ2 of the transmission signal x2 will be described.

行列Ｑは直交行列であるから、送信信号Ｘと受信信号Ｙとの間の関係は以下の通りとなる。
Ｙ＝ＨＸ＝（Ｑ・Ｒ）Ｘ
ＱＨＹ＝｛（ＱＨ・Ｑ）・Ｒ｝Ｘ＝ＲＸ ・・・（３）
ここで、受信アンテナ＃１〜＃４で受信する受信信号をＹ＝［ｙ１，ｙ２，ｙ３，ｙ４］Ｔ（Ｔは転置を表す。）とし、送信アンテナ＃１，＃２から送信される送信信号をＸ＝［ｘ１，ｘ２］Ｔとする。 Since the matrix Q is an orthogonal matrix, the relationship between the transmission signal X and the reception signal Y is as follows.
Y = HX = (Q · R) X
Q H Y = {(Q H · Q) · R} X = RX (3)
Here, a received signal received by the receiving antennas # 1 to # 4 is Y = [y1, y2, y3, y4] T (T represents transposition), and transmissions are transmitted from the transmitting antennas # 1 and # 2. Let the signal be X = [x1, x2] T.

行列Ｒは上三角行列であるから、式（３）を以下の式で表すことができる。

Figure 0005127689
ここで、行列Ｒの要素は複素数である。ｘ１候補点生成およびｘ２誤差距離演算部２２０３は、式（４）および全変調候補点記録部２２０２に記録された全変調候補点Ｓを用いて、送信信号ｘ１の全候補点ｘ１’および送信信号ｘ２の誤差距離Δ２を、以下の式により算出する。
Figure 0005127689
 ここで、全変調候補点Ｓは、例えば１６ＱＡＭの変調方式におけるコンスタレーションで示される全ての点のことをいう。図１７は、電波産業会（Ａｓｓｏｃｉａｔｉｏｎ ｏｆ Ｒａｄｉｏ Ｉｎｄｕｓｔｒｉｅｓ ａｎｄ Ｂｕｓｉｎｅｓｓｅｓ）で定められるテレビ番組素材伝送用の無線素材伝送システムの規格（ＡＲＩＢ ＳＴＤ−Ｂ３３）に準拠した場合の、１６ＱＡＭで表される送信信号の配置を示す図である。このコンスタレーション配置は、１６ＱＡＭの変調方式における送信信号ｘ１，ｘ２のとり得る配置を示している。 Since the matrix R is an upper triangular matrix, the equation (3) can be expressed by the following equation.
Figure 0005127689
 Here, the elements of the matrix R are complex numbers. The x1 candidate point generation and x2 error distance calculation unit 2203 uses all the modulation candidate points S recorded in the equation (4) and all modulation candidate point recording unit 2202 to transmit all the candidate points x1 ′ and the transmission signals of the transmission signal x1. The error distance Δ2 of x2 is calculated by the following equation.
Figure 0005127689
 Here, all modulation candidate points S refer to all points indicated by a constellation in, for example, a 16QAM modulation system. FIG. 17 shows a transmission signal represented by 16QAM when the wireless material transmission system standard (ARIB STD-B33) for transmitting television program material defined by the Association of Radio Industries and Businesses is established. It is a figure which shows arrangement | positioning. This constellation arrangement indicates an arrangement that transmission signals x1 and x2 can take in the 16QAM modulation scheme.

式（５）において、送信信号ｘ１の全候補点ｘ１’は、式（４）の送信信号ｘ２に全変調候補点Ｓを代入して得られた１６点の値である。また、送信信号ｘ２の誤差距離Δ２は、式（４）により求められるｘ２（＝ｙ２’／Ｒ２２）と、送信信号ｘ２の全変調候補点Ｓとの間における１６点の距離の値となる。 In equation (5), all candidate points x1 ′ of transmission signal x1 are 16 points obtained by substituting all modulation candidate points S for transmission signal x2 in equation (4). Further, the error distance Δ2 of the transmission signal x2 is a distance value of 16 points between x2 (= y2 ′ / R 22 ) obtained by the equation (4) and all the modulation candidate points S of the transmission signal x2. .

候補点ｘ１’誤差距離演算部２２０４は、ｘ１候補点生成およびｘ２誤差距離演算部２２０３により算出された送信信号ｘ１の全候補点ｘ１’を入力し、この送信信号ｘ１の全候補点ｘ１’と、この候補点ｘ１’の表す４ビット信号の順序に従って各ビットで定められた基準点との間の誤差距離（送信信号ｘ１の誤差距離Δ１）を算出する（ステップＳ５）。具体的には、候補点ｘ１’誤差距離演算部２２０４は、送信信号ｘ１の全候補点ｘ１’を表す４ビット信号の各ビットの信号点と、“０”の値をとる場合および“１”の値をとる場合のそれぞれに定めた基準点との誤差距離を、以下の式により算出する。ただし、以下の式では、ＡＲＩＢ ＳＴＤ−Ｂ３３において定義される受信信号の振幅Ｚ（＝√１０）による除算は省略してある。   Candidate point x1 ′ error distance calculation unit 2204 receives all candidate points x1 ′ of transmission signal x1 calculated by x1 candidate point generation and x2 error distance calculation unit 2203, and all candidate points x1 ′ of transmission signal x1. Then, an error distance (error distance Δ1 of the transmission signal x1) from the reference point defined by each bit is calculated in accordance with the order of the 4-bit signal represented by the candidate point x1 ′ (step S5). Specifically, the candidate point x1 ′ error distance calculation unit 2204 takes the value of “0” and the signal point of each bit of the 4-bit signal representing all candidate points x1 ′ of the transmission signal x1 and “1”. The error distance from the reference point determined for each of the values is calculated by the following equation. However, in the following formula, the division by the amplitude Z (= √10) of the received signal defined in ARIB STD-B33 is omitted.

（Ａ）送信信号ｘ１の全候補点ｘ１’を表す４ビット信号のうちの１ビット目の信号点と基準点との間の誤差距離
dist_x1_10＝abs（abs（Re（x1’）-2）-1） (1ビット目”0”を基準)・・・（６）
dist_x1_11＝abs（abs（Re（x1’）+2）-1） (1ビット目”1”を基準)・・・（７）
（Ｂ）送信信号ｘ１の全候補点ｘ１’を表す４ビット信号のうちの２ビット目の信号点と基準点との間の誤差距離
dist_x1_20＝abs（abs（Im（x1’）-2）-1） (2ビット目”0”を基準)・・・（８）
dist_x1_21＝abs（abs（Im（x1’）+2）-1） (2ビット目”1”を基準)・・・（９）
（Ｃ）送信信号ｘ１の全候補点ｘ１’を表す４ビット信号のうちの３ビット目の信号点と基準点との間の誤差距離
dist_x1_30＝abs（abs（Re（x1’））-3） (3ビット目”0”を基準)・・・（１０）
dist_x1_31＝abs（abs（Re（x1’））-1） (3ビット目”1”を基準)・・・（１１）
（Ｄ）送信信号ｘ１の全候補点ｘ１’を表す４ビット信号のうちの４ビット目の信号点と基準点との間の誤差距離
dist_x1_40＝abs（abs（Im（x1’））-3） (4ビット目”0”を基準)・・・（１２）
dist_x1_41＝abs（abs（Im（x1’））-1） (4ビット目”1”を基準)・・・（１３）
ここで、Ｒｅは実数部、Ｉｍは虚数部、ａｂｓは絶対値をそれぞれ示し、各式において、それぞれ１６個の誤差距離が算出される。 (A) Error distance between the signal point of the first bit of the 4-bit signal representing all candidate points x1 ′ of the transmission signal x1 and the reference point
dist_x1_10 = abs (abs (Re (x1 ')-2) -1) (referenced to the first bit “0”) (6)
dist_x1_11 = abs (abs (Re (x1 ') + 2) -1) (referenced to “1” in the first bit) (7)
(B) Error distance between the signal point of the second bit of the 4-bit signal representing all candidate points x1 ′ of the transmission signal x1 and the reference point
dist_x1_20 = abs (abs (Im (x1 ')-2) -1) (referenced to “0” in the second bit) (8)
dist_x1_21 = abs (abs (Im (x1 ') + 2) -1) (referenced to “1” in the second bit) (9)
(C) An error distance between the signal point of the third bit of the 4-bit signal representing all candidate points x1 ′ of the transmission signal x1 and the reference point
dist_x1_30 = abs (abs (Re (x1 '))-3) (referenced to the third bit “0”) (10)
dist_x1_31 = abs (abs (Re (x1 '))-1) (referenced to “1” in the third bit) (11)
(D) The error distance between the signal point of the fourth bit of the 4-bit signal representing all candidate points x1 ′ of the transmission signal x1 and the reference point
dist_x1_40 = abs (abs (Im (x1 '))-3) (4th bit “0” as a reference) (12)
dist_x1_41 = abs (abs (Im (x1 '))-1) (4th bit "1" as a reference) (13)
Here, Re represents a real part, Im represents an imaginary part, and abs represents an absolute value. In each equation, 16 error distances are calculated.

図１８は、コンスタレーション配置において、１６ＱＡＭで表される４ビット信号の分布を示す図である。ここで、横軸は実数（ｒｅａｌ）または同相成分を表し、縦軸は虚数（ｉｍａｇ）または直交成分を表す。図１８に示すように、ｘ１＿１０は１ビット目が“０”のときの領域、ｘ１＿１１は１ビット目が“１”のときの領域、ｘ１＿２０は２ビット目が“０”のときの領域、ｘ１＿２１は２ビット目が“１”のときの領域、ｘ１＿３０は３ビット目が“０”のときの領域、ｘ１＿３１は３ビット目が“１”のときの領域、ｘ１＿４０は４ビット目が“０”のときの領域、ｘ１＿４１は４ビット目が“１”のときの領域である。   FIG. 18 is a diagram showing a distribution of 4-bit signals represented by 16QAM in the constellation arrangement. Here, the horizontal axis represents a real number (real) or an in-phase component, and the vertical axis represents an imaginary number (imag) or a quadrature component. As shown in FIG. 18, x1_10 is an area when the first bit is “0”, x1_11 is an area when the first bit is “1”, x1_20 is an area when the second bit is “0”, x1_21 Is the area when the second bit is "1", x1_30 is the area when the third bit is "0", x1_31 is the area when the third bit is "1", and x1_40 is the fourth bit is "0" X1_41 is an area when the fourth bit is “1”.

送信信号ｘ１の全候補点ｘ１’を表す４ビット信号のうちの１ビット目について、それが“０”であるか“１”であるかは、送信信号ｘ１の全候補点ｘ１’における実数部の値が正であるか負であるかにより決定される。式（６）の誤差距離は、１ビット目“０”を基準にしたものであり、その実数部が１または３であるから、基準点を（２＋０ｊ）として算出される。一方、式（７）の誤差距離は、１ビット目“１”を基準にしたものであり、その実数部が−１または−３であるから、基準点を（−２＋０ｊ）として算出される。   Whether the first bit of the 4-bit signal representing all candidate points x1 ′ of the transmission signal x1 is “0” or “1” is the real part at all candidate points x1 ′ of the transmission signal x1 Is determined by whether it is positive or negative. The error distance of the equation (6) is based on the first bit “0” and its real part is 1 or 3, and thus is calculated with the reference point being (2 + 0j). On the other hand, since the error distance of the equation (7) is based on the first bit “1” and its real part is −1 or −3, the reference point is calculated as (−2 + 0j).

また、送信信号ｘ１の全候補点ｘ１’を表す４ビット信号のうちの２ビット目について、それが“０”であるか“１”であるかは、送信信号ｘ１の全候補点ｘ１’における虚数部の値が正であるか負であるかにより決定される。式（８）の誤差距離は、２ビット目“０”を基準にしたものであり、基準点を（０＋２ｊ）として算出される。一方、式（９）の誤差距離は、２ビット目“１”を基準にしたものであり、基準点を（０−２ｊ）として算出される。   Whether the second bit of the 4-bit signal representing all candidate points x1 'of the transmission signal x1 is "0" or "1" is determined at all candidate points x1' of the transmission signal x1. It is determined by whether the value of the imaginary part is positive or negative. The error distance in equation (8) is based on the second bit “0”, and is calculated with the reference point being (0 + 2j). On the other hand, the error distance in equation (9) is based on the second bit “1”, and is calculated with the reference point being (0-2j).

また、送信信号ｘ１の全候補点ｘ１’を表す４ビット信号のうちの３ビット目について、式（１０）の誤差距離は、３ビット目“０”を基準にしたものであり、基準点を（３＋０ｊ）または（−３＋０ｊ）として算出される。一方、式（１１）の誤差距離は、３ビット目“１”を基準にしたものであり、基準点を（１＋０ｊ）または（−１＋０ｊ）として算出される。   Further, for the third bit of the 4-bit signal representing all candidate points x1 ′ of the transmission signal x1, the error distance of the equation (10) is based on the third bit “0”, and the reference point is Calculated as (3 + 0j) or (-3 + 0j). On the other hand, the error distance in Expression (11) is based on the third bit “1”, and is calculated with the reference point being (1 + 0j) or (−1 + 0j).

また、送信信号ｘ１の全候補点ｘ１’を表す４ビット信号のうちの４ビット目について、式（１２）の誤差距離は、４ビット目“０”を基準にしたものであり、基準点を（０＋３ｊ）または（０−３ｊ）として算出される。一方、式（１３）の誤差距離は、４ビット目“１”を基準にしたものであり、基準点を（０＋１ｊ）または（０−１ｊ）として算出される誤差距離である。   For the fourth bit of the 4-bit signal representing all candidate points x1 ′ of the transmission signal x1, the error distance of the equation (12) is based on the fourth bit “0”. Calculated as (0 + 3j) or (0-3j). On the other hand, the error distance in Expression (13) is based on the fourth bit “1”, and is an error distance calculated with the reference point as (0 + 1j) or (0-1j).

誤差距離合成部２２０５は、ｘ１候補点生成およびｘ２誤差距離演算部２２０３により算出された送信信号ｘ２の誤差距離Δ２（１６個）を入力し、候補点ｘ１’誤差距離演算部２２０４により算出された送信信号ｘ１の誤差距離Δ１（１６×８＝１２８個）を入力し、送信信号ｘ２の誤差距離Δ２と、それに対応する（その誤差の１６個の信号点に対応する）送信信号ｘ１の誤差距離Δ１とを足し合わせ、送信信号ｘ１および送信信号ｘ２の合成誤差距離Δ１２を、ビットの状態毎に以下のように算出する（ステップＳ６）。
（Ａ）１ビット目の合成誤差距離
Δ１２_x1_10＝dist_x1_10＋Δ２ ・・・（１４）
Δ１２_x1_11＝dist_x1_11＋Δ２ ・・・（１５）
（Ｂ）２ビット目の合成誤差距離
Δ１２_x1_20＝dist_x1_20＋Δ２ ・・・（１６）
Δ１２_x1_21＝dist_x1_21＋Δ２ ・・・（１７）
（Ｃ）３ビット目の合成誤差距離
Δ１２_x1_30＝dist_x1_30＋Δ２ ・・・（１８）
Δ１２_x1_31＝dist_x1_31＋Δ２ ・・・（１９）
（Ｄ）４ビット目の合成誤差距離
Δ１２_x1_40＝dist_x1_40＋Δ２ ・・・（２０）
Δ１２_x1_41＝dist_x1_41＋Δ２ ・・・（２１） The error distance synthesis unit 2205 receives the error distance Δ2 (16 pieces) of the transmission signal x2 calculated by the x1 candidate point generation and x2 error distance calculation unit 2203, and is calculated by the candidate point x1 ′ error distance calculation unit 2204. The error distance Δ1 (16 × 8 = 128) of the transmission signal x1 is input, the error distance Δ2 of the transmission signal x2, and the error distance of the transmission signal x1 corresponding to it (corresponding to the 16 signal points of the error). By adding Δ1, the combined error distance Δ12 of the transmission signal x1 and the transmission signal x2 is calculated for each bit state as follows (step S6).
(A) Synthesis error distance of the first bit Δ12_x1_10 = dist_x1_10 + Δ2 (14)
Δ12_x1_11 = dist_x1_11 + Δ2 (15)
(B) Composite error distance of the second bit Δ12_x1_20 = dist_x1_20 + Δ2 (16)
Δ12_x1_21 = dist_x1_21 + Δ2 (17)
(C) Composite error distance of the third bit Δ12_x1_30 = dist_x1_30 + Δ2 (18)
Δ12_x1_31 = dist_x1_31 + Δ2 (19)
(D) Synthesis error distance of the fourth bit Δ12_x1_40 = dist_x1_40 + Δ2 (20)
Δ12_x1_41 = dist_x1_41 + Δ2 (21)

メモリ部２２０６は、誤差距離合成部２２０５により合成された送信信号ｘ１および送信信号ｘ２の合成誤差距離Δ１２を、所定のデータ量分一時的に記録する（図１６の処理フローではこのステップは省略してある。）。   The memory unit 2206 temporarily records the combined error distance Δ12 of the transmission signal x1 and the transmission signal x2 combined by the error distance combining unit 2205 by a predetermined amount of data (this step is omitted in the processing flow of FIG. 16). )

ビタビブランチメトリック算出部２２０７は、メモリ部２２０６に記録されたビットの状態毎の合成誤差距離（１６×８＝１２８個）を入力し、各ビットにおいて、送信信号ｘ１の候補点ｘ１’および送信信号ｘ２の候補点ｘ２’がとり得る４つのパターン（ｘ１，ｘ２）＝（０，０），（０，１），（１，０），（１，１）について、該当する合成誤差距離群を選択し、その中から最小値をとる合成誤差距離を選択し、それを各パターンのメトリックとして出力する（ステップＳ７）。   The Viterbi branch metric calculation unit 2207 receives the combined error distance (16 × 8 = 128) for each bit state recorded in the memory unit 2206, and transmits the candidate point x1 ′ of the transmission signal x1 and the transmission signal for each bit. For the four patterns (x1, x2) = (0, 0), (0, 1), (1, 0), (1, 1) that can be taken by the candidate point x2 ′ of x2, the corresponding composite error distance group is set. A combination error distance having a minimum value is selected from the selection, and is output as a metric for each pattern (step S7).

そして、系統別メトリック生成部２２０８は、ビタビブランチメトリック算出部２２０７から４つのパターン（ｘ１，ｘ２）＝（０，０），（０，１），（１，０），（１，１）を入力し、送信系統１における“０”および“１”の２つのパターンのメトリック（データが“０”になる場合および“１”になる場合のメトリック）を生成して出力する。具体的には、系統別メトリック生成部２２０８は、（ｘ１，ｘ２）＝（０，０），（０，１）のうちの小さい方のデータを、送信系統１における“０”のパターンのデータとし、（ｘ１，ｘ２）＝（１，０），（１，１）のうちの小さい方のデータを、送信系統１における“１”のパターンのデータとし、これらを送信系統１における２つのパターンのメトリックとして出力する。また、系統別メトリック生成部２２０８は、（ｘ１，ｘ２）＝（０，０），（１，０）のうちの小さい方のデータを、送信系統２における“０”のパターンのデータとし、（ｘ１，ｘ２）＝（０，１），（１，１）のうちの小さい方のデータを、送信系統２における“１”のパターンのデータとし、これらを送信系統２における２つのパターンのメトリックとして出力する。このように、ＭＩＭＯ復調部２２０は、誤り訂正復号部２４０が軟判定復号を行う場合、復調によって生成した誤り訂正復号に用いるメトリックを、送信系統毎に出力する。   Then, the system-specific metric generation unit 2208 receives four patterns (x1, x2) = (0, 0), (0, 1), (1, 0), (1, 1) from the Viterbi branch metric calculation unit 2207. Input, and generate and output metrics of two patterns “0” and “1” in the transmission system 1 (metrics when data is “0” and “1”). Specifically, the system-specific metric generation unit 2208 uses the smaller data of (x1, x2) = (0, 0), (0, 1) as data of the pattern “0” in the transmission system 1. The smaller data of (x1, x2) = (1, 0), (1, 1) is used as data of the pattern “1” in the transmission system 1, and these are the two patterns in the transmission system 1. Output as metric. Further, the system-specific metric generation unit 2208 uses the smaller data of (x1, x2) = (0, 0), (1, 0) as data of the pattern “0” in the transmission system 2, and ( The smaller data of x1, x2) = (0, 1), (1, 1) is used as the data of the pattern “1” in the transmission system 2, and these are used as the metrics of the two patterns in the transmission system 2. Output. In this manner, when the error correction decoding unit 240 performs soft decision decoding, the MIMO demodulation unit 220 outputs a metric used for error correction decoding generated by demodulation for each transmission system.

（デインタリーブ部／メトリック入力）
図１０を参照して、デインタリーブ部２３０の時間デインタリーブ部２３１−１は、ＭＩＭＯ復調部２２０から送信系統１における“０”および“１”の２つのパターンのメトリックを入力し、送信信号Ｘ１の復調信号を入力したときと同じ時間インタリーブ処理を、入力したメトリックに対して行う。また、時間デインタリーブ部２３１−２は、ＭＩＭＯ復調部２２０から送信系統２における０”および“１”の２つのパターンのメトリックを入力し、送信信号Ｘ２の復調信号を入力したときと同じ時間インタリーブ処理を、入力したメトリックに対して行う。周波数デインタリーブ部２３２−１，２３２−２およびビットデインタリーブ部２３３−１，２３３−２も同様に、入力したメトリックに対してデインタリーブの処理を行う。このように、デインタリーブ部２３０は、誤り訂正復号部２４０が軟判定復号を行う場合、ＭＩＭＯ復調部２２０から送信系統１，２のメトリックをそれぞれ入力し、デインタリーブの処理を行い、誤り訂正復号部２４０に出力する。そして、誤り訂正復号部２４０は、デインタリーブ部２３０から送信系統１，２のメトリックをそれぞれ入力し、軟判定ビタビ復号による誤り訂正復号を行う。 (Deinterleave part / metric input)
Referring to FIG. 10, time deinterleaving section 231-1 of deinterleaving section 230 inputs metrics of two patterns “0” and “1” in transmission system 1 from MIMO demodulation section 220, and transmits transmission signal X1. The same time interleaving process as when the demodulated signal is input is performed on the input metric. The time deinterleaving unit 231-2 inputs the metrics of two patterns “0” and “1” in the transmission system 2 from the MIMO demodulator 220, and the same time interleaving as when the demodulated signal of the transmission signal X 2 is input. The processing is performed on the input metric, and the frequency deinterleaving units 232-1 and 232-2 and the bit deinterleaving units 233-1 and 233-2 similarly perform deinterleaving processing on the input metric. In this way, when the error correction decoding unit 240 performs soft decision decoding, the deinterleaving unit 230 inputs the metrics of the transmission systems 1 and 2 from the MIMO demodulation unit 220, performs deinterleaving processing, and performs error correction. The data is output to the decoding unit 240. Then, the error correction decoding unit 240 transmits from the deinterleaving unit 230 to the transmission system. 1,2 metrics were respectively input, performs error correction decoding by soft decision Viterbi decoding.

以上のように、本発明の実施形態による端末装置１００および基地局装置２００によれば、端末装置１００における符号化部１１０のビットインタリーブ部１１４−１，１１４−２、周波数インタリーブ部１１５−１，１１５−２および時間インタリーブ部１１６−１，１１６−２は、送信系統間で異なる並び替えパターンに従ってインタリーブ処理を行うようにした。また、基地局装置２００におけるデインタリーブ部２３０の時間デインタリーブ部２３１−１，２３１−２、周波数デインタリーブ部２３２−１，２３２−２およびビットデインタリーブ部２３３−１，２３３−２は、それぞれのインタリーブ処理に対応した並び替えパターンに従ってデインタリーブ処理を行い、信号を元の状態に戻すようにした。これにより、同時に発生するバースト誤りを効果的に分散させることができる。したがって、バースト誤りに対して、同じ送信系統内においてその誤りを分散させると共に、送信系統間においても、その誤りを分散させることができるから、誤り訂正復号による誤り訂正の効果を一層充分に得ることが可能となる。   As described above, according to the terminal device 100 and the base station device 200 according to the embodiment of the present invention, the bit interleaving units 114-1 and 114-2 of the encoding unit 110 in the terminal device 100, the frequency interleaving unit 115-1, 115-2 and time interleaving sections 116-1 and 116-2 are configured to perform interleaving processing according to rearrangement patterns that differ between transmission systems. Further, the time deinterleaving units 231-1 and 231-2, the frequency deinterleaving units 232-1 and 232-2, and the bit deinterleaving units 233-1 and 233-2 of the deinterleaving unit 230 in the base station apparatus 200 are respectively The interleaving process is performed according to the rearrangement pattern corresponding to the interleaving process, and the signal is returned to the original state. Thereby, burst errors that occur at the same time can be effectively dispersed. Therefore, burst errors can be distributed within the same transmission system, and can also be distributed between transmission systems, so that the effect of error correction by error correction decoding can be obtained more sufficiently. Is possible.

前記デインタリーブ部２３０によって各種のデインタリーブ処理された復調信号およびメトリックは、誤り訂正復号部２４０によって軟判定ビタビ復号された後、元の信号に復元される。また、異なる並び替えパターンに従った各種のインタリーブ処理およびデインタリーブ処理に必要な遅延時間は、従来のインタリーブ処理およびデインタリーブ処理に必要な遅延時間と同一であり、遅延時間は増大しない。   The demodulated signal and metric subjected to various deinterleaving processes by the deinterleaving unit 230 are soft-decision Viterbi decoded by the error correction decoding unit 240 and then restored to the original signal. Also, the delay time required for various interleaving processes and deinterleaving processes according to different rearrangement patterns is the same as the delay time required for the conventional interleaving process and deinterleaving process, and the delay time does not increase.

特に、複数の送信アンテナおよび複数の受信アンテナを用いたＭＩＭＯ−ＯＦＤＭ伝送を行う通信システムにおいて、ＵＨＦ帯、マイクロ波帯、ミリ波帯などの比較的高い周波数を用いてＯＦＤＭ信号を伝送する場合に、互いに相間の高い伝搬路で伝送されたＯＦＤＭ信号が遮蔽される環境では、各送信系統で同時に発生するバースト誤りを効果的に分散させることができる。また、通信システム全体のインタリーブ処理による遅延時間およびデインタリーブ処理による遅延時間は、従来のシステムと変わることがなく増大することはない。   In particular, in a communication system that performs MIMO-OFDM transmission using a plurality of transmission antennas and a plurality of reception antennas, when transmitting an OFDM signal using a relatively high frequency such as a UHF band, a microwave band, or a millimeter wave band. In an environment where OFDM signals transmitted through high propagation paths are shielded from each other, burst errors that occur simultaneously in each transmission system can be effectively dispersed. Further, the delay time due to the interleaving process and the delay time due to the deinterleaving process of the entire communication system are not different from the conventional system and do not increase.

ＭＩＭＯ−ＯＦＤＭ伝送方式を用いた無線映像伝送システムの構成例を示す図である。It is a figure which shows the structural example of the radio | wireless video transmission system using a MIMO-OFDM transmission system. 端末装置の構成例を示すブロック図である。It is a block diagram which shows the structural example of a terminal device. 符号化部の構成例を示すブロック図である。It is a block diagram which shows the structural example of an encoding part. ビットインタリーブ部の構成例１を示すブロック図である。It is a block diagram which shows the structural example 1 of a bit interleave part. ビットインタリーブ部の構成例２を示すブロック図である。It is a block diagram which shows the structural example 2 of a bit interleave part. ＡＲＩＢ ＳＴＤ Ｂ−３３に規定された周波数インタリーブにより擬似ランダム系列信号を生成する回路のブロック図である。It is a block diagram of a circuit for generating a pseudo random sequence signal by frequency interleaving defined in ARIB STD B-33. 周波数インタリーブ部の構成例を示すブロック図である。It is a block diagram which shows the structural example of a frequency interleave part. 時間インタリーブ部の構成例を示すブロック図である。It is a block diagram which shows the structural example of a time interleaving part. 基地局装置の構成例を示すブロック図である。It is a block diagram which shows the structural example of a base station apparatus. デインタリーブ部の構成例を示すブロック図である。It is a block diagram which shows the structural example of a deinterleaving part. 時間デインタリーブ部の構成例を示すブロック図である。It is a block diagram which shows the structural example of a time deinterleaving part. 周波数デインタリーブ部の構成例を示すブロック図である。It is a block diagram which shows the structural example of a frequency deinterleaving part. ビットデインタリーブ部の構成例１を示すブロック図である。It is a block diagram which shows the structural example 1 of a bit deinterleaving part. ビットデインタリーブ部の構成例２を示すブロック図である。It is a block diagram which shows the structural example 2 of a bit deinterleaving part. ＭＩＭＯ復調部がメトリックを生成する場合の構成例を示すブロック図である。It is a block diagram which shows the structural example in case a MIMO demodulation part produces | generates a metric. ＭＩＭＯ復調部がメトリックを生成する場合の処理を説明するフロー図である。It is a flowchart explaining a process in case a MIMO demodulation part produces | generates a metric. ＡＲＩＢ ＳＴＤ−Ｂ３３に準拠した場合の、１６ＱＡＭで表される送信信号の配置を示す図である。It is a figure which shows arrangement | positioning of the transmission signal represented by 16QAM at the time of complying with ARIB STD-B33. １６ＱＡＭで表される４ビット信号の分布を示す図である。It is a figure which shows distribution of 4 bit signal represented by 16QAM.

符号の説明Explanation of symbols

１００ 端末装置
１０１ 送信アンテナ
１１０ 符号化部
１１１ 外符号符号化部
１１２ 外インタリーブ部
１１３ 内符号符号化部
１１４ ビットインタリーブ部
１１５ 周波数インタリーブ部
１１６ 時間インタリーブ部
１２０ ＯＦＤＭ信号生成部
１３０ 局部発信機およびミキサ
１４１，１４６，２７１，２７６ シリアル／パラレル変換部
１４２，１４８，１４９，２７２，２７５，２７７ ビット遅延部
１４７，２７８ ビット信号切替部
１６１，１６７，２５１，２５６ シンボル遅延部
１６６，２５７ 信号切替部
２００ 基地局装置
２０１ 受信アンテナ
２１０ ＯＦＤＭ信号復調部
２２０ ＭＩＭＯ復調部
２３０ デインタリーブ部
２３１ 時間デインタリーブ部
２３２ 周波数デインタリーブ部
２３３ ビットデインタリーブ部
２４０ 誤り訂正復号部
２６１ Ｔｘ１初期値記録用メモリ
２６２，２６７ 周波数デインタリーブ用メモリ
２６６ Ｔｘ２初期値記録用メモリ
２７３，２７９ パラレル／シリアル変換部
２２０１ ＱＲ分解部
２２０２ 全変調候補点記録部
２２０３ ｘ１候補点生成およびｘ２誤差距離演算部
２２０４ 候補点ｘ１’誤差距離演算部
２２０５ 誤差距離合成部
２２０６ メモリ部
２２０７ ビタビブランチメトリック算出部
２２０８ 系統別メトリック生成部 DESCRIPTION OF SYMBOLS 100 Terminal device 101 Transmission antenna 110 Encoding part 111 Outer code encoding part 112 Outer interleaving part 113 Inner code encoding part 114 Bit interleaving part 115 Frequency interleaving part 116 Time interleaving part 120 OFDM signal generation part 130 Local transmitter and mixer 141 , 146, 271, 276 Serial / parallel converters 142, 148, 149, 272, 275, 277 Bit delay units 147, 278 Bit signal switching units 161, 167, 251, 256 Symbol delay units 166, 257 Signal switching unit 200 Base Station apparatus 201 Reception antenna 210 OFDM signal demodulator 220 MIMO demodulator 230 Deinterleaver 231 Time deinterleaver 232 Frequency deinterleaver 233 Bit deinterleaver 240 Error correction decoder 2 61 Tx1 initial value recording memory 262, 267 Frequency deinterleaving memory 266 Tx2 initial value recording memory 273, 279 Parallel / serial conversion unit 2201 QR decomposition unit 2202 All modulation candidate point recording unit 2203 x1 candidate point generation and x2 error distance Calculation unit 2204 Candidate point x1 ′ error distance calculation unit 2205 Error distance synthesis unit 2206 Memory unit 2207 Viterbi branch metric calculation unit 2208 System-specific metric generation unit

Claims (9)

生成多項式を用いた符号化により複数の送信系統の信号を生成し、前記複数の送信系統の信号のそれぞれに、所定の並び替えパターンに従ったインタリーブ処理を行い、前記複数の送信系統に対応したそれぞれの送信アンテナからＯＦＤＭ信号を送信するＭＩＭＯ送信装置において、
前記送信系統毎にインタリーブ部を備え、
前記各インタリーブ部は、
前記送信系統の信号に対し、他の送信系統のインタリーブ部とは異なる並び替えパターンに従ったインタリーブ処理を行うために、
前記送信系統の信号に対し、他の送信系統とは異なる大きさのビット単位の遅延を施し、他の送信系統とは異なるビット位置に並び替えるためのビットインタリーブ処理を行うビットインタリーブ部と、
前記ビットインタリーブ部によりビットインタリーブ処理が行われた送信系統の信号に対し、所定の生成多項式に所定の初期値を与えて他の送信系統とは異なる擬似ランダム系列の信号を生成し、前記擬似ランダム系列の信号を用いて、他の送信系統とは異なるデータキャリアのキャリア位置に並び替えるための周波数インタリーブ処理を行う周波数インタリーブ部と、
前記周波数インタリーブ部により周波数インタリーブ処理が行われた送信系統の信号に対し、他の送信系統とは異なる大きさの時間遅延を施し、他の送信系統とは異なる位置に並び替えるための時間インタリーブ処理を行う時間インタリーブ部とを備え、
前記ビットインタリーブ部は、
前記送信系統のシリアルのビットストリーム信号をパラレルの複数のビットストリーム信号に変換し、前記複数のビットストリーム信号のそれぞれに所定ビット単位の遅延を施す第１ビットインタリーブ部と、
他の前記送信系統のシリアルのビットストリーム信号をパラレルの複数のビットストリーム信号に変換し、前記複数のビットストリーム信号を前記ビットストリーム信号単位に切り替え、前記切り替えた複数のビットストリーム信号のそれぞれに前記第１ビットインタリーブ部と同じ所定ビット単位の遅延を施す第２ビットインタリーブ部と、
を備えることを特徴とするＭＩＭＯ送信装置。 A plurality of transmission system signals are generated by encoding using a generator polynomial, each of the plurality of transmission system signals is subjected to interleaving processing according to a predetermined rearrangement pattern, and the plurality of transmission system signals are supported. In a MIMO transmission apparatus that transmits an OFDM signal from each transmission antenna,
An interleave unit is provided for each transmission system,
Each interleave unit is
In order to perform an interleaving process according to a rearrangement pattern different from the interleave unit of the other transmission system for the signal of the transmission system ,
A bit interleaving unit that performs a bit interleaving process for performing a bit-unit delay of a magnitude different from that of the other transmission system and rearranging the signal of the transmission system to a bit position different from that of the other transmission system;
A pseudo-random sequence signal different from other transmission systems is generated by giving a predetermined initial value to a predetermined generation polynomial for a signal of a transmission system that has undergone bit interleaving processing by the bit interleaving unit, and the pseudo-random sequence is generated. A frequency interleaving unit that performs frequency interleaving processing for rearranging the carrier position of a data carrier different from that of another transmission system using a signal of the sequence;
A time interleaving process for performing a time delay having a magnitude different from that of the other transmission system and rearranging the signal of the transmission system subjected to the frequency interleaving process by the frequency interleaving unit to a position different from that of the other transmission system. And a time interleaving unit that performs
The bit interleaving unit is
A first bit interleaving unit that converts a serial bit stream signal of the transmission system into a plurality of parallel bit stream signals and delays each of the plurality of bit stream signals by a predetermined bit unit;
The serial bit stream signal of the other transmission system is converted into a plurality of parallel bit stream signals, the plurality of bit stream signals are switched to the bit stream signal unit, and each of the switched plurality of bit stream signals is A second bit interleaving unit that applies a delay of the same predetermined bit unit as the first bit interleaving unit;
MIMO transmission apparatus comprising: a. 請求項１に記載のＭＩＭＯ送信装置において、
前記ビットインタリーブ部は、
前記送信系統のシリアルのビットストリーム信号をパラレルの複数のビットストリーム信号に変換し、前記複数のビットストリーム信号のそれぞれに所定ビット単位の遅延を施す第１ビットインタリーブ部と、
他の前記送信系統のシリアルのビットストリーム信号をパラレルの複数のビットストリーム信号に変換し、前記パラレルに変換する順序を逆にした複数のビットストリーム信号に対して前記第１ビットインタリーブ部と同じ所定ビット単位の遅延が施されるように、前記複数のビットストリーム信号のそれぞれに遅延を施す第２ビットインタリーブ部と、
を備えることを特徴とするＭＩＭＯ送信装置。 The MIMO transmission apparatus according to claim 1,
The bit interleaving unit is
A first bit interleaving unit that converts a serial bit stream signal of the transmission system into a plurality of parallel bit stream signals and delays each of the plurality of bit stream signals by a predetermined bit unit;
The same serial bit stream signal of the other transmission system is converted into a plurality of parallel bit stream signals, and the same predetermined number as the first bit interleave unit is applied to the plurality of bit stream signals in which the order of conversion to the parallel is reversed. A second bit interleaving unit that delays each of the plurality of bitstream signals so that a bit-wise delay is applied;
MIMO transmission apparatus comprising: a. 請求項１または２に記載のＭＩＭＯ送信装置において、
前記周波数インタリーブ部は、
前記ビットインタリーブ部によりビットインタリーブ処理が行われた送信系統の信号を各キャリアに割り当てたときのキャリア数分のデータキャリアに対し、所定の生成多項式及び所定の初期値を用いてキャリア位置を求め、前記キャリア位置に並び替える第１周波数インタリーブ部と、
前記ビットインタリーブ部によりビットインタリーブ処理が行われた他の送信系統の信号を各キャリアに割り当てたときのキャリア数分のデータキャリアに対し、前記所定の生成多項式とは異なる生成多項式、または前記所定の初期値とは異なる初期値を用いてキャリア位置を求め、前記キャリア位置に並び替える第２周波数インタリーブ部と、
を備えることを特徴とするＭＩＭＯ送信装置。 The MIMO transmission apparatus according to claim 1 or 2 ,
The frequency interleaving unit is
The carrier position is determined using a predetermined generator polynomial and a predetermined initial value for data carriers corresponding to the number of carriers when a signal of a transmission system subjected to bit interleaving processing by the bit interleaving unit is allocated to each carrier, A first frequency interleaving unit for rearranging to the carrier position;
A generator polynomial different from the predetermined generator polynomial, or the predetermined generator polynomial, for data carriers corresponding to the number of carriers when signals of other transmission systems subjected to bit interleave processing by the bit interleave unit are allocated to each carrier. Obtaining a carrier position using an initial value different from the initial value, and rearranging the carrier position to the carrier position;
MIMO transmission apparatus comprising: a. 請求項１から３までのいずれか一項に記載のＭＩＭＯ送信装置において、
前記時間インタリーブ部は、
前記周波数インタリーブ部により周波数インタリーブ処理が行われた送信系統の信号における所定キャリア数分のデータキャリアのそれぞれに対し、所定シンボルの時間遅延を施す第１時間インタリーブ部と、
前記周波数インタリーブ部により周波数インタリーブ処理が行われた他の送信系統の信号における所定キャリア数分のデータキャリアを前記データキャリア単位に切り替え、前記切り替えたデータキャリアのそれぞれに対し、前記第１時間インタリーブ部と同じ所定シンボルの時間遅延を施す第２時間インタリーブ処理部と、
を備えることを特徴とするＭＩＭＯ送信装置。 In the MIMO transmission apparatus according to any one of claims 1 to 3 ,
The time interleaving unit is
A first time interleaving unit that applies a time delay of a predetermined symbol to each of data carriers for a predetermined number of carriers in a signal of a transmission system subjected to frequency interleaving processing by the frequency interleaving unit;
A data carrier for a predetermined number of carriers in a signal of another transmission system that has been subjected to frequency interleaving processing by the frequency interleaving unit is switched to the data carrier unit, and the first time interleaving unit for each of the switched data carriers A second time interleaving processing unit that applies a time delay of the same predetermined symbol as
MIMO transmission apparatus comprising: a. 請求項１から４までのいずれか一項のＭＩＭＯ送信装置における複数の送信系統に対応したそれぞれの送信アンテナから送信されたＯＦＤＭ信号を受信するＭＩＭＯ受信装置であって、
受信した前記ＯＦＤＭ信号を前記送信系統毎の信号に復調する復調部と、
前記復調部により復調された送信系統毎の信号に対し、それぞれデインタリーブ処理を行う前記送信系統毎のデインタリーブ部と、
前記各デインタリーブ部によりデインタリーブされた送信系統毎の信号に対し、前記符号化に対応した復号を行う復号部と、を備え、
前記各デインタリーブ部は、
前記送信系統毎に異なる並び替えパターンに従ったインタリーブ処理に対応して、前記インタリーブ処理を行う前の送信系統の信号に戻すための、前記他の送信系統とは異なる並び替えパターンに従ったデインタリーブ処理を行うために、
前記復調された送信系統の信号に対し、前記時間インタリーブ部による時間インタリーブ処理前の元の位置に並び替えるための時間デインタリーブ処理を行う時間デインタリーブ部と、
前記時間デインタリーブ部により時間デインタリーブ処理が行われた送信系統の信号に対し、前記周波数インタリーブ部による周波数インタリーブ処理前の元の位置に並び替えるための周波数デインタリーブ処理を行う周波数デインタリーブ部と、
前記周波数デインタリーブ部により周波数デインタリーブ処理が行われた送信系統の信号に対し、前記ビットインタリーブ部によるビットインタリーブ処理前の元の位置に並び替えるためのビットデインタリーブ処理を行うビットデインタリーブ部とを備え、
前記時間デインタリーブ部は、
前記復調された送信系統の信号における所定キャリア数分のデータキャリアのそれぞれに対し、所定シンボルの時間遅延を施し、前記第１時間インタリーブ部による処理前の元の位置に並び替える第１時間デインタリーブ部と、
前記復調が行われた他の送信系統の信号における所定キャリア数分のデータキャリアのそれぞれに対し、前記第１時間デインタリーブ部と同じ所定シンボルの時間遅延を施し、前記第２時間インタリーブ部による切り替えとは逆の処理になるように、前記時間遅延を施したデータキャリアを前記データキャリア単位に切り替え、前記第２時間インタリーブ部による処理前の元の位置に並び替える第２時間デインタリーブ部と、
を備えることを特徴とするＭＩＭＯ受信装置。 A MIMO receiver that receives OFDM signals transmitted from respective transmission antennas corresponding to a plurality of transmission systems in the MIMO transmitter according to any one of claims 1 to 4 ,
A demodulator that demodulates the received OFDM signal into a signal for each transmission system;
A deinterleaving unit for each transmission system that performs deinterleaving processing on a signal for each transmission system demodulated by the demodulation unit;
A decoding unit that performs decoding corresponding to the encoding for the signal for each transmission system deinterleaved by each deinterleaving unit,
Each deinterleave unit is
Corresponding to the interleaving process according to the different rearrangement pattern for each transmission system, the data according to the rearrangement pattern different from that of the other transmission system for returning to the signal of the transmission system before the interleaving process is performed. To perform interleaving ,
A time deinterleaving unit that performs a time deinterleaving process for rearranging the demodulated transmission system signal to an original position before the time interleaving process by the time interleaving unit;
A frequency deinterleaving unit that performs frequency deinterleaving processing for rearranging the signal of the transmission system subjected to time deinterleaving processing by the time deinterleaving unit to an original position before frequency interleaving processing by the frequency interleaving unit; ,
A bit deinterleave unit for performing a bit deinterleave process for rearranging the signal of the transmission system subjected to the frequency deinterleave process by the frequency deinterleave unit to an original position before the bit interleave process by the bit interleave unit; With
The time deinterleaving unit is
A first time deinterleave that performs a time delay of a predetermined symbol on each of data carriers for a predetermined number of carriers in the demodulated transmission system signal and rearranges the data carriers to the original positions before processing by the first time interleave unit. And
A time delay of the same predetermined symbol as that of the first time deinterleave unit is applied to each of the data carriers for the predetermined number of carriers in the signal of the other transmission system on which the demodulation has been performed, and switching by the second time interleave unit A second time deinterleaving unit that switches the data carrier subjected to the time delay to the unit of the data carrier and rearranges it to the original position before the processing by the second time interleaving unit so as to be the reverse of the processing,
MIMO receiving apparatus comprising: a. 請求項５に記載のＭＩＭＯ受信装置において、
前記周波数デインタリーブ部は、
前記時間デインタリーブ部により時間デインタリーブ処理が行われた送信系統の信号に対し、前記第１周波数インタリーブ部による処理とは逆の処理を行い、前記第１周波数インタリーブ処理前の元の位置に並び替える第１周波数デインタリーブ部と、
前記時間デインタリーブ部により時間デインタリーブ処理が行われた他の送信系統の信号に対し、前記第２周波数インタリーブ部による処理とは逆の処理を行い、前記第２周波数インタリーブ処理前の元の位置に並び替える第２周波数デインタリーブ部と、
を備えることを特徴とするＭＩＭＯ受信装置。 The MIMO receiver according to claim 5 , wherein
The frequency deinterleave unit is
The signal of the transmission system subjected to the time deinterleaving process by the time deinterleaving part is subjected to a process opposite to the process by the first frequency interleaving part and arranged at the original position before the first frequency interleaving process. A first frequency deinterleaving section to be replaced;
The signal of the other transmission system that has been subjected to the time deinterleaving process by the time deinterleaving part is subjected to a process opposite to the process by the second frequency interleaving part, and the original position before the second frequency interleaving process A second frequency deinterleaver that rearranges
MIMO receiving apparatus comprising: a. 請求項５または６に記載のＭＩＭＯ受信装置において、
前記ビットデインタリーブ部は、
前記周波数デインタリーブ部により周波数デインタリーブ処理が行われた送信系統の信号に対し、所定ビット単位の遅延を施し、前記第１ビットインタリーブ部による処理前の元の位置に並び替える第１ビットデインタリーブ部と、
前記周波数デインタリーブ部により周波数デインタリーブ処理が行われた他の送信系統の信号に対し、所定ビット単位の遅延を施し、前記第２ビットインタリーブ部による処理前の元の位置に並び替える第２ビットデインタリーブ部と、
を備えることを特徴とするＭＩＭＯ受信装置。 The MIMO receiver according to claim 5 or 6 ,
The bit deinterleaving unit is
A first bit deinterleave that performs a delay of a predetermined bit unit on a transmission system signal that has been subjected to frequency deinterleave processing by the frequency deinterleave unit, and rearranges it to the original position before processing by the first bit interleave unit. And
A second bit that is delayed by a predetermined bit unit with respect to a signal of another transmission system that has been subjected to frequency deinterleaving processing by the frequency deinterleaving unit, and is rearranged to the original position before processing by the second bit interleaving unit Deinterleaving section,
MIMO receiving apparatus comprising: a. 請求項５から７までのいずれか一項に記載のＭＩＭＯ受信装置において、
前記復調部は、受信した前記ＯＦＤＭ信号を復調し、誤り訂正復号のために用いるメトリックを前記送信系統毎に生成し、
前記各デインタリーブ部は、前記復調部により復調された送信系統のメトリックに対し、前記インタリーブ処理に対応して前記他の送信系統とは異なる並び替えパターンに従ったデインタリーブ処理を行い、
前記復号部は、前記各デインタリーブ部によりデインタリーブされた送信系統毎のメトリックを入力し、軟判定誤り訂正復号を行う、ことを特徴とするＭＩＭＯ受信装置。 In the MIMO receiver according to any one of claims 5 to 7 ,
The demodulation unit demodulates the received OFDM signal, generates a metric used for error correction decoding for each transmission system,
Each deinterleaving unit performs a deinterleaving process according to a rearrangement pattern different from that of the other transmission system corresponding to the interleaving process for the metric of the transmission system demodulated by the demodulation unit,
The MIMO receiving apparatus, wherein the decoding unit inputs a metric for each transmission system deinterleaved by each deinterleaving unit and performs soft decision error correction decoding. 請求項１から４までのいずれか一項に記載のＭＩＭＯ送信装置と、請求項５から８までのいずれか一項に記載のＭＩＭＯ受信装置と、を備えたことを特徴とするＭＩＭＯ通信システム。 A MIMO communication system comprising: the MIMO transmission apparatus according to any one of claims 1 to 4; and the MIMO reception apparatus according to any one of claims 5 to 8.
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