JP5121859B2 - Storage device - Google Patents
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Description
この発明は、記憶装置に関し、より特定的には、相変化メモリの高信頼性化に関する。 The present invention relates to a storage device, and more particularly to high reliability of a phase change memory.
特開２００３−１０００８５号公報（特許文献１）には、相変化材料を記憶セルとして用いる相変化型不揮発性記憶装置に関して、記憶セルに情報を記録する前に、記憶セルの記録状態を読みとり、遷移に最適な書込パルスを選択して印加することが記載されている。この際に、遷移が不要な場合には、書込パルスを印加しなくてもよい。あるいは、非晶質状態に遷移させるか結晶状態に遷移させるかに応じて、パルスの立ち下がり部の波形を調節し、結晶化保持時間を制御する。 Japanese Patent Laid-Open No. 2003-100085 (Patent Document 1) relates to a phase change nonvolatile memory device using a phase change material as a memory cell, before recording information in the memory cell, reading the recording state of the memory cell, It is described that a write pulse optimum for transition is selected and applied. At this time, if no transition is required, the write pulse may not be applied. Alternatively, the crystallization holding time is controlled by adjusting the waveform at the falling edge of the pulse in accordance with whether the transition is to the amorphous state or the crystalline state.
従来の、カルコゲナイドガラス（ＧｅＳｂＴｅ）などを用いた相変化メモリでは、メモリアクセス動作において以下の２つの問題点がある。 The conventional phase change memory using chalcogenide glass (GeSbTe) has the following two problems in the memory access operation.
まず第１は、ライトディスターブの問題である。相変化メモリセルがアモルファス状態（データ“１”を保持している状態とする）はセルの抵抗値が高い状態である。メモリセルが“１”を保持している場合にさらにデータ“１”を再書込（オーバーライト）する際には、セル抵抗が高いので、書込電圧に一定の制約がある条件下では、問題がある。 The first is the problem of write disturb. The phase change memory cell is in an amorphous state (a state in which data “1” is held) is a state in which the resistance value of the cell is high. When the data “1” is rewritten (overwritten) when the memory cell holds “1”, the cell resistance is high. There's a problem.
すなわち、データ“０”を保持している場合にデータ“１”を書込むときには高電流の印加ができるが、データ“１”を保持している場合にデータ“１”を再書込する際には高電流の印加ができない。したがって、この場合には、メモリセルの急冷ができずむしろ短い時間メモリセルが再結晶化温度を超え溶融温度に至らない状態で加熱されることになる。このような加熱を本明細書では徐熱と称する。 That is, when data “1” is written when data “0” is held, a high current can be applied, but when data “1” is held, data “1” is rewritten. Cannot be applied with high current. Therefore, in this case, the memory cell cannot be rapidly cooled, but rather, the memory cell is heated in a state where the recrystallization temperature is exceeded and the melting temperature is not reached. Such heating is referred to herein as slow heating.
セルの徐熱が起こるとデータ“１”を保持していたメモリセルが加熱されることにより多結晶状態となりデータ“１”が破壊される。この書込時のデータの破壊をライトディスターブと本明細書では称する。 When the cell is gradually heated, the memory cell holding the data “1” is heated to be in a polycrystalline state, and the data “1” is destroyed. This destruction of data at the time of writing is referred to as write disturb in this specification.
ライトディスターブを防ぐには、高抵抗状態でのメモリセルの抵抗値Ｒｃｅｌｌ（Ｈ）をあまり大きくできない。しかしメモリセルの抵抗値Ｒｃｅｌｌ（Ｈ）をあまり大きくしないとすると、データ“１”，“０”に対応するメモリセルの抵抗比が大きく取れない。メモリセルの抵抗比が大きく取れないと読出アクセス時の読出信号が小さくなり、読出アクセスタイムが遅くなるという問題点があった。 In order to prevent write disturb, the resistance value Rcell (H) of the memory cell in the high resistance state cannot be increased too much. However, if the resistance value Rcell (H) of the memory cell is not increased too much, the resistance ratio of the memory cell corresponding to the data “1” and “0” cannot be increased. If the resistance ratio of the memory cell cannot be increased, there is a problem that the read signal at the time of read access is reduced and the read access time is delayed.
第２にはリードディスターブの問題である。メモリセルから読出を行なう際にも、ヒータや相変化素子に読出電流Ｉｒｅａｄが流れ、ある程度の熱が発生する。書込電流Ｉｗｒｉｔｅ／読出電流Ｉｒｅａｄを、３桁以上に大きく保たないと読出電流Ｉｒｅａｄによる発熱が徐熱となり、データ“１”が破壊されてしまう。セルの徐熱が起こるとデータ“１”を保持していたメモリセルが加熱されることにより多結晶状態となりデータ“１”が破壊される。この読出時のデータの破壊をリードディスターブと本明細書では称する。したがって、データ“１”を読出す際の読出電流値を小さく抑えるためにメモリセルの抵抗Ｒｃｅｌｌ（Ｈ）を大きくする必要があり、データ“０”の書込が遅くなる。 Second is the problem of read disturb. When reading from the memory cell, a read current Iread flows through the heater and the phase change element, and a certain amount of heat is generated. If the write current Iwrite / read current Iread is not kept large by more than 3 digits, the heat generated by the read current Iread becomes gradual and data “1” is destroyed. When the cell is gradually heated, the memory cell holding the data “1” is heated to be in a polycrystalline state, and the data “1” is destroyed. This destruction of data at the time of reading is referred to as read disturb in this specification. Therefore, it is necessary to increase the resistance Rcell (H) of the memory cell in order to keep the read current value when reading data “1” small, and writing of data “0” is delayed.
本発明は、ライトディスターブおよびリードディスターブの問題を解決し信頼性が高められた記憶装置を提供することを目的とする。 An object of the present invention is to provide a storage device that solves the problems of write disturb and read disturb and has improved reliability.
この発明は、要約すると記憶装置であって、メモリセルと、電流印加回路と読出回路と、書込回路とを含む。メモリセルは、熱を印加することにより、第１の論理値に対応する第１の抵抗値と第２の論理値に対応する第１の抵抗値よりも抵抗が大きい第２の抵抗値とに抵抗値が変化してデータを蓄積する。電流印加回路は、メモリセルに熱を印加してデータを書込むための電流を出力する。読出回路は、メモリセルの抵抗値に対応するデータを読出す。書込回路は、第２の論理値をメモリセルに書込む場合には、読出回路により読出された読出データが第１の論理値であるときに電流印加回路に第２の論理値を書込む指示を行ない、読出データが第２の論理値であるときには電流印加回路に第２の論理値を書込む指示を行なわない。書込回路は、第１の論理値をメモリセルに書込む場合には、読出データの値にかかわらず電流印加回路に第１の論理値を書込む指示を行なう。 In summary, the present invention is a memory device including a memory cell, a current application circuit, a read circuit, and a write circuit. By applying heat, the memory cell has a first resistance value corresponding to the first logic value and a second resistance value having a resistance higher than the first resistance value corresponding to the second logic value. The resistance value changes and data is accumulated. The current application circuit outputs a current for writing data by applying heat to the memory cell. The read circuit reads data corresponding to the resistance value of the memory cell. When writing the second logic value to the memory cell, the writing circuit writes the second logic value to the current application circuit when the read data read by the reading circuit is the first logic value. An instruction is given, and when the read data has the second logic value, an instruction to write the second logic value to the current application circuit is not given. When writing the first logic value into the memory cell, the write circuit instructs the current application circuit to write the first logic value regardless of the value of the read data.
本発明では、相変化素子が高抵抗状態であるとき、高抵抗状態に対応するデータの再書込を行なわないから、ライトディスターブの問題が生じない。したがって、メモリセルの抵抗の制約がなく、高抵抗状態のメモリセルの抵抗値を大きくすることができる。このため、２つの論理値に対応するメモリセル抵抗の抵抗比が大きくとれるようになり、読出信号が大きくでき、読出アクセスタイムを高速にすることができる。 In the present invention, when the phase change element is in the high resistance state, the data corresponding to the high resistance state is not rewritten, so that the problem of write disturb does not occur. Therefore, there is no restriction on the resistance of the memory cell, and the resistance value of the memory cell in the high resistance state can be increased. As a result, the resistance ratio of the memory cell resistors corresponding to the two logical values can be increased, the read signal can be increased, and the read access time can be increased.
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the same reference numerals indicate the same or corresponding parts.
図１は、この発明の実施の形態に従う記憶装置の全体の構成を概略的に示す図である。
図１を参照して、記憶装置は、行列状にメモリセルＭＣが配列されるメモリセルアレイ１００を含む。メモリセルＭＣは、相変化素子を含む可変抵抗素子と、この可変抵抗素子を選択する選択トランジスタとを含む。
FIG. 1 schematically shows a whole structure of a storage device according to an embodiment of the present invention.
Referring to FIG. 1, the storage device includes a
このメモリセルアレイ１００においては、メモリセルＭＣの行に対応してワード線ＷＬが配置され、メモリセルＭＣの各列に対応してビット線ＢＬが配置される。
In
記憶装置は、さらに、ワード線アドレス信号ＡＤＸをデコードし、メモリセルアレイ１００内のワード線を指定するワード線選択信号を生成するワード線デコーダ１０２と、このワード線デコーダ１０２からのワード線選択信号に従って、選択されたワード線を選択状態へ駆動するワード線ドライブ回路１０４と、書込指示信号ＷＲの活性化時活性化されて、ビット線アドレス信号ＡＤＹをデコードして、書込対象のビット線を選択するライトドライバデコーダ１０６と、ライトドライバデコーダ１０６の出力信号に従って選択ビット線にデータ書込時、書込電圧（電流）パルスを供給するビット線ドライブ回路１０８とを含む。
The memory device further decodes the word line address signal ADX, generates a word line selection signal for designating a word line in the
ライトドライバデコーダ１０６は、書込対象のビット線を選択し、かつ書込データに応じて、書込回路１１４から与えられる書込制御信号に従って書込対象のビット線へ書込電流パルスを供給するための制御信号を生成する。ビット線ドライブ回路１０８は、データ書込時、このライトドライバデコーダ１０６の出力信号に従って、選択ビット線へ書込電流パルスを供給する。ビット線ドライブ回路１０８は、データ書込動作時を除く期間は、出力ハイインピーダンス状態に維持される。
Write
書込回路１１４は、書込活性化信号ＷＥの活性化に従って、この書込データに基づいて選択ビット線に対する書込制御信号を生成する。この書込回路１１４からの書込制御信号が、ライトドライバデコーダ１０６へ与えられて、データの書込が、選択ビット線に対して実行される。
Write
書込活性化信号ＷＥは、書込み指示信号ＷＲの活性化時、実際にデータを選択メモリセルに書込むときに活性化される。書込み指示信号ＷＲは、動作モードがデータ書込モードであることを示す。 Write activation signal WE is activated when data is actually written to the selected memory cell when write instruction signal WR is activated. Write instruction signal WR indicates that the operation mode is the data write mode.
記憶装置は、さらに、ビット線アドレス信号ＡＤＹをデコードして、選択ビット線を指定するビット線選択信号を生成するビット線デコーダ１１０と、ビット線デコーダ１１０からのビット線選択信号に従って対応のビット線を選択し、選択列のビット線を内部データバス１２０に結合する列選択回路１１２と、データ読出時、この内部データバス１２０上に読出されたデータに基づいて内部読出データを生成する読出回路１１６と、内部データバス１２０に結合され、外部データＤＱの入出力を行なう入出力回路１１８を含む。
The memory device further decodes the bit line address signal ADY to generate a bit line selection signal designating the selected bit line, and the corresponding bit line according to the bit line selection signal from the
図２は、図１におけるメモリセルＭＣの構成を示す回路図である。
図２を参照して、メモリセルＭＣは、ワード線ＷＬとビット線ＢＬの交点に対応して設けられる。メモリセルＭＣは、ワード線がゲートに接続され一方端がビット線に接続されるアクセストランジスタＡＴと、アクセストランジスタＡＴの他方端と接地ノードとの間に直列に接続されるヒータ素子ＨＥおよび相変化素子ＰＥとを含む。
FIG. 2 is a circuit diagram showing a configuration of memory cell MC in FIG.
Referring to FIG. 2, memory cell MC is provided corresponding to the intersection of word line WL and bit line BL. Memory cell MC includes an access transistor AT having a word line connected to the gate and one end connected to the bit line, a heater element HE connected in series between the other end of access transistor AT and the ground node, and a phase change. And element PE.
図３は、図２における相変化素子の説明をするための断面図である。
図３を参照して、ヒータ素子１５６と多結晶カルコゲナイド１５２とが接続され、その接続部分に相変化素子に対応するプログラマブルボリューム１５４が形成される。ヒータ素子１５６による多結晶カルコゲナイド１５２の加熱が一定温度以上となり、その後急冷が行なわれることにより、プログラマブルボリューム１５４はアモルファス状態となり抵抗値が高くなる。
FIG. 3 is a cross-sectional view for explaining the phase change element in FIG.
Referring to FIG. 3,
一方、一旦アモルファス状態となったプログラマブルボリューム１５４は、ヒータ素子１５６による加熱が再結晶化温度を超えてある程度の時間行なわれると、アモルファス状態から抵抗値が低い多結晶状態に変化する。たとえば多結晶状態におけるメモリセルの抵抗値は２．０ＫΩであり、アモルファス状態におけるメモリセルの抵抗値は８５ＫΩである。多結晶状態がデータ“０”に対応し、アモルファス状態がデータ“１”に対応する。
On the other hand, the
アモルファス状態から多結晶状態へ遷移させるために与える電流値Ｉｃｅｌｌは、たとえば０．３ｍＡであり、多結晶状態からアモルファス状態にプログラマブルボリューム１５４の状態遷移をさせるためには印加電流Ｉｃｅｌｌはたとえば０．７５ｍＡであり、印加時間はたとえば８５ｎｓである。
The current value Icell given to make the transition from the amorphous state to the polycrystalline state is 0.3 mA, for example, and the applied current Icell is, for example, 0.75 mA to make the transition of the
［実施の形態１］
図４は、実施の形態１における相変化メモリの書込動作の１サイクルを示したフローチャートである。
[Embodiment 1]
FIG. 4 is a flowchart showing one cycle of the write operation of the phase change memory according to the first embodiment.
図４を参照して、書込動作がステップＳ１で開始される。ステップＳ２において書込データが“１”か“０”かが判断される。 Referring to FIG. 4, the writing operation is started in step S1. In step S2, it is determined whether the write data is “1” or “0”.
書込データが“１”である場合にはステップＳ３に進み、セル選択動作がなされる。次にステップＳ４に進みメモリセルのデータ読出が行なわれる。続いてステップＳ５に進み読出データが“１”か“０”かが判断される。読出データが“０”であった場合にはステップＳ６に進み、メモリセルに対して“１”を書込むために電流の印加が行なわれる。ステップＳ６が終了するとステップＳ１０に進む。 If the write data is “1”, the process proceeds to step S3 and a cell selection operation is performed. In step S4, data reading from the memory cell is performed. In step S5, it is determined whether the read data is “1” or “0”. If the read data is "0", the process proceeds to step S6, and current is applied to write "1" to the memory cell. When step S6 ends, the process proceeds to step S10.
一方、ステップＳ５において読出データが“１”であると判断された場合には、書込動作は行なわれずステップＳ１０に進む。 On the other hand, when it is determined in step S5 that the read data is “1”, the writing operation is not performed and the process proceeds to step S10.
ステップＳ２において書込データが“０”であると判断された場合には、ステップＳ７に進む。ステップＳ７では、書込アドレスに対応してデータを書込むメモリセルの選択がなされ、続いてステップＳ８において書込をするメモリセルに現在どんなデータが書かれているかデータの読出がなされる。続いて、ステップＳ９においてデータ“０”を書込む動作が行なわれる。そして、ステップＳ９が終了するとステップＳ１０に進む。 If it is determined in step S2 that the write data is “0”, the process proceeds to step S7. In step S7, a memory cell to which data is written is selected in accordance with the write address, and subsequently, in step S8, data is read to determine what data is currently written in the memory cell to be written. Subsequently, an operation of writing data “0” is performed in step S9. When step S9 ends, the process proceeds to step S10.
なお、ステップＳ８のデータ読出動作は必ずしも必要ではないが、“１”を書込むときと“０”を書込むときのサイクルタイムが異なるのを避けた方が、メモリ装置として使いやすいので入れているものである。 Although the data read operation in step S8 is not necessarily required, it is easier to use as a memory device if it is easier to avoid different cycle times when writing "1" and "0". It is what.
ステップＳ１０においては、メモリセルの選択等がリセットされ、書込サイクルがステップＳ１１で終了する。 In step S10, the memory cell selection and the like are reset, and the write cycle ends in step S11.
図５は、図４に示したフローチャートに対応するデータ書込サイクルを表わした図である。 FIG. 5 shows a data write cycle corresponding to the flowchart shown in FIG.
図５を参照して、まず“１”書込サイクルでは、時刻ｔ１〜ｔ２における読出動作において“０”が読出された場合には、時刻ｔ２〜ｔ３において“１”を書込む動作を行なう。これに対し、時刻ｔ１〜ｔ２において“１”が読出された場合には、特に動作を行なわない（ＮＯＰ：ノーオペレーション）。 Referring to FIG. 5, first in the “1” write cycle, when “0” is read in the read operation at time t1 to t2, an operation of writing “1” is performed at time t2 to t3. On the other hand, when “1” is read at time t1 to t2, no operation is performed (NOP: no operation).
一方、“０”を書込むサイクルにおいては、時刻ｔ１〜ｔ２の読出動作において“０”が読出されるか“１”が読出されるかにかかわらず、時刻ｔ２〜ｔ３では“０”を書込む動作を行なう。以上時刻ｔ１〜ｔ３が１つのデータ書込サイクルとなる。 On the other hand, in the cycle in which “0” is written, “0” is written at time t2 to t3 regardless of whether “0” is read or “1” is read in the read operation at time t1 to t2. Perform the operation. The time t1 to t3 is one data write cycle.
従来は、ライトディスターブを防ぐには、高抵抗状態でのメモリセルの抵抗値Ｒｃｅｌｌ（Ｈ）をあまり大きくできない。しかしメモリセルの抵抗値Ｒｃｅｌｌ（Ｈ）をあまり大きくしないとすると、データ“１”，“０”に対応するメモリセルの抵抗比が大きく取れない。メモリセルの抵抗比が大きく取れないと読出アクセス時の読出信号が小さくなり、読出アクセスタイムが遅くなるという問題点があった。 Conventionally, in order to prevent write disturb, the resistance value Rcell (H) of the memory cell in the high resistance state cannot be increased so much. However, if the resistance value Rcell (H) of the memory cell is not increased too much, the resistance ratio of the memory cell corresponding to the data “1” and “0” cannot be increased. If the resistance ratio of the memory cell cannot be increased, there is a problem that the read signal at the time of read access is reduced and the read access time is delayed.
本発明では、このような書込サイクルとすることによって、ライトディスターブの問題が生じない。高抵抗状態（“１”を保持している状態）への“１”の再書込を行なわないからである。したがって、メモリセルの抵抗の制約がなく、データ“１”を保持している際のメモリセルの抵抗値Ｒｃｅｌｌ（Ｈ）を大きくすることができる。データ“１”，“０”に対応するメモリセルの抵抗比が大きくとれるようになり、読出信号が大きくでき、読出アクセスタイムを高速にすることができる。 In the present invention, such a write cycle does not cause a write disturb problem. This is because “1” is not rewritten to the high resistance state (the state where “1” is held). Therefore, there is no restriction on the resistance of the memory cell, and the resistance value Rcell (H) of the memory cell when data “1” is held can be increased. The resistance ratio of the memory cells corresponding to the data “1” and “0” can be increased, the read signal can be increased, and the read access time can be increased.
図６は、図４に示したフローチャートの変形例である。
図６を参照して、ステップＳ２１において書込サイクルが開始され、ステップＳ２２において書込対象となるメモリセルの選択が、入力アドレスに応じて行なわれる。続いて、ステップＳ２３において、書込対象のメモリセルに現在保持されているデータの読出が行なわれる。
FIG. 6 is a modification of the flowchart shown in FIG.
Referring to FIG. 6, a write cycle is started in step S21, and a memory cell to be written is selected in step S22 according to the input address. Subsequently, in step S23, data currently held in the memory cell to be written is read.
そしてステップＳ２４において、読出データと書込データが一致するか否かが判断される。読出データと書込データが一致しないときには、ステップＳ２５においてデータ書込が行なわれる。一方、ステップＳ２４において読出データと書込データが一致した場合においては、ステップＳ２５のデータ書込は行なわれない。そしてステップＳ２６に進みメモリセルの選択等がリセットされステップＳ２７において書込サイクルが終了する。 In step S24, it is determined whether the read data and the write data match. If the read data and the write data do not match, data writing is performed in step S25. On the other hand, if the read data and the write data match in step S24, the data write in step S25 is not performed. In step S26, the selection of the memory cell and the like are reset, and the write cycle ends in step S27.
図７は、図６に示したフローチャートに対応する書込サイクルの説明をするための図である。 FIG. 7 is a diagram for explaining a write cycle corresponding to the flowchart shown in FIG.
図７を参照して、時刻ｔ１〜ｔ２において読出動作が行なわれ時刻ｔ２〜ｔ３において必要な場合にのみ書込動作が行なわれる。 Referring to FIG. 7, a read operation is performed at times t1 to t2, and a write operation is performed only when necessary at times t2 to t3.
“１”を書込むサイクルにおいては、時刻ｔ１〜ｔ１における読出動作時に“０”が読出された場合には、引続き時刻ｔ２〜ｔ３において“１”を書込む動作が行なわれる。一方、“１”を書込むサイクルで時刻ｔ１〜ｔ２の読出動作において“１”が読出された場合には、既にメモリセルに“１”のデータが保持されているので書込む必要がないためノーオペレーション（ＮＯＰ）となる。 In the cycle of writing “1”, when “0” is read during the read operation at time t1 to t1, the operation of writing “1” is continued at time t2 to t3. On the other hand, if “1” is read in the read operation from time t1 to t2 in the cycle of writing “1”, the data “1” is already held in the memory cell, so it is not necessary to write. No operation (NOP).
一方“０”を書込むサイクルにおいて時刻ｔ１〜ｔ２の読出動作時に“０”が読出された場合には、書込みたいデータが既にメモリセルに保持されているのでノーオペレーション（ＮＯＰ）となる。これに対し、“０”を書込むサイクルにおいて時刻ｔ１〜ｔ２の読出動作時に“１”が読出された場合には、時刻ｔ２〜ｔ３において“０”を書込む動作が行なわれる。 On the other hand, if “0” is read during the read operation from time t1 to t2 in the cycle in which “0” is written, the data to be written is already held in the memory cell, so that no operation (NOP) is performed. On the other hand, when “1” is read during the read operation from time t1 to t2 in the cycle of writing “0”, the operation of writing “0” is performed from time t2 to t3.
図６、図７に示した動作を行なうことにより、ライトディスターブの問題が生じるケースつまり高抵抗状態（データ“１”を保持している状態）への“１”のデータの再書込（オーバーライト）を行なわないので、メモリセル抵抗の制約がなく、高抵抗状態の抵抗値Ｒｃｅｌｌ（Ｈ）を大きくすることができる。 By performing the operation shown in FIG. 6 and FIG. 7, rewriting (overwriting) data “1” to a case where a write disturb problem occurs, that is, a high resistance state (a state where data “1” is held) Since no writing is performed, the resistance of the memory cell is not limited, and the resistance value Rcell (H) in the high resistance state can be increased.
また、不要な書込動作を極力避けることにより、発熱による信頼性の問題を低減することができる。 Further, by avoiding unnecessary writing operations as much as possible, it is possible to reduce the problem of reliability due to heat generation.
図８は、書込動作の他の変形例を説明するためのフローチャートである。
図８を参照して、ステップＳ３１において書込サイクルが開始され、ステップＳ３２において書込データが“０”であるか“１”であるかが判断される。
FIG. 8 is a flowchart for explaining another modified example of the writing operation.
Referring to FIG. 8, a write cycle is started in step S31, and it is determined in step S32 whether the write data is “0” or “1”.
ステップＳ３２において書込データが“１”と判断された場合にはステップＳ３３に進みセルの選択動作が行なわれ、続いて書込対象として選択されたセルに現在保持されているデータの読出動作がステップＳ３４において行なわれる。ステップＳ３４で読出されたデータが、ステップＳ３５において“０”であるか“１”であるかが判断される。 If it is determined in step S32 that the write data is “1”, the process proceeds to step S33, where a cell selection operation is performed, followed by a read operation of data currently held in the cell selected as the write target. This is performed in step S34. In step S35, it is determined whether the data read in step S34 is “0” or “1”.
ステップＳ３５においてデータが“０”と判断された場合にはステップＳ３６に進みデータ“１”を書込む動作が行なわれる。そしてステップＳ３９に進む。一方ステップＳ３５において読出データが“１”であると判断された場合にはステップＳ３６を経由せずにステップＳ３９に進む。 If it is determined in step S35 that the data is "0", the process proceeds to step S36 and an operation for writing data "1" is performed. Then, the process proceeds to step S39. On the other hand, if it is determined in step S35 that the read data is “1”, the process proceeds to step S39 without going through step S36.
ステップＳ３２において書込データが“０”であると判断された場合にはステップＳ３７に進み、書込対象であるメモリセルの選択が行なわれる。そしてステップＳ３８に進みデータ“０”の書込が行なわれる。この場合にはデータの読出は行なわれない。ステップＳ３８の書込動作が終了するとステップＳ３９に進む。 If it is determined in step S32 that the write data is “0”, the process proceeds to step S37, and the memory cell to be written is selected. In step S38, data "0" is written. In this case, data reading is not performed. When the writing operation in step S38 is completed, the process proceeds to step S39.
ステップＳ３９では、メモリセルの選択等のリセットが行なわれステップＳ４０において書込サイクルが終了する。 In step S39, the memory cell selection and the like are reset, and the write cycle ends in step S40.
図９は、図８に示したフローチャートに対応する書込サイクルを説明するための図である。 FIG. 9 is a diagram for explaining a write cycle corresponding to the flowchart shown in FIG.
図９を参照して、“１”を書込むサイクルにおいては、時刻ｔ１〜ｔ２において読出動作が行なわれている。時刻ｔ１〜ｔ２における読出動作において“０”が読出された場合には、保持されているデータが書込みたいデータとは異なっているので、時刻ｔ２〜ｔ４において“１”を書込む動作が行なわれる。 Referring to FIG. 9, in the cycle of writing “1”, a read operation is performed at times t1 to t2. When “0” is read in the read operation at time t1 to t2, the held data is different from the data to be written, and therefore, an operation of writing “1” is performed at time t2 to t4. .
“１”を書込むサイクルの時刻ｔ１〜ｔ２における読出動作において“１”が読出された場合には、メモリセルに既に保持されているデータが書込みたいデータと等しいため、特に書込動作は行なわない（ＮＯＰ）。 When “1” is read in the read operation at times t1 to t2 of the cycle in which “1” is written, the data already held in the memory cell is equal to the data to be written, and thus the write operation is performed. No (NOP).
一方“０”を書込むサイクルにおいては時刻ｔ１〜ｔ２における読出動作は行なわず、直ちに時刻ｔ１〜ｔ３において“０”を書込む動作が行なわれる。“０”を保持している状態はメモリセルの抵抗が低いため、ライトディスターブの問題が生じないからである。 On the other hand, in the cycle in which “0” is written, the read operation at time t1 to t2 is not performed, and the operation to write “0” is performed immediately at time t1 to t3. This is because the state where “0” is held does not cause a write disturb problem because the resistance of the memory cell is low.
図８、図９に説明した動作を行なうことによっても、ライトディスターブの問題が解決できる。すなわち高抵抗状態（データ“１”を保持している状態）への“１”のデータ再書込を行なわないのでメモリセル抵抗の制約はなく、メモリセル抵抗値Ｒｃｅｌｌ（Ｈ）を大きくすることができる。また、“１”を書込むサイクルにおいては不要な書込動作を極力避けることにより発熱による信頼性の問題を低減することができる。 The problem of write disturb can also be solved by performing the operations described in FIGS. That is, since the data rewriting of “1” to the high resistance state (the state holding data “1”) is not performed, there is no restriction on the memory cell resistance, and the memory cell resistance value Rcell (H) is increased. Can do. Further, in the cycle of writing “1”, an unnecessary write operation can be avoided as much as possible to reduce the reliability problem due to heat generation.
図１０は、さらに他の書込サイクルの変形例を説明するためのフローチャートである。
図１０を参照して、ステップＳ５１において書込サイクルが開始され、ステップＳ５２において書込データが“１”であるか“０”であるかが判断される。
FIG. 10 is a flowchart for explaining another modified example of the write cycle.
Referring to FIG. 10, a write cycle is started in step S51, and it is determined in step S52 whether the write data is “1” or “0”.
ステップＳ５２においてデータが“１”であると判断された場合にはステップＳ５３においてメモリセルの選択が行なわれ、ステップＳ５４において書込対象のメモリセルに現在保持されているデータの読出が行なわれる。 If it is determined in step S52 that the data is "1", the memory cell is selected in step S53, and the data currently held in the write target memory cell is read in step S54.
続いてステップＳ５５において読出データが“０”であるか“１”であるかが判断される。 Subsequently, in step S55, it is determined whether the read data is “0” or “1”.
ステップＳ５５において読出されたデータが“０”であると判断された場合にはステップＳ５６に進み“１”の書込動作が行なわれる。そしてステップＳ６１に進む。 If it is determined in step S55 that the read data is “0”, the process proceeds to step S56, and a write operation of “1” is performed. Then, the process proceeds to step S61.
一方、ステップＳ５５において読出データが“１”であると判断された場合には、ステップＳ５７において一旦“０”を書込む動作が行なわれた後に、ステップＳ５８において“１”を書込む動作が行なわれ、そしてステップＳ６１に進む。ステップＳ５７において一旦“０”を書込むのは、これによりメモリセルの抵抗値が低くなり“１”を書込む動作が行ないやすくなるからである。 On the other hand, if it is determined in step S55 that the read data is “1”, an operation of once writing “0” is performed in step S57 and then an operation of writing “1” in step S58. Then, the process proceeds to step S61. The reason why “0” is once written in step S57 is that the resistance value of the memory cell is thereby lowered and the operation of writing “1” is facilitated.
ステップＳ５２において書込データが“０”であると判断された場合には、ステップＳ５９に進み書込対象であるメモリセルの選択が行なわれる。その後、ステップＳ６０において“０”の書込動作が行なわれ、ステップＳ６１に進む。 If it is determined in step S52 that the write data is “0”, the process proceeds to step S59, and the memory cell to be written is selected. Thereafter, a write operation of “0” is performed in step S60, and the process proceeds to step S61.
ステップＳ６１ではメモリセルの選択等のリセットが行なわれステップＳ６２において書込サイクルが終了する。 In step S61, the memory cell selection and the like are reset, and in step S62, the write cycle ends.
図１１は、図１０に示したフローチャートによるデータ書込サイクルを説明するための図である。 FIG. 11 is a diagram for explaining a data write cycle according to the flowchart shown in FIG.
図１１を参照して、データ“１”を書込むサイクルでは、時刻ｔ１〜ｔ２において読出動作が行なわれる。この読出動作において“０”が読出された場合には、時刻ｔ２〜ｔ４において“１”を書込む動作が行なわれる。 Referring to FIG. 11, in the cycle of writing data “1”, a read operation is performed at times t1 to t2. When “0” is read in this read operation, an operation of writing “1” is performed at times t2 to t4.
データ“１”を書込むサイクルで時刻ｔ１〜ｔ２の読出動作において“１”が読出された場合には、時刻ｔ２〜ｔ４において、一旦この読出された“１”のデータを“０”のデータに書換える。これによりメモリセルの抵抗値が小さくなり、“１”の書込が確実に行なわれるようになる。 When “1” is read in the read operation from time t1 to t2 in the cycle in which data “1” is written, the read “1” data is temporarily changed to “0” data at times t2 to t4. Rewrite to As a result, the resistance value of the memory cell is reduced and “1” is written reliably.
そして時刻ｔ４〜ｔ５において“１”を書込む動作が行なわれる。
これにより時刻ｔ１〜ｔ２において読出動作による加熱によってメモリセルの徐熱が起こりデータの誤書換えが発生するのを防ぐことができる。
Then, an operation of writing “1” is performed from time t4 to t5.
Accordingly, it is possible to prevent the data from being rewritten due to the slow heating of the memory cell due to the heating by the reading operation at the time t1 to t2.
一方、“０”を書込むサイクルでは、読出動作は行なわれず時刻ｔ１〜ｔ３において“０”を書込む動作が行なわれる。 On the other hand, in the cycle of writing “0”, the read operation is not performed, and the operation of writing “0” is performed at times t1 to t3.
図１０で説明した書込サイクルは図１１では結局時刻ｔ１〜ｔ５が１つのデータ書込サイクルとなる。 The write cycle described with reference to FIG. 10 eventually becomes one data write cycle from time t1 to time t5 in FIG.
図１０、図１１において説明した書込動作でも、ライトディスターブの問題を解決することができる。すなわち、高抵抗状態（“１”を保持している状態）への“１”データの再書込を、一旦“０”を書込んだ後に“１”を書込む動作を行なうことで実現する。したがって、メモリセル抵抗の制約はなく、メモリセル抵抗値Ｒｃｅｌｌ（Ｈ）を大きくすることができる。 The write disturb problem described in FIGS. 10 and 11 can also solve the write disturb problem. That is, the rewriting of “1” data to the high resistance state (the state holding “1”) is realized by performing the operation of writing “1” after writing “0” once. . Therefore, there is no restriction on the memory cell resistance, and the memory cell resistance value Rcell (H) can be increased.
また、不要な書込動作を極力避けることにより、発熱による信頼性の問題を低減することができる。 Further, by avoiding unnecessary writing operations as much as possible, it is possible to reduce the problem of reliability due to heat generation.
［実施の形態２］
実施の形態２ではリードディスターブの問題を解決する。
[Embodiment 2]
In the second embodiment, the problem of read disturb is solved.
図１２は、実施の形態２の読出サイクルの説明を行なうためのフローチャートである。
図１２を参照して、ステップＳ７１において読出サイクルが開始される。そして、ステップＳ７２において読出対象となるメモリセルの選択が行なわれる。
FIG. 12 is a flowchart for illustrating the read cycle of the second embodiment.
Referring to FIG. 12, a read cycle is started in step S71. In step S72, a memory cell to be read is selected.
続いてステップＳ７３においてデータ読出動作が行なわれ、ステップＳ７４において読出データが“０”であるか“１”であるかが判断される。 Subsequently, a data read operation is performed in step S73, and it is determined in step S74 whether the read data is “0” or “1”.
読出データが“０”であった場合にはリードディスターブの問題が発生しないのでそのままステップＳ７６に進む。一方、読出データが“１”であった場合には読出におけるメモリセルの加熱によりデータが“０”に書換わってしまうおそれがあるので、ステップＳ７５に進む。ステップＳ７５では“１”を再び書込んでおく動作を行ない、そしてステップＳ７６に進む。 If the read data is “0”, the read disturb problem does not occur, and the process proceeds to step S76. On the other hand, if the read data is “1”, the data may be rewritten to “0” due to heating of the memory cell in the read operation, and the process proceeds to step S75. In step S75, an operation of writing "1" again is performed, and the process proceeds to step S76.
ステップＳ７６ではメモリセルの選択等のリセットが行なわれ、ステップＳ７７において書込動作が終了する。 In step S76, the memory cell selection and the like are reset, and in step S77, the write operation is completed.
図１３は、図１２のフローチャートの読出サイクルを説明するための図である。
図１３を参照して、読出サイクルにおいて時刻ｔ１〜ｔ２において読出動作が行なわれる。読出した結果が“０”である場合には特に動作は行なわれない（ＮＯＰ）。
FIG. 13 is a diagram for explaining the read cycle of the flowchart of FIG.
Referring to FIG. 13, a read operation is performed at times t1-t2 in the read cycle. When the read result is “0”, no operation is performed (NOP).
一方、時刻ｔ１〜ｔ２に読出したデータが“１”であった場合には時刻ｔ２〜ｔ３においてデータ“１”を書込む動作を行なう。 On the other hand, if the data read at time t1 to t2 is “1”, the operation of writing data “1” is performed at time t2 to t3.
図１４は、図１２に示した動作の変形例を示したフローチャートである。
図１４では、ステップＳ７４とステップＳ７５との間にステップＳ８１が設けられ、メモリセルが“１”を保持していた場合に一旦このデータを“０”に書換える点が図１２と異なる。他のステップについては図１２で説明したので説明は繰返さない。
FIG. 14 is a flowchart showing a modification of the operation shown in FIG.
14 is different from FIG. 12 in that step S81 is provided between step S74 and step S75, and this data is temporarily rewritten to “0” when the memory cell holds “1”. Since the other steps have been described with reference to FIG. 12, description thereof will not be repeated.
図１５は、図１４のフローチャートの読出サイクルを説明するための図である。
図１５を参照して、時刻ｔ１〜ｔ２において読出動作が行なわれる。読出結果が“０”であった場合には時刻ｔ２以降は特に動作は行なわれない（ＮＯＰ）。
FIG. 15 is a diagram for explaining the read cycle of the flowchart of FIG.
Referring to FIG. 15, a read operation is performed at times t1 to t2. When the read result is “0”, no operation is performed after time t2 (NOP).
一方、時刻ｔ１〜ｔ２において“１”が読出された場合には、時刻ｔ２〜ｔ３において“０”を書込む動作が行なわれ、そして引続き時刻ｔ３〜ｔ４において“１”を書込む動作が行なわれる。これによりメモリセルが“１”を保持している場合に、読出電流によるメモリセルの加熱によるデータ誤書換が一層生じにくくなる。 On the other hand, when “1” is read at times t1 to t2, an operation of writing “0” is performed at times t2 to t3, and an operation of subsequently writing “1” is performed at times t3 to t4. It is. As a result, when the memory cell holds “1”, erroneous data rewriting due to heating of the memory cell due to the read current is less likely to occur.
つまりステップＳ８１を設けることにより、メモリセルの抵抗値を一旦低くするためのステップＳ７５の“１”を書込む動作が、より確実に行なえるようになる。 That is, by providing step S81, the operation of writing “1” in step S75 for once reducing the resistance value of the memory cell can be performed more reliably.
図１６は、図１４に示したフローチャートのさらなる変形例を示した図である。
図１６に示したフローチャートは、ステップＳ７４とＳ７６との間に“０”を書込む動作を行なうステップＳ８２が設けられた点が、図１４のフローチャートとは異なっている。他のステップについては図１２、図１４で説明したため説明は繰返さない。このように読出データが“０”の場合も“１”の場合も両方とも読出データと同じデータを再書込みするようにしてもかまわない。
FIG. 16 is a diagram showing a further modification of the flowchart shown in FIG.
The flowchart shown in FIG. 16 differs from the flowchart of FIG. 14 in that step S82 for performing an operation of writing “0” is provided between steps S74 and S76. Since the other steps have been described with reference to FIGS. 12 and 14, description thereof will not be repeated. Thus, the same data as the read data may be rewritten in both cases where the read data is “0” and “1”.
以上説明したように、メモリセルから“１”を読出した場合に読出電流によりセルが加熱されメモリセルが保持している“１”のデータが破壊されるのを防ぐために、少なくとも“１”を読出した後には“１”を書込む動作を行なう。これにより、メモリセルの抵抗の制約はなくメモリセルの高抵抗状態での抵抗値Ｒｃｅｌｌ（Ｈ）をあまり大きくしなくてもよいので読出が容易となる。好ましくは“１”を読出した後には“０”を一旦書いた後に“１”を書込むことを行なうことにより“１”の書込動作がさらに容易化できる。また“０”を読出した場合にも“０”を再書込してもよい。 As described above, when “1” is read from the memory cell, at least “1” is set in order to prevent the cell from being heated by the read current and destroying the data “1” held in the memory cell. After reading, the operation of writing “1” is performed. Thereby, there is no restriction on the resistance of the memory cell, and the resistance value Rcell (H) in the high resistance state of the memory cell does not have to be increased so much, so that reading is facilitated. Preferably, after “1” is read, “0” is once written and then “1” is written, thereby further simplifying the writing operation of “1”. In addition, when “0” is read, “0” may be rewritten.
［実施の形態３］
実施の形態３では、相変化メモリの読出および書込回路の具体例と改良実施例を示す。これらは、従来技術の読出動作や書込動作の改良実施例としても、また実施の形態１、実施の形態２のそれぞれについての読出および書込回路例としても適宜適用が可能である。
[Embodiment 3]
In the third embodiment, a specific example and an improved example of the read / write circuit of the phase change memory will be described. These can be appropriately applied as improved examples of the conventional read operation and write operation, and as read and write circuit examples for the first and second embodiments, respectively.
図１７はデータ書込の書込電流波形を示した図である。
図１８は相変化メモリの書込動作を説明するためのメモリアレイの構成を示した図である。
FIG. 17 shows a write current waveform for data writing.
FIG. 18 is a diagram showing a configuration of a memory array for explaining a write operation of the phase change memory.
図１７、図１８を参照して、メモリセルアレイのワード線ＷＬ１とビット線ＢＬ１との交点に対応してメモリセル２０１が設けられ、ワード線ＷＬ２とビット線ＢＬ１の交点に対応してメモリセル２０２が設けられている。メモリセル２０１、２０２の構成は、図２で説明したので説明は繰返さない。
17 and 18,
ビット線ＢＬ１を書込データバスＷＤＢに接続するためのスイッチ２０４はコラム選択線ＣＳＬ１の活性化に応じて導通する。ビット線ＢＬｎはコラム選択線ＣＳＬｎの活性化に応じてスイッチ２０６が導通したときに書込データバスＷＤＢに接続される。書込データバスＷＤＢと電源ノードとの間には可変電流源２０８が設けられる。可変電流源２０８は書込データを示す信号φに応じて電流値および電流の印加時間が変化する。
Switch 204 for connecting bit line BL1 to write data bus WDB is rendered conductive in response to activation of column select line CSL1. Bit line BLn is connected to write data bus WDB when
書込データが“０”の場合と“１”の場合とでは、書込に最適な電流値や電流パルス幅が異なる。図１７に示すように“１”を書込む場合には波形ＷＡ１がメモリセルに印加される。波形ＷＡ１は時刻ｔ０〜ｔ１の短時間に書込電流Ｉ１を流しメモリセルをその後急冷することによりメモリセルの一部がアモルファス化され抵抗値が高くなる。 The optimum current value and current pulse width for writing differ depending on whether the write data is “0” or “1”. As shown in FIG. 17, when "1" is written, the waveform WA1 is applied to the memory cell. In the waveform WA1, when a write current I1 is supplied in a short time from time t0 to time t1 and the memory cell is then rapidly cooled, a part of the memory cell becomes amorphous and the resistance value becomes high.
一方、メモリセルに０を書込む場合には、波形ＷＡ２に示されるように時刻ｔ０〜ｔ３の間書込電流Ｉ２をメモリセルに流す。書込電流Ｉ２は、書込電流Ｉ１よりも電流値が小さい。 On the other hand, when 0 is written in the memory cell, the write current I2 is supplied to the memory cell between times t0 and t3 as shown by the waveform WA2. The write current I2 has a smaller current value than the write current I1.
これによりメモリセルがアモルファス状態から再結晶化が進行し多結晶状態となる。そしてメモリセルの抵抗値は低くなる。 As a result, the memory cell is recrystallized from the amorphous state to become a polycrystalline state. Then, the resistance value of the memory cell becomes low.
図１９は、図１８の可変電流源２０８の構成をより詳細に示した回路図である。
可変電流源２０８は、電源ノードと書込データバスＷＤＢとの間に接続されゲートがノードＮ１１に接続されるＰチャネルＭＯＳトランジスタ２１０と、電源ノードとノードＮ１１との間に接続されゲートがノードＮ１１に接続されるＰチャネルＭＯＳトランジスタ２１２と、ノードＮ１１と接地ノードとの間に接続されゲートに信号φ０を受けるＮチャネルＭＯＳトランジスタ２１４と、ノードＮ１１と接地ノードとの間に接続されゲートに信号φ０を受けるＮチャネルＭＯＳトランジスタ２１６とを含む。ＮチャネルＭＯＳトランジスタ２１６のゲート幅はＷ１でありＮチャネルＭＯＳトランジスタ２１６のゲート幅はＷ２である。これら２つのゲート幅の間にはＷ１＜Ｗ２の関係がある。なお信号φ０は書込データが０の場合に活性化される信号であり、信号φ１は書込データが１である場合に活性化される信号である。
FIG. 19 is a circuit diagram showing the configuration of the variable
Variable
可変電流源２０８は、さらに、信号φ０，φ１を受けるＮＯＲ回路２２２と、ＮＯＲ回路２２２の出力を受けて反転するインバータ２２０と、電源ノードとノードＮ１１との間に接続されゲートにインバータ２２０の出力を受けるＰチャネルＭＯＳトランジスタ２１８を含む。
Variable
図２０は、図１９に示した可変電流源の動作を説明するための動作波形図である。
図１９、図２０を参照して、データ書込は、書込データが“１”である場合と“０”である場合に従った２種類の電流ピーク値およびパルス幅を持つ電流パルスをメモリセルに流すことで行なう。この電流パルスの制御は可変電流源２０８によって行なわれる。
FIG. 20 is an operation waveform diagram for explaining the operation of the variable current source shown in FIG.
Referring to FIG. 19 and FIG. 20, data writing is performed by storing current pulses having two types of current peak values and pulse widths according to the case where write data is “1” and “0”. This is done by flowing the cell. This current pulse is controlled by the variable
すなわち、メモリセルをワード線ＷＬで選択し、選択メモリセルに含まれるアクセストランジスタとコラム選択線ＣＳＬにより選択される選択スイッチ２０４を通して書込電流を印加する。時刻ｔ１〜ｔ４の間ワード線ＷＬおよびコラム選択線ＣＳＬが活性化される。このとき“０”を書込む場合信号φ０が時刻ｔ１〜ｔ３の間活性化される。一方、“１”を書込む場合にはこれに代わって信号φ１がｔ１〜ｔ２の間活性化される。
That is, a memory cell is selected by a word line WL, and a write current is applied through an access transistor included in the selected memory cell and a
“０”書込がなされる場合にはその場合の電流値はＮチャネルＭＯＳトランジスタ２１４のゲート幅で定まる。そして“１”を書込む場合には書込の電流値はＮチャネルＭＯＳトランジスタ２１６のゲート幅で定まる。Ｗ１＜Ｗ２の関係があるため、“１”を書込む際の電流値の方が“０”を書込む場合の電流値よりも大きくなる。
When “0” is written, the current value in that case is determined by the gate width of the N-
図２１は、図２０に示した書込動作を改良した波形を示した動作波形図である。
図２０のような回路動作では、特に、“１”書込でメモリセルを急冷しなければならないために、書込データバスの容量やビット線容量の放電をメモリセルで行なうと好ましくない。これは書込電流の立下がり時の時定数が大きくなるために、電流が流れる時間が長くなり急冷されずに相変化素子が正しくアモルファス化されない可能性があるからである。このために図２１の実線で示されるように、“０”を書込む場合にはワード線ＷＬおよびコラム選択線ＣＳＬの活性化期間は信号φ０の活性化期間と揃えておく。
FIG. 21 is an operation waveform diagram showing a waveform obtained by improving the write operation shown in FIG.
In the circuit operation as shown in FIG. 20, since the memory cell must be rapidly cooled by “1” writing, it is not preferable to discharge the write data bus capacity or bit line capacity in the memory cell. This is because the time constant at the falling edge of the write current is large, so that the time during which the current flows becomes long and the phase change element may not be amorphized correctly without being rapidly cooled. Therefore, as shown by the solid line in FIG. 21, when “0” is written, the activation period of the word line WL and the column selection line CSL is set to be equal to the activation period of the signal φ0.
その一方で、“１”を書込む場合には図２１の破線に示されるように信号φ１の活性化期間に合せてワード線ＷＬおよびコラム選択線ＣＳＬの活性化期間も時刻ｔ１〜ｔ２の間だけにする。これにより、メモリセル２０１、２０２は時刻ｔ２においてビット線から切り離されるため、ビット線の放電がメモリセルを介して時刻ｔ２〜ｔ３の間に行なわれることはなくなる。
On the other hand, when “1” is written, the activation period of the word line WL and the column selection line CSL is also between the times t1 and t2 in accordance with the activation period of the signal φ1, as shown by the broken line in FIG. Just do it. As a result, the
ところが、図２１のような回路動作では、同一メモリマットに複数ビットを同時に書込するようなメモリ構成の場合には“１”を書込むメモリセルと“０”を書込むメモリセルとが同一メモリマット上に存在する場合にはワード線を立下げるタイミングが両立しない。 However, in the circuit operation as shown in FIG. 21, in the case of a memory configuration in which a plurality of bits are simultaneously written in the same memory mat, the memory cell in which “1” is written and the memory cell in which “0” is written are the same. When it exists on the memory mat, the timing for lowering the word line is not compatible.
図２２は、同一メモリマットに複数ビット同時に書込する場合の構成を示した回路図である。 FIG. 22 is a circuit diagram showing a configuration when a plurality of bits are simultaneously written in the same memory mat.
図２２を参照して、ビット線ＢＬＡとワード線ＷＬ１との交点に対応してメモリセル２０１Ａが設けられ、ビット線ＢＬＡとワード線ＷＬ２との間の交点に対応してメモリセル２０２Ａが設けられる。コラム選択線ＣＳＬＡの活性化に応じてコラム選択スイッチ２０４Ａはビット線ＢＬＡを書込データバスＷＤＢＡに接続する。ビット線ＢＬＡおよび書込データバスＷＤＢＡに対応して可変電流源２０８Ａが設けられる。可変電流源２０８Ａの構成は、図９に示した可変電流源２０８と同様であり説明は繰返さない。
Referring to FIG. 22,
ワード線ＷＬ１とビット線ＢＬＢとの交点に対応してメモリセル２０１Ｂが設けられ、ワード線ＷＬ２とビット線ＢＬＢとの交点に対応してメモリセル２０２Ｂが設けられる。ビット線ＢＬＢを書込データバスＷＤＢＢに接続するために、コラム選択線ＣＳＬＢの活性化に応じて導通するコラム選択スイッチ２０４Ｂが設けられている。書込データバスＷＤＢＢに対応して可変電流源２０８Ｂが設けられる。可変電流源２０８Ｂの内部の構成は可変電流源２０８Ａと同様であるので説明は繰返さない。
A
図２３は、図２２に示した構成の書込動作を説明するための動作波形図である。
データ“０”とデータ“１”を書込む動作を同時に行なうことをせず、これらの動作を時間的に分離して行なうようにすればよい。
FIG. 23 is an operation waveform diagram for describing a write operation of the configuration shown in FIG.
The operations of writing data “0” and data “1” are not performed at the same time, and these operations may be performed separately in time.
図２３を参照して、具体的には、時刻ｔ１〜ｔ２においてワード線ＷＬ１が活性化され、データ“０”を書込むメモリセル２０１Ａがビット線に接続され、コラム選択線ＣＳＬＡが活性化されることによってこれが可変電流源２０８Ａに接続され、メモリセル２０１Ａに所定の電流が印加される。
Referring to FIG. 23, specifically, at time t1-t2, word line WL1 is activated,
そして時刻ｔ３〜ｔ４においては同様にワード線ＷＬ１が活性化され、データ“１”を書込むメモリセル２０１Ｂがビット線を介して可変電流源２０８Ｂに接続される。
At time t3 to t4, the word line WL1 is similarly activated, and the
このように、データ“０”書込動作と“１”書込動作を時間的に分離して行なうことにより、データに応じてワード線を速く非選択状態にして迅速にメモリセルをビット線から切離しつつ、複数データの同時書込が可能となる。 As described above, the data “0” write operation and the “1” write operation are performed separately in time, so that the word line is quickly deselected according to the data, and the memory cell is quickly removed from the bit line. A plurality of data can be simultaneously written while being separated.
図１９〜図２３のような回路動作では、電流源が２種類の電流値を発生するような回路であった。しかしながらこれと同等の動作を他の方法でも実現することができる。 In the circuit operation as shown in FIG. 19 to FIG. 23, the current source is a circuit that generates two kinds of current values. However, an equivalent operation can be realized by other methods.
図２４は、他の方法でデータ書込をする場合の構成を示した回路図である。
図２４では、ワード線ドライブ回路１０４Ａがデータφ０，φ１に対応してワード線ＷＬ１，ＷＬ２…の活性化電位を変化させる。代わりに、電流源２０８Ｃは図１９の電流源２０８よりももっと簡単な構成でよい。
FIG. 24 is a circuit diagram showing a configuration when data is written by another method.
24, the word
具体的には、電流源２０８Ｃは、電源ノードと書込データバスＷＤＢとの間に接続されゲートがノードＮ２１に接続されるＰチャネルＭＯＳトランジスタ３００と、電源ノードとノードＮ２１との間に接続されゲートがノードＮ２１に接続されるＰチャネルＭＯＳトランジスタ３１２と、ノードＮ２１と接地ノードとの間に接続されゲートに書込時に活性化される信号φｗを受けるＮチャネルＭＯＳトランジスタ３１４と、電源ノードとＮ２１との間に接続されゲートに信号φｗを受けるＰチャネルＭＯＳトランジスタ３１３とを含む。なお、ＮチャネルＭＯＳトランジスタ３１４のゲート幅Ｗ２は、図１９のＮチャネルＭＯＳトランジスタ２１６と同様Ｗ２であり電流源２０８Ｃ自体の電流供給能力は“１”を書込むことができる能力に設定されている。
Specifically, current source 208C is connected between a power supply node and write data bus WDB, and has a gate connected to node N21, and is connected between the power supply node and node N21. P-
図２５は、図２４に示した回路の動作を説明するための動作波形図である。
図２５を参照して、時刻ｔ１〜ｔ２ではワード線ＷＬ，コラム選択線ＣＳＬおよび信号φｗ，φ０が活性化される。φ０が活性化されている期間はワード線ドライブ回路１０４Ａはワード線ＷＬの活性化電位を、たとえば０．５Ｖに低く設定する。これにより、電流源２０８Ｃから供給される電流が制限されメモリセルの加熱状態は低めに設定される。
FIG. 25 is an operation waveform diagram for explaining the operation of the circuit shown in FIG.
Referring to FIG. 25, at time t1-t2, word line WL, column select line CSL and signals φw, φ0 are activated. During the period in which φ0 is activated, the word
一方、時刻ｔ３〜ｔ４では、ワード線ＷＬ，コラム選択線ＣＳＬおよび信号φｗ，φ１が活性化される。信号φ１が活性化される場合には、ワード線ドライブ回路１０４Ａはワード線の活性化電位を、たとえば１．５Ｖに高く設定する。これにより電流源２０８Ｃから供給される電流はあまり電流制限されずにそのままメモリセルに印加されることになり、メモリセルの加熱状態は高く設定される。
On the other hand, from time t3 to t4, the word line WL, the column selection line CSL, and the signals φw and φ1 are activated. When signal φ1 is activated, word
図２６は、さらに他の方法でデータ書込をする場合の構成を示した回路図である。
図２６では、列選択回路１１２Ａがデータφ０，φ１に対応してコラム選択線ＣＳＬの活性化電位を変化させる。図２４の場合と同様、電流源２０８Ｃは図１９の電流源２０８よりももっと簡単な構成でよい。電流源２０８Ｃの構成は図２４で説明しているので、説明は繰返さない。
FIG. 26 is a circuit diagram showing a configuration when data is written by still another method.
In FIG. 26, the
図２７は、図２６に示した回路の動作を説明するための動作波形図である。
図２７を参照して、時刻ｔ１〜ｔ２ではワード線ＷＬ，コラム選択線ＣＳＬおよび信号φｗ，φ０が活性化される。φ０が活性化されている期間は列選択回路１１２Ａはコラム選択線ＣＳＬの活性化電位を、たとえば０．５Ｖに低く設定する。これにより、電流源２０８Ｃから供給される電流が制限されメモリセルの加熱状態は低めに設定される。
FIG. 27 is an operation waveform diagram for explaining the operation of the circuit shown in FIG.
Referring to FIG. 27, at time t1-t2, word line WL, column select line CSL and signals φw, φ0 are activated. During the period in which φ0 is activated, the
一方、時刻ｔ３〜ｔ４では、ワード線ＷＬ，コラム選択線ＣＳＬおよび信号φｗ，φ１が活性化される。信号φ１が活性化される場合には、列選択回路１１２Ａはコラム選択線ＣＳＬの活性化電位を、たとえば１．５Ｖに高く設定する。これにより電流源２０８Ｃから供給される電流はあまり電流制限されずにそのままメモリセルに印加されることになり、メモリセルの加熱状態は高く設定される。
On the other hand, from time t3 to t4, the word line WL, the column selection line CSL, and the signals φw and φ1 are activated. When signal φ1 is activated,
図２８は、相変化メモリのデータ読出に関する改善例を示した図である。
図２８を参照して、ワード線ＷＬ１とビット線ＢＬの交点に対応してメモリセル４０１が設けられ、ワード線ＷＬ２とビット線ＢＬの交点に対応してメモリセル４０２が設けられている。ビット線ＢＬは、スイッチ回路４０４によってコラム選択線ＣＳＬが活性化されると、リードデータバスＲＤＢに接続される。
FIG. 28 is a diagram showing an improvement example regarding data reading of the phase change memory.
Referring to FIG. 28,
ビット線ＢＬの電位を接地電位に初期化しておくために、ビット線ＢＬと接地ノードとの間に接続され、信号ＢＬ−ＲＥＳＥＴをゲートに受けるＮチャネルＭＯＳトランジスタ４１０が設けられる。
In order to initialize the potential of bit line BL to the ground potential, an N
センスアンプ４１２は、電源ノードとノードＮ３１との間に接続されゲートに信号φＳＡを受けるＰチャネルＭＯＳトランジスタ４１４と、ゲートおよびドレインがノードＮ３１に接続されソースが電源ノードに接続されるＰチャネルＭＯＳトランジスタ４１６と、ノードＮ３１とリードデータバスＲＤＢとの間に接続されゲートに参照電位Ｖｒｅｆを受けるＮチャネルＭＯＳトランジスタとを含む。
センスアンプ４１２は、さらに、電源ノードとノードＮ３２との間に接続されゲートがノードＮ３１の接続されるＰチャネルＭＯＳトランジスタ４１８と、ノードＮ３２と接地ノードとの間に直列に接続されるＮチャネルＭＯＳトランジスタ４２２，４２４とを含む。ＮチャネルＭＯＳトランジスタ４２２のゲートは参照電位Ｖｒｅｆに結合される。ＮチャネルＭＯＳトランジスタ４２４のゲートは信号φＳＡを受ける。ノードＮ３２からは読出出力信号Ｄｏｕｔが出力される。
図２９は、図２８に示した構成の読出動作を説明するための動作波形図である。
図２８、図２９を参照して、時刻ｔ１において信号ＢＬ−ＲＥＳＥＴがＨレベルからＬレベルに非活性化され、続いて時刻ｔ２においてワード線ＷＬ、コラム選択線ＣＳＬおよび信号φＳＡが活性化される。すると、ＮチャネルＭＯＳトランジスタ４１０によってＬレベルにリセットされていたビット線ＢＬの電位が、選択されたメモリセルの保持データに応じて変化する。データは、ビット線電位およびビット線電流として読出される。
FIG. 29 is an operation waveform diagram for describing a read operation of the configuration shown in FIG.
Referring to FIGS. 28 and 29, signal BL-RESET is deactivated from H level to L level at time t1, and then word line WL, column selection line CSL and signal φSA are activated at time t2. . Then, the potential of the bit line BL that has been reset to the L level by the N-
メモリセルが“０”を保持している場合には、図２９の実線に示すようにビット線電位、ビット線電流および出力データＤｏｕｔが読出される。一方、メモリセルがデータ“１”を保持していた場合には、図２９の破線に示すようにビット線電位、ビット線電流および信号Ｄｏｕｔが出力される。 When the memory cell holds “0”, the bit line potential, the bit line current, and the output data Dout are read as shown by the solid line in FIG. On the other hand, when the memory cell holds data “1”, the bit line potential, the bit line current, and the signal Dout are output as shown by the broken line in FIG.
読出が終了する時刻ｔ３において、ワード線ＷＬ，コラム選択線ＣＳＬおよび信号φＳＡが非活性化され、続いて時刻ｔ４において信号ＢＬ−ＲＥＳＥＴがＨレベルに活性化される。 At time t3 when reading ends, word line WL, column select line CSL and signal φSA are deactivated, and then signal BL-RESET is activated to H level at time t4.
これにより時刻ｔ４以降はビット線電位はＬレベルに固定される。
図３０は、図２９におけるビット線電流を拡大して示した図である。
As a result, the bit line potential is fixed at the L level after time t4.
FIG. 30 is an enlarged view of the bit line current in FIG.
図３０を参照して、メモリセルから“０”が読出される場合には読出電流Ｉ−ＲＥＡＤは電流値が大きい。これはメモリセルが低抵抗状態にあるからである。 Referring to FIG. 30, when “0” is read from the memory cell, read current I-READ has a large current value. This is because the memory cell is in a low resistance state.
一方、メモリセルから“１”が読出される場合には読出電流Ｉ−ＲＥＡＤは小さい。これはメモリセルが高抵抗状態にあるからである。 On the other hand, when “1” is read from the memory cell, read current I-READ is small. This is because the memory cell is in a high resistance state.
つまり、図２８のセンスアンプ４１２は、メモリセルからビット線および読出データバスを介して、メモリセルの抵抗の差異を電流差として読出し電圧に変換して出力する。
That is, the
［実施の形態４］
図３１は、実施の形態４のデータ書込に関する構成を示した回路図である。
[Embodiment 4]
FIG. 31 is a circuit diagram showing a configuration related to data writing according to the fourth embodiment.
図３１に示した構成は、図１９で示した構成に加えて、書込データバスＷＤＢの電位Ｖｃｏｎｔと参照電位Ｖｒｅｆとを比較して信号Ｖｗｒｉｔｅを出力する比較回路４５２と、信号φ１と比較回路４５２の出力とを受けるＡＮＤ回路４５４とを含む。なお、ＮチャネルＭＯＳトランジスタ２１６には信号φ１に代わりにＡＮＤ回路４５４の出力が与えられる。
In addition to the configuration shown in FIG. 19, the configuration shown in FIG. 31 compares the potential Vcont of the write data bus WDB with the reference potential Vref and outputs the signal Vwrite, and the signal φ1 and the comparison circuit. AND
図３２は、図３１に示した構成の書込動作時の波形を示す動作波形図である。
図３３は、比較回路の出力信号と入力信号の関係を示した図である。
FIG. 32 is an operation waveform diagram showing waveforms during the write operation of the configuration shown in FIG.
FIG. 33 is a diagram showing the relationship between the output signal of the comparison circuit and the input signal.
図３２、図３３を参照して、データ書込は、書込データ“１”／“０”に従った２種類の電流ピーク値およびパルス幅を持つ電流パルスをメモリセルに与えることで行なわれる。メモリセルをワード線ＷＬで選択し、メモリセル中のアクセストランジスタとコラム選択線ＣＳＬにより選択される選択スイッチ２０４とを介して相変化素子に書込電流を印加する。ワード線およびコラム選択線による選択は、時刻ｔ１〜ｔ４の間行なわれる。データ“０”を書込む場合は時刻ｔ１〜ｔ３の間信号φ０が活性化され、一方、データ“１”を書込む場合は時刻ｔ１〜ｔ２の間信号φ１が活性化される。
Referring to FIGS. 32 and 33, data writing is performed by applying to the memory cell current pulses having two kinds of current peak values and pulse widths according to write data “1” / “0”. . A memory cell is selected by a word line WL, and a write current is applied to the phase change element via an access transistor in the memory cell and a
このときデータを蓄積したメモリセルに蓄積データによらず書込動作を行なうことが高速書込サイクルを実現するために望ましい。しかし“１”を蓄積したメモリセル（高抵抗状態のメモリセル）に“１”のデータを書込む場合には、メモリセルの抵抗が“０”を保持している場合と比べて１０倍程度に大きくなっている。このため十分な加熱に必要な電流をメモリセルに流すことができない。 At this time, it is desirable to perform a write operation on the memory cell storing the data regardless of the stored data in order to realize a high-speed write cycle. However, when “1” data is written in a memory cell that stores “1” (a memory cell in a high resistance state), the memory cell resistance is “0”, which is about 10 times. Is getting bigger. For this reason, a current required for sufficient heating cannot be supplied to the memory cell.
したがってメモリセルが保持しているデータにかかわらず書込動作を行なうと、結果的に“１”を保持している場合には小さな電流を流して徐熱する結果となる。メモリセルを徐熱することは、データ“０”を書込む方向である。したがってデータ“１”の書込を行なっているつもりがかえってデータ破壊を招くことになる。 Therefore, when a write operation is performed regardless of the data held in the memory cell, as a result, when “1” is held, a small current is passed and the result is gradually heated. The slow heating of the memory cell is the direction in which data “0” is written. Therefore, the intention of writing data “1” is changed, which causes data destruction.
この対策としては、メモリセルに電流が流れないと電流源付近の電圧が上がってくることを検知して、書込動作を遮断するとよい。この検知を比較回路４５２で行なう。これにより、メモリセル温度が徐熱によりアモルファスから多結晶に遷移する遷移温度まで上昇するのを防ぎ、データ破壊を防止することができる。また、メモリセルのデータ保持状態を把握するための読出動作を書込サイクルにおいて行なわなくてもよくなる。
As a countermeasure against this, it is preferable to detect that the voltage near the current source increases when no current flows in the memory cell, and to interrupt the writing operation. This detection is performed by the
より具体的に可変電流源２０８の動作を説明する。メモリセルの抵抗値が小さいとき、つまり相変化素子が多結晶状態のときは、ＮチャネルＭＯＳトランジスタ２１４、２１６のゲート幅で決定される電流値が、ＰチャネルＭＯＳトランジスタ２１０、２１２によって構成されるカレントミラーによってメモリセルに流れる。この電流値に対応してメモリセルは多結晶になったりアモルファス状態となったりする。
The operation of the variable
一方、メモリセルの抵抗値が大きいとき、つまり相変化素子がアモルファス状態のときは、ＮチャネルＭＯＳトランジスタ２１４、２１６で決定される電流値がメモリセルを流れる前に電位Ｖｃｏｎｔが上限まで上昇してしまうので、ＰチャネルＭＯＳトランジスタ２１０、２１２はカレントミラーとして動作を行なわない。このため、メモリセルの抵抗値が大きい場合にデータ“１”を書込むときには、メモリセルに結果的に小さな電流が流れる。この小さな電流が流れる時間が長いと、相変化素子がアモルファス状態から多結晶状態に変化してしまう。これを防止するため、図３３において電位Ｖｃｏｎｔが参照電位Ｖｒｅｆを超えると、出力である電位ＶｗｒｉｔｅがＨレベルからＬレベルに変化しＮチャネルＭＯＳトランジスタ２１６のゲートは非活性化される。したがって、電位Ｖｃｏｎｔが参照電位Ｖｒｅｆを超えた場合には電流源２０８の動作が停止する。これによりアモルファス状態が維持される。
On the other hand, when the resistance value of the memory cell is large, that is, when the phase change element is in an amorphous state, the potential Vcont rises to the upper limit before the current value determined by the N-
［実施の形態５］
実施の形態５では、ライトディスターブ、リードディスターブの問題を解決するためのメモリセルパラメータの実現について説明する。
[Embodiment 5]
In the fifth embodiment, implementation of memory cell parameters for solving the problem of write disturb and read disturb will be described.
メモリセル書換に必要な電流設定は、
Ｉcell（“１”Write） ＞ Ｉcell（“０”Write）…（１）
である。
The current setting required for rewriting the memory cell is
Icell (“1” Write)> Icell (“0” Write) (1)
It is.
式（１）において、Ｉcell（“１”Write）とは、データ“０”を保持している状態のメモリセルをデータ“１”に書換えるためのメモリセル電流である。また、Ｉcell（“０”Write）とは、データ“０”または“１”を保持している状態のメモリセルを“０”に書換えるためのメモリセル電流である。 In Expression (1), Icell (“1” Write) is a memory cell current for rewriting a memory cell holding data “0” to data “1”. Further, Icell (“0” Write) is a memory cell current for rewriting a memory cell holding data “0” or “1” to “0”.
メモリセルが“０”を保持している状態では相変化素子は多結晶状態であり、メモリセルは低抵抗状態である。これに対し、データ“１”を保持している状態では、相変化素子はアモルファス状態であり、メモリセルは高抵抗状態である。高抵抗状態のメモリセルの抵抗値は低抵抗状態の場合と比べると１０倍程度となっている。この高抵抗状態のメモリセルに“１”をオーバーライトするためには、メモリセルに所定の電流を流す必要がある。 When the memory cell holds “0”, the phase change element is in a polycrystalline state, and the memory cell is in a low resistance state. On the other hand, in a state where data “1” is held, the phase change element is in an amorphous state and the memory cell is in a high resistance state. The resistance value of the memory cell in the high resistance state is about 10 times that in the low resistance state. In order to overwrite “1” to the memory cell in the high resistance state, it is necessary to pass a predetermined current through the memory cell.
高抵抗状態のメモリセルに所定の電流を流すためには、低抵抗状態のメモリセルに与える電圧の１０倍程度の電圧を印加する必要がある。しかし、一定の動作電源電圧を用いるという条件下では、電圧を１０倍印加することはできず、このためメモリセルのアクセストランジスタのＩdsによって電流は小さく制限される（メモリセルの面積にも依存するが、たとえばＩ＜２００μＡ）。したがって、データ“１”を保持している状態のメモリセルに“１”をオーバーライトするときには通常はアモルファス化のための所定の電流にはならず、電流値が小さいため徐熱のみをして終わることになる。しかし、この徐熱を多数回繰返すうちに多少とも多結晶化が進むような温度にメモリセルがなってしまうと“１”データが破壊され“０”を保持する状態となってしまう。 In order to pass a predetermined current through the memory cell in the high resistance state, it is necessary to apply a voltage about 10 times the voltage applied to the memory cell in the low resistance state. However, under the condition that a constant operating power supply voltage is used, the voltage cannot be applied 10 times, and the current is limited to a small value by the Ids of the access transistor of the memory cell (it also depends on the area of the memory cell). For example, I <200 μA). Therefore, when “1” is overwritten in a memory cell in which data “1” is held, it is not usually a predetermined current for amorphization, and only slow heating is performed because the current value is small. It will end. However, if the memory cell reaches a temperature at which polycrystallization progresses somewhat while repeating this slow heating many times, "1" data is destroyed and "0" is maintained.
もう少し具体的に言うと、メモリセルのデータが“１”（アモルファス状態）のときは、メモリセルのデータが“０”（多結晶状態）のときと同じ電圧を加えても流れる電流が小さいので、セルが少し加熱されたとしても本来は多結晶化が進む温度に至らずアモルファス状態が保持されるはずである。しかし、メモリセル特性のばらつきや、印加電流値のばらつき等により加熱の程度が想定を超えると、多少とも多結晶化が進む温度に至る場合が考えられ、多数回“１”書込みを行なうと“１”であるべきデータが“０”に書き換わることがある、という問題がある。 More specifically, when the memory cell data is “1” (amorphous state), the flowing current is small even when the same voltage is applied as when the memory cell data is “0” (polycrystalline state). Even if the cell is heated a little, the temperature should not reach the temperature at which polycrystallization progresses and the amorphous state should be maintained. However, if the degree of heating exceeds the expected level due to variations in memory cell characteristics, variations in applied current value, etc., it may be possible to reach a temperature at which polycrystallization proceeds to some extent. There is a problem that data that should be “1” may be rewritten to “0”.
このような問題を避けるためには、データ“１”を保持している状態のメモリセルに“１”をオーバーライトするときの発熱量を、メモリセルが多結晶化する遷移温度まで上がらないような設定にする。たとえば電流値を小さくし、電流パルスの幅を十分短いものとする。 In order to avoid such a problem, the amount of heat generated when “1” is overwritten in a memory cell holding data “1” does not rise to the transition temperature at which the memory cell becomes polycrystallized. Set as appropriate. For example, the current value is made small and the width of the current pulse is made sufficiently short.
次に読出時について検討すると、データ“１”を読出す場合には、メモリセルデータの読出のためにメモリセルに電流を流す。 Next, considering the case of reading, when data “1” is read, a current is passed through the memory cell for reading the memory cell data.
このとき流す電流をＩcell（“１”Read）とする。読出のための電流は、リードアクセスの高速化のためには大きいほど良い。しかし、電流が大きすぎるとメモリセルに電流を流すことによりメモリセルの徐熱となる。これを多数回繰返すうちに“１”データが破壊され、“０”データになってしまう。このようなリードディスターブの問題を回避するためには、Ｉcell（“１”Read）が十分小さく、発熱量はメモリセルが多結晶化する遷移温度まで至らないような設定とする。このためには電流値を小さく、電流パルス幅を十分短くする。少なくとも、
Ｉｃｅｌｌ（“０”Write） ＞ Ｉcell（“１”Read）…（２）
を満たすようにする。
The current flowing at this time is Icell (“1” Read). The larger the current for reading, the better for speeding up the read access. However, if the current is too large, the memory cell is gradually heated by passing the current through the memory cell. While this is repeated many times, the “1” data is destroyed and becomes “0” data. In order to avoid such a read disturb problem, Icell (“1” Read) is set to be sufficiently small so that the amount of generated heat does not reach the transition temperature at which the memory cell becomes polycrystallized. For this purpose, the current value is made small and the current pulse width is made sufficiently short. at least,
Icell (“0” Write)> Icell (“1” Read) (2)
To satisfy.
式（１）、（２）より、Ｉcell（“１”Read）の上限が決まる。これと、次式
Ｉcell（“０”Read） ＞ Ｉcell（“１”Read）
により決まるＩcell（“０”Read）がリードアクセスの速度を決定する。リードアクセスの高速化には、たとえば、Ｉcell（“０”Read）＞１０μＡであることが必要である。
From Equations (1) and (2), the upper limit of Icell (“1” Read) is determined. This and the following formula Icell (“0” Read)> Icell (“1” Read)
Icell (“0” Read) determined by the above determines the read access speed. In order to increase the speed of read access, for example, Icell (“0” Read)> 10 μA is required.
また、式（１）、（２）より、
Ｉcell（“１”Write） ＞ Ｉcell（“０”Write） ＞ Ｉcell（“１”Read）…（３）
が導かれる。式（３）の不等号は電流の絶対値の関係ではなく、電流印加時間を含めた発熱量での比較であるので、正確には、“１”書込時のメモリセル到達温度をＴcell（“１”Write）、“０”書込時のメモリセル到達温度をＴcell（“０”Write）、“１”読出時のメモリセル到達温度をＴcell（“１”Read）、“１”に“１”を上書きする時のメモリセル到達温度をＴcell（“１”Overwrite）、メモリセルの相変化素子が相変化を起こ
す温度をＴ（transition）とすると、式（３）で示した関係は、
Ｔcell（“１”Write）＞Ｔcell（“０”Write）＞Ｔcell（“１”Read） …（４）
Ｔcell（“１”Read）＜Ｔ（transition） …（５）
Ｔcell（“１”Overwrite）＜Ｔ（transition） …（６）
の３式にまとめられる。
From the formulas (1) and (2),
Icell (“1” Write)> Icell (“0” Write)> Icell (“1” Read) (3)
Is guided. The inequality sign in equation (3) is not a relationship of the absolute value of the current but a comparison in terms of the amount of heat generated including the current application time. The memory cell arrival temperature when writing “1” and “0” is Tcell (“0” Write), the memory cell arrival temperature when reading “1” is Tcell (“1” Read), and “1” is “1”. The memory cell arrival temperature when overwriting “T” is Tcell (“1” Overwrite), and the temperature at which the phase change element of the memory cell undergoes phase change is T (transition).
Tcell (“1” Write)> Tcell (“0” Write)> Tcell (“1” Read) (4)
Tcell (“1” Read) <T (transition) (5)
Tcell (“1” Overwrite) <T (transition) (6)
These are summarized in the following three formulas.
これらを満たすようにメモリセル素子の材料・構造・抵抗値設定、ヒータ素子の材料・構造・抵抗値設定、メモリセル動作電圧・電流を設定すれば、ライトディスターブやリードディスターブの問題を回避できる相変化メモリを実現することができる。これにより相変化メモリセルのデータの信頼性を高めることができる。 Setting the material / structure / resistance value of the memory cell element, setting the material / structure / resistance value of the heater element, and the memory cell operating voltage / current to satisfy these conditions can avoid the problem of write disturb and read disturb. A change memory can be realized. Thereby, the reliability of the data of the phase change memory cell can be improved.
なお、以上のすべての実施の形態は、メモリセルの構成によらずに適用できるものである。図２では、ビット線ＢＬ−トランジスタＡＴ−ヒータ素子ＨＥ−相変化素子ＰＥ−接地ノードの順に配置したメモリセルの構成を例示したが、たとえば図３４に示すように、ビット線ＢＬ−相変化素子ＰＥ−ヒータ素子ＨＥ−トランジスタＡＴ−接地ノードの順の配置となるようにメモリセルの構成を変形してもよい。 All of the above embodiments can be applied regardless of the configuration of the memory cell. 2 illustrates the configuration of the memory cells arranged in the order of bit line BL-transistor AT-heater element HE-phase change element PE-ground node. For example, as shown in FIG. 34, bit line BL-phase change element The configuration of the memory cell may be modified so as to be arranged in the order of PE-heater element HE-transistor AT-ground node.
［実施の形態６］
従来のカルコゲナイドガラスなどを用いた相変化メモリでは、メモリセルアクセス動作において、書込時の発熱によるメモリセルの温度上昇が、次のサイクルの動作に影響するという問題点がある。
[Embodiment 6]
In the conventional phase change memory using chalcogenide glass or the like, there is a problem that in the memory cell access operation, the temperature rise of the memory cell due to the heat generated during writing affects the operation of the next cycle.
すなわち、相変化メモリでは、選択したメモリセルにデータ書込を行なう場合には、書込動作終了時にはメモリセルの温度が５００℃以上まで上昇している。加熱後急冷してアモルファス化（高抵抗化＝データ“１”書込）する場合も、除熱して多結晶化（低抵抗化＝データ“０”書込）する場合も、５００℃以上までセル温度が上昇するのは同様である。 That is, in the phase change memory, when data is written to a selected memory cell, the temperature of the memory cell rises to 500 ° C. or more at the end of the write operation. The cell is heated to 500 ° C or higher, whether it is amorphous after heating (high resistance = writing data "1") or polycrystallizing by removing heat (low resistance = writing data "0") The temperature rise is similar.
したがって書込動作終了後すぐに次のサイクルを行なう場合に、選択書込を行なったメモリセルと同一のメモリセルにアクセスする動作、すなわち読出または書込をする動作を行なうと、当該セルは通常セルと異なり、温度が高いために次の（１）、（２）の問題を生ずる。 Therefore, when the next cycle is performed immediately after the end of the write operation, if the operation for accessing the same memory cell as the memory cell for which selective writing has been performed, that is, the operation for reading or writing, the cell is normally Unlike the cell, since the temperature is high, the following problems (1) and (2) occur.
（１） 次のサイクルが読出の場合には、常温である通常セルとメモリセルの抵抗が異なっており、抵抗は小さくなっている。このため、データセンス読出動作においては、リファレンスレベルを印加する場合でも、ダミーセルを用いる場合でも、リファレンスレベルやダミーレベルが適合せず、センスマージンを損なうことが考えられる。 (1) When the next cycle is reading, the resistance of the normal cell at normal temperature and the memory cell are different, and the resistance is small. For this reason, in the data sense read operation, whether the reference level is applied or the dummy cell is used, it is conceivable that the reference level and the dummy level are not suitable and the sense margin is impaired.
（２） 次のサイクルが書込の場合には、次のサイクルの開始時点でのメモリセルの温度は通常より高くなっている。これに対して通常の書込電流印加を行なうと、書込時のメモリセルの温度がねらい目より高くなってしまい、メモリセルが過剰に熱せられることによる信頼性の低下や書込マージンの減少に至る。 (2) When the next cycle is writing, the temperature of the memory cell at the start of the next cycle is higher than usual. On the other hand, when a normal write current is applied, the temperature of the memory cell at the time of writing becomes higher than the target, and the memory cell is excessively heated, resulting in a decrease in reliability and a decrease in write margin. To.
実施の形態６〜実施の形態８においては、これらの問題点を解決する。
実施の形態６では、実際上のタイミング使用を損なうことなく、すなわち、メモリ装置としてのデータレートをさほど損なうことなく、有効に問題点を解決する手段を示す。
In the sixth to eighth embodiments, these problems are solved.
In the sixth embodiment, means for effectively solving the problem without impairing actual timing use, that is, without significantly impairing the data rate as a memory device will be described.
このために、書込サイクル終了時に、書込されたメモリセルが所定温度まで冷却するのに十分な冷却時間を確保する。 For this reason, at the end of the write cycle, a cooling time sufficient for cooling the written memory cell to a predetermined temperature is ensured.
確保する方法としては、まず、書込サイクル動作の終了時に内部でセル冷却時間を入れることが考えられる。 As a method of ensuring, first, it is conceivable to insert a cell cooling time inside at the end of the write cycle operation.
図３５は、メモリセルの冷却時間の説明をするための図である。
図３５を参照して、“１”が書込まれる場合（急冷）についてまず説明すると、時刻ｔ１〜ｔ２においてセル書込電流が印加され、印加電流の増大に少し遅れてメモリセルの温度が、外気温度Ｔｅｍｐ（Ａｍｂ）から温度Ｔｅｍｐ（Ａ）にまで上昇する。時刻ｔ２においては書込電流が供給停止され、これに伴い時刻ｔ２〜ｔ３の間においてメモリセルの温度は温度Ｔｅｍｐ（Ａ）から外気温度Ｔｅｍｐ（Ａｍｂ）の近くまで下がる。この時刻ｔ２〜ｔ３の間の時間を冷却時間Ｔｃｏｏｌ（Ａ）とする。
FIG. 35 is a diagram for explaining the cooling time of the memory cell.
Referring to FIG. 35, a case where “1” is written (rapid cooling) will be described first. A cell write current is applied at time t1 to t2, and the temperature of the memory cell is slightly delayed after the increase of the applied current. The outside air temperature Temp (Amb) rises to the temperature Temp (A). At time t2, the supply of the write current is stopped, and accordingly, the temperature of the memory cell decreases from the temperature Temp (A) to near the outside air temperature Temp (Amb) between times t2 and t3. The time between the times t2 and t3 is defined as a cooling time Tcool (A).
一方、データ“０”を書込む場合（除熱）について説明する。時刻ｔ１において“１”を書込む際よりも小さな電流が印加され、これに応じて時刻ｔ１〜ｔ２の間メモリセルの温度は外気温度Ｔｅｍｐ（Ａｍｂ）から温度Ｔｅｍｐ（Ｐ）まで上昇する。アモルファス化されていたメモリセルがしばらくこの温度Ｔｅｍｐ（Ｐ）に維持されることにより、アモルファス状態から多結晶状態にメモリセルの相が変化する。 On the other hand, a case where data “0” is written (heat removal) will be described. A current smaller than that at the time of writing “1” is applied at time t1, and accordingly, the temperature of the memory cell rises from the outside air temperature Temp (Amb) to the temperature Temp (P) between times t1 and t2. By maintaining the memory cell that has been made amorphous at this temperature Temp (P) for a while, the phase of the memory cell changes from the amorphous state to the polycrystalline state.
時刻ｔ４においてメモリセルへの書込電流の印加が停止され、これに応じて時刻ｔ４〜ｔ５の間でメモリセルの温度は温度Ｔｅｍｐ（Ｐ）から外気温度Ｔｅｍｐ（Ａｍｂ）の近くまで下がる。この場合のセル冷却期間は時刻ｔ４から時刻ｔ５までの時間Ｔｃｏｏｌ（Ｐ）となる。 At time t4, the application of the write current to the memory cell is stopped, and accordingly, the temperature of the memory cell decreases from temperature Temp (P) to near the outside air temperature Temp (Amb) between times t4 and t5. The cell cooling period in this case is a time Tcool (P) from time t4 to time t5.
なお、図３５において、上側に記載されたセル書込電流の立下がり波形に対して、下側に記載されたセル温度の立下がり波形は相似ではなく、温度の変化が電流にやや遅れて追従することに注意する必要がある。 In FIG. 35, the falling waveform of the cell temperature described on the upper side is not similar to the falling waveform of the cell writing current shown on the upper side, and the change in temperature follows the current with a slight delay. Need to be careful.
書込サイクル動作の終了時に内部でセル冷却時間を入れる説明をする。内部書込サイクルが終了した後、すなわちメモリセルへ書込電流印加を終えた後には、さらに、メモリセルの冷却期間を経過した後に、次のサイクル受付けを開始するようにセルフタイミング設定を行なう。メモリセルの冷却時間は、書込時にメモリセルが到達した温度とメモリセルの放熱能力との兼ね合いで決定される。 A description will be given of inserting the cell cooling time inside at the end of the write cycle operation. After the end of the internal write cycle, that is, after the application of the write current to the memory cell is completed, the self-timing is set so that the next cycle acceptance is started after the cooling period of the memory cell has passed. The cooling time of the memory cell is determined based on the balance between the temperature reached by the memory cell at the time of writing and the heat dissipation capability of the memory cell.
アモルファス化におけるセル到達温度をＴｅｍｐ（Ａ）とし、多結晶化におけるセル到達温度をＴｅｍｐ（Ｐ）とすると、Ｔｅｍｐ（Ａ） ＞ Ｔｅｍｐ（Ｐ） なので、アモルファス化における必要冷却時間は多結晶化における多結晶化後の必要冷却時間よりも長い。 Assuming that the cell arrival temperature in amorphization is Temp (A) and the cell arrival temperature in polycrystallization is Temp (P), Temp (A)> Temp (P), so the necessary cooling time in amorphization is the same as in polycrystallization. It is longer than the required cooling time after polycrystallization.
つまり、アモルファス化サイクル終了時の必要冷却時間をＴｃｏｏｌ（Ａ）とし、多結晶化サイクル終了の必要冷却時間をＴｃｏｏｌ（Ｐ）とすると、Ｔｃｏｏｌ（Ａ） ＞ Ｔｃｏｏｌ（Ｐ）となる。ここでアモルファス化はデータ“１”を書込む場合であり、多結晶化はデータ“０”を書込む場合である。 That is, if the required cooling time at the end of the amorphization cycle is Tcool (A) and the required cooling time at the end of the polycrystallization cycle is Tcool (P), then Tcool (A)> Tcool (P). Here, amorphization is a case where data “1” is written, and polycrystallization is a case where data “0” is written.
したがって、アモルファス化書込サイクル時間をＴ（Ａ）とし、多結晶化書込サイクル時間をＴ（Ｐ）とし、アモルファス化書込必要時間をＴｃ（Ａ）とし、多結晶化書込必要時間をＴｃ（Ｐ）とすると、
Ｔｃ（Ａ）＝Ｔ（Ａ）＋Ｔｃｏｏｌ（Ａ）
Ｔｃ（Ｐ）＝Ｔ（Ｐ）＋Ｔｃｏｏｌ（Ｐ）
Ｔ（Ａ）＜Ｔ（Ｐ）、Ｔｃｏｏｌ（Ａ）＞Ｔｃｏｏｌ（Ｐ）
となる。
Therefore, the amorphization write cycle time is T (A), the polycrystallization write cycle time is T (P), the amorphization write time is Tc (A), and the polycrystallization write time is If Tc (P),
Tc (A) = T (A) + Tcool (A)
Tc (P) = T (P) + Tcool (P)
T (A) <T (P), Tcool (A)> Tcool (P)
It becomes.
書込時到達温度と放熱時定数τより、Ｔｃｏｏｌ（Ａ）、Ｔｃｏｏｌ（Ｐ）を求める。たとえば、外気温度をＴｅｍｐ（Ａｍｂ）とすると、書込時温度上昇がＴｅｍｐ（Ａｍｂ）＋αまで冷却される時間として、
Ｔｅｍｐ（Ａｍｂ）＋（Ｔｅｍｐ（Ａ）−Ｔｅｍｐ（Ａｍｂ））＊ｅｘｐ（−Ｔｃｏｏｌ（Ａ）／τ）＝Ｔｅｍｐ（Ａｍｂ）＋α
が成立する。
Tcool (A) and Tcool (P) are obtained from the temperature reached during writing and the heat dissipation time constant τ. For example, when the outside air temperature is Temp (Amb), the time during which the temperature rise during writing is cooled to Temp (Amb) + α is as follows:
Temp (Amb) + (Temp (A) −Temp (Amb)) * exp (−Tcool (A) / τ) = Temp (Amb) + α
Is established.
式変形をすると、
Ｔｃｏｏｌ（Ａ）＝τ＊ｌｏｇ［（ｔｅｍｐ（Ａ）−Ｔｅｍｐ（Ａｍｂ））／α）］
同様に、Ｔｃｏｏｌ（Ｐ）＝τ＊ｌｏｇ［（Ｔｅｍｐ（Ｐ）−Ｔｅｍｐ（Ａｍｂ））／α）］も成立する。
If you change the expression,
Tcool (A) = τ * log [(temp (A) −Temp (Amb)) / α)]
Similarly, Tcool (P) = τ * log [(Temp (P) −Temp (Amb)) / α)] is also established.
上式より、Ｔｃｏｏｌ（Ａ）−Ｔｃｏｏｌ（Ｐ）＝τ＊ｌｏｇ［（Ｔｅｍｐ（Ａ）−Ｔｅｍｐ（ａｍｂ）／（Ｔｅｍｐ（Ａ）−Ｔｅｍｐ（Ａｍｂ））］が成立する。 From the above equation, Tcool (A) −Tcool (P) = τ * log [(Temp (A) −Temp (amb) / (Temp (A) −Temp (Amb))] holds.
この関係を保って冷却時間を確保すればよい。
これら冷却時間は、メモリセルに書込電流印加を終了した時点より開始される。たとえば、ワード線が立下がり、セル印加電流が終了した時点、あるいは、ワード線は選択状態ではあるがビット線系よりセルへの電流印加を止めた時点、などである。
The cooling time may be ensured while maintaining this relationship.
These cooling times are started when the application of the write current to the memory cell is finished. For example, when the word line falls and the cell application current ends, or when the word line is in a selected state but the current application to the cell is stopped from the bit line system.
実際には、Ｔｃｏｏｌ（Ａ）＞Ｔｃｏｏｌ（Ｐ）であることから、アモルファス化サイクル（データ“１”書込サイクル）の終了時に通常温度に達する時間を設定し、これを多結晶化サイクル終了時にも適用すれば十分な時間となる。 Actually, since Tcool (A)> Tcool (P), the time to reach the normal temperature is set at the end of the amorphization cycle (data “1” write cycle), and this is set at the end of the polycrystallization cycle. If it is applied, it will be enough time.
図３６は、書込サイクルの終了時に外部ＮＯＰサイクルを入れることを示した図である。 FIG. 36 shows inserting an external NOP cycle at the end of the write cycle.
図３６は、読出に要するクロックサイクル数＝１、書込“１”に要するクロックサイクル数＝２、書込“０”に要するクロックサイクル数＝４、書込サイクル後のメモリセル冷却に要するＮＯＰサイクル＝１、という前提で書いているが、これに限られるものではない。 FIG. 36 shows the number of clock cycles required for reading = 1, the number of clock cycles required for writing “1” = 2, the number of clock cycles required for writing “0” = 4, and the NOP required for cooling the memory cells after the writing cycle. It is written on the assumption that cycle = 1, but it is not limited to this.
まず動作内容♯１Ａでは、クロックサイクル１〜２において書込“１”サイクルが行なわれる。そして続いてクロックサイクル３においてＮＯＰサイクル（ノーオペレーションサイクル）が行なわれる。これにより書込時に加熱されたメモリセルが必要な温度まで冷却される。続いてクロックサイクル４においてメモリセルからのデータ読出が行なわれる。そしてクロックサイクル５〜８において書込“０”サイクルが行なわれる。書込が行なわれたのでクロックサイクル９においてＮＯＰサイクルが挿入される。続くクロックサイクル１０においては、読出動作が行なわれる。
First, in operation content # 1A, a write “1” cycle is performed in
また動作内容♯１Ｂでは、クロックサイクル１〜２において書込“１”サイクルが行なわれる。そして続いてクロックサイクル３においてＮＯＰサイクル（ノーオペレーションサイクル）が行なわれる。これにより書込時に加熱されたメモリセルが必要な温度まで冷却される。続いてクロックサイクル４〜７において書込“０”サイクルが行なわれる。書込が行なわれたのでクロックサイクル８においてＮＯＰサイクルが挿入される。
In
このように、書込動作が行なわれた後に冷却時間をＮＯＰサイクルにより確保する。前述に示したような関係を満たすように十分な冷却時間を確保することを、ＮＯＰサイクルを挿入することにより実現するものである。簡単には、書込サイクル後に必ず１サイクルのＮＯＰを入れなければならないという外部入力タイミング規格（スペック）とすることにより、書込後の動作サイクルに制限を設ければよい。 Thus, the cooling time is ensured by the NOP cycle after the write operation is performed. Ensuring sufficient cooling time to satisfy the relationship as described above is realized by inserting a NOP cycle. For simplicity, the operation cycle after writing may be limited by using an external input timing standard (spec) that one cycle of NOP must be inserted after the writing cycle.
図３７は、他の動作条件（第２の方法）を示した図である。
図３７も、読出に要するクロックサイクル数＝１、書込“１”に要するクロックサイクル数＝２、書込“０”に要するクロックサイクル数＝４、書込サイクル後のメモリセル冷却に要するＮＯＰサイクル＝１、という前提で書いているが、これに限られるものではない。
FIG. 37 is a diagram showing another operating condition (second method).
37 also shows the number of clock cycles required for reading = 1, the number of clock cycles required for writing “1” = 2, the number of clock cycles required for writing “0” = 4, and the NOP required for cooling the memory cells after the writing cycle. It is written on the assumption that cycle = 1, but it is not limited to this.
まず動作内容♯３Ａでは、クロックサイクル１にまずＮＯＰサイクルが設けられる。クロックサイクル２〜３において書込“１”サイクルが行なわれる。続いてクロックサイクル４においてメモリセルからのデータ読出が行なわれる。そして続いてクロックサイクル５においてＮＯＰサイクルが行なわれる。これにより続く書込は、加熱されたメモリセルが必要な温度まで冷却されてから行なわれる。そしてクロックサイクル６〜９において書込“０”サイクルが行なわれる。続くクロックサイクル１０においては、読出動作が行なわれる。読出は、書込ほど加熱されないので前に冷却のためのＮＯＰサイクルを設けなくてもよい。
First, in operation content # 3A, a NOP cycle is first provided in
また動作内容♯３Ｂでは、クロックサイクル１にまずＮＯＰサイクルが設けられる。クロックサイクル２〜３において書込“１”サイクルが行なわれる。そして続いてクロックサイクル４においてＮＯＰサイクルが行なわれる。これにより続く書込は、加熱されたメモリセルが必要な温度まで冷却されてから行なわれる。そしてクロックサイクル５〜８において書込“０”サイクルが行なわれる。
In operation content # 3B, a NOP cycle is first provided in
このように、書込動作が行なわれる前に予め冷却時間をＮＯＰサイクルにより確保する。前述に示したような関係を満たすように十分な冷却時間を確保することを、ＮＯＰサイクルを挿入することにより実現するものである。簡単には、書込サイクル前に必ず１サイクルのＮＯＰを入れなければならないという外部入力タイミング規格（スペック）とすることにより、書込後の動作サイクルに制限を設ければよい。 Thus, the cooling time is secured in advance by the NOP cycle before the writing operation is performed. Ensuring sufficient cooling time to satisfy the relationship as described above is realized by inserting a NOP cycle. For simplicity, the operation cycle after writing may be limited by using an external input timing standard (spec) that one cycle of NOP must be inserted before the writing cycle.
つまり、図３６で説明したように、冷却時間は書込サイクルの終了時に入れてもよいが、図３７に示すように書込サイクルの開始前に入れても同様な効果が得られる。すなわち、書込セルの温度上昇による次の動作サイクルでの書込動作時のマージン低下や信頼性低下を防止することができる。 That is, as described with reference to FIG. 36, the cooling time may be entered at the end of the write cycle, but the same effect can be obtained even if it is entered before the start of the write cycle as shown in FIG. In other words, it is possible to prevent a decrease in margin and a decrease in reliability during the write operation in the next operation cycle due to the temperature rise of the write cell.
また、第３の方法として、同一アドレスへの書込が連続する場合には、その間に外部ＮＯＰサイクルあるいは読出サイクルを入れるという方法がある。 As a third method, when writing to the same address continues, there is a method of inserting an external NOP cycle or a read cycle between them.
図３８は、同一アドレスへの連続書込に対する動作を説明するためのフローチャートである。 FIG. 38 is a flowchart for explaining the operation for continuous writing to the same address.
図３８を参照して、まず書込サイクルが開始されると、ステップＳ１０１において書込が２回連続しているか否かが判断され、書込が２回連続していない場合にはステップＳ１０３に進み、通常の書込動作が選択セルに対して行なわれる。一方、ステップＳ１０１において書込が２回連続している場合には、ステップＳ１０２に進む。ステップＳ１０２では、アクセスアドレスが１回目のアドレスＡｄｄ１と２回目のアドレスＡｄｄ２が等しいか否かが判断される。 Referring to FIG. 38, when a writing cycle is started, it is determined in step S101 whether or not writing is continued twice. If writing is not continued twice, step S103 is entered. Then, a normal write operation is performed on the selected cell. On the other hand, if the writing is continued twice in step S101, the process proceeds to step S102. In step S102, it is determined whether or not the first address Add1 and the second address Add2 are the same as the access address.
アクセスアドレスが等しくない場合にはステップＳ１０３に進み選択セルへの通常書込動作がなされる。一方アクセスアドレスが等しい場合には、ステップＳ１０４に進み冷却時間後に選択セルへの書込動作を行なう。ステップＳ１０３またはＳ１０４が終了すると、次のサイクルに移る。 If the access addresses are not equal, the process proceeds to step S103 and a normal write operation to the selected cell is performed. On the other hand, if the access addresses are equal, the process proceeds to step S104, and the write operation to the selected cell is performed after the cooling time. When step S103 or S104 ends, the process proceeds to the next cycle.
図３９は、図３８のフローチャートに対応する動作を示した図である。
図３９を参照して、クロックサイクル１〜２では、アドレスＡｄｄ１への書込“１”の動作が行なわれる。続いてクロックサイクル３〜６では、アドレスが前回とは異なるアドレスＡｄｄ２に対する書込“０”の動作が行なわれる。クロックサイクル２と３との間では、異なるアドレスに対する連続書込であるので、ＮＯＰサイクルは挿入されない。一方、クロックサイクル３〜６の書込“０”に引続き、書込“１”の動作が同じアドレスに対して指示されたとする。この場合には、同一アドレスＡｄｄ２への連続書込となるので、クロックサイクル７においてＮＯＰサイクルが挿入される。ＮＯＰサイクルに限らずたとえば読出サイクルでも構わない。そしてクロックサイクル８〜９においてアドレスＡｄｄ２への書込“１”の動作が行なわれる。
FIG. 39 is a diagram showing operations corresponding to the flowchart of FIG.
Referring to FIG. 39, in
図３９に示すように、同一アドレスへの連続書込を避け、必要ならば冷却時間を確保することを入力タイミング規格とすれば、アドレスが異なる連続書込の場合は高速動作を維持しつつも、上述の第１、第２の方法と同様の冷却時間を外部ＮＯＰあるいは読出サイクルにより確保することができる。 As shown in FIG. 39, if the input timing standard is to avoid continuous writing to the same address and to secure a cooling time if necessary, it is possible to maintain high speed operation in the case of continuous writing with different addresses. The same cooling time as in the first and second methods described above can be ensured by an external NOP or readout cycle.
上述の第１〜第３のいずれかの方法により、選択されデータ書込が行なわれたメモリセルが、通常温度付近にまで戻るのを待って、次のサイクルを行なうことにより、書込対照セルの温度上昇によるリサイクルでの同一セルへのアクセス時のマージン低下や信頼性低下を防止することができる。 The memory cell to which data has been selected and written by any one of the first to third methods waits until it returns to the vicinity of the normal temperature, and then the next cycle is performed. It is possible to prevent a decrease in margin and a decrease in reliability during access to the same cell during recycling due to a temperature rise.
［実施の形態７］
実施の形態６で示した例以外に、メモリの書込と読出の連続サイクル（同一アドレス、異なるアドレス）、書込と書込の連続サイクル（同一アドレス、異なるアドレス）のサイクル動作に応じて同様に問題を解決する例を説明する。
[Embodiment 7]
Other than the example shown in the sixth embodiment, the same operation is performed according to the cycle operation of the continuous cycle of writing and reading (the same address, different addresses) and the continuous cycle of writing and writing (the same address, different addresses) An example that solves the problem is described below.
実施の形態７では書込サイクル後の読出サイクルでの問題解決を示す。
図４０は、実施の形態７の相変化メモリの構成を示したブロック図である。
In the seventh embodiment, problem solving in a read cycle after a write cycle will be described.
FIG. 40 is a block diagram showing a configuration of the phase change memory according to the seventh embodiment.
図４０を参照して、相変化メモリ５００は、アドレス入力端子５２１と、アドレス入力バッファ５０１とＷＥ入力端子５２２と、ＷＥ信号入力バッファ５０２と、データ入力端子５２３と、データ入力バッファ５０３と、データ出力端子５２４と、データ出力バッファ５０４とを含む。
Referring to FIG. 40,
相変化メモリ５００は、さらに、信号ＷＥに応じてアドレス入力バッファ５０１の出力するアドレスを一時的に保持する書込アドレスレジスタ５０７と、前サイクルのアドレスを書込アドレスレジスタ５０７から受け、現サイクルのアドレスをアドレス入力バッファ５０１から受けて両者を比較するアドレス一致比較回路５０８と、書込データレジスタ５０９と、スイッチ５０５、５０６と、Ｘデコーダ＆ＷＬドライバ５１０と、Ｙデコーダ＆データＩ／Ｏ回路５１１と相変化メモリセルアレイ５１２とを含む。
Ｘデコーダ＆ＷＬドライバ５１０は、アドレス入力バッファ５０１の出力に応じてデコード動作とワード線の駆動を行なう。スイッチ５０５は、データ入力バッファ５０３の出力を信号ＷＥに応じて、書込データレジスタとＹデコーダ＆データＩ／Ｏ回路５１１の２系統のいずれかを選択して出力する。スイッチ５０６は、信号ＷＥとアドレス一致比較回路５０８の出力とに応じて、書込データレジスタ５０９の出力とＹデコーダ＆データＩ／Ｏ回路の出力のいずれかを選択してデータ出力バッファ５０４に出力する。
X decoder &
図４０に示すように、書込データレジスタ５０９、書込アドレスレジスタ５０７を備え、書込サイクル時に、選択メモリセルにデータを書込みするとともに、このデータおよびアドレスをレジスタ５０９、５０７に記憶しておく。
As shown in FIG. 40, a
図４１は、実施の形態７の相変化メモリの動作を説明するためのフローチャートである。 FIG. 41 is a flowchart for explaining the operation of the phase change memory according to the seventh embodiment.
図４１を参照して、まず書込サイクルが開始されるとステップＳ１１１において選択セルにデータを書込むサイクル（♯１）が行なわれる。この場合の入力アドレスをＡｄｄ１とし、データをデータ♯１とする。
Referring to FIG. 41, when a write cycle is first started, a cycle (# 1) of writing data into a selected cell is performed in step S111. In this case, the input address is Add1, and the data is
続いてステップＳ１１２において（♯２）のアクセスアドレスＡｄｄ２がＡｄｄ１と等しいか否かが判断される。アドレスが等しい場合にはステップＳ１１３に進み、アドレスが異なる場合にはステップＳ１１６に進む。 Subsequently, in step S112, it is determined whether or not (# 2) access address Add2 is equal to Add1. If the addresses are equal, the process proceeds to step S113, and if the addresses are different, the process proceeds to step S116.
ステップＳ１１３では、次のサイクル（♯２）が読出か書込かが判断される。次のサイクル（♯２）が読出である場合にはステップＳ１１４に進む。同じアドレスが連続した場合の書込データは書込データレジスタに一時的に保持されているので、ステップＳ１１４では書込データレジスタからデータを読出して外部に出力する。 In step S113, it is determined whether the next cycle (# 2) is reading or writing. If the next cycle (# 2) is reading, the process proceeds to step S114. Since the write data when the same address continues is temporarily held in the write data register, the data is read from the write data register and output to the outside in step S114.
一方、ステップＳ１１３において、次のサイクル（♯２）が書込であると判断されるとステップＳ１１５に進む。この場合には、冷却時間後に選択メモリセルへの書込動作が行なわれる。 On the other hand, if it is determined in step S113 that the next cycle (# 2) is writing, the process proceeds to step S115. In this case, the write operation to the selected memory cell is performed after the cooling time.
一方、ステップＳ１１６においても、次のサイクル（♯２）が読出か書込かが判断される。サイクルが読出である場合にはステップＳ１１７に進み、選択セルからの読出動作が行なわれる。また次のサイクルが書込サイクルである場合はステップＳ１１８に進み選択セルへの書込動作が行なわれる。この場合にはアクセスアドレスが異なっているので、書込も読出も冷却時間を置く必要がない。 On the other hand, also in step S116, it is determined whether the next cycle (# 2) is reading or writing. If the cycle is read, the process proceeds to step S117, and a read operation from the selected cell is performed. If the next cycle is a write cycle, the process proceeds to step S118 to perform a write operation to the selected cell. In this case, since the access addresses are different, it is not necessary to set a cooling time for writing and reading.
そして、ステップＳ１１４が終了した場合とステップＳ１１７が終了した場合にはステップＳ１１９に進み、次のサイクル（♯３）は読出から書込かが判断される。そして、この次のサイクル（♯３）が読出の場合には、そのまま次のサイクルの動作が通常動作として行なわれる。 When step S114 is completed and when step S117 is completed, the process proceeds to step S119, and it is determined whether the next cycle (# 3) is reading or writing. When the next cycle (# 3) is read, the operation of the next cycle is performed as a normal operation as it is.
一方ステップＳ１１９において次のサイクル（♯３）が書込であると判断された場合と、ステップＳ１１５、ステップＳ１１８のように書込動作が行なわれた後である場合には＊１に進む。 On the other hand, if it is determined in step S119 that the next cycle (# 3) is a write operation, or after a write operation is performed as in steps S115 and S118, the process proceeds to * 1.
図４１で説明したように、書込サイクル時に、選択メモリセルにデータを書込みするとともにこのデータおよびアドレスをレジスタに記憶しておく。そして次のサイクルが読出であった場合に、前のサイクルの書込と同一のアドレスが入力されたときには、レジスタに記憶している書込データをアクセスして読出データとし、アドレスに対応するメモリセルにはデータを書込む動作は行なわない。 As described with reference to FIG. 41, data is written to the selected memory cell and this data and address are stored in the register during the write cycle. If the next cycle is a read and the same address as the write in the previous cycle is input, the write data stored in the register is accessed as read data, and the memory corresponding to the address The cell is not written with data.
一方、次のサイクルが読出であった場合に、前サイクルの書込と異なるアドレスが入力されたときには、通常どおりメモリセルデータを読出す動作を行なう。 On the other hand, when the next cycle is a read operation, when an address different from the write operation of the previous cycle is input, the memory cell data is read as usual.
図４２は、図４０における相変化メモリセルアレイ５１２およびその周辺回路を示した回路図である。
FIG. 42 is a circuit diagram showing phase change
図４２を参照して、メモリセルアレイ５１２は、読出回路５３１と電流印加回路５３２とに接続されている。読出回路５３１と電流印加回路５３２は、図４０のＹデコーダ＆データＩ／Ｏ回路５１１に含まれる回路である。
Referring to FIG. 42,
メモリセルアレイ５１２は、ワード線ＷＬ１に接続され、ビット線ＢＬ１〜ＢＬ４にそれぞれ接続されるメモリセル６１１〜６１４と、ワード線ＷＬ２に接続され、ビット線ＢＬ１〜ＢＬ４にそれぞれ接続されるメモリセル６２１〜６２４とを含む。
The
メモリセルアレイ５１２は、さらに、ワード線ＷＬ３に接続され、ビット線ＢＬ１〜ＢＬ４にそれぞれ接続されるメモリセル６３１〜６３４と、ワード線ＷＬ４に接続され、ビット線ＢＬ１〜ＢＬ４にそれぞれ接続されるメモリセル６４１〜６４４とを含む。
ワード線ＷＬ１〜ＷＬ４は、図４０のＸデコーダ＆ＷＬドライバ５１０によって選択駆動される。
The word lines WL1 to WL4 are selectively driven by the X decoder &
メモリセル６１１〜６１４およびメモリセル６２１〜６２４は、ソース線ＳＬ１に接続され、メモリセル６３１〜６３４およびメモリセル６４１〜６４４はソース線ＳＬ２に接続される。
メモリセル６１１〜６４４の各々は、対応するビット線とソース線との間に直列に接続されるヒータ素子６５０、相変化素子６５１およびアクセストランジスタ６５２を含む。アクセストランジスタ６５２のゲートは対応するワード線に接続される。なお、ヒータ素子６５０、相変化素子６５１およびアクセストランジスタ６５２の３要素が直列に接続される順序は図４２に示す場合に限られるものではなく、たとえば、図２や図３４で示した順序であってもよい。
Each of memory cells 611-644 includes a
読出回路５３１は、スイッチ５５１〜５５４と、スイッチ５５１〜５５４によって選択的にビット線ＢＬ１〜ＢＬ４に接続される読出データ線ＲＤＢ１，ＲＤＢ２と、読出データ線ＲＤＢ１，ＲＤＢ２にそれぞれ接続されるセンスアンプ５４１，５４２とを含む。
Read
スイッチ５５１は、信号ＲＣＳＬ１に応じて読出データ線ＲＤＢ１とビット線ＢＬ１とを接続する。スイッチ５５２は、信号ＲＣＳＬ１に応じて読出データ線ＲＤＢ２とビット線ＢＬ２とを接続する。スイッチ５５３は信号ＲＣＳＬ２に応じて、読出データ線ＲＤＢ１とビット線ＢＬ３とを接続する。スイッチ５５４は信号ＲＣＳＬ２に応じて読出データ線ＲＤＢ２とビット線ＢＬとを接続する。
電流印加回路５３２は、メモリセル６１１〜６４４に熱を印加してデータを書込むための電流を出力する。電流印加回路５３２は、スイッチ５７１〜５７４と、スイッチ５７１〜５７４によってビット線ＢＬ１〜ＢＬ４に選択的に接続される書込データ線ＷＤＢ１，ＷＤＢ２と、書込データ線ＷＤＢ１，ＷＤＢ２にそれぞれ接続される可変電流源５６１，５６２とを含む。
The
図４３は、図４２における可変電流源５６１の構成を示した回路図である。
図４３を参照して、可変電流源５６１は、電源ノードと書込データ線ＷＤＢ１との間に接続されるＰチャネルＭＯＳトランジスタ６６１と、ソースが電源ノードに接続されゲートとドレインとがＰチャネルＭＯＳトランジスタ６６１のゲートに接続されるＰチャネルＭＯＳトランジスタ６６２と、ソースが電源ノードに接続され、ドレインがＰチャネルＭＯＳトランジスタ６６１のゲートに接続されるＰチャネルＭＯＳトランジスタ６６３と、ＰチャネルＭＯＳトランジスタ６６１のゲートと接地ノードとの間に並列接続され、それぞれゲートに信号φ０，φ１を受けるＮチャネルＭＯＳトランジスタ６６７，６６８とを含む。ＮチャネルＭＯＳトランジスタ６６７のゲート幅はＷ１であり、ＮチャネルＭＯＳトランジスタ６６８のゲート幅はＷ２である。Ｗ１とＷ２との間にはＷ１＜Ｗ２の関係がある。
FIG. 43 is a circuit diagram showing a configuration of variable
Referring to FIG. 43, variable
可変電流源５６１は、さらに、信号φ０，φ１を受けるＮＯＲ回路６６５と、ＮＯＲ回路６６５の出力を受けて反転し、ＰチャネルＭＯＳトランジスタ６６３のゲートに出力するインバータ６６４とを含む。
Variable
なお、図４２の可変電流源５６２は、可変電流源５６１の構成において書込データ線ＷＤＢ１に代えてＷＤＢ２に接続される点が異なるが、内部の構成は同様であるので説明は繰返さない。
42 is different in that the variable
図４４は、メモリセルへの書込動作を説明するための動作波形図である。
図４４を参照して、時刻ｔ１において対応するワード線ＷＬの電位と対応するビット線を選択する信号ＣＳＬとがＬレベルからＨレベルに活性化される。そして“０”書込を行なう場合には信号φ０が時刻ｔ１〜ｔ３の間Ｈレベルに活性化される。一方、“１”書込が行なわれる場合には、信号φ１が時刻ｔ１〜ｔ２の間Ｈレベルに活性化される。この場合、時刻ｔ２〜ｔ３の間は信号φ１はＬレベルに非活性化される。そして時刻ｔ４において、ワード線が非活性化されビット線が可変電流源から切離されることにより書込サイクルが終了する。
FIG. 44 is an operation waveform diagram for describing a write operation to a memory cell.
Referring to FIG. 44, at time t1, the potential of the corresponding word line WL and the signal CSL for selecting the corresponding bit line are activated from the L level to the H level. When "0" is written, signal φ0 is activated to H level between times t1 and t3. On the other hand, when “1” writing is performed, signal φ1 is activated to H level between times t1 and t2. In this case, signal φ1 is inactivated to L level between times t2 and t3. At time t4, the word line is deactivated and the bit line is disconnected from the variable current source, thereby completing the write cycle.
図４５は、図４２におけるセンスアンプ５４１の構成を示した回路図である。
図４５を参照して、センスアンプ５４１は、読出データ線ＲＤＢ１と電源ノードとの間に接続されるＰチャネルＭＯＳトランジスタ６７１と、ソースが電源ノードに接続されゲートとドレインとがＰチャネルＭＯＳトランジスタ６７１のゲートに接続されるＰチャネルＭＯＳトランジスタ６７２と、ソースが電源ノードに接続され、ドレインがＰチャネルＭＯＳトランジスタ６７１のゲートに接続されるＰチャネルＭＯＳトランジスタ６７３とを含む。ＰチャネルＭＯＳトランジスタ６７３のゲートは、信号φＲｅａｄを受ける。
FIG. 45 is a circuit diagram showing a configuration of
Referring to FIG. 45,
センスアンプ５４１は、さらに、ＰチャネルＭＯＳトランジスタ６７１のゲートと接地ノードとの間に接続され、ゲートに信号φＲｅａｄを受けるＮチャネルＭＯＳトランジスタ６７５と、−入力ノードが読出データ線ＲＤＢ１に接続され＋入力ノードがＮチャネルＭＯＳトランジスタ６７５のドレインに接続され信号ＳＡＯＵＴを出力する比較回路６７４とを含む。ＮチャネルＭＯＳトランジスタ６７５のゲート幅はＷ１である。
センスアンプ５４１は、さらに、読出データ線ＲＤＢ１にマイナス入力ノードが接続され、ＰチャネルＭＯＳトランジスタ６７１のゲートにプラス入力ノードが接続され、信号ＳＡＯＵＴを出力する比較回路６７４を含む。
なお、図４２のセンスアンプ５４２は、読出データ線ＲＤＢ１に代えて読出データ線ＲＤＢ２が接続される点が異なるが、内部の構成はセンスアンプ５４１と同様であるので説明は繰返さない。
図４６は、読出動作を説明するための動作波形図である。
図４６を参照して、時刻ｔ１において対応するワード線ＷＬがＬレベルからＨレベルに活性化され、また対応するビット線ＢＬを対応する読出データ線ＲＤＢに接続するために、信号ＣＳＬがＬレベルからＨレベルに活性化される。そしてその後、信号φＲｅａｄがＬレベルからＨレベルに活性化され、センスアンプ５４１のＰチャネルＭＯＳトランジスタ６７３が非導通状態となり、ＮチャネルＭＯＳトランジスタ６７５が導通状態となって、センスアンプ５４１が活性化されデータの読出が行なわれる。
FIG. 46 is an operation waveform diagram for describing a read operation.
Referring to FIG. 46, at time t1, corresponding word line WL is activated from L level to H level, and signal CSL is at L level in order to connect corresponding bit line BL to corresponding read data line RDB. To H level. Thereafter, signal φRead is activated from L level to H level, P
時刻ｔ２において、信号φＲｅａｄがＨレベルからＬレベルに非活性化され、センスアンプ５４１が動作を終了し、その後時刻ｔ３においてワード線ＷＬが非活性化され、また対応するビット線ＢＬが対応する読出データ線ＲＤＢと切離される。
At time t2, the signal φRead is deactivated from the H level to the L level, the
図４２〜図４６で説明した構成および動作では以下の点が特徴である。
まず第１に、データ線を書込系（ＷＤＢ）、読出系（ＲＤＢ）に分割する。そして、書込系、読出系のそれぞれを複数の経路を有する構成とする。これにより、データバスの負荷容量を小さくして高速アクセス動作が可能となる。
The configurations and operations described in FIGS. 42 to 46 are characterized by the following points.
First, the data line is divided into a write system (WDB) and a read system (RDB). Each of the writing system and the reading system has a plurality of paths. As a result, the load capacity of the data bus can be reduced and high-speed access operation can be performed.
第２、読出時には、図４６に示すように信号φＲｅａｄをワンショット動作により活性化することにより、ビット線を介して読出電流をメモリセルに流す。これにより、センスアンプのセンス動作に必要な時間だけ読出電流が流れる。そして、時刻ｔ２〜ｔ３の間は読出電流を流さないようにする。これにより、不要な読出電流によるメモリセルの発熱を抑え、メモリセルデータの破壊を防ぐことができる。 Second, at the time of reading, a signal φRead is activated by a one-shot operation as shown in FIG. 46, thereby causing a read current to flow to the memory cell via the bit line. As a result, a read current flows for a time required for the sense operation of the sense amplifier. Then, a read current is not allowed to flow between times t2 and t3. Thereby, the heat generation of the memory cell due to an unnecessary read current can be suppressed, and the memory cell data can be prevented from being destroyed.
図４７は、図４５に示したセンスアンプの変形例を示した図である。
図４７を参照して、センスアンプ６８０は、電源ノードと読出データ線ＲＤＢｎとの間に接続され、ゲートに信号φＲｅａｄを受けるＰチャネルＭＯＳトランジスタ６８１と、読出データ線ＲＤＢｎに入力が接続され、信号ＳＡＯＵＴを出力するインバータ６８２とを含む。
FIG. 47 is a diagram showing a modification of the sense amplifier shown in FIG.
Referring to FIG. 47,
図４８は、図４７に示したセンスアンプの動作を説明するための動作波形図である。
図４７、図４８を参照して、時刻ｔ１において信号φＲｅａｄがＬレベルからＨレベルに変化することにより、ＰチャネルＭＯＳトランジスタ６８１が非導通状態となる。これにより読出データ線ＲＤＢｎのプリチャージ状態が解除される。
FIG. 48 is an operation waveform diagram for illustrating the operation of the sense amplifier shown in FIG.
47 and 48, signal φRead changes from the L level to the H level at time t1, whereby P
そして、ワード線ＷＬが活性化され、また信号ＣＳＬがＬレベルからＨレベルに変化することにより、対応するビット線を介してメモリセルが読出データ線ＲＤＢと接続される。すると、Ｈレベルにプリチャージされていた読出データ線ＲＤＢの電荷が、ビット線経由してメモリセルから放電されることにより、ビット線ＢＬの電位は変化する。この変化後にはビット線ＢＬの電位は、メモリセルの抵抗が高い場合にはレベルが高くなり、メモリセルの抵抗値が低い場合にはレベルが低くなる。 Then, word line WL is activated and signal CSL changes from L level to H level, whereby the memory cell is connected to read data line RDB through the corresponding bit line. Then, the electric charge of read data line RDB precharged to H level is discharged from the memory cell via the bit line, so that the potential of bit line BL changes. After this change, the potential of the bit line BL becomes high when the resistance of the memory cell is high, and becomes low when the resistance value of the memory cell is low.
これに応じて読出データ線ＲＤＢの電位もメモリセルの抵抗が高い場合は高く、それに比べてメモリセルの抵抗が低い場合には電位が低くなる。この電位がインバータ６８２によって反転増幅されて、信号ＳＡＯＵＴはメモリセルの抵抗が高い場合にはＬレベルとなり、メモリセルの抵抗が低い場合にはＨレベルとなる。
Accordingly, the potential of read data line RDB is high when the resistance of the memory cell is high, and the potential is low when the resistance of the memory cell is low. This potential is inverted and amplified by the
時刻ｔ２において、ワード線が非活性化され信号ＣＳＬがＬレベルに非活性化され、信号φＲｅａｄがＬレベルに変化することにより、読出データ線ＲＤＢはビット線と切離されて再びトランジスタ６８１によってプリチャージされている状態となる。
At time t2, the word line is deactivated, the signal CSL is deactivated to the L level, and the signal φRead changes to the L level, so that the read data line RDB is disconnected from the bit line and is pre-charged by the
図４７、図４８において説明した動作では、読出時に読出データ線（ＲＤＢ）のプリチャージ電荷を放電して読出電圧を発生する。したがって、メモリセルに流れるのは最大でも読出データ線の寄生容量に蓄積された電荷を放電するだけの電流のみである。この場合、読出動作が終了するように自動的に電荷制限がされるので、不要な読出電流によるメモリセルの発熱が抑えられ、メモリセルデータの破壊を防ぐことができる。 47 and FIG. 48, the read voltage is generated by discharging the precharge charge of the read data line (RDB) at the time of reading. Therefore, only a current that flows through the memory cell at most is sufficient to discharge the charge accumulated in the parasitic capacitance of the read data line. In this case, since the charge is automatically limited so that the read operation is completed, heat generation of the memory cell due to an unnecessary read current can be suppressed, and destruction of the memory cell data can be prevented.
以上説明したように、実施の形態７で説明した構成によれば、書込セルの温度上昇による次のサイクルでの読出動作時のマージン低下や信頼性低下を防止することができる。 As described above, according to the configuration described in the seventh embodiment, it is possible to prevent a decrease in margin and a decrease in reliability during the read operation in the next cycle due to the temperature increase of the write cell.
また、図４０で説明したように書込サイクルと読出サイクルとが連続して行なわれ場合に備えて書込データレジスタ５０９や書込アドレスレジスタ５０７を設けているときには、以下のようにこれらのレジスタを書込サイクルが２つ連続する場合にも使用することができる。
In addition, when the
第１のサイクルが書込でありその際にデータおよびアドレスをレジスタに記憶しておく。さらに続く第２のサイクルが書込であった場合には、まず第１に前サイクルの書込と同一アドレスで同一データに対して、次のサイクルの書込が行なわれるときには内部での処理はＮＯＰサイクルとし、アドレスで指定されるメモリセルにはデータを書込む動作を行なわない。書込サイクルが２つ連続する場合においてアドレスが前サイクルの書込と同一アドレスであっても書込むデータが前サイクルのデータと異なるときには、メモリセルにデータを書込む動作を行なうが、サイクルの先頭に冷却時間が挿入される。 The first cycle is writing, and at that time, data and address are stored in a register. If the subsequent second cycle is a write, first, when the next cycle is written to the same data at the same address as the write of the previous cycle, the internal processing is In the NOP cycle, the operation of writing data in the memory cell specified by the address is not performed. In the case where two write cycles are continued, even if the address is the same address as the write in the previous cycle, if the data to be written is different from the data in the previous cycle, the operation of writing the data into the memory cell is performed. Cooling time is inserted at the beginning.
第３に書込サイクルが２つ連続する場合において、前サークルの書込と入力されるアドレスが異なる場合には、メモリセルにデータを書込む動作を行なう。この場合には冷却時間はサイクルに挿入されない。 Thirdly, in the case where two write cycles are continued, if the address of the previous circle is different from the input address, an operation of writing data into the memory cell is performed. In this case, the cooling time is not inserted into the cycle.
このようにすることで、書込セルの温度上昇による次のサイクルでの書込動作時のマージン低下や信頼性低下を防止することができる。 By doing so, it is possible to prevent a decrease in margin and a decrease in reliability during the write operation in the next cycle due to the temperature rise of the write cell.
［実施の形態８］
一般に、メモリ装置では、複数の端子から同時に入出力を行なう構成が通常である。たとえば、１６ビット幅または３２ビット幅のデータを同時に読出または書込みする場合が多い。
[Embodiment 8]
In general, a memory device normally has a configuration in which input / output is simultaneously performed from a plurality of terminals. For example, data of 16-bit width or 32-bit width is often read or written simultaneously.
図４９は、同時に２セルに書込が行なわれるケースについて説明するための図である。
図４９に示す構成は図４２に示したものと同じである。ワード線ＷＬ２と信号ＷＣＳＬ１、または信号ＲＣＳＬ１が選択された場合には、図４９において太い破線で示したメモリセル６２１、６２２が選択される。つまり、隣接する２セルが選択されることがある。したがってこの構成では、同時に書込みされるメモリセルが隣接している場合があり、これによりこの２セルの発熱が互いに他のセルに影響し、メモリセルの過熱による書込動作マージンの低下や信頼性低下の問題を起こすおそれがある。
FIG. 49 is a diagram for describing a case where writing is simultaneously performed on two cells.
The configuration shown in FIG. 49 is the same as that shown in FIG. When word line WL2 and signal WCSL1 or signal RCSL1 are selected,
図５０は、隣接するメモリセルの発熱による過熱の問題を解決する構成を示す図である。 FIG. 50 is a diagram showing a configuration for solving the problem of overheating due to heat generation of adjacent memory cells.
図５０に示す構成は、図４２で説明した構成において読出回路５３１に代えて読出回路５３１Ａを備え、また電流印加回路５３２に代えて電流印加回路５３２Ａを備える点が、図４２で説明した構成と異なる。
The configuration shown in FIG. 50 includes a
読出回路５３１Ａは、図４２の読出回路５３１の構成において、スイッチ５５２は信号ＲＣＳＬ１に代えて信号ＲＣＳＬ２に応じて制御され、またスイッチ５５３は信号ＲＣＳＬ２に代えて信号ＲＣＳＬ１に応じて制御される点が読出回路５３１と異なる。
42, the
また電流印加回路５３２Ａは、電流印加回路５３２の構成において、スイッチ５７２が信号ＷＣＳＬ１に代えてＷＣＳＬ２に応じて制御され、スイッチ５３７が信号ＷＣＳＬ１に代えて信号ＷＣＳＬ１に応じて制御される点が、電流印加回路５３２Ａと異なる。他の構成については、図５０は図２と同様であるので説明は繰返さない。
The
図５１は、図５０に示した構成におけるメモリセルの選択を説明するための図である。
ワード線ＷＬ２が活性化され、また信号ＷＣＳＬ２が活性化された場合が、図５１に示される。この場合に選択されるのは図中太い破線で示したメモリセル６２４とメモリセル６２２である。図４９で説明した場合と同様に２ビットが選択されているが、選択されるメモリセルが隣接していない。すなわち選択される２つのメモリセルの間には非選択のメモリセルが１つ存在している。したがって同時に書込が行なわれるメモリセル間の熱干渉という問題が軽減される。
FIG. 51 is a diagram for explaining selection of a memory cell in the configuration shown in FIG.
FIG. 51 shows a case where the word line WL2 is activated and the signal WCSL2 is activated. In this case, the
図５２は、熱干渉の問題をさらに改善した構成を示す図である。
図５２で示した構成では、読出回路として５３１Ｂが設けられ、電流印加回路として電流印加回路５３２Ｂが設けられる。
FIG. 52 is a diagram showing a configuration in which the problem of thermal interference is further improved.
In the configuration shown in FIG. 52, 531B is provided as a readout circuit, and a current application circuit 532B is provided as a current application circuit.
読出回路５３１Ｂは、スイッチ７１１〜７１７を介してビット線ＢＬ１〜ＢＬ７に選択的に接続される読出データ線ＲＤＢ１〜ＲＤＢ４と、読出データ線ＲＤＢ１〜ＲＤＢ４にそれぞれ接続されるセンスアンプ７０１〜７０４とを含む。
Read circuit 531B includes read data lines RDB1 to RDB4 selectively connected to bit lines BL1 to BL7 via switches 711 to 717, and
スイッチ７１１は、信号ＲＣＳＬ１の活性化に応じてビット線ＢＬ１と読出データ線ＲＤＢ１とを接続する。スイッチ７１２は、信号ＲＣＳＬ２の活性化に応じてビット線ＢＬ２と読出データ線ＲＤＢ２とを接続する。スイッチ７１３は、信号ＲＣＳＬ３の活性化に応じてビット線ＢＬ３と読出データ線ＲＤＢ３とを接続する。スイッチ７１４は、信号ＲＣＳＬ４の活性化に応じてビット線ＢＬ４と読出データ線ＲＤＢ４とを接続する。
Switch 711 connects bit line BL1 and read data line RDB1 in response to activation of signal RCSL1. Switch 712 connects bit line BL2 and read data line RDB2 in response to activation of signal RCSL2.
スイッチ７１５は、信号ＲＣＳＬ１の活性化に応じてビット線ＢＬ５と読出データ線ＲＤＢ１とを接続する。スイッチ７１６は、信号ＲＣＳＬ２の活性化に応じてビット線ＢＬ６と読出データ線ＲＤＢ２とを接続する。スイッチ７１７は、信号ＲＣＳＬ３の活性化に応じてビット線ＢＬ７と読出データ線ＲＤＢ３とを接続する。
電流印加回路５３２Ｂは、スイッチ７３１〜７３７と、スイッチ７３１〜７３７を介してビット線ＢＬ１〜ＢＬ７と選択的に接続される書込データ線ＷＤＢ１〜ＷＤＢ４と、書込データ線ＷＤＢ１〜ＷＤＢ４にそれぞれ接続される可変電流源７２１〜７２４とを含む。
Current application circuit 532B is connected to
スイッチ７３１は、信号ＷＣＳＬ１の活性化に応じてビット線ＢＬ１と書込データ線ＷＤＢ１とを接続する。スイッチ７３２は、信号ＷＣＳＬ２の活性化に応じてビット線ＢＬ２と書込データ線ＷＤＢ２とを接続する。スイッチ７３３は、信号ＷＣＳＬ３の活性化に応じてビット線ＢＬ３と書込データ線ＷＤＢ３とを接続する。スイッチ７３４は、信号ＷＣＳＬ４の活性化に応じてビット線ＢＬ４と書込データ線ＷＤＢ４とを接続する。
スイッチ７３５は、信号ＷＣＳＬ１の活性化に応じてビット線ＢＬ５と書込データ線ＷＤＢ１とを接続する。スイッチ７３６は、信号ＷＣＳＬ２の活性化に応じてビット線ＢＬ６と書込データ線ＷＤＢ２とを接続する。スイッチ７３７は、信号ＷＣＳＬ３の活性化に応じてビット線ＢＬ７と書込データ線ＷＤＢ３とを接続する。
図５２で示した構成によれば、同時に書込が行なわれるメモリセルはたとえばワード線ＷＬ２が活性化され、信号ＷＣＳＬ２が活性化された場合には斜線で示したメモリセル６２２およびメモリセル６２６である。２つの選択されたメモリセルは、間に３つの非選択のメモリセルを挟む関係となる。図５１で説明したケースでは、メモリセル６２２と６２４の間に挟まれたメモリセル６２３は２つの加熱対象のメモリセルから熱影響を受ける。これに対し、図５２で示した構成では、メモリセル６２３はメモリセル６２２の加熱の影響を受けるが、メモリセル６２６の加熱の影響は受けにくい。したがって、書込メモリセルの温度上昇の影響が同時書込セル間で相乗効果を及ぼし合いメモリセルが過熱されることによる、信頼性の低下や書込マージンの減少を防ぐのにさらに有利である。
According to the configuration shown in FIG. 52, memory cells to be simultaneously written are, for example,
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
１００ メモリセルアレイ、１０２ ワード線デコーダ、１０４，１０４Ａ ワード線ドライブ回路、１０６ ライトドライバデコーダ、１０８ ビット線ドライブ回路、１１０ ビット線デコーダ、１１２，１１２Ａ 列選択回路、１１４ 書込回路、１１６，５３１，５３１Ａ，５３１Ｂ 読出回路、１１８ 入出力回路、１２０ 内部データバス、１５２ 多結晶カルコゲナイド、１５４ プログラマブルボリューム、１５６，６５０，ＨＥ ヒータ素子、２０１，２０１Ａ，２０１Ｂ，２０２，２０２Ａ，２０２Ｂ，４０１，４０２，ＭＣ，６１１〜６４７ メモリセル、２０４，２０４Ａ，２０４Ｂ，２０６，５０５，５０６，５３７，５５１〜５５４，５７１，５７２，７１１〜７１７，７３１〜７３７ スイッチ、２０８，２０８Ａ，２０８Ｂ，２０８Ｃ 電流源、２２２，６６５ ＮＯＲ回路、４０４ スイッチ回路、４１２ センスアンプ、４５２，６７４ 比較回路、４５４ ＡＮＤ回路、ＡＴ，６５２ アクセストランジスタ、ＢＬ，ＢＬ１〜ＢＬｎ，ＢＬＡ，ＢＬＢ ビット線、ＣＳＬ，ＣＳＬ１，ＣＳＬＡ，ＣＳＬＢ コラム選択線、ＰＥ 相変化素子、ＲＤＢ リードデータバス、ＷＤＢ，ＷＤＢＡ，ＷＤＢＢ 書込データバス、ＷＬ，ＷＬ１〜ＷＬ４ ワード線、５００ 相変化メモリ、５０１ アドレス入力バッファ、５０２ 信号入力バッファ、５０３ データ入力バッファ、５０４ データ出力バッファ、５０７ 書込アドレスレジスタ、５０８ アドレス一致比較回路、５０９ 書込データレジスタ、５１０ Ｘドライバ＆ＷＬドライバ、５１１ Ｙデコーダ＆データＩ／Ｏ回路、５１２ 相変化メモリセルアレイ、５２１ アドレス入力端子、５２２ ＷＥ入力端子、５２３ データ入力端子、５２４ データ出力端子、５３２，５３２Ａ，５３２Ｂ 電流印加回路、５４１，５４２，６８０，７０１ センスアンプ、５６１，５６２，７２１ 可変電流源、６５１ 相変化素子、６６１〜６６４，６８２ インバータ、６６７，６６８，６７１〜６７３，６７５，６８１ トランジスタ、ＲＤＢ，ＲＤＢ１〜ＲＤＢｎ 読出データ線、ＳＬ１，ＳＬ２ ソース線、ＷＤＢ１〜ＷＤＢｎ 書込データ線。 100 memory cell array, 102 word line decoder, 104, 104A word line drive circuit, 106 write driver decoder, 108 bit line drive circuit, 110 bit line decoder, 112, 112A column selection circuit, 114 write circuit, 116, 531, 531A , 531B readout circuit, 118 input / output circuit, 120 internal data bus, 152 polycrystalline chalcogenide, 154 programmable volume, 156, 650, HE heater element, 201, 201A, 201B, 202, 202A, 202B, 401, 402, MC, 611-647 memory cells, 204, 204A, 204B, 206, 505, 506, 537, 551-554, 571, 572, 711-717, 731-737 switches, 208, 208A, 2 8B, 208C current source, 222, 665 NOR circuit, 404 switch circuit, 412 sense amplifier, 452, 674 comparison circuit, 454 AND circuit, AT, 652 access transistor, BL, BL1 to BLn, BLA, BLB bit line, CSL, CSL1, CSLA, CSLB column select line, PE phase change element, RDB read data bus, WDB, WDBA, WDBB write data bus, WL, WL1-WL4 word line, 500 phase change memory, 501 address input buffer, 502 signal input Buffer, 503 Data input buffer, 504 Data output buffer, 507 Write address register, 508 Address match comparison circuit, 509 Write data register, 510 X driver & WL driver, 511 Y decoder & data / O circuit, 512 phase change memory cell array, 521 address input terminal, 522 WE input terminal, 523 data input terminal, 524 data output terminal, 532, 532A, 532B current application circuit, 541, 542, 680, 701 sense amplifier, 561 , 562, 721 variable current source, 651 phase change element, 661-664, 682 inverter, 667, 668, 671-673, 675, 681 transistor, RDB, RDB1-RDBn read data line, SL1, SL2 source line, WDB1- WDBn Write data line.
Claims (4)
前記複数の記憶素子に熱を印加してデータを書込むための電流を出力する電流印加回路と、
前記電流印加回路が各前記複数の記憶素子に電流を流す経路上にそれぞれ設けられる複数の選択ゲート回路と、
前記第１の論理値を前記複数の記憶素子のうちの１つの記憶素子に書込む場合には前記１つの記憶素子に対応する前記選択ゲート回路を第１の期間導通させ、前記第２の論理値を前記１つの記憶素子に書込む場合には前記１つの記憶素子に対応する前記選択ゲート回路を前記第１の期間と異なる第２の期間導通させる選択回路とを備え、
前記選択ゲート回路は、
コラム選択信号の活性化に応じて前記記憶素子が配置される列を選択するスイッチを含む、記憶装置。 By applying heat, a resistance value is generated between the first resistance value corresponding to the first logic value and the second resistance value corresponding to the second logic value, the resistance value being greater than the first resistance value. A plurality of storage elements that change and store data;
A current application circuit that outputs a current for writing data by applying heat to the plurality of storage elements;
A plurality of selection gate circuits each provided on a path through which the current application circuit passes a current to each of the plurality of storage elements;
When writing the first logic value to one of the plurality of memory elements, the selection gate circuit corresponding to the one memory element is turned on for a first period, and the second logic value is set. A selection circuit that conducts the selection gate circuit corresponding to the one storage element in a second period different from the first period when writing a value to the one storage element ;
The selection gate circuit includes:
A storage device including a switch for selecting a column in which the storage element is arranged in response to activation of a column selection signal .
ワード線の活性化に応じて前記記憶素子をビット線に接続するトランジスタを含む、請求項１に記載の記憶装置。 The selection gate circuit includes:
The memory device according to claim 1, comprising a transistor that connects the memory element to a bit line in response to activation of a word line.
前記複数の記憶素子に熱を印加してデータを書込むための電流を出力する電流印加回路と、
前記電流印加回路が各前記複数の記憶素子に電流を流す経路上にそれぞれ設けられ、選択信号の活性化電位に応じて流す電流値が変化する複数の選択ゲート回路と、
前記第１の論理値を前記複数の記憶素子のうちの１つの記憶素子に書込む場合には前記１つの記憶素子に対応する前記選択ゲート回路に対し第１の活性化電位を有する前記選択
信号を与え、前記第２の論理値を前記１つの記憶素子に書込む場合には前記１つの記憶素子に対応する前記選択ゲート回路に対し前記第１の活性化電位と異なる第２の活性化電位を有する前記選択信号を与える選択回路とを備え、
前記選択ゲート回路は、
ワード線の活性化に応じて前記記憶素子をビット線に接続するトランジスタを含み、
前記選択回路は、前記ワード線をアドレス信号および書込データに応じて駆動するワード線駆動回路を含み、
前記選択ゲート回路は、
コラム選択信号の活性化に応じて前記記憶素子が配置される列を選択するスイッチを含み、
前記選択回路は、アドレス信号および書込データに応じて前記コラム選択信号を出力する列選択回路を含む、記憶装置。 By applying heat, a resistance value is generated between the first resistance value corresponding to the first logic value and the second resistance value corresponding to the second logic value, the resistance value being greater than the first resistance value. A plurality of storage elements that change and store data;
A current application circuit that outputs a current for writing data by applying heat to the plurality of storage elements;
A plurality of selection gate circuits, each of which is provided on a path through which a current flows to each of the plurality of storage elements, and a value of a current to flow according to an activation potential of a selection signal;
The selection signal having a first activation potential with respect to the selection gate circuit corresponding to the one storage element when the first logical value is written to one of the plurality of storage elements. When the second logical value is written to the one storage element, a second activation potential different from the first activation potential is applied to the selection gate circuit corresponding to the one storage element. A selection circuit for providing the selection signal ,
The selection gate circuit includes:
Including a transistor for connecting the storage element to a bit line in response to activation of a word line;
The selection circuit includes a word line driving circuit that drives the word line according to an address signal and write data,
The selection gate circuit includes:
A switch for selecting a column in which the storage elements are arranged in response to activation of a column selection signal;
The storage device includes a column selection circuit that outputs the column selection signal in accordance with an address signal and write data .
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