JP5115764B2

JP5115764B2 - FIR filter circuit

Info

Publication number: JP5115764B2
Application number: JP2010057314A
Authority: JP
Inventors: 哲也三平
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2010-03-15
Filing date: 2010-03-15
Publication date: 2013-01-09
Anticipated expiration: 2030-03-15
Also published as: JP2011193204A

Description

本発明は、ＦＩＲフィルタ回路に関し、特に、伝送速度が異なる複数の信号を同時に送受信する無線システムにおけるＦＩＲフィルタ回路に関する。 The present invention relates to an FIR filter circuit, and more particularly to an FIR filter circuit in a wireless system that simultaneously transmits and receives a plurality of signals having different transmission rates.

近年、無線システムにおいては、ベースバンド信号帯のデータ復調回路部の電力低減あるいは装置の小型化を図るために、通常、大規模集積回路（ＬＳＩ）やプログラマブルロジックデバイス（ＦＰＧＡ）を導入している。また、複雑化した無線システムでは、伝送速度の異なる複数チャンネルのデジタル信号が入力されることが多い。例えば、16KHzの音声信号と1.28MHzのデータ伝送信号である。 In recent years, large-scale integrated circuits (LSIs) and programmable logic devices (FPGAs) are usually introduced in wireless systems in order to reduce the power of the data demodulation circuit unit in the baseband signal band or to reduce the size of the apparatus. . In a complicated wireless system, digital signals of a plurality of channels having different transmission speeds are often input. For example, a 16 KHz audio signal and a 1.28 MHz data transmission signal.

複数チャンネルのデジタル信号が入力する場合、ＦＰＧＡの乗算器および回路素子の数が不足してくるために、同じ回路をチャンネル数だけ用意するか装置自体をチャンネル数台にする必要があった。これ回避するため、時分割処理方式により複数チャンネルのデジタル信号を同一フィルタ条件と同一伝送速度で処理することにより回路規模を縮小した技術が従来から種々提案されている。 When digital signals of a plurality of channels are input, the number of FPGA multipliers and circuit elements is insufficient, so that it is necessary to prepare the same circuit for the number of channels or the apparatus itself to have several channels. In order to avoid this, various techniques for reducing the circuit scale by processing digital signals of a plurality of channels at the same filter conditions and the same transmission speed by a time division processing method have been proposed.

図５は、従来のこの種の時分割処理方式の一例を示すブロック図を示す。このデジタルＦＩＲ回路は、２つのチャンネルのデジタル入力信号100，デジタル入力信号200をCLKに同期して、それぞれ第１シフト部１２，第２シフト部１３へ入力して、シフト動作を行なった後にCLKに同期して交互にデジタル信号を読み出して、ＦＩＲ演算部２０を時分割動作させることにより共用化したものである。 FIG. 5 is a block diagram showing an example of this type of conventional time division processing method. This digital FIR circuit inputs the digital input signal 100 and the digital input signal 200 of two channels to the first shift unit 12 and the second shift unit 13 in synchronization with the CLK, respectively, and after performing the shift operation, the CLK The digital signals are alternately read out in synchronization with each other, and the FIR operation unit 20 is operated in a time-sharing manner to be shared.

マルチプレクサ１４は、第１シフト部１２側のデータか第２シフト部１３側のデータかを選択して、ＦＩＲ演算部２０に時分割データとして供給するものである。CLKは、このための選択信号でもあり、CLKがハイレベルのときは第１シフト部１２の出力データを出力し、CLKがローレベルのときは第２シフト部１３の出力データを出力する。ＦＩＲ演算部２０は、マルチプレクサ１４からのデータを受けて、乗算と加算によりＦＩＲフィルタ演算を実施した後、デマルチプレクサ（ＤＥＭＵＸ）１５に供給する。 The multiplexer 14 selects data on the first shift unit 12 side or data on the second shift unit 13 side and supplies the data to the FIR operation unit 20 as time division data. CLK is also a selection signal for this purpose. When CLK is at a high level, the output data of the first shift unit 12 is output, and when CLK is at a low level, the output data of the second shift unit 13 is output. The FIR operation unit 20 receives data from the multiplexer 14, performs FIR filter operation by multiplication and addition, and supplies the result to the demultiplexer (DEMUX) 15.

ＤＥＭＵＸ１５は、演算結果の時分割データを受けて、CLKの立下りエッジで第１チャンネル、立上りエッジで第２チャンネルのデータを各々ラッチして再生出力する。このような回路構成によって、回路規模の大部分を占めている多数の乗算器と加算器を半数にすることができ、全体としても回路規模がほぼ半減できる。しかし、この回路では、シフト部がチャンネル数だけ必要になるし、異なるフィルタ係数の用意が必要な異なるフィルタ条件に対応したものでもなく、入力してくるデジタル信号の伝送速度が異なる場合に対応したものでもない。 The DEMUX 15 receives the time division data of the calculation result, latches the data of the first channel at the falling edge of the CLK, and the data of the second channel at the rising edge, and reproduces and outputs them. With such a circuit configuration, the number of multipliers and adders that occupy most of the circuit scale can be halved, and the circuit scale as a whole can be halved. However, in this circuit, the shift unit is required for the number of channels, and it does not correspond to different filter conditions that require preparation of different filter coefficients, but corresponds to the case where the transmission speed of the input digital signal is different. Not a thing.

サンプリング周波数の異なる入力データを処理することが可能で、回路規模を簡素化した多チャンネル用のデジタルフィルタも知られている。この回路は、時分割多重化された入力データを異なるサンプリング周波数でチャンネルごとにシフトレジスタに格納し、順次に読み出して共通の演算部で乗算・累積加算した後でチャンネル対応に出力するというものである。 A multi-channel digital filter that can process input data with different sampling frequencies and has a simplified circuit scale is also known. This circuit stores time-division multiplexed input data in a shift register for each channel at different sampling frequencies, sequentially reads them, outputs them corresponding to the channels after multiplying and accumulating by a common arithmetic unit. is there.

しかし、この回路では、チャンネル対応に異なるフィルタ係数は用意しているが、やはりシフト部がチャンネル数だけ必要になる。なお、ここでの記載でいうところのチャンネルとは、サンプリング周波数が異なる入力データに対応し、各チャンネルのデータは１つの端子から時分割で入力してくることを想定している。 However, in this circuit, different filter coefficients corresponding to the channels are prepared, but the shift units are required as many as the number of channels. Note that a channel in the description here corresponds to input data having different sampling frequencies, and it is assumed that data of each channel is input from one terminal in a time division manner.

特開平８−３２４０９号公報JP-A-8-32409 特開２００３−２６４４５１号公報JP 2003-264451 A

発明が解決しようとする問題点は、伝送速度が異なる複数の信号を同時に送受信する無線システムにおいて、回路規模の縮小が十分でない点である。 The problem to be solved by the invention is that the circuit scale is not sufficiently reduced in a wireless system that simultaneously transmits and receives a plurality of signals having different transmission rates.

本発明は、複数のチャンネルからの相異なる伝送速度のデジタル入力信号をチャンネルと１対１対応のクロックでチャンネルと１対１対応のＦＩＦＯに格納し、より高速の同一クロックで時分割にてシフトレジスタ群へ読み出すことを最も主要な特徴とする。 The present invention stores digital input signals of different transmission speeds from a plurality of channels in a one-to-one FIFO corresponding to the channel with a one-to-one correspondence clock, and shifts in a time-division manner with the same high-speed clock. Reading to a register group is the main feature.

本発明は、チャンネルと１対１対応のクロックでチャンネルと１対１対応のＦＩＦＯに入力データを格納し、より高速の同一クロックで時分割にてシフトレジスタ群へ読み出すこととしたため、乗算器と加算器は勿論、シフトレジスタ部をも各チャンネルで共用することができるので、伝送速度が異なる複数の信号を同時に送受信する無線システムにおいても、ＦＩＲフィルタ回路の回路規模の縮小化をより一層拡大できるという利点がある。 According to the present invention, input data is stored in a channel-to-one-to-one FIFO with a channel-to-one-to-one correspondence clock, and is read out to the shift register group in a time-sharing manner at the same high-speed clock. Since the shift register unit can be shared by each channel as well as the adder, the circuit scale of the FIR filter circuit can be further reduced even in a wireless system that simultaneously transmits and receives a plurality of signals having different transmission speeds. There is an advantage.

本発明の実施例１のブロック図である。It is a block diagram of Example 1 of the present invention. データ冗長部３０の詳細例のブロック図である。3 is a block diagram of a detailed example of a data redundancy unit 30. FIG. データ冗長化と‘０’挿入を説明するための１チャンネルに対する微視的なタイムチャートである。4 is a microscopic time chart for one channel for explaining data redundancy and “0” insertion. データ冗長化と‘０’挿入を説明するための２チャンネルに対する巨視的なタイムチャートである。It is a macroscopic time chart for two channels for explaining data redundancy and “0” insertion. 従来例のブロック図である。It is a block diagram of a prior art example.

本発明では、同時に受信した伝送速度の異なる複数チャンネルの信号をチャンネルと１対１対応のＦＩＦＯに各受信速度で書き込み、各チャンネルの受信速度の内で最高の受信速度の２倍超の速度で、各ＦＩＦＯデータを共通のＦＩＲフィルタ部へ順次に読み出す。読出しクロック速度は同一であるため、ＦＩＲフィルタ部に入力される信号は単一チャンネルと見做せる。 In the present invention, simultaneously received signals of a plurality of channels having different transmission speeds are written in a channel-to-one-to-one correspondence FIFO at each reception speed, and at a speed more than twice the highest reception speed among the reception speeds of each channel. Each FIFO data is sequentially read out to a common FIR filter unit. Since the read clock speed is the same, the signal input to the FIR filter unit can be regarded as a single channel.

上記のように、受信したデータをＦＩＦＯにおいて速度変換してＦＩＲフィルタ部へ時分割出力するため、ＦＩＲフィルタ部のシフトレジスタ部には一時的にデータが存在しない状態が現出することとなり、データの連続性を担保できず、正常に信号を処理できなくなる。そこで、直前のデータおよび直後のデータの各一部を当該データに連結してデータを冗長化する。 As described above, since the received data is speed-converted in the FIFO and time-division output to the FIR filter unit, a state in which no data exists temporarily appears in the shift register unit of the FIR filter unit. Cannot be ensured, and the signal cannot be processed normally. Therefore, the data is made redundant by connecting each part of the immediately preceding data and the immediately following data to the data.

また、連結データと連結データとの間に‘０’挿入することにより、シフトレジスタ部をクリアして他チャンネルのＦＩＲフィルタ処理による不要データを一掃する。ＦＩＲフィルタ処理は、冗長化され‘０’が挿入されたデータについて行なう。その後でデータの冗長部分と挿入された‘０’を削除し受信時の伝送速度に戻して出力する。 Further, by inserting “0” between the concatenated data, the shift register unit is cleared and unnecessary data by the FIR filter processing of other channels is wiped out. The FIR filter processing is performed on data that is made redundant and inserted with '0'. Thereafter, the redundant portion of the data and the inserted “0” are deleted, and the data is returned to the transmission speed at the time of reception and output.

このようにして、伝送速度が異なる複数チャンネルのデジタル入力信号であっても、各チャンネルに対してシフトレジスタ部をも共用化したＦＩＲフィルタ回路を実現した。 In this way, an FIR filter circuit in which a shift register unit is shared for each channel even when digital input signals of a plurality of channels having different transmission rates are realized.

図１は本発明のＦＩＲフィルタ回路の実施例１を示すブロック図である。この回路は、伝送速度が異なる２つのチャンネルのデジタル入力信号100とデジタル入力信号200を入力し、１つの回路でＦＩＲフィルタ処理を施して、２つのチャンネルのデジタル出力信号110とデジタル出力信号210を得るものである。 FIG. 1 is a block diagram showing Embodiment 1 of the FIR filter circuit of the present invention. This circuit inputs the digital input signal 100 and the digital input signal 200 of two channels having different transmission speeds, and performs the FIR filter processing in one circuit, and outputs the digital output signal 110 and the digital output signal 210 of the two channels. To get.

そのために、ＦＩＲフィルタ処理を実行するシフトレジスタ部１０，係数切替部５０およびＦＩＲ演算部２０から成るＦＩＲ中核部の前段にデータ冗長部３０、後段にデータ抽出部４０を備えている。データ冗長部３０はチャンネルと１対１対応にデジタル入力信号100とデジタル入力信号200を入力し、データ抽出部４０はチャンネルと１対１対応にデジタル出力信号110とデジタル出力信号210を出力する。それらの間に位置するＦＩＲ中核部はチャンネル対応にデータを時分割処理する。なお、デジタル入力信号100は、例えば、伝送速度が16KHzの音声信号であり、デジタル入力信号200は、例えば、伝送速度が1.28MHzのデータ伝送信号である。 For this purpose, a data redundancy unit 30 is provided at the front stage of the FIR core part including the shift register unit 10, the coefficient switching unit 50, and the FIR operation unit 20 for executing FIR filter processing, and a data extraction unit 40 is provided at the rear stage. The data redundancy unit 30 inputs the digital input signal 100 and the digital input signal 200 in one-to-one correspondence with the channel, and the data extraction unit 40 outputs the digital output signal 110 and the digital output signal 210 in one-to-one correspondence with the channel. The FIR core located between them processes data in a time-sharing manner corresponding to the channel. The digital input signal 100 is, for example, an audio signal with a transmission rate of 16 KHz, and the digital input signal 200 is, for example, a data transmission signal with a transmission rate of 1.28 MHz.

データ冗長部３０は、デジタル入力信号100とデジタル入力信号200を、より高速の同じ伝送速度に変換してシフトレジスタ部１０へ時分割でバースト的に送付する。送付は、時分割で切り替えて行なわれる。このとき、送付するデジタル信号を冗長化することによりシフトレジスタ部１０におけるデータの連続性を担保すると共に、バースト的なデータの間に‘０’を挿入することでシフトレジスタ部１０をクリアして他チャンネルのデータ処理による不要データを一掃する。なお、冗長長はシフトレジスタ部１０におけるシフト段数と同数である。 The data redundancy unit 30 converts the digital input signal 100 and the digital input signal 200 to the same higher transmission speed and sends the same to the shift register unit 10 in a time division manner in a burst manner. Sending is performed by switching in time division. At this time, the continuity of data in the shift register unit 10 is ensured by making the digital signal to be sent redundant, and the shift register unit 10 is cleared by inserting '0' between bursty data. Wipe out unnecessary data by data processing of other channels. The redundant length is the same as the number of shift stages in the shift register unit 10.

データ冗長部３０は、２つのチャンネルと１対１対応のＦＩＦＯ３１１，ＦＩＦＯ３１２と、選択回路３２と、合成回路（ＭＵＸ）３３とで構成される。ＦＩＦＯ３１１にはデジタル入力信号100がその伝送速度に対応したCLK_1で書き込まれ、より高速なCLK_0で読み出される。同様に、ＦＩＦＯ３１２にはデジタル入力信号200がその伝送速度に対応したCLK_2で書き込まれ、より高速なCLK_0で読み出される。 The data redundancy unit 30 includes two channels and a one-to-one FIFO 311, a FIFO 312, a selection circuit 32, and a synthesis circuit (MUX) 33. The digital input signal 100 is written in the FIFO 311 at CLK_1 corresponding to the transmission speed, and is read out at a faster CLK_0. Similarly, the digital input signal 200 is written in the FIFO 312 at CLK_2 corresponding to the transmission speed, and read out at a faster CLK_0.

これによってＦＩＲ演算の高速化を図る。また、ＦＩＦＯ３１１とＦＩＦＯ３１２を共通のCLK_0で読み出すことによって、伝送速度が異なる２つのチャンネルに対してシフトレジスタ部１０の減衰特性を不変とし、係数切替部５０およびＦＩＲ演算部２０は勿論のことシフトレジスタ部１０をも単一化し、この結果によりＦＩＲフィルタ回路の回路規模の縮小化をより一層拡大できるようになる。 This speeds up the FIR calculation. Further, by reading out the FIFO 311 and the FIFO 312 with a common CLK_0, the attenuation characteristic of the shift register unit 10 is made invariant with respect to two channels having different transmission speeds, and the coefficient switching unit 50 and the FIR operation unit 20 are not limited to the shift register. The unit 10 is also unified, and as a result, the circuit scale of the FIR filter circuit can be further reduced.

CLK_0の周波数は、CLK_1の周波数とCLK_2の周波数の内の最高速の周波数の２倍超とされる。これは、CLK_1，CLK_2でＦＩＦＯ３１１，ＦＩＦＯ３１に同時に書き込まれた一群のシンボルから成るデジタル入力信号をCLK_0に同期して時分割で読み出し、シフトレジスタ部１０でシフト動作を行うときに破綻をきたないようにするためである。 The frequency of CLK_0 is more than twice the highest speed of the CLK_1 and CLK_2 frequencies. This is because a digital input signal composed of a group of symbols simultaneously written in the FIFO 311 and the FIFO 31 at CLK_1 and CLK_2 is read in a time division manner in synchronization with the CLK_0 so that the shift register unit 10 does not fail when performing a shift operation. It is to make it.

また、バースト的なデータをシフトレジスタ部１０に入力する場合、シフトレジスタ部１０内のデータを乗算して乗算結果の全体を加算するため、ＳＲ１１のいずれかに過去のデータが残っていると、本来とは異なるデータとの加算になってしまう。そこで、パケットの直前に前信号の後半部およびパケットの直後に次信号の前半部を連結して冗長化する。この冗長化を欠くとシフトレジスタ部１０には一時的にデータが存在しない状態が現出する。また、この連結された信号の前に‘０’を挿入し、シフトレジスタ部１０をクリアにしておく。このような措置を講じることで、正常な出力が得られることとなるのである。 In addition, when burst data is input to the shift register unit 10, the data in the shift register unit 10 is multiplied and the whole multiplication result is added. It becomes addition with data different from the original. Therefore, redundancy is made by connecting the second half of the previous signal immediately before the packet and the first half of the next signal immediately after the packet. Without this redundancy, a state in which no data temporarily exists in the shift register unit 10 appears. Further, “0” is inserted before the concatenated signal, and the shift register unit 10 is cleared. By taking such measures, a normal output can be obtained.

選択回路３２は、ＦＩＦＯ３１１とＦＩＦＯ３１２のいずれか一方の出力を同じ時間間隔で切り替える。図２は、ＦＩＦＯ３１１の構成、およびＦＩＦＯ３１１と選択回路＆ＭＵＸ（３２＆３３）との間で授受される信号を示している。ＦＩＦＯ３１２についても同様である。ＦＩＦＯ３１１は、デジタル入力信号100（図１における100）がパラレルに入力される３つのＦＩＦＯ１ａ，ＦＩＦＯ１ｂおよびＦＩＦＯ１ｃから成る。これは、前述のデジタル信号の冗長化を行なうためである。 The selection circuit 32 switches the output of one of the FIFO 311 and the FIFO 312 at the same time interval. FIG. 2 shows the configuration of the FIFO 311 and the signals exchanged between the FIFO 311 and the selection circuit & MUX (32 & 33). The same applies to the FIFO 312. The FIFO 311 includes three FIFOs 1a, 1b, and 1c to which a digital input signal 100 (100 in FIG. 1) is input in parallel. This is to make the digital signal redundant.

選択回路３２は、ＦＩＦＯ１ａへはデジタル入力信号100受信時には常にイネイブルとされるライトイネイブル信号wr_1aを出力し、ＦＩＦＯ１ｂへはデジタル入力信号100の１パケット（例えば16シンボル）の後半部分について所定の一部（例えば8シンボル）だけを受信時にイネイブルとされるライトイネイブル信号wr_1bを出力し、ＦＩＦＯ１ｃへはデジタル入力信号100の１パケット（例えば16シンボル）の前半部分について所定の一部（例えば8シンボル）だけを受信時にイネイブルとされるライトイネイブル信号wr_1cを出力する。ライトイネイブル信号wr_1bおよびライトイネイブル信号wr_1cのパルス幅は、１／２パケット長分のCLK_1の個数の合計パルス幅ということになる。 The selection circuit 32 outputs a write enable signal wr_1a that is always enabled when the digital input signal 100 is received to the FIFO 1a, and outputs a predetermined one for the second half of one packet (for example, 16 symbols) of the digital input signal 100 to the FIFO 1b. Write enable signal wr_1b, which is enabled when receiving only a portion (for example, 8 symbols), and a predetermined part (for example, 8 symbols) for the first half of one packet (for example, 16 symbols) of digital input signal 100 is output to FIFO 1c. ) Is output at the time of reception, the write enable signal wr_1c is output. The pulse widths of the write enable signal wr_1b and the write enable signal wr_1c are the total pulse width of the number of CLK_1 corresponding to 1/2 packet length.

また、選択回路３２は、ＦＩＦＯ１ａ，ＦＩＦＯ１ｂ，ＦＩＦＯ１ｃを読み出すためのリードイネイブル信号rd_1a，rd_1b，rd_1cを出力する。リードイネイブル信号rd_1b，rd_1cのパルス幅は、ライトイネイブル信号wr_1b，wr_1cのパルス幅に、CLK_1の周波数／CLK_0の周波数を乗じたものとなり、リードイネイブル信号rd_1aのパルス幅はライトイネイブル信号wr_1b，wr_1cのパルス幅の２倍である。 The selection circuit 32 outputs read enable signals rd_1a, rd_1b, and rd_1c for reading out the FIFO 1a, FIFO 1b, and FIFO 1c. The pulse width of the read enable signal rd_1b, rd_1c is obtained by multiplying the pulse width of the write enable signal wr_1b, wr_1c by the frequency of CLK_1 / CLK_0, and the pulse width of the read enable signal rd_1a is the write enable signal. This is twice the pulse width of wr_1b and wr_1c.

リードイネイブル信号rd_1aは、ライトイネイブル信号wr_1bと一致したタイミングで出力される。そして、リードイネイブル信号rd_1bはリードイネイブルrd_1aの前に連結して、リードイネイブル信号rd_1cはリードイネイブル信号rd_1aの後に連結してそれぞれ出力される。 The read enable signal rd_1a is output at the same timing as the write enable signal wr_1b. The read enable signal rd_1b is connected before the read enable rd_1a, and the read enable signal rd_1c is output after being connected after the read enable signal rd_1a.

このため、図３を参照することにより明らかになるように、リードイネイブル信号rd_1bはライトイネイブル信号wr_1bに先行することになるので、リードイネイブル信号rd_1bでＦＩＦＯ１ｂから読み出されるデータFIFO_1bは、当該パケットの１つ前のパケット（例えば16シンボル）の後半部分（例えば8シンボル）ということになる。また、リードイネイブル信号rd_1cの時点では、当該パケットの１つ後のパケットの前半部分が書き込まれているので、リードイネイブル信号rd_1cでＦＩＦＯ１ｃから読み出されるデータFIFO_1cは、当該パケットの１つ後のパケットの前半部分（例えば8シンボル）となる。 Therefore, as will be apparent by referring to FIG. 3, since the read enable signal rd_1b precedes the write enable signal wr_1b, the data FIFO_1b read from the FIFO 1b by the read enable signal rd_1b This is the latter half (for example, 8 symbols) of the previous packet (for example, 16 symbols). At the time of the read enable signal rd_1c, the first half of the packet after the packet is written. Therefore, the data FIFO_1c read from the FIFO 1c by the read enable signal rd_1c is one after the packet. This is the first half of the packet (for example, 8 symbols).

以上の結果、リードイネイブル信号rd_1aでＦＩＦＯ１ａから読み出される当該パケットデータFIFO_1aの直前に１つ前のパケットの後半部分、直後に１つ後のパケットの前半部分が接続されたデータFIFO_1a〜FIFO_1cがＦＩＦＯ３１１からＭＵＸ３３へ出力される。同様にして、ＦＩＦＯ３１２からもデータFIFO_2a〜FIFO_2cがＭＵＸ３３へ出力される。１つ前のパケットの後半部分は、当該パケットがＦＩＦＯ１ａへ書き込み始めるとき、また１つ後のパケットの前半部分は、当該パケットがＦＩＦＯ１ａへの書込みを終了し始めるときにデータの連続性を担保する。 As a result, data FIFO_1a to FIFO_1c in which the second half of the previous packet is connected immediately before the packet data FIFO_1a read from the FIFO 1a by the read enable signal rd_1a and the first half of the next packet immediately after are connected to the FIFO 311. To MUX33. Similarly, data FIFO_2a to FIFO_2c are also output from the FIFO 312 to the MUX 33. The second half of the previous packet ensures data continuity when the packet starts to write to the FIFO 1a, and the first half of the next packet guarantees data continuity when the packet starts to write to the FIFO 1a. .

ＦＩＦＯ３１１へのライトイネイブル信号wr_1とＦＩＦＯ３１２へのライトイネイブル信号wr_2は同じ時間に重なって供給されるが、ＦＩＦＯ３１１へのリードイネイブル信号dr_1とＦＩＦＯ３１２へのリードイネイブル信号rd_2は、ＦＩＦＯ３１１とＦＩＦＯ３１２のいずれか一方のみからデータが読み出されるように時分割で供給される。このようにして、一定時間間隔でチャンネルルートを切替える。 The write enable signal wr_1 to the FIFO 311 and the write enable signal wr_2 to the FIFO 312 are supplied at the same time, but the read enable signal dr_1 to the FIFO 311 and the read enable signal rd_2 to the FIFO 312 are the FIFO 311 and the FIFO 312. The data is supplied in a time-sharing manner so that data is read out from only one of them. In this way, the channel route is switched at regular time intervals.

ＭＵＸ３３は、前述のような理由により、データFIFO_1a〜FIFO_1cとデータFIFO_2a〜FIFO_2cそれぞれの前に一定長の‘０’データを挿入する。そして、このような２つのチャンネルのデータを合成してシフトレジスタ部１０へCLK_0に同期して出力する。図２には、この合成されたデータをMUX_1として示している。 The MUX 33 inserts ‘0’ data having a fixed length before each of the data FIFO_1a to FIFO_1c and the data FIFO_2a to FIFO_2c for the reasons described above. Then, the data of these two channels are combined and output to the shift register unit 10 in synchronization with CLK_0. FIG. 2 shows the synthesized data as MUX_1.

シフトレジスタ部１０，係数切替部５０およびＦＩＲ演算部２０は周知のとおりである。シフトレジスタ部１０は、ＭＵＸ３３からのデータについてＳＲ１１ａ〜ＳＲ１１ｚによりＳＲｚ分だけ、CLK_0に同期してシフトし、係数切替部５０は２つのチャンネルそれぞれに対応したフィルタ係数を送出する。前述のデータ冗長長はＳＲの段数ｚ以上とされる。 The shift register unit 10, the coefficient switching unit 50, and the FIR calculation unit 20 are well known. The shift register unit 10 shifts the data from the MUX 33 by SR11a to SR11z by the amount corresponding to SRz in synchronization with CLK_0, and the coefficient switching unit 50 transmits filter coefficients corresponding to the two channels. The above-described data redundancy length is greater than or equal to the SR stage number z.

ＦＩＲ演算部２０は、乗算器２１ａ〜２１ｚにより、シフトレジスタ部１０からの信号に係数切替部５０からのフィルタ係数を乗算し、加算器２１ａ〜２１ｙにより、乗算器２１ｚ〜２１ａにおける乗算結果を順次に累算加算していく。なお、係数切替部５０はデータ冗長部３０における選択回路３２に同期して、一方のチャンネルに対してはフィルタ係数１、他方のチャンネルに対してはフィルタ係数２というように切り替える。 The FIR operation unit 20 multiplies the signal from the shift register unit 10 by the filter coefficient from the coefficient switching unit 50 by the multipliers 21a to 21z, and sequentially adds the multiplication results in the multipliers 21z to 21a by the adders 21a to 21y. Accumulated addition to. Note that the coefficient switching unit 50 switches the filter coefficient 1 for one channel and the filter coefficient 2 for the other channel in synchronization with the selection circuit 32 in the data redundancy unit 30.

加算器２１ａで得られる最終的なＦＩＲ演算の結果がデータ抽出部４０へ出力される。データ抽出部４０において、データ抽出回路４１は、加算器２１ａからのデータを受けて、冗長化されているデータ部分、即ち当該パケットの前後の部分をCLK_0に同期して取り除き必要なデータ（当該パケット）を抽出する。 The final FIR calculation result obtained by the adder 21 a is output to the data extraction unit 40. In the data extraction unit 40, the data extraction circuit 41 receives the data from the adder 21a and removes the redundant data portion, that is, the data before and after the packet in synchronization with CLK_0 (required data (the packet ).

ＳＥＬ４２は、抽出された当該パケットをデータ冗長部３０の選択回路３２に同期してチャンネル毎に振り分けて、ＦＩＦＯ４３１とＦＩＦＯ４３２へ出力する。ＦＩＦＯ４３１はデジタル入力信号100対応のデータ、ＦＩＦＯ４３２はデジタル入力信号200対応のデータをそれぞれCLK_0に同期して格納し、ＦＩＦＯ４３１からはCLK_1に同期してデジタル出力信号110、ＦＩＦＯ４３２からはCLK_2に同期してデジタル出力信号210が出力される。 The SEL 42 distributes the extracted packet for each channel in synchronization with the selection circuit 32 of the data redundancy unit 30, and outputs the packet to the FIFO 431 and the FIFO 432. The FIFO 431 stores data corresponding to the digital input signal 100, the FIFO 432 stores data corresponding to the digital input signal 200 in synchronization with CLK_0, the FIFO 431 synchronizes with CLK_1, the digital output signal 110, and the FIFO 432 synchronizes with CLK_2. A digital output signal 210 is output.

次に、図３のタイムチャートを参照しながら、データ冗長化と‘０’挿入について詳細に説明する。CLK_0の周波数はCLK_1の周波数の4倍とする。図３において示すように、デジタル入力信号100がＦＩＦＯ３１１に入力したとする。デジタル入力信号100の１パケットは16シンボルから成り、１番目のパケットはシンボル01〜016、２番目のパケットはシンボル11〜116、３番目のパケットはシンボル21〜216・・・とする。なお、図３にでは図面サイズの関係上、シンボル01〜007とシンボル31以下は割愛している。また、図３においても、例えばFIFO_1AはＦＩＦＯ１ａに書き込まれたデータ、FIFO_1aは、ＦＩＦＯ１ａから読み出されたデータを表すものとする。 Next, data redundancy and “0” insertion will be described in detail with reference to the time chart of FIG. The frequency of CLK_0 is four times the frequency of CLK_1. Assume that a digital input signal 100 is input to the FIFO 311 as shown in FIG. One packet of the digital input signal 100 is composed of 16 symbols, the first packet is symbols 01 to 016, the second packet is symbols 11 to 116, the third packet is symbols 21 to 216,. In FIG. 3, symbols 01 to 007 and symbols 31 and below are omitted because of the size of the drawing. Also in FIG. 3, for example, FIFO_1A represents data written to the FIFO 1a, and FIFO_1a represents data read from the FIFO 1a.

ライトイネイブル信号wr_1aはALL:Enableであるので、ＦＩＦＯ１ａにはデジタル入力信号100の全てのデータ（図３ではシンボル08〜216）が書き込まれる。この書込みデータをFIFO_1Aと記す。また、ライトイネイブル信号wr_1bは当該パケットの後半部分でイネイブルとなるので、ＦＩＦＯ１ｂには各パケットの後半部分（図３ではシンボル09〜016、19〜116、29〜216）のみが書き込まれる。この書込みデータをFIFO_1Bと記す。また、ライトイネイブル信号wr_1cは当該パケットの前半部分でイネイブルとなるので、ＦＩＦＯ１ｃには各パケットの前半部分（図３ではシンボル11〜18、21〜28）のみが書き込まれる。この書込みデータをFIFO_1Cと記す。この例では８シンボルが冗長化されるが、この冗長長はシフトレジスタ部１０の段数以上とされる。 Since the write enable signal wr_1a is ALL: Enable, all data (symbols 08 to 216 in FIG. 3) of the digital input signal 100 is written in the FIFO 1a. This write data is denoted as FIFO_1A. Since the write enable signal wr_1b is enabled in the latter half of the packet, only the latter half of each packet (symbols 09 to 016, 19 to 116, and 29 to 216 in FIG. 3) is written in the FIFO 1b. This write data is denoted as FIFO_1B. Since the write enable signal wr_1c is enabled in the first half of the packet, only the first half of each packet (symbols 11 to 18 and 21 to 28 in FIG. 3) is written in the FIFO 1c. This write data is denoted as FIFO_1C. In this example, 8 symbols are made redundant, but this redundant length is equal to or greater than the number of stages of the shift register unit 10.

タイミングt0でＦＩＦＯ１ａから読み出されるデータFIFO_1aはシンボル11〜116であり、その直前にＦＩＦＯ１ｃから読み出されるデータFIFO_1cはシンボル09〜016であり、その直後にＦＩＦＯ１ｂから読み出されるデータFIFO_1bはシンボル21〜28である。これらを連結したバースト的なデータMUX_1の間に‘０’が挿入される。 The data FIFO_1a read from the FIFO 1a at the timing t0 is the symbols 11 to 116, the data FIFO_1c read from the FIFO 1c immediately before is the symbols 09 to 016, and the data FIFO_1b read from the FIFO 1b immediately after is the symbols 21 to 28. . '0' is inserted between burst-like data MUX_1 connecting these.

CLK_2の周波数はCLK_1の周波数とは異なるが、他方のチャンネルについても上述と同様な処理が行われる。ただし、チャンネル同士の信号が衝突しないように選択回路３２がＦＩＦＯ３１１の出力とＦＩＦＯ３１２の出力を切り替え、それぞれのチャンネルの信号は他チャンネルの‘０’挿入部分に当たるようにする。 The frequency of CLK_2 is different from the frequency of CLK_1, but the same processing as described above is performed for the other channel. However, the selection circuit 32 switches the output of the FIFO 311 and the output of the FIFO 312 so that the signals of the channels do not collide with each other so that the signals of the respective channels hit the '0' insertion portion of the other channels.

図４は２チャンネルの場合のより実際的なタイミングチャートである。ここでは、デジタル入力信号200の１パケット長を160シンボル、CLK_1の周波数はCLK_2の周波数の4倍とし、CLK_0の周波数はCLK_1の周波数の4倍とする。図４においては、デジタル入力信号100の各パケットは参照記号「DA」、デジタル入力信号200の各パケットは参照記号「DB」をそれぞれ冠して表している。また、シフトレジスタ部１０のＳＲ段数を49段、当該パケットの前後の冗長長を80シンボルとする。図４においても、例えばFIFO_1AはＦＩＦＯ１ａに書き込まれたデータ、FIFO_1aは、ＦＩＦＯ１ａから読み出されたデータを表すものとする。 FIG. 4 is a more practical timing chart in the case of two channels. Here, the packet length of the digital input signal 200 is 160 symbols, the frequency of CLK_1 is four times the frequency of CLK_2, and the frequency of CLK_0 is four times the frequency of CLK_1. In FIG. 4, each packet of the digital input signal 100 is denoted by a reference symbol “DA”, and each packet of the digital input signal 200 is denoted by a reference symbol “DB”. The number of SR stages of the shift register unit 10 is 49, and the redundancy length before and after the packet is 80 symbols. Also in FIG. 4, for example, FIFO_1A represents data written to the FIFO 1a, and FIFO_1a represents data read from the FIFO 1a.

ＦＩＦＯ３１１のＦＩＦＯ１ａに１パケットの640シンボル（FIFO_1A）が書き込まれる間にＦＩＦＯ３１２のＦＩＦＯ２ａに書き込まれるデータ（FIFO_2A）は160シンボルとなる。また、冗長分の80シンボルは、ＦＩＦＯ１ｂとＦＩＦＯ１ｃに書き込まれる時間の4倍の時間で、ＦＩＦＯ３１２のＦＩＦＯ２ｂとＦＩＦＯ２ｃに書き込まれる。図４において、FIFO_2BとFIFO_2Cを示す時間はFIFO_1BとFIFO_1Cを示す時間帯の4倍になっていることが認められる。 The data (FIFO_2A) written to the FIFO 2a of the FIFO 312 is 160 symbols while one packet of 640 symbols (FIFO_1A) is written to the FIFO 1a of the FIFO 311. Further, 80 symbols for redundancy are written in the FIFO 2b and FIFO 2c of the FIFO 312 in a time four times as long as the time written in the FIFO 1b and FIFO 1c. In FIG. 4, it can be seen that the time indicating FIFO_2B and FIFO_2C is four times the time period indicating FIFO_1B and FIFO_1C.

ＦＩＦＯ１ｂにはデジタル入力信号100のパケットのシンボル581〜640（FIFO_1B）、ＦＩＦＯ１ｃにはデジタル入力信号100のパケットのシンボル1〜80（FIFO_1C）、ＦＩＦＯ２ｂにはデジタル入力信号200のパケットのシンボル81〜160（FIFO_2B）、ＦＩＦＯ２ｃにはデジタル入力信号200のパケットのシンボル1〜80（FIFO_2C）が書き込まれる。 The FIFO 1b includes symbols 581 to 640 (FIFO_1B) of the packet of the digital input signal 100, the FIFO 1c includes symbols 1 to 80 (FIFO_1C) of the packet of the digital input signal 100, and the FIFO 2b includes symbols 81 to 160 of the packet of the digital input signal 200. (FIFO_2B) and FIFO 2c are written with symbols 1 to 80 (FIFO_2C) of the packet of the digital input signal 200.

選択回路３２は同じ時間でチャンネルを切り替え、ＦＩＦＯ３１１とＦＩＦＯ３１２の読出しにCLK_0を共用する。従って、ＦＩＦＯ１Ａの読出しデータFIFO_1aの時間は、ＦＩＦＯ１Ｂの読出しデータFIFO_1bの時間の4倍であるが、ＦＩＦＯ１Ｂ，ＦＩＦＯ１Ｃの読出しデータFIFO_2b，FIFO_2cの時間は、ＦＩＦＯ３１２Ｂ，ＦＩＦＯ２Ｃの読出しデータFIFO_b2，FIFO_2cの時間と同じである。 The selection circuit 32 switches channels at the same time and shares CLK_0 for reading out the FIFO 311 and the FIFO 312. Therefore, the time of the read data FIFO_1a of the FIFO 1A is four times the time of the read data FIFO_1b of the FIFO 1B, but the time of the read data FIFO_2b and FIFO_2c of the FIFO 1B and FIFO 1C is the time of the read data FIFO_b2 and FIFO_2c of the FIFO 312B and FIFO 2C. The same.

FIFO_1bとFIFO_1aとFIFO_1cを連結したデータMUX_1、およびFIFO_2bとFIFO_2aとFIFO_2cを連結したデータMUX_2がＭＵＸ３３で合成され、その出力MUX_0が49段のシフトレジスタ部１０を経てＦＩＲ演算部２０に入力する。係数切替部５０によるＦＩＲ係数１とＦＩＲ係数２の切替タイミングは‘０’挿入部の中間時点で行うようにする。チャンネル対応のＦＩＲ演算を等間隔で切り分けて相互干渉を回避するためである。なお、ＦＩＲ演算部２０の出力信号は‘０’部分と冗長信号分の繋ぎ目で、ＳＲ段数分だけ広がるが、本信号部分には影響を与えない。 Data MUX_1 in which FIFO_1b, FIFO_1a, and FIFO_1c are concatenated, and data MUX_2 in which FIFO_2b, FIFO_2a, and FIFO_2c are concatenated are synthesized by MUX 33, and the output MUX_0 is input to FIR operation unit 20 through 49-stage shift register unit 10. The switching timing of the FIR coefficient 1 and the FIR coefficient 2 by the coefficient switching unit 50 is performed at an intermediate point of the ‘0’ insertion unit. This is because the FIR calculation corresponding to the channel is divided at equal intervals to avoid mutual interference. Note that the output signal of the FIR operation unit 20 is connected to the '0' portion and the redundant signal and spreads by the number of SR stages, but does not affect this signal portion.

データ抽出部４０においては、それぞれのチャンネルの本信号（FIFO_1a，FIFO_2a）だけが抽出される。ＳＥＬ４２は、選択回路３２と同期して、FIFO_1aはＦＩＦＯ４３１に、FIFO_2aはＦＩＦＯ４３２に送出する。ＦＩＦＯ４３１からは、ＦＩＦＯ３１１への書込み時と同じCLK_1に同期してデータを読み出してデジタル出力信号110を得る。同様に、ＦＩＦＯ４３２からは、ＦＩＦＯ３１２への書込み時と同じCLK_2に同期してデータを読み出してデジタル出力信号210を得る。 In the data extraction unit 40, only the main signals (FIFO_1a, FIFO_2a) of the respective channels are extracted. In synchronization with the selection circuit 32, the SEL 42 sends the FIFO_1a to the FIFO 431 and the FIFO_2a to the FIFO 432. From the FIFO 431, data is read out in synchronization with the same CLK_1 as when writing to the FIFO 311 to obtain a digital output signal 110. Similarly, data is read from the FIFO 432 in synchronization with the same CLK_2 as when writing to the FIFO 312 to obtain the digital output signal 210.

これにより、本実施例によれば、複数チャンネルのフィルタ係数おび伝送速度の異なるデジタル入力信号に対しても、同一のフィルタ回路を使用することにより、ＦＩＲフィルタ回路を１つのＦＩＲ演算部の共通化を可能にした。そのことにより、乗算器および加算器の削減ができ、小型化・低消費・装置の構成の簡素化ができる。 Thus, according to the present embodiment, the same filter circuit is used for digital input signals having different filter coefficients and transmission speeds of a plurality of channels, so that the FIR filter circuit can be shared by one FIR operation unit. Made possible. As a result, the number of multipliers and adders can be reduced, and downsizing, low consumption, and simplification of the device configuration can be achieved.

なお、本発明は上記の実施例に限定されるものではなく、例えば入力信号がバースト信号であり、複数の入力信号の関係が定倍関係にないシステムにも適用することが可能である。 Note that the present invention is not limited to the above-described embodiment, and can be applied to a system in which, for example, the input signal is a burst signal, and the relationship between a plurality of input signals is not a fixed multiple relationship.

上記実施の形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限定されない。 A part or all of the above embodiment can be described as in the following supplementary notes, but is not limited to the following.

（付記１）複数のチャンネルから入力する相異なる伝送速度のデジタル信号を前記チャンネルと１対１対応のＦＩＦＯに前記伝送速度で格納する手段と、前記格納されたデジタル信号を前記伝送速度の内の最高速度の２倍超の高速度で時分割にてシフトレジスタ群へ読み出す手段と、前記読み出されたデジタル信号について前記シフトレジスタ群を含む同一の回路でＦＩＲフィルタ処理を行なう手段と、前記ＦＩＲフィルタ処理が行われたデジタル信号を前記高速度で前記チャンネルと１対１対応に振り分ける手段と、前記振り分けられデータ信号を前記伝送速度に戻して出力する手段を有することを特徴とするＦＩＲフィルタ回路。 (Appendix 1) Means for storing digital signals of different transmission speeds inputted from a plurality of channels in a FIFO corresponding to the channels in a one-to-one correspondence, and storing the stored digital signals within the transmission speed Means for reading out to the shift register group in a time-sharing manner at a speed higher than twice the maximum speed, means for performing FIR filter processing on the read digital signal in the same circuit including the shift register group, and the FIR An FIR filter circuit comprising means for distributing the filtered digital signal in a one-to-one correspondence with the channel at the high speed, and means for returning the distributed data signal to the transmission speed and outputting it. .

（付記２）前記格納時に、当該デジタル信号の前に直前のデジタル信号の後半部分、後に直後のデジタル信号の前半部分を前記シフトレジスタ群の少なくとも段数分だけ連結することにより冗長化する手段と、前記連結されたデジタル信号の間に‘０’を挿入する手段と、前記冗長化され‘０’が挿入されたデジタル信号について前記ＦＩＲフィルタ処理の後で当該デジタル信号を抽出して前記振分けに供する手段を有することを特徴とする付記１に記載のＦＩＲフィルタ回路。 (Appendix 2) Means for making redundant by connecting at least the number of stages of the shift register group the second half of the immediately preceding digital signal before the digital signal and the first half of the immediately following digital signal after the digital signal at the time of storage A means for inserting '0' between the connected digital signals and the digital signal with the redundant '0' inserted are extracted after the FIR filter processing and used for the distribution. The FIR filter circuit according to Supplementary Note 1, further comprising: means.

（付記３）複数のチャンネルから入力する相異なる伝送速度のデジタル信号に対してシフトレジスタ群を含む同一の回路でＦＩＲフィルタ処理を行なうＦＩＲフィルタ回路において、前記当該デジタル信号が冗長して前記伝送速度で書き込まれ、前記伝送速度の内の最高速度の２倍超の高速度で、直前のデジタル信号の後半部分、当該デジタル信号，直後のデジタル信号の前半部分が順次に読み出される前記チャンネルと１対１対応の入力ＦＩＦＯと、いずれかの前記入力ＦＩＦＯから読み出されるデジタル信号を時分割にて時間選択する選択回路と、前記選択されたデジタル信号について、前記当該デジタル信号の前に直前のデジタル信号の後半部分、後に直後のデジタル信号の前半部分を前記シフトレジスタ群の少なくとも段数分だけ連結し、かつ連結されたデジタル信号の間に‘０’を挿入して前記シフトレジスタ群へ出力する合成回路と、前記冗長化され‘０’が挿入されたデジタル信号について前記ＦＩＲフィルタ処理の後に当該デジタル信号を前記高速度で抽出するデータ抽出回路と、前記抽出された当該デジタル信号を前記高速度で前記チャンネルと１対１対応に振り分けるＳＥＬと、前記振り分けられたデジタル信号を前記高速度で書き込み、前記伝送速度で読み出される前記チャンネルと１対１対応の出力ＦＩＦＯを有することを特徴とするＦＩＲフィルタ回路。 (Supplementary Note 3) In an FIR filter circuit that performs FIR filter processing on digital signals having different transmission speeds input from a plurality of channels using the same circuit including a shift register group, the digital signals are redundant and the transmission speeds are increased. And a pair with the channel from which the latter half of the immediately preceding digital signal, the digital signal, and the first half of the immediately following digital signal are sequentially read out at a high speed more than twice the maximum of the transmission speeds. 1 corresponding input FIFO, a selection circuit for time-selecting a digital signal read from any one of the input FIFOs, and for the selected digital signal, the digital signal immediately before the digital signal The latter half and the first half of the digital signal immediately after are connected by at least the number of stages of the shift register group. And a synthesis circuit that inserts '0' between the connected digital signals and outputs the result to the shift register group, and the redundant digital signal with '0' inserted after the FIR filter processing. A data extraction circuit that extracts the digital signal at the high speed, a SEL that distributes the extracted digital signal in a one-to-one correspondence with the channel at the high speed, and writes the distributed digital signal at the high speed An FIR filter circuit comprising an output FIFO corresponding to the channel read out at the transmission rate.

（付記４）前記入力ＦＩＦＯは、第１のＦＩＦＯと第２のＦＩＦＯと第３のＦＩＦＯから成り、前記選択回路からのライトイネイブル信号により、前記第１のＦＩＦＯはデジタル信号の全て、前記第２のＦＩＦＯはデジタル信号の後半部分、前記第３のＦＩＦＯはデジタル信号の前半部分をそれぞれ書き込み、前記選択回路からのリードイネイブル信号により、前記第１のＦＩＦＯは当該デジタル信号、前記第２のＦＩＦＯは当該デジタル信号の直前のデジタル信号の後半部分、前記第３のＦＩＦＯは当該デジタル信号の直後のデジタル信号の前半部分をそれぞれ前記合成回路へ読み出すことを特徴とする付記３に記載のＦＩＲフィルタ回路。 (Supplementary Note 4) The input FIFO includes a first FIFO, a second FIFO, and a third FIFO, and the first FIFO includes all of the digital signals by a write enable signal from the selection circuit. The second FIFO writes the second half of the digital signal, the third FIFO writes the first half of the digital signal, and the first FIFO reads the digital signal and the second FIFO by the read enable signal from the selection circuit. The FIR filter according to appendix 3, wherein the FIFO reads out the latter half of the digital signal immediately before the digital signal, and the third FIFO reads out the first half of the digital signal immediately after the digital signal, respectively. circuit.

（付記５）前記ＦＩＲフィルタ処理では、前記シフトレジスタ群からの出力に対して、チャンネル毎に異なるフィルタ係数を乗算することを特徴とする付記１〜付記４に記載のＦＩＲフィルタ回路。 (Supplementary Note 5) The FIR filter circuit according to any one of Supplementary notes 1 to 4, wherein in the FIR filter processing, an output from the shift register group is multiplied by a different filter coefficient for each channel.

（付記６）前記フィルタ係数の切替タイミングは前記‘０’挿入部の中間時点で行うことを特徴とする付記５に記載のＦＩＲフィルタ回路。 (Supplementary Note 6) The FIR filter circuit according to Supplementary Note 5, wherein the switching timing of the filter coefficient is performed at an intermediate point of the ‘0’ insertion unit.

１０シフトレジスタ部
１１シフトレジスタ（ＳＲ）
２０ＦＩＲ演算部
２１乗算器
２２加算器
３０データ冗長部
３１ＦＩＦＯ
３２選択回路
３３ＭＵＸ（合成回路）
４０データ抽出部
４１データ抽出回路
４２ＳＥＬ
４３ＦＩＦＯ
５０係数切替部
３１１ＦＩＦＯ
３１２ＦＩＦＯ
４３１ＦＩＦＯ
４３２ＦＩＦＯ 10 Shift register section 11 Shift register (SR)
20 FIR operation part 21 Multiplier 22 Adder 30 Data redundant part 31 FIFO
32 selection circuit 33 MUX (synthesis circuit)
40 Data Extraction Unit 41 Data Extraction Circuit 42 SEL
43 FIFO
50 Coefficient switching unit 311 FIFO
312 FIFO
431 FIFO
432 FIFO

Claims

複数のチャンネルから入力する相異なる伝送速度のデジタル信号を前記チャンネルと１対１対応のＦＩＦＯに前記伝送速度で格納する手段と、
前記格納されたデジタル信号を前記伝送速度の内の最高速度の２倍超の高速度で時分割にてシフトレジスタ群へ読み出す手段と、
前記読み出されたデジタル信号について前記シフトレジスタ群を含む同一の回路でＦＩＲフィルタ処理を行なう手段と、
前記ＦＩＲフィルタ処理が行われたデジタル信号を前記高速度で前記チャンネルと１対１対応に振り分ける手段と、
前記振り分けられデータ信号を前記伝送速度に戻して出力する手段を有することを特徴とするＦＩＲフィルタ回路。 Means for storing digital signals of different transmission speeds input from a plurality of channels in a one-to-one correspondence FIFO with the channels at the transmission speeds;
Means for reading the stored digital signal to the shift register group in a time-sharing manner at a high speed more than twice the maximum speed among the transmission speeds;
Means for performing FIR filter processing on the read digital signal in the same circuit including the shift register group;
Means for distributing the FIR filter processed digital signal in a one-to-one correspondence with the channel at the high speed;
An FIR filter circuit comprising means for returning the sorted data signal to the transmission rate and outputting the data signal.

前記格納時に、当該デジタル信号の前に直前のデジタル信号の後半部分、後に直後のデジタル信号の前半部分を前記シフトレジスタ群の少なくとも段数分だけ連結することにより冗長化する手段と、
前記連結されたデジタル信号の間に‘０’を挿入する手段と、
前記冗長化され‘０’が挿入されたデジタル信号について前記ＦＩＲフィルタ処理の後で当該デジタル信号を抽出して前記振分けに供する手段を有することを特徴とする請求項１に記載のＦＩＲフィルタ回路。 Means for making redundant by connecting at least the number of stages of the shift register group the second half of the immediately preceding digital signal before the digital signal and the first half of the immediately following digital signal after the digital signal at the time of storage;
Means for inserting a '0' between the concatenated digital signals;
2. The FIR filter circuit according to claim 1, further comprising means for extracting the digital signal after the FIR filter processing for the redundant digital signal into which “0” has been inserted and using the digital signal for the distribution. 3.

複数のチャンネルから入力する相異なる伝送速度のデジタル信号に対してシフトレジスタ群を含む同一の回路でＦＩＲフィルタ処理を行なうＦＩＲフィルタ回路において、
前記当該デジタル信号が冗長して前記伝送速度で書き込まれ、前記伝送速度の内の最高速度の２倍超の高速度で、直前のデジタル信号の後半部分、当該デジタル信号，直後のデジタル信号の前半部分が順次に読み出される前記チャンネルと１対１対応の入力ＦＩＦＯと、
いずれかの前記入力ＦＩＦＯから読み出されるデジタル信号を時分割にて時間選択する選択回路と、
前記選択されたデジタル信号について、前記当該デジタル信号の前に直前のデジタル信号の後半部分、後に直後のデジタル信号の前半部分を前記シフトレジスタ群の少なくとも段数分だけ連結し、かつ連結されたデジタル信号の間に‘０’を挿入して前記シフトレジスタ群へ出力する合成回路と、
前記冗長化され‘０’が挿入されたデジタル信号について前記ＦＩＲフィルタ処理の後に当該デジタル信号を前記高速度で抽出するデータ抽出回路と、
前記抽出された当該デジタル信号を前記高速度で前記チャンネルと１対１対応に振り分けるＳＥＬと、
前記振り分けられたデジタル信号を前記高速度で書き込み、前記伝送速度で読み出される前記チャンネルと１対１対応の出力ＦＩＦＯを有することを特徴とするＦＩＲフィルタ回路。 In an FIR filter circuit that performs FIR filter processing on the same circuit including a shift register group for digital signals of different transmission rates input from a plurality of channels,
The digital signal is redundantly written at the transmission speed, and the second half of the immediately preceding digital signal, the digital signal, and the first half of the immediately following digital signal at a speed higher than twice the highest speed among the transmission speeds. A one-to-one input FIFO corresponding to the channel from which the portions are read sequentially;
A selection circuit that selects a digital signal read from any of the input FIFOs in a time-sharing manner;
Concerning the selected digital signal, the last half of the immediately preceding digital signal is connected before the digital signal, and the first half of the immediately following digital signal is connected by at least the number of stages of the shift register group, and the connected digital signal A synthesizing circuit that inserts '0' between them and outputs to the shift register group;
A data extraction circuit for extracting the digital signal at the high speed after the FIR filter processing with respect to the redundant digital signal into which “0” is inserted;
SEL that distributes the extracted digital signal in a one-to-one correspondence with the channel at the high speed;
An FIR filter circuit comprising: an output FIFO that has a one-to-one correspondence with the channel that writes the distributed digital signal at the high speed and reads the digital signal at the transmission speed.

前記入力ＦＩＦＯは、第１のＦＩＦＯと第２のＦＩＦＯと第３のＦＩＦＯから成り、
前記選択回路からのライトイネイブル信号により、前記第１のＦＩＦＯはデジタル信号の全て、前記第２のＦＩＦＯはデジタル信号の後半部分、前記第３のＦＩＦＯはデジタル信号の前半部分をそれぞれ書き込み、
前記選択回路からのリードイネイブル信号により、前記第１のＦＩＦＯは当該デジタル信号、前記第２のＦＩＦＯは当該デジタル信号の直前のデジタル信号の後半部分、前記第３のＦＩＦＯは当該デジタル信号の直後のデジタル信号の前半部分をそれぞれ前記合成回路へ読み出すことを特徴とする請求項３に記載のＦＩＲフィルタ回路。 The input FIFO consists of a first FIFO, a second FIFO, and a third FIFO,
According to the write enable signal from the selection circuit, the first FIFO writes all of the digital signal, the second FIFO writes the second half of the digital signal, and the third FIFO writes the first half of the digital signal,
According to the read enable signal from the selection circuit, the first FIFO is the digital signal, the second FIFO is the second half of the digital signal immediately before the digital signal, and the third FIFO is immediately after the digital signal. 4. The FIR filter circuit according to claim 3, wherein the first half of the digital signal is read out to the synthesis circuit.

前記ＦＩＲフィルタ処理では、前記シフトレジスタ群からの出力に対して、チャンネル毎に異なるフィルタ係数を乗算することを特徴とする請求項１〜請求項４に記載のＦＩＲフィルタ回路。 5. The FIR filter circuit according to claim 1, wherein in the FIR filter processing, the output from the shift register group is multiplied by a different filter coefficient for each channel.

前記フィルタ係数の切替タイミングは前記‘０’挿入部の中間時点で行うことを特徴とする請求項５に記載のＦＩＲフィルタ回路。 6. The FIR filter circuit according to claim 5, wherein the switching timing of the filter coefficient is performed at an intermediate point of the ‘0’ insertion unit.