JP5110701B2

JP5110701B2 - Semiconductor memory device and computer system

Info

Publication number: JP5110701B2
Application number: JP2008119587A
Authority: JP
Inventors: 崇彦菅原; 雅之今川
Original assignee: MegaChips Corp
Current assignee: MegaChips Corp
Priority date: 2008-05-01
Filing date: 2008-05-01
Publication date: 2012-12-26
Anticipated expiration: 2028-05-01
Also published as: JP2009271623A

Description

本発明は、半導体記憶装置及びコンピュータシステムに関する。 The present invention relates to a semiconductor memory device and a computer system.

背景技術に係るマイクロコンピュータが、下記特許文献１に開示されている。当該マイクロコンピュータにおいては、メモリセルアレイ内の特定の領域が禁止パラメータ領域として設定されており、禁止パラメータ領域に禁止パラメータが書き込まれた後は、メモリに対するデータの書き込み、読み出し、及び消去のいずれの処理も不可能となる。 A microcomputer according to the background art is disclosed in Patent Document 1 below. In the microcomputer, a specific area in the memory cell array is set as a prohibited parameter area. After the prohibited parameter is written in the prohibited parameter area, any process of writing, reading, and erasing data from the memory is performed. Is also impossible.

特開２００１−１６６９９５号公報Japanese Patent Application Laid-Open No. 2001-166995

上記特許文献１に開示された背景技術によると、メモリに不正にアクセスしようとする第三者によって、禁止パラメータ領域の位置が特定されやすい。禁止パラメータ領域の位置が特定された場合には、そこに書き込まれている禁止パラメータが何らかの方法によって削除されることにより、メモリに記憶されているデータが不正に読み出されてしまう。このように、上記特許文献１に開示された背景技術には、セキュリティ強度が十分ではないという問題がある。 According to the background art disclosed in Patent Document 1, the position of the prohibition parameter area is easily specified by a third party who attempts to illegally access the memory. When the position of the prohibition parameter area is specified, the prohibition parameter written therein is deleted by some method, so that the data stored in the memory is read out illegally. Thus, the background art disclosed in Patent Document 1 has a problem that the security strength is not sufficient.

また、メモリセルアレイの一部が禁止パラメータ領域として使用されるため、その領域には、禁止パラメータ以外の通常のデータを書き込むことができない。従って、禁止パラメータ領域として設定されている領域は無駄な領域となるため、上記特許文献１に開示された背景技術には、メモリ容量が削減されてしまうという問題もある。 In addition, since a part of the memory cell array is used as the prohibited parameter area, normal data other than the prohibited parameter cannot be written in the area. Therefore, since the area set as the prohibition parameter area becomes a useless area, the background art disclosed in Patent Document 1 has a problem that the memory capacity is reduced.

本発明はかかる問題を解決するために成されたものであり、メモリ容量の削減を伴うことなく、セキュリティ強度を高めることが可能な、半導体記憶装置及びそれを用いたコンピュータシステムを得ることを目的とする。 The present invention has been made to solve such a problem, and an object of the present invention is to obtain a semiconductor memory device and a computer system using the same that can increase the security strength without reducing the memory capacity. And

本発明の第１の態様に係る半導体記憶装置は、メモリと、外部装置から前記メモリへのアクセスを制御するメモリコントローラとを備え、前記メモリコントローラは、制御部と記憶部とを有し、前記メモリは、コンテンツデータが記憶された第１領域と、前記コンテンツデータに関連するデータが記憶された第２領域とを有し、前記制御部は、前記外部装置によって任意に決定された、前記第２領域への所定アクセス順序を、前記外部装置から受信して前記記憶部に設定し、前記制御部は、前記外部装置から前記第２領域へのアクセスにおけるアクセス順序が、前記記憶部に設定されている前記所定アクセス順序に一致していることを条件として、前記外部装置から前記第１領域へのアクセスを許可し、前記制御部は、前記外部装置から前記第２領域へのアクセスが完了した後、前記外部装置が次に前記第２領域へアクセスする際に、前記外部装置によって決定された新たな所定アクセス順序を前記外部装置から受信して前記記憶部に設定することを特徴とするものである。
A semiconductor memory device according to a first aspect of the present invention includes a memory and a memory controller that controls access to the memory from an external device, and the memory controller includes a control unit and a storage unit, The memory has a first area in which content data is stored and a second area in which data related to the content data is stored, and the control unit is arbitrarily determined by the external device. A predetermined access order to two areas is received from the external device and set in the storage unit, and the control unit sets an access order in the access from the external device to the second area in the storage unit. and the condition that match the predetermined access order has to allow access from the external device to the first region, wherein the control unit is configured from the external device After the access to the second area is completed, when the external device next accesses the second area, a new predetermined access order determined by the external device is received from the external device and stored in the storage unit. It is characterized by setting .

第１の態様に係る半導体記憶装置によれば、第２領域へのアクセスにおけるアクセス順序が、記憶部に記憶されている所定アクセス順序に一致していることを条件として、第１領域へのアクセスが許可される。そのため、不正アクセスを企てる第三者は、メモリ内における第２領域の位置のみならず、所定アクセス順序をも割り出す必要がある。しかも、その所定アクセス順序の通りに第２領域にアクセスしなければ、第１の領域に記憶されているコンテンツデータを読み出すことができない。従って、セキュリティ強度を高めることができる。 According to the semiconductor memory device of the first aspect, the access to the first area is made on condition that the access order in accessing the second area matches the predetermined access order stored in the storage unit. Is allowed. Therefore, a third party who attempts unauthorized access needs to determine not only the position of the second area in the memory but also the predetermined access order. Moreover, the content data stored in the first area cannot be read unless the second area is accessed according to the predetermined access order. Therefore, the security strength can be increased.

また、第２領域には、コンテンツデータとは無関係なデータではなく、コンテンツデータに関連するデータ（コンテンツデータの先頭データ又はヘッダデータ等）が記憶されている。従って、コンテンツデータをメモリに格納するにあたり、第２領域は無駄な領域とはならないため、メモリ容量が削減されることを回避できる。 The second area stores data related to the content data (head data or header data of the content data), not data unrelated to the content data. Accordingly, when storing the content data in the memory, the second area does not become a useless area, so that it is possible to avoid a reduction in memory capacity.

また、第１の態様に係る半導体記憶装置によれば、固定のアクセス順序が所定アクセス順序として記憶部に記憶されているのではなく、制御部によって、任意のアクセス順序が所定アクセス順序として記憶部に設定される。従って、不正アクセスを企てる第三者が所定アクセス順序を割り出すことはさらに困難となるため、セキュリティ強度をさらに高めることができる。
Also, according to the semiconductor memory device of the first aspect, the fixed access order is not stored in the storage unit as the predetermined access order, but any access order is stored as the predetermined access order by the control unit. Set to Therefore, it is more difficult for a third party who attempts unauthorized access to determine the predetermined access order, and the security strength can be further increased.

また、第１の態様に係る半導体記憶装置によれば、第２領域へのアクセスが行われる度に、所定アクセス順序が変更される。従って、仮に、不正アクセスを企てる第三者が所定アクセス順序の割り出しに一旦成功したとしても、次回に第２領域にアクセスする際には所定アクセス順序が変更されているため、以前に割り出した所定アクセス順序をそのまま適用しても、第１領域へのアクセスは許可されない。その結果、セキュリティ強度をさらに高めることができる。
In addition, according to the semiconductor memory device of the first aspect, the predetermined access order is changed every time the second area is accessed. Therefore, even if a third party who attempts unauthorized access once succeeds in determining the predetermined access order, the predetermined access order is changed when the second area is accessed next time. Even if the access order is applied as it is, access to the first area is not permitted. As a result, the security strength can be further increased.

本発明の第２の態様に係る半導体記憶装置は、第１の態様に係る半導体記憶装置において特に、前記制御部は、前記記憶部に記憶されている前記所定アクセス順序を定期的又は不定期的に変更することを特徴とするものである。
The semiconductor memory device according to the second aspect of the present invention is the semiconductor memory device according to the first aspect, in particular, the control unit periodically or irregularly sets the predetermined access order stored in the memory unit. It is characterized by changing to.

第２の態様に係る半導体記憶装置によれば、制御部は、外部装置から第１領域又は第２領域へのアクセス状況に拘わらず、記憶部に記憶されている所定アクセス順序を定期的又は不定期的に変更する。従って、不正アクセスを企てる第三者が所定アクセス順序を割り出すことはさらに困難となるため、セキュリティ強度をさらに高めることができる。
According to the semiconductor memory device of the second aspect, the control unit periodically or rejects the predetermined access order stored in the storage unit regardless of the access status from the external device to the first area or the second area. Change regularly. Therefore, it is more difficult for a third party who attempts unauthorized access to determine the predetermined access order, and the security strength can be further increased.

本発明の第３の態様に係る半導体記憶装置は、第１又は第２の態様に係る半導体記憶装置において特に、前記制御部は、前記外部装置から前記第１領域へのアクセスを許可した後、所定のタイミングで、前記外部装置から前記第１領域へのアクセスを禁止することを特徴とするものである。
In the semiconductor memory device according to the third aspect of the present invention, in particular, in the semiconductor memory device according to the first or second aspect, the control unit permits access from the external device to the first area, Access to the first area from the external device is prohibited at a predetermined timing.

第３の態様に係る半導体記憶装置によれば、第１領域へのアクセスが許可されると、その許可状態が継続されるのではなく、所定のタイミングで、第１領域へのアクセスが再び禁止される。従って、不正アクセスを企てる第三者は、仮に、第１領域へのアクセスに一旦成功したとしても、所定のタイミングでアクセスが再禁止された以降は、第１領域へのアクセスができなくなる。その結果、セキュリティ強度をさらに高めることができる。
According to the semiconductor memory device of the third aspect, when access to the first area is permitted, the permitted state is not continued, but access to the first area is prohibited again at a predetermined timing. Is done. Therefore, even if a third party who attempts unauthorized access once succeeds in accessing the first area, it cannot access the first area after the access is prohibited again at a predetermined timing. As a result, the security strength can be further increased.

本発明の第４の態様に係る半導体記憶装置は、第１〜第３のいずれか一つの態様に係る半導体記憶装置において特に、前記メモリは、前記第１領域と前記第２領域とのセットを、複数セット有しており、前記所定アクセス順序は、各セット毎に個別に設定可能であることを特徴とする。
A semiconductor memory device according to a fourth aspect of the present invention is the semiconductor memory device according to any one of the first to third aspects, and in particular, the memory includes a set of the first region and the second region. The predetermined access order can be set individually for each set.

第４の態様に係る半導体記憶装置によれば、所定アクセス順序は、複数セットの各々のセット毎に個別に設定可能である。従って、不正アクセスを企てる第三者は、仮に、一のセットに関する所定アクセス順序の割り出しに成功したとしても、他のセットの第１領域及び第２領域にはアクセスできない。その結果、セキュリティ強度をさらに高めることができる。
According to the semiconductor memory device of the fourth aspect, the predetermined access order can be individually set for each set of the plurality of sets. Therefore, even if a third party who attempts unauthorized access succeeds in determining the predetermined access order for one set, it cannot access the first area and the second area of the other set. As a result, the security strength can be further increased.

本発明の第５の態様に係る半導体記憶装置は、第４の態様に係る半導体記憶装置において特に、前記複数セットには、第１セットと第２セットとが含まれ、前記制御部は、前記外部装置から前記第１セットの前記第２領域へのアクセスにおけるアクセス順序が、前記第１セットに関する前記所定アクセス順序に一致していることを条件として、前記外部装置から前記第２セットの前記第２領域へのアクセスを許可することを特徴とするものである。
The semiconductor memory device according to a fifth aspect of the present invention is the semiconductor memory device according to the fourth aspect, in particular, the plurality of sets include a first set and a second set, and the control unit The access order from the external device to the second set is the condition that the access order in accessing the second area of the first set from the external device matches the predetermined access order for the first set. Access to the two areas is permitted.

第５の態様に係る半導体記憶装置によれば、第２セットの第２領域へのアクセスが常に許可されているわけではなく、第１セットの第２領域へのアクセス順序が所定アクセス順序に一致しなければ、第２セットの第２領域へのアクセスは許可されない。従って、不正アクセスを企てる第三者が第２セットの第１領域に記憶されているコンテンツデータを読み出すためには、第２セットに関する所定アクセス順序のみならず、第１セットに関する所定アクセス順序をも割り出す必要があるため、セキュリティ強度をさらに高めることができる。
According to the semiconductor memory device of the fifth aspect, the access to the second area of the second set is not always permitted, and the access order to the second area of the first set is consistent with the predetermined access order. Otherwise, access to the second set of second regions is not permitted. Therefore, in order for a third party who attempts unauthorized access to read the content data stored in the first area of the second set, not only the predetermined access order related to the second set but also the predetermined access order related to the first set is set. Since it is necessary to find out, the security strength can be further increased.

本発明の第６の態様に係る半導体記憶装置は、第５の態様に係る半導体記憶装置において特に、前記制御部は、前記外部装置から前記第２セットの前記第２領域へのアクセスを許可した場合、前記外部装置から前記第１セットの前記第２領域へのアクセスを禁止することを特徴とするものである。
The semiconductor memory device according to a sixth aspect of the present invention is the semiconductor memory device according to the fifth aspect, in particular, the control unit permits access from the external device to the second area of the second set. In this case, access from the external device to the second area of the first set is prohibited.

第６の態様に係る半導体記憶装置によれば、第１セットの第２領域へのアクセスが許可されると、その許可状態が継続されるのではなく、第２セットの第２領域へのアクセスが許可された時点で、第１セットの第２領域へのアクセスが再び禁止される。従って、不正アクセスを企てる第三者は、仮に、第１セットの第２領域へのアクセスに一旦成功したとしても、第２セットの第２領域へのアクセスが許可された以降は、第１セットの第２領域へのアクセスができなくなる。その結果、セキュリティ強度をさらに高めることができる。
According to the semiconductor memory device of the sixth aspect, when access to the first set of second areas is permitted, the permitted state is not continued, but access to the second set of second areas is performed. Is permitted, access to the second area of the first set is again prohibited. Therefore, even if a third party who attempts unauthorized access once successfully accesses the second area of the first set, the third set is permitted after the access to the second area of the second set is permitted. The second area cannot be accessed. As a result, the security strength can be further increased.

本発明の第７の態様に係るコンピュータシステムは、ホスト機器と、前記ホスト機器に外部接続可能な半導体記憶装置とを備え、前記半導体記憶装置は、メモリと、前記ホスト機器から前記メモリへのアクセスを制御するメモリコントローラとを含み、前記メモリコントローラは、制御部と記憶部とを有し、前記メモリは、コンテンツデータが記憶された第１領域と、前記コンテンツデータに関連するデータが記憶された第２領域とを有し、前記制御部は、前記ホスト機器によって任意に決定された、前記第２領域への所定アクセス順序を、前記ホスト機器から受信して前記記憶部に設定し、前記制御部は、前記ホスト機器から前記第２領域へのアクセスにおけるアクセス順序が、前記記憶部に設定されている前記所定アクセス順序に一致していることを条件として、前記ホスト機器から前記第１領域へのアクセスを許可し、前記制御部は、前記ホスト機器から前記第２領域へのアクセスが完了した後、前記ホスト機器が次に前記第２領域へアクセスする際に、前記ホスト機器によって決定された新たな所定アクセス順序を前記ホスト機器から受信して前記記憶部に設定することを特徴とするものである。
A computer system according to a seventh aspect of the present invention includes a host device and a semiconductor storage device that can be externally connected to the host device, and the semiconductor storage device accesses a memory from the host device. The memory controller includes a control unit and a storage unit. The memory stores a first area in which content data is stored and data related to the content data. A second area, and the control unit receives a predetermined access order to the second area arbitrarily determined by the host device from the host device, sets the order in the storage unit, and controls the control parts are access order in the access from the host device to the second region, coincides with the predetermined access order set in the storage unit On condition that there, the permits access to the first area from the host device, wherein, after the access from the host device to the second region is completed, the host device then the second When accessing the two areas, a new predetermined access order determined by the host device is received from the host device and set in the storage unit .

第７の態様に係るコンピュータシステムによれば、第２領域へのアクセスにおけるアクセス順序が、記憶部に記憶されている所定アクセス順序に一致していることを条件として、第１領域へのアクセスが許可される。そのため、不正アクセスを企てる第三者は、メモリ内における第２領域の位置のみならず、所定アクセス順序をも割り出す必要がある。しかも、その所定アクセス順序の通りに第２領域にアクセスしなければ、第１の領域に記憶されているコンテンツデータを読み出すことができない。従って、セキュリティ強度を高めることができる。
According to the computer system relating to the seventh aspect, the access to the first area is made on condition that the access order in accessing the second area matches the predetermined access order stored in the storage unit. Allowed. Therefore, a third party who attempts unauthorized access needs to determine not only the position of the second area in the memory but also the predetermined access order. Moreover, the content data stored in the first area cannot be read unless the second area is accessed according to the predetermined access order. Therefore, the security strength can be increased.

また、第７の態様に係るコンピュータシステムによれば、固定のアクセス順序が所定アクセス順序として記憶部に記憶されているのではなく、制御部によって、任意のアクセス順序が所定アクセス順序として記憶部に設定される。従って、不正アクセスを企てる第三者が所定アクセス順序を割り出すことはさらに困難となるため、セキュリティ強度をさらに高めることができる。
Further , according to the computer system of the seventh aspect, the fixed access order is not stored in the storage unit as the predetermined access order, but any access order is stored in the storage unit as the predetermined access order by the control unit. Is set. Therefore, it is more difficult for a third party who attempts unauthorized access to determine the predetermined access order, and the security strength can be further increased.

また、第７の態様に係るコンピュータシステムによれば、第２領域へのアクセスが行われる度に、所定アクセス順序が変更される。従って、仮に、不正アクセスを企てる第三者が所定アクセス順序の割り出しに一旦成功したとしても、次回に第２領域にアクセスする際には所定アクセス順序が変更されているため、以前に割り出した所定アクセス順序をそのまま適用しても、第１領域へのアクセスは許可されない。その結果、セキュリティ強度をさらに高めることができる。
Further , according to the computer system of the seventh aspect, the predetermined access order is changed every time the second area is accessed. Therefore, even if a third party who attempts unauthorized access once succeeds in determining the predetermined access order, the predetermined access order is changed when the second area is accessed next time. Even if the access order is applied as it is, access to the first area is not permitted. As a result, the security strength can be further increased.

本発明の第８の態様に係るコンピュータシステムは、第７の態様に係るコンピュータシステムにおいて特に、前記制御部は、前記記憶部に記憶されている前記所定アクセス順序を定期的に変更することを特徴とするものである。
The computer system according to an eighth aspect of the present invention is the computer system according to the seventh aspect, particularly, wherein the control unit periodically changes the predetermined access order stored in the storage unit. It is what.

第８の態様に係るコンピュータシステムによれば、制御部は、ホスト機器から第１領域又は第２領域へのアクセス状況に拘わらず、記憶部に記憶されている所定アクセス順序を定期的又は不定期的に変更する。従って、不正アクセスを企てる第三者が所定アクセス順序を割り出すことはさらに困難となるため、セキュリティ強度をさらに高めることができる。
According to the computer system of the eighth aspect, the control unit periodically or irregularly sets the predetermined access order stored in the storage unit regardless of the access status from the host device to the first area or the second area. Change. Therefore, it is more difficult for a third party who attempts unauthorized access to determine the predetermined access order, and the security strength can be further increased.

本発明の第９の態様に係るコンピュータシステムは、第７又は第８の態様に係るコンピュータシステムにおいて特に、前記制御部は、前記ホスト機器から前記第１領域へのアクセスを許可した後、所定のタイミングで、前記ホスト機器から前記第１領域へのアクセスを禁止することを特徴とするものである。
The computer system according to a ninth aspect of the present invention is the computer system according to the seventh or eighth aspect, in particular, the control unit allows a predetermined value after permitting access from the host device to the first area. Access to the first area from the host device is prohibited at the timing.

第９の態様に係るコンピュータシステムによれば、第１領域へのアクセスが許可されると、その許可状態が継続されるのではなく、所定のタイミングで、第１領域へのアクセスが再び禁止される。従って、不正アクセスを企てる第三者は、仮に、第１領域へのアクセスに一旦成功したとしても、所定のタイミングでアクセスが再禁止された以降は、第１領域へのアクセスができなくなる。その結果、セキュリティ強度をさらに高めることができる。
According to the computer system of the ninth aspect, when access to the first area is permitted, the permitted state is not continued, but access to the first area is prohibited again at a predetermined timing. The Therefore, even if a third party who attempts unauthorized access once succeeds in accessing the first area, it cannot access the first area after the access is prohibited again at a predetermined timing. As a result, the security strength can be further increased.

本発明の第１０の態様に係るコンピュータシステムは、第７〜第９のいずれか一つの態様に係るコンピュータシステムにおいて特に、前記メモリは、前記第１領域と前記第２領域とのセットを、複数セット有しており、前記所定アクセス順序は、各セット毎に個別に設定可能であることを特徴とするものである。
Computer system according to a first 0 embodiment of the present invention is the computer system according to the seventh to ninth any one aspect of the memory is a set of the first region and the second region, A plurality of sets are provided, and the predetermined access order can be individually set for each set.

第１０の態様に係るコンピュータシステムによれば、所定アクセス順序は、複数セットの各々のセット毎に個別に設定可能である。従って、不正アクセスを企てる第三者は、仮に、一のセットに関する所定アクセス順序の割り出しに成功したとしても、他のセットの第１領域及び第２領域にはアクセスできない。その結果、セキュリティ強度をさらに高めることができる。
According to the computer system according to a first 0 embodiment of the predetermined access sequence can be set individually for each set of each of the plurality sets. Therefore, even if a third party who attempts unauthorized access succeeds in determining the predetermined access order for one set, it cannot access the first area and the second area of the other set. As a result, the security strength can be further increased.

本発明の第１１の態様に係るコンピュータシステムは、第１０の態様に係るコンピュータシステムにおいて特に、前記複数セットには、第１セットと第２セットとが含まれ、前記制御部は、前記ホスト機器から前記第１セットの前記第２領域へのアクセスにおけるアクセス順序が、前記第１セットに関する前記所定アクセス順序に一致していることを条件として、前記ホスト機器から前記第２セットの前記第２領域へのアクセスを許可することを特徴とするものである。
Computer system according to a first 1 of the embodiment of the present invention is the computer system according to a first 0 embodiment of, wherein the plurality of sets, the first set and the second set includes the control unit, the On the condition that the access order in the access from the host device to the second area of the first set matches the predetermined access order for the first set, the host device sends the second set of the second set. Access to the two areas is permitted.

第１１の態様に係るコンピュータシステムによれば、第２セットの第２領域へのアクセスが常に許可されているわけではなく、第１セットの第２領域へのアクセス順序が所定アクセス順序に一致しなければ、第２セットの第２領域へのアクセスは許可されない。従って、不正アクセスを企てる第三者が第２セットの第１領域に記憶されているコンテンツデータを読み出すためには、第２セットに関する所定アクセス順序のみならず、第１セットに関する所定アクセス順序をも割り出す必要があるため、セキュリティ強度をさらに高めることができる。
According to the computer system of the first aspect, access to the second area of the second set is not always permitted, and the access order to the second area of the first set is consistent with the predetermined access order. Otherwise, access to the second set of second regions is not permitted. Therefore, in order for a third party who attempts unauthorized access to read the content data stored in the first area of the second set, not only the predetermined access order related to the second set but also the predetermined access order related to the first set is set. Since it is necessary to find out, the security strength can be further increased.

本発明の第１２の態様に係るコンピュータシステムは、第１１の態様に係るコンピュータシステムにおいて特に、前記制御部は、前記ホスト機器から前記第２セットの前記第２領域へのアクセスを許可した場合、前記ホスト機器から前記第１セットの前記第２領域へのアクセスを禁止することを特徴とするものである。
Computer system according to the first and second aspects of the present invention is the computer system according to a first 1 embodiment, the control unit was granted access to the second region of the second set from the host device In this case, access from the host device to the second area of the first set is prohibited.

第１２の態様に係るコンピュータシステムによれば、第１セットの第２領域へのアクセスが許可されると、その許可状態が継続されるのではなく、第２セットの第２領域へのアクセスが許可された時点で、第１セットの第２領域へのアクセスが再び禁止される。従って、不正アクセスを企てる第三者は、仮に、第１セットの第２領域へのアクセスに一旦成功したとしても、第２セットの第２領域へのアクセスが許可された以降は、第１セットの第２領域へのアクセスができなくなる。その結果、セキュリティ強度をさらに高めることができる。
According to the computer system according to the first and second embodiments, the access to the second region of the first set is allowed, rather than its permitted state continues, access to the second region of the second set Is permitted, access to the second area of the first set is again prohibited. Therefore, even if a third party who attempts unauthorized access once successfully accesses the second area of the first set, the third set is permitted after the access to the second area of the second set is permitted. The second area cannot be accessed. As a result, the security strength can be further increased.

本発明によれば、メモリ容量の削減を伴うことなく、セキュリティ強度を高めることが可能となる。 According to the present invention, it is possible to increase the security strength without reducing the memory capacity.

以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、異なる図面において同一の符号を付した要素は、同一又は相応する要素を示すものとする。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, the element which attached | subjected the same code | symbol in different drawing shall show the same or corresponding element.

図１は、本発明の実施の形態に係るコンピュータシステム１の全体構成を示すブロック図である。コンピュータシステム１は、ホスト機器２と、ホスト機器２に外部接続可能な半導体記憶装置３とを備えて構成されている。半導体記憶装置３は、メモリ５（メモリセルアレイ）と、ホスト機器２からメモリ５へのアクセスを制御するメモリコントローラ４とを備えて構成されている。 FIG. 1 is a block diagram showing an overall configuration of a computer system 1 according to an embodiment of the present invention. The computer system 1 includes a host device 2 and a semiconductor storage device 3 that can be externally connected to the host device 2. The semiconductor memory device 3 includes a memory 5 (memory cell array) and a memory controller 4 that controls access from the host device 2 to the memory 5.

図２は、ホスト機器２の構成の一部を抜き出して示すブロック図である。ホスト機器２は、バス１４を介して相互に接続された、ＣＰＵ１０、アクセスコントローラ１１、及びＲＴＣ（Real Time Clock）１２を備えて構成されている。アクセスコントローラ１１は、ＣＰＵ１０及びＲＴＣ１２と、メモリコントローラ４との間における、信号又はデータ等の送受信を制御する。 FIG. 2 is a block diagram showing a part of the configuration of the host device 2. The host device 2 includes a CPU 10, an access controller 11, and an RTC (Real Time Clock) 12 that are connected to each other via a bus 14. The access controller 11 controls transmission / reception of signals or data between the CPU 10 and the RTC 12 and the memory controller 4.

図３は、メモリコントローラ４の構成を示すブロック図である。メモリコントローラ４は、制御部２０、記憶部２１、ホストインタフェース２２、及びメモリインタフェース２３を備えて構成されている。制御部２０は、設定処理部２４及び判定処理部２５を有している。記憶部２１は、レジスタ２６，２７を有している。ホストインタフェース２２は、制御部２０とアクセスコントローラ１１との間における、信号又はデータ等の送受信を制御する。メモリインタフェース２３は、制御部２０とメモリ５との間における、信号又はデータ等の送受信を制御する。 FIG. 3 is a block diagram showing the configuration of the memory controller 4. The memory controller 4 includes a control unit 20, a storage unit 21, a host interface 22, and a memory interface 23. The control unit 20 includes a setting processing unit 24 and a determination processing unit 25. The storage unit 21 has registers 26 and 27. The host interface 22 controls transmission / reception of signals or data between the control unit 20 and the access controller 11. The memory interface 23 controls transmission / reception of signals or data between the control unit 20 and the memory 5.

図４は、メモリ５の記憶領域の一部を抜き出して示す図である。メモリ５の記憶領域は、番地がＸ８以上Ｘ９未満の領域に対応するコンテンツ領域Ｒ１と、番地がＸ９以上Ｘ１０未満の領域に対応するコンテンツ領域Ｒ２と、番地がＸ１以上Ｘ４未満の領域に対応するアクセスシナリオ領域Ｒ３と、番地がＸ４以上Ｘ８未満の領域に対応するアクセスシナリオ領域Ｒ４と、その他の領域Ｒ５，Ｒ６とを有している。コンテンツ領域Ｒ１，Ｒ２及びアクセスシナリオ領域Ｒ３，Ｒ４は、通常は外部からのアクセスが禁止されている領域であり、メモリコントローラ４によって許可されない限り、外部からコンテンツ領域Ｒ１，Ｒ２及びアクセスシナリオ領域Ｒ３，Ｒ４にアクセスできない。一方、領域Ｒ５，Ｒ６に関しては、外部からのアクセスはフリーである。 FIG. 4 is a diagram illustrating a part of the storage area of the memory 5. The storage area of the memory 5 corresponds to a content area R1 corresponding to an area whose address is X8 or more and less than X9, a content area R2 corresponding to an area whose address is X9 or more and less than X10, and an area whose address is X1 or more to less than X4. It has an access scenario area R3, an access scenario area R4 corresponding to an area whose address is X4 or more and less than X8, and other areas R5 and R6. The content areas R1, R2 and the access scenario areas R3, R4 are areas where access from the outside is normally prohibited, and unless permitted by the memory controller 4, the content areas R1, R2 and the access scenario area R3, from the outside. Cannot access R4. On the other hand, the access from the outside is free for the regions R5 and R6.

コンテンツ領域Ｒ１には、コンテンツデータＤ１が記憶されている。コンテンツ領域Ｒ２には、コンテンツデータＤ２が記憶されている。コンテンツデータＤ１，Ｄ２は、画像、音声、又はプログラム等の任意のコンテンツに関するデータである。 Content data D1 is stored in the content area R1. Content data D2 is stored in the content area R2. The content data D1 and D2 are data related to an arbitrary content such as an image, sound, or a program.

アクセスシナリオ領域Ｒ３は、複数個（図４に示した例では３個）の領域Ｒ３１，Ｒ３２，Ｒ３３を含んでいる。領域Ｒ３１，Ｒ３２，Ｒ３３には、それぞれデータＤ１Ａ１，Ｄ１Ａ２，Ｄ１Ａ３が記憶されている。データＤ１Ａ１〜Ｄ１Ａ３は、コンテンツデータＤ１に関連するデータである。第１の例として、コンテンツの先頭部分のデータがデータＤ１Ａ１〜Ｄ１Ａ３であり、先頭以外の部分のデータがコンテンツデータＤ１である。第２の例として、コンテンツデータのヘッダ部分のデータがデータＤ１Ａ１〜Ｄ１Ａ３であり、ペイロード部分のデータがコンテンツデータＤ１である。第３の例として、コンテンツデータＤ１は圧縮されたデータであり、データＤ１Ａ１〜Ｄ１Ａ３は、コンテンツデータＤ１を伸張するためのハフマンテーブルに関するデータである。上記第１〜第３の例に限らず、データＤ１Ａ１〜Ｄ１Ａ３は、コンテンツデータＤ１に関連するデータであれば、どのようなものであっても良い。メモリ５からコンテンツデータＤ１を読み出すためには、それに先立ってデータＤ１Ａ１〜Ｄ１Ａ３をメモリ５から読み出す必要がある。 The access scenario region R3 includes a plurality (three in the example shown in FIG. 4) of regions R31, R32, and R33. Data D1A1, D1A2, and D1A3 are stored in the regions R31, R32, and R33, respectively. Data D1A1 to D1A3 are data related to the content data D1. As a first example, data at the beginning of the content is data D1A1 to D1A3, and data at a portion other than the beginning is content data D1. As a second example, data in the header portion of the content data is data D1A1 to D1A3, and data in the payload portion is content data D1. As a third example, the content data D1 is compressed data, and the data D1A1 to D1A3 are data related to a Huffman table for expanding the content data D1. The data D1A1 to D1A3 are not limited to the first to third examples, and may be any data as long as the data is related to the content data D1. In order to read the content data D1 from the memory 5, it is necessary to read the data D1A1 to D1A3 from the memory 5 prior to that.

同様に、アクセスシナリオ領域Ｒ４は、複数個（図４に示した例では４個）の領域Ｒ４１，Ｒ４２，Ｒ４３，Ｒ４４を含んでいる。領域Ｒ４１，Ｒ４２，Ｒ４３，Ｒ４４には、それぞれデータＤ２Ａ１，Ｄ２Ａ２，Ｄ２Ａ３，Ｄ２Ａ４が記憶されている。データＤ２Ａ１〜Ｄ２Ａ４は、上述したデータＤ１Ａ１〜Ｄ１Ａ３の例と同様に、コンテンツデータＤ２に関連するデータである。メモリ５からコンテンツデータＤ２を読み出すためには、それに先立ってデータＤ２Ａ１〜Ｄ２Ａ４をメモリ５から読み出す必要がある。 Similarly, the access scenario region R4 includes a plurality of regions (4 in the example shown in FIG. 4) R41, R42, R43, and R44. Data D2A1, D2A2, D2A3, and D2A4 are stored in regions R41, R42, R43, and R44, respectively. The data D2A1 to D2A4 are data related to the content data D2 as in the example of the data D1A1 to D1A3 described above. In order to read the content data D2 from the memory 5, it is necessary to read the data D2A1 to D2A4 from the memory 5 prior to that.

図５は、本実施の形態に係るコンピュータシステム１における処理の流れを示すフローチャートである。図６，８，９，１１，１４は、図３に示したレジスタ２６，２７へのパラメータの設定内容を示す図である。各図の（Ａ）は、レジスタ２６へのパラメータの設定内容を示しており、各図の（Ｂ）は、レジスタ２７へのパラメータの設定内容を示している。図７，１０，１２，１３は、図４に示したコンテンツ領域Ｒ１，Ｒ２及びアクセスシナリオ領域Ｒ３，Ｒ４に対するアクセスの許可又は禁止の状態を示す図である。以下、図５〜１４を参照して、本実施の形態に係るコンピュータシステム１の動作について説明する。 FIG. 5 is a flowchart showing the flow of processing in the computer system 1 according to the present embodiment. 6, 8, 9, 11, and 14 are diagrams showing parameter setting contents in the registers 26 and 27 shown in FIG. 3. (A) of each figure shows the setting contents of the parameter to the register 26, and (B) of each figure shows the setting contents of the parameter to the register 27. 7, 10, 12, and 13 are diagrams showing a state of permission or prohibition of access to the content areas R1 and R2 and the access scenario areas R3 and R4 shown in FIG. Hereinafter, the operation of the computer system 1 according to the present embodiment will be described with reference to FIGS.

まず、図５のステップＳ１において、ホスト機器２の電源が投入される。 First, in step S1 of FIG. 5, the host device 2 is powered on.

次に、図５のステップＳ２において、初期化されたパラメータがレジスタ２６，２７に設定される。図６の（Ａ）を参照して、レジスタ２６には、各状態Ｔ０〜Ｔ２毎に、所定アクセス順序を設定可能である。所定アクセス順序は、外部からアクセスシナリオ領域Ｒ３，Ｒ４へアクセスする際に、アクセスシナリオ領域Ｒ３，Ｒ４が含む複数の領域Ｒ３１〜Ｒ３３，Ｒ４１〜Ｒ４４に対してどのような順序でアクセスすべきかを示すパラメータである。この時点では、全ての状態Ｔ０〜Ｔ２に関して、所定アクセス順序は何も設定されていない。なお、状態Ｔ０は初期状態を意味している。また、状態Ｔ０以外に設定すべき状態の個数は、アクセスシナリオ領域の個数に基づいて決定される。この例では２個のアクセスシナリオ領域Ｒ３，Ｒ４が存在するため、状態Ｔ０以外に設定すべき状態の個数は、２個（状態Ｔ１，Ｔ２）である。この時点では、ポインタＰによって状態Ｔ０が選択されている。 Next, the initialized parameters are set in the registers 26 and 27 in step S2 of FIG. With reference to FIG. 6A, a predetermined access order can be set in the register 26 for each state T0 to T2. The predetermined access order indicates in what order the plurality of areas R31 to R33 and R41 to R44 included in the access scenario areas R3 and R4 should be accessed when accessing the access scenario areas R3 and R4 from the outside. It is a parameter. At this time, no predetermined access order is set for all states T0 to T2. Note that the state T0 means an initial state. Further, the number of states to be set other than the state T0 is determined based on the number of access scenario areas. In this example, since there are two access scenario regions R3 and R4, the number of states to be set other than the state T0 is two (states T1 and T2). At this time, the state T0 is selected by the pointer P.

また、図６の（Ｂ）を参照して、レジスタ２７には、各状態Ｔ０〜Ｔ２毎に、アクセス禁止領域を設定可能である。アクセス禁止領域は、アクセスシナリオ領域Ｒ３，Ｒ４が含む複数の領域Ｒ３１〜Ｒ３３，Ｒ４１〜Ｒ４４のうち、外部からのアクセスを禁止する領域を示すパラメータである。この時点では、全ての状態Ｔ０〜Ｔ２に関して、全ての領域Ｒ３１〜Ｒ３３，Ｒ４１〜Ｒ４４がアクセス禁止領域として設定されている。なお、レジスタ２６と同様に、状態Ｔ０は初期状態を意味しており、状態Ｔ０以外に設定すべき状態の個数は、アクセスシナリオ領域の個数に基づいて決定される。この時点では、ポインタＰによって状態Ｔ０が選択されている。 In addition, referring to FIG. 6B, an access prohibited area can be set in register 27 for each state T0 to T2. The access prohibition area is a parameter indicating an area in which access from outside is prohibited among a plurality of areas R31 to R33 and R41 to R44 included in the access scenario areas R3 and R4. At this time, all the regions R31 to R33 and R41 to R44 are set as access prohibited regions for all states T0 to T2. As in the register 26, the state T0 means an initial state, and the number of states to be set other than the state T0 is determined based on the number of access scenario areas. At this time, the state T0 is selected by the pointer P.

上述の通り、通常は、外部からコンテンツ領域Ｒ１，Ｒ２及びアクセスシナリオ領域Ｒ３，Ｒ４へのアクセスは禁止されている。図７を参照して、外部からのアクセスが禁止されている領域に砂地のハッチングを付して示すように、この時点では、コンテンツ領域Ｒ１，Ｒ２及びアクセスシナリオ領域Ｒ３，Ｒ４は、いずれも外部からのアクセスが禁止されている。 As described above, normally, access to the content areas R1, R2 and the access scenario areas R3, R4 from outside is prohibited. Referring to FIG. 7, at this time, the content areas R1 and R2 and the access scenario areas R3 and R4 are all external, as indicated by hatching sand areas in areas where access from outside is prohibited. Access from is prohibited.

次に、図５のステップＳ３において、レジスタ２６，２７へのパラメータの設定が行われる。具体的には、ホスト機器２が、各アクセスシナリオ領域Ｒ３，Ｒ４毎に所定アクセス順序及びアクセス禁止領域を決定し、設定コマンドとしてメモリコントローラ４に送信する。メモリコントローラ４の設定処理部２４（図３参照）は、受信した設定コマンドに基づいて、レジスタ２６に所定アクセス順序を設定するとともに、レジスタ２７にアクセス禁止領域を設定する。 Next, parameters are set in the registers 26 and 27 in step S3 of FIG. Specifically, the host device 2 determines a predetermined access order and an access-prohibited area for each access scenario area R3, R4, and transmits it to the memory controller 4 as a setting command. The setting processing unit 24 (see FIG. 3) of the memory controller 4 sets a predetermined access order in the register 26 and sets an access prohibited area in the register 27 based on the received setting command.

図８の（Ａ）を参照して、この例では、設定処理部２４は、「Ｒ３１→Ｒ３３→Ｒ３２」なる所定アクセス順序を、状態Ｔ１に対応させてレジスタ２６に設定する。また、設定処理部２４は、「Ｒ４４→Ｒ４１→Ｒ４２→Ｒ４３」なる所定アクセス順序を、状態Ｔ２に対応させてレジスタ２６に設定する。 With reference to FIG. 8A, in this example, the setting processing unit 24 sets a predetermined access order “R31 → R33 → R32” in the register 26 in association with the state T1. Further, the setting processing unit 24 sets a predetermined access order “R44 → R41 → R42 → R43” in the register 26 in association with the state T2.

図８の（Ｂ）を参照して、この例では、設定処理部２４は、「Ｒ４１，Ｒ４２，Ｒ４３，Ｒ４４」なるアクセス禁止領域を、状態Ｔ１に対応させてレジスタ２７に設定する。また、設定処理部２４は、「Ｒ３１，Ｒ３２，Ｒ３３」なるアクセス禁止領域を、状態Ｔ２に対応させてレジスタ２７に設定する。 With reference to FIG. 8B, in this example, the setting processing unit 24 sets the access prohibited area “R41, R42, R43, R44” in the register 27 in association with the state T1. Further, the setting processing unit 24 sets the access prohibited area “R31, R32, R33” in the register 27 in association with the state T2.

レジスタ２６，２７へのパラメータの設定が完了すると、図９に示すように、ポインタＰが指し示す位置が、状態Ｔ０から状態Ｔ１に更新される。つまり、ポインタＰによって状態Ｔ１が選択される。図９の（Ｂ）を参照して、状態Ｔ１に対応するアクセス禁止領域には、領域Ｒ３１〜Ｒ３３は含まれていない。つまり、ポインタＰの位置が状態Ｔ０から状態Ｔ１に更新されたことにより、図１０に示すように、外部からアクセスシナリオ領域Ｒ３（領域Ｒ３１〜Ｒ３３）へのアクセスが許可されたことになる。メモリコントローラ４は、この状態で、ホスト機器２からアクセスシナリオ領域Ｒ３へのアクセスを待つ。 When setting of the parameters in the registers 26 and 27 is completed, as shown in FIG. 9, the position indicated by the pointer P is updated from the state T0 to the state T1. That is, the state T1 is selected by the pointer P. Referring to FIG. 9B, the access forbidden area corresponding to state T1 does not include areas R31 to R33. That is, as the position of the pointer P is updated from the state T0 to the state T1, access to the access scenario region R3 (regions R31 to R33) is permitted from the outside as shown in FIG. In this state, the memory controller 4 waits for access from the host device 2 to the access scenario region R3.

ここで、ホスト機器２による所定アクセス順序の決定方法について説明する。この例ではアクセスシナリオ領域Ｒ３は３個の領域Ｒ３１〜Ｒ３３を含むため、アクセスシナリオ領域Ｒ３に関する所定アクセス順序の候補としては、「Ｒ３１→Ｒ３２→Ｒ３３」、「Ｒ３１→Ｒ３３→Ｒ３２」、又は「Ｒ３３→Ｒ３２→Ｒ３１」等、合計６個のアクセス順序がある。ホスト機器２は、全ての候補の中から任意の一つを選択することにより、アクセスシナリオ領域Ｒ３に関する所定アクセス順序を決定する。但し、先頭の領域Ｒ３１からのシーケンシャルアクセスとなる「Ｒ３１→Ｒ３２→Ｒ３３」の順序は、所定アクセス順序の候補から除外するのが望ましい。 Here, a method of determining the predetermined access order by the host device 2 will be described. In this example, since the access scenario region R3 includes three regions R31 to R33, the candidates for the predetermined access order regarding the access scenario region R3 are “R31 → R32 → R33”, “R31 → R33 → R32”, or “ There are a total of six access orders, such as “R33 → R32 → R31”. The host device 2 determines a predetermined access order for the access scenario region R3 by selecting an arbitrary one from all candidates. However, it is desirable to exclude the order of “R31 → R32 → R33”, which is a sequential access from the top area R31, from the candidates for the predetermined access order.

アクセスシナリオ領域Ｒ４に関しても同様に、ホスト機器２は、合計２４個の候補の中から任意の一つを選択することにより、アクセスシナリオ領域Ｒ４に関する所定アクセス順序を決定する。但し、上記と同様に、先頭の領域Ｒ４１からのシーケンシャルアクセスとなる「Ｒ４１→Ｒ４２→Ｒ４３→Ｒ４４」の順序は、所定アクセス順序の候補から除外するのが望ましい。 Similarly for the access scenario region R4, the host device 2 determines a predetermined access order for the access scenario region R4 by selecting an arbitrary one from a total of 24 candidates. However, similarly to the above, it is desirable to exclude the order of “R41 → R42 → R43 → R44”, which is a sequential access from the head area R41, from the candidates for the predetermined access order.

次に、ホスト機器２によるアクセス禁止領域の決定方法について説明する。ホスト機器２は、全ての領域Ｒ３１，Ｒ３２，Ｒ３３，Ｒ４１，Ｒ４２，Ｒ４３，Ｒ４４のうち、所定アクセス順序の中に含まれていない領域を、アクセス禁止領域として決定する。例えば、所定アクセス順序が「Ｒ３１→Ｒ３３→Ｒ３２」である場合には、アクセス禁止領域を「Ｒ４１，Ｒ４２，Ｒ４３，Ｒ４４」に決定し、所定アクセス順序が「Ｒ４３→Ｒ４２→Ｒ４１→Ｒ４４」である場合には、アクセス禁止領域を「Ｒ３１，Ｒ３２，Ｒ３３」に決定する。 Next, a method for determining an access prohibited area by the host device 2 will be described. The host device 2 determines an area that is not included in the predetermined access order among all the areas R31, R32, R33, R41, R42, R43, and R44 as an access prohibited area. For example, when the predetermined access order is “R31 → R33 → R32”, the access prohibited area is determined as “R41, R42, R43, R44”, and the predetermined access order is “R43 → R42 → R41 → R44”. In some cases, the access prohibited area is determined as “R31, R32, R33”.

なお、ホスト機器２が所定アクセス順序及びアクセス禁止領域を決定するためには、アクセスシナリオ領域の個数、及び各アクセスシナリオ領域に含まれる領域の位置及び個数に関する情報を、ホスト機器２が保有している必要がある。 In order for the host device 2 to determine the predetermined access order and the access-prohibited area, the host device 2 has information on the number of access scenario areas and the position and number of areas included in each access scenario area. Need to be.

これを実現するための第１の例として、メモリ５の領域Ｒ５あるいは領域Ｒ６（図４参照）内、又は、メモリコントローラ４の記憶部２１（図３参照）内に、これらの情報を予め記憶しておき、メモリコントローラ４がホスト機器２にこれらの情報を送信する。コンテンツ領域の位置及び個数についても、同様の手法によりメモリコントローラ４がホスト機器２に情報を送信することができる。 As a first example for realizing this, these pieces of information are stored in advance in the region R5 or region R6 (see FIG. 4) of the memory 5 or in the storage unit 21 (see FIG. 3) of the memory controller 4. The memory controller 4 transmits these pieces of information to the host device 2. Regarding the position and number of content areas, the memory controller 4 can transmit information to the host device 2 by the same method.

第２の例として、メモリ５内にコンテンツデータを書き込む際に、ホスト機器２がメモリコントローラ４に対して、データＤ１Ａ１〜Ｄ１Ａ３，Ｄ２Ａ１〜Ｄ２Ａ４及びコンテンツデータＤ１，Ｄ２の格納場所を指定する。そして、指定した格納場所を、ホスト機器２が保有しておく。 As a second example, when writing content data in the memory 5, the host device 2 designates the storage location of the data D1A1 to D1A3, D2A1 to D2A4 and the content data D1 and D2 to the memory controller 4. Then, the host device 2 holds the designated storage location.

第３の例として、データＤ１Ａ１〜Ｄ１Ａ３，Ｄ２Ａ１〜Ｄ２Ａ４の格納場所をメモリ５内の固定位置とし、その固定位置に関する情報をメモリコントローラ４が保有しておく。そして、メモリコントローラ４がホスト機器２にその情報を送信する。コンテンツ領域の位置及び個数についても、同様の手法によりメモリコントローラ４がホスト機器２に情報を送信することができる。 As a third example, the storage location of the data D1A1 to D1A3, D2A1 to D2A4 is set as a fixed position in the memory 5, and the memory controller 4 holds information regarding the fixed position. Then, the memory controller 4 transmits the information to the host device 2. Regarding the position and number of content areas, the memory controller 4 can transmit information to the host device 2 by the same method.

図５のフローチャートの説明に戻り、この時点（ステップＳ３）でメモリコントローラ４は、アクセスシナリオ領域Ｒ３へのアクセスを許可した状態（図１０参照）で、ホスト機器２からアクセスシナリオ領域Ｒ３へのアクセスを待っている。 Returning to the description of the flowchart of FIG. 5, at this time (step S 3), the memory controller 4 accesses the access scenario region R 3 from the host device 2 while permitting access to the access scenario region R 3 (see FIG. 10). Waiting for.

次に、図５のステップＳ４において、ホスト機器２からアクセスシナリオ領域Ｒ３への読み出しアクセスが開始される。具体的には、ホスト機器２からメモリコントローラ４へ、領域Ｒ３１〜Ｒ３３に関するリードコマンドが送信される。 Next, in step S4 of FIG. 5, read access from the host device 2 to the access scenario region R3 is started. Specifically, a read command related to the areas R31 to R33 is transmitted from the host device 2 to the memory controller 4.

次に、図５のステップＳ５において、メモリコントローラ４は、ホスト機器２からアクセスシナリオ領域Ｒ３へのアクセスにおけるアクセス順序が、アクセスシナリオ領域Ｒ３に関する所定アクセス順序に一致しているか否かを判定する。具体的には、メモリコントローラ４の判定処理部２５（図３参照）が、ホスト機器２からの領域Ｒ３１〜Ｒ３３に関するリードコマンドの受信順序と、図９の（Ａ）に示したレジスタ２６における、状態Ｔ１に対応する所定アクセス順序とを比較する。 Next, in step S5 of FIG. 5, the memory controller 4 determines whether or not the access order in the access from the host device 2 to the access scenario area R3 matches the predetermined access order for the access scenario area R3. Specifically, the determination processing unit 25 (see FIG. 3) of the memory controller 4 receives the read command reception order related to the areas R31 to R33 from the host device 2 and the register 26 shown in FIG. The predetermined access order corresponding to the state T1 is compared.

領域Ｒ３１〜Ｒ３３に関するリードコマンドの受信順序が、Ｒ３１→Ｒ３３→Ｒ３２の順序でない場合には、受信順序は所定アクセス順序と一致しない。この場合はステップＳ５における判定の結果は「ＮＯ」となり、次に図５のステップＳ６においてメモリコントローラ４は、ホスト機器２からのアクセスを不正なアクセスとみなして、ホスト機器２に任意のダミーデータを送信する。 When the reception order of the read commands related to the areas R31 to R33 is not the order of R31 → R33 → R32, the reception order does not match the predetermined access order. In this case, the result of determination in step S5 is “NO”. Next, in step S6 of FIG. 5, the memory controller 4 regards the access from the host device 2 as an unauthorized access, and causes the host device 2 to store arbitrary dummy data. Send.

一方、領域Ｒ３１〜Ｒ３３に関するリードコマンドの受信順序が、Ｒ３１→Ｒ３３→Ｒ３２の順序である場合には、受信順序は所定アクセス順序と一致する。この場合、メモリコントローラ４は、ホスト機器２からのアクセスを正常なアクセスとみなして、領域Ｒ３１，Ｒ３３，Ｒ３２からデータＤ１Ａ１，Ｄ１Ａ３，Ｄ１Ａ２を順に読み出して、ホスト機器２に送信する。 On the other hand, when the reception order of the read commands related to the regions R31 to R33 is the order of R31 → R33 → R32, the reception order matches the predetermined access order. In this case, the memory controller 4 regards the access from the host device 2 as a normal access, sequentially reads the data D1A1, D1A3, D1A2 from the regions R31, R33, R32 and transmits them to the host device 2.

また、領域Ｒ３１〜Ｒ３３に関するリードコマンドの受信順序が所定アクセス順序と一致する場合、メモリコントローラ４は、図５のステップＳ７において、アクセスシナリオ領域Ｒ３に対応するコンテンツ領域Ｒ１へのアクセスを許可する。メモリコントローラ４は、この状態で、ホスト機器２からコンテンツ領域Ｒ１へのアクセスを待つ。後にホスト機器２からコンテンツ領域Ｒ１への読み出しアクセスがあった場合、メモリコントローラ４は、コンテンツ領域Ｒ１からコンテンツデータＤ１を読み出して、ホスト機器２に送信する。 If the reception order of the read commands related to the areas R31 to R33 matches the predetermined access order, the memory controller 4 permits access to the content area R1 corresponding to the access scenario area R3 in step S7 of FIG. In this state, the memory controller 4 waits for access from the host device 2 to the content area R1. When there is a read access from the host device 2 to the content region R1 later, the memory controller 4 reads the content data D1 from the content region R1 and transmits it to the host device 2.

また、領域Ｒ３１〜Ｒ３３に関するリードコマンドの受信順序が所定アクセス順序と一致する場合、メモリコントローラ４は、図５のステップＳ８において、レジスタ２６，２７のポインタＰの位置を、図１１に示すように、状態Ｔ１から状態Ｔ２に更新する。図１１の（Ｂ）を参照して、状態Ｔ２に対応するアクセス禁止領域には、領域Ｒ４１〜Ｒ４４は含まれていない。つまり、ポインタＰの位置が状態Ｔ１から状態Ｔ２に更新されたことにより、図１２に示すように、外部からアクセスシナリオ領域Ｒ４へのアクセスが許可されたことになる。メモリコントローラ４は、この状態で、ホスト機器２からアクセスシナリオ領域Ｒ４へのアクセスを待つ。また、図１１の（Ｂ）を参照して、状態Ｔ２に対応するアクセス禁止領域には、領域Ｒ３１〜Ｒ３３が含まれている。つまり、ポインタＰの位置が状態Ｔ１から状態Ｔ２に更新されたことにより、図１２に示すように、外部からアクセスシナリオ領域Ｒ３へのアクセスが再び禁止されたことになる。 If the reception order of the read commands related to the areas R31 to R33 matches the predetermined access order, the memory controller 4 determines the position of the pointer P of the registers 26 and 27 in step S8 of FIG. 5 as shown in FIG. The state T1 is updated to the state T2. Referring to (B) of FIG. 11, regions R41 to R44 are not included in the access prohibited region corresponding to state T2. That is, as the position of the pointer P is updated from the state T1 to the state T2, as shown in FIG. 12, access to the access scenario region R4 from the outside is permitted. In this state, the memory controller 4 waits for access from the host device 2 to the access scenario region R4. Referring to FIG. 11B, the access prohibited area corresponding to state T2 includes areas R31 to R33. That is, as the position of the pointer P is updated from the state T1 to the state T2, as shown in FIG. 12, access to the access scenario region R3 from the outside is prohibited again.

なお、図５のフローチャートではステップＳ７とステップＳ８とを別ステップとして記載しているが、図１０に示した状態から図１２に示した状態への変更（つまり、アクセスシナリオ領域Ｒ３へのアクセスの禁止、アクセスシナリオ領域Ｒ４へのアクセスの許可、及びコンテンツ領域Ｒ１へのアクセスの許可）は、ステップＳ５において領域Ｒ３１〜Ｒ３３に関するリードコマンドの受信順序が所定アクセス順序と一致すると判定された直後に、同一の処理ステップとして実行しても良い。 In the flowchart of FIG. 5, step S7 and step S8 are described as separate steps. However, the state shown in FIG. 10 is changed to the state shown in FIG. 12 (that is, the access scenario area R3 is accessed). (Prohibition, permission to access the access scenario area R4, and permission to access the content area R1) immediately after it is determined in step S5 that the reception order of the read commands related to the areas R31 to R33 matches the predetermined access order. It may be executed as the same processing step.

次に、図５のステップＳ９において、メモリコントローラ４は、レジスタ２６，２７へのパラメータの再設定を行うか否かを判定する。ここでは、ステップＳ９における判定の結果は「ＮＯ」であるものとする。 Next, in step S9 in FIG. 5, the memory controller 4 determines whether or not to reset the parameters in the registers 26 and 27. Here, it is assumed that the result of determination in step S9 is “NO”.

次に、図５のステップＳ４において、ホスト機器２からアクセスシナリオ領域Ｒ４への読み出しアクセスが開始される。具体的には、ホスト機器２からメモリコントローラ４へ、領域Ｒ４１〜Ｒ４４に関するリードコマンドが送信される。 Next, in step S4 of FIG. 5, read access from the host device 2 to the access scenario region R4 is started. Specifically, a read command related to the areas R41 to R44 is transmitted from the host device 2 to the memory controller 4.

次に、図５のステップＳ５において、メモリコントローラ４は、ホスト機器２からアクセスシナリオ領域Ｒ４へのアクセスにおけるアクセス順序が、アクセスシナリオ領域Ｒ４に関する所定アクセス順序に一致しているか否かを判定する。具体的には、メモリコントローラ４の判定処理部２５（図３参照）が、ホスト機器２からの領域Ｒ４１〜Ｒ４４に関するリードコマンドの受信順序と、図１１の（Ａ）に示したレジスタ２６における、状態Ｔ２に対応する所定アクセス順序とを比較する。 Next, in step S5 of FIG. 5, the memory controller 4 determines whether or not the access order in the access from the host device 2 to the access scenario area R4 matches the predetermined access order for the access scenario area R4. Specifically, the determination processing unit 25 (see FIG. 3) of the memory controller 4 receives the read commands regarding the areas R41 to R44 from the host device 2 and the register 26 shown in FIG. The predetermined access order corresponding to the state T2 is compared.

領域Ｒ４１〜Ｒ４４に関するリードコマンドの受信順序が、Ｒ４４→Ｒ４１→Ｒ４２→Ｒ４３の順序でない場合には、受信順序は所定アクセス順序と一致しない。この場合、図５のステップＳ６において、メモリコントローラ４は、ホスト機器２からのアクセスを不正なアクセスとみなして、ホスト機器２に任意のダミーデータを送信する。 When the reception order of the read commands related to the regions R41 to R44 is not the order of R44 → R41 → R42 → R43, the reception order does not match the predetermined access order. In this case, in step S6 of FIG. 5, the memory controller 4 regards the access from the host device 2 as an unauthorized access, and transmits arbitrary dummy data to the host device 2.

一方、領域Ｒ４１〜Ｒ４４に関するリードコマンドの受信順序が、Ｒ４４→Ｒ４１→Ｒ４２→Ｒ４３の順序である場合には、受信順序は所定アクセス順序と一致する。この場合、メモリコントローラ４は、ホスト機器２からのアクセスを正常なアクセスとみなして、領域Ｒ４４，Ｒ４１，Ｒ４２，Ｒ４３からデータＤ２Ａ４，Ｄ２Ａ１，Ｄ２Ａ２，Ｄ２Ａ３を順に読み出して、ホスト機器２に送信する。 On the other hand, when the receiving order of the read commands related to the regions R41 to R44 is the order of R44 → R41 → R42 → R43, the receiving order matches the predetermined access order. In this case, the memory controller 4 regards the access from the host device 2 as a normal access, sequentially reads the data D2A4, D2A1, D2A2, and D2A3 from the regions R44, R41, R42, and R43 and transmits them to the host device 2. .

また、領域Ｒ４１〜Ｒ４４に関するリードコマンドの受信順序が所定アクセス順序と一致する場合、メモリコントローラ４は、図５のステップＳ７において、アクセスシナリオ領域Ｒ４に対応するコンテンツ領域Ｒ２へのアクセスを許可する。メモリコントローラ４は、この状態で、ホスト機器２からコンテンツ領域Ｒ２へのアクセスを待つ。後にホスト機器２からコンテンツ領域Ｒ２への読み出しアクセスがあった場合、メモリコントローラ４は、コンテンツ領域Ｒ２からコンテンツデータＤ２を読み出して、ホスト機器２に送信する。 If the reception order of the read commands related to the areas R41 to R44 matches the predetermined access order, the memory controller 4 permits access to the content area R2 corresponding to the access scenario area R4 in step S7 of FIG. In this state, the memory controller 4 waits for access from the host device 2 to the content area R2. When there is a read access from the host device 2 to the content region R2 later, the memory controller 4 reads the content data D2 from the content region R2 and transmits it to the host device 2.

また、領域Ｒ４１〜Ｒ４４に関するリードコマンドの受信順序が所定アクセス順序と一致する場合、メモリコントローラ４は、図５のステップＳ８において、レジスタ２６，２７のポインタＰの位置を、図８に示すように、状態Ｔ２から状態Ｔ０に更新する。図８の（Ｂ）を参照して、状態Ｔ０に対応するアクセス禁止領域には、領域Ｒ３１〜Ｒ３３，Ｒ４１〜Ｒ４４が含まれている。つまり、ポインタＰの位置が状態Ｔ２から状態Ｔ０に更新されたことにより、図１３に示すように、外部からアクセスシナリオ領域Ｒ４へのアクセスが再び禁止されたことになる。 If the reception order of the read commands related to the areas R41 to R44 matches the predetermined access order, the memory controller 4 determines the position of the pointer P of the registers 26 and 27 in step S8 of FIG. 5 as shown in FIG. The state T2 is updated to the state T0. Referring to FIG. 8B, the access prohibited area corresponding to state T0 includes areas R31 to R33 and R41 to R44. That is, as the position of the pointer P is updated from the state T2 to the state T0, access to the access scenario region R4 from the outside is again prohibited as shown in FIG.

なお、図１２に示した状態から図１３に示した状態への変化（つまり、コンテンツ領域Ｒ２へのアクセスの許可、及びアクセスシナリオ領域Ｒ４へのアクセスの禁止）は、ステップＳ５において領域Ｒ４１〜Ｒ４４に関するリードコマンドの受信順序が所定アクセス順序と一致すると判定された直後に、同一の処理ステップとして実行しても良い。 Note that the change from the state shown in FIG. 12 to the state shown in FIG. 13 (that is, permission of access to the content region R2 and prohibition of access to the access scenario region R4) is performed in the regions R41 to R44 in step S5. Immediately after it is determined that the reception order of the read commands relating to the predetermined access order matches, the same processing steps may be executed.

次に、図５のステップＳ９において、メモリコントローラ４は、レジスタ２６，２７へのパラメータの再設定を行うか否かを判定する。ここでは、ステップＳ９における判定の結果は「ＹＥＳ」であるものとする。 Next, in step S9 in FIG. 5, the memory controller 4 determines whether or not to reset the parameters in the registers 26 and 27. Here, it is assumed that the determination result in step S9 is “YES”.

この場合、次に図５のステップＳ２において、レジスタ２６，２７に現在設定されているパラメータが初期化され、レジスタ２６，２７は図６に示した状態に戻る。 In this case, next, in step S2 of FIG. 5, the parameters currently set in the registers 26 and 27 are initialized, and the registers 26 and 27 return to the state shown in FIG.

次に、図５のステップＳ３において、レジスタ２６，２７への新たなパラメータの設定が行われる。具体的には、ホスト機器２が、各アクセスシナリオ領域Ｒ３，Ｒ４毎に新たな所定アクセス順序及び新たなアクセス禁止領域を決定し、設定コマンドとしてメモリコントローラ４に送信する。メモリコントローラ４の設定処理部２４（図３参照）は、受信した設定コマンドに基づいて、レジスタ２６に新たな所定アクセス順序を設定するとともに、レジスタ２７に新たなアクセス禁止領域を設定する。 Next, in step S3 of FIG. 5, new parameters are set in the registers 26 and 27. Specifically, the host device 2 determines a new predetermined access order and a new access prohibited area for each access scenario area R3, R4, and transmits it to the memory controller 4 as a setting command. The setting processing unit 24 (see FIG. 3) of the memory controller 4 sets a new predetermined access order in the register 26 and sets a new access prohibited area in the register 27 based on the received setting command.

図１４の（Ａ）を参照して、この例では、設定処理部２４は、「Ｒ３３→Ｒ３１→Ｒ３２」なる新たな所定アクセス順序を、状態Ｔ１に対応させてレジスタ２６に設定する。また、設定処理部２４は、「Ｒ４１→Ｒ４３→Ｒ４２→Ｒ４４」なる新たな所定アクセス順序を、状態Ｔ２に対応させてレジスタ２６に設定する。 Referring to FIG. 14A, in this example, the setting processing unit 24 sets a new predetermined access order “R33 → R31 → R32” in the register 26 in association with the state T1. The setting processing unit 24 sets a new predetermined access order “R41 → R43 → R42 → R44” in the register 26 in association with the state T2.

図１４の（Ｂ）を参照して、この例では、設定処理部２４は、「Ｒ４１，Ｒ４２，Ｒ４３，Ｒ４４」なる新たなアクセス禁止領域を、状態Ｔ１に対応させてレジスタ２７に設定する。また、設定処理部２４は、「Ｒ３１，Ｒ３２，Ｒ３３」なる新たなアクセス禁止領域を、状態Ｔ２に対応させてレジスタ２７に設定する。なお、再設定の前後で、アクセスシナリオ領域Ｒ３，Ｒ４が含む複数の領域Ｒ３１〜Ｒ３３，Ｒ４１〜Ｒ４４の位置及び個数が同一である場合には、レジスタ２７へのパラメータの再設定は省略することができる。 Referring to FIG. 14B, in this example, the setting processing unit 24 sets a new access-prohibited area “R41, R42, R43, R44” in the register 27 in association with the state T1. In addition, the setting processing unit 24 sets a new access-prohibited area “R31, R32, R33” in the register 27 in association with the state T2. In addition, before and after the resetting, when the positions and the numbers of the plurality of areas R31 to R33 and R41 to R44 included in the access scenario areas R3 and R4 are the same, the parameter resetting to the register 27 is omitted. Can do.

以降は、パラメータが再設定されたレジスタ２６，２７を用いて、上記と同様の処理が実行される。従って、以降、ホスト機器２がアクセスシナリオ領域Ｒ３，Ｒ４にアクセスする際には、メモリコントローラ４の判定処理部２５（図３参照）は、前回のアクセス時に使用した所定アクセス順序とは異なる新たな所定アクセス順序に基づいて、ホスト機器２からのアクセスが正常か不正かを判定することとなる。 Thereafter, processing similar to the above is executed using the registers 26 and 27 whose parameters have been reset. Therefore, when the host device 2 subsequently accesses the access scenario areas R3 and R4, the determination processing unit 25 (see FIG. 3) of the memory controller 4 performs a new access order different from the predetermined access order used at the previous access. Based on the predetermined access order, it is determined whether the access from the host device 2 is normal or illegal.

このように本実施の形態に係るコンピュータシステム１及び半導体記憶装置３によれば、アクセスシナリオ領域Ｒ３，Ｒ４へのアクセスにおけるアクセス順序が、記憶部２１に記憶されている所定アクセス順序に一致していることを条件として、コンテンツ領域Ｒ１，Ｒ２へのアクセスが許可される。そのため、不正アクセスを企てる第三者は、メモリ５内におけるアクセスシナリオ領域Ｒ３，Ｒ４の位置のみならず、所定アクセス順序をも割り出す必要がある。しかも、その所定アクセス順序の通りにアクセスシナリオ領域Ｒ３，Ｒ４にアクセスしなければ、コンテンツ領域Ｒ１，Ｒ２に記憶されているコンテンツデータＤ１，Ｄ２を読み出すことができない。従って、セキュリティ強度を高めることができる。 As described above, according to the computer system 1 and the semiconductor storage device 3 according to the present embodiment, the access order in accessing the access scenario regions R3 and R4 matches the predetermined access order stored in the storage unit 21. On the condition that access to the content areas R1 and R2 is permitted. Therefore, a third party who attempts unauthorized access needs to determine not only the positions of the access scenario areas R3 and R4 in the memory 5, but also the predetermined access order. Moreover, the content data D1 and D2 stored in the content regions R1 and R2 cannot be read unless the access scenario regions R3 and R4 are accessed according to the predetermined access order. Therefore, the security strength can be increased.

また、アクセスシナリオ領域Ｒ３，Ｒ４には、コンテンツデータＤ１，Ｄ２とは無関係なデータではなく、コンテンツデータＤ１，Ｄ２に関連するデータＤ１Ａ１〜Ｄ１Ａ３，Ｄ２Ａ１〜Ｄ２Ａ４が記憶されている。従って、コンテンツデータをメモリ５に格納するにあたり、アクセスシナリオ領域Ｒ３，Ｒ４は無駄な領域とはならないため、メモリ容量が削減されることを回避できる。 The access scenario areas R3 and R4 store data D1A1 to D1A3 and D2A1 to D2A4 related to the content data D1 and D2, not data unrelated to the content data D1 and D2. Accordingly, when the content data is stored in the memory 5, the access scenario areas R3 and R4 are not useless areas, so that the memory capacity can be avoided from being reduced.

また、本実施の形態に係るコンピュータシステム１及び半導体記憶装置３によれば、固定のアクセス順序が所定アクセス順序として記憶部２１に記憶されているのではなく、制御部２０によって、任意のアクセス順序が所定アクセス順序として記憶部２１に設定される。従って、不正アクセスを企てる第三者が所定アクセス順序を割り出すことはさらに困難となるため、セキュリティ強度をさらに高めることができる。 Further, according to the computer system 1 and the semiconductor storage device 3 according to the present embodiment, the fixed access order is not stored in the storage unit 21 as the predetermined access order, but the control unit 20 does not store the arbitrary access order. Is set in the storage unit 21 as the predetermined access order. Therefore, it is more difficult for a third party who attempts unauthorized access to determine the predetermined access order, and the security strength can be further increased.

また、本実施の形態に係るコンピュータシステム１及び半導体記憶装置３によれば、アクセスシナリオ領域Ｒ３，Ｒ４へのアクセスが行われる度に、所定アクセス順序が変更される。従って、仮に、不正アクセスを企てる第三者が所定アクセス順序の割り出しに一旦成功したとしても、次回にアクセスシナリオ領域Ｒ３，Ｒ４にアクセスする際には所定アクセス順序が変更されているため、以前に割り出した所定アクセス順序をそのまま適用しても、コンテンツ領域Ｒ１，Ｒ２へのアクセスは許可されない。その結果、セキュリティ強度をさらに高めることができる。 In addition, according to the computer system 1 and the semiconductor memory device 3 according to the present embodiment, the predetermined access order is changed every time the access scenario areas R3 and R4 are accessed. Therefore, even if a third party who attempts unauthorized access once succeeds in determining the predetermined access order, the predetermined access order is changed when the access scenario areas R3 and R4 are accessed next time. Even if the determined predetermined access order is applied as it is, access to the content areas R1 and R2 is not permitted. As a result, the security strength can be further increased.

また、本実施の形態に係るコンピュータシステム１及び半導体記憶装置３によれば、メモリ５は、コンテンツ領域とアクセスシナリオ領域とのセットを、複数セット（上記の例では２セット）有している。そして、所定アクセス順序は、複数セットの各々のセット毎に個別に設定可能である。従って、不正アクセスを企てる第三者は、仮に、一のセットに関する所定アクセス順序の割り出しに成功したとしても、他のセットのコンテンツ領域及びアクセスシナリオ領域にはアクセスできない。その結果、セキュリティ強度をさらに高めることができる。 Further, according to the computer system 1 and the semiconductor storage device 3 according to the present embodiment, the memory 5 has a plurality of sets (two sets in the above example) of content areas and access scenario areas. The predetermined access order can be individually set for each of the plurality of sets. Therefore, even if a third party who attempts unauthorized access succeeds in determining the predetermined access order for one set, it cannot access the content area and the access scenario area of the other set. As a result, the security strength can be further increased.

また、本実施の形態に係るコンピュータシステム１及び半導体記憶装置３によれば、アクセスシナリオ領域Ｒ４へのアクセスが常に許可されているわけではなく、アクセスシナリオ領域Ｒ３へのアクセス順序が所定アクセス順序に一致しなければ、アクセスシナリオ領域Ｒ４へのアクセスは許可されない。従って、不正アクセスを企てる第三者がコンテンツ領域Ｒ２に記憶されているコンテンツデータＤ２を読み出すためには、アクセスシナリオ領域Ｒ４に関する所定アクセス順序のみならず、アクセスシナリオ領域Ｒ３に関する所定アクセス順序をも割り出す必要がある。その結果、セキュリティ強度をさらに高めることができる。 Further, according to the computer system 1 and the semiconductor memory device 3 according to the present embodiment, access to the access scenario region R4 is not always permitted, and the access order to the access scenario region R3 is in a predetermined access order. If they do not match, access to the access scenario area R4 is not permitted. Therefore, in order for a third party who attempts unauthorized access to read the content data D2 stored in the content area R2, not only the predetermined access order for the access scenario area R4 but also the predetermined access order for the access scenario area R3 is determined. There is a need. As a result, the security strength can be further increased.

また、本実施の形態に係るコンピュータシステム１及び半導体記憶装置３によれば、アクセスシナリオ領域Ｒ３へのアクセスが許可されると、その許可状態が継続されるのではなく、アクセスシナリオ領域Ｒ４へのアクセスが許可された時点で、アクセスシナリオ領域Ｒ３へのアクセスが再び禁止される。従って、不正アクセスを企てる第三者は、仮に、アクセスシナリオ領域Ｒ３へのアクセスに一旦成功したとしても、アクセスシナリオ領域Ｒ４へのアクセスが許可された以降は、アクセスシナリオ領域Ｒ３へのアクセスができなくなる。その結果、セキュリティ強度をさらに高めることができる。 Further, according to the computer system 1 and the semiconductor memory device 3 according to the present embodiment, when access to the access scenario region R3 is permitted, the permitted state is not continued, but access to the access scenario region R4 is not continued. When access is permitted, access to the access scenario region R3 is prohibited again. Therefore, even if a third party who attempts unauthorized access once successfully accesses the access scenario area R3, the third party can access the access scenario area R3 after the access to the access scenario area R4 is permitted. Disappear. As a result, the security strength can be further increased.

以下、上記実施の形態に関する種々の変形例について説明する。 Hereinafter, various modifications related to the above embodiment will be described.

＜第１の変形例＞
メモリコントローラ４の制御部２０は、レジスタ２６，２７に設定されているパラメータを、定期的又は不定期的に変更しても良い。 <First Modification>
The control unit 20 of the memory controller 4 may change the parameters set in the registers 26 and 27 regularly or irregularly.

図１５は、第１の変形例に係るメモリコントローラ４の構成を示すブロック図である。メモリコントローラ４の制御部２０は、設定処理部２４及び判定処理部２５に加えて、変更処理部３０を有している。メモリコントローラ４のその他の構成は、図３に示した構成と同様である。 FIG. 15 is a block diagram showing a configuration of the memory controller 4 according to the first modification. The control unit 20 of the memory controller 4 includes a change processing unit 30 in addition to the setting processing unit 24 and the determination processing unit 25. Other configurations of the memory controller 4 are the same as those shown in FIG.

パラメータの変更処理は、ホスト機器２が主体となって、あるいはメモリコントローラ４が主体となって実行される。 The parameter changing process is executed mainly by the host device 2 or mainly by the memory controller 4.

ホスト機器２が主体となる場合の第１の例として、ホスト機器２は、ＲＴＣ１２（図２参照）から出力されるクロック信号に基づいて、時間をカウントする。そして、ホスト機器２は、所定時間（例えば２０秒）が経過する毎に、各アクセスシナリオ領域Ｒ３，Ｒ４毎に新たな所定アクセス順序及び新たなアクセス禁止領域を決定し、設定変更コマンドとしてメモリコントローラ４に送信する。所定時間は、等間隔でも良いし、ランダムな間隔でも良い。メモリコントローラ４の変更処理部３０は、受信した設定変更コマンドに基づいて、レジスタ２６に新たな所定アクセス順序を設定するとともに、レジスタ２７に新たなアクセス禁止領域を設定する。 As a first example when the host device 2 is the main body, the host device 2 counts time based on a clock signal output from the RTC 12 (see FIG. 2). Then, every time a predetermined time (for example, 20 seconds) elapses, the host device 2 determines a new predetermined access order and a new access prohibited area for each access scenario area R3, R4, and uses the memory controller as a setting change command. 4 to send. The predetermined time may be an equal interval or a random interval. The change processing unit 30 of the memory controller 4 sets a new predetermined access order in the register 26 and sets a new access prohibited area in the register 27 based on the received setting change command.

ホスト機器２が主体となる場合の第２の例として、ホスト機器２は、メモリコントローラ４に向けて所定のコマンド（例えばリードコマンド）を所定回数（例えば１０回）送信する毎に、各アクセスシナリオ領域Ｒ３，Ｒ４毎に新たな所定アクセス順序及び新たなアクセス禁止領域を決定し、設定変更コマンドとしてメモリコントローラ４に送信する。所定回数は、固定数でも良いし、ランダム数でも良い。メモリコントローラ４の変更処理部３０は、受信した設定変更コマンドに基づいて、レジスタ２６に新たな所定アクセス順序を設定するとともに、レジスタ２７に新たなアクセス禁止領域を設定する。 As a second example of the case where the host device 2 is the main body, each time the host device 2 transmits a predetermined command (for example, a read command) to the memory controller 4 a predetermined number of times (for example, 10 times), each access scenario A new predetermined access order and a new access prohibited area are determined for each of the areas R3 and R4, and are transmitted to the memory controller 4 as a setting change command. The predetermined number of times may be a fixed number or a random number. The change processing unit 30 of the memory controller 4 sets a new predetermined access order in the register 26 and sets a new access prohibited area in the register 27 based on the received setting change command.

メモリコントローラ４が主体となる第１の例として、ホスト機器２からメモリコントローラ４にクロック信号を送信し、変更処理部３０は、受信したクロック信号に基づいて、時間をカウントする。あるいは、半導体記憶装置３内にＲＴＣを搭載し、変更処理部３０は、そのＲＴＣから出力されるクロック信号に基づいて、時間をカウントする。そして、変更処理部３０は、所定時間（例えば６０秒）が経過する毎に、各アクセスシナリオ領域Ｒ３，Ｒ４毎に新たな所定アクセス順序及び新たなアクセス禁止領域を決定し、その新たな所定アクセス順序及び新たなアクセス禁止領域を、レジスタ２６，２７にそれぞれ設定する。所定時間は、等間隔でも良いし、ランダムな間隔でも良い。変更処理部３０によって決定された新たな所定アクセス順序及び新たなアクセス禁止領域に関する情報は、メモリコントローラ４からホスト機器２に送信される。 As a first example in which the memory controller 4 is mainly used, a clock signal is transmitted from the host device 2 to the memory controller 4, and the change processing unit 30 counts time based on the received clock signal. Alternatively, an RTC is mounted in the semiconductor memory device 3, and the change processing unit 30 counts time based on a clock signal output from the RTC. Then, every time a predetermined time (for example, 60 seconds) elapses, the change processing unit 30 determines a new predetermined access order and a new access prohibited area for each access scenario region R3, R4, and the new predetermined access. The order and the new access prohibited area are set in the registers 26 and 27, respectively. The predetermined time may be an equal interval or a random interval. Information on the new predetermined access order and the new access-prohibited area determined by the change processing unit 30 is transmitted from the memory controller 4 to the host device 2.

メモリコントローラ４が主体となる場合の第２の例として、メモリコントローラ４がホスト機器２から何らかのコマンドを所定回数（例えば２０回）受信する毎に、変更処理部３０は、各アクセスシナリオ領域Ｒ３，Ｒ４毎に新たな所定アクセス順序及び新たなアクセス禁止領域を決定する。そして、変更処理部３０は、その新たな所定アクセス順序及び新たなアクセス禁止領域を、レジスタ２６，２７にそれぞれ設定する。所定回数は、固定数でも良いし、ランダム数でも良い。変更処理部３０によって決定された新たな所定アクセス順序及び新たなアクセス禁止領域に関する情報は、メモリコントローラ４からホスト機器２に送信される。 As a second example in the case where the memory controller 4 is the main body, every time the memory controller 4 receives a certain number of commands (for example, 20 times) from the host device 2, the change processing unit 30 causes each access scenario region R 3, A new predetermined access order and a new access prohibited area are determined for each R4. Then, the change processing unit 30 sets the new predetermined access order and the new access prohibited area in the registers 26 and 27, respectively. The predetermined number of times may be a fixed number or a random number. Information on the new predetermined access order and the new access-prohibited area determined by the change processing unit 30 is transmitted from the memory controller 4 to the host device 2.

第１の変形例に係るコンピュータシステム１及び半導体記憶装置３によれば、制御部２０は、ホスト機器２からコンテンツ領域Ｒ１，Ｒ２又はアクセスシナリオ領域Ｒ３，Ｒ４へのアクセスの状況に拘わらず、記憶部２１に記憶されている所定アクセス順序及びアクセス禁止領域を、定期的又は不定期的に変更する。従って、不正アクセスを企てる第三者が所定アクセス順序及びアクセス禁止領域を割り出すことはさらに困難となるため、セキュリティ強度をさらに高めることができる。 According to the computer system 1 and the semiconductor storage device 3 according to the first modification, the control unit 20 stores the memory regardless of the access status from the host device 2 to the content areas R1, R2 or the access scenario areas R3, R4. The predetermined access order and the access prohibited area stored in the unit 21 are changed regularly or irregularly. Therefore, it becomes more difficult for a third party who attempts unauthorized access to determine the predetermined access order and the access-prohibited area, so that the security strength can be further increased.

＜第２の変形例＞
上記実施の形態では、図１３に示したように、ホスト機器２からコンテンツ領域Ｒ１へのアクセスが一旦許可されると、その後にホスト機器２からコンテンツ領域Ｒ２へのアクセスが許可されても、コンテンツ領域Ｒ１へのアクセスの許可状態は継続されている。 <Second Modification>
In the above embodiment, as shown in FIG. 13, once the access from the host device 2 to the content area R1 is permitted, the content can be accessed even if the access from the host apparatus 2 to the content area R2 is permitted thereafter. The permitted state of access to the region R1 is continued.

第２の変形例として、メモリコントローラ４の制御部２０は、図５のステップＳ５においてホスト機器２からコンテンツ領域Ｒ１へのアクセスを許可した後、所定のタイミングで、ホスト機器２からコンテンツ領域Ｒ１へのアクセスを禁止しても良い。 As a second modification, the control unit 20 of the memory controller 4 permits access from the host device 2 to the content area R1 in step S5 of FIG. May be prohibited.

図１６は、第２の変形例に関して、コンテンツ領域Ｒ１，Ｒ２及びアクセスシナリオ領域Ｒ３，Ｒ４に対するアクセスの許可又は禁止の状態を示す図である。図１３とは異なり、ホスト機器２からコンテンツ領域Ｒ１へのアクセスは禁止されている。 FIG. 16 is a diagram illustrating a state where access to the content areas R1 and R2 and the access scenario areas R3 and R4 is permitted or prohibited with respect to the second modification. Unlike FIG. 13, access from the host device 2 to the content area R1 is prohibited.

上記所定のタイミングの第１の例として、制御部２０は、コンテンツ領域Ｒ１からのコンテンツデータＤ１の読み出しが完了した直後に、コンテンツ領域Ｒ１へのアクセスを許可状態から禁止状態に変更する。 As a first example of the predetermined timing, the control unit 20 changes the access to the content region R1 from the permitted state to the prohibited state immediately after the reading of the content data D1 from the content region R1 is completed.

上記所定のタイミングの第２の例として、制御部２０は、コンテンツ領域Ｒ１へのアクセスが許可された時点を起算点として、メモリコントローラ４がホスト機器２からリードコマンドを所定回数受信した直後に、コンテンツ領域Ｒ１へのアクセスを許可状態から禁止状態に変更する。例えば、コンテンツ領域Ｒ１が８ページ分の記憶容量を有しており、メモリ５からのデータの読み出しが１ページ単位で実行される場合には、制御部２０は、コンテンツ領域Ｒ１へのアクセスが許可された後、メモリコントローラ４がホスト機器２からリードコマンドを８回受信した直後に、コンテンツ領域Ｒ１へのアクセスを許可状態から禁止状態に変更する。 As a second example of the predetermined timing, the control unit 20 immediately after the memory controller 4 receives a read command from the host device 2 a predetermined number of times, starting from the time when access to the content area R1 is permitted. Access to the content area R1 is changed from the permitted state to the prohibited state. For example, when the content area R1 has a storage capacity of 8 pages and data reading from the memory 5 is executed in units of one page, the control unit 20 permits access to the content area R1. After that, immediately after the memory controller 4 receives the read command from the host device 2 eight times, the access to the content area R1 is changed from the permitted state to the prohibited state.

上記所定のタイミングの第３の例として、制御部２０は、コンテンツ領域Ｒ１へのアクセスが許可された時点を起算点として、メモリコントローラ４がホスト機器２からリードコマンドを１回受信する毎に、コンテンツ領域Ｒ１へのアクセスを、ページ単位で許可状態から禁止状態に順次変更する。例えば、メモリ５からのデータの読み出しが１ページ単位で実行される場合には、制御部２０は、コンテンツ領域Ｒ１へのアクセスが許可された後、メモリコントローラ４がホスト機器２からリードコマンドを１回受信する毎に、コンテンツ領域Ｒ１の先頭ページから順にページ単位で、ホスト機器２からのアクセスを許可状態から禁止状態に順次変更する。 As a third example of the predetermined timing, the control unit 20 starts every time when the memory controller 4 receives a read command from the host device 2 from the time when access to the content area R1 is permitted. The access to the content area R1 is sequentially changed from the permitted state to the prohibited state on a page basis. For example, when reading of data from the memory 5 is executed in units of one page, the control unit 20 allows the memory controller 4 to issue a read command 1 from the host device 2 after access to the content area R1 is permitted. Each time it is received, the access from the host device 2 is sequentially changed from the permitted state to the prohibited state in page units in order from the first page of the content area R1.

第２の変形例に係るコンピュータシステム１及び半導体記憶装置３によれば、コンテンツ領域Ｒ１へのアクセスが一旦許可されると、その許可状態が継続されるのではなく、所定のタイミングで、コンテンツ領域Ｒ１へのアクセスが再び禁止される。従って、不正アクセスを企てる第三者は、仮に、コンテンツ領域Ｒ１へのアクセスに一旦成功したとしても、所定のタイミングでアクセスが再禁止された以降は、コンテンツ領域Ｒ１へのアクセスができなくなる。その結果、セキュリティ強度をさらに高めることができる。 According to the computer system 1 and the semiconductor storage device 3 according to the second modification, once access to the content area R1 is permitted, the permission state is not continued, but at a predetermined timing. Access to R1 is again prohibited. Therefore, even if a third party who attempts illegal access once succeeds in accessing the content area R1, the third party cannot access the content area R1 after the access is prohibited again at a predetermined timing. As a result, the security strength can be further increased.

＜第３の変形例＞
図４を参照し、領域Ｒ１〜Ｒ４を一つのセットとして、そのセットをメモリ５の記憶領域内に複数セット配置しても良い。 <Third Modification>
Referring to FIG. 4, areas R1 to R4 may be set as one set, and a plurality of sets may be arranged in the storage area of memory 5.

＜第４の変形例＞
図１を参照して、ホスト機器２と半導体記憶装置３との間で送受信されるコマンドやデータは、暗号化することが望ましい。 <Fourth Modification>
Referring to FIG. 1, it is desirable to encrypt commands and data transmitted / received between host device 2 and semiconductor memory device 3.

＜第５の変形例＞
所定アクセス順序には、一つの領域を重複して設定しても良い。例えば、アクセスシナリオ領域Ｒ３に関して、「Ｒ３１→Ｒ３３→Ｒ３２→Ｒ３１」なる所定アクセス順序を設定しても良い。 <Fifth Modification>
One area may be overlapped in the predetermined access order. For example, a predetermined access order “R31 → R33 → R32 → R31” may be set for the access scenario region R3.

＜第６の変形例＞
図５を参照して、ステップＳ５における判定の結果が「ＮＯ」である場合、次にステップＳ６において、メモリコントローラ４は、ホスト機器２にダミーデータを送信する。 <Sixth Modification>
Referring to FIG. 5, when the result of determination in step S 5 is “NO”, in step S 6, memory controller 4 transmits dummy data to host device 2.

第１の例として、メモリコントローラ４は、メモリ５のアクセスフリーな領域Ｒ５，Ｒ６（図４参照）内に記憶されている任意のデータを読み出し、そのデータをダミーデータとして、ホスト機器２に送信する。 As a first example, the memory controller 4 reads arbitrary data stored in the access-free areas R5 and R6 (see FIG. 4) of the memory 5, and transmits the data to the host device 2 as dummy data. To do.

第２の例として、メモリコントローラ４は、領域Ｒ５，Ｒ６内に記憶されている任意のデータを読み出し、そのデータのビットの全部又は一部を反転したものをダミーデータとして、ホスト機器２に送信する。 As a second example, the memory controller 4 reads arbitrary data stored in the areas R5 and R6, and transmits the data obtained by inverting all or part of the bits as dummy data to the host device 2. To do.

本発明の実施の形態に係るコンピュータシステムの全体構成を示すブロック図である。It is a block diagram which shows the whole structure of the computer system which concerns on embodiment of this invention. ホスト機器の構成の一部を抜き出して示すブロック図である。It is a block diagram which extracts and shows a part of structure of a host apparatus. メモリコントローラの構成を示すブロック図である。It is a block diagram which shows the structure of a memory controller. メモリの記憶領域の一部を抜き出して示す図である。It is a figure which extracts and shows a part of storage area of memory. 本発明の実施の形態に係るコンピュータシステムにおける処理の流れを示すフローチャートである。It is a flowchart which shows the flow of a process in the computer system which concerns on embodiment of this invention. 図３に示したレジスタへのパラメータの設定内容を示す図である。It is a figure which shows the setting content of the parameter to the register | resistor shown in FIG. 図４に示したコンテンツ領域及びアクセスシナリオ領域に対するアクセスの許可又は禁止の状態を示す図である。FIG. 5 is a diagram illustrating a state where access to the content area and the access scenario area illustrated in FIG. 4 is permitted or prohibited. 図３に示したレジスタへのパラメータの設定内容を示す図である。It is a figure which shows the setting content of the parameter to the register | resistor shown in FIG. 図３に示したレジスタへのパラメータの設定内容を示す図である。It is a figure which shows the setting content of the parameter to the register | resistor shown in FIG. 図４に示したコンテンツ領域及びアクセスシナリオ領域に対するアクセスの許可又は禁止の状態を示す図である。FIG. 5 is a diagram illustrating a state where access to the content area and the access scenario area illustrated in FIG. 4 is permitted or prohibited. 図３に示したレジスタへのパラメータの設定内容を示す図である。It is a figure which shows the setting content of the parameter to the register shown in FIG. 図４に示したコンテンツ領域及びアクセスシナリオ領域に対するアクセスの許可又は禁止の状態を示す図である。FIG. 5 is a diagram illustrating a state where access to the content area and the access scenario area illustrated in FIG. 4 is permitted or prohibited. 図４に示したコンテンツ領域及びアクセスシナリオ領域に対するアクセスの許可又は禁止の状態を示す図である。FIG. 5 is a diagram illustrating a state where access to the content area and the access scenario area illustrated in FIG. 4 is permitted or prohibited. 図３に示したレジスタへのパラメータの設定内容を示す図である。It is a figure which shows the setting content of the parameter to the register | resistor shown in FIG. 第１の変形例に係るメモリコントローラの構成を示すブロック図である。It is a block diagram which shows the structure of the memory controller which concerns on a 1st modification. 第２の変形例に関して、コンテンツ領域及びアクセスシナリオ領域に対するアクセスの許可又は禁止の状態を示す図である。It is a figure which shows the permission or prohibition state of access with respect to a content area and an access scenario area regarding the 2nd modification.

符号の説明Explanation of symbols

１コンピュータシステム
２ホスト機器
３半導体記憶装置
４メモリコントローラ
５メモリ
２０制御部
２１記憶部
２４設定処理部
２５判定処理部
２６，２７レジスタ
３０変更処理部
Ｒ１，Ｒ２コンテンツ領域
Ｒ３，Ｒ４アクセスシナリオ領域
Ｒ３１〜Ｒ３３，Ｒ４１〜Ｒ４４領域
Ｄ１，Ｄ２コンテンツデータ
Ｄ１Ａ１〜Ｄ１Ａ３，Ｄ２Ａ１〜Ｄ２Ａ４データ DESCRIPTION OF SYMBOLS 1 Computer system 2 Host apparatus 3 Semiconductor memory device 4 Memory controller 5 Memory 20 Control part 21 Storage part 24 Setting process part 25 Judgment process part 26, 27 Register 30 Change process part R1, R2 Content area R3, R4 Access scenario area R31- R33, R41-R44 area D1, D2 Content data D1A1-D1A3, D2A1-D2A4 data

Claims

メモリと、外部装置から前記メモリへのアクセスを制御するメモリコントローラとを備え、
前記メモリコントローラは、制御部と記憶部とを有し、
前記メモリは、
コンテンツデータが記憶された第１領域と、
前記コンテンツデータに関連するデータが記憶された第２領域と
を有し、
前記制御部は、前記外部装置によって任意に決定された、前記第２領域への所定アクセス順序を、前記外部装置から受信して前記記憶部に設定し、
前記制御部は、前記外部装置から前記第２領域へのアクセスにおけるアクセス順序が、前記記憶部に設定されている前記所定アクセス順序に一致していることを条件として、前記外部装置から前記第１領域へのアクセスを許可し、
前記制御部は、前記外部装置から前記第２領域へのアクセスが完了した後、前記外部装置が次に前記第２領域へアクセスする際に、前記外部装置によって決定された新たな所定アクセス順序を前記外部装置から受信して前記記憶部に設定する、半導体記憶装置。 A memory and a memory controller that controls access to the memory from an external device;
The memory controller includes a control unit and a storage unit,
The memory is
A first area in which content data is stored;
A second area in which data related to the content data is stored;
The control unit receives a predetermined access order to the second area arbitrarily determined by the external device from the external device, sets the order in the storage unit,
The control unit receives the first order from the external device on the condition that the access order in the access from the external device to the second area matches the predetermined access order set in the storage unit . Allow access to the region ,
After the access from the external device to the second area is completed, the control unit sets a new predetermined access order determined by the external device when the external device next accesses the second area. A semiconductor memory device that is received from the external device and set in the memory unit.

前記制御部は、前記記憶部に記憶されている前記所定アクセス順序を定期的又は不定期的に変更する、請求項１に記載の半導体記憶装置。 The semiconductor memory device according to claim 1, wherein the control unit changes the predetermined access order stored in the storage unit regularly or irregularly.

前記制御部は、前記外部装置から前記第１領域へのアクセスを許可した後、所定のタイミングで、前記外部装置から前記第１領域へのアクセスを禁止する、請求項１又は２に記載の半導体記憶装置。 The semiconductor device according to claim 1, wherein the control unit prohibits access from the external device to the first region at a predetermined timing after permitting access from the external device to the first region. Storage device.

前記メモリは、前記第１領域と前記第２領域とのセットを、複数セット有しており、 The memory has a plurality of sets of the first area and the second area,
前記所定アクセス順序は、各セット毎に個別に設定可能である、請求項１〜３のいずれか一つに記載の半導体記憶装置。 The semiconductor memory device according to claim 1, wherein the predetermined access order can be individually set for each set.

前記複数セットには、第１セットと第２セットとが含まれ、 The plurality of sets includes a first set and a second set,
前記制御部は、前記外部装置から前記第１セットの前記第２領域へのアクセスにおけるアクセス順序が、前記第１セットに関する前記所定アクセス順序に一致していることを条件として、前記外部装置から前記第２セットの前記第２領域へのアクセスを許可する、請求項４に記載の半導体記憶装置。 The control unit, from the external device, on the condition that the access order in the access from the external device to the second area of the first set matches the predetermined access order for the first set. The semiconductor memory device according to claim 4, wherein access to the second area of the second set is permitted.

前記制御部は、前記外部装置から前記第２セットの前記第２領域へのアクセスを許可した場合、前記外部装置から前記第１セットの前記第２領域へのアクセスを禁止する、請求項５に記載の半導体記憶装置。 6. The control unit according to claim 5, wherein when the external device permits access to the second region of the second set from the external device, the control unit prohibits access from the external device to the second region of the first set. The semiconductor memory device described.

ホスト機器と、  A host device,
前記ホスト機器に外部接続可能な半導体記憶装置と  A semiconductor memory device externally connectable to the host device;
を備え、With
前記半導体記憶装置は、  The semiconductor memory device
メモリと、前記ホスト機器から前記メモリへのアクセスを制御するメモリコントローラとを含み、  A memory and a memory controller that controls access from the host device to the memory;
前記メモリコントローラは、制御部と記憶部とを有し、  The memory controller includes a control unit and a storage unit,
前記メモリは、  The memory is
コンテンツデータが記憶された第１領域と、  A first area in which content data is stored;
前記コンテンツデータに関連するデータが記憶された第２領域と  A second area in which data related to the content data is stored;
を有し、Have
前記制御部は、前記ホスト機器によって任意に決定された、前記第２領域への所定アクセス順序を、前記ホスト機器から受信して前記記憶部に設定し、  The control unit receives a predetermined access order to the second area arbitrarily determined by the host device from the host device, sets the order in the storage unit,
前記制御部は、前記ホスト機器から前記第２領域へのアクセスにおけるアクセス順序が、前記記憶部に設定されている前記所定アクセス順序に一致していることを条件として、前記ホスト機器から前記第１領域へのアクセスを許可し、  The control unit may receive the first order from the host device on the condition that the access order in the access from the host device to the second area matches the predetermined access order set in the storage unit. Allow access to the region,
前記制御部は、前記ホスト機器から前記第２領域へのアクセスが完了した後、前記ホスト機器が次に前記第２領域へアクセスする際に、前記ホスト機器によって決定された新たな所定アクセス順序を前記ホスト機器から受信して前記記憶部に設定する、コンピュータシステム。  After the access from the host device to the second area is completed, the control unit sets a new predetermined access order determined by the host device when the host device accesses the second area next time. A computer system that receives from the host device and sets in the storage unit.

前記制御部は、前記記憶部に記憶されている前記所定アクセス順序を定期的又は不定期的に変更する、請求項７に記載のコンピュータシステム。 The computer system according to claim 7, wherein the control unit changes the predetermined access order stored in the storage unit regularly or irregularly.

前記制御部は、前記ホスト機器から前記第１領域へのアクセスを許可した後、所定のタイミングで、前記ホスト機器から前記第１領域へのアクセスを禁止する、請求項７又は８に記載のコンピュータシステム。 9. The computer according to claim 7, wherein the control unit prohibits access from the host device to the first area at a predetermined timing after permitting access from the host device to the first area. system.

前記メモリは、前記第１領域と前記第２領域とのセットを、複数セット有しており、 The memory has a plurality of sets of the first area and the second area,
前記所定アクセス順序は、各セット毎に個別に設定可能である、請求項７〜９のいずれか一つに記載のコンピュータシステム。 The computer system according to claim 7, wherein the predetermined access order can be individually set for each set.

前記複数セットには、第１セットと第２セットとが含まれ、 The plurality of sets includes a first set and a second set,
前記制御部は、前記ホスト機器から前記第１セットの前記第２領域へのアクセスにおけるアクセス順序が、前記第１セットに関する前記所定アクセス順序に一致していることを条件として、前記ホスト機器から前記第２セットの前記第２領域へのアクセスを許可する、請求項１０に記載のコンピュータシステム。 The control unit, from the host device, on the condition that the access order in the access to the second area of the first set matches the predetermined access order with respect to the first set. The computer system of claim 10, wherein access to the second set of the second area is permitted.

前記制御部は、前記ホスト機器から前記第２セットの前記第２領域へのアクセスを許可した場合、前記ホスト機器から前記第１セットの前記第２領域へのアクセスを禁止する、請求項１１に記載のコンピュータシステム。 12. The control unit according to claim 11, wherein when the host device permits access from the host device to the second area of the second set, the control unit prohibits access from the host device to the second area of the first set. The computer system described.