JP5108193B2 - Improved test structure inspection method - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、一般に、試料の検査および分析の分野に関し、特に、半導体集積回路の欠陥の検査および分析に関する。
【０００２】
【従来の技術】
半導体集積回路（ＩＣ）業界においては、回路のパッキング密度を高めることが常に要求されている。パッキング密度を増大させる要求は、サブミクロンの素子寸法を実現するための新しい材料および工程を開発するよう、半導体業界を導いてきた。そのような極めて小さい寸法でＩＣを製造すると回路が複雑になるため、製造の様々な段階で集積回路を検査するための改良方法への要求が、常に存在する。
【０００３】
製造の様々な段階でのそのような製品の検査は、非常に重要であり、歩留まりと製品の信頼性を大きく改善する可能性があるのだが、ＩＣの複雑性が増すと、そのような検査のコストが、費用と時間の両方の面で増大する。しかしながら、製造における早い段階で欠陥が検出されれば、欠陥ＩＣを数多く製造する前に、欠陥の原因を突き止めて直すことができる。
【０００４】
欠陥ＩＣによって引き起こされる問題を解決するために、ＩＣの製造業者は、半導体の欠陥試験構造を加工することがある。そのような欠陥試験構造は、欠陥分析のためのものである。欠陥試験構造は、ＩＣの製品に生じる欠陥に敏感であるように加工されるが、欠陥の存在がより容易に確認されるように設計される。そのような欠陥試験構造は、ＩＣ製品と同一の半導体基板上に形成されることが多い。
【０００５】
欠陥試験構造の１つの例は、ＭＩＴで設計された銅ＣＭＰ試験マスクセットにおいて見られる。この試験マスクセットは、結果の銅線形状が、線のピッチ、線の幅、先のアスペクト比のようなパラメータに依存する程度を定量化するよう設計されている。しかしながら、ＭＩＴマスクセットは、電子ビームを用いるのではなく、電気プローブを広い領域（およそ１００×１００μｍ２）の所定のパッドに接触させることにより、電流が素子に通されるという従来の電気的な試験を用いて試験されるよう設計されている。その分野で周知のように、欠陥検出システムは、荷電粒子ビームを頻繁に用いる。そのようなシステムでは、電子ビームのような荷電粒子ビームが、欠陥試験構造に照射される。電子ビームと回路の形状との相互作用は、二次電子、後方散乱電子、Ｘ線など、様々な強さの数多くの信号を発する。通例、電子ビーム法は、回路欠陥検出のためのよく知られた「電圧コントラスト」技術に対して二次電子信号を用いる。
【０００６】
電圧コントラスト技術は、試験中の試験構造の様々な位置における電位差が、二次電子の放射の強さの差を引き起こすことに基づく。そのため、走査される領域の電位の状態は、例えば配線パターンなどの低電位な部分を明るく表示し（二次電子の放射の強さが大きい）、高電位な部分を暗く表示する（二次電子の放出の強さが比較的小さい）ような電圧コントラストの画像として取得される。あるいは、システムは、低電位な部分を暗く表示し、高電位な部分を明るく表示するよう構成されてもよい。
【０００７】
二次電子検出器は、走査電子ビームによって走査される経路でのみ起こる二次電子の放出の強さを測定するために用いられる。欠陥部分は、検査されている部分の電位の状態から確認できる。ある形式の検査では、欠陥のある電圧コントラスト画像と欠陥のない画像との間の不一致の部分から、欠陥の位置が明らかになる。
【０００８】
そのため、そのようなシステムでは、電圧コントラストは、製造される回路各々について、欠陥のある回路と欠陥のない回路両方に対して同時に観察される。しかしながら、現在製造されているＩＣの密度を考えると、比較を実行するための電圧コントラストのデータを走査するために必要な時間はかなりのものである。そのような回路の検査と分析には、数日掛かることもある。したがって、より効率的な電圧コントラスト検査システムが求められている。
【０００９】
【発明の概要】
本発明は、試験構造における欠陥を検出するためのシステムを備える。そのシステムは、効率的かつ効果的な欠陥試験を実行するよう動作する。そのシステムは、さらに、以下に詳述するように、改良欠陥試験のための新しい試験構造を備える。
【００１０】
一実施形態では、本発明は、サンプルを検査する方法に関する。その方法は、第１のグループの試験構造に関連する第１のフィールドに移動する工程を備える。第１のグループの試験構造は、部分的に第１のフィールド内に存在する。その方法は、さらに、第１のグループの試験構造に欠陥が存在するか否かを決定するために第１のフィールドを走査する工程を備える。第１のグループの試験構造に欠陥があると決定された場合、その方法は、さらに、第１のグループの試験構造における特定の欠陥の位置を決定するために、領域の移動を繰り返してその領域を走査する工程を備える。一実施例においては、欠陥は、検査される第１のフィールドの外に位置する。
【００１１】
別の実施形態では、試験構造が開示されている。試験構造は、それぞれが第１の端部と第２の端部とを有する複数の導電線を備える。導電線の第１の端部は、走査可能な領域内に存在し、導電線の第２の端部は、走査可能な領域から離れて伸びている。導電線の少なくとも１つは、浮遊しているか、もしくは、所定の電位に接続されている。
【００１２】
別の実施形態では、走査領域を有する半導体ダイが開示されている。半導体ダイは、第１の複数の試験構造を備える。第１の複数の試験構造内の各試験構造は、完全に走査領域内に配置されている。半導体ダイは、さらに、第２の複数の試験構造を備える。第１の複数の試験構造内の各試験構造は、部分的にのみ走査領域内に配置されている。試験構造は、走査領域の走査の結果、走査領域外の欠陥が検出されるように配置される。好ましい実施形態では、第２の複数の試験構造は、主に走査領域の外に配置された試験構造を含む。別の態様において、第２の複数の試験構造は、走査領域内に配置された第２の複数の試験構造の一部に対して電圧コントラストを実行することにより、走査領域外に配置された第２の複数の試験構造の一部に関連するショートを検出できるように配置される。特定の実施例では、第１の複数の試験構造は、複数種類の試験構造を含んでおり、これらの試験構造は、第１種の試験構造と第２種の試験構造とを含む。第１種の試験構造は第２種の試験構造と異なっており、第１種および第２種の試験構造は、ビアチェーン試験構造、化学機械研磨（ＣＭＰ）試験構造、コンタクトアレイ試験構造、配列のズレを測定するための試験構造、またはＣＭＰダミー金属充填物試験構造であってよい。
【００１３】
別の実施形態において、半導体ダイは、少なくとも１つの電気的に非絶縁の導電試験構造に隣接して配置された少なくとも１つの電気的に絶縁された導電試験構造を有する。電気的に絶縁された試験構造の第１の部分が、走査領域内に配置され、電気的に絶縁された試験構造の第２の部分が、走査領域外に配置されていることにより、少なくとも１つの電気的に絶縁された試験構造の第１の部分の電圧コントラストを通して、電気的に絶縁された試験構造の第２の部分と電気的に非絶縁の試験構造との間のショートを検出することができる。好ましい実施形態では、電気的に非絶縁の試験構造の第１の部分の幅は、電気的に非絶縁の試験構造の第２の部分の幅以下である。
【００１４】
別の態様では、本発明は、検査を行う方法に関する。サンプルは、少なくとも１つの粒子ビームで第１の方向に走査される。サンプルは、少なくとも１つの粒子ビームで第２の方向に走査される。第２の方向は、第１の方向に対して、ある角度をなしている。サンプルの面積あたりの欠陥数が、第１の走査の結果として検出され、１または複数の検出された欠陥の位置が、第２の走査から決定される。特定の実施形態において、サンプルは、複数の試験要素を有する試験構造を備える。試験要素の第１の部分は、欠陥を持つ試験構造を確認するために第１の走査中にビームに暴露される。試験要素の第２の部分は、欠陥を分離して特徴付けるために第２の走査中にビームに暴露される。
【００１５】
別の方法の実施形態において、サンプルの第１の部分は、少なくとも１つの粒子ビームで第１の方向に走査され、サンプルの第２の部分は、少なくとも１つの粒子ビームで第２の方向に走査される。第２の方向は、第１の方向に対して、ある角度をなしている。第２の部分内の各欠陥の大体の位置は、第１の方向の走査から決定され、第２の部分内の各欠陥の詳細な位置は、第２の方向の走査から決定される。別の方法の態様では、サンプルの第１の部分は、少なくとも１つの粒子ビームで第１の方向に走査され、サンプルの第２の部分は、少なくとも１つの粒子ビームで第２の方向に走査される。第２の方向は、第１の方向に対して、ある角度をなしている。第２の部分内の欠陥の目録は、第１の方向の走査から決定され、第２の部分内の欠陥の特徴は、第２の方向の走査から決定される。さらに別の実施形態において、真空内に存在する半導体ダイの電気的な欠陥を検出し位置を特定するための方法が開示されている。半導体ダイ内の欠陥が検出される。真空状態を損なわずに、集束イオンビームを用いて、欠陥を露出させるために半導体ダイから構造を除去し、次いで、欠陥を特徴付ける。
【００１６】
他の実施形態では、半導体ダイの試験構造上の電気的な欠陥を検出するための方法が開示されている。半導体ダイは、複数の電気的に絶縁された試験構造と複数の電気的に非絶縁の試験構造とを備える。複数の電気的に絶縁された試験構造に対して、電圧が確立される。これらの電圧は、複数の電気的に非絶縁の試験構造の電圧とは異なっている。半導体ダイの領域は、第１の方向に連続的に検査され、それによって、欠陥のある試験構造が存在するか否かを示す電圧コントラストデータが取得される。電圧コントラストデータは、１以上の欠陥試験構造が存在するか否かを決定するために分析される。
【００１７】
別の実施形態では、半導体ダイの下位の金属層に形成された下層試験構造を有する半導体ダイが開示されている。下層導電試験構造は、第１の端部と第２の端部とを有する。第１の端部は、所定の電圧レベルに接続されている。半導体ダイは、さらに、下位の金属層の上方に形成された絶縁層を備える。ダイは、さらに、半導体ダイの上位の金属層に形成された上層試験構造を備える。上層導電試験構造は、下層導電試験構造の第２の端部と接続されている。上位の金属層は、絶縁層の上方に形成される。特定の実施例では、下層試験構造の第１の端部は、接地されている。別の実施形態において、半導体ダイは、さらに、基板と、下層試験構造の第１の端部と基板との間に接続された第１のビアとを備える。さらに別の態様では、下層試験構造は、延長された金属線であり、上層試験構造は、電圧コントラスト要素である。
【００１８】
別の態様において、本発明は、半導体ダイを試験する方法に関する。半導体ダイは、基板と、第１の金属層と、第１の金属層の上方に形成された第２の金属層とを備える。第１の金属試験構造は、第１の金属試験構造が第１の電気接続を有するように、半導体ダイの第１の金属層に形成される。第２の金属試験構造は、第２の金属試験構造が第１の金属試験構造への第２の電気接続を有するように、半導体ダイの第２の金属層に形成される。第２の電気接続は、第１の電気接続から、ある距離を隔てて形成される。電流が第２の金属試験構造から第１の接続へ流れることができる程度を評価することにより、第１の金属試験構造が、第１の電気接続と第２の電気接続との間で無傷であるか否かが決定される。
【００１９】
別の態様では、試験構造を加工する方法が開示されている。電圧コントラスト試験構造要素が形成され、少なくとも１つの非導電層が、試験構造要素の少なくとも一部分に形成される。非導電層内には、少なくとも１つの導電要素が形成される。導電要素は、電圧コントラスト試験構造と電気的に接続されている。別の実施形態において、製品の品質を検査する方法が開示されている。製品上方に存在する電圧コントラスト試験構造に対して、製品の製造中に電圧コントラスト試験を行うことによって生成された製品品質に関するデータが取得される。製品上の存在する電圧コントラスト構造の少なくとも一部は、製品の受け入れに先立って再検査され、それによって、製品品質を示す追加のデータが生成される。
【００２０】
別の態様では、半導体ダイが開示されている。ダイは、下層試験構造要素と、下層試験構造要素の少なくとも一部を覆う非導電層と、下層試験構造要素の少なくとも一部よりも上方にある上層試験構造要素と、非導電層内の導電要素とを備える。導電要素は、下層試験構造要素および上層試験構造要素と電気的に接続されている。半導体ダイは、さらに、複数の下層試験構造要素と複数の上層試験構造要素とを備えることが好ましい。複数の下層試験構造要素は、同一の第１の導電層内に形成され、複数の上層試験構造要素は、同一の第２の導電層内に形成される。上層および下層試験構造要素は、非導電層内の複数の導電要素によって互いにつながれている。そのような構造を加工および検査するための方法も開示されている。
【００２１】
他の実施形態において、複数の化学機械研磨の際の欠陥を最小限に抑えるように、配置されサイズを決められた複数のダミー充填物を有する半導体ダイが開示されている。少なくとも１つのダミー充填物は、下層にある試験構造に接続されている。好ましい実施形態において、半導体ダイは、さらに、複数の導電層と基板とを備える。下層にある試験構造は、複数の導電層の第１の層から形成される第１の層の一部と、第１の層の一部を少なくとも１つのダミー充填物に接続するビアとを備える。別の態様において、下層にある試験構造は、さらに、第１の層の一部を基板に接続するビアを有し、下層にある試験構造は、複数の層の一部とビアとを有することで、多層試験構造を形成している。別の実施形態において、本発明は、半導体ダイを加工する方法に関する。複数の導電層が形成され、複数の導電層の少なくとも１つから試験構造が形成される。ＣＭＰによる欠陥を最小限に抑えるために、複数の導電層の内の最上部の導電層内にダミー充填物が加えられる。少なくとも１つのダミー充填物は、試験構造の上方に形成される。
【００２２】
別の態様において、本発明は、半導体ダイの試験構造上の電気的な欠陥を検出する方法に関する。試験構造は、複数の電気的に絶縁された試験構造と複数の電気的に非絶縁の試験構造とを含む。試験構造は各々、部分的に走査領域内に配置された部分を有する。走査領域内に配置された試験構造の部分が走査されることにより、試験構造のその部分の電圧コントラスト画像が得られる。マルチピクセルプロセッサにおいて、取得された電圧コントラスト画像は、試験構造内に欠陥が存在するか否かを決定するために分析される。好ましい実施形態では、マルチピクセルプロセッサは、約２５ｎｍ〜２０００ｎｍの範囲のピクセル解像度サイズで動作する。別の態様において、プロセッサは、最適な信号対ノイズ感度でスループットを最大にするために、試験構造の線幅の２倍の幅に名目上は等しいピクセルサイズで動作する。上述の方法を実行するためのプログラム命令コンピュータを含む読取り可能な媒体も開示されている。
【００２３】
別の実施形態では、サンプルを検査する方法が開示されている。サンプルの少なくとも一部は、照明される。照明された部分からの信号が検出され、検出された信号は、サンプル上方に存在する欠陥を見つけるために処理される。検出された信号の処理は、少なくとも部分的には、電圧コントラスト試験から得られた結果に基づいて最適化される。一実施例において、照明は、光学的な照明である。別の実施形態において、処理は、自動欠陥分類を備え、自動欠陥分類の設定は、電圧コントラスト試験から得られた結果を用いて最適化される。別の実施例においては、その結果は、サンプル上方に存在する形状が電気的欠陥である可能性に関する。別の態様では、光学的測定ツールを最適化する方法が開示されている。工程ａにおいて、試験構造は、１または複数の致命的な欠陥の大体の位置を決定し、そのような致命的な欠陥の第１のマップを生成するために、電圧コントラストによって検査される。工程ｂにおいて、試験構造は、複数の光学画像と光学的欠陥の第２のマップを生成するために、光学的に検査される。工程ｃにおいて、第１のマップおよび第２のマップは、光学的欠陥と少なくとも一部の致命的な欠陥とを関連付けると共に、光学的手段が致命的な欠陥の検出に最適化されているか否かを決定するために重ね合わされる。工程（ｂ）および（ｃ）は、光学的手段が最適化されるまで様々な光学的手段の元で繰り返されることが好ましい。さらに別の態様において、光学的検査は、電圧コントラスト検査が実行される試験構造の第２の層と異なる試験構造の第１の層に対して実行される。別の実施例において、どの製造工程が、致命的な欠陥の検出に最適かが決定される。別の態様において、ａないしｂの工程は、さらに、最適な手段を定期的に抽出検査またはキャリブレーションするために用いられる。
【００２４】
別の態様では、サンプルを検査する方法が開示されている。サンプルが入射ビームによって照明されることにより、サンプル上方に存在する構造内に電圧コントラストを引き起こす。電圧コントラストは、構造内で検出される。検出された電圧コントラストからの情報が保存され、保存された電圧コントラスト情報の少なくとも一部に対応する形状の位置に関する位置データも保存される。特定の実施形態において、形状は、サンプル上方に存在する電気的欠陥を表す。別の実施形態では、保存された位置データは、二次元マップの形態である。別の態様では、サンプルは再検査され、保存された位置データは、再検査からのデータを分析する際に用いられる。
【００２５】
別の実施例において、上層と下層とを有する半導体ダイが開示されている。ダイは、半導体ダイの下位の金属層に形成された下層試験構造を備える。下層導電試験構造は、第１の端部と第２の端部とを有し、第１の端部は、所定の電圧レベルに接続されている。ダイは、さらに、下位の金属層の上方に形成された絶縁層と、半導体ダイの上位の金属層に形成された上層試験構造とを備える。上層導電試験構造は、下層導電試験構造の第２の端部と接続されており、上位の金属層は、絶縁層の上方に形成されている。ダイは、さらに、上層試験構造と接続された少なくとも１つのプローブパッドを備える。下層試験構造の第１の端部は、公称のグラウンド電位に接続されることが好ましい。別の実施例では、上層試験構造は、電圧コントラスト要素である。別の実施形態において、走査領域を有する半導体ダイが開示されている。半導体ダイは、第１の複数の試験構造を備える。第１の複数の試験構造内の各試験構造は、完全に走査領域内に配置されている。ダイは、さらに、第２の複数の試験構造を備える。第１の複数の試験構造内の各試験構造は、部分的にのみ走査領域内に配置されている。第１の複数の試験構造または第２の複数の試験構造は、少なくとも１つの試験構造に接続されたプローブパッドを有する。さらに別の半導体ダイの実施形態において、半導体ダイは、少なくとも１つの電気的に絶縁された導電試験構造と、少なくとも１つの電気的に絶縁された導電試験構造に隣接して配置された少なくとも１つの電気的に非絶縁の導電試験構造とを有する。電気的に絶縁された試験構造の第１の部分が、走査領域内に配置され、電気的に絶縁された試験構造の第２の部分が、走査領域外に配置されていることにより、電気的に絶縁された試験構造の第１の部分の電圧コントラストを通して、電気的に絶縁された試験構造の第２の部分と電気的に非絶縁の試験構造との間のショートを検出することができる。ダイは、さらに、少なくとも１つの電気的に絶縁された試験構造に接続された第１のプローブパッドを備える。別のダイの実施形態において、半導体ダイは、少なくとも１つの電気的に非絶縁の導電試験構造を備え、少なくとも１つの電気的に非絶縁の試験構造の第１の部分は、走査領域内に配置されている。ダイは、さらに、電気的に非絶縁の試験構造の第１の部分と接続されたプローブパッドを備える。電気的に非絶縁の試験構造の第２の部分は、走査領域外に配置されている。それにより、電気的に絶縁された試験構造の第１の部分の電圧コントラストを通して、電気的に非絶縁の試験構造内のオープン型の欠陥を検出することができる。電気的に非絶縁の試験構造の第１の部分の幅は、第２の部分の幅とほぼ等しいか、それよりも小さい。
【００２６】
本発明の原理を例示した添付図面との関連で行う以下の詳細な説明から、本発明の上述したおよびその他の特徴および利点がさらに詳しく示される。
【００２７】
【発明の実施の形態】
以下に記述するように、本発明の好ましい実施形態は、集積回路に影響を与える欠陥を検出、分離、および特徴付けするために、自動、急速、非接触なウエハ検査を実現するものである。
【００２８】
本発明のいくつかの実施形態は、半導体構造とその上のメタライゼーションまたはその他の相互接続を含むと共に、誘電体層によって他の導体および基板から分離された様々なレベルの導体を用いる多層の集積回路構造を例として説明されている。しかしながら、他の半導体加工方法を用いて形成された構造も、本発明の範囲内に含まれる。
【００２９】
本発明の１つの用途は、連続的に移動するステージを備えた走査型電子顕微鏡（ＳＥＭ）の動作を含む。しかしながら、本明細書に記載した試験構造と方法の多くは、ステップアンドリピートモードで動作されるＳＥＭを含めた他の試験装置にも有用である。ビームに対してステージを移動させる代わりに、電磁レンズで視野を偏向させることによってビームを移動してもよい。あるいは、ステージに対してビーム列を移動してもよい。
【００３０】
Ａ．一次領域を走査するために連続的に移動するステージを備えた走査型電子顕微鏡の利用。
本発明は、一実施形態において、連続的に移動するステージを備えるＳＥＭを用いる。そのようなＳＥＭを用いると、以下で詳細に説明するように、半導体素子における欠陥の検出に関して、かなりの利点がある。
【００３１】
ＳＥＭシステムは、ウエハやその他の基板の自動検査を実行するために用いてもよい。そのようなＳＥＭシステムは、当業者にとって周知である。例えば、１９９６年１１月２６日にＭｅｉｓｂｕｒｇｅｒ ｅｔ ａｌ．に対して発行された米国特許第５，５７８，８２１号「ＥＬＥＣＴＲＯＮ ＢＥＡＭ ＩＮＳＰＥＣＴＩＯＮ ＳＹＳＴＥＭ ＡＮＤ ＭＥＴＨＯＤ」は、集積回路の製造に用いられるウエハを含めて、荷電粒子走査システムと自動検査システムのための装置を記載している。この特許の全体を、引例として本明細書に組み込むこととする。Ｍｅｉｓｂｕｒｇｅｒの装置では、基板を走査するために基板の表面に対して荷電粒子ビームが向けられ、基板からの二次荷電粒子、後方散乱荷電粒子、透過荷電粒子の内の少なくとも１つを検出するために、検出器が選択される。
【００３２】
基板は、ｘ‐ｙステージに取り付けられる。基板が荷電粒子ビームによって走査されている際に、少なくとも１の運動の自由度が与えられる。基板は、二次荷電粒子を加速させるために、基板の表面上または表面近くの電界にさらされてもよい。そのシステムは、電荷に敏感な絶縁基板に対して低いビームエネルギで検査することを容易にすると共に、荷電粒子ビームに対する基板の位置を正確に測定する能力を持つ。
【００３３】
さらに、荷電粒子ビームの下方の基板の位置を合わせるための光学的位置決めシステムが備えられている。最も効率的に機能するよう、基板を含むチャンバを真空にして再加圧するための真空システムがさらに備えられている。真空システムは、第２の基板が積み降ろし、真空化または再加圧されている際に、第１の基板を真空状態に保つために用いることができる。検査の構成には、さらに、基板上のパターンを第２のパターンと比較するための比較システムが備えられている。
【００３４】
’８２１特許は、さらに、実質的に非導電の基板の自動検査のための自動システムを記載している。システムは、電子ビームを供給するための電界放射電子源と、電界放射電子源から基板の表面に電子ビームを送って走査するための荷電粒子ビーム列と、基板の上下の表面から放射する３種類の荷電粒子（すなわち、二次荷電粒子、後方散乱荷電粒子、透過荷電粒子）のうち１以上を検出するための１つ以上の荷電粒子検出器とを備える。システムは、さらに、基板を受けると共に、基板が荷電粒子ビームによって走査されている際に基板に少なくとも自由度１の動作を提供するように配置された連続的に移動するｘ‐ｙステージと、基板上の欠陥を確認するために荷電粒子検出器に接続されたマルチプロセッサ画像欠陥検査用コンピュータとを備える。そのようなシステムは、本発明の好ましい実施形態を実施するのに適している。
【００３５】
同様に、１９９６年３月２６日にＭｅｉｓｂｕｒｇｅｒ ｅｔ ａｌ．に対して発行された米国特許第５，５０２，３０６号「ＥＬＥＣＴＲＯＮ ＢＥＡＭ ＩＮＳＰＥＣＴＩＯＮ ＳＹＳＴＥＭ ＡＮＤ ＭＥＴＨＯＤ」は、本発明の実施に適した検査システムを記載している。’３０６では、本発明の好ましい実施形態の実施に適した粒子走査システムおよび自動検査システムのための方法および装置の数々の実施形態が開示されている。出願人は、この引例、米国特許第５，５０２，３０６全体を本明細書に組み込む。
【００３６】
本発明の実施に用いられる検査システムは、いくつかのモード（例えば、アレイ、ダイトゥーイ、ダイトゥータベース）で動作することができる。これらのモードの各々では、欠陥は、基板の走査から得られる電子ビーム画像を標準の画像と比較することにより検出される。アレイモードでは、実質的に同一の回路要素のアレイの第１の部分からの信号が、そのようなアレイの第２の部分からの信号と比較される。この技術の変形例では、アレイの画像を、同じ画像を電子的に修正したものと比較することが可能であり、繰り返しの内容を差し引くことができる。比較の結果として生じる差異の画像が、欠陥を示すこととなる。そのようなシステムの例は、１９９６年７月１６日にＥｖａｎｓ ｅｔ ａｌ．に対して発行された同一出願人による米国特許第５，５３７，６６９号「ＩＮＳＰＥＣＴＩＯＮ ＭＥＴＨＯＤ ＡＮＤ ＡＰＰＡＲＡＴＵＳ ＦＯＲ ＴＨＥ ＩＮＳＰＥＣＴＩＯＮ ＯＦ ＥＩＴＨＥＲ ＲＡＮＤＯＭ ＯＲ ＲＥＰＥＡＴＩＮＧ ＰＡＴＴＥＲＮＳ」に示されている。この特許の全体を、引例として本明細書に組み込むことにする。
【００３７】
ダイ‐ダイ検査では、同一基板の２つのダイからの信号が互いに比較される。ダイ‐データベース検査では、電子顕微鏡から得られた１つのダイからの信号が、データベースから得られた信号と比較される。データベースは、ダイを作るため、および、ダイに欠陥がなかった場合の複数の完全な画像を生成するために用いられる設計データを備えることができる。例えば、各画像は、対応する試験画像の欠陥のない場合の見え方を表す電圧コントラスト署名を含む。完全な画像は、ダイから得られた対応する画像と比較される。あるいは、データベースは、複数の完全な画像自体を含んでもよい。ダイ‐ダイ検査の場合、欠陥検査用プロセッサの機能は、第１のダイから得られた画像データを第２のダイから得られた画像データと比較することであり、ダイ‐データベース検査の場合には、ダイから得られた画像データをデータベースアダプタから得られたデータと比較することである。欠陥検査用プロセッサは、効率的な比較の実行を可能とするマルチピクセル画像コンピュータであることが好ましい。特定の実施形態において、プロセッサは、約２５ｎｍ〜２０００ｎｍの範囲のピクセル解像度サイズで動作する。より一般には、プロセッサは、最適な信号対ノイズ感度でスループットを最大にするために、試験構造の線幅の２倍の幅に名目上は等しいピクセルサイズで動作する。欠陥検査用プロセッサのルーチンと基本的な実施例は、１９８７年２月１７日にＳａｎｄｌａｎｄ ｅｔ ａｌ．に対して発行された米国特許第４，６４４，１７２号「ＥＬＥＣＴＲＯＮＩＣ ＣＯＮＴＲＯＬ ＯＦ ＡＮ ＡＵＴＯＭＡＴＩＣ ＷＡＦＥＲ ＩＮＳＰＥＣＴＩＯＮ ＳＹＳＴＥＭ」に記載されている。この特許の全体を、引例として本明細書に組み込むことにする。また、他の発明の検査技術（例えば、ダイ‐真理値表、および、ダイ‐完全画像）については、以下で述べる。
【００３８】
検査すべきサンプルは、ｘ‐ｙステージ上の電子ビーム列の下に配置されたホルダによって保持することができる。サンプルは、ステージのｘ方向の動きがサンプルパターンの中心領域（すなわち、検査対象となる領域）のｘ軸に実質的に垂直になるように、ステージ状に配置する必要がある。サンプルが適切に配置されると、検査プロセスが開始される。
【００３９】
ビーム列とアナログ偏向回路は、サンプルの表面に向かって電子ビームを方向付け、検出器が、二次電子、後方散乱電子、透過電子のうちの少なくとも１つを検出する。サンプル検査中のステージの位置と動きは、ステージサーボによって制御される。
【００４０】
図１は、本発明の一実施形態の実施に適した検査システム１０の全体的なブロック図を示す。システム１０には、Ｘ線マスク、ウエハ、その他のサンプル用の自動検査装置が示されており、その装置は、走査型電子顕微鏡をセンサとして用いている。
【００４１】
検査すべきサンプル５７は、ハンドラ３４によってｘ‐ｙステージ２４上の電子ビーム列２０の下に配置されたホルダに保持される。これは、対象となるサンプル５７をカセットから移動させるよう、システムコンピュータ３６がサンプルハンドラ３４に命令することによって実現される。この際、サンプル５７の平面または切り欠き（図４ａ参照）が自動的に検出され、サンプル５７はハンドラ３４に対して適切な方向に置かれる。サンプルは、次に、ビーム列２０の下に装着される。次いで、オペレータは、光学的位置決めシステム２２を通してマスクを視覚的に観察し、ステージのｘ方向の動きがサンプルパターンの中心領域（すなわち、検査対象となる領域）のｘ軸に実質的に垂直になるように、サンプル上の位置決めポイント（オペレータが選択したサンプル上の任意の形状であってよい）を配置する。これにより、位置の粗調整が完了する。
【００４２】
次いで、オペレータが電子ビームでサンプルを走査し、画像ディスプレイ４６上の画像を観察することによって、位置の微調整が実行される。次に、すべての位置決めデータは、ダイをそのｘ軸およびｙ軸に沿って走査するために必要な実際の組み合わせのｘおよびｙの動きを計算するために、システムコンピュータ３６と共同して動作する位置決めコンピュータ２１に保存される。これにより、同じ種類のサンプルに対しては、オペレータの位置決め動作を行う必要がなくなる。サンプルが適切に配置されると、検査プロセスが開始される。
【００４３】
次に、ビーム列２０と、その光学的位置決めシステム２２と、アナログ偏向回路３０（以下で詳しく説明する）は、サンプル表面５７に向かって電子ビームを方向付け、検出器３２が、二次電子、後方散乱電子、および、サンプル５７を通過する電子を検出する。その動作と、その照射からのデータの収集は、ビーム列制御コンピュータ４２と、ビデオフレームバッファ４４と、取得用プリプロセッサ４８と、偏向コントローラ５０と、メモリブロック５２によって実行される。バス（ＶＭＥ１）２９は、サブシステム間の通信リンクとして機能する。
【００４４】
サンプル５７の検査中のステージ２４の位置および動きは、偏向コントローラ５０と位置決めコンピュータ２１の制御の下でステージサーボ２６と干渉計２８によって制御される。
【００４５】
比較モードがダイ‐データベースである場合、メモリブロック５２と通信するデータベースアダプタ５４が、期待されるダイの形式に相当する信号の源として用いられる。
【００４６】
実際の欠陥の処理は、ポストプロセッサ５８と共に欠陥検査用プロセッサ５６によってメモリブロック５２のデータに関して実行される。この際、これらのブロック間の通信は、バス（ＶＭＥ２）３１を介して行われる。
【００４７】
システムの全体的な動作は、データバス２３を介して他のブロックと通信するシステムコンピュータ３６と、ユーザキーボード４０と、コンピュータディスプレイ３８によって実行される。データバス２３は、イーサネットバス（イーサネットは、Ｘｅｒｏｘ Ｃｏｒｐ．の登録商標）と類似のものでよい。
【００４８】
本発明の一実施形態では、連続的に移動するステージで走査することにより、かなりの利点が得られる。すなわち、ステージ（または、ビーム）が移動している間に、サンプルの測定値が得られる。逆に、ステップ型のシステムは、移動とサンプル測定のサイクルを交互に行う。さらに、ステップ型のシステムは、各移動の後にサンプルの測定値を取得できるまで静止している時間を必要とする。図に示された実施形態は、静止時間を必要とせずにサンプルが移動している間に測定値を取得するためのより効率的な機構を提供する。
【００４９】
図に示された実施形態では、ステージは、ｘ方向に連続的に移動する。ステージは、ｘ方向に一定の速度で連続的に移動することがさらに好ましい。ステージの連続的な移動の典型的な速度は、毎秒約１．０〜２００ｍｍである。ｘ方向の移動は、ステージではなく電子ビームの移動によって実現することも可能であることに注意されたい。ただし、その移動は、実際の電子ビーム列の移動によってもよいし、ビームの偏向によってもよい。さらに、ステージ自体は、ｘおよびｙの両方向またはそれらを組み合わせた方向に移動するよう動作可能である。
【００５０】
ステージがｘ方向に連続的に移動すると同時に、電子ビームは、ｙ方向に往復するよう繰り返し偏向される。本発明の典型的な応用例では、電子ビームは、約１００ｋＨｚで往復することができる。偏向は、概ね歪みがなく、表面に対して実質的に垂直であることが好ましい。そうすれば、画像化の特性が、走査フィールド全体で均一となる。
【００５１】
図２は、走査パターンを示している。この図には、１つの試験チップ１００が基板上方に示されている。試験チップ内には、検査されるべき走査スワース（または、「有意な領域」または「一次走査領域」）１０１が含まれる。ダイの検査中、移動するステージによってｘ方向の有効な走査の動きが実現され、電子ビームの偏向によってｙ方向の有効な動きが実現される。
【００５２】
ステージと電子ビームの移動を組み合わせた結果、基板に対するビームの経路は、図２に示したような走査パターン１０２を形成する。この走査パターン１０２は、正弦波のパターンとして示されているが、他にも、三角のパターンやその他の形状が可能であり、データは、ビームがいずれかの方向または両方向に走査された際に結果として生じる二次電子またはその他の放射から収集できる。図に示された実施形態では、走査スワースの長さは、試験チップの幅（例えば、７ｍｍ×７ｍｍ試験チップでは７ｍｍ、１０ｍｍ×１０ｍｍ試験チップでは１０ｍｍ）である。しかしながら、走査スワースは、試験チップの幅よりも小さく、本発明の範囲に含まれる長さであればよい。走査スワースの幅は、できる限り大きいほうがよい。現在市販されているシステムでは、走査スワースの幅は、５０μｍと５００μｍの間である。走査スワースは、約２００μｍであることがさらに好ましい。
【００５３】
一実施形態では、走査スワースは、試験チップ上の各試験構造の少なくとも一部を含む。そのため、１回の走査ですべての試験構造を試験することができる。走査スワースは、様々な異なる種類の試験構造を含むことができる。これにより、システムが、１つの走査スワースを１回走査することによって、異なる種類の欠陥を検出することが可能となる。しかしながら、各スワースが１種類の試験構造を全体的または部分的に有する複数のスワースを備える構造を作ることも可能である。走査スワースに備えることができる様々な種類の試験構造については、以下で詳しく説明する。
【００５４】
図３は、本発明の一実施形態に従ったプロセスおよび試験手順を示すフローチャートである。まず、動作１において、基板上方に導電線などの試験構造を形成するために、一連の最初の製造プロセス工程が実行される。動作２において、電子ビーム検査システムによって構造が検査される。動作３において、電子ビーム検査から検出された信号は、導電線におけるオープンまたはショートなどの潜在的な欠陥が検出されたか否かを決定するために処理される。製造の終了に値するほどの重大な潜在的な欠陥が検出されなかった場合、次に、動作４において、続きの製造プロセス工程が実行される。多数の潜在的な欠陥が検査で見つかることは、珍しいことではない。しかしながら、製品のウエハに対してさえ、製造プロセスの終了につながるほど数は多くないが重大な欠陥が検出されることが多い。プロセスがまだ特徴付けを受けていて、ウエハが製品ウエハではない場合には、数多くの深刻な欠陥があったとしても、そのようなウエハと試験構造の処理を続けることができる。
【００５５】
ウエハのロットに存在する試験構造の数と、試験構造に必要な相対的な面積は、様々に変更することができる。一例として、試験構造のための様々な面積を持ち、製造プロセスで用いることのできるいくつかのレチクルを備えることができる。試験構造のための比較的大きい面積を有するレチクルを、ロットの特定のウエハに用いる（または、そのようなウエハの所定の部分にまたがせる）と共に、比較的少ない試験構造を有するレチクルを、ロットの他のウエハに用いる（または、そのようなウエハの残りの部分にまたがせる）ことができる。各種類のレチクルの相対的な利用の程度が、ロット内の試験構造の数を決定するため、この部分は、各ロットが製造される際のプロセスの試験条件に応じて、ロットによって変更することができる。あるいは、試験構造を含むレチクルの一部は、所望の所定数の試験構造を形成するために十分な程度まで「切り取る」ことが可能であり、各ウエハの残り部分は、製品構造で覆われる。
【００５６】
次の製造プロセス工程がない場合には、製造プロセスは５において終了する。次の製造プロセス工程がある場合には、次の製造プロセス工程は、６において開始される。
【００５７】
しかしながら、動作３において潜在的な欠陥が検出された場合には、動作７において潜在的な欠陥の位置を記録できる。動作８においては、潜在的な欠陥の位置を再び確認し、走査型電子顕微鏡、光学顕微鏡、エネルギ分散型Ｘ線分光法（ＥＤＳ）、および／または、集束イオンビーム（ＦＩＢ）技術、または、これらを組み合わせた技術などの様々な特徴付けの技術を用いて特徴付けを行うことができる。最後に、動作９および１０において、特徴付けのプロセスからの情報が分析され、結果のデータは、欠陥を引き起こすプロセスの条件を排除するために用いることができる。もちろん、試験の欠陥特徴付けプロセスが非破壊的である場合には、基板をプロセスラインに戻して、さらなる処理を施すことが可能である。
【００５８】
Ｃ．試験チップの設計
移動するステージを備える装置を用いて試験チップを走査することにより、半導体素子の欠陥を試験するための高速かつ効率的な方法が提供される。以下に詳しく説明するとおり、試験されるために、試験構造が、走査スワース内に完全に納まる必要はないことに注意すべきである。多くの構造に対しては、試験構造のほんの一部のみを走査することにより、電圧コントラスト試験を成し遂げることができる。そのような場合、電圧コントラスト技術によって欠陥が検出されると、その欠陥が走査スワースの外に位置していたとしても、次の動作において欠陥の正確な位置を決定することができる。
【００５９】
以下で詳しく説明するように、無数の異なる種類の試験構造を、走査スワース内に加工することができる。これらの試験構造の一部については、以下で詳しく説明する。そのような構造は、ビアチェーンと、導電線とを備えることが可能であり、それらは、一部のみが走査スワース内に存在することが好ましい（しかし、必須ではない）。ビアチェーンおよび導電線の好ましい構造を、詳しく説明する。そのような構造は、さらに、化学機械研磨などの特定のプロセス工程によって引き起こされる欠陥を検出するよう設計されたコンタクトアレイまたは要素などのさらに小型な試験要素を備えることができる。これらのより小型な要素は、完全に走査スワース内に存在することが好ましい（しかし、必須ではない）。
【００６０】
さらに、ここで説明している試験構造は、好ましい実施形態として説明している技術以外の技術によって試験することもできることに注意すべきである。例えば、そのような試験構造は、連続的に移動するステージを備えない粒子ビームによって検査されてもよい。そのような技術では、例えば、ステップアンドリピート型のステージが備えられており、ステージが静止している間に電子ビーム走査が実行され、次いで、ステージは、移動されて、次の電子ビーム走査工程が実行される前に静止するようになっている。ステップ型の試験構造の一実施形態については、図３３を参照して詳しく説明する。また、粒子ビームによる走査を行わない電圧コントラスト技術を、ここに説明した試験構造の多くと共に用いることも可能である。例えば、電圧コントラストを引き起こすために、（入射電子ビームではなく）光子ビームを用いることができる。光子ビームは、光電子顕微鏡（「ＰＥＥＭ」）に適した条件下で用いることができる。
【００６１】
Ｄ．代表的な試験チップ
この節では、本発明の利点を完全に実現するよう特別に設計された代表的な試験チップについて説明する。しかしながら、ここで説明する特定の設計は、例示にすぎず、本発明の範囲内で多くの他の設計および構成が可能であることを認識すべきである。
【００６２】
本発明のいくつかの実施形態は、半導体構造とその上の金属配線またはその他の相互接続を含むと共に、誘電体層によって他の導体および基板から分離された様々なレベルの導体を用いる多層の集積回路構造を例として説明されている。当業者に周知のように、そのような多層の構造において、第１の導体（Ｍ１）と、第２の導体（Ｍ２）とは、層間誘電体（ＩＬＤ）を貫通して形成されたビアによって接続することができる。同様に、導体と基板との間には、コンタクトを形成できる。本発明の欠陥検出システムは、製造プロセス中に系統的または不規則に生じるエラーによって引き起こされたオープン、層内（Ｍ１またはＭ２内）のショートまたは層間（Ｍ１およびＭ２間）のショートを検出できる利点がある。
【００６３】
さらに、本発明の特定の実施形態は、リソグラフィ工程、ドライエッチング工程、蒸着工程、化学機械研磨（ＣＭＰ）など、特定のプロセス工程によって引き起こされる欠陥を検出することができる。当業者に周知のように、ＣＭＰプロセスは、多層の蒸着プロセス中に形成された構造を平坦化するために用いられることが多い。これらの構造は、ダマシン相互配線、導電プラグ、または、その他の目的に用いることができる。ＣＭＰプロセスは、半導体工業が銅配線に移行するにつれて、さらに重要なものになると予期されている。何故なら、銅は、簡単にはドライエッチング（エッチング生成物が不揮発性）できないが、ＣＭＰを用いれば容易に処理できるからである。しかしながら、ＣＭＰプロセスは、回路のレイアウトが、密度、ピッチ、および／または、水平方向のアスペクト比（高さ：幅）について大幅に変化する場合には、ディッシング（オープンの原因となる）または銅のスミアリング（ショートの原因となる）によって機能する回路部品を研磨によって取り去ることがある。ＣＭＰプロセスによって引き起こされた欠陥は、検査プロセス中に検出されることが好ましい。
【００６４】
図４Ａおよび４Ｂは、本発明の一実施形態の原理に従って準備されたダイアレイ２０２を備える半導体ウエハ２００を示す。図４Ｂに示すように、アレイ２０２は、複数の試験ダイ２０４と、意図された集積回路を含む複数の実際の製品ダイ２０６からなる。以下で説明するように、試験ダイ２０４は、集積回路の実際の製造プロセス中にインライン検査によって、欠陥の位置特定、欠陥の識別、欠陥の種類の特定、欠陥の密度の特定を行うことを可能とする。
【００６５】
インラインで（すなわち、製造プロセス中に）欠陥を検出できる能力は、本発明の大きな利点である。ウエハ検査法によって完成したウエハに対して実行される半導体素子の機能試験と違って、本発明は、インラインで試験を実行することができる。これは、製造プロセスを管理するエンジニアにとって、より良好かつ適時の情報となり、多くの素子がスクラップとして失われる前に、歩留まりを改善するよう装置を修理したりプロセスの条件を変更したりする機会を与える。それに対して、エンジニアが、素子の処理の完了を待つ必要がある場合には、手遅れから歩留まりが悪くなり、何百万ドルもの損失が生じることもある。さらに、本発明の試験方法は、高度プロセス制御（「ＡＰＣ」）システムの一部として用いることもできる。そのシステムでは、試験プロセスからのデータは、製造プロセスで用いられる設備やプロセスの技術を考慮したソフトウェアアルゴリズムに基づいて、ほとんどまたは全く人間の介入なしにプロセスの歩留まりを改善する自動制御システムに送られる。例えば、ＣＭＰの過剰研磨を検出するよう設計された試験構造は、ＣＭＰプロセスに自動的にフィードバックし、研磨時間の短縮や研磨パッドへの圧力の低減など、プロセスの変更を引き起こすデータを提供できる。
【００６６】
試験ダイ２０４は、図４Ｂに示すように、規則的に行と列の交点に配置されてよい。そのような規則的な配置は、最終の試験データを評価するため、および、製造プロセス中にウエハの様々な位置で生じる特定の種類の欠陥を位置特定するためのマップとして用いることもできる。一実施形態では、試験ダイ２０４は、統計的に有意な試験データのデータセットを提供し、検査コストを最小限に抑え、製品歩留まりに悪影響を与えないように、ウエハ２００上の所定の領域を占めている。そのような試験ダイは、その範囲（１０ｍｍ×１０ｍｍまたは７ｍｍ×７ｍｍ）で製品のダイとほぼ同じ寸法を有する。あるいは、新しいプロセスを開発する場合には、ウエハ全体を試験ダイで構成することもできる。
【００６７】
図４Ｃに示すように、個々の試験ダイ２０４は、第１、第２、第３および第４の縁部２０４Ａないし２０４Ｄによって規定される四角形もしくは三角形の形状であって、多くの部分、すなわち、中間部分２１０によって分断された第１の部分２０６および第２の部分２０８を有するよう構成されていてよい。部分２０６ないし２１０は、試験構造が形成される試験サイトを規定する。試験ダイ２０４の部分２０６、２０８、２１０は、四角形の形状であることが好ましい。
【００６８】
図４Ｃに示すように、第１の部分２０６は、近位縁部２０６Ａ、遠位縁部２０６Ｂ、第１の縁部２０７Ａおよび第２の縁部２０７Ｂによって規定することができる。第２の部分２０８は、近位縁部２０８Ａ、遠位縁部２０８Ｂ、第１の縁部２０９Ａおよび第２の縁部２０９Ｂによって規定することができる。最後に、中間部分２１０は、遠位縁部２０６Ａおよび２０８Ａ、第１の縁部２１０Ａおよび第２の縁部２１０Ｂによって規定することができる。
【００６９】
以下で詳しく説明するように、試験構造は、半導体ＩＣの製造プロセスの様々な段階で形成された構造である。部分２０６ないし２１０が試験ダイ２０４上方に規定されると、部分２０６ないし２１０は、図４Ｃに示すように、さらに複数の部分（三角形が好ましい）に分割されてもよい。その複数の部分には、試験の種類に従って試験構造を配置することができる。
【００７０】
特定の実施形態では、第１の部分は、第１の区分２１２、第２の区分２１４および第３の区分２１６を含んでよい。同様に、第２の部分２０８は、３つの区分、すなわち、第４の区分２１８、第５の区分２２０および第６の区分２２２に分割されてよい。以下で詳しく説明するように、部分２１０だけでなく区分２１２ないし２２２も、試験構造の設計（すなわち、試験構造が対応する機能的な構造の種類、または、試験構造の設計によって発見の対象となっている欠陥の種類）に従って所定の方法で配置された１または複数の試験構造のグループを含んでよい。所定の部分、試験構造、またはウエハ全体における各種類の試験構造の個数は、そのような試験構造の統計的に有意なサンプルを提供することで、統計的に有意な数の欠陥領域がそこで発見される可能性があるように選択される。この個数は、ウエハにおけるチップの期待歩留まりに応じて変化する。例えば、低歩留まりのプロセス（開発中であって生産を行っていないプロセスにおいて発見を期待される場合）では、妥当なサンプルサイズを得るために必要な試験構造の数は、比較的小さいだろう。逆に、高歩留まりのプロセスでは、より大きなサンプルサイズ（したがって、より多くの試験構造）が必要とされるだろう。試験構造の個数は、チップ製造業者の目標に従って変更してもよい。例えば、チップ製造業者が試験構造のためにウエハ上の空間をあまり割きたくない場合には、そのような構造の数を比較的少なくしてもよい。プロセスの問題が起きた場合、問題の種類が特定され解決されるまで、（プロセスに関するより多くの試験データを製造業者に提供するために）各ウエハに存在する試験構造の個数を増やすこともできる。
【００７１】
そのような試験からのデータは、工場を持たない回路メーカや、その製造を請け負う製造会社が用いることもできる。例えば、試験構造は、製造会社によって製造プロセス中に検査されてもよい。次に、工場を持たないＩＣ会社は、受け取りの前に、同じ試験構造を再検査して、ウエハのロットが許容可能な歩留まりを有するか否か、信頼性の試験において許容可能な結果を出すか否か、許容可能な品質を有するか否かを決定してもよい。データは、工場のないＩＣ会社が、高歩留まりおよび／または高品質で、より簡単に集積回路を製造できるように設計を改良するために用いることもできる。このデータは、工場のない会社が、予測歩留まりなどの試験プロセスから計算される統計値を少なくともある程度の基礎として、製造会社への支払いを行うことができるように、購入プロセスの一部として用いてもよい。例えば、支払いが、良品であると予測されるダイに基づいて行われる場合には、５００のダイを有し、電圧コントラスト試験に基づいた８０％の予測歩留まりを持つロットでは、良品であると予測される４００のダイに対する代金をＩＣ製造業者に支払うこととなる。工場を持たない会社による試験は、以下で詳しく説明するように、最も低い試験構造にタップダウンする垂直の導電パスを形成するために、積み重ね導電プラグを含む積み重ねビアを用いることによって容易にすることができる。そのような試験構造は、そうでなければ、次のプロセスの際に絶縁体の下に埋められて、電子ビームシステムで観察することができなくなるため、アクセスしにくくなる。しかしながら、１または複数の導電タップを追加すれば、これらの埋まった形状は、ウエハ全体のすべての層が加工された後であっても再試験可能である。これにより、工場を持たない半導体会社は、ウエハを試験して、製造会社によって供給された試験データを検証できるようになる。以下で説明するように、例えば、高価なＳＥＭ装置を必要とせずに標準的なウエハ検査技術をさらに実装できるように、上述の電圧コントラスト試験構造に、検査可能なパッドを追加してもよい。
【００７２】
そのような試験のデータは、他の種類の試験の必要性を決定するために用いることもできる。例えば、信頼性の試験は、比較的時間と費用が掛かる試験である。本発明の試験構造から得られたデータを処理することにより、信頼性の試験が必要か否か、および、各ロットからどれだけの数のチップを試験すればよいかについて、よりよく予測することができる。例えば、本発明の少なくとも特定の種類の試験構造からの試験データから、素子の機能に影響する重大な量または水準に近いのだが達してはいない欠陥が存在することが示される場合、特定の信頼性の欠如の機構が起こりうることが示唆される。そのような状況下では、信頼性試験の条件が、そのような素子の許容不可能なレベルでの故障を引き起こすと予測できる。これを検証するために、信頼性試験を行うことが可能であり、信頼性試験が実際に実行される前であっても、そのような予測された信頼性の欠如の程度を低減するために、（望ましい場合には）プロセスを変更することができる。
【００７３】
前述したように、例えば、第１の区分は、Ｍ１相互接続レベルを含む試験構造を備えてもよい。第１の区分２１２に形成された試験構造は、集積回路のＭ１処理ステージであって、製造のこのステージでの試験と評価を可能とするものであってよい。このステージにおいて、製造プロセス中にインラインで、オープンや、Ｍ１相互接続配線における層内ショートを検出するために検査を実行してもよい。同様に、Ｍ２およびＭ３相互接続線に関する試験構造が、第３および第５の区分２１６、２２０にそれぞれ形成される。Ｍ２およびＭ３の試験構造も、オープンおよびショート、Ｍ１およびＭ２相互接続試験構造の間のショートなどの層間ショートの検出を可能とする。ビアチェーン試験構造が、第２、第４および第６の区分２１４、２１８、２２２に形成されてもよい。第２の区分２１４は、例えば、Ｍ１およびＭ２相互接続線の間に形成されたビアチェーンであってもよい。この点で、第４および第６の区分２１８、２２２は、それぞれＭ２およびＭ３相互接続線、Ｍ３およびＭ４相互接続線の間のビアであるビアチェーン試験構造を有してもよい。
【００７４】
以下で説明するように、ビアチェーン試験構造は、２つの種類の試験、すなわち、ビアチェーン内のオープンを検出するオープンのみの試験と、チェーンにおけるオープン、および、隣接した導体または金属形状の間のショートの両方を検出するオープンおよびショートの試験と、を可能とする。
【００７５】
この実施形態では、様々な他のグループの試験構造が、ダイ２０４の中間部分２１０に沿って形成される。以下で詳しく説明するように、そのような試験構造グループは、ダミーＣＭＰ充填物はもちろん、ＣＭＰ試験構造、オーバーレイまたはズレの構造、個別のコンタクトを備えてよい。この実施形態では、ダミーＣＭＰ充填物は、ダイの角に沿った利用可能な領域、または、隣接した回路配置部分の間に見られる占有されていない領域など、製品ダイ上の利用可能な占有されていない領域に形成することもできる。
【００７６】
図４Ｄに示したように、区分２１２ないし２２２は、さらに、複数の小区分すなわちモジュールに分割され、そのようなモジュールにわたって、異なる臨界寸法を持つ試験構造を有してもよい。ただし、臨界寸法とは、形状の所定の試験サイズ、または、形状の間の距離を示すことが多い。異なる臨界寸法を有する試験構造を用いることにより、高品質のＩＣ形状を形成することができる。換言すれば、特定の許容可能な臨界寸法が、特定の設計形状に関して最良の結果を生む場合には、その臨界寸法を採用し、それに従って、プロセスまたは製品群のための設計ルールを変更することができる。さらに重要なことに、様々な構造および臨界寸法で実装された試験構造は、素子の構造および寸法のどれが、ある特定の欠陥を引き起こす傾向にあるかを決定することの役に立ち、２つの素子の間の距離によってそれらの間に生じる欠陥を予測することができる。
【００７７】
この点で、例えば、区分２１２のＭ１相互接続線は、第１、第２、第３、第４および第５のモジュール２１２Ａないし２１２Ｅに形成されてよい。ただし、各モジュールは、他のモジュールで用いられる臨界寸法と異なる臨界寸法を有するよう形成された１種類の試験構造グループを有する。モジュール２１２Ａないし２１２Ｅは、Ｍ１相互接続に対するどの臨界寸法が、オープン、ショートおよび層間ショート型の欠陥を、より受けやすいかを決定するために役立つ。同様に、区分２１６の第１、第２、第３、第４および第５のモジュール２１６Ａないし２１６Ｅと、区分２２０の第１、第２、第３、第４および第５のモジュール２２０Ａないし２２０Ｅは、それぞれＭ２およびＭ３プロセス工程に対して、オープン、ショートおよび層間ショート型の欠陥のために、異なる臨界寸法を持つ相互接続線を提供する。
【００７８】
図４Ｄによると、区分２１４は、２つのモジュール、すなわち、第１および第２のモジュール２１４Ａ、２１４Ｂからなっていてよい。各モジュールは、Ｍ１およびＭ２相互接続レベルの間に形成されたビアチェーン試験構造を備える。この実施形態では、第１のモジュール２１４Ａは、オープン型の欠陥を検出するために形成されたビアチェーンを備え、第２のモジュール２１４Ｂは、オープンおよびショートの両方の型の欠陥を検出するためのビアチェーンを備える。以下で詳しく説明するように、第２のモジュール２１４Ｂでは、個々のビアチェーンの線は、ビアチェーンおよび隣接した金属線の間で生じるショートと、個々のチェーンでのオープンとの両方を検出および観察するために、隣接した金属線の間に配置されていてよい。同様に、区分２１８の第１および第２のモジュール２１８Ａ、２１８Ｂと、区分２２２の第１および第２のモジュール２２２Ａ、２２２Ｂは、モジュール２１４Ａおよび２１４Ｂについて説明したように、オープンおよびショートの両方の型の欠陥に加えて、オープンを検出および観察するためのビアチェーン試験構造を提供する。
【００７９】
上述の試験チップは、例示に過ぎないことに注意すべきである。例えば、そのようなチップの他の場所に試験構造を配置してもよいし、ここで説明した特定の試験構造を備えていなくてもよい。本発明の範囲内で、多くの様々な構成が可能である。
【００８０】
Ｅ．代表的な試験チップの試験
上述したように、ＳＥＭなどの電子ビーム検査システムを用いることができる。電子プローブがダイの表面にわたって所定の地点で衝突する際、この作用により、信号が生じる。その信号は、その地点についての情報を与えるために検出器によって収集できる。電子ビームシステムは、ウエハを移動させることにより、第１の試験チップを低倍率（６０〜５００×）の位置に配置し、例えば、オープン／ショート試験パターンのような形状の第１のラインを線形に配列し、ラスタモードでそれらを通して電子ビーム走査線を引くようプログラムされている。
【００８１】
一実施形態では、一次信号源は電子を含む。入射（一次）電子ビームがウエハの表面に衝突した結果として、二次電子が生成される。二次電子は、ウエハから放射され、画像を生成するために検出器によって収集される。画像では、例えば、強さの大きい二次電子の放射特性は、強さの小さい二次電子の放射特性よりも視覚的に明るく見える。二次電子の放射の強さにおける変動が、電子ビームが走査するスワースの長さ方向に沿って、距離に関してプロットされると、走査された試験構造の強さの分布が得られる。
【００８２】
ダイ‐ダイまたはダイ‐完全画像の検査モードでは、システムは、データベースに示されたような欠陥のない試験構造の強さの分布を、電子ビーム部によって提供された試験チップ上の対応する構造の強さのプロットに対して一致させるよう動作する。一実施形態では、試験中のダイは、欠陥がなかった場合の試験中のダイの見え方を示す画像と比較される。例えば、相互接続線のアレイは、交互に接地および浮動していてよい。この場合、交互の暗い相互接続線および明るい相互接続線を有する完全な画像が生成される。この比較動作は、欠損および／または突出したピークという形で、試験構造のすべての欠陥の検出を可能とする。あるいは、試験構造の強さのピークは、例えば、真理値表に準備されたような、所定のセットの期待値と比較してもよい。例えば、試験中の試験構造の相互接続線のセットは、高低が交互である強さの値を有すると期待される。一実施形態では、各々の線は、導電線が接地されているか浮動しているかを決定するために、所定の閾値と比較される。これらの高低の値は、次に、期待される高低の値と比較される。試験構造自体は、ダイ‐完全ダイ検査およびダイ‐真理値表検査を容易にするよう構成されてもよい。一実施形態では、試験パターンの近位端（すなわち、スタブ）の長さは、様々な長さを有しており、この長さを、対応する完全なダイの部分または真理値表の値と一致させてもよい。例えば、一列の２つのスタブは、比較手順を開始するための開始または参照ポイントを示すために、同じ長さを有してよい（他のスタブは、様々な同じ長さを有する）。第２の例では、プログラムされた欠陥が、走査経路に沿って一定の間隔で組み込まれ、次の分析の間の欠陥の位置特定に役立つよう固定のグリッドが形成される。
【００８３】
対応する試験構造を簡単に検査できるように、生成された完全な画像および／または所定の強さの値のセットまたは真理値表は、対応する試験構造と共に、顧客に提供されてもよい。もちろん、標準的なダイ‐ダイおよびアレイ検査の技術をさらに用いてもよい。しかしながら、ダイ‐データベース、ダイ‐完全画像、およびダイ‐真理値表の技術は、試験中のダイとの比較のために完全なダイまたはダイの部分を発見する必要がないので、より効率的な検査手順といえる。
【００８４】
走査型電子顕微鏡は、電圧コントラストモードでは、荷電した浮動導体形状と、電荷を流出するために接地された形状とを、視覚的または強さのコントラストの形で区別することを可能とする。これらの形状は、ＣＲＴスクリーンで視覚的に監視され、好ましくは、電子的に保存、分析される。この原理は、以前、接地に対する意図しない断絶や、製品チップの中の隣接する接地された形状への意図しないショートを引き起こす欠陥について、手動によって位置特定、識別、原位置での特徴付けを行うために用いられていた。しかしながら、そのような手動の製品検査プロセスは、製品の設計が複雑になったことと、高倍率の情報源をＳＥＭのコントラストが貧弱なＣＲＴに表示する必要があることから、極度に単調で遅い技術となっている。
【００８５】
図５には、試験ダイ２０４の代表的な部分４００が、平面図で詳細に示されている。部分４００は、（例えば、図４Ｃの）試験ダイ２０４の第１の部分２０６、第２の部分２０８および中間部分２１０の部品を詳細に示したものである。本発明の１つの技術を、第１の部分の第１の試験構造４０２、試験ダイ２０４の第２の部分の第２の試験構造４０４および試験ダイ２０４の中間部分の第３の試験構造４０６を用いて例示する。試験ダイ２０４の電子ビーム検査の際に、電子ビームは、ラスタモードで矢印Ａの方向に中間部分を横切って走査されることがわかる。電子ビームは、第１および第２の部分の近位端に隣接して配置されていない第１および第２の部分の試験構造の近位端（「スタブ」と呼ぶ）だけでなく、中間部分の試験構造とも相互作用する。以下では、第１、第２および第３の試験構造について、さらに詳しく説明する。
【００８６】
以下で詳しく説明し、図５、６Ａ、６Ｂ、６Ｃに示すように、第１の試験構造４０２は、第１の導体４０８および第２の導体４０９の列を備える。それらの列は、縁部２０４Ｂおよび２０４Ｄと平行に伸びており、試験ダイ２０４の近位および遠位の縁部２０６Ａ、２０６Ｂの間に配置されている（図４Ｃ参照）。第２の導体４０９は、図５に示すように、第１のコネクタ４０８の列の間に配置されている。特定の実施形態では、第１のコネクタ４０８（以降、相互接続線と呼ぶこととする）の近位スタブ端４１０は、試験ダイ２０４の部分２０６の近位縁部２０６Ａ（図４Ｃ参照）に配置されており、相互接続線４０８の遠位端４１２は、ダイの部分２０６の遠位縁部２０６Ｂに配置されている。図５に例示された第１の試験構造４０２は、Ｍ１、Ｍ２、Ｍ３またはＭ４など、任意の金属の相互接続層の平面図を示しうることがわかる。以下で説明するように、相互接続線４０８の遠位端４１２は、ダイ２０４の基板に接地されており、近位スタブ端４１０は、接続されておらず、基板に接地されていない。以下で説明するように、第２のコネクタ４０９（アイランド部材と呼ぶこととする）は、接地されておらず、電圧コントラストモードで、接地された相互接続線４０８に生じる欠陥を区別するのに役立つ。４０８および４０９のこれらの近位端は、前述のように、一次走査領域にさらすために様々な長さに延長されてもよい。また、４０８および４０９の形状は、図３２に示すように、角やアイランドを備えない直線でもよいことがわかるだろう。
【００８７】
好ましい実施形態では、各スタブ４１０は、相互接続線４０８の残り部分と同じ、または、それよりも小さい幅を有する。すなわち、拡張されたフラグ領域は用いられない。スタブの幅が、相互接続線の残り部分以下の幅であるため、複数の相互接続線を単純なアレイの中に高密度でパッキングすることができる。換言すれば、一次走査領域内に「存在するかのように」、試験構造の近位端自体を走査することができる。この実施形態では、検査ＳＥＭのスポットサイズは、一般的に、スタブの寸法に対して構成される。
【００８８】
図４Ａ〜Ｄに示した試験チップの例によると、試験チップは、１回のパスで走査されることが好ましい。走査スワースは、中間部分２１０全体を含むことが好ましい。さらに、部分２１０は、試験チップのほぼ中央に配置されることが好ましい。さらに、一実施形態では、複数の試験チップの中間部分２１０は、複数の試験チップ上の複数の中間部分２１０に対して１回の走査を実行できるように並べられる。
【００８９】
しかしながら、走査スワースは、部分２１０よりも大きい領域を含むことが好ましい。特定の実施形態においては、試験チップ上の試験構造すべてが、１回のパスで走査される。したがって、走査スワースの幅が２００μｍである場合には、例えば、部分２１０の幅は、１９０μｍであってよい。そのような場合、走査スワースは、部分２１０の上下に最大で５μｍずつ伸びた範囲を含んでよい。
【００９０】
そのような場合、走査スワース（例えば、一次走査領域）を１回走査するだけで、試験チップの試験構造すべてを検査することが可能であるため好ましい。その際、走査スワースの走査は、部分２１０に存在する試験構造すべてを走査する。そのような走査は、さらに、部分２１２、２１４、２１６、２１８、２２０および２２２の試験構造の一部を走査する。走査スワースの走査によって、部分２１２、２１４、２１６、２１８、２２０および２２２の試験構造のうちの１つにおける欠陥（通例は、走査スワースの外（例えば、潜在的な二次走査領域）に位置する）が明らかになると、特定の実施形態に従うシステムは、次に、欠陥の位置特定と特徴付けを行う工程を実行する。
【００９１】
走査スワースを、試験チップの中央に配置する必要はなく、チップの他の場所に配置してもよいことに注意すべきである。例えば、走査スワースは、チップの下部または上部に配置してもよい。例えば、走査スワースが、チップの下部に配置された場合には、走査スワースは、走査スワースから上方に伸びる試験構造の一部と共に、走査スワース内に全体が存在する試験構造を含んでよい。
【００９２】
さらに、試験チップは、２以上の走査スワースを有するよう設計されてもよい。他の実施形態では、各試験構造のアスペクト比が最適化されるように、１つの試験ダイの中に複数の中間部分２１０が備えられている。例えば、相互接続線４０８は、抵抗値、静電容量および／またはそのような線の欠陥を位置特定するために必要な時間を低減するために短くしてもよい。別の実施形態では、中間部分（例えば、２１０）と、それらに対応する第１および第２の部分（例えば、２０６および２０８）は、アレイモードで中間部分の走査を実行できるように配列するよう構成される。さらに、走査スワースは、試験チップの幅と同一の幅でなくてよく、完全に試験チップの内部に配置されてもよい。実際、１つの試験チップ内に、いくつかの走査スワースを備え、すべてを完全にチップの内部に配置することが可能である。しかしながら、走査スワースは、走査スワースの中に全体が納まる特定の試験構造と、走査スワースの中に一部のみが納まる他の特定の試験構造とを含むことが好ましいと認識すべきである。
【００９３】
Ｆ．導電線の試験構造
試験チップ上方に設けることができる、ある種類の試験構造は、一次走査スワース内に突出する先端部を有してよい。好ましい実施形態では、そのような試験構造は、一部分のみが、走査スワース内に存在する。導電線のごく一部のみを最初に走査することが好ましい。欠陥が検出されると、次に、欠陥の位置をさらに正確に特定して欠陥を特徴付けるために、さらなる試験と分析を実行することができる。
【００９４】
図６Ａ〜６Ｃは、試験構造４０２、すなわち、Ｍ１配線試験構造の一部の詳細な平面図、断面図および側面図である。図６Ａ〜６Ｃによると、Ｍ１相互接続４０８と浮動部材４０９が、化学気相蒸着（ＣＶＤ）、パターニングおよびエッチング技術などの従来の半導体ＩＣプロセス技術を用いて、基板４２０全体に形成される。酸化物層のような絶縁層４２１が、基板４２０とＭ１相互接続４０８との間に挿入され、Ｍ１相互接続４０８と基板４２０とを絶縁する。アイランド部材４０９は、誘電体層４２２によってＭ１相互接続から隔てられており、アイランド部材４０９が、図６Ｃの側面図に示すように、高くなるように構成される。相互接続線４０８は、酸化物層４２１を貫通してエッチング形成されたコンタクトを介して基板４２０に接続されている。コンタクト４２４を介して、相互接続線４０８は、基板４２０に電気的に接地されている。
【００９５】
電子ビームは、例えば、オープン、ショートおよびＭ１配線内の層内ショートなどの欠陥を検出するために、相互接続４０８および浮動部材４０９の露出した金属の遠位端４１０を横切って走査してよい。この好ましい実施形態は、一次走査中に、接地されたまたは浮動している形状の走査の程度を即座にキャリブレーションすることができる。層内ショートおよびオープンを検出する試験は、遠位端４１０を横切って電子ビームを走査することにより実行される。
【００９６】
電子ビーム検査中、アイランド部材４０９は接地されていないため、入ってくる入射電子ビームの電子は、アイランド部材４０９を荷電させる。接地された相互接続線４０８とは逆に、電子は、接地への経路を見つけることができず、二次電子の放射は起こらない。その結果、ビームによって荷電されたアイランド部材４０９は、名目上は暗いままとなる。しかしながら、欠陥がないと仮定すると、接地への接続のために、相互接続線４０８は、電荷が流出されたままとなり、かなりの量の二次電子の放射を引き起こす。その二次電子の放射は、電子ビームシステムの検出器によって検出される。接地された相互接続線４０８については、そのような相互接続線４０８が故障していない場合には、ビームからの電子は接地への経路を見つけ、二次電子が特定の相互接続線４０８から放射される。その結果として、その相互接続線４０８は、より明るくまたは輝いて見えるため、対応する相互接続線がオープンを持たない（すなわち、欠陥がない）ことが示される。この二次電子の放射から起こる強さのピークは、この特定の試験構造に関する対応データと一致させるためにシステムによって記録される。しかしながら、試験中の線が故障している（すなわち、オープンである）場合、二次電子の放射は少なくなるため、相互接続４０８は暗いままとなる。前述のように、欠損したピークは、システムによって記録され、以後は、さらなる分析のために、潜在的に欠陥のある相互接続を指し示す。相互接続線が、同一のＭ１配線のための別の相互接続線とショートしているという別の場合においては、相互接続線４０８、４０９が輝き、それらの間の電気的なショートを示唆する。
【００９７】
集中的な試験ダイを用いると、製造プロセスを通して、Ｍ１配線またはその他のレベルの配線の品質を監視できる。多層の金属構造の製造中に、温度が上昇すると、潜在的な欠陥を持つ既に形成された相互接続パターン内に、ショートやオープンが生じることがある。この問題は、図７Ａおよび７Ｂに示す試験構造を用いて監視することができる。以下では、明瞭にするために、断面を提供する図面には、アイランド部材４０９を示さないこととする。
【００９８】
図７Ａおよび７Ｂは、上部にＭ２相互接続配線４３０とアイランド要素４３２とを有する試験構造４０２の一部を示す。すなわち、Ｍ１相互接続配線は、覆い隠されている。図７Ｂの断面図に示すように、Ｍ１相互接続線４０８は、図６Ｂにも示したように、コンタクト４２４を通して基板４２０に接続されている。層間誘電体層４３３が、Ｍ２相互接続層４３０とＭ１相互接続層４０８との間に挿入されている。ビア４３４は、誘電体４３３を貫通して、相互接続４３０の近位端４１０をＭ１相互接続に接続している。
【００９９】
しかしながら、この実施形態では、Ｍ２プロセス工程の後に、Ｍ１相互接続層の品質を監視するために、Ｍ２相互接続４３０は、相互接続４０８と４３０との間にビア４３４に隣接する開口部４３６を形成し、遠位部分４３８をＭ２相互接続の残り部分から分離することにより、不連続に形成される。開口部４３２は、当業者に周知の技術を用いてダマシン酸化物などの絶縁材料を充填してもよい。遠位部分４３８は、以後、第１の走査要素と呼ぶこととする（さらに、それ以降では、「タップ」とも呼ぶ）。
【０１００】
プロセスのこの工程では、電子ビームプローブは、例えば、オープン、ショートおよびＭ１配線内の層内ショートなどの欠陥を検出するために、Ｍ２相互接続の第１の走査要素４３８およびアイランド部材４３０を横切って走査されてよい。層内ショートおよびオープンを検出する試験は、走査要素４３８を横切って電子ビームを走査することにより実行される。Ｍ１相互接続線４０８が故障していない場合には、ビームからの電子は、走査要素からＭ１相互接続４０８を通って基板へと到る接地への経路を見つける。その結果として、二次電子が走査要素４３８から放射され、Ｍ１相互接続線４０８が、Ｍ２配線プロセス工程の後でも良好な状態であると示される。一方、Ｍ２配線工程がＭ１相互接続４０８におけるオープンを引き起こした場合、第１の走査要素４３８は二次電子を放射しないため、第１の走査要素４３８は、暗いままとなる。Ｍ２相互接続４３０の残り部分が、下層のＭ１相互接続線とショートしている場合には、電子ビームの電子は、接地への経路を見つけるので、ショートしたＭ２相互接続と、それに対応する走査要素が輝き、その相互接続におけるＭ１およびＭ２配線の間のショートが示唆される。
【０１０１】
図７Ｂによって例示される原理に従った構成において、積み重ねビア（複数の層を貫通して上方に伸びるビア）を用いることも可能である。このように、例えば、１以上の積み重ねビアが、Ｍ１からＭ３へ伸びることにより、Ｍ３の加工の後にＭ１の完全性を試験することを可能にしてもよい。さらに、任意の単一のビア（例えば、２３４、４２４）の場所に、冗長ビア（すなわち、複数のビア）を設けてもよい。冗長ビアは、単一のビアよりも欠陥が少なくなる傾向にあるが、冗長ビアには、やや複雑な設計の条件がある。
【０１０２】
図８〜１０に示すように、Ｍ１相互接続４０８の完全性は、さらに、第３、第４、さらにそれ以上の金属相互接続層の加工の後に検出することもできる。例えば、図８では、Ｍ２相互接続４３０の第１の走査要素４３８に接続された第１の走査要素４４２を有するＭ３相互接続４４０を、層間誘電体４４４の上方に形成することができる。換言すれば、積み重ねプラグ（第１の走査要素４４２、４３８）は、埋もれた金属層Ｍ１の内部のオープンを監視するために形成される。図９に示すように、Ｍ３およびＭ２相互接続の間に多数のビア４４６を形成することにより、Ｍ１およびＭ２相互接続の間で起こりうるショートを監視するために、第２の走査要素４４８を形成することができる。走査スワースの電子ビーム検査中に、Ｍ３相互接続の近位端を走査してもよい。同様に、図１０に示すように、Ｍ４相互接続４５６の第１および第２の走査要素４５２、４５４を形成した後に、Ｍ１およびＭ２相互接続の間のショートだけでなく、（積み重ねプラグ４５２を通して）Ｍ１層におけるオープンも、走査要素４５４を通じて検査できる。
【０１０３】
図１１〜１３に示すように、Ｍ２相互接続の試験には、同じ態様を適用することができる。図１０に示すように、Ｍ２相互接続は、Ｍ１相互接続の切断部分４５０を通して接地されている。図１２に示すように、Ｍ２層の完全性は、Ｍ３相互接続４４０の第１の走査要素４５２を用いて試験することができる。図１３に示すように、Ｍ３およびＭ２相互接続の間で起こりうるショートは、Ｍ４相互接続を形成した後に、Ｍ４相互接続の第２の走査要素４５４を用いて検出することができる。
【０１０４】
上述の積み重ね試験構造は、埋もれた構造の検査に用いてもよい。単一の試験構造が、異なるレベルの各々で２以上の埋もれた構造を検査するための機構を備えていてもよい。例えば、第２のタップが、遠位端において接地されているＭ２導電線に接続されている際に、第１のタップは、遠位端において接地されているＭ１導電線に接続されていてよい。あるいは、（例えば、図４Ｄを参照して説明したように）特定の埋もれた層を検査するための専用の領域を備えてもよい。例えば、第１の領域は、第１の埋もれた層へのタップを有する試験構造を備えてよく、第２の領域は、第２の埋もれた層へのタップを有する試験構造を備えてよい。
【０１０５】
さらに、上述のタップは各々、検査可能なパッドに接続されてよい。このようにして、埋もれた層に関するパラメータ情報を取得することができる。すなわち、完成または部分的に完成したウエハに関して、埋もれた構造（例えば、導電相互接続線）を検査するために、標準的なウエハ検査技術を用いることができる。例えば、ショートを有する、埋もれた相互接続構造において、漏れ電流を測定してもよい。さらに、検査可能なパッドを介し、埋もれた構造に対して、混信の試験を実行してもよい。この実施形態では、パラメータ情報と電圧コントラスト情報を、埋もれた構造から取得することができる。以下で、図３１を参照して、そのような検査可能な試験構造について説明する。
【０１０６】
Ｇ．ビアチェーン
以下で詳しく説明するように、第２の試験構造４０４は、１つの特定のモジュール（図１４Ａ〜１４Ｂ参照）に形成できる第１のビアチェーン５００の列と、試験ダイ２０４の部分２０８に存在する他のモジュール（図４Ｃ参照）に形成される第２のチェーン５０１とを備えることが好ましい。ビアチェーン５００、５０１は、（例えば、図４Ｃの）２０４の近位端および遠位端２０８Ａ、２０８Ｂの間に位置し、試験構造縁部２０４Ｂ、２０４Ｄに平行に伸びている。特定の実施形態では、ビアチェーン５００、５０１の近位端５０２は、（例えば、図４Ｃの）試験ダイ２０４の部分２０８の近位縁部２０８Ａに配置されており、ビア５００、５０１の遠位端５０４は、ダイの部分２０６の遠位縁部２０８Ｂに配置されている。図５に例示された第２の試験構造４０４は、Ｍ１およびＭ２、Ｍ２およびＭ３、Ｍ３およびＭ４など、任意の金属の間に形成された任意のビアチェーンの平面図を示しうることがわかる。
【０１０７】
図１４Ａおよび１４Ｂは、Ｍ１相互接続とＭ２相互接続との間に形成され、近位端５０２と遠位端５０４とを有するビアチェーン５００の列を備える試験構造４０４の一部を例示する。図１４Ｂの断面図によると、ビアチェーン５００は、酸化物層５１０によってＭ１相互接続線５０８から絶縁されている基板５０６全体に形成されてよい。酸化物５１０を貫通して形成されたコンタクト５１２は、Ｍ１相互接続５０８を基板５０６に接地しており、したがって、ビアチェーン５００を基板５０６に接地している。層間誘電体５１６を貫通して形成された一連のビア５１４は、Ｍ１およびＭ２相互接続５０８、５１８を接続する。
【０１０８】
以下で説明するように、ビアチェーン試験構造５００は、ビアチェーン内のオープンを検出するオープンのみの試験を可能にする。プロセスのこの工程では、電子ビームプローブは、例えば、オープンなどの試験構造４０４における欠陥を検出するために、近位端５０２において、Ｍ２相互接続の露出した金属を横切って走査されてよい。ビアチェーンがオープンを有しない場合には、ビームからの電子は接地への経路を見つけ、二次電子が最上層のＭ２相互接続から放射され、ビアチェーンが良好であることを示唆する。しかしながら、チェーンが故障している場合には、Ｍ２相互接続は暗いままとなり、さらなるプロセスのために、潜在的に欠陥のあるチェーンとしてシステムによって記録される。
【０１０９】
図１４Ｃに示すビアチェーン５０１は、個々のチェーンにおけるオープンだけでなく、隣接したチェーンの間のショートも、有利に観察できるように構成されている。そのために、ビアチェーン５０１は、１つおきに基板に接地されないことを除いては、図１４Ｂに示すように、ビアチェーン５００が形成されたように形成される。例えば、図１４Ｃでは、ビアチェーン５０１の第１の列５２０および第３の列５２４は、遠位端５０４において接地されているが、第２の列５２２は接地されていない。列５２２のビアチェーンは、基板に接地されておらず、二次電子を生成することができないので、隣接する接地されたビアチェーンとショートしない限りは暗いままである。列５２２のビアチェーンが、隣の列（例えば５２０）とショートした場合には、隣接するチェーン５２０が、電子のための接地への経路を提供することで、列５２２および５２０の両方のビアチェーンにおいて二次電子が発生し、それにより、ショート型の欠陥が示唆される。さらに、第１および第２の列５２０、５２４の接地されたビアチェーンは、図１４Ａ〜１４Ｂでビアチェーン５００について説明したように、ビアチェーンにおけるオープンを観察するために用いられる。
【０１１０】
Ｈ．化学機械研磨によって生じる欠陥のための試験構造
以下で詳しく説明するように、第３の試験構造４０６は、例示した試験ダイ２０４の中間部分に配置され、図５に示した走査方向「Ａ」に沿って分布される。前述したように、第３の試験構造は、例えば、絶縁されたコンタクト試験構造と、ＣＭＰ試験構造と、オーバーレイ試験構造と、ＣＭＰダミー金属試験構造のアレイを備えてよい。これらの構造の各々は、複数のモジュールに含まれてよい。
【０１１１】
本発明の一態様は、化学機械研磨（ＣＭＰ）プロセスによって生じた欠陥を検出することができる。当業者に周知のように、ＣＭＰプロセスは、多層の蒸着プロセス中に形成されたプロフィルを平坦化するために用いられることが多い。プロセスの間に、様々な層がエッチングによってパターニングされると共に、表面が平坦でなくなる。次の光露光プロセス工程を実行するために、そのような起伏はＣＭＰプロセスによって平坦化される。しかしながら、ＣＭＰプロセスは、機能を持つ回路部品を研磨したり、望ましくない密度、ピッチ、および／または、水平方向のアスペクト比（高さ：幅）の増加を引き起こしたりすることがある。そのため、ＣＭＰプロセスによって形成された欠陥を検出することが望まれる。
【０１１２】
一実施形態では、ＣＭＰプロセスによって生じた欠陥を検出するためのいくつかの試験構造が提供されている。ＣＭＰプロセス由来の欠陥を検出するためのいくつかの異なる構造については、以下で説明する。通例、これらの試験構造は、全体もしくは部分的に、試験チップの走査スワース内に存在する。
【０１１３】
１．ピッチＣＭＰ欠陥を検出するための試験構造
図１６Ａ〜Ｃに示されている試験構造は、ＣＭＰピッチ試験パターン７００を例示する。このパターン７００では、Ｍ１相互接続線を表す金属線などの試験要素７０２は、実質的に同じ線幅７０４を有する。各金属線７０２は、試験線の線幅と実質的に等しいスペース７０６によって互いに隔てられている。したがって、試験パターン７００は、約５０％の線の面積という一定の密度を有している。試験パターン７００は、パターン内の金属線が１つおきに接地されるように構成される（図６Ｃ参照）。図６Ｂは、絶縁層７０８を貫通して形成されたコンタクト７１０によって基板７０４に接地される金属線７０２の１つを示す。そのような試験パターンは、複数のモジュールに、試験ダイに関する様々な臨界寸法で、形成することができる。
【０１１４】
電子ビーム検査中に、プローブが、ピッチ試験パターン７００の金属線７０２を横切って走査されると、欠陥がない場合には、接地された金属線は、二次電子を放射し、すべての線が良好であることを示唆する。接地された線の１つがオープンである場合には、その線は、暗いままとなり、欠陥があることを示唆する。接地されていない線が、隣接する接地された線の１つとショートしている場合には、両方の線が、二次電子を放射し、それによって、それらの間のショートを示唆する。
【０１１５】
上述のように、本発明の好ましい実施形態では、ＣＭＰピッチ試験パターンは、一般に、全体または部分的に、試験チップの走査スワース内に配置される。このように、走査スワースの走査中に、試験パターンの欠陥を試験することができる。
【０１１６】
ＣＭＰピッチ試験構造は、２０μｍ未満の長さの金属線を備えることが好ましい。そのような試験構造は、約１０μｍ以下の長さの金属線を備えることがさらに好ましい。そのような試験構造は、５μｍ以下の長さの金属線を備えることがまたさらに好ましい。
【０１１７】
試験チップは、各々が異なるピッチを持つ様々なＣＭＰピッチ試験構造を有してよい。最も広い線幅を有する試験構造の金属線の幅は、通例、約２μｍから３μｍの幅である。試験チップ上の他のＣＭＰピッチ試験構造は、例えば、０．０５μｍの線など、かなり細い金属線を備えてもよい。試験チップ上のＣＭＰピッチ試験構造の大半は、一般に、０．５μｍ未満の幅の金属線を備えることが好ましい。試験チップ上のＣＭＰピッチ試験構造の大半は、０．２μｍ未満の幅の金属線を備えることがさらに好ましい。
【０１１８】
通例、試験チップ上のＣＭＰピッチ試験構造は各々、ＣＭＰピッチ試験構造すべてが実質的に同一の長さの線を有するように、同一の面積（例えば、１０μｍ×１０μｍまたは５μｍ×５μｍ）を占有する。しかしながら、ＣＭＰピッチ試験構造内の線の数は、試験構造内の線の幅と反比例する。例えば、線の幅が１μｍである場合には、１０μｍのＣＭＰピッチ試験構造は、５本の線を備え、線の幅が０．５μｍである場合には、１０μｍのＣＭＰピッチ試験構造は、１０本の線を備える。
【０１１９】
試験チップのスペースを節約するために、複数のＣＭＰピッチ試験構造を、１つの列に一緒に配置してもよい。一般に、そのような場合、複数の試験構造の間の金属線の幅は、様々な幅となる。例えば、ｙ方向に伸びる各々の金属線を試験構造内に備えて、ｘ方向の１つの列に、６つのＣＭＰピッチ試験構造を配置してもよい。第１および第６の試験構造は、幅の広い線を有し、第２および第５の試験構造は、それよりも狭い線を有し、第３および第４の試験構造は、さらに狭い線を有してよい。しかしながら、この例では、「広い線」は、１．２５ミクロンの幅を超えないことが好ましいことに注意すべきである。
【０１２０】
２．密度ＣＭＰ欠陥を検出するための試験構造
図１７は、様々な線幅と、隣接する金属線の間の様々なスペースとを有する金属線を備えるパターンに関してＣＭＰプロセスの影響を監視するためのＣＭＰ密度試験パターン３５０の断面を示す。図１７に示したＣＭＰ密度試験パターン３５０は、４つの区分（３５１、３５２、３５３および３５４）を有する。各区分は、４本の金属線を有する。区分３５１では、金属線は、スペースの約５０％を占める。区分３５２では、金属線は、スペースの約３７％を占める。区分３５３では、金属線は、スペースの約２５％を占める。そして、区分３５４では、金属線は、スペースの約１２％を占める。各区分の線は、図１７に示すように、ほぼ等しい長さと幅を有することが好ましい。
【０１２１】
ＣＭＰピッチ試験に関して上述した試験パターンと同様に、図１７に示した密度試験パターンは、金属線が１つおきに接地されるよう構成される。したがって、密度試験パターンは、ＣＭＰピッチ試験パターンに関して説明したのと同じように、電圧コントラストを用いて試験することができる。
【０１２２】
図１７に示した例の各区分の寸法は、５μｍ×５μｍである。したがって、区分３５１の各金属線の幅は、例えば、金属線の間の各スペースの幅と同じ０．６２５μｍである。パターン内の各金属線の長さは、５μｍである。
【０１２３】
図１７に示した例では、各区分の線の幅は、長さと幅の両方において実質的に等しい。さらに、各区分におけるスペースも、長さと幅の両方において実質的に等しい。さらに、各区分は、試験チップ上の同じスペース（土地）を占める。加えて、そのパターンでは、線の幅と、その右手のスペースの幅とを併せた幅は、一定である（この例では、１．２５μｍ）。
【０１２４】
図１７に示したパターンは、左右両方向に伸びる追加の線を有してもよいことに注意すべきである。例えば、区分３５１の左側に、４本の金属線の幅が金属線を隔てるスペースよりも広い１以上の区分を設けてもよい。左側に、４本の金属線の幅が、区分３５４の金属線よりも狭い１以上の区分を設けてもよい。
【０１２５】
金属線は、本発明の範囲内で５μｍよりかなり長くてもよいことにも注意すべきである。しかしながら、各金属線は、１０μｍ以下であることが好ましい。各金属線は、約５μｍか、それ未満の長さであることがさらに好ましい。同時に、特定の区分においては、金属線は、金属線と、それに隣接したスペースとに割り当てられた土地に納まる任意の幅であってよいことに注意すべきである。例えば、金属線は、割り当てられた土地の１００％を占めていてもよい。または、例えば、４％近く、または、それ未満を占めていてもよい。
【０１２６】
さらに、区分あたりの金属線の数は、様々であってよい。好ましい実施形態では、各区分は、偶数の金属線を有しており、８本であることがさらに好ましい。しかしながら、区分は、奇数の金属線からなっていてもよい。さらに、１つのパターン内に、様々な数の金属線を有する区分を設けることも可能である。
【０１２７】
特定の実施形態では、密度試験パターンは、パターンを走査し、電圧コントラスト分析を用いることができるように、全体または部分的に、試験チップの走査スワース内に存在する。密度試験パターンの各金属線は、その走査を可能とするように、走査スワース内に全体が存在することが好ましい。しかしながら、パターン内の金属線は、電圧コントラスト法を用いることができるよう走査される限りは、走査スワース内に一部分のみが存在する構成であってもよい。
【０１２８】
図１８は、ＣＭＰ欠陥試験のための密度ピッチパターン３８０の他の例を提供する。そのパターンは、接地への複数のコンタクト３８２を備えた複数の金属線３８１を備える。図１８に示したパターンは、３つの異なる密度パターンを示す。ここで示した実施形態では、試験パターンの金属線は、５ミクロン以下の長さであり、最も広い線（密度＃３）は、０．２ミクロン以下の幅である。複数の金属線３８１の金属線は、交互に電気的に絶縁されている。
【０１２９】
３．水平のアスペクト比を試験するための試験構造
図２０は、試験ダイ上の土地の合理的な利用を実現するために、異なる幅と長さとを有する金属線７４２を備えるＣＭＰアスペクト比試験パターン７４０の断面を示す。図２０からわかるように、パターン７４０の線は、左から右に向かって水平のアスペクト比が大きくなっている。また、長さは、左から右に向かって、幅は、右から左に向かって大きくなっている。前述したＣＭＰ試験構造と同様に、この構成では、金属線は、１つおきに基板に接地されており、試験構造７４０は、異なる臨界寸法を持つ様々なモジュール内で繰り返されている。図２０からわかるように、一実施形態では、線は、同一の水平アスペクト比（さらに、好ましくは、同一の寸法）を有する線のペアになっている。各々のそのようなペア（例えば、ペア７４３、７４４）では、２つの線の一方は、電気的に絶縁されており（浮動しており）、他方の線は、電気的に非絶縁の（接地されていることが好ましい）。
【０１３０】
パターン７４０は、線の間のスペースを増減させて、試験ダイ上方に繰り返すことができることに注意すべきである。これは、すべての水平アスペクト比試験パターンに当てはまる。そのような繰り返し（線の間のスペースを増減して繰り返された試験パターン）は、基板上方に試験パターンの列を形成するために用いることができる。
【０１３１】
図１９は、別の水平アスペクト比試験パターン７２０を示す。このパターンにおいては、水平アスペクト比は、左から右に向かって大きくなっているが、線の長さは同一のままである。長さは、１０ミクロン以下であることが好ましく、５ミクロン以下であることがさらに好ましい。このパターンは、図２０の試験パターンと同様に試験ダイ上で繰り返されてもよい。ここでも、試験パターン７２０の線は、寸法の同じ線のペアになっており、そのペアの２つの線は交互に電気的に絶縁されている。試験パターン７２０、７４０は、ＣＭＰピッチ試験構造７００と同じ方法で検査される。
【０１３２】
図２１は、さらなる水平アスペクト比試験パターン７５０を示す。そのパターンは、左から右に向かって水辺アスペクト比が増大する金属線を備える。線は、交互に接地へのコンタクト７５２を有する。各線の下部には、パターン７５０の全体にわたって均一のサイズを有する走査構造が設けられている。本発明の一実施形態では、金属線は、走査構造に沿って走査される（より良い均一性を確保するため）。しかしながら、そのような走査構造は、本発明の実施には必要ない。しかしながら、そのような走査構造を、上述の他のＣＭＰパターン（ピッチおよび密度）において用いることもできるに注意すべきである。
【０１３３】
Ｉ．コンタクトアレイ
図１５Ａは、中間部分２１０に配置された絶縁コンタクト試験構造６０２のアレイの例６００である。そのような構造は、集積回路の欠陥コンタクトの監視を可能とする。
【０１３４】
アレイ６００の列は、試験ダイ２０４の第１および第２の部分２０６、２０８の近位縁部２０６Ａ、２０８Ａの平行に伸びることが好ましい（図４Ｃ参照）。図１５Ｂは、従来の半導体処理技術を用いて基板６０４上方に形成された絶縁コンタクト試験構造６０２の多層構造を例示している。酸化物層などの絶縁層６０６は、Ｍ１層の部分６０８（Ｍ１パッド）を基板６０４から絶縁する。絶縁層６０６を貫通して形成されたコンタクト６１０は、Ｍ１層を基板６０４に接続する。層間誘電体６１２は、Ｍ１層の部分をＭ２層の部分６１４（Ｍ２パッド）から絶縁することが好ましい。Ｍ２層の部分は、層間誘電体６１２を貫通して形成されたビア６１６によってＭ２層の部分に接続されており、それによって、Ｍ２パッド６１４の接地への接続が確立されている。図に示された実施形態では、Ｍ１およびＭ２層の部分６０８、６１４は、４つのビアで接続されており、それらのビアを、冗長ビアと呼ぶこととする。この実施形態では、冗長ビア６１６によると、ビアの欠陥を考慮することなく、欠陥コンタクトを監視することが可能であるため、欠陥の機構をコンタクト６１０に限定することができる。図１５Ａおよび１５Ｂに示した構成は、任意のビア６１６における任意の欠陥が、基板６０４への接続を妨げないことを保証するものである。少なくとも１つのビア６１６に欠陥がなければ、Ｍ２パッドと基板との間の接地のための接続は確立される。
【０１３５】
電子ビーム検査中に、Ｍ２パッド６１４の露出した金属の列に沿ってプローブが走査されると、コンタクト６１０がオープンではない場合、ビームからの電子は、接地への回路を見つけ、二次電子がパッド６１６から放射されることにより、コンタクトが良好であることが示唆される。コンタクトがオープンである場合には、パッド６１６は暗いままである。
【０１３６】
Ｊ．ズレを監視するための試験構造
半導体工業で周知のように、ＩＣ製造の各工程では、素子の間の望ましくない接触と、素子の寸法の変化を防ぐために、正確に位置合わせを制御する必要がある。図２２Ａ〜２２Ｃは、金属層のパターニング中に起こるズレなど、製造プロセス中に起こるズレの問題を観察するために用いられる６つの種類のオーバーレイ試験構造８００ａ〜８００ｆを示す。試験構造８００ａ、８００ｄは、「Ｍ１‐コンタクト」型の構造であり、コンタクト（８０６ａ、８０６ｄ）の上方に伸びるＭ１金属ストリップ（それぞれ、８０４ａ、８０４ｄ）を有する。試験構造８００ｂ、８００ｅは、「ビア‐Ｍ１」型の構造であり、Ｍ１金属ストリップ（８０４ｂ、８０４ｅ）の上方にＭ２ビア（それぞれ、８０６ｂ、８０６ｅ）を有する。試験構造８００ｃ、８００ｆは、「Ｍ２‐ビア」型の構造であり、ビア（８０６ｃ、８０６ｆ）の上方に伸びるＭ２金属ストリップ（それぞれ、８０２ｃ、８０２ｆ）を有する。各々の型の構造は、ｙ方向（例えば、図２２Ｂ）だけでなく、ｘ方向（例えば、図２２Ａ）のズレを測定するための試験構造を備える。もちろん、任意の他のズレ方向を用いてもよい。
【０１３７】
図２３Ａおよび２３Ｂに例示したように、各試験構造は、ズレが生じたか否かの決定と、そのようなズレの測定に用いられるアレイの一部を形成してよい。「Ｍ１‐コンタクト」型の構造のアレイが、図２３Ａおよび２３Ｂに示されている。構造は、コンタクトの位置（例えば、８１１または８１３）を除いて、互いがほぼ同一の形状となるように加工される。図２３Ａに示すように、中央の試験構造８１０Ｅは、ズレがない場合には完全に中央に位置するコンタクト８１１Ｅを有する。中央の構造の右側に位置する構造が有するコンタクトは、右に向かうほど負のｙ方向のズレが大きくなっている。最も右側のコンタクト８１１ｉは、もはやＭ１層に接触しないようにずれている。逆に、中央の左側に位置する構造が有するコンタクトは、左に向かうほど正のｙ方向のズレが大きくなっている。最も左側のコンタクト８１１ａは、もはやＭ１層に接触しないようにずれている。同様に、図２３Ｂの試験構造は、正負のｘ方向に向かって次第にズレが増大している。
【０１３８】
コンタクト８１１、８１３は、基板に結合され、接地されている。したがって、試験構造が整列されると、特定の試験構造はコンタクトに接触し、その他のコンタクトは接触しない。その結果、電圧コントラスト試験において、接触している試験構造は明るく見えて、接触していない構造は暗く見える。図示された例では、試験構造８１０ａ、８１０ｉ、８１２ａ、および８１２ｉ（これらは、コンタクト８１１または８１３に接触しない）は、暗く見えて、残りの構造は、明るく見える。
【０１３９】
しかしながら、ズレがある場合には、明るく見えることが期待される試験構造の一部が、実際には暗く見えて、暗く見えることが期待される構造の一部が、明るく見える。コンタクト８１１および８１３の相対位置は、ズレを容易に測定できるように選択される。例えば、アレイのコンタクトは、０．０００５μｍの増分ずつＭ１からずれるよう設計される。したがって、ズレの量は、いくつの試験構造が暗く見えるのかに基づいて決定されてよい。例えば、最も右側の試験構造８１０ｇから８１０ｉ（および、左側の構造）のみが暗く見える場合には、負のｙ方向に０．０００５μｍ以下のズレがある。
【０１４０】
欠陥の分析のためにダイ‐ダイ比較モードを用いる場合には、オーバーレイ構造は、１つも接地されていない、対応する構造のセットを有する必要がある。これらの接地されていない構造は、参照として機能し、接地された構造と比較されて、すべての接続されたオーバーレイ構造が検出されることを保証するものである。参照構造が提供されていない場合には、オーバーレイ構造からの結果は矛盾するだろう。
【０１４１】
Ｋ．ＣＭＰダミー金属充填物
試験ダイ２０４の中間部分２１０内に形成できる他の試験構造は、ビアの試験をするための試験パッドとしてＣＭＰダミー金属充填物を用いる試験構造である。当業者に周知のように、ＣＭＰダミー充填物は、ウエハの表面を均一に研磨することを容易にするために、ウエハ上方に配置された補助的な金属構造のＣＭＰプロセス保全である。それらは、表面に配置された比較的軟質の材料が、比較的硬質の材料に隣接している場合に、軟質の材料が急速に腐食されることを防止する。一実施形態では、図２４Ａ〜２４Ｂに示すように、金属充填物は、ビアおよび／またはコンタクトを追加して、ＣＭＰプロセスの完全性を監視するために、多層試験構造に加工されてよい。
【０１４２】
一例の試験構造９０２では、コンタクト９０４は、絶縁層９１０を貫通して、基板９０６と第１の金属層の部分９０８（第１の金属パッド）との間に形成される。第１の金属パッド９０２は、層間誘電体９１４を貫通して形成された少なくとも１つのビア９１２によって金属充填物９００に接続されてよい。この構造９０２は、試験中の金属（ＭＵＴ）の上方にさらに多くの金属層を備えてもよく、それらの金属層の間にさらに冗長なビアを備えてもよい。電子ビーム検査中に、プローブは、金属充填物９００の列に沿って走査される。欠陥なく基板に至る経路が確立されている場合、金属充填物９００は、二次電子を放射し、ビアとコンタクトがオープンではないことを示唆する。それらのうちのいずれかがオープンである場合、金属充填物は、暗いままとなる。
【０１４３】
試験チップ最初に設計された後に、ＣＭＰ研磨によって生じる欠陥を防止するために、空きスペースにダミー充填物が必要であるか否かを決定してもよい。現在の技術では、市販のソフトウェアツールを用いて、この決定を行うことが多い。この決定は、空きスペースのサイズや構成に基づいて行われる。この決定がなされると、本発明に従って、上述のコンタクトアレイのコンタクトと同様に試験することができるコンタクトとして、ダミー充填物を加工することができる。このように、空きスペースは、試験チップを試験するために用いられる。さらに、この方法は、ＶＬＳＩ製品の空きスペースに用いることができる。
【０１４４】
図２６Ａ〜２６Ｃは、欠陥を試験する目的でダミー形状を用いるためのプロセスを示す。図２６Ａは、空きスペース９０１を含む製品チップ９００を示す。図２６Ｂは、製品チップの空きスペースを満たすために用いられる典型的なダミー形状９０２のパターンを示す。図２６Ｃは、コンタクト９０４がダミー形状９０３の一部に追加され、電圧コントラスト試験を可能にしていることを示す（他のダミー形状は、浮動を許されている）。そのような利用可能なダミー形状を、（インライン電圧コントラスト試験のために）専用の試験チップと製品チップの両方に備えることができる。
【０１４５】
Ｌ．欠陥の位置特定と特徴付け
上述のように、電圧コントラスト技術によって欠陥が検出されると、その欠陥の位置を決定し、特徴付けをすることが重要になるだろう。走査スワースの走査がｘ方向に行われた場合、試験構造の検査をｙ方向で行う必要があるだろう。例えば、上述の例示された試験チップに関して、導電線は、一次走査領域の走査の分析に基づいて、欠陥を試験される。上述のように、これらの欠陥は、走査スワース（すなわち、一次走査領域）の外に存在していてもよい。換言すれば、一次走査領域は、試験構造が１以上の欠陥を含むか否かを決定するために、最初に走査される。次いで、欠陥の位置特定と特徴付けを行うために、ｙ方向での試験が実行される。
【０１４６】
欠陥は、ｘ方向の走査が終わった後に位置特定されることが好ましい。すなわち、導電線のスタブはすべて、導電線に欠陥があるか否かを決定するために走査される。次に、各欠陥スタブと、それに対応する導電線との位置が記録される。すべてのスタブが走査されると、各導電線は、次に、効率的なパターンでｙ方向に走査される。例えば、スタブが、ｘ方向の左から右へ走査された場合、各導電線は、次いで、最も左の線を起点としてｙ方向に走査される。要するに、（個々の欠陥の位置特定の前に）ｘ方向全体に沿って試験構造を走査することにより、試験構造内の欠陥の数を迅速に評価することができる。必要であれば、その後に、上述のように、個々の欠陥の位置特定および特徴付けを行ってよい。
【０１４７】
もちろん、任意の他の適切な走査パターンを実装してもよい。例えば、ｘ方向の走査中に、導電線に欠陥があることがわかった場合、ｘ方向の走査が中断され、ｙ方向の導電線に沿って、その欠陥の位置特定が即座に実行される。ｘ方向の走査は、欠陥が位置特定された後に再開してよい。しかしながら、この走査パターンは、欠陥の位置特定の前にｘ方向の走査が完了する走査パターンほど効率的ではない。
【０１４８】
したがって、ダイ上の欠陥構造が、再び位置特定され、識別されると、欠陥の正確な位置と原因を確認することが必要となるだろう。特定の実施形態では、分析ツールを用いて、これを実行できる。図２５は、試験構造を含む欠陥の試験ダイを分析するための分析ツール９５０の基本的な構成を示す。分析システムは、集束イオンビーム（ＦＩＢ）部９５１と電子ビーム（ＳＥＭ）部９５２の両方を備えるデュアルビーム分析ツールを備えることが好ましい。分析ツール９５０は、図１のシステム１０に接続されており、そのシステムの不可欠な部分である。
【０１４９】
１０のシステムは、試験回路の欠陥構造と、オープンまたはショート型の欠陥など欠陥の種類とのために、記録された配置データを提供する。本発明の特定の実施形態で用いられる分析ツール９５０は、集束イオンビーム（ＦＩＢ）と電子ビームとのいずれかで、欠陥を含む位置を走査することにより、２つの異なる種類の走査アクションを提供できる。集束イオンビームは、欠陥を含む位置から材料を局部的に切除または除去して、下層の材料を局所的に露出させることにより、特定の場合に層全体を除去する必要をなくすために用いることができる。電子ビームは、エネルギ分散型Ｘ線（ＥＤＸ）分析を用いる化学分析と、分析中の領域の画像化のために用いることができる。
【０１５０】
図２５に示すように、例示的なＦＩＢ部は、一般に、ガリウム（Ｇａ）を用いてＧａイオンビーム９５６を発生させるための液体金属イオン源９５４を備える。レンズシステム９５８は、ステージ９５９上方に配置されたウエハの試験ダイ上のスポットサイズにイオンビームを集束させる。走査コイル９６０のセットは、レンズシステム９５８の近くに配置されている。走査コイル９６０に電圧が印加されることにより、イオンビーム９５６が、試験ダイを走査することが可能となる。イオン源の出力、レンズシステムの焦点、および走査コイルの動作は、イオンビーム制御部９６２によって制御される。材料の除去中に、制御部９６２は、走査領域、走査頻度、および走査時間に関して、集束ビームによる目標表面の走査を制御する。
【０１５１】
集束イオンビームは、上述のように集束、走査され、欠陥構造の選択された部分に照射される。イオンビーム９５６の加速電圧は、１０〜３０ｋｅｖの範囲が可能である。集束イオンビーム５２の電流は、１０ｐＡ〜１０００ｐＡの間に設定できる。
【０１５２】
走査電子ビーム部９５２は、ビーム５２の近くのダイに電子ビーム９６４を照射する。電子ビーム９６４の加速電圧、電流レベルおよびビーム径は、電子ビーム制御部９６６によって制御される。電子ビーム９６４は、ＥＤＸ化学分析だけでなく、例えば、二次および／または後方散乱電子画像化などの画像化にも用いられる。電子ビーム９６４は、さらに、ダイ上の対象の領域を、その領域が集束イオンビームで照射されているときに照射してもよい。
【０１５３】
前述のように、検査中のウエハは、ステージ９５９に取り付けられ、さらに、ステージは、ウエハステージ９５９をｘ、ｙ、ｚ方向に移動させるためのステージ制御部９６８に関連する。検出部９７０は、集束イオンビームまたは電子ビームによる照射に応答してウエハの表面で生じる様々な信号を検出するために適した位置に配置されてよい。図２５では簡略化されているが、検出部９７０は、二次電子、後方散乱電子、Ｘ線または質量分析装置などの様々な検出器を表していると理解される。検出部９７０からの信号は、増幅された後に、ＦＩＢ／ＳＥＭコンピュータに入力される。また、イオンビーム制御部９６２、ステージ制御部９６８および電子ビーム制御部９６６は、システム１０に接続されたＦＩＢ／ＳＥＭコンピュータシステムに接続されている。
【０１５４】
欠陥の場所が、再び位置特定され、特徴付けされると、その場所において、ＥＤＸ（エネルギ分散型Ｘ線）として知られる化学分析が実行される。ＥＤＸ分析は、電子ビーム部９５２を用いて、電子ビームを欠陥構造に集束させることにより実行される。ビームの電子と材料の原子との相互作用から、集束されている位置の化学的特性を示すＸ線スペクトルが生成される。材料からのＸ線スペクトルが決定されると、その位置に存在する要素のほとんどを定性的に識別することが可能となり、それによって、欠陥の原因を決定してもよい。例えば、その位置にタングステンが存在しない場合には、ＥＤＸスペクトルは、その位置にタングステンを示すはずがない。この段階で、欠陥の原因が決定および確認されると、そのプロセスは終了するので、新しい試験ダイを試験することができる。最初の検査が欠陥の原因を明らかにしなかったとすると、ＦＩＢは、層を除去したり、対象の領域の断面構造を明らかにするために集束イオンビームを用いて断面を生成したりするために用いることができる。
【０１５５】
ＦＩＢによる剥ぎ取りが実行された後、その位置は、走査電子ビーム画像化および／または別のＥＤＸ分析を用いて再び検査され、欠陥の原因を確認できるか否かが再び決定される。このプロセスは、欠陥の原因が確認されるまで繰り返される。このプロセスによると、試験構造における欠陥の原因が発見されるとすぐに、ウエハの歩留まりを改善するためにウエハの製造プロセスを修正することができるので、製造環境においてリアルタイムで迅速な修正の動作を行うことが可能になることがわかるだろう。
【０１５６】
検出された欠陥の位置に関して、欠陥の位置特定をするための追加の技術を用いることができる。その技術は、構造の一部のみを荷電するよう設計された照射量で試験中のウエハを事前に走査する工程を含む。短い線は、静電容量が少ないため、より完全に平衡電位に荷電されるだろう。そのため、浮動する線の電位は、線の長さに対しておおよそ線形的に変化する。長い線を荷電させるには、より長い時間が掛かる。次いで、線を走査することができる。
【０１５７】
したがって、例えば、以下の技術を用いて、線の欠陥を認識することができる。
１．線が接地されている場合、線の末端からの信号レベルは、中間レベル（最大値の約５０％）である。
２．線が完全な長さであり浮動している場合、信号レベルは、最大値の約７５％である。
３．線が不完全な長さであり浮動している場合、線の長さが次第に短くなるにつれ、信号レベルは、１００％に近づく。
【０１５８】
位置に対して信号レベルをキャリブレーションすることにより、線の末端の位置を推測し、その情報を用いて、分類のために欠陥を画像化するために欠陥が視野に入るようウエハを迅速に移動させることができる。あるいは、欠陥の位置特定をするために、欠陥のある線の各々をアレイモードで走査してもよい。概して、線の第１の部分から選ばれる第１の視野は、隣接する第２の部分から選ばれる第２の視野と比較される。一実施形態では、第１の視野は、第２の視野から減算される。減算の結果は、欠陥が第１または第２の視野の中に位置するか否かに直接的に関係する。このように、欠陥の位置は、そのような減算の結果に基づいて決定されてよい。
【０１５９】
Ｍ．製品チップの製造における電圧コントラスト試験の利用
電圧コントラスト試験のための技術と様々な試験構造は、試験チップに有効なだけではなく、製品チップにも用いることができる。図２７は、そのような製品チップ１０００を示す。製品チップ１０００は、製品回路部分１００１（製品チップの機能を実行するために必要な回路を含む）と、チップの一方の端部に位置する走査スワース１００２とを有する。そのような走査スワースは、製品チップの端部に位置することが好ましいが、本発明を実施するためにそのような位置が必要なわけではない。
【０１６０】
製品チップ上の走査スワースは、上述の種類の試験構造を任意に組み合わせて備えることができる。実際、試験構造の正確な組み合わせは、製品チップの特定の回路によって決定してよい。また、正確な組み合わせは、製造工場の特定の関心事に基づいてもよい。いずれにせよ、走査スワースは、製造プロセスの１時点もしくは複数の時点で試験することができる。さらに、製造プロセス中に、製造プロセスの任意の時点で新しい試験構造を走査スワースに追加して、試験を行うことも可能である。
【０１６１】
図２８は、試験のための垂直タップ１００４（または、積み重ねプラグ）の断面図である。図に示した垂直タップは、例示した製品チップ１０００の走査スワースに含まれる。製品チップの基板１００３が示されている。図示されているように、垂直タップまたは積み重ねプラグ１００４は、埋もれた層Ｍ１を監視するために用いることができる。そのような垂直タップは、走査スワース内に（所望であれば）加工できる試験素子のほんの１種類に過ぎない。
【０１６２】
図２９は、走査スワース１００２に備えることができる試験構造を示す。コンタクトアレイ１００６と、導電線が、備えられており、導電線については、接地された導電線１００５と浮動したままの導電線１００７とが交互に配置されている。これらの構造はすべて、ここで説明する新規の技術だけでなく、従来の電圧コントラスト技術を用いて試験することもできる。特定の実施形態では、図２９に示した試験構造を走査するために、上述したような型の連続的に移動するステージを備える走査装置が用いられる。連続的な移動の好ましい方向は、矢印１００８で示されているが、他の方向に連続的な移動を行ってもよい。しかしながら、製品チップの狭い部分のみを試験するためには、導電線は、（スペースがそれほどの関心事ではない専用の試験チップでのように）導電線とほぼ垂直というよりも、導電線にほぼ平行な連続的な移動によって走査されることが好ましい。
【０１６３】
検査ステーションにおいて電圧コントラスト技術を用いて、製品チップの走査スワースが検査されると、欠陥の合計欠陥数を算出することができる。サンプルステージが、ショートを検出するために一次走査領域を通過して第１の方向に連続的に移動された際に、例えば、オープン／ショートの数を迅速に定量化することができる。次いで、製品ダイの歩留まりに対して予測される影響を推測するためのアルゴリズムを用いることができる。これは、その層における各々の欠陥種類に対する欠陥管理限界を生成するために用いられてもよい。例えば、ダイ当たりのオープン／ショートに対して臨界面積「Ａ１」を有するオープン試験構造に「ｎ１」のオープンがある場合には、製品ダイの予測欠陥レベルは、（ｎ１）×（Ａ１／Ａ２）によって与えられる。ここで、Ａ２は、与えられたプロセス層のオープン／ショートに対する製品ダイの臨界面積である。与えられたプロセス層の臨界面積は、その臨界寸法においては所与の種類の欠陥のために欠陥素子となるパターンの総面積として定義される。
【０１６４】
この制御が確立されると、次の製品チップの走査スワースの走査を通して次のロットで測定された欠陥レベルが管理限界を超える場合には、製造業者は、製造プロセスが管理できない傾向にあることを知ることになる。さらに、製造業者は、走査スワースの走査から、どの欠陥機構が問題を起こしているかについての直接的なフィードバックを得る。走査スワースの試験構造は、与えられた試験構造における欠陥の位置と署名によって、欠陥の分類を直接的に提供するので、製造業者は、問題を即座に調べて解決することができる。
【０１６５】
Ｎ．他の試験装置を最適化するための電圧コントラスト試験の利用
上述の電圧制御試験装置、構成および技術は、製造プロセスで用いられるほかの検査システムを最適化するためも用いることができる。そのような試験システムとして、例えば、ＫＬＡ‐Ｔｅｎｃｏｒ製品のＡＩＴ ＩＩ（パターニングされたウエハの検査システム）やＫＬＡ‐２１３８（超広帯域のウエハ検査システム）が挙げられる。そのようなシステムは、半導体チップの多くの欠陥を検出する。しかしながら、これら検出された欠陥の一部は、チップの性能や動作に影響を与えない点で重要ではないこともある。一方、電圧コントラスト試験は、本質的に重大な欠陥（いわゆる、「致命的な欠陥」）のみを検出する。したがって、上述の電圧コントラスト技術および構造は、他のシステムが、「致命的な欠陥」の検出を最大限に実行する、および／または、「迷惑（ニューサンス）な欠陥」の検出を最小限度に抑えるよう、そのような試験システムを最適化するために用いることができる。
【０１６６】
そのような最適化は、以下の動作の実行を含む：
１．重大な欠陥を検出するために、ＳＥＭ検査装置によって製品チップの試験チップまたは試験部分を検査する。
２．欠陥の位置特定を行うと共に種類（例えば、「オープン」、「ショート」または「ビアオープン」）に基づいて欠陥を分類し、種類による重大欠陥のウエハマップを生成するために、欠陥のある試験構造をさらに走査する。
３．最適化される検査ツールによって、製品チップの同一の試験チップまたは試験部分を検査する。
４．好ましくは、異なる構成に設定された検査ツールについて、工程３を数回繰り返す。
５．最適化される検査ツールを用いての検査に基づいて、欠陥マップを生成する。
６．様々な欠陥マップの各々を、電圧コントラスト試験によって生成されたウエハマップに重ね合わせ、検査ツールのどの構成が、重大な欠陥の検出を最大限に行うと共に、重大ではない欠陥の検出を最小限に抑えるかを決定するために分析する。
７．検出ツールを最適な構成に設定する。
検査ツールは、電圧コントラスト欠陥マップが生成された層と異なる層から、欠陥マップを生成してもよい。上述の手順は、検査ツールの定期的なキャリブレーションや抽出検査に用いてもよい。
【０１６７】
このプロセスは、標準的な自動のニューサンスフィルタ技術を用いて自動化され、「致命的な」欠陥をリアルとして、他の欠陥をニューサンスとして指定し、自動のセグメント化オート閾値およびリアルタイム分類のアルゴリズムが、「致命的な」欠陥の検出を最大限に行い、ニューサンスな欠陥の検出を最小限に抑えるようツールを構成することを可能にする。例えば、発明者Ｂａｋｋｅｒ ｅｔ ａｌ．によって１９９９年１１月２９日に出願された米国仮特許出願第６０／１６７，９５５号「ＰＯＷＥＲ ＡＳＳＩＳＴＥＤ ＡＵＴＯＭＡＴＩＣ ＳＵＰＥＲＶＩＳＥＤ ＣＬＡＳＳＩＦＩＥＲ ＣＲＥＡＴＩＯＮ ＴＯＯＬ ＦＯＲ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥＳ」を参照されたい。これは、引例として本明細書に組み込むことにする。
【０１６８】
このプロセスを自動化するために用いることができるシステムの一例は、ＫＬＡ‐Ｔｅｎｃｏｒの製品Ｋｌａｒｉｔｙである。Ｋｌａｒｉｔｙは、ＫＬＡ‐Ｔｅｎｃｏｒの自動欠陥データ分析手段である。それにより、半導体製造施設は、検査、分類および再検査ツールによって生成された欠陥データの分析を自動化することができる。この歩留まり分析モジュールは、ユーザが、簡単なフローチャートを用いて複雑な工学的手順を実質的に自動化し、専門家の工学の知識と欠陥分析のルーチンを工場のオペレータに送ることを可能とする。そのような自動化は、ユーザが、膨大な量の欠陥データを迅速に分析することを可能とし、最も決定的な歩留まりの障害のみを表すように欠陥データセットを削減するのに役立つ。
【０１６９】
上述の電圧コントラスト技術、構造および装置は、欠陥分類方法と共に用いることもできる。例えば、電圧コントラスト技術などは、上で参照し、本明細書に組み込んだ米国仮出願に記載された方法および装置と共に用いることができる。一実施例では、電気的（すなわち、電圧コントラスト）データおよび光学的データは、欠陥の種類によって、ソートされグループ化される。電気的に取得された欠陥情報は、次いで、光学的検査の設定段階で光学画像を特徴付けする（例えば、致命的欠陥と非致命的欠陥にソートする）ために用いてもよい。さらに、上述した発明の電圧コントラスト技術の結果として生成されるウエハマップは、体系的な欠陥を発見するために研究および分析することができる。例えば、いくつかの試験チップのウエハマップが、試験されたチップの特定の領域で欠陥の頻度が高いことを示す場合には、その特定の位置に体系的な問題があることが示唆される。
【０１７０】
電圧コントラストの測定から生成されるウエハ欠陥マップは、他の検査または再検査ツールに用いてもよい。例えば、欠陥マップは、第１の検査ツールで生成され、次いで、その欠陥マップは、第２の検査または再検査ツールで欠陥の位置特定をするために用いられる。例えば、集束イオンビームツールは、上述のように、欠陥を露出して、観察するために用いてもよい。要するに、欠陥マップは、サンプルが電圧コントラストツールから除去された後に欠陥の位置を決定するために用いることができる。
【０１７１】
さらに、特定の欠陥のある（または、規格外の）製造プロセスを識別するウエハマップにおいて、特定のパターンが現れることがある。すなわち、サンプル上の欠陥の特定の物理的な配置が、欠陥の種類を示しうるということである。縁部型のパターンを形成する欠陥の例が、図３４に示されている。特定の種類の加工プロセスは、通例、特定の欠陥の足跡を有する。例えば、チップの中央から放射状のパターンに配置した欠陥は、ウエハ上方に特定の層を回転形成する装置の問題を示す可能性がある。図３４に示した欠陥は、ウエハの一方の側にガス吸気ポートを備え、ウエハの反対の側にガス排気ポートを備えるエッチングツールにおけるエッチングプロセスから生じた可能性がある。そのため、次に、欠陥の特定の配置を、特定の装置の足跡、およびそれに対応するプロセス工程と比較、適合させることができる。さらに、いくつかのロットにわたるいくつかのウエハからの欠陥データマップをデータベースに保存し、巨大なデータセットにわたって署名分析を行うことができる。これにより、体系的なプロセス歩留まり問題を示唆するデータにおいて、低レベルの署名を検出することが可能となる。検出データマップと署名パターンとを効率的に比較するために、プロセッサを用いてもよい。もちろん、ユーザは、手作業でマップと署名とを比較してもよい。別の例として、電圧コントラストデータは、製造プロセスを決定して、致命的な欠陥の検出を最大化するよう検査するために、光学データと共に用いられてもよい。
【０１７２】
電圧コントラスト検査からの電気的な欠陥のデータは、製造プロセスの様々な工程において得られる他の種類のデータと関連付けられてもよい。例えば、電気的な欠陥のデータと、それに対応する光学画像は、エッチングプロセス工程後の試験構造から生成されてもよい。次に、各々の電気的な欠陥は、特徴付けられ、１または複数の光学画像と関連付けられる。プロセスの情報（例えば、プロセス工程のアイデンティティや処理装置の動作パラメータ）は、電気的欠陥および光学画像の各々関連するペアに関連付けられてよい。次に、欠陥の対応する光学画像を通して、欠陥の進展を追跡してもよい。例えば、特定のプロセスの後に現れる欠陥は、そのようなプロセスに原因がある可能性がある。そうして、そのプロセスを調整することができる（例えば、動作条件を調整する）。さらに、特定の欠陥の種類が、特定の光学画像に関連付けられると、その後に続く画像のうち、前の光学画像と同一であると特徴付けられる任意の光学画像は、前の光学画像と同じ欠陥の種類を有すると認識することができる。
【０１７３】
Ｏ．他の試験構造
上述の試験構造は、例示的なものに過ぎず、本発明の範囲を限定することを意図しない。例えば、効率的な検査機構の実現に適した任意の試験構造を用いてよい。例えば、試験構造は、真直ぐで幅の均一な複数の線を有するだけでもよい。この構成は、図５および６Ａに示した別のアイランドおよび導電線の試験構造とは対照的である。図３０は、そのような製品チップ１１００を示す。この試験構造１１００は、交互に配置された浮動導電線１１０４および接地導電線１１０２を含む。この実施形態では、線は、実質的に直線である。導電線１１０２の一方の端部（１１０５）は、接地されており、両方の導電線１１０２、１１０４の他方の端部は、走査領域１１０１に突き出ている。走査領域に突き出ている線は、２組の導電線（すなわち、１１０４および１１０２）を区別するよう、異なる長さを有してよい。もちろん、２組の線１１０２および１１０４が、同じ長さを有してもよい。
【０１７４】
上述のように、導電線１１０２内のオープンは、走査領域１１０１内の導電線端部に関して電圧コントラストを実行することによって検出できる。同様に、導電線１１０４と、それに隣接する導電線１１０２との間のオープンは、走査領域１１０１内の導電線端部１１０４に関して電圧コントラストを実行することによって検出できる。さらに、図８〜１３を参照して上述した積み重ねプラグを、図３０の構造と共に用いてもよい。上述のように、積み重ねプラグは、埋もれた導電層を監視する（例えば、オープンに関して）ために用いてもよい。
【０１７５】
走査領域１１０１内に一部分が配置された試験構造は、ショートやオープンに加えて、他の特性を測定するために用いてもよい。例えば、その試験構造は、ＣＭＰパラメータなどの様々なプロセスパラメータを測定するために用いてもよい。図３１は、ＣＭＰの線幅を測定するために用いられるＣＭＰ試験構造１１１２を示す。図示したように、ＣＭＰプロセスで形成された導電線１１０６を４つのプローブパッド（図示せず）に接続するために、経路金属層を用いる。具体的には、導電ストリップ１１０６の端部を通り、導電ストリップの反対の端部を通って出るように電流を流すために、第１の経路ストリップ１１１０ａと第２の経路ストリップ１１１０ｂとを用いる。すなわち、電流源は、第１および第２の経路ストリップ１１１０を介して導電ストリップ１１０６に接続された２つのプローブパッドの間に接続されている。そして、第３および第４のストリップは、導電線１１０６の各端部の間の電圧差を測定するために用いられる。次に、測定された電圧差と電流値に基づいて、導電線１１０６の抵抗値が計算されてもよい。次いで、ＣＭＰプロセス中に導電線１１０６で生じた腐食および／またはディッシングの程度を決定するために、抵抗値から導電線１１０６の幅を導き出すことができる。
【０１７６】
プローブパッドは、図３１のＣＭＰ試験構造だけでなく、上述の試験構造のいずれに接続されてもよい。そうすれば、これらのプローブパッドは、試験構造に関するパラメータデータを測定するために用いることができる。パラメータデータは、試験構造に関する様々な特性を決定するために、電圧コントラスト欠陥データと共に用いてもよい。例えば、試験構造の特定の導電線が、隣接する接地された線とショートしている場合に、漏れ電流値を決定するために、その線を検査してもよい。さらに、プローブパッドを介して、様々な混信の試験を実行してもよい。
【０１７７】
図３２は、線の抵抗値を測定するために用いることができる蛇行型の試験構造１２００を示す。図に示したように、試験構造１２００は、複数の第１の走査要素１２０２と、第２の複数の第２の走査要素１２０４とを備える。第１の走査要素の各々は、Ｍ１層１２１０に接続された積み重ねプラグから形成されている。Ｍ１層１２１０は、ビア１２１２を通して接地に接続された蛇行パターンを形成している。第２の走査要素１２０４の各々は、Ｍ２導電線に接続されたＭ３導電線から形成されている。第２の走査要素１２０４は浮動している。
【０１７８】
第１の走査要素１２０２に関して電圧コントラストが実行されると、第１の走査要素１２０２の各々は、接地されたビア１２１２に対して様々な線の長さを有するため、異なる明るさを持つことが予期される。例えば、第１の走査要素１２０２ｃは、直接的に接地されているため、１００％の明るさレベルを持つことが予期される。要素１２０２ｃの両側に位置する第１の走査要素１２０２ｂ、１２０２ｄは、５０％の明るさをもつことが予期され、第１の要素１２０２ｅ、１２０２ａは、２５％の明るさを持つことが予期される。明るさのレベルは、線幅にも関係があるので、第１の走査要素１２０２の各々に対して測定された明るさレベルは、線幅の偏りおよび／または線の抵抗値を計算するために用いてもよい。
【０１７９】
第２の走査要素１２０４に関して電圧コントラストを実行すると、Ｍ２とＭ１との間のショートを監視することができる。すなわち、第２の走査要素は、下層にあるＭ１層１２１０から電気的に絶縁されていることが期待されるので、第２の走査要素は暗く見えることが期待される。第２の走査要素が電圧コントラスト下で明るい場合には、第２の走査要素１２０４と、その下層のＭ１層１２１０との間で、ショートが起こっている。
【０１８０】
上述の試験構造は、（上述のような）一次走査領域を通しての連続的な走査中の電圧コントラスト測定を容易にするよう配置される。すなわち、電圧コントラストの読取り値は、電子ビームが導電線の端部を横切って連続的に移動する際に、複数の導電線から取得される。他の実施形態では、ステップ型の移動技術で電圧コントラストデータを取得することを容易にする試験構造を用いてもよい。例えば、ステップ型の試験構造は、ＫＬＡ‐Ｔｅｎｃｏｒ ８１００またはｅＶ３００、Ｓｃｈｌｕｍｂｅｒｇｅｒ、ＡＭＡＴ ＳＥＭｖｉｓｉｏｎ、またはＨｉｔａｃｈｉ ＣＤ ｔｏｏｌなどのステップ型のＳＥＭと共に用いてよい。
【０１８１】
図３３は、ステップ型の技術に適した試験構造１２０１を示す。電圧コントラストの測定は、試験構造の１つのグループに対して同時に実行されるので、試験構造は、電圧コントラストグループに入るよう準備される。このように、第１の電圧コントラストの測定が、第１のグループに対して実行され、次いで、第２のグループに対して実行され、以下同様に続けることができる。図に示したように、試験構造１２０１は、一次走査領域１２０１と２つの二次走査領域１２０３、１２０５とを備えている。一次走査領域１２０１は、一次走査領域１２０１を横切るアレイに配列された複数の試験フィールド（例えば、１２０７ａおよび１２０７ｂ）を備える。複数の導電線の端部は、各試験フィールド１２０７内に終わっている。導電線の第１の部分は、二次走査領域１２０３内に伸びており、第２の部分は、二次走査領域１２０５内に伸びている。
【０１８２】
各試験フィールド１２０７は、サンプルステージを移動させずに試験フィールドのほぼ全体を容易にラスタ走査できるようなサイズである。例えば、試験フィールドは、試験フィールド１２０７内で終わる線の端部の比較的鮮明な画像が、フィールド領域のラスタ走査から生成されるようなサイズである。フィールド領域のサイズは、ステップ型のＳＥＭの特定の条件によって決まる。試験フィールドは、１つのフィールドから次のフィールドへのステップの距離が同じになるように、実質的に互いに等しい間隔で配置されていることが好ましい。試験構造は、二次元アレイまたはチェックボードパターンなど、任意の適切なパターンで配置されてよい。
【０１８３】
二次走査領域は、任意の適切な種類の試験構造を含んでよい。図に示したように、二次走査領域１２０５は、上述したような相互接続の欠陥（例えば、オープンおよびショート）の検出のために配置されている。一方、二次走査領域１２０３は、上述のようなビアの欠陥の検出のために配置されている。図に示された実施形態では、二次走査領域１２０３、１２０５は、交互に配置された浮動導電線および接地導電線を含む。各導電線の第１の端部は、二次走査領域内に伸びており、第２の端部は、試験フィールド１２０７内に伸びている。さらに、接地導電線の第１の端部は、接地されている。試験フィールド１２０７内での電圧コントラスト検査中、接地導電線の第２の端部は、浮動導電線の第２の端部と異なる明るさを持つことが期待される。例えば、接地された線の端部は明るく見え、浮動している線の端部は暗く見える。接地導電線の１つにオープンの欠陥がある場合には、欠陥のある線は、隣接する浮動導電線と同じ明るさに（例えば、暗く）見える。浮動導電線のうちの１つと接地導電線との間にショートがある場合には、ショートしている浮動導電線は、接地導電線と同じ明るさに（例えば、明るく）見える。概して、特定の線に欠陥がある場合には、その線の走査された第二の端部は、予期しない明るさレベルを有して見える。次いで、特定の欠陥導電線をステップダウンすることにより、欠陥の位置を特定してもよい。
【０１８４】
ステップ型の試験構造（例えば、図３３）は、試験構造の一部のみを走査することによって試験構造内に欠陥があるか否かを決定し、次に、試験構造の残り部分を走査することによって欠陥の具体的な位置を決定することを容易にする任意の適切な方法で走査されてよい。例えば、以下の検査手順を用いてもよい：
１．導電線のグループの配置を容易にするようウエハを事前に配置する。
２．ウエハステージを移動させることにより、最初に、導電線の端部をＳＥＭの列の下に配置する。
３．電圧コントラストデータを取得するために、第１のグループに対して電子ビームを走査する。
４．欠陥のデータのリストと、それに関連するスタブ（導電線の端部）とを保存する。
５．導電線の端部の第２のグループに対して、工程１〜４を繰り返す。
事前の配置は、ＳＥＭが、導電線の端部の各グループ（以降、フィールドと呼ぶ）へ自動的に進むことができるような任意の適切な方法で実行される。例えば、ステップのサイズは、１つのフィールドから他のフィールドへ達するために的確なステップがなされることを確実にするよう入力される。そうして、ステージは、フィールドからフィールドへ自動的に進められる。
【０１８５】
各フィールドに対する欠陥のリストが記録されてもよい。そうすれば、記録されたリストに基づいて、各欠陥フィールドに関連する導電線の各グループ内に、欠陥を位置づけることができる。例えば、ステージは、ＳＥＭの列が、欠陥導電線の縦軸に沿ってステップされるよう移動される。あるいは、試験中の欠陥フィールドは、次のフィールドへの移動の前に配置されてもよい。この実施形態では、欠陥のリストと、それらに関連するスタブとを、各フィールドに対して記録してもよい。さらに、具体的な欠陥の位置を、各フィールドに対して記録してもよい。
【０１８６】
欠陥のある線における欠陥は、任意の適切な方法で検出されてよい。一実施形態では、フィールドの外のフィールドに最も近い場所に位置する欠陥線の部分は、ＳＥＭの列の下に配置される。次に、例えば、欠陥線内に明から暗への移行があるか否かを決定するために、この部分に対して、電圧コントラストデータが取得される。明に移行した位置は、欠陥の位置に関連する。この部分の中に移行がない場合には、欠陥線の以前に走査した部分に隣接する次の部分が、ＳＥＭの列の下に配置される。
【０１８７】
あるいは、ＳＥＭの列の下に欠陥線の部分を配置するために、任意の適切な探索アルゴリズムを用いてもよい。二分探索の例では、欠陥線の端部の間の中間部分は、最初に列の下に配置される。明への移行がない場合には、欠陥が、フィールドに最も近い線の第１の半分にあるか、線の他方の半分にあるか、決定される。例えば、線が、フィールドから最も遠い端部で接地されていると期待され、線の中間部分が暗く見える場合には、その欠陥は、試験フィールドから最も遠い線の半分におそらく位置すると決定される。探索は、欠陥が見つかるまで、現在探索されている部分の半分の部分に関して続けられる（例えば、線の４分の１の部分が次に探索される）。二分欠陥探索機構は、本明細書に記載した任意の他の試験構造（例えば、図６Ａ〜６Ｃまたは３３の構造）と共に実装してよい。
【０１８８】
上述のように、欠陥の位置は、走査される端部の明るさのレベルに基づいて概算されてもよい。試験されるウエハは、構造の一部のみを荷電するよう選択された照射量で事前に走査される。短い線は、静電容量が少ないため、より完全に平衡電位に荷電されるだろう。そのため、浮動する線の電位は、線の長さに対しておおよそ線形的に変化する。長い線を荷電させるには、より長い時間が掛かる。例えば、オープン欠陥を有する浮動導電線の長さは、走査された端部の荷電または明るさレベルの量から決定することができる。
【０１８９】
隣接する線の間のショートは、１つの導電線の上を走査するよりも、線の間を走査したほうが、早く発見されることがある。例えば、非ラスタ電子ビームは、例えば、１つの線の走査において、２つの隣接するショートした導電線の間を走査するために用いることができる。電子ビームのスポットサイズは、２つの隣接する線の間の距離よりも小さい半径であることが好ましい。電子ビームが線の間を走査した際、走査領域の強さのレベルにおける大きな変化（例えば、走査領域が、明から暗へ、または、暗から明へ変化する）は、隣接する線の間のショートの位置を示唆する。
【０１９０】
上述の各試験構造は、導電線の電界を制御して欠陥の検出能力を改善するために、ガードリングまたは１以上の導電構造を備えていてもよい。そうでなければ、別の導電線に隣接しない導電構造（例えば、試験構造内の縁部の線、または、隣接するスタブよりも長いスタブ）は、別の導電線に隣接する導電線よりも（大きなエッジ効果のために）明るく見える可能性がある。概して、試験される１以上の導電部分内の電界を制御するために、試験されない１以上の導電部分が用いられる。一実施形態では、導電「ガード」構造が、試験構造の他の導電部分に隣接して配置されていない試験構造内の特定の導電部分に隣接して配置されている。ガード構造は、所定の電位（例えば、接地電位）に荷電されてもよいし、浮動していてもよい。各ガード構造は、試験構造の隣接する導電線と異なる電位を有することが好ましい。例えば、浮動ガード構造は、試験構造の接地導電線に隣接して配置される。
【０１９１】
図３５は、導電ガードリング３５０２を付け加えた図３２の試験構造１２００の概略図である。ガードリング３５０２は、ガードリングの一部が、試験構造の外側部分に隣接するように試験構造１２００を取り囲んでいる。図に示されている実施形態では、ガードリングは、外側の導電部分３５０４ａ、３５０４ｂに隣接している。ガードリング３５０２は、隣接する他の構造（例えば、スタブ３５０８ａ、３５０８ｂ）の全長まで伸びていない試験構造の部分に隣接する指状部分（例えば、３５０６）を含む。同様のガードリング構造が、本明細書に記載した他の試験構造（例えば、図６Ａ〜６Ｃまたは３３の構造）と共に用いられてもよい。
【０１９２】
別の実施形態では、ランダムモードの位置決めを容易にするために、一次走査領域の中央の下方に、ストリップを配置してもよい。走査領域の形状が、非常に繰り返しが多く、小型である場合には、画像のエイリアシングが増大し、位置決めが困難になる。したがって、ｘおよびｙ方向の位置決めに用いるために、ｘおよびｙ方向に走査領域内に、１以上の大型かつ独特の形状を配置してよい。
【０１９３】
以上では、理解を明確にする目的で本発明を詳しく説明したが、添付した特許請求の範囲を逸脱しない範囲内ならば、特定の変更および修正を加えられることは明らかである。ここで、本発明による工程および装置を実現する別の方法が数多く存在することに、注意する必要がある。例えば、ウエハの試験構造全体で電圧コントラスト平衡を確立するために、一次走査領域（例えば、３００μｍ）の走査の実行に先立って、ウエハ（例えば、１０ｍｍ）の広い領域を、フラッドガンで事前に荷電してもよい。その結果として、試験構造の一次走査領域の検査時間が、かなり削減されるだろう。さらに他の実施形態では、任意の適切な臨界寸法測定ツールにおいて、本発明の試験構造を用いてよい。すなわち、試験構造は、臨界寸法（例えば、最小の線幅や、線の間のスペース）を有する構造と共に形成されてよい。
【０１９４】
上述の試験構造を検査するために、任意の他の適切な荷電制御機構を用いてよい。荷電を制御するためのいくつかの機構は、同時係属の米国特許出願０９／５７９，８６７、０９／５０２，５５４、０９／３９４，１３３、および、米国特許第６，０６６，８４９号に記載されている。なお、これらの出願および特許の全体を、引例として本明細書に組み込むこととする。さらに、上述の試験構造を検査するため、および、上述の検査方法を実行するために、任意の適切な荷電粒子ビーム（例えば、電子ビーム）検査システムおよび／または方法を用いてよい（例えば、電子ビームシステムおよび／または方法は、米国特許出願０９／５７９，８６７、０９／５０２，５５４、０９／３９４，１３３、および、米国特許第６，０６６，８４９号に記載されている）。試験構造の実施形態は、電子ビームシステムで検査される構成で説明されたが、もちろん、他の種類のシステムが用いられてもよい。例えば、光子放出システム（一定またはパルスのビーム）は、電圧コントラスト分析のために試験構造の選択された部分を荷電させるのに適するだろう。電子ビームシステムと共に（例えば、列から離れて）、または、電子ビームシステムに代えて、他のシステムを用いてよい。
【０１９５】
本発明の機構は、半導体チップ製造に加えて、任意の適切な用途に対して実装してよい。例えば、他の用途は、データディスク、ガリウムヒ素半導体素子、マルチチップモジュールなどである。概して、本発明の実施形態は、電子デバイスまたは繊細なパターンを有する他の種類のものを製造するための任意の適切な技術に応用可能である。さらに、欠陥の特徴づけ、および／または、欠陥のｘおよびｙのマップの作成のための技術は、体系的なプロセスの問題の検出を容易にするために、ウエハ全体にわたって用いられてもよい。換言すれば、欠陥は、ウエハ全体でマッピングされてよい。ウエハの特定の領域が、他の領域よりもかなり多くの欠陥を持つと判明した場合には、そのような領域に対してプロセスが適切に働いていないと判断してよい。次いで、ウエハのその特定の領域で、それ以後の欠陥を減少させるように、そのプロセスを調整することができる。さらに、上述の試験構造は、スクライブライン内、または、１以上のダイスの任意の部分上など、ウエハの任意の適切な部分に形成されてよい。
【０１９６】
したがって、以上で取り上げた実施形態は、例示を目的としたものであって、本発明の内容を限定するものではない。このため本発明は、本明細書で特定した詳細に限定されることなく、添付した特許請求の範囲の範囲および同等物の範囲内で、種々の変更を加えることが可能である。
【図面の簡単な説明】
【図１】 本発明の一実施形態に従ったＳＥＭ検査システムのブロック図。
【図２】 本発明の代表的な走査パターンを示す図。
【図３】 本発明の一実施形態に従った検査手順を示すフローチャート。
【図４Ａ】 本発明の原理に従って準備されたダイアレイを備える半導体ウエハを示す図。
【図４Ｂ】 本発明の原理に従って準備されたダイアレイを備える半導体ウエハを示す図。
【図４Ｃ】 本発明の原理に従って加工された試験ダイを示す図。
【図４Ｄ】 本発明の原理に従って加工された試験ダイを示す図。
【図５】 図４ｃおよび４ｄの試験ダイの一部を例示した平面図。
【図６Ａ】 試験構造の一部の平面図。
【図６Ｂ】 試験構造の一部の断面図。
【図６Ｃ】 試験構造の一部の側面図。
【図７Ａ】 上部にＭ２相互接続配線とアイランド要素とを有する試験構造の一部を示す図。
【図７Ｂ】 上部にＭ２相互接続配線とアイランド要素とを有する試験構造の一部を示す図。
【図８】 覆われた金属層の完全性を試験するよう設計された試験構造を示す図。
【図９】 覆われた金属層の完全性を試験するよう設計された試験構造を示す図。
【図１０】 覆われた金属層の完全性を試験するよう設計された試験構造を示す図。
【図１１】 覆われた金属層の完全性を試験するよう設計された試験構造を示す図。
【図１２】 覆われた金属層の完全性を試験するよう設計された試験構造を示す図。
【図１３】 覆われた金属層の完全性を試験するよう設計された試験構造を示す図。
【図１４Ａ】 ビアチェーンのアレイを備える試験構造の一部を例示する図。
【図１４Ｂ】 ビアチェーンのアレイを備える試験構造の一部を例示する図。
【図１４Ｃ】 ビアチェーンのアレイを備える試験構造の一部を例示する図。
【図１５Ａ】 絶縁されたコンタクト試験構造のアレイを例示する図。
【図１５Ｂ】 絶縁されたコンタクト試験構造のアレイを例示する図。
【図１６Ａ】 ＣＭＰピッチ試験パターンを示す図。
【図１６Ｂ】 ＣＭＰピッチ試験パターンを示す図。
【図１６Ｃ】 ＣＭＰピッチ試験パターンを示す図。
【図１７】 ＣＭＰ密度試験パターンを示す図。
【図１８】 さらなるＣＭＰ密度試験パターンを示す図。
【図１９】 ＣＭＰ水平アスペクト比試験パターンを示す図。
【図２０】 ＣＭＰアスペクト比試験パターンの断面を示す図。
【図２１】 ＣＭＰアスペクト比試験パターンの断面を示す図。
【図２２Ａ】 ズレの問題を観察するために用いられる試験構造を示す平面図。
【図２２Ｂ】 ズレの問題を観察するために用いられる試験構造を示す平面図。
【図２２Ｃ】 図２２ａおよび２２ｂの試験構造の断面を示す図。
【図２３Ａ】 ｙ方向のズレとズレの量とを観察するために用いられる試験構造のアレイを示す図。
【図２３Ｂ】 ｘ方向のズレとズレの量とを観察するために用いられる試験構造のアレイを示す図。
【図２４Ａ】 ビアおよび／またはコンタクトを追加して、ＣＭＰ処理の完全性を監視するために、金属充填物から加工された多層試験構造を例示する図。
【図２４Ｂ】 ビアおよび／またはコンタクトを追加して、ＣＭＰ処理の完全性を監視するために、金属充填物から加工された多層試験構造を例示する図。
【図２５】 試験構造を含む欠陥の試験ダイを分析するための分析ツールの概略図。
【図２６Ａ】 欠陥を試験する目的でダミー形状を用いるためのプロセスを示す図。
【図２６Ｂ】 欠陥を試験する目的でダミー形状を用いるためのプロセスを示す図。
【図２６Ｃ】 欠陥を試験する目的でダミー形状を用いるためのプロセスを示す図。
【図２７】 製品チップを示す図。
【図２８】 試験のための垂直タップの断面図。
【図２９】 走査スワースに備えることができる試験構造を示す図。
【図３０】 真直ぐで幅の均一な複数の線を有する試験構造を示す図。
【図３１】 ＣＭＰの線幅を測定するためのＣＭＰ試験構造を示す図。
【図３２】 線の抵抗値を測定するために用いることができる蛇行型の試験構造を示す図。
【図３３】 ステップ型の技術に適した試験構造を示す図。
【図３４】 縁部型のパターンを形成する欠陥を例示する図。
【図３５】 導電ガードリングを付け加えた図３２の試験構造の概略図。
【符号の説明】
１０…検査システム
２０…電子ビーム列
２１…位置決めコンピュータ
２２…光学的位置決めシステム
２３…データバス
２４…ｘ‐ｙステージ
２６…ステージサーボ
２８…干渉計
２９…バス
３０…アナログ偏向回路
３１…バス
３２…検出器
３４…ハンドラ
３６…システムコンピュータ
３８…コンピュータディスプレイ
４０…ユーザキーボード
４２…ビーム列制御コンピュータ
４４…ビデオフレームバッファ
４６…画像ディスプレイ
４８…取得用プリプロセッサ
５０…偏向コントローラ
５２…メモリブロック
５４…データベースアダプタ
５６…欠陥検査用プロセッサ
５７…サンプル
５８…ポストプロセッサ
１００…試験チップ
１０１…走査スワース
１０２…走査パターン
２００…半導体ウエハ
２０２…ダイアレイ
２０４…試験ダイ
２０４Ａ…第１の縁部
２０４Ｂ…第２の縁部
２０４Ｃ…第３の縁部
２０４Ｄ…第４の縁部
２０６…製品ダイ
２０６…第１の部分
２０６Ａ…近位縁部
２０６Ｂ…遠位縁部
２０７Ａ…第１の縁部
２０７Ｂ…第２の縁部
２０８…第２の部分
２０８Ａ…近位縁部
２０８Ｂ…遠位縁部
２０９Ａ…第１の縁部
２０９Ｂ…第２の縁部
２１０…中間部分
２１０Ａ…第１の縁部
２１０Ｂ…第２の縁部
２１２…第１の区分
２１２Ａ…第１のモジュール
２１２Ｂ…第２のモジュール
２１２Ｃ…第３のモジュール
２１２Ｄ…第４のモジュール
２１２Ｅ…第５のモジュール
２１４…第２の区分
２１４Ａ…第１のモジュール
２１４Ｂ…第２のモジュール
２１６…第３の区分
２１６Ａ…第１のモジュール
２１６Ｂ…第２のモジュール
２１６Ｃ…第３のモジュール
２１６Ｄ…第４のモジュール
２１６Ｅ…第５のモジュール
２１８…第４の区分
２１８Ａ…第１のモジュール
２１８Ｂ…第２のモジュール
２２０…第５の区分
２２０Ａ…第１のモジュール
２２０Ｂ…第２のモジュール
２２０Ｃ…第３のモジュール
２２０Ｄ…第４のモジュール
２２０Ｅ…第５のモジュール
２２２…第６の区分
２２２Ａ…第１のモジュール
２２２Ｂ…第２のモジュール
３５０…ＣＭＰ密度試験パターン
３５１、３５２、３５３、３５４…区分
３８０…密度ピッチパターン
３８１…金属線
３８２…コンタクト
４００…試験ダイの一部
４０２…第１の試験構造
４０４…第２の試験構造
４０６…第３の試験構造
４０８…第１の導体、第１のコネクタ、相互接続線
４０９…第２の導体、第２のコネクタ、アイランド部材
４１０…近位スタブ端
４１２…遠位端
４２０…基板
４２１…絶縁層
４２２…誘電体層
４２４…コンタクト
４３０…Ｍ２相互接続配線
４３２…アイランド要素
４３３…層間誘電体層
４３４…ビア
４３６…開口部
４３８…遠位部分、第１の走査要素
４４０…Ｍ３相互接続
４４２…第１の走査要素
４４４…層間誘電体
４４６…ビア
４４８…第２の走査要素
４５０…切断部分
４５２…第１の走査要素、積み重ねプラグ
４５４…第２の走査要素
４５６…Ｍ４相互接続
５００…第１のビアチェーン
５０１…第２のビアチェーン
５０２…近位端
５０４…遠位端
５０６…基板
５０８…Ｍ１相互接続線
５１０…酸化物層
５１２…コンタクト
５１４…ビア
５１６…層間誘電体
５１８…Ｍ２相互接続
５２０…第１の列
５２２…第２の列
５２４…第３の列
６００…アレイ
６０２…絶縁コンタクト試験構造
６０４…基板
６０６…絶縁層
６０８…Ｍ１層の部分、Ｍ１パッド
６１０…コンタクト
６１２…層間誘電体
６１４…Ｍ２層の部分、Ｍ２パッド
６１６…ビア
７００…ＣＭＰピッチ試験パターン
７０２…試験要素
７０４…線幅
７０４…基板
７０６…スペース
７０８…絶縁層
７１０…コンタクト
７２０、７４０…アスペクト比試験パターン
７４２…金属線
７４３、７４４…金属線ペア
７５０…アスペクト比試験パターン
７５２…コンタクト
８００ａ、８００ｂ、８００ｃ、８００ｄ、８００ｅ、８００ｆ…オーバーレイ試験構造
８０２ｃ、８０２ｆ…Ｍ２金属ストリップ
８０４ａ、８０４ｂ、８０４ｄ、８０４ｅ…Ｍ１金属ストリップ
８０６ａ…コンタクト
８０６ｂ…Ｍ２ビア
８０６ｃ…ビア
８０６ｄ…コンタクト
８０６ｅ…Ｍ２ビア
８０６ｆ…ビア
８１０ｅ、８１０ｇ、８１０ｉ…試験構造
８１１、８１３…コンタクト
９００…金属充填物
９００…製品チップ
９０１…空きスペース
９０２…試験構造
９０２、９０３…ダミー形状
９０４…コンタクト
９０６…基板
９０８…第１の金属層の部分、第１の金属パッド
９１０…絶縁層
９１２…ビア
９１４…層間誘電体
９５０…分析ツール
９５１…集束イオンビーム部
９５２…電子ビーム部
９５４…液体金属イオン源
９５６…Ｇａイオンビーム
９５８…レンズシステム
９５９…ステージ
９６０…走査コイル
９６２…イオンビーム制御部
９６４…電子ビーム
９６６…電子ビーム制御部
９６８…ステージ制御部
９７０…検出部
１０００…製品チップ
１００１…製品回路部分
１００２…走査スワース
１００３…基板
１００４…垂直タップ
１００５…接地導電線
１００６…コンタクトアレイ
１００７…浮動導電線
１００８…ステージの移動の方向
１１００…製品チップ
１１０１…走査領域
１１０２…接地導電線
１１０４…浮動導電線
１１０５…導電線端部
１１０６…導電線
１１１０…経路ストリップ
１１１２…ＣＭＰ試験構造
１２００…試験構造
１２０１…試験構造
１２０１…一次走査領域
１２０２…第１の走査要素
１２０３…二次走査領域
１２０４…第２の走査要素
１２０５…二次走査領域
１２０７…試験フィールド
１２１０…Ｍ１層
１２１２…ビア
３５０２…導電ガードリング
３５０４ａ、３５０４ｂ…導電部分
３５０６…指状部分
３５０８ａ、３５０８ｂ…スタブ[0001]
BACKGROUND OF THE INVENTION
The present invention relates generally to the field of sample inspection and analysis, and more particularly to inspection and analysis of defects in semiconductor integrated circuits.
[0002]
[Prior art]
In the semiconductor integrated circuit (IC) industry, it is always required to increase the packing density of circuits. The demand to increase packing density has led the semiconductor industry to develop new materials and processes to achieve sub-micron device dimensions. Because the manufacture of ICs with such very small dimensions complicates the circuit, there is always a need for improved methods for inspecting integrated circuits at various stages of manufacture.
[0003]
Inspection of such products at various stages of manufacture is very important and can greatly improve yield and product reliability, but as IC complexity increases, such inspections Costs increase in both cost and time. However, if a defect is detected at an early stage in manufacturing, the cause of the defect can be determined and repaired before many defective ICs are manufactured.
[0004]
In order to solve the problems caused by defective ICs, IC manufacturers may process semiconductor defect test structures. Such a defect test structure is for defect analysis. The defect test structure is processed to be sensitive to defects that occur in the product of the IC, but is designed so that the presence of defects is more easily confirmed. Such defect test structures are often formed on the same semiconductor substrate as the IC product.
[0005]
One example of a defect test structure is found in a copper CMP test mask set designed at MIT. This test mask set is designed to quantify the degree to which the resulting copper line shape depends on parameters such as line pitch, line width, and previous aspect ratio. However, the MIT mask set does not use an electron beam, but a conventional electrical test in which current is passed through the device by bringing an electric probe into contact with a predetermined pad of a large area (approximately 100 × 100 μm 2). Designed to be tested using As is well known in the art, defect detection systems frequently use charged particle beams. In such a system, a charged particle beam such as an electron beam is irradiated onto the defect test structure. The interaction between the electron beam and the shape of the circuit emits a large number of signals of various intensities, such as secondary electrons, backscattered electrons, and X-rays. Typically, electron beam methods use secondary electron signals for the well-known “voltage contrast” technique for circuit defect detection.
[0006]
Voltage contrast technology is based on the fact that potential differences at various locations in the test structure under test cause differences in the intensity of secondary electron emission. Therefore, the state of the potential of the scanned region is displayed brightly in a low potential portion such as a wiring pattern (the intensity of secondary electron emission is large), and darkly displayed in a high potential portion (secondary electrons). Is obtained as a voltage contrast image. Alternatively, the system may be configured to display low potential portions darkly and display high potential portions brightly.
[0007]
The secondary electron detector is used to measure the intensity of secondary electron emission that occurs only in the path scanned by the scanning electron beam. The defective portion can be confirmed from the potential state of the portion being inspected. In one type of inspection, the location of the defect is revealed from the mismatch between the defective voltage contrast image and the image without the defect.
[0008]
Thus, in such a system, voltage contrast is observed simultaneously for both defective and non-defective circuits for each manufactured circuit. However, given the density of currently manufactured ICs, the time required to scan the voltage contrast data to perform the comparison is considerable. Inspection and analysis of such circuits can take several days. Therefore, there is a need for a more efficient voltage contrast inspection system.
[0009]
Summary of the Invention
The present invention comprises a system for detecting defects in a test structure. The system operates to perform an efficient and effective defect test. The system further comprises a new test structure for improved defect testing, as detailed below.
[0010]
In one embodiment, the present invention relates to a method for inspecting a sample. The method comprises the step of moving to a first field associated with a first group of test structures. The first group of test structures is partially in the first field. The method further comprises scanning the first field to determine whether a defect exists in the first group of test structures. If it is determined that the first group of test structures is defective, the method further includes repeating the movement of the region to determine the location of the specific defect in the first group of test structures. Scanning. In one embodiment, the defect is located outside the first field being inspected.
[0011]
In another embodiment, a test structure is disclosed. The test structure includes a plurality of conductive lines each having a first end and a second end. The first end of the conductive line is in the scannable area, and the second end of the conductive line extends away from the scannable area. At least one of the conductive lines is floating or connected to a predetermined potential.
[0012]
In another embodiment, a semiconductor die having a scan region is disclosed. The semiconductor die comprises a first plurality of test structures. Each test structure in the first plurality of test structures is completely disposed within the scan region. The semiconductor die further comprises a second plurality of test structures. Each test structure in the first plurality of test structures is only partially disposed in the scan region. The test structure is arranged such that defects outside the scanning area are detected as a result of scanning the scanning area. In a preferred embodiment, the second plurality of test structures includes a test structure disposed primarily outside the scan area. In another aspect, the second plurality of test structures are arranged outside the scan region by performing voltage contrast on a portion of the second plurality of test structures disposed in the scan region. Arranged to detect shorts associated with some of the two test structures. In a particular embodiment, the first plurality of test structures includes a plurality of types of test structures, the test structures including a first type of test structure and a second type of test structure. The first type test structure is different from the second type test structure, and the first and second type test structures are via chain test structure, chemical mechanical polishing (CMP) test structure, contact array test structure, array It may be a test structure for measuring the misalignment, or a CMP dummy metal filling test structure.
[0013]
In another embodiment, the semiconductor die has at least one electrically isolated conductive test structure disposed adjacent to the at least one electrically non-insulated conductive test structure. The first portion of the electrically isolated test structure is disposed within the scanning region and the second portion of the electrically isolated test structure is disposed outside the scanning region, thereby providing at least one. Detecting a short circuit between the second part of the electrically isolated test structure and the electrically non-insulated test structure through the voltage contrast of the first part of the two electrically isolated test structures. Can do. In a preferred embodiment, the width of the first portion of the electrically non-insulated test structure is less than or equal to the width of the second portion of the electrically non-insulated test structure.
[0014]
In another aspect, the invention relates to a method for performing an inspection. The sample is scanned in a first direction with at least one particle beam. The sample is scanned in the second direction with at least one particle beam. The second direction forms an angle with respect to the first direction. The number of defects per area of the sample is detected as a result of the first scan, and the position of one or more detected defects is determined from the second scan. In certain embodiments, the sample comprises a test structure having a plurality of test elements. The first portion of the test element is exposed to the beam during the first scan to identify a defective test structure. A second portion of the test element is exposed to the beam during the second scan to isolate and characterize the defect.
[0015]
In another method embodiment, a first portion of the sample is scanned in a first direction with at least one particle beam, and a second portion of the sample is scanned in a second direction with at least one particle beam. Is done. The second direction forms an angle with respect to the first direction. The approximate position of each defect in the second portion is determined from a first direction scan, and the detailed position of each defect in the second portion is determined from a second direction scan. In another method aspect, a first portion of the sample is scanned in a first direction with at least one particle beam, and a second portion of the sample is scanned in a second direction with at least one particle beam. The The second direction forms an angle with respect to the first direction. An inventory of defects in the second portion is determined from the scan in the first direction, and the characteristics of the defects in the second portion are determined from the scan in the second direction. In yet another embodiment, a method for detecting and locating electrical defects in a semiconductor die present in a vacuum is disclosed. A defect in the semiconductor die is detected. Without sacrificing the vacuum state, a focused ion beam is used to remove the structure from the semiconductor die to expose the defects and then characterize the defects.
[0016]
In another embodiment, a method for detecting electrical defects on a test structure of a semiconductor die is disclosed. The semiconductor die includes a plurality of electrically isolated test structures and a plurality of electrically non-insulated test structures. A voltage is established for a plurality of electrically isolated test structures. These voltages are different from those of a plurality of electrically non-insulated test structures. A region of the semiconductor die is continuously inspected in a first direction, thereby obtaining voltage contrast data indicating whether a defective test structure is present. The voltage contrast data is analyzed to determine if one or more defect test structures are present.
[0017]
In another embodiment, a semiconductor die having an underlayer test structure formed in a lower metal layer of the semiconductor die is disclosed. The lower conductive test structure has a first end and a second end. The first end is connected to a predetermined voltage level. The semiconductor die further comprises an insulating layer formed over the lower metal layer. The die further comprises an upper layer test structure formed in the upper metal layer of the semiconductor die. The upper conductive test structure is connected to the second end of the lower conductive test structure. The upper metal layer is formed above the insulating layer. In certain embodiments, the first end of the underlying test structure is grounded. In another embodiment, the semiconductor die further comprises a substrate and a first via connected between the first end of the underlying test structure and the substrate. In yet another aspect, the lower test structure is an extended metal line and the upper test structure is a voltage contrast element.
[0018]
In another aspect, the invention relates to a method for testing a semiconductor die. The semiconductor die includes a substrate, a first metal layer, and a second metal layer formed above the first metal layer. A first metal test structure is formed in the first metal layer of the semiconductor die such that the first metal test structure has a first electrical connection. A second metal test structure is formed in the second metal layer of the semiconductor die such that the second metal test structure has a second electrical connection to the first metal test structure. The second electrical connection is formed at a distance from the first electrical connection. By evaluating the extent to which current can flow from the second metal test structure to the first connection, the first metal test structure is intact between the first electrical connection and the second electrical connection. It is determined whether or not there is.
[0019]
In another aspect, a method for processing a test structure is disclosed. A voltage contrast test structure element is formed and at least one non-conductive layer is formed on at least a portion of the test structure element. At least one conductive element is formed in the non-conductive layer. The conductive element is electrically connected to the voltage contrast test structure. In another embodiment, a method for inspecting product quality is disclosed. Data on the product quality generated by performing a voltage contrast test on the voltage contrast test structure above the product during the manufacture of the product is obtained. At least a portion of the voltage contrast structure present on the product is re-inspected prior to product acceptance, thereby generating additional data indicative of product quality.
[0020]
In another aspect, a semiconductor die is disclosed. The die includes a lower test structure element, a non-conductive layer covering at least a portion of the lower test structure element, an upper test structure element above at least a portion of the lower test structure element, and a conductive element in the non-conductive layer. With. The conductive element is electrically connected to the lower and upper test structure elements. The semiconductor die preferably further comprises a plurality of lower layer test structure elements and a plurality of upper layer test structure elements. A plurality of lower layer test structural elements are formed in the same first conductive layer, and a plurality of upper layer test structural elements are formed in the same second conductive layer. The upper and lower test structure elements are connected to each other by a plurality of conductive elements in the non-conductive layer. A method for processing and inspecting such a structure is also disclosed.
[0021]
In another embodiment, a semiconductor die having a plurality of dummy fills arranged and sized to minimize defects during a plurality of chemical mechanical polishings is disclosed. At least one dummy fill is connected to the underlying test structure. In a preferred embodiment, the semiconductor die further comprises a plurality of conductive layers and a substrate. The underlying test structure comprises a portion of a first layer formed from a first layer of a plurality of conductive layers and a via connecting a portion of the first layer to at least one dummy fill. . In another aspect, the underlying test structure further includes a via connecting a portion of the first layer to the substrate, and the underlying test structure includes a plurality of layers and vias. A multi-layer test structure is formed. In another embodiment, the present invention relates to a method for processing a semiconductor die. A plurality of conductive layers are formed, and a test structure is formed from at least one of the plurality of conductive layers. In order to minimize defects due to CMP, a dummy filling is added in the uppermost conductive layer of the plurality of conductive layers. At least one dummy fill is formed above the test structure.
[0022]
In another aspect, the present invention relates to a method for detecting electrical defects on a test structure of a semiconductor die. The test structure includes a plurality of electrically isolated test structures and a plurality of electrically non-insulated test structures. Each test structure has a portion partially disposed within the scan region. By scanning a portion of the test structure located within the scan region, a voltage contrast image of that portion of the test structure is obtained. In a multi-pixel processor, the acquired voltage contrast image is analyzed to determine if there are defects in the test structure. In a preferred embodiment, the multi-pixel processor operates with a pixel resolution size in the range of about 25 nm to 2000 nm. In another aspect, the processor operates with a pixel size nominally equal to twice the line width of the test structure to maximize throughput with optimal signal-to-noise sensitivity. A readable medium including a program instruction computer for performing the above-described method is also disclosed.
[0023]
In another embodiment, a method for inspecting a sample is disclosed. At least a portion of the sample is illuminated. A signal from the illuminated part is detected and the detected signal is processed to find defects present above the sample. The processing of the detected signal is optimized based at least in part on the results obtained from the voltage contrast test. In one embodiment, the illumination is optical illumination. In another embodiment, the process comprises automatic defect classification, and the automatic defect classification settings are optimized using the results obtained from the voltage contrast test. In another embodiment, the result relates to the possibility that the shape present above the sample is an electrical defect. In another aspect, a method for optimizing an optical measurement tool is disclosed. In step a, the test structure is examined by voltage contrast to determine the approximate location of one or more fatal defects and to generate a first map of such fatal defects. In step b, the test structure is optically inspected to generate a plurality of optical images and a second map of optical defects. In step c, the first map and the second map associate optical defects with at least some critical defects and whether the optical means is optimized for detecting critical defects. Superimposed to determine. Steps (b) and (c) are preferably repeated under various optical means until the optical means is optimized. In yet another aspect, the optical inspection is performed on a first layer of the test structure that is different from the second layer of the test structure on which the voltage contrast inspection is performed. In another embodiment, it is determined which manufacturing process is optimal for detecting critical defects. In another embodiment, steps ab are further used to periodically extract or calibrate the optimal means.
[0024]
In another aspect, a method for inspecting a sample is disclosed. The sample is illuminated by the incident beam, causing a voltage contrast in the structure that exists above the sample. Voltage contrast is detected in the structure. Information from the detected voltage contrast is stored, and position data relating to the position of the shape corresponding to at least a portion of the stored voltage contrast information is also stored. In certain embodiments, the shape represents an electrical defect present above the sample. In another embodiment, the stored location data is in the form of a two-dimensional map. In another aspect, the sample is re-examined and the stored location data is used in analyzing data from the re-examination.
[0025]
In another embodiment, a semiconductor die having an upper layer and a lower layer is disclosed. The die includes an underlayer test structure formed in a metal layer below the semiconductor die. The lower layer conductivity test structure has a first end and a second end, the first end being connected to a predetermined voltage level. The die further includes an insulating layer formed above the lower metal layer and an upper test structure formed on the upper metal layer of the semiconductor die. The upper conductive test structure is connected to the second end of the lower conductive test structure, and the upper metal layer is formed above the insulating layer. The die further comprises at least one probe pad connected to the upper test structure. The first end of the underlying test structure is preferably connected to a nominal ground potential. In another embodiment, the upper test structure is a voltage contrast element. In another embodiment, a semiconductor die having a scan region is disclosed. The semiconductor die comprises a first plurality of test structures. Each test structure in the first plurality of test structures is completely disposed within the scan region. The die further comprises a second plurality of test structures. Each test structure in the first plurality of test structures is only partially disposed in the scan region. The first plurality of test structures or the second plurality of test structures have a probe pad connected to at least one test structure. In yet another semiconductor die embodiment, the semiconductor die includes at least one electrically isolated conductive test structure and at least one electrically isolated conductive test structure disposed adjacent to the at least one electrically isolated conductive test structure. And an electrically non-insulating conductive test structure. The first portion of the electrically isolated test structure is disposed within the scanning region, and the second portion of the electrically isolated test structure is disposed outside the scanning region, thereby providing electrical Through the voltage contrast of the first part of the electrically isolated test structure, a short circuit between the second part of the electrically isolated test structure and the electrically non-insulated test structure can be detected. The die further comprises a first probe pad connected to at least one electrically isolated test structure. In another die embodiment, the semiconductor die comprises at least one electrically non-insulating conductive test structure, and the first portion of the at least one electrically non-insulating test structure is disposed within the scan region. Has been. The die further comprises a probe pad connected to the first portion of the electrically non-insulating test structure. The second part of the electrically non-insulated test structure is arranged outside the scanning area. Thereby, open-type defects in the electrically non-insulated test structure can be detected through the voltage contrast of the first part of the electrically isolated test structure. The width of the first portion of the electrically non-insulating test structure is approximately equal to or less than the width of the second portion.
[0026]
The foregoing and other features and advantages of the invention will be more fully shown from the following detailed description, taken in conjunction with the accompanying drawings, illustrating by way of example the principles of the invention.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
As described below, preferred embodiments of the present invention provide automatic, rapid, non-contact wafer inspection to detect, isolate, and characterize defects affecting integrated circuits.
[0028]
Some embodiments of the present invention include a semiconductor structure and a metallization or other interconnect thereon, and multi-layer integration using various levels of conductors separated from other conductors and substrates by dielectric layers. The circuit structure is described as an example. However, structures formed using other semiconductor processing methods are also included within the scope of the present invention.
[0029]
One application of the present invention involves the operation of a scanning electron microscope (SEM) with a continuously moving stage. However, many of the test structures and methods described herein are also useful for other test equipment, including SEMs operated in step-and-repeat mode. Instead of moving the stage relative to the beam, the beam may be moved by deflecting the field of view with an electromagnetic lens. Alternatively, the beam train may be moved with respect to the stage.
[0030]
A. Use of a scanning electron microscope with a stage that moves continuously to scan the primary region.
The present invention, in one embodiment, uses a SEM with a stage that moves continuously. Using such an SEM has significant advantages with respect to detecting defects in semiconductor devices, as will be described in detail below.
[0031]
The SEM system may be used to perform automated inspection of wafers and other substrates. Such SEM systems are well known to those skilled in the art. For example, on November 26, 1996, Meisburger et al. U.S. Pat. No. 5,578,821, “ELECTRON BEAM INSPECTION SYSTEM AND METHOD”, issued to U.S. Pat. No. 5,849,400, includes devices for charged particle scanning and automated inspection systems, including wafers used in the manufacture of integrated circuits. It is described. The entirety of this patent is incorporated herein by reference. In the Meisburger apparatus, a charged particle beam is directed against the surface of the substrate to scan the substrate and to detect at least one of secondary charged particles, backscattered charged particles, and transmitted charged particles from the substrate. A detector is selected.
[0032]
The substrate is attached to an xy stage. When the substrate is being scanned by the charged particle beam, at least one degree of freedom of movement is provided. The substrate may be exposed to an electric field on or near the surface of the substrate to accelerate the secondary charged particles. The system facilitates inspection with a low beam energy against a charge sensitive insulating substrate and has the ability to accurately measure the position of the substrate relative to the charged particle beam.
[0033]
In addition, an optical positioning system is provided for aligning the substrate below the charged particle beam. In order to function most efficiently, a vacuum system is further provided for evacuating and repressurizing the chamber containing the substrate. The vacuum system can be used to keep the first substrate in a vacuum as the second substrate is unloaded and evacuated or repressurized. The inspection configuration further includes a comparison system for comparing the pattern on the substrate with the second pattern.
[0034]
The '821 patent further describes an automated system for automated inspection of substantially non-conductive substrates. The system includes a field emission electron source for supplying an electron beam, a charged particle beam array for scanning an electron beam from the field emission electron source to the surface of the substrate, and three types of radiation emitted from the upper and lower surfaces of the substrate. And one or more charged particle detectors for detecting one or more of the charged particles (ie, secondary charged particles, backscattered charged particles, transmitted charged particles). The system further includes a continuously moving xy stage arranged to receive the substrate and provide the substrate with at least one degree of freedom motion as the substrate is being scanned by the charged particle beam, And a multiprocessor image defect inspection computer connected to the charged particle detector to confirm the above defects. Such a system is suitable for implementing a preferred embodiment of the present invention.
[0035]
Similarly, on March 26, 1996, Meisburger et al. U.S. Pat. No. 5,502,306, “ELECTRON BEAM INSPECTION SYSTEM AND METHOD”, describes a test system suitable for the practice of the present invention. In '306, numerous embodiments of methods and apparatus for particle scanning systems and automated inspection systems suitable for implementation of preferred embodiments of the present invention are disclosed. Applicants incorporate this reference, U.S. Pat. No. 5,502,306, in its entirety.
[0036]
The inspection system used in the practice of the present invention can operate in several modes (e.g., array, die toy, die tooter based). In each of these modes, defects are detected by comparing an electron beam image obtained from scanning the substrate with a standard image. In array mode, a signal from a first portion of an array of substantially identical circuit elements is compared to a signal from a second portion of such an array. In a variation of this technique, the image of the array can be compared with an electronic modification of the same image, and repeated content can be subtracted. The difference image resulting from the comparison will indicate a defect. An example of such a system is described on 16 July 1996 by Evans et al. U.S. Pat. No. 5,537,669 issued to U.S. Pat. No. 5,537,669, “INSPECTION METHOD AND APPARATUS FOR THE INSPETION OF EITHER RANDOM OR REPEATING PATTERNS”. The entire patent is incorporated herein by reference.
[0037]
In die-to-die inspection, signals from two dies on the same substrate are compared with each other. In die-database inspection, the signal from one die obtained from the electron microscope is compared with the signal obtained from the database. The database may comprise design data that is used to create a die and to generate multiple complete images when the die is free of defects. For example, each image includes a voltage contrast signature that represents how the corresponding test image looks without defects. The complete image is compared with the corresponding image obtained from the die. Alternatively, the database may include multiple complete images themselves. In the case of die-to-die inspection, the function of the defect inspection processor is to compare the image data obtained from the first die with the image data obtained from the second die, and in the case of die-database inspection. Is to compare the image data obtained from the die with the data obtained from the database adapter. The defect inspection processor is preferably a multi-pixel image computer that allows efficient comparison to be performed. In certain embodiments, the processor operates with a pixel resolution size in the range of about 25 nm to 2000 nm. More generally, the processor operates with a pixel size nominally equal to twice the line width of the test structure to maximize throughput with optimal signal-to-noise sensitivity. The routine and basic embodiment of the defect inspection processor was described on February 17, 1987 by Sandland et al. U.S. Pat. No. 4,644,172 “ELECTRONIC CONTROL OF AN AUTOMATIC WAFER INSPECTION SYSTEM”. The entire patent is incorporated herein by reference. Other inspection techniques (eg, die-truth table and die-complete image) are described below.
[0038]
The sample to be examined can be held by a holder placed under the electron beam train on the xy stage. The sample needs to be arranged in a stage shape so that the movement of the stage in the x direction is substantially perpendicular to the x axis of the central area of the sample pattern (ie, the area to be inspected). Once the sample is properly placed, the inspection process begins.
[0039]
The beam train and analog deflection circuit direct the electron beam toward the surface of the sample, and the detector detects at least one of secondary electrons, backscattered electrons, and transmitted electrons. The position and movement of the stage during sample inspection is controlled by a stage servo.
[0040]
FIG. 1 shows an overall block diagram of an inspection system 10 suitable for implementing one embodiment of the present invention. The system 10 shows an automatic inspection device for X-ray masks, wafers, and other samples, which uses a scanning electron microscope as a sensor.
[0041]
A sample 57 to be inspected is held by a handler 34 in a holder disposed under the electron beam train 20 on the xy stage 24. This is accomplished by the system computer 36 instructing the sample handler 34 to move the subject sample 57 from the cassette. At this time, the plane or notch (see FIG. 4 a) of the sample 57 is automatically detected, and the sample 57 is placed in an appropriate direction with respect to the handler 34. The sample is then mounted under the beam train 20. The operator then visually observes the mask through the optical positioning system 22, and the x-direction movement of the stage is substantially perpendicular to the x-axis of the central area of the sample pattern (ie, the area to be inspected). As such, a positioning point on the sample (which may be any shape on the sample selected by the operator) is placed. Thereby, the rough adjustment of the position is completed.
[0042]
A fine adjustment of the position is then performed by the operator scanning the sample with an electron beam and observing the image on the image display 46. All positioning data then operates in conjunction with the system computer 36 to calculate the actual combination of x and y motion needed to scan the die along its x and y axes. It is stored in the positioning computer 21. This eliminates the need for the operator to perform a positioning operation on the same type of sample. Once the sample is properly placed, the inspection process begins.
[0043]
Next, the beam train 20, its optical positioning system 22, and the analog deflection circuit 30 (described in detail below) direct the electron beam toward the sample surface 57, and the detector 32 provides secondary electrons, Backscattered electrons and electrons passing through the sample 57 are detected. The operation and collection of data from the exposure is performed by the beam train control computer 42, the video frame buffer 44, the acquisition preprocessor 48, the deflection controller 50 and the memory block 52. The bus (VME1) 29 functions as a communication link between subsystems.
[0044]
The position and movement of stage 24 during inspection of sample 57 is controlled by stage servo 26 and interferometer 28 under the control of deflection controller 50 and positioning computer 21.
[0045]
If the comparison mode is die-database, a database adapter 54 that communicates with the memory block 52 is used as a source of signals corresponding to the expected die type.
[0046]
The actual defect processing is performed on the data in the memory block 52 by the defect inspection processor 56 together with the post processor 58. At this time, communication between these blocks is performed via the bus (VME2) 31.
[0047]
The overall operation of the system is performed by a system computer 36, a user keyboard 40, and a computer display 38 that communicate with other blocks via the data bus 23. The data bus 23 may be similar to an Ethernet bus (Ethernet is a registered trademark of Xerox Corp.).
[0048]
In one embodiment of the present invention, scanning with a continuously moving stage provides significant advantages. That is, sample measurements are obtained while the stage (or beam) is moving. Conversely, stepped systems alternate between cycles of movement and sample measurement. In addition, the stepped system requires time to remain stationary until a sample measurement can be obtained after each move. The embodiment shown in the figure provides a more efficient mechanism for obtaining measurements while the sample is moving without requiring a quiescent time.
[0049]
In the illustrated embodiment, the stage moves continuously in the x direction. More preferably, the stage continuously moves in the x direction at a constant speed. A typical speed for continuous movement of the stage is about 1.0-200 mm per second. It should be noted that the movement in the x direction can also be realized by moving the electron beam instead of the stage. However, the movement may be performed by actually moving the electron beam train or by deflecting the beam. Furthermore, the stage itself is operable to move in both x and y directions or a combination thereof.
[0050]
At the same time as the stage moves continuously in the x direction, the electron beam is repeatedly deflected to reciprocate in the y direction. In a typical application of the present invention, the electron beam can reciprocate at about 100 kHz. The deflection is preferably substantially undistorted and substantially perpendicular to the surface. In this way, the imaging characteristics are uniform over the entire scanning field.
[0051]
FIG. 2 shows a scanning pattern. In this figure, one test chip 100 is shown above the substrate. Within the test chip is included a scan swath (or “significant area” or “primary scan area”) 101 to be inspected. During die inspection, an effective scanning movement in the x direction is realized by the moving stage, and an effective movement in the y direction is realized by deflection of the electron beam.
[0052]
As a result of combining the stage and the movement of the electron beam, the beam path with respect to the substrate forms a scanning pattern 102 as shown in FIG. The scan pattern 102 is shown as a sinusoidal pattern, but other triangular patterns and other shapes are possible, and data is obtained when the beam is scanned in either or both directions. It can be collected from the resulting secondary electrons or other radiation. In the illustrated embodiment, the length of the scanning swath is the width of the test tip (eg, 7 mm for a 7 mm × 7 mm test tip, 10 mm for a 10 mm × 10 mm test tip). However, the scanning swath may be any length that is smaller than the width of the test chip and within the scope of the present invention. The scan swath width should be as large as possible. In currently marketed systems, the scan swath width is between 50 μm and 500 μm. More preferably, the scanning swath is about 200 μm.
[0053]
In one embodiment, the scanning swath includes at least a portion of each test structure on the test chip. Thus, all test structures can be tested in a single scan. Scan swaths can include a variety of different types of test structures. This allows the system to detect different types of defects by scanning one scan swath once. However, it is also possible to create a structure with a plurality of swaths, each swath having all or part of one type of test structure. The various types of test structures that can be provided for scanning swaths are described in detail below.
[0054]
FIG. 3 is a flowchart illustrating a process and test procedure according to one embodiment of the present invention. First, in operation 1, a series of initial manufacturing process steps are performed to form a test structure such as a conductive line over the substrate. In action 2, the structure is inspected by an electron beam inspection system. In operation 3, the signal detected from the electron beam inspection is processed to determine whether a potential defect such as an open or short in the conductive line has been detected. If no significant potential defects deserving the end of production have been detected, then in operation 4 the subsequent manufacturing process steps are performed. It is not uncommon for inspection to find a large number of potential defects. However, even for product wafers, significant defects are often detected, although not so many that lead to the end of the manufacturing process. If the process is still characterized and the wafer is not a product wafer, processing of such wafers and test structures can continue even though there are many serious defects.
[0055]
The number of test structures present in a lot of wafers and the relative area required for the test structures can be varied. As an example, several reticles with different areas for the test structure can be provided that can be used in the manufacturing process. A reticle having a relatively large area for the test structure is used for a particular wafer in the lot (or spans a predetermined portion of such wafer) and a reticle having a relatively small test structure is It can be used on other wafers (or span the rest of such wafers). Because the relative extent of each type of reticle determines the number of test structures in a lot, this part may vary from lot to lot depending on the test conditions of the process in which each lot is manufactured. Can do. Alternatively, a portion of the reticle containing the test structure can be “cut” to a sufficient extent to form the desired predetermined number of test structures, with the remaining portion of each wafer covered with the product structure.
[0056]
If there is no next manufacturing process step, the manufacturing process ends at 5. If there is a next manufacturing process step, the next manufacturing process step is started at 6.
[0057]
However, if a potential defect is detected in action 3, the position of the potential defect can be recorded in action 7. In action 8, the potential defects are repositioned and scanned by electron microscopy, optical microscopy, energy dispersive x-ray spectroscopy (EDS), and / or focused ion beam (FIB) techniques, or these Characterization can be performed using various characterization techniques, such as a combination of techniques. Finally, in operations 9 and 10, information from the characterization process is analyzed and the resulting data can be used to eliminate process conditions that cause defects. Of course, if the defect characterization process of the test is non-destructive, the substrate can be returned to the process line for further processing.
[0058]
C. Test chip design
Scanning the test chip with an apparatus comprising a moving stage provides a fast and efficient method for testing semiconductor device defects. It should be noted that the test structure need not fit completely within the scan swath in order to be tested, as described in detail below. For many structures, voltage contrast testing can be accomplished by scanning only a small portion of the test structure. In such a case, when a defect is detected by the voltage contrast technique, the exact position of the defect can be determined in the next operation, even if the defect is located outside the scanning swath.
[0059]
As will be described in detail below, a myriad of different types of test structures can be fabricated in a scanning swath. Some of these test structures are described in detail below. Such a structure can comprise via chains and conductive lines, which are preferably (but not necessarily) partly present in the scan swath. A preferred structure of the via chain and the conductive wire will be described in detail. Such structures can further comprise smaller test elements such as contact arrays or elements designed to detect defects caused by specific process steps such as chemical mechanical polishing. These smaller elements are preferably present (but not required) entirely within the scanning swath.
[0060]
Furthermore, it should be noted that the test structure described herein can be tested by techniques other than those described as preferred embodiments. For example, such a test structure may be inspected by a particle beam that does not include a continuously moving stage. In such a technique, for example, a step-and-repeat type stage is provided, and an electron beam scan is performed while the stage is stationary, and then the stage is moved to the next electron beam scanning step. It is supposed to be stationary before it is executed. One embodiment of the step type test structure will be described in detail with reference to FIG. It is also possible to use voltage contrast techniques that do not scan with a particle beam with many of the test structures described herein. For example, a photon beam (rather than an incident electron beam) can be used to cause voltage contrast. The photon beam can be used under conditions suitable for a photoelectron microscope (“PEEM”).
[0061]
D. Typical test chip
This section describes a representative test chip specifically designed to fully realize the advantages of the present invention. However, it should be recognized that the particular designs described herein are exemplary only and that many other designs and configurations are possible within the scope of the present invention.
[0062]
Some embodiments of the present invention include multiple layers of integration using various levels of conductors that are separated from other conductors and substrates by dielectric layers, including semiconductor structures and metal wiring or other interconnects thereon. The circuit structure is described as an example. As is well known to those skilled in the art, in such a multi-layer structure, the first conductor (M1) and the second conductor (M2) are formed by vias formed through the interlayer dielectric (ILD). Can be connected. Similarly, a contact can be formed between the conductor and the substrate. The defect detection system of the present invention is capable of detecting open, short in layer (in M1 or M2) or short in layer (between M1 and M2) caused by systematic or irregular errors during the manufacturing process. There is.
[0063]
Furthermore, certain embodiments of the present invention can detect defects caused by certain process steps such as lithography steps, dry etching steps, vapor deposition steps, chemical mechanical polishing (CMP), and the like. As is well known to those skilled in the art, the CMP process is often used to planarize structures formed during a multilayer deposition process. These structures can be used for damascene interconnects, conductive plugs, or other purposes. The CMP process is expected to become more important as the semiconductor industry moves to copper interconnects. This is because copper cannot be easily dry-etched (the etching product is non-volatile), but can be easily processed using CMP. However, the CMP process can be dishing (causing openness) or copper if the circuit layout changes significantly in terms of density, pitch, and / or horizontal aspect ratio (height: width). Circuit components that function by smearing (causing short circuit) may be removed by polishing. Defects caused by the CMP process are preferably detected during the inspection process.
[0064]
4A and 4B show a semiconductor wafer 200 with a die array 202 prepared in accordance with the principles of one embodiment of the present invention. As shown in FIG. 4B, the array 202 consists of a plurality of test dies 204 and a plurality of actual product dies 206 that include the intended integrated circuit. As will be described below, the test die 204 can perform in-line inspection during the actual manufacturing process of the integrated circuit to locate defects, identify defects, identify defect types, and identify defect densities. And
[0065]
The ability to detect defects in-line (ie, during the manufacturing process) is a significant advantage of the present invention. Unlike the semiconductor device functional test performed on a wafer completed by the wafer inspection method, the present invention can perform the test in-line. This is a better and timely information for engineers managing the manufacturing process and gives them the opportunity to repair equipment and change process conditions to improve yield before many devices are lost as scrap. give. On the other hand, if an engineer needs to wait for the device to complete processing, it can be too late and yield can be lost, resulting in millions of dollars in losses. Further, the test method of the present invention can also be used as part of an advanced process control (“APC”) system. In that system, data from the test process is sent to an automated control system that improves process yields with little or no human intervention, based on software algorithms that take into account the equipment and process technology used in the manufacturing process. . For example, a test structure designed to detect CMP overpolishing can automatically provide feedback to the CMP process and provide data that causes process changes such as reduced polishing time and reduced pressure on the polishing pad.
[0066]
The test die 204 may be regularly placed at the intersection of rows and columns as shown in FIG. 4B. Such regular placement can also be used as a map to evaluate final test data and to locate specific types of defects that occur at various locations on the wafer during the manufacturing process. In one embodiment, the test die 204 provides a set of statistically significant test data to minimize the cost of inspection and reduce the predetermined area on the wafer 200 so as not to adversely affect product yield. is occupying. Such a test die has approximately the same dimensions as the product die in that range (10 mm × 10 mm or 7 mm × 7 mm). Alternatively, when developing a new process, the entire wafer can be composed of test dies.
[0067]
As shown in FIG. 4C, each test die 204 has a quadrilateral or triangular shape defined by first, second, third and fourth edges 204A-204D, and has a number of portions: It may be configured to have a first portion 206 and a second portion 208 separated by an intermediate portion 210. Portions 206-210 define the test site where the test structure is formed. The portions 206, 208, 210 of the test die 204 are preferably rectangular in shape.
[0068]
As shown in FIG. 4C, the first portion 206 can be defined by a proximal edge 206A, a distal edge 206B, a first edge 207A, and a second edge 207B. The second portion 208 can be defined by a proximal edge 208A, a distal edge 208B, a first edge 209A, and a second edge 209B. Finally, the intermediate portion 210 can be defined by the distal edges 206A and 208A, the first edge 210A and the second edge 210B.
[0069]
As will be described in detail below, the test structure is a structure formed at various stages of the semiconductor IC manufacturing process. Once the portions 206-210 are defined above the test die 204, the portions 206-210 may be further divided into multiple portions (preferably triangular) as shown in FIG. 4C. In the plurality of parts, test structures can be arranged according to the type of test.
[0070]
In certain embodiments, the first portion may include a first section 212, a second section 214, and a third section 216. Similarly, the second portion 208 may be divided into three sections: a fourth section 218, a fifth section 220, and a sixth section 222. As will be described in detail below, not only portion 210 but also sections 212 through 222 are subject to discovery by the design of the test structure (ie, the type of functional structure to which the test structure corresponds, or the design of the test structure). A group of one or more test structures arranged in a predetermined manner according to the type of defect present). The number of each type of test structure in a given part, test structure, or entire wafer provides a statistically significant sample of such test structure, where a statistically significant number of defect areas are found. To be selected. This number varies depending on the expected yield of chips on the wafer. For example, in a low-yield process (when expected to be found in a process that is under development and not producing), the number of test structures required to obtain a reasonable sample size will be relatively small. Conversely, higher yield processes will require larger sample sizes (and thus more test structures). The number of test structures may vary according to the chip manufacturer's goals. For example, if the chip manufacturer does not want to occupy much space on the wafer for the test structure, the number of such structures may be relatively small. If a process problem occurs, the number of test structures present on each wafer can be increased (to provide more test data about the process to the manufacturer) until the problem type is identified and resolved .
[0071]
Data from such tests can also be used by circuit manufacturers that do not have factories or manufacturing companies that contract their manufacture. For example, the test structure may be inspected during the manufacturing process by the manufacturing company. Second, IC companies that do not have factories re-inspect the same test structure prior to receipt to produce acceptable results in reliability testing to determine whether the wafer lot has an acceptable yield. Or whether it has acceptable quality. The data can also be used to improve the design so that IC companies without factories can manufacture integrated circuits more easily with high yield and / or quality. This data is used as part of the purchase process so that companies without factories can make payments to manufacturers based at least in part on statistical values calculated from the testing process, such as forecast yield. Also good. For example, if payment is made based on a die that is predicted to be good, a lot with 500 dies and 80% predicted yield based on voltage contrast testing is predicted to be good. The IC manufacturer will be paid for the 400 die. Testing by a company without a factory should be facilitated by using stacked vias containing stacked conductive plugs to form a vertical conductive path that taps down to the lowest test structure, as described in detail below. Can do. Such test structures are otherwise difficult to access because they are buried under the insulator during the next process and cannot be observed with the electron beam system. However, with the addition of one or more conductive taps, these embedded shapes can be retested even after all layers of the entire wafer have been processed. This allows a semiconductor company that does not have a factory to test the wafer and verify the test data supplied by the manufacturing company. As will be described below, inspectable pads may be added to the voltage contrast test structure described above, for example, so that standard wafer inspection techniques can be further implemented without the need for expensive SEM equipment.
[0072]
Such test data can also be used to determine the need for other types of tests. For example, a reliability test is a test that is relatively time consuming and expensive. Process data from the test structure of the present invention to better predict whether reliability testing is necessary and how many chips from each lot should be tested Can do. For example, if test data from at least a particular type of test structure of the present invention indicates that there is a defect that is close to, but not reached, a significant amount or level that affects the function of the device, It is suggested that a mechanism of sexual deficiency can occur. Under such circumstances, reliability test conditions can be expected to cause unacceptable levels of failure of such devices. To verify this, it is possible to conduct a reliability test and to reduce the extent of such a predicted lack of reliability even before the reliability test is actually performed. , Can change the process (if desired).
[0073]
As described above, for example, the first section may comprise a test structure that includes an M1 interconnect level. The test structure formed in the first section 212 may be an M1 processing stage of the integrated circuit that allows testing and evaluation at this stage of manufacture. At this stage, inspection may be performed to detect an open or in-layer short in the M1 interconnect wiring in-line during the manufacturing process. Similarly, test structures for the M2 and M3 interconnect lines are formed in the third and fifth sections 216, 220, respectively. The M2 and M3 test structures also allow detection of interlayer shorts, such as open and short, shorts between M1 and M2 interconnect test structures. Via chain test structures may be formed in the second, fourth and sixth sections 214, 218, 222. The second section 214 may be, for example, a via chain formed between the M1 and M2 interconnect lines. In this regard, the fourth and sixth sections 218, 222 may have via chain test structures that are vias between the M2 and M3 interconnect lines and the M3 and M4 interconnect lines, respectively.
[0074]
As described below, the via chain test structure has two types of tests: an open-only test that detects an open in the via chain, an open in the chain, and between adjacent conductors or metal shapes. Open and short tests that detect both shorts.
[0075]
In this embodiment, various other groups of test structures are formed along the middle portion 210 of the die 204. As will be described in detail below, such a test structure group may comprise CMP test structures, overlay or misalignment structures, individual contacts, as well as dummy CMP fills. In this embodiment, the dummy CMP fill is available occupied on the product die, such as an available area along the corner of the die or an unoccupied area found between adjacent circuit placement portions. It can also be formed in a region that is not.
[0076]
As shown in FIG. 4D, sections 212-222 may be further divided into a plurality of subsections or modules, and may have test structures with different critical dimensions across such modules. However, the critical dimension often indicates a predetermined test size of the shape or a distance between the shapes. By using test structures with different critical dimensions, high quality IC shapes can be formed. In other words, if a particular acceptable critical dimension yields the best results for a particular design shape, adopt that critical dimension and change the design rules for the process or product group accordingly. Can do. More importantly, test structures implemented in various structures and critical dimensions help determine which of the device structures and dimensions tend to cause a particular defect. The distance between them can predict the defects that occur between them.
[0077]
In this regard, for example, the M1 interconnect line of section 212 may be formed in the first, second, third, fourth, and fifth modules 212A-212E. However, each module has one type of test structure group formed to have a critical dimension different from the critical dimension used in the other modules. Modules 212A-212E serve to determine which critical dimensions for the M1 interconnect are more susceptible to open, short and interlayer short type defects. Similarly, the first, second, third, fourth and fifth modules 216A through 216E of section 216 and the first, second, third, fourth and fifth modules 220A through 220E of section 220 are Provide interconnect lines with different critical dimensions for open, short and interlayer short type defects for the M2 and M3 process steps, respectively.
[0078]
According to FIG. 4D, section 214 may consist of two modules, namely a first and a second module 214A, 214B. Each module comprises a via chain test structure formed between the M1 and M2 interconnect levels. In this embodiment, the first module 214A comprises a via chain formed to detect open type defects, and the second module 214B is for detecting both open and short type defects. Provide a via chain. As described in detail below, in the second module 214B, individual via chain lines detect and observe both shorts occurring between via chains and adjacent metal lines, and open in individual chains. In order to do so, it may be arranged between adjacent metal wires. Similarly, first and second modules 218A, 218B of section 218 and first and second modules 222A, 222B of section 222 are both open and short types as described for modules 214A and 214B. A via chain test structure for detecting and observing an open in addition to the defect of FIG.
[0079]
It should be noted that the test chip described above is exemplary only. For example, the test structure may be arranged elsewhere in such a chip, or the specific test structure described here may not be provided. Many different configurations are possible within the scope of the present invention.
[0080]
E. Typical test chip test
As described above, an electron beam inspection system such as SEM can be used. This action generates a signal when the electron probe strikes the die surface at a predetermined point. The signal can be collected by a detector to give information about the point. The electron beam system moves the wafer to place the first test chip at a low magnification (60 to 500 ×) position, and linearly aligns the first line having a shape like an open / short test pattern, for example. Are programmed to draw electron beam scan lines therethrough in raster mode.
[0081]
In one embodiment, the primary signal source includes electrons. Secondary electrons are generated as a result of the incident (primary) electron beam impinging on the surface of the wafer. Secondary electrons are emitted from the wafer and collected by a detector to produce an image. In the image, for example, the emission characteristics of secondary electrons with high intensity appear visually brighter than the emission characteristics of secondary electrons with low intensity. When the variation in the intensity of secondary electron emission is plotted with respect to distance along the length of the swath that the electron beam scans, the intensity distribution of the scanned test structure is obtained.
[0082]
In the die-die or die-full image inspection mode, the system calculates the strength distribution of the defect-free test structure as shown in the database for the corresponding structure on the test chip provided by the electron beam section. Works to match against intensity plots. In one embodiment, the die under test is compared to an image showing how the die under test looks when there are no defects. For example, the array of interconnect lines may be alternately grounded and floating. In this case, a complete image with alternating dark and bright interconnect lines is generated. This comparison operation allows the detection of all defects in the test structure in the form of missing and / or protruding peaks. Alternatively, the strength peak of the test structure may be compared to a predetermined set of expected values, for example as prepared in the truth table. For example, a set of interconnect lines for a test structure under test is expected to have strength values that alternate between high and low. In one embodiment, each line is compared to a predetermined threshold to determine whether the conductive line is grounded or floating. These high and low values are then compared to the expected high and low values. The test structure itself may be configured to facilitate die-full die inspection and die-truth table inspection. In one embodiment, the length of the proximal end of the test pattern (i.e., the stub) has various lengths, and this length is taken as the corresponding full die portion or truth table value. You may match. For example, two stubs in a row may have the same length to indicate a starting or reference point for initiating the comparison procedure (other stubs have a variety of the same length). In the second example, programmed defects are incorporated at regular intervals along the scan path to form a fixed grid to help locate the defects during the next analysis.
[0083]
The generated complete image and / or a set of predetermined strength values or a truth table may be provided to the customer along with the corresponding test structure so that the corresponding test structure can be easily inspected. Of course, standard die-to-die and array inspection techniques may also be used. However, die-database, die-complete image, and die-truth table techniques are more efficient because they do not have to find a complete die or part of a die for comparison with the die under test This is an inspection procedure.
[0084]
Scanning electron microscopes, in the voltage contrast mode, allow to distinguish between a charged floating conductor shape and a shape grounded to drain charge in the form of visual or strong contrast. These shapes are visually monitored on a CRT screen and are preferably stored and analyzed electronically. This principle was used to manually locate, identify, and characterize in situ defects that previously caused unintentional breaks to ground and unintentional shorts to adjacent grounded shapes in the product chip. It was used for. However, such manual product inspection processes are extremely monotonous and slow due to the complexity of product design and the need to display high magnification information sources on CRTs with poor SEM contrast. It has become a technology.
[0085]
In FIG. 5, a representative portion 400 of the test die 204 is shown in detail in plan view. Portion 400 details the components of first portion 206, second portion 208, and intermediate portion 210 of test die 204 (eg, in FIG. 4C). One technique of the present invention includes the first test structure 402 of the first part, the second test structure 404 of the second part of the test die 204 and the third test structure 406 of the intermediate part of the test die 204. It will be exemplified. During electron beam inspection of the test die 204, it can be seen that the electron beam is scanned across the middle portion in the direction of arrow A in raster mode. The electron beam is transmitted not only at the proximal ends (referred to as “stubs”) of the first and second portion test structures that are not positioned adjacent to the proximal ends of the first and second portions, but also at the intermediate portion. It also interacts with the test structure. In the following, the first, second and third test structures will be described in more detail.
[0086]
As described in detail below and shown in FIGS. 5, 6A, 6B, and 6C, the first test structure 402 includes a row of first conductors 408 and second conductors 409. The rows extend parallel to edges 204B and 204D and are disposed between the proximal and distal edges 206A, 206B of test die 204 (see FIG. 4C). The second conductor 409 is disposed between the rows of the first connectors 408 as shown in FIG. In certain embodiments, the proximal stub end 410 of the first connector 408 (hereinafter referred to as an interconnect line) is located at the proximal edge 206A of the portion 206 of the test die 204 (see FIG. 4C). And the distal end 412 of the interconnect line 408 is disposed at the distal edge 206B of the die portion 206. It will be appreciated that the first test structure 402 illustrated in FIG. 5 may show a plan view of any metal interconnect layer, such as M1, M2, M3 or M4. As described below, the distal end 412 of the interconnect line 408 is grounded to the substrate of the die 204 and the proximal stub end 410 is not connected and is not grounded to the substrate. As will be described below, the second connector 409 (referred to as the island member) is not grounded and helps to distinguish defects that occur in the grounded interconnect line 408 in voltage contrast mode. . These proximal ends of 408 and 409 may be extended to various lengths to expose the primary scan region, as described above. It will also be appreciated that the shapes of 408 and 409 may be straight lines without corners or islands, as shown in FIG.
[0087]
In the preferred embodiment, each stub 410 has a width that is the same as or smaller than the remainder of the interconnect line 408. That is, the extended flag area is not used. Because the stub width is less than or equal to the remainder of the interconnect lines, multiple interconnect lines can be packed in a simple array at high density. In other words, the proximal end of the test structure itself can be scanned “as if” in the primary scanning region. In this embodiment, the spot size of the inspection SEM is generally configured relative to the dimensions of the stub.
[0088]
According to the example test chip shown in FIGS. 4A-D, the test chip is preferably scanned in one pass. The scanning swath preferably includes the entire intermediate portion 210. Further, the portion 210 is preferably located approximately in the center of the test chip. Further, in one embodiment, the intermediate portions 210 of the plurality of test chips are aligned so that a single scan can be performed on the plurality of intermediate portions 210 on the plurality of test chips.
[0089]
However, the scanning swath preferably includes a larger area than portion 210. In certain embodiments, all test structures on the test chip are scanned in a single pass. Therefore, when the width of the scanning swath is 200 μm, for example, the width of the portion 210 may be 190 μm. In such a case, the scanning swath may include a range extending up to 5 μm above and below the portion 210.
[0090]
In such a case, it is preferable that all the test structures of the test chip can be inspected by scanning the scan swath (for example, the primary scan region) only once. In doing so, the scan swath scan scans all of the test structures present in portion 210. Such scanning further scans a portion of the test structure of portions 212, 214, 216, 218, 220 and 222. A scan swath scan causes a defect in one of the test structures of portions 212, 214, 216, 218, 220 and 222 (typically located outside the scan swath (eg, potential secondary scan region)). ), The system according to the particular embodiment then performs the steps of locating and characterizing the defect.
[0091]
It should be noted that the scan swath need not be centered on the test chip, but may be located elsewhere on the chip. For example, the scanning swath may be located at the bottom or top of the chip. For example, if the scan swath is located at the bottom of the chip, the scan swath may include a test structure that is entirely within the scan swath, with a portion of the test structure extending upward from the scan swath.
[0092]
Furthermore, the test chip may be designed to have more than one scan swath. In other embodiments, a plurality of intermediate portions 210 are provided in one test die so that the aspect ratio of each test structure is optimized. For example, the interconnect lines 408 may be shortened to reduce resistance, capacitance, and / or the time required to locate such line defects. In another embodiment, the intermediate portions (eg, 210) and their corresponding first and second portions (eg, 206 and 208) are arranged so that a scan of the intermediate portion can be performed in array mode. Composed. Further, the scanning swath need not be the same width as the test chip, and may be located entirely within the test chip. In fact, it is possible to have several scanning swaths in one test chip, all placed completely inside the chip. However, it should be appreciated that the scan swath preferably includes a specific test structure that is entirely contained within the scan swath and other specific test structures that are only partially contained within the scan swath.
[0093]
F. Conductive wire test structure
One type of test structure that can be provided above the test tip may have a tip that projects into the primary scan swath. In a preferred embodiment, such a test structure is only partially present in the scan swath. It is preferred to scan only a small portion of the conductive lines first. Once a defect is detected, further testing and analysis can then be performed to more accurately locate the defect and characterize the defect.
[0094]
6A-6C are a detailed plan view, cross-sectional view, and side view of a portion of the test structure 402, ie, the M1 wiring test structure. 6A-6C, an M1 interconnect 408 and a floating member 409 are formed over the substrate 420 using conventional semiconductor IC process techniques such as chemical vapor deposition (CVD), patterning and etching techniques. An insulating layer 421, such as an oxide layer, is inserted between the substrate 420 and the M1 interconnect 408 to insulate the M1 interconnect 408 from the substrate 420. The island member 409 is separated from the M1 interconnect by a dielectric layer 422, and the island member 409 is configured to be elevated as shown in the side view of FIG. 6C. The interconnect line 408 is connected to the substrate 420 via a contact etched through the oxide layer 421. The interconnect line 408 is electrically grounded to the substrate 420 via the contact 424.
[0095]
The electron beam may be scanned across the exposed metal distal end 410 of the interconnect 408 and floating member 409 to detect defects such as, for example, open, shorts, and intra-layer shorts in the M1 wiring. This preferred embodiment can immediately calibrate the degree of grounded or floating shape scan during the primary scan. Tests that detect intra-layer shorts and opens are performed by scanning an electron beam across the distal end 410.
[0096]
Since the island member 409 is not grounded during the electron beam inspection, the electrons of the incoming incident electron beam charge the island member 409. Contrary to the grounded interconnect 408, the electrons cannot find a path to ground and no secondary electron emission occurs. As a result, the island member 409 charged by the beam remains nominally dark. However, assuming there are no defects, due to the connection to ground, the interconnect line 408 will leave the charge drained, causing a significant amount of secondary electron emission. The secondary electron emission is detected by a detector of an electron beam system. For a grounded interconnect line 408, if such an interconnect line 408 has not failed, electrons from the beam will find a path to ground and secondary electrons will radiate from the particular interconnect line 408. Is done. As a result, the interconnect line 408 appears brighter or shiny, indicating that the corresponding interconnect line has no open (ie, no defects). The intensity peak resulting from this secondary electron emission is recorded by the system to match the corresponding data for this particular test structure. However, if the line under test is faulty (ie, open), the emission of secondary electrons is reduced and the interconnect 408 remains dark. As described above, missing peaks are recorded by the system and will then point to potentially defective interconnects for further analysis. In another case where the interconnect line is shorted with another interconnect line for the same M1 wiring, the interconnect lines 408, 409 will shine, suggesting an electrical short between them.
[0097]
With a centralized test die, the quality of M1 wiring or other levels of wiring can be monitored throughout the manufacturing process. During fabrication of multi-layer metal structures, elevated temperatures can cause shorts and opens in already formed interconnect patterns with potential defects. This problem can be monitored using the test structure shown in FIGS. 7A and 7B. In the following, for the sake of clarity, the island member 409 is not shown in the drawing that provides the cross-section.
[0098]
FIGS. 7A and 7B show a portion of a test structure 402 having M2 interconnect wiring 430 and island elements 432 on top. That is, the M1 interconnection wiring is hidden. As shown in the cross-sectional view of FIG. 7B, the M1 interconnect line 408 is connected to the substrate 420 through the contacts 424, as also shown in FIG. 6B. Interlayer dielectric layer 433 is inserted between M2 interconnect layer 430 and M1 interconnect layer 408. A via 434 passes through the dielectric 433 and connects the proximal end 410 of the interconnect 430 to the M1 interconnect.
[0099]
However, in this embodiment, after the M2 process step, the M2 interconnect 430 forms an opening 436 adjacent to the via 434 between the interconnects 408 and 430 to monitor the quality of the M1 interconnect layer. And discontinuously formed by separating the distal portion 438 from the rest of the M2 interconnect. The opening 432 may be filled with an insulating material such as damascene oxide using techniques well known to those skilled in the art. The distal portion 438 will hereinafter be referred to as the first scanning element (further referred to as “tap” hereinafter).
[0100]
In this step of the process, the electron beam probe traverses the first scanning element 438 and island member 430 of the M2 interconnect to detect defects such as open, shorts, and intra-layer shorts in the M1 wiring. May be scanned. Tests to detect intra-layer shorts and opens are performed by scanning an electron beam across the scanning element 438. If the M1 interconnect line 408 has not failed, the electrons from the beam will find a path from the scanning element to the ground through the M1 interconnect 408 to the substrate. As a result, secondary electrons are emitted from the scanning element 438 and the M1 interconnect line 408 is shown to be in good condition even after the M2 wiring process step. On the other hand, if the M2 wiring process causes an open in the M1 interconnect 408, the first scanning element 438 remains dark because the first scanning element 438 does not emit secondary electrons. If the rest of the M2 interconnect 430 is shorted to the underlying M1 interconnect line, the electrons of the electron beam will find a path to ground, so the shorted M2 interconnect and the corresponding scanning element Shines, suggesting a short between the M1 and M2 wires in the interconnect.
[0101]
In a configuration according to the principle illustrated by FIG. 7B, it is also possible to use stacked vias (vias that extend upward through multiple layers). Thus, for example, one or more stacked vias may extend from M1 to M3 to allow testing of M1 integrity after processing of M3. Further, redundant vias (ie, multiple vias) may be provided at any single via (eg, 234, 424) location. Redundant vias tend to have fewer defects than single vias, but redundant vias have slightly more complex design requirements.
[0102]
As shown in FIGS. 8-10, the integrity of the M1 interconnect 408 can also be detected after processing of the third, fourth, and further metal interconnect layers. For example, in FIG. 8, an M3 interconnect 440 having a first scanning element 442 connected to the first scanning element 438 of the M2 interconnect 430 can be formed above the interlayer dielectric 444. In other words, the stack plug (first scanning element 442, 438) is formed to monitor the opening inside the buried metal layer M1. As shown in FIG. 9, by forming a number of vias 446 between the M3 and M2 interconnects, a second scanning element 448 is formed to monitor possible shorts between the M1 and M2 interconnects. can do. During the scanning swath electron beam inspection, the proximal end of the M3 interconnect may be scanned. Similarly, as shown in FIG. 10, after forming the first and second scanning elements 452, 454 of the M4 interconnect 456, not only a short between the M1 and M2 interconnects (through the stack plug 452). Openings in the M1 layer can also be inspected through the scanning element 454.
[0103]
As shown in FIGS. 11-13, the same aspects can be applied to testing the M2 interconnect. As shown in FIG. 10, the M2 interconnect is grounded through the cut portion 450 of the M1 interconnect. As shown in FIG. 12, the integrity of the M2 layer can be tested using the first scanning element 452 of the M3 interconnect 440. As shown in FIG. 13, a short circuit that can occur between the M3 and M2 interconnects can be detected using the second scanning element 454 of the M4 interconnect after forming the M4 interconnect.
[0104]
The stacked test structure described above may be used for inspection of buried structures. A single test structure may include a mechanism for inspecting two or more buried structures at each of the different levels. For example, when the second tap is connected to an M2 conductive line that is grounded at the distal end, the first tap may be connected to an M1 conductive line that is grounded at the distal end. . Alternatively, a dedicated area for inspecting a particular buried layer (eg, as described with reference to FIG. 4D) may be provided. For example, the first region may comprise a test structure having taps to a first buried layer, and the second region may comprise a test structure having taps to a second buried layer.
[0105]
Further, each of the taps described above may be connected to a testable pad. In this way, parameter information regarding the buried layer can be obtained. That is, standard wafer inspection techniques can be used to inspect buried structures (eg, conductive interconnect lines) on completed or partially completed wafers. For example, leakage current may be measured in a buried interconnect structure with a short. In addition, crosstalk tests may be performed on buried structures via inspectable pads. In this embodiment, parameter information and voltage contrast information can be obtained from a buried structure. Hereinafter, such an inspectable test structure will be described with reference to FIG.
[0106]
G. Beer chain
As described in detail below, the second test structure 404 is present in the first via chain 500 row that can be formed in one particular module (see FIGS. 14A-14B) and in the portion 208 of the test die 204. It is preferable to include a second chain 501 formed in another module (see FIG. 4C). Via chains 500, 501 are located between the proximal and distal ends 208A, 208B of 204 (eg, in FIG. 4C) and extend parallel to test structure edges 204B, 204D. In certain embodiments, the proximal end 502 of the via chain 500, 501 is located at the proximal edge 208A of the portion 208 of the test die 204 (eg, in FIG. 4C) and is distal to the via 500, 501. End 504 is located at the distal edge 208B of die portion 206. It can be seen that the second test structure 404 illustrated in FIG. 5 can show a plan view of any via chain formed between any metal, such as M1 and M2, M2 and M3, M3 and M4.
[0107]
14A and 14B illustrate a portion of a test structure 404 that is formed between an M1 interconnect and an M2 interconnect and that includes a row of via chains 500 having a proximal end 502 and a distal end 504. According to the cross-sectional view of FIG. 14B, the via chain 500 may be formed over the entire substrate 506 that is insulated from the M1 interconnect line 508 by the oxide layer 510. A contact 512 formed through the oxide 510 grounds the M1 interconnect 508 to the substrate 506 and thus grounds the via chain 500 to the substrate 506. A series of vias 514 formed through the interlayer dielectric 516 connect the M1 and M2 interconnects 508, 518.
[0108]
As described below, the via chain test structure 500 allows an open-only test to detect an open in the via chain. In this step of the process, the electron beam probe may be scanned across the exposed metal of the M2 interconnect at the proximal end 502 to detect defects in the test structure 404, such as, for example, an open. If the via chain does not have an open, the electrons from the beam find a path to ground, suggesting that secondary electrons are emitted from the topmost M2 interconnect, and that the via chain is good. However, if the chain is broken, the M2 interconnect remains dark and is recorded by the system as a potentially defective chain for further processing.
[0109]
The via chain 501 shown in FIG. 14C is configured so that not only an open in each chain but also a short between adjacent chains can be observed advantageously. Therefore, the via chain 501 is formed as the via chain 500 is formed as shown in FIG. 14B except that every other via chain is not grounded to the substrate. For example, in FIG. 14C, the first row 520 and the third row 524 of the via chain 501 are grounded at the distal end 504, while the second row 522 is not grounded. The via chain in column 522 is not grounded to the substrate and cannot generate secondary electrons, so it remains dark unless it is shorted with an adjacent grounded via chain. If a via chain in column 522 is shorted with an adjacent column (eg, 520), the adjacent chain 520 provides a path to ground for electrons, thereby providing a via chain in both columns 522 and 520. Secondary electrons are generated at, thereby suggesting a short-type defect. In addition, the grounded via chains in the first and second rows 520, 524 are used to observe an open in the via chain, as described for the via chain 500 in FIGS.
[0110]
H. Test structure for defects caused by chemical mechanical polishing
As described in detail below, the third test structure 406 is disposed in the middle portion of the illustrated test die 204 and is distributed along the scan direction “A” shown in FIG. As described above, the third test structure may comprise, for example, an array of insulated contact test structures, CMP test structures, overlay test structures, and CMP dummy metal test structures. Each of these structures may be included in multiple modules.
[0111]
One embodiment of the present invention can detect defects caused by a chemical mechanical polishing (CMP) process. As is well known to those skilled in the art, a CMP process is often used to planarize the profile formed during a multilayer deposition process. During the process, the various layers are patterned by etching and the surface is not flat. Such undulations are planarized by a CMP process in order to perform the next light exposure process step. However, the CMP process may polish functional circuit components or cause an undesirable increase in density, pitch, and / or horizontal aspect ratio (height: width). Therefore, it is desirable to detect defects formed by the CMP process.
[0112]
In one embodiment, several test structures are provided for detecting defects caused by the CMP process. Several different structures for detecting defects from the CMP process are described below. Typically, these test structures are present in whole or in part within the scan swath of the test chip.
[0113]
1. Test structure for detecting pitch CMP defects
The test structure shown in FIGS. 16A-C illustrates a CMP pitch test pattern 700. In this pattern 700, test elements 702, such as metal lines representing the M1 interconnect lines, have substantially the same line width 704. Each metal line 702 is separated from each other by a space 706 that is substantially equal to the line width of the test line. Thus, the test pattern 700 has a constant density of about 50% line area. The test pattern 700 is configured so that every other metal wire in the pattern is grounded (see FIG. 6C). FIG. 6B shows one of the metal lines 702 that are grounded to the substrate 704 by a contact 710 formed through the insulating layer 708. Such test patterns can be formed in multiple modules with various critical dimensions for the test die.
[0114]
When the probe is scanned across the metal line 702 of the pitch test pattern 700 during electron beam inspection, if there are no defects, the grounded metal line emits secondary electrons and all lines are Suggest good. If one of the grounded lines is open, the line will remain dark, indicating a defect. If an ungrounded line is shorted with one of the adjacent grounded lines, both lines emit secondary electrons, thereby indicating a short circuit between them.
[0115]
As mentioned above, in a preferred embodiment of the present invention, the CMP pitch test pattern is generally located in whole or in part within the scan swath of the test chip. In this way, test pattern defects can be tested during scanning swath scanning.
[0116]
The CMP pitch test structure preferably comprises a metal wire having a length of less than 20 μm. More preferably, such a test structure comprises a metal wire having a length of about 10 μm or less. More preferably, such a test structure comprises a metal wire having a length of 5 μm or less.
[0117]
The test chip may have various CMP pitch test structures, each having a different pitch. The width of the metal line of the test structure having the widest line width is typically about 2 μm to 3 μm wide. Other CMP pitch test structures on the test chip may comprise fairly thin metal lines, for example, 0.05 μm lines. Most of the CMP pitch test structures on the test chip generally comprise metal lines with a width of less than 0.5 μm. More preferably, most of the CMP pitch test structures on the test chip comprise metal lines with a width of less than 0.2 μm.
[0118]
Typically, each of the CMP pitch test structures on the test chip occupies the same area (eg, 10 μm × 10 μm or 5 μm × 5 μm) so that all of the CMP pitch test structures have lines of substantially the same length. . However, the number of lines in the CMP pitch test structure is inversely proportional to the line width in the test structure. For example, if the line width is 1 μm, the 10 μm CMP pitch test structure comprises five lines, and if the line width is 0.5 μm, the 10 μm CMP pitch test structure is 10 μm. With a line of books.
[0119]
To save test chip space, multiple CMP pitch test structures may be placed together in one row. In general, in such cases, the width of the metal lines between the plurality of test structures will vary. For example, each metal wire extending in the y direction may be provided in the test structure, and six CMP pitch test structures may be arranged in one row in the x direction. The first and sixth test structures have wide lines, the second and fifth test structures have narrower lines, and the third and fourth test structures have narrower lines. May be included. However, it should be noted that in this example, the “wide line” preferably does not exceed a width of 1.25 microns.
[0120]
2. Test structure for detecting density CMP defects
FIG. 17 shows a cross-section of a CMP density test pattern 350 for monitoring the effects of the CMP process on a pattern comprising metal lines having various line widths and various spaces between adjacent metal lines. The CMP density test pattern 350 shown in FIG. 17 has four sections (351, 352, 353, and 354). Each section has four metal wires. In section 351, the metal line occupies about 50% of the space. In section 352, the metal line occupies approximately 37% of the space. In section 353, the metal line occupies approximately 25% of the space. And in section 354, the metal wire occupies about 12% of the space. Each section line preferably has approximately equal length and width, as shown in FIG.
[0121]
Similar to the test pattern described above for the CMP pitch test, the density test pattern shown in FIG. 17 is configured such that every other metal line is grounded. Thus, the density test pattern can be tested using voltage contrast in the same manner as described for the CMP pitch test pattern.
[0122]
The dimension of each section in the example shown in FIG. 17 is 5 μm × 5 μm. Therefore, the width of each metal line in the section 351 is 0.625 μm, which is the same as the width of each space between the metal lines, for example. The length of each metal line in the pattern is 5 μm.
[0123]
In the example shown in FIG. 17, the line width of each section is substantially equal in both length and width. Furthermore, the space in each section is also substantially equal in both length and width. Furthermore, each section occupies the same space (land) on the test chip. In addition, in the pattern, the combined width of the line and the right hand space is constant (in this example, 1.25 μm).
[0124]
It should be noted that the pattern shown in FIG. 17 may have additional lines extending in both the left and right directions. For example, one or more sections in which the width of four metal lines is wider than the space separating the metal lines may be provided on the left side of the section 351. One or more sections in which the width of the four metal lines is narrower than that of the section 354 may be provided on the left side.
[0125]
It should also be noted that the metal line may be much longer than 5 μm within the scope of the present invention. However, each metal wire is preferably 10 μm or less. More preferably, each metal wire has a length of about 5 μm or less. At the same time, it should be noted that in certain sections, the metal line may be of any width that fits in the land allocated to the metal line and the space adjacent to it. For example, the metal wire may occupy 100% of the allocated land. Or, for example, it may occupy nearly 4% or less.
[0126]
Furthermore, the number of metal wires per section may vary. In a preferred embodiment, each section has an even number of metal lines, more preferably eight. However, the section may consist of an odd number of metal lines. Furthermore, it is possible to provide sections having various numbers of metal lines in one pattern.
[0127]
In certain embodiments, the density test pattern is present in the scan swath of the test chip, in whole or in part, so that the pattern can be scanned and voltage contrast analysis can be used. Each metal line of the density test pattern is preferably entirely present in the scan swath so that it can be scanned. However, as long as the metal lines in the pattern are scanned so that the voltage contrast method can be used, there may be a configuration in which only a part is present in the scanning swath.
[0128]
FIG. 18 provides another example of a density pitch pattern 380 for CMP defect testing. The pattern comprises a plurality of metal lines 381 with a plurality of contacts 382 to ground. The pattern shown in FIG. 18 shows three different density patterns. In the illustrated embodiment, the test pattern metal lines are 5 microns or less in length, and the widest line (density # 3) is 0.2 microns or less in width. The metal wires of the plurality of metal wires 381 are alternately electrically insulated.
[0129]
3. Test structure for testing horizontal aspect ratio
FIG. 20 shows a cross-section of a CMP aspect ratio test pattern 740 with metal lines 742 having different widths and lengths to achieve reasonable utilization of land on the test die. As can be seen from FIG. 20, the horizontal aspect ratio of the line of the pattern 740 increases from left to right. The length increases from left to right, and the width increases from right to left. Similar to the CMP test structure described above, in this configuration, every other metal wire is grounded to the substrate, and the test structure 740 is repeated in various modules with different critical dimensions. As can be seen from FIG. 20, in one embodiment, the lines are pairs of lines having the same horizontal aspect ratio (and preferably the same dimensions). In each such pair (eg, pair 743, 744), one of the two lines is electrically isolated (floating) and the other line is electrically non-isolated (grounded) Preferably).
[0130]
It should be noted that the pattern 740 can be repeated above the test die, increasing or decreasing the space between the lines. This is true for all horizontal aspect ratio test patterns. Such repetition (a test pattern repeated with increasing or decreasing spaces between lines) can be used to form a row of test patterns above the substrate.
[0131]
FIG. 19 shows another horizontal aspect ratio test pattern 720. In this pattern, the horizontal aspect ratio increases from left to right, but the line length remains the same. The length is preferably 10 microns or less, and more preferably 5 microns or less. This pattern may be repeated on the test die similar to the test pattern of FIG. Again, the lines of the test pattern 720 are pairs of lines of the same dimensions, and the two lines of the pair are alternately electrically insulated. Test patterns 720, 740 are inspected in the same manner as CMP pitch test structure 700.
[0132]
FIG. 21 shows a further horizontal aspect ratio test pattern 750. The pattern comprises metal lines that increase in waterside aspect ratio from left to right. The lines have alternating contacts 752 to ground. Below each line, a scanning structure having a uniform size over the entire pattern 750 is provided. In one embodiment of the invention, the metal lines are scanned along the scanning structure (to ensure better uniformity). However, such a scanning structure is not necessary for the implementation of the present invention. However, it should be noted that such a scanning structure can also be used in the other CMP patterns (pitch and density) described above.
[0133]
I. Contact array
FIG. 15A is an example array 600 of insulating contact test structures 602 disposed in the intermediate portion 210. Such a structure allows monitoring of defective contacts in integrated circuits.
[0134]
The rows of the array 600 preferably extend parallel to the proximal edges 206A, 208A of the first and second portions 206, 208 of the test die 204 (see FIG. 4C). FIG. 15B illustrates a multilayer structure of an insulating contact test structure 602 formed over a substrate 604 using conventional semiconductor processing techniques. An insulating layer 606 such as an oxide layer insulates the portion 608 (M1 pad) of the M1 layer from the substrate 604. A contact 610 formed through the insulating layer 606 connects the M1 layer to the substrate 604. The interlayer dielectric 612 preferably insulates the M1 layer portion from the M2 layer portion 614 (M2 pad). The portion of the M2 layer is connected to the portion of the M2 layer by a via 616 formed through the interlayer dielectric 612, thereby establishing a connection to the ground of the M2 pad 614. In the illustrated embodiment, the M1 and M2 layer portions 608, 614 are connected by four vias, which are referred to as redundant vias. In this embodiment, according to the redundant via 616, it is possible to monitor the defect contact without considering the defect of the via, so that the defect mechanism can be limited to the contact 610. The configuration shown in FIGS. 15A and 15B ensures that any defect in any via 616 does not interfere with connection to the substrate 604. If at least one via 616 is not defective, a ground connection between the M2 pad and the substrate is established.
[0135]
During electron beam inspection, when the probe is scanned along the exposed metal column of M2 pad 614, if the contact 610 is not open, the electrons from the beam will find a circuit to ground and the secondary electrons will be Emission from the pad 616 suggests that the contact is good. If the contact is open, the pad 616 remains dark.
[0136]
J. et al. Test structure for monitoring deviations
As is well known in the semiconductor industry, each IC manufacturing process requires precise alignment control to prevent unwanted contact between devices and changes in device dimensions. 22A-22C show six types of overlay test structures 800a-800f that are used to observe misalignment problems that occur during the manufacturing process, such as misalignments that occur during patterning of the metal layer. Test structures 800a, 800d are "M1-contact" type structures and have M1 metal strips (804a, 804d, respectively) extending above the contacts (806a, 806d). Test structures 800b, 800e are “via-M1” type structures with M2 vias (806b, 806e, respectively) above the M1 metal strips (804b, 804e). Test structures 800c, 800f are "M2-via" type structures and have M2 metal strips (802c, 802f, respectively) extending above vias (806c, 806f). Each type of structure includes a test structure for measuring misalignment in the x direction (eg, FIG. 22A) as well as the y direction (eg, FIG. 22B). Of course, any other misalignment direction may be used.
[0137]
As illustrated in FIGS. 23A and 23B, each test structure may form part of an array that is used to determine whether a shift has occurred and to measure such a shift. An array of “M1-contact” type structures is shown in FIGS. 23A and 23B. The structures are machined so that they are substantially identical in shape, except for the location of the contacts (eg, 811 or 813). As shown in FIG. 23A, the central test structure 810E has a contact 811E that is perfectly centered when there is no misalignment. The contact of the structure located on the right side of the central structure has a larger negative y-direction misalignment toward the right. The rightmost contact 811i is offset so that it no longer contacts the M1 layer. Conversely, the contact of the structure located on the left side of the center has a larger displacement in the positive y direction toward the left. The leftmost contact 811a is offset so that it no longer contacts the M1 layer. Similarly, in the test structure of FIG. 23B, the deviation gradually increases in the positive and negative x directions.
[0138]
Contacts 811 and 813 are coupled to the substrate and grounded. Thus, when the test structure is aligned, certain test structures will contact the contacts and no other contacts will contact. As a result, in the voltage contrast test, the contacting test structure appears bright and the non-contacting structure appears dark. In the illustrated example, test structures 810a, 810i, 812a, and 812i (which do not touch contacts 811 or 813) appear dark and the remaining structures appear bright.
[0139]
However, if there is a shift, the part of the test structure that is expected to appear bright will actually appear dark and the part of the structure that is expected to appear dark will appear bright. The relative positions of the contacts 811 and 813 are selected so that the deviation can be easily measured. For example, the contacts of the array are designed to deviate from M1 by 0.0005 μm increments. Accordingly, the amount of misalignment may be determined based on how many test structures appear dark. For example, when only the rightmost test structures 810g to 810i (and the left structure) appear dark, there is a deviation of 0.0005 μm or less in the negative y direction.
[0140]
When using the die-to-die comparison mode for defect analysis, the overlay structure must have a corresponding set of structures that are not grounded. These ungrounded structures serve as references and are compared to the grounded structures to ensure that all connected overlay structures are detected. If no reference structure is provided, the results from the overlay structure will be inconsistent.
[0141]
K. CMP dummy metal filling
Another test structure that can be formed in the intermediate portion 210 of the test die 204 is a test structure that uses a CMP dummy metal fill as a test pad for testing vias. As is well known to those skilled in the art, the CMP dummy fill is a CMP process integrity of an auxiliary metal structure located above the wafer to facilitate uniform polishing of the wafer surface. They prevent the soft material from being rapidly corroded when the relatively soft material disposed on the surface is adjacent to the relatively hard material. In one embodiment, as shown in FIGS. 24A-24B, the metal fill may be processed into a multi-layer test structure to add vias and / or contacts to monitor the integrity of the CMP process.
[0142]
In an example test structure 902, a contact 904 is formed between the substrate 906 and a first metal layer portion 908 (first metal pad) through the insulating layer 910. The first metal pad 902 may be connected to the metal fill 900 by at least one via 912 formed through the interlayer dielectric 914. This structure 902 may include more metal layers above the metal under test (MUT) and may include more redundant vias between the metal layers. During electron beam inspection, the probe is scanned along a row of metal fills 900. If a path to the substrate is established without defects, the metal fill 900 will emit secondary electrons, suggesting that the vias and contacts are not open. If any of them is open, the metal filling will remain dark.
[0143]
After the initial design of the test chip, it may be determined whether a dummy fill is required in the empty space to prevent defects caused by CMP polishing. Current technology often makes this determination using commercially available software tools. This determination is made based on the size and configuration of the free space. Once this determination is made, according to the present invention, the dummy fill can be processed as contacts that can be tested in the same manner as the contacts of the contact array described above. Thus, the empty space is used to test the test chip. Furthermore, this method can be used for free space in VLSI products.
[0144]
26A-26C show a process for using a dummy shape for the purpose of testing for defects. FIG. 26A shows a product chip 900 that includes an empty space 901. FIG. 26B shows a typical dummy shape 902 pattern used to fill the empty space of the product chip. FIG. 26C shows that a contact 904 has been added to a portion of the dummy shape 903 to allow voltage contrast testing (other dummy shapes are allowed to float). Such available dummy shapes can be provided on both dedicated test chips and product chips (for in-line voltage contrast testing).
[0145]
L. Defect location and characterization
As mentioned above, once a defect is detected by the voltage contrast technique, it will be important to determine and characterize the position of the defect. If the scan swath scan is in the x direction, it will be necessary to inspect the test structure in the y direction. For example, with respect to the exemplary test chip described above, the conductive lines are tested for defects based on an analysis of the primary scan area scan. As described above, these defects may exist outside the scan swath (ie, the primary scan area). In other words, the primary scan area is first scanned to determine whether the test structure contains one or more defects. A test in the y direction is then performed to locate and characterize the defect.
[0146]
The defect is preferably located after the x-direction scan is finished. That is, all conductive line stubs are scanned to determine if the conductive line is defective. Next, the position of each defect stub and the corresponding conductive line is recorded. Once all stubs have been scanned, each conductive line is then scanned in the y direction in an efficient pattern. For example, if the stub is scanned from left to right in the x direction, each conductive line is then scanned in the y direction starting from the leftmost line. In short, by scanning the test structure along the entire x direction (prior to locating individual defects), the number of defects in the test structure can be quickly evaluated. If necessary, individual defects may then be located and characterized as described above.
[0147]
Of course, any other suitable scan pattern may be implemented. For example, if it is found during a scan in the x direction that a conductive line is defective, the scan in the x direction is interrupted and the defect is located immediately along the conductive line in the y direction. Scanning in the x direction may resume after the defect is located. However, this scan pattern is not as efficient as a scan pattern in which scanning in the x direction is completed before the defect location is specified.
[0148]
Thus, once the defect structure on the die is re-located and identified, it will be necessary to identify the exact location and cause of the defect. In certain embodiments, this can be done using an analysis tool. FIG. 25 shows the basic configuration of an analysis tool 950 for analyzing a test die for defects that includes a test structure. The analysis system preferably comprises a dual beam analysis tool comprising both a focused ion beam (FIB) portion 951 and an electron beam (SEM) portion 952. The analysis tool 950 is connected to the system 10 of FIG. 1 and is an integral part of that system.
[0149]
Ten systems provide recorded placement data for test circuit defect structures and defect types such as open or short defects. The analysis tool 950 used in certain embodiments of the present invention can provide two different types of scanning actions by scanning a location containing a defect with either a focused ion beam (FIB) or an electron beam. . A focused ion beam may be used to eliminate the need to remove the entire layer in certain cases by locally ablating or removing material from the location containing the defect to locally expose the underlying material. it can. The electron beam can be used for chemical analysis using energy dispersive X-ray (EDX) analysis and for imaging the area under analysis.
[0150]
As shown in FIG. 25, an exemplary FIB section generally includes a liquid metal ion source 954 for generating a Ga ion beam 956 using gallium (Ga). The lens system 958 focuses the ion beam to a spot size on the wafer test die located above the stage 959. A set of scanning coils 960 is located near the lens system 958. By applying a voltage to the scanning coil 960, the ion beam 956 can scan the test die. The ion beam control unit 962 controls the output of the ion source, the focus of the lens system, and the operation of the scanning coil. During material removal, the controller 962 controls the scanning of the target surface with the focused beam with respect to scan area, scan frequency, and scan time.
[0151]
The focused ion beam is focused and scanned as described above to irradiate selected portions of the defect structure. The acceleration voltage of the ion beam 956 can range from 10 to 30 kev. The current of the focused ion beam 52 can be set between 10 pA and 1000 pA.
[0152]
The scanning electron beam unit 952 irradiates the die near the beam 52 with the electron beam 964. The electron beam control unit 966 controls the acceleration voltage, current level, and beam diameter of the electron beam 964. The electron beam 964 is used not only for EDX chemical analysis but also for imaging such as secondary and / or backscattered electron imaging. The electron beam 964 may further irradiate a region of interest on the die when the region is illuminated with a focused ion beam.
[0153]
As described above, the wafer under inspection is attached to the stage 959, and the stage is related to the stage controller 968 for moving the wafer stage 959 in the x, y, and z directions. The detection unit 970 may be disposed at a position suitable for detecting various signals generated on the surface of the wafer in response to irradiation with the focused ion beam or the electron beam. Although simplified in FIG. 25, the detector 970 is understood to represent various detectors such as secondary electrons, backscattered electrons, X-rays or mass spectrometers. The signal from the detection unit 970 is amplified and then input to the FIB / SEM computer. The ion beam control unit 962, the stage control unit 968, and the electron beam control unit 966 are connected to a FIB / SEM computer system connected to the system 10.
[0154]
When the location of the defect is re-located and characterized, a chemical analysis known as EDX (energy dispersive x-ray) is performed at that location. The EDX analysis is performed by using the electron beam unit 952 to focus the electron beam on the defect structure. The interaction between the beam electrons and the material atoms produces an X-ray spectrum that indicates the chemical properties of the focused location. Once the X-ray spectrum from the material is determined, it is possible to qualitatively identify most of the elements present at that location, and thereby determine the cause of the defect. For example, if no tungsten is present at that location, the EDX spectrum cannot show tungsten at that location. At this stage, once the cause of the defect is determined and confirmed, the process ends and a new test die can be tested. If the initial inspection did not reveal the cause of the defect, the FIB is used to remove the layer or generate a cross-section using a focused ion beam to reveal the cross-sectional structure of the region of interest. be able to.
[0155]
After FIB stripping has been performed, the position is again examined using scanning electron beam imaging and / or another EDX analysis to determine again whether the cause of the defect can be confirmed. This process is repeated until the cause of the defect is confirmed. This process allows the wafer manufacturing process to be modified to improve wafer yield as soon as the cause of the defect in the test structure is discovered, enabling rapid correction operations in real time in the manufacturing environment. You will see that it can be done.
[0156]
With respect to the position of the detected defect, additional techniques for locating the defect can be used. The technique involves pre-scanning the wafer under test with a dose designed to charge only a portion of the structure. The short line will be more fully charged to the equilibrium potential because of its lower capacitance. Therefore, the potential of the floating line changes approximately linearly with respect to the length of the line. It takes longer to charge long lines. The line can then be scanned.
[0157]
Thus, for example, line defects can be recognized using the following technique.
1. When the line is grounded, the signal level from the end of the line is an intermediate level (about 50% of the maximum value).
2. If the line is full length and floating, the signal level is about 75% of the maximum value.
3. If the line is incomplete length and is floating, the signal level approaches 100% as the length of the line gradually decreases.
[0158]
By calibrating the signal level against the position, we can guess the position of the end of the line and use that information to quickly move the wafer so that the defect enters the field of view to image the defect for classification Can be made. Alternatively, each defective line may be scanned in array mode to locate the defect. In general, a first field of view selected from a first portion of a line is compared to a second field of view selected from an adjacent second portion. In one embodiment, the first field of view is subtracted from the second field of view. The result of the subtraction is directly related to whether the defect is located in the first or second field of view. Thus, the position of the defect may be determined based on the result of such subtraction.
[0159]
M.M. Use of voltage contrast testing in the production of product chips.
Techniques and various test structures for voltage contrast testing are not only effective for test chips, but can also be used for product chips. FIG. 27 shows such a product chip 1000. Product chip 1000 has a product circuit portion 1001 (including circuitry necessary to perform the functions of the product chip) and a scanning swath 1002 located at one end of the chip. Such scanning swaths are preferably located at the end of the product chip, but such positions are not required to practice the present invention.
[0160]
The scanning swath on the product chip can comprise any combination of the above types of test structures. In fact, the exact combination of test structures may be determined by the specific circuit of the product chip. The exact combination may also be based on the specific concerns of the manufacturing plant. In any case, the scanning swath can be tested at one or more points in the manufacturing process. Further, during the manufacturing process, new test structures can be added to the scan swath at any point in the manufacturing process for testing.
[0161]
FIG. 28 is a cross-sectional view of a vertical tap 1004 (or stacked plug) for testing. The vertical tap shown in the figure is included in the scan swath of the illustrated product chip 1000. A product chip substrate 1003 is shown. As shown, a vertical tap or stack plug 1004 can be used to monitor the buried layer M1. Such vertical taps are just one type of test element that can be processed (if desired) within a scanning swath.
[0162]
FIG. 29 shows a test structure that can be included in scan swath 1002. A contact array 1006 and conductive lines are provided, and with respect to the conductive lines, grounded conductive lines 1005 and floating conductive lines 1007 are alternately arranged. All of these structures can be tested using conventional voltage contrast techniques as well as the novel techniques described herein. In a particular embodiment, a scanning device comprising a continuously moving stage of the type described above is used to scan the test structure shown in FIG. Although the preferred direction of continuous movement is indicated by arrow 1008, continuous movement may be performed in other directions. However, to test only a narrow part of a product chip, the conductive line is approximately the same as the conductive line rather than nearly perpendicular to the conductive line (as in a dedicated test chip where space is not a significant concern). It is preferably scanned by a parallel continuous movement.
[0163]
When the scan swath of the product chip is inspected at the inspection station using voltage contrast technology, the total number of defects can be calculated. For example, the number of open / shorts can be quickly quantified when the sample stage is continuously moved in the first direction through the primary scan region to detect shorts. An algorithm can then be used to infer the expected impact on product die yield. This may be used to generate defect management limits for each defect type in the layer. For example, if there is an “n1” open in an open test structure that has a critical area “A1” versus open / short per die, the predicted defect level of the product die is (n1) × (A1 / A2) Given by. Where A2 is the critical area of the product die for a given process layer open / short. The critical area of a given process layer is defined as the total area of the pattern that will be a defective element for a given type of defect in its critical dimension.
[0164]
Once this control is established, if the defect level measured in the next lot through a scan swath scan of the next product chip exceeds the control limit, the manufacturer will tend to be unable to manage the manufacturing process. To know. In addition, the manufacturer obtains direct feedback from the scan swath scan as to which defect mechanism is causing the problem. The scanning swath test structure directly provides a classification of defects by the position and signature of the defects in a given test structure so that the manufacturer can quickly investigate and resolve the problem.
[0165]
N. Using voltage contrast testing to optimize other test equipment
The voltage control test apparatus, configurations and techniques described above can also be used to optimize other inspection systems used in the manufacturing process. Examples of such a test system include AIT II (patterned wafer inspection system) and KLA-2138 (ultra-wideband wafer inspection system) of KLA-Tencor products. Such a system detects many defects in the semiconductor chip. However, some of these detected defects may not be important in that they do not affect chip performance or operation. On the other hand, the voltage contrast test detects only essential defects (so-called “fatal defects”). Thus, the voltage contrast techniques and structures described above allow other systems to maximize detection of “fatal defects” and / or minimize the detection of “nuisance defects”. It can be used to optimize such a test system to suppress.
[0166]
Such optimization includes performing the following actions:
1. In order to detect serious defects, the test chip or test part of the product chip is inspected by the SEM inspection apparatus.
2. Defective test structure to locate defects and classify defects based on type (eg, “open”, “short” or “via open”) and generate a wafer map of critical defects by type Is further scanned.
3. The same test chip or test part of the product chip is inspected by the inspection tool to be optimized.
4). Preferably, step 3 is repeated several times for inspection tools set to different configurations.
5. A defect map is generated based on the inspection using the inspection tool to be optimized.
6). Each of the various defect maps is overlaid on the wafer map generated by the voltage contrast test, which inspection tool configuration maximizes the detection of critical defects and minimizes the detection of non-critical defects Analyze to determine whether to suppress.
7). Set the detection tool to the optimal configuration.
The inspection tool may generate the defect map from a layer different from the layer from which the voltage contrast defect map was generated. The above-described procedure may be used for periodic calibration of the inspection tool and extraction inspection.
[0167]
This process is automated using standard automatic nuisance filter technology, specifying "fatal" defects as real, other defects as nuances, automatic segmented auto threshold and real-time classification algorithms Makes it possible to configure the tool to maximize the detection of “fatal” defects and to minimize the detection of nuisance defects. For example, inventor Bakker et al. U.S. Provisional Patent Application No. 60 / 167,955, filed Nov. 29, 1999, "POWER ASSISTED AUTOMATIC SUPERVISED CLASSIFIER CREATION TOOL FOR SEMICONDUCTOR DEVICES". This is incorporated herein by reference.
[0168]
An example of a system that can be used to automate this process is KLA-Tencor's product Klarity. Klarity is KLA-Tencor's automatic defect data analysis means. Thereby, semiconductor manufacturing facilities can automate the analysis of defect data generated by inspection, classification and re-inspection tools. This yield analysis module allows a user to substantially automate complex engineering procedures using simple flow charts and send expert engineering knowledge and defect analysis routines to factory operators. Such automation allows a user to quickly analyze a large amount of defect data and helps reduce the defect data set to represent only the most critical yield failures.
[0169]
The voltage contrast techniques, structures and devices described above can also be used with defect classification methods. For example, voltage contrast techniques and the like can be used with the methods and apparatus described in the US provisional application referenced above and incorporated herein. In one embodiment, electrical (ie, voltage contrast) data and optical data are sorted and grouped by defect type. The electrically acquired defect information may then be used to characterize the optical image (eg, sort into fatal and non-fatal defects) during the optical inspection setup phase. Further, the wafer map generated as a result of the inventive voltage contrast technique described above can be studied and analyzed to find systematic defects. For example, if a wafer map of several test chips indicates that the frequency of defects is high in a particular area of the tested chip, it indicates that there is a systematic problem at that particular location.
[0170]
The wafer defect map generated from the voltage contrast measurement may be used for other inspection or re-inspection tools. For example, a defect map is generated with a first inspection tool, and then the defect map is used to locate the defect with a second inspection or re-inspection tool. For example, a focused ion beam tool may be used to expose and observe defects as described above. In short, the defect map can be used to determine the position of the defect after the sample is removed from the voltage contrast tool.
[0171]
In addition, certain patterns may appear in a wafer map that identifies certain defective (or non-standard) manufacturing processes. That is, a specific physical arrangement of defects on the sample can indicate the type of defect. An example of a defect that forms an edge-type pattern is shown in FIG. Certain types of processing processes typically have a specific defect footprint. For example, defects placed in a radial pattern from the center of the chip may indicate a problem with an apparatus that spins a particular layer above the wafer. The defect shown in FIG. 34 may have arisen from an etching process in an etching tool with a gas inlet port on one side of the wafer and a gas exhaust port on the opposite side of the wafer. As such, a particular arrangement of defects can then be compared and matched to a particular device footprint and corresponding process steps. In addition, defect data maps from several wafers across several lots can be stored in a database and signature analysis can be performed across a huge data set. This makes it possible to detect low level signatures in data suggesting systematic process yield problems. A processor may be used to efficiently compare the detection data map with the signature pattern. Of course, the user may manually compare the map with the signature. As another example, voltage contrast data may be used with optical data to determine the manufacturing process and to inspect to maximize the detection of fatal defects.
[0172]
Electrical defect data from voltage contrast inspection may be associated with other types of data obtained at various steps in the manufacturing process. For example, electrical defect data and corresponding optical images may be generated from the test structure after the etching process step. Each electrical defect is then characterized and associated with one or more optical images. Process information (eg, process step identities and processing device operating parameters) may be associated with each associated pair of electrical defect and optical image. The progress of the defect may then be tracked through a corresponding optical image of the defect. For example, defects that appear after a particular process can be attributed to such a process. The process can then be adjusted (eg, adjusting operating conditions). In addition, when a particular defect type is associated with a particular optical image, any subsequent optical image characterized as being identical to the previous optical image will have the same defect as the previous optical image. Can be recognized.
[0173]
O. Other test structures
The test structure described above is exemplary only and is not intended to limit the scope of the invention. For example, any test structure suitable for realizing an efficient inspection mechanism may be used. For example, the test structure may only have lines that are straight and uniform in width. This configuration is in contrast to the alternative island and conductive line test structure shown in FIGS. 5 and 6A. FIG. 30 shows such a product chip 1100. The test structure 1100 includes floating conductive lines 1104 and ground conductive lines 1102 that are interleaved. In this embodiment, the line is substantially straight. One end (1105) of the conductive line 1102 is grounded, and the other end of both the conductive lines 1102 and 1104 protrudes into the scanning region 1101. Lines protruding into the scan area may have different lengths to distinguish between two sets of conductive lines (ie, 1104 and 1102). Of course, the two sets of lines 1102 and 1104 may have the same length.
[0174]
As described above, an open in the conductive line 1102 can be detected by performing a voltage contrast on the conductive line end in the scan region 1101. Similarly, an open between a conductive line 1104 and a conductive line 1102 adjacent to it can be detected by performing a voltage contrast with respect to the conductive line end 1104 in the scan region 1101. Furthermore, the stacked plug described above with reference to FIGS. 8 to 13 may be used with the structure of FIG. As described above, the stacked plug may be used to monitor a buried conductive layer (eg, regarding opening).
[0175]
A test structure partially disposed within the scan region 1101 may be used to measure other characteristics in addition to shorts and opens. For example, the test structure may be used to measure various process parameters such as CMP parameters. FIG. 31 shows a CMP test structure 1112 used to measure the CMP line width. As shown, a path metal layer is used to connect conductive lines 1106 formed by a CMP process to four probe pads (not shown). Specifically, the first path strip 1110a and the second path strip 1110b are used to pass current through the end of the conductive strip 1106 and out through the opposite end of the conductive strip. That is, the current source is connected between two probe pads that are connected to the conductive strip 1106 via the first and second path strips 1110. The third and fourth strips are then used to measure the voltage difference between each end of the conductive line 1106. Next, the resistance value of the conductive wire 1106 may be calculated based on the measured voltage difference and current value. The width of the conductive line 1106 can then be derived from the resistance value to determine the degree of corrosion and / or dishing that occurred on the conductive line 1106 during the CMP process.
[0176]
The probe pad may be connected to any of the test structures described above as well as the CMP test structure of FIG. These probe pads can then be used to measure parameter data relating to the test structure. The parameter data may be used with voltage contrast defect data to determine various characteristics related to the test structure. For example, if a particular conductive line of the test structure is shorted with an adjacent grounded line, that line may be inspected to determine the leakage current value. In addition, various interference tests may be performed through the probe pad.
[0177]
FIG. 32 shows a serpentine test structure 1200 that can be used to measure the resistance of a line. As shown, the test structure 1200 includes a plurality of first scanning elements 1202 and a second plurality of second scanning elements 1204. Each of the first scanning elements is formed from a stacked plug connected to the M1 layer 1210. M1 layer 1210 forms a serpentine pattern connected to ground through via 1212. Each of the second scanning elements 1204 is formed from an M3 conductive line connected to an M2 conductive line. The second scanning element 1204 is floating.
[0178]
When voltage contrast is performed on the first scanning element 1202, each of the first scanning elements 1202 has different line lengths relative to the grounded via 1212 and may therefore have different brightness. Expected. For example, the first scanning element 1202c is expected to have a brightness level of 100% because it is directly grounded. The first scanning elements 1202b, 1202d located on either side of element 1202c are expected to have 50% brightness, and the first elements 1202e, 1202a are expected to have 25% brightness. . Since the brightness level is also related to the line width, the brightness level measured for each of the first scanning elements 1202 is used to calculate the line width bias and / or the line resistance. It may be used.
[0179]
When performing voltage contrast on the second scanning element 1204, a short circuit between M2 and M1 can be monitored. That is, since the second scanning element is expected to be electrically isolated from the underlying M1 layer 1210, the second scanning element is expected to appear dark. If the second scanning element is bright under voltage contrast, a short circuit has occurred between the second scanning element 1204 and the underlying M1 layer 1210.
[0180]
The test structure described above is arranged to facilitate voltage contrast measurements during successive scans through the primary scan region (as described above). That is, voltage contrast readings are obtained from a plurality of conductive lines as the electron beam moves continuously across the ends of the conductive lines. In other embodiments, a test structure may be used that facilitates acquiring voltage contrast data with a stepped transfer technique. For example, a stepped test structure may be used with a stepped SEM such as KLA-Tencor 8100 or eV300, Schlumberger, AMAT SEMvision, or Hitachi CD tool.
[0181]
FIG. 33 shows a test structure 1201 suitable for step-type technology. Since the voltage contrast measurement is performed simultaneously on one group of test structures, the test structure is prepared to enter the voltage contrast group. In this way, a first voltage contrast measurement can be performed on the first group, then on the second group, and so on. As shown in the figure, the test structure 1201 includes a primary scanning region 1201 and two secondary scanning regions 1203 and 1205. Primary scan region 1201 comprises a plurality of test fields (eg, 1207a and 1207b) arranged in an array across primary scan region 1201. The ends of the plurality of conductive lines end in each test field 1207. The first portion of the conductive line extends into the secondary scanning region 1203 and the second portion extends into the secondary scanning region 1205.
[0182]
Each test field 1207 is sized so that it can easily raster scan almost the entire test field without moving the sample stage. For example, the test field is sized such that a relatively clear image of the end of a line ending in test field 1207 is generated from a raster scan of the field area. The size of the field region is determined by specific conditions of the step type SEM. The test fields are preferably arranged at substantially equal intervals so that the distance of the steps from one field to the next is the same. The test structure may be arranged in any suitable pattern, such as a two-dimensional array or checkboard pattern.
[0183]
The secondary scan area may include any suitable type of test structure. As shown in the figure, the secondary scanning region 1205 is arranged for the detection of interconnect defects (eg, open and short) as described above. On the other hand, the secondary scanning region 1203 is arranged for detecting a via defect as described above. In the illustrated embodiment, the secondary scan regions 1203, 1205 include alternating floating and ground conductive lines. The first end of each conductive line extends into the secondary scan region and the second end extends into the test field 1207. Further, the first end of the ground conductive line is grounded. During voltage contrast inspection in test field 1207, the second end of the ground conductor is expected to have a different brightness than the second end of the floating conductor. For example, the end of a grounded line appears bright and the end of a floating line appears dark. If one of the ground conductive lines has an open defect, the defective line appears to be as bright (eg, dark) as the adjacent floating conductive line. If there is a short between one of the floating conductors and the ground conductor, the shorted floating conductor appears to be as bright (eg, bright) as the ground conductor. In general, if a particular line is defective, the scanned second end of that line appears to have an unexpected brightness level. Then, the position of the defect may be specified by stepping down a specific defective conductive line.
[0184]
A stepped test structure (eg, FIG. 33) determines if there is a defect in the test structure by scanning only a portion of the test structure, and then scans the rest of the test structure. May be scanned in any suitable manner that facilitates determining the specific location of the defect. For example, the following inspection procedure may be used:
1. The wafer is pre-arranged to facilitate the arrangement of groups of conductive lines.
2. By moving the wafer stage, the ends of the conductive lines are first placed under the SEM column.
3. To obtain voltage contrast data, the first group is scanned with an electron beam.
4). A list of defect data and associated stubs (ends of conductive lines) are stored.
5. Repeat steps 1-4 for the second group of ends of the conductive lines.
The pre-placement is performed in any suitable way so that the SEM can automatically advance to each group of conductive wire ends (hereinafter referred to as a field). For example, the step size is entered to ensure that the correct steps are taken to reach from one field to another. The stage is then automatically advanced from field to field.
[0185]
A list of defects for each field may be recorded. Then, based on the recorded list, defects can be located within each group of conductive lines associated with each defect field. For example, the stage is moved so that the SEM column is stepped along the longitudinal axis of the defective conductive line. Alternatively, the defective field under test may be placed before moving to the next field. In this embodiment, a list of defects and their associated stubs may be recorded for each field. Further, specific defect positions may be recorded for each field.
[0186]
Defects in the defective line may be detected in any suitable way. In one embodiment, the portion of the defect line located closest to the field outside the field is placed under the SEM column. Next, voltage contrast data is acquired for this portion, for example, to determine whether there is a transition from light to dark within the defect line. The brightly transferred position is related to the position of the defect. If there is no transition in this part, the next part adjacent to the previously scanned part of the defect line is placed under the SEM column.
[0187]
Alternatively, any suitable search algorithm may be used to place the defective line portion under the SEM column. In the binary search example, the intermediate portion between the ends of the defect line is first placed under the column. If there is no transition to light, it is determined whether the defect is in the first half of the line closest to the field or the other half of the line. For example, if a line is expected to be grounded at the end furthest from the field and the middle portion of the line appears dark, the defect is probably located at half of the line farthest from the test field . The search continues for half of the currently searched portion until a defect is found (eg, a quarter of the line is searched next). The binary defect search mechanism may be implemented with any other test structure described herein (eg, the structure of FIGS. 6A-6C or 33).
[0188]
As described above, the position of the defect may be approximated based on the brightness level of the edge being scanned. The wafer to be tested is pre-scanned with a dose selected to charge only a portion of the structure. The short line will be more fully charged to the equilibrium potential because of its lower capacitance. Therefore, the potential of the floating line changes approximately linearly with respect to the length of the line. It takes longer to charge long lines. For example, the length of a floating conductive line having an open defect can be determined from the amount of charge or brightness level at the scanned end.
[0189]
Shorts between adjacent lines may be discovered earlier when scanning between lines than scanning over one conductive line. For example, a non-raster electron beam can be used, for example, to scan between two adjacent shorted conductive lines in a single line scan. The spot size of the electron beam is preferably a radius smaller than the distance between two adjacent lines. When the electron beam scans between lines, a large change in the intensity level of the scan area (eg, the scan area changes from light to dark or from dark to light) Suggest a short position.
[0190]
Each of the test structures described above may include a guard ring or one or more conductive structures to control the electric field of the conductive lines to improve defect detection capabilities. Otherwise, a conductive structure that is not adjacent to another conductive line (eg, an edge line in a test structure, or a stub longer than an adjacent stub) is more than a conductive line adjacent to another conductive line ( May appear bright (due to large edge effects). In general, one or more conductive portions that are not tested are used to control the electric field within the one or more conductive portions that are tested. In one embodiment, a conductive “guard” structure is positioned adjacent to a particular conductive portion in the test structure that is not positioned adjacent to other conductive portions of the test structure. The guard structure may be charged to a predetermined potential (for example, ground potential) or may be floating. Each guard structure preferably has a different potential from the adjacent conductive lines of the test structure. For example, the floating guard structure is disposed adjacent to the ground conductive line of the test structure.
[0191]
FIG. 35 is a schematic diagram of the test structure 1200 of FIG. 32 with the addition of a conductive guard ring 3502. Guard ring 3502 surrounds test structure 1200 such that a portion of the guard ring is adjacent to the outer portion of the test structure. In the embodiment shown, the guard ring is adjacent to the outer conductive portions 3504a, 3504b. Guard ring 3502 includes a finger portion (eg, 3506) adjacent to a portion of the test structure that does not extend to the full length of another adjacent structure (eg, stubs 3508a, 3508b). Similar guard ring structures may be used with other test structures described herein (eg, the structures of FIGS. 6A-6C or 33).
[0192]
In another embodiment, a strip may be placed below the center of the primary scan area to facilitate random mode positioning. If the shape of the scanning area is very repetitive and small, image aliasing increases and positioning becomes difficult. Accordingly, one or more large and unique shapes may be placed in the scan region in the x and y directions for use in positioning in the x and y directions.
[0193]
While the invention has been described in detail for purposes of clarity of understanding, it will be apparent that certain changes and modifications may be made without departing from the scope of the appended claims. It should be noted here that there are many other ways to implement the process and apparatus according to the present invention. For example, to establish voltage contrast balance across the wafer test structure, a large area of the wafer (eg, 10 mm) is precharged with a flood gun prior to performing a scan of the primary scan area (eg, 300 μm). May be. As a result, the inspection time of the primary scanning area of the test structure will be significantly reduced. In still other embodiments, the test structure of the present invention may be used in any suitable critical dimension measurement tool. That is, the test structure may be formed with a structure having a critical dimension (eg, minimum line width or space between lines).
[0194]
Any other suitable charge control mechanism may be used to inspect the test structure described above. Several mechanisms for controlling charging are described in co-pending US patent applications 09 / 579,867, 09 / 502,554, 09 / 394,133, and US Pat. No. 6,066,849. ing. The entirety of these applications and patents are incorporated herein by reference. Further, any suitable charged particle beam (eg, electron beam) inspection system and / or method may be used to inspect the test structure described above and to perform the inspection method described above (eg, electron Beam systems and / or methods are described in US patent applications 09 / 579,867, 09 / 502,554, 09 / 394,133, and US Pat. No. 6,066,849). Although the test structure embodiments have been described in a configuration that is inspected with an electron beam system, of course, other types of systems may be used. For example, a photon emission system (constant or pulsed beam) may be suitable for charging selected portions of the test structure for voltage contrast analysis. Other systems may be used with the electron beam system (eg, away from the row) or instead of the electron beam system.
[0195]
The mechanism of the present invention may be implemented for any suitable application in addition to semiconductor chip manufacturing. For example, other applications are data disks, gallium arsenide semiconductor devices, multichip modules, and the like. In general, embodiments of the present invention are applicable to any suitable technique for manufacturing electronic devices or other types having delicate patterns. Further, techniques for defect characterization and / or creation of defect x and y maps may be used across the wafer to facilitate the detection of systematic process problems. In other words, defects may be mapped across the wafer. If a particular area of the wafer is found to have significantly more defects than other areas, it may be determined that the process is not working properly for such areas. The process can then be adjusted to reduce subsequent defects in that particular area of the wafer. Further, the test structure described above may be formed on any suitable portion of the wafer, such as in a scribe line or on any portion of one or more dies.
[0196]
Therefore, the embodiment taken up above is for the purpose of illustration, and does not limit the contents of the present invention. Thus, the invention is not limited to the details specified herein, but can be varied within the scope of the appended claims and the equivalents.
[Brief description of the drawings]
FIG. 1 is a block diagram of an SEM inspection system according to one embodiment of the present invention.
FIG. 2 is a diagram showing a typical scanning pattern of the present invention.
FIG. 3 is a flowchart showing an inspection procedure according to an embodiment of the present invention.
FIG. 4A illustrates a semiconductor wafer with a die array prepared in accordance with the principles of the present invention.
FIG. 4B illustrates a semiconductor wafer with a die array prepared according to the principles of the present invention.
FIG. 4C shows a test die fabricated according to the principles of the present invention.
FIG. 4D illustrates a test die fabricated according to the principles of the present invention.
FIG. 5 is a plan view illustrating a portion of the test die of FIGS. 4c and 4d.
6A is a plan view of a portion of a test structure. FIG.
FIG. 6B is a cross-sectional view of a portion of the test structure.
FIG. 6C is a side view of a portion of the test structure.
7A shows a portion of a test structure having M2 interconnect wiring and island elements on top. FIG.
FIG. 7B illustrates a portion of a test structure having M2 interconnect wiring and island elements on top.
FIG. 8 shows a test structure designed to test the integrity of a covered metal layer.
FIG. 9 shows a test structure designed to test the integrity of a covered metal layer.
FIG. 10 shows a test structure designed to test the integrity of a covered metal layer.
FIG. 11 shows a test structure designed to test the integrity of a covered metal layer.
FIG. 12 shows a test structure designed to test the integrity of a covered metal layer.
FIG. 13 shows a test structure designed to test the integrity of a covered metal layer.
FIG. 14A illustrates a portion of a test structure comprising an array of via chains.
FIG. 14B illustrates a portion of a test structure comprising an array of via chains.
FIG. 14C illustrates a portion of a test structure comprising an array of via chains.
FIG. 15A illustrates an array of isolated contact test structures.
FIG. 15B illustrates an array of isolated contact test structures.
FIG. 16A is a diagram showing a CMP pitch test pattern.
FIG. 16B is a diagram showing a CMP pitch test pattern.
FIG. 16C is a diagram showing a CMP pitch test pattern.
FIG. 17 is a diagram showing a CMP density test pattern.
FIG. 18 shows a further CMP density test pattern.
FIG. 19 is a diagram showing a CMP horizontal aspect ratio test pattern.
FIG. 20 is a view showing a cross section of a CMP aspect ratio test pattern.
FIG. 21 is a cross-sectional view of a CMP aspect ratio test pattern.
FIG. 22A is a plan view showing a test structure used for observing a problem of misalignment.
FIG. 22B is a plan view showing a test structure used for observing a problem of misalignment.
22C shows a cross section of the test structure of FIGS. 22a and 22b. FIG.
FIG. 23A shows an array of test structures used to observe y-direction misalignment and the amount of misalignment.
FIG. 23B shows an array of test structures used to observe x-direction misalignment and amount of misalignment.
FIG. 24A illustrates a multi-layer test structure fabricated from a metal fill to add vias and / or contacts to monitor the integrity of the CMP process.
FIG. 24B illustrates a multilayer test structure fabricated from a metal fill to add vias and / or contacts to monitor the integrity of the CMP process.
FIG. 25 is a schematic diagram of an analysis tool for analyzing a defect test die including a test structure.
FIG. 26A shows a process for using a dummy shape for the purpose of testing for defects.
FIG. 26B shows a process for using a dummy shape for the purpose of testing for defects.
FIG. 26C shows a process for using a dummy shape for the purpose of testing for defects.
FIG. 27 shows a product chip.
FIG. 28 is a cross-sectional view of a vertical tap for testing.
FIG. 29 illustrates a test structure that can be provided for scanning swaths.
FIG. 30 shows a test structure having a plurality of straight and uniform width lines.
FIG. 31 is a diagram showing a CMP test structure for measuring the line width of CMP.
FIG. 32 shows a meandering test structure that can be used to measure the resistance of a line.
FIG. 33 is a diagram showing a test structure suitable for a step type technique.
FIG. 34 is a diagram illustrating a defect forming an edge type pattern.
35 is a schematic view of the test structure of FIG. 32 with the addition of a conductive guard ring.
[Explanation of symbols]
10 ... Inspection system
20 ... electron beam train
21 ... Positioning computer
22: Optical positioning system
23 ... Data bus
24 ... xy stage
26 ... Stage servo
28 ... Interferometer
29 ... Bus
30. Analog deflection circuit
31 ... Bus
32 ... Detector
34 ... Handler
36 ... System computer
38 ... Computer display
40 ... User keyboard
42. Beam train control computer
44 ... Video frame buffer
46 ... Image display
48 ... Preprocessor for acquisition
50: Deflection controller
52 ... Memory block
54 ... Database adapter
56 ... Defect inspection processor
57 ... Sample
58 ... post processor
100 ... Test chip
101 ... Scanning swath
102: Scanning pattern
200: Semiconductor wafer
202 ... Die array
204 ... Test die
204A ... first edge
204B ... Second edge
204C ... Third edge
204D ... Fourth edge
206 ... Product die
206 ... 1st part
206A ... proximal edge
206B ... Distal edge
207A ... first edge
207B ... second edge
208 ... second part
208A ... proximal edge
208B ... Distal edge
209A ... first edge
209B ... second edge
210 ... middle part
210A ... first edge
210B ... second edge
212 ... 1st division
212A ... first module
212B ... second module
212C ... Third module
212D ... fourth module
212E ... fifth module
214 ... 2nd division
214A ... first module
214B ... second module
216 ... Third division
216A ... first module
216B ... second module
216C ... Third module
216D ... fourth module
216E ... fifth module
218 ... Fourth division
218A ... first module
218B ... second module
220 ... Fifth section
220A ... first module
220B ... second module
220C ... Third module
220D ... fourth module
220E ... fifth module
222 ... Sixth section
222A ... first module
222B ... second module
350 ... CMP density test pattern
351, 352, 353, 354 ...
380 ... density pitch pattern
381 ... Metal wire
382 ... Contact
400 ... Part of the test die
402: First test structure
404 ... second test structure
406 ... Third test structure
408 ... first conductor, first connector, interconnection line
409 ... 2nd conductor, 2nd connector, island member
410 ... proximal stub end
412 ... Distal end
420 ... Board
421 ... Insulating layer
422 ... Dielectric layer
424 ... Contact
430 ... M2 interconnection wiring
432 ... Island element
433 ... interlayer dielectric layer
434 ... via
436 ... opening
438 ... Distal portion, first scanning element
440 ... M3 interconnect
442 ... first scanning element
444 ... Interlayer dielectric
446 ... via
448 ... second scanning element
450 ... cutting part
452 ... First scanning element, stack plug
454 ... second scanning element
456 ... M4 interconnect
500 ... first via chain
501: Second via chain
502 ... Proximal end
504 ... Distal end
506 ... Substrate
508 ... M1 interconnection line
510 ... Oxide layer
512 ... Contact
514 ... via
516: Interlayer dielectric
518 ... M2 interconnect
520 ... first row
522 ... second row
524 ... Third row
600 ... Array
602 ... Insulated contact test structure
604 ... Board
606 ... Insulating layer
608 ... M1 layer part, M1 pad
610 ... Contact
612 ... Interlayer dielectric
614 ... M2 layer part, M2 pad
616 ... via
700 ... CMP pitch test pattern
702 ... Test element
704 ... Line width
704 ... Substrate
706 ... Space
708 ... Insulating layer
710 ... Contact
720, 740 ... aspect ratio test pattern
742 ... Metal wire
743, 744 ... Metal wire pair
750 ... Aspect ratio test pattern
752 ... Contact
800a, 800b, 800c, 800d, 800e, 800f ... overlay test structure
802c, 802f ... M2 metal strip
804a, 804b, 804d, 804e ... M1 metal strip
806a ... Contact
806b ... M2 via
806c ... via
806d ... Contact
806e ... M2 via
806f ... via
810e, 810g, 810i ... test structure
811, 813 ... contact
900 ... Metal filling
900 ... Product chip
901: Empty space
902 ... Test structure
902, 903 ... dummy shape
904 ... Contact
906 ... Substrate
908 ... part of first metal layer, first metal pad
910 ... Insulating layer
912 ... via
914 ... Interlayer dielectric
950 ... Analysis tool
951 ... Focused ion beam section
952 ... Electron beam section
954 ... Liquid metal ion source
956 ... Ga ion beam
958 ... Lens system
959 ... stage
960 ... Scanning coil
962 ... Ion beam control unit
964 ... Electron beam
966 ... Electron beam control unit
968 ... Stage control unit
970 ... detection unit
1000 ... Product chip
1001 ... Product circuit part
1002 ... Scanning swath
1003 ... Substrate
1004 ... Vertical tap
1005 ... Ground conductive wire
1006 ... Contact array
1007 ... Floating conductive wire
1008 ... Direction of stage movement
1100 ... Product chip
1101 Scanning area
1102 ... Ground conductive wire
1104: Floating conductive wire
1105: Conductive wire end
1106: Conductive wire
1110 ... Path strip
1112: CMP test structure
1200 ... test structure
1201 ... Test structure
1201 ... Primary scanning area
1202 ... First scanning element
1203 ... Secondary scanning area
1204 ... Second scanning element
1205 ... Secondary scanning area
1207 ... Test field
1210 ... M1 layer
1212 ... via
3502 ... Conductive guard ring
3504a, 3504b ... conductive portion
3506 ... Finger-shaped part
3508a, 3508b ... stub

Claims (14)

サンプルを検査する方法であって、
（ａ）第１のグループの試験構造に関連する第１の試験フィールドであって、前記第１のグループの試験構造の一部と前記第１のグループの試験構造の外側の部分とを含む第１の試験フィールドの上に、荷電粒子ビームを照射する工程と、
（ｂ）前記荷電粒子ビームで第１の試験フィールドを走査して前記第１のグループの試験構造内に欠陥が存在するか否かを決定する工程であって、前記荷電粒子ビームの走査に応じて前記第１のグループの試験構造から射出される荷電粒子に基づいて前記決定を行う工程と、
（ｃ）前記第１のグループの試験構造内に少なくも１つの欠陥があると決定された場合、前記第１のグループの試験構造内の異なる複数の部分への移動を繰り返しつつ前記複数の部分を前記荷電粒子ビームで走査して前記第１のグループの試験構造内における特定の欠陥の位置を決定する工程と、
を備える、検査方法。A method for inspecting a sample,
(A) a first test field associated with a first group of test structures, the first test field including a portion of the first group of test structures and a portion outside the first group of test structures; Irradiating a charged particle beam on one test field;
(B) scanning a first test field with the charged particle beam to determine whether a defect exists in the first group of test structures, in response to the scanning of the charged particle beam; Making the determination based on charged particles emitted from the first group of test structures;
(C) if it is determined that there is at least one defect in the first group of test structures, the plurality of parts while repeatedly moving to different parts in the first group of test structures; Scanning with the charged particle beam to determine the position of a specific defect in the first group of test structures;
An inspection method comprising: 請求項１記載の検査方法であって、
前記少なくとも１つの欠陥は、前記工程（ｂ）で検査された前記第１の試験フィールドの外側に位置する、検査方法。The inspection method according to claim 1,
The inspection method, wherein the at least one defect is located outside the first test field inspected in the step (b). 請求項１記載の検査方法であって、
前記荷電粒子ビームは電子ビームである、検査方法。The inspection method according to claim 1,
The inspection method, wherein the charged particle beam is an electron beam. 請求項１記載の検査方法であって、
前記工程（ａ）〜（ｃ）を、それぞれが１つのグループの試験構造に関連する複数の試験フィールドに対して繰り返し実行する、検査方法。The inspection method according to claim 1,
The step of (a) ~ (c), each of which repeatedly executed for a plurality of test fields associated with the test structure of one group, the inspection method. 請求項４記載の検査方法であって、更に、
（ｄ）前記複数の試験フィールドのそれぞれに対する欠陥情報を格納する工程、
を備え、
前記工程（ｃ）は、前記工程（ａ）及び（ｂ）が前記複数の試験フィールドのすべてに対して実行された後に実行されるとともに、各試験フィールドに対して格納された欠陥情報に基づいて実行される、検査方法。The inspection method according to claim 4, further comprising:
(D) storing defect information for each of the plurality of test fields;
With
The step (c) is performed after the steps (a) and (b) are performed for all of the plurality of test fields, and based on the defect information stored for each test field. Inspection method to be executed. 請求項１記載の検査方法であって、
前記工程（ｂ）は、前記工程（ｂ）で取得された電圧コントラストデータをデータベースと比較する工程を含む、検査方法。The inspection method according to claim 1,
The step (b) includes a step of comparing the voltage contrast data acquired in the step (b) with a database. 請求項６記載の検査方法であって、
前記データベースは、欠陥のない場合の電圧コントラストデータである電圧コントラストデータ署名を含む検査方法。The inspection method according to claim 6,
The inspection method includes a voltage contrast data signature which is voltage contrast data when there is no defect in the database. 請求項１記載の検査方法であって、
前記工程（ｂ）は、前記工程（ｂ）で取得された電圧コントラストデータを真理値表と比較する工程を含む、検査方法。The inspection method according to claim 1,
The step (b) includes a step of comparing the voltage contrast data acquired in the step (b) with a truth table. 請求項８記載の検査方法であって、
前記真理値表は、試験構造が暗い場合の期待値と明るい場合の期待値とを含む、検査方法。The inspection method according to claim 8,
The truth table includes an expected value when the test structure is dark and an expected value when the test structure is bright. 請求項１記載の検査方法であって、
前記サンプルはステージ上に載置されており、前記工程（ａ）は前記ステージを移動させる工程を含む、検査方法。The inspection method according to claim 1,
The sample is placed on a stage, and the step (a) includes a step of moving the stage. 請求項１記載の検査方法であって、
前記工程（ａ）は前記荷電粒子ビームを偏向させる工程を含む、検査方法。The inspection method according to claim 1,
The inspection method, wherein the step (a) includes a step of deflecting the charged particle beam. 請求項１記載の検査方法であって、
前記サンプルはステージ上に載置されており、前記荷電粒子ビームは列を通して移動し、前記工程（ａ）は前記列を前記ステージに対して移動させる工程を含む、検査方法。The inspection method according to claim 1,
The sample is placed on a stage, the charged particle beam moves through a row, and the step (a) includes a step of moving the row with respect to the stage. 請求項１記載の検査方法であって、
前記第１のグループの試験構造の中に導電線のショート又はオープンの欠陥があるか否かが決定される、検査方法。The inspection method according to claim 1,
An inspection method in which it is determined whether there are shorts or open defects in the conductive lines in the first group of test structures. 請求項１記載の検査方法であって、
前記第１の試験フィールド内でスキャンされた前記第１のグループの試験構造の中に、明暗が交互に現れる電圧コントラストパターンが得られるか否かに応じて、前記第１のグループの試験構造の中に少なくとも１つの欠陥があるか否かが決定される、検査方法。The inspection method according to claim 1,
Depending on whether a voltage contrast pattern in which light and dark appear alternately in the first group of test structures scanned in the first test field is obtained, the first group of test structures An inspection method in which it is determined whether there is at least one defect therein.

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