JP5100427B2

JP5100427B2 - Semiconductor electronic device

Info

Publication number: JP5100427B2
Application number: JP2008027765A
Authority: JP
Inventors: 禎宏加藤; 義浩佐藤; 正之岩見; 拓也古川
Original assignee: THE FURUKAW ELECTRIC CO., LTD.
Current assignee: THE FURUKAW ELECTRIC CO., LTD.
Priority date: 2008-02-07
Filing date: 2008-02-07
Publication date: 2012-12-19
Anticipated expiration: 2028-02-07
Also published as: JP2009188252A

Description

本発明は、窒化物系化合物半導体を用いた半導体電子デバイスに関するものである。 The present invention relates to a semiconductor electronic device using a nitride compound semiconductor.

化学式Ａｌ_xＩｎ_yＧａ_1-x-yＡｓ_uＰ_vＮ_1-u-v（ただし、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１、０≦ｕ≦１、０≦ｖ≦１、ｕ＋ｖ＜１）で表される窒化物系化合物半導体、たとえばＧａＮ系化合物半導体を用いた電界効果トランジスタ等の電子デバイスは、４００℃近い高温環境下においても動作する固体デバイスとして注目されている。ＧａＮ系化合物半導体は、ＳｉやＧａＡｓとは異なり、大口径の単結晶基板を作製することが困難である。そのため、ＧａＮ系化合物半導体を用いた電子デバイスは、たとえばシリコンカーバイト（ＳｉＣ）、サファイア、ＺｎＯまたはＳｉからなる基板を用いて作製されている。特に、Ｓｉからなる基板は大口径のものが安価で入手できるため、電子デバイス用の基板としては非常に有効である。 Formula _{_{_{Al x In y Ga 1-xy}}} As u P v N 1-uv ( although, 0 ≦ x ≦ 1,0 ≦ y ≦ 1, x + y ≦ 1,0 ≦ u ≦ 1,0 ≦ v ≦ 1, u + v < An electronic device such as a field effect transistor using a nitride-based compound semiconductor represented by 1), for example, a GaN-based compound semiconductor, has attracted attention as a solid-state device that operates even in a high temperature environment close to 400 ° C. Unlike Si and GaAs, it is difficult for a GaN-based compound semiconductor to produce a large-diameter single crystal substrate. Therefore, an electronic device using a GaN-based compound semiconductor is manufactured using a substrate made of, for example, silicon carbide (SiC), sapphire, ZnO, or Si. In particular, since a substrate made of Si has a large diameter and can be obtained at a low price, it is very effective as a substrate for an electronic device.

しかしながら、ＳｉとＧａＮとでは格子定数および熱膨張率に非常に大きな差があるため、Ｓｉ基板上にＧａＮ層を直接エピタキシャル成長させると、ＧａＮ層に大きな引っ張り歪みが内在することとなり、ＧａＮ層をエピタキシャル成長させたエピタキシャル基板全体に凹形状の反りが発生したり結晶性が悪化したりする原因となる。さらに、内在する歪みが大きいとＧａＮ層にクラックが発生する。そこで、通常はＳｉ基板とＧａＮ層との間に歪緩和層としてのバッファ層を設ける。このようなバッファ層としてはＧａＮ層とＡｌＮ層との積層構造が効果的である（特許文献１、２参照）。 However, since there is a very large difference in lattice constant and thermal expansion coefficient between Si and GaN, when a GaN layer is directly epitaxially grown on a Si substrate, a large tensile strain is inherent in the GaN layer, and the GaN layer is epitaxially grown. This causes a concave warpage or crystallinity in the entire epitaxial substrate. Furthermore, if the inherent strain is large, cracks occur in the GaN layer. Therefore, a buffer layer as a strain relaxation layer is usually provided between the Si substrate and the GaN layer. As such a buffer layer, a laminated structure of a GaN layer and an AlN layer is effective (see Patent Documents 1 and 2).

特許文献１に記載のＧａＮ系電界効果トランジスタの作製方法については、たとえば直径４インチ（１０１．６ｍｍ）のＳｉ単結晶からなる基板上に、ＭＯＣＶＤ法などのエピタキシャル結晶成長法で、まず１０００〜１１００℃程度の基板温度でＡｌＮ層を形成し、ついで同程度の温度でＧａＮ層とＡｌＮ層とが積層された複合層を形成してバッファ層とする。その後、バッファ層上に電子走行層、電子供給層およびコンタクト層を順次積層して半導体動作層を形成し、さらにソース電極、ドレイン電極およびゲート電極を形成した後に、各デバイスに分離する。このように、ＧａＮ層とＡｌＮ層との複合層を形成してバッファ層とすることにより、Ｓｉ基板上にクラックがなく結晶性が良好なＧａＮ層をエピタキシャル成長させることができる。さらに、エピタキシャル基板全体の反りも改善される。なお、バッファ層はＧａＮ層とＡｌＮ層との複合層にかぎらず、互いに組成の異なるＡｌＧａＮ層の複合層としても、両者に適切な量の歪みがあれば同様な効果を得られる。 Regarding the method for manufacturing a GaN-based field effect transistor described in Patent Document 1, for example, an epitaxial crystal growth method such as MOCVD method is first used on a substrate made of a Si single crystal having a diameter of 4 inches (101.6 mm). An AlN layer is formed at a substrate temperature of about 0 ° C., and then a composite layer in which a GaN layer and an AlN layer are laminated at the same temperature is formed as a buffer layer. Thereafter, an electron transit layer, an electron supply layer, and a contact layer are sequentially stacked on the buffer layer to form a semiconductor operation layer, and further, a source electrode, a drain electrode, and a gate electrode are formed, and then separated into devices. Thus, by forming a composite layer of a GaN layer and an AlN layer as a buffer layer, a GaN layer having no cracks and good crystallinity can be epitaxially grown on the Si substrate. Furthermore, the warpage of the entire epitaxial substrate is also improved. Note that the buffer layer is not limited to the composite layer of the GaN layer and the AlN layer, and a similar effect can be obtained even when the buffer layer is a composite layer of AlGaN layers having different compositions.

特開２００３−５９９４８号公報JP 2003-59948 A 特開２００７−８８４２６号公報JP 2007-88426 A

ところで、ＧａＮ系化合物半導体のエピタキシャル層を有する電子デバイスを利用して電源デバイスを実現するためには、電子デバイスの高耐圧化が重要である。Ｓｉ基板はたとえばサファイア基板などに比べて比較的抵抗が低いため、Ｓｉ基板を用いた電子デバイスを高耐圧化するためには、Ｓｉ基板上に形成するエピタキシャル層の総層厚を厚くする必要がある。しかしながら、このようにエピタキシャル層の総層厚を厚くすると、内在する歪みも増加する。したがって、内在する歪みの悪影響を防止するため、エピタキシャル層の総層厚の増加に応じて、バッファ層における複合層の層数を増加する必要がある。 By the way, in order to realize a power supply device using an electronic device having an epitaxial layer of a GaN-based compound semiconductor, it is important to increase the withstand voltage of the electronic device. Since the Si substrate has a relatively low resistance compared to, for example, a sapphire substrate, it is necessary to increase the total thickness of the epitaxial layers formed on the Si substrate in order to increase the breakdown voltage of an electronic device using the Si substrate. is there. However, increasing the total thickness of the epitaxial layer in this way also increases the inherent strain. Therefore, in order to prevent the adverse effects of the inherent strain, it is necessary to increase the number of composite layers in the buffer layer as the total thickness of the epitaxial layers increases.

しかしながら、複合層の層数を増加させると、それにしたがってエピタキシャル基板全体が凸方向に大きく反るようになる。したがって、エピタキシャル基板全体の反りを小さくしつつ耐圧性を高めることは困難であるという問題があった。 However, when the number of composite layers is increased, the entire epitaxial substrate is greatly warped in the convex direction accordingly. Therefore, there is a problem that it is difficult to increase the pressure resistance while reducing the warpage of the entire epitaxial substrate.

本発明は、上記に鑑みてなされたものであって、耐圧性が高く反りが小さい半導体電子デバイスを提供することを目的とする。 The present invention has been made in view of the above, and an object of the present invention is to provide a semiconductor electronic device having high pressure resistance and low warpage.

上述した課題を解決し、目的を達成するために、本発明に係る半導体電子デバイスは、基板と、前記基板上に形成された、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と該第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる第二半導体層とが交互に積層した２層以上の複合層を有するバッファ層と、前記基板と前記バッファ層との間に形成された、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層と、前記バッファ層上に形成された、窒化物系化合物半導体からなる半導体動作層と、を備え、前記バッファ層は、前記各第一半導体層または前記各第二半導体層の厚さが積層方向に向かって減少するように形成されていることを特徴とする。 In order to solve the above-described problems and achieve the object, a semiconductor electronic device according to the present invention includes a substrate, and a nitride system formed on the substrate and having a smaller lattice constant and a larger thermal expansion coefficient than the substrate. Two or more layers in which a first semiconductor layer made of a compound semiconductor and a second semiconductor layer made of a nitride compound semiconductor having a lattice constant smaller than that of the first semiconductor layer and a coefficient of thermal expansion larger than that of the substrate are alternately stacked. A buffer layer having a composite layer and an intermediate formed of a nitride compound semiconductor formed between the substrate and the buffer layer and having a lattice constant smaller than that of the first semiconductor layer and a thermal expansion coefficient larger than that of the substrate. And a semiconductor operation layer made of a nitride compound semiconductor formed on the buffer layer, wherein the buffer layer has a thickness of each of the first semiconductor layers or each of the second semiconductor layers. Characterized in that it is formed so as to decrease toward the layer direction.

また、本発明に係る半導体電子デバイスは、基板と、前記基板上に形成された、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と該第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる第二半導体層とが交互に積層した２層以上の複合層を有するバッファ層と、前記基板と前記バッファ層との間に形成された、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層と、前記バッファ層上に形成された、窒化物系化合物半導体からなる半導体動作層と、を備え、前記バッファ層は、前記各第二半導体層の格子定数が積層方向に向かって増加するように形成されていることを特徴とする。 In addition, a semiconductor electronic device according to the present invention includes a substrate, a first semiconductor layer formed on the substrate and made of a nitride compound semiconductor having a lattice constant smaller than that of the substrate and a larger thermal expansion coefficient, and the first semiconductor layer. A buffer layer having two or more composite layers in which a second semiconductor layer made of a nitride compound semiconductor having a lattice constant smaller than that of a semiconductor layer and a coefficient of thermal expansion larger than that of the substrate is alternately laminated; Formed between the buffer layer, an intermediate layer made of a nitride compound semiconductor having a lattice constant smaller than that of the first semiconductor layer and a coefficient of thermal expansion larger than that of the substrate, and formed on the buffer layer, A semiconductor operation layer made of a nitride compound semiconductor, wherein the buffer layer is formed such that a lattice constant of each of the second semiconductor layers increases in the stacking direction. That.

また、本発明に係る半導体電子デバイスは、上記の発明において、前記各第二半導体層は、Ａｌ_xＧａ_1-xＮ（ただし、０＜ｘ≦１）からなり、Ａｌの組成比が積層方向に向かって減少するように形成されていることを特徴とする。 In the semiconductor electronic device according to the present invention, the second semiconductor layer is made of Al _x Ga _1-x N (where 0 <x ≦ 1), and the composition ratio of Al is the stacking direction. It is formed so that it may decrease toward.

また、本発明に係る半導体電子デバイスは、上記の発明において、前記第一半導体層のうち最も厚いものの厚さが４００ｎｍ以上、２０００ｎｍ以下であることを特徴とする。 The semiconductor electronic device according to the present invention is characterized in that, in the above-mentioned invention, the thickness of the thickest one of the first semiconductor layers is 400 nm or more and 2000 nm or less.

また、本発明に係る半導体電子デバイスは、基板と、前記基板上に形成された、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と該第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる第二半導体層とが交互に積層した４層以上の複合層を有するバッファ層と、前記基板と前記バッファ層との間に形成された、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層と、前記バッファ層上に形成された、窒化物系化合物半導体からなる半導体動作層と、を備え、前記バッファ層は、前記基板から第１〜４層目のいずれかの前記第一半導体層が、４００ｎｍ以上２０００ｎｍ以下の厚さであるとともに他の前記第一半導体層の厚さよりも厚く形成されていることを特徴とする。 In addition, a semiconductor electronic device according to the present invention includes a substrate, a first semiconductor layer formed on the substrate and made of a nitride compound semiconductor having a lattice constant smaller than that of the substrate and a larger thermal expansion coefficient, and the first semiconductor layer. A buffer layer having a composite layer of four or more layers alternately laminated with a second semiconductor layer made of a nitride compound semiconductor having a lattice constant smaller than that of the semiconductor layer and a coefficient of thermal expansion larger than that of the substrate; Formed between the buffer layer, an intermediate layer made of a nitride compound semiconductor having a lattice constant smaller than that of the first semiconductor layer and a coefficient of thermal expansion larger than that of the substrate, and formed on the buffer layer, A semiconductor operation layer made of a nitride compound semiconductor, wherein the buffer layer has a first semiconductor layer of any one of the first to fourth layers from the substrate having a thickness of 400 nm to 2000 nm. Characterized in that it is thicker than the other of the thickness of the first semiconductor layer with a to.

また、本発明に係る半導体電子デバイスは、上記の発明において、前記基板は、Ｓｉ、ＳｉＣ、ＺｎＯのいずれかからなることを特徴とする。 In the semiconductor electronic device according to the present invention as set forth in the invention described above, the substrate is made of any one of Si, SiC, and ZnO.

また、本発明に係る半導体電子デバイスは、上記の発明において、前記第二半導体層は、厚さが０．５ｎｍ以上、２００ｎｍ以下であることを特徴とする。 In the semiconductor electronic device according to the present invention as set forth in the invention described above, the second semiconductor layer has a thickness of 0.5 nm or more and 200 nm or less.

本発明によれば、反りを抑制しつつバッファ層における複合層の層数を増加できるので、耐圧性が高く反りが小さい半導体電子デバイスを実現できるという効果を奏する。 According to the present invention, since the number of composite layers in the buffer layer can be increased while suppressing warpage, an effect that a semiconductor electronic device having high pressure resistance and low warpage can be realized.

以下に、図面を参照して本発明に係る半導体電子デバイスの実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。 Embodiments of a semiconductor electronic device according to the present invention will be described below in detail with reference to the drawings. Note that the present invention is not limited to the embodiments.

（実施の形態１）
図１は、本発明の実施の形態１に係る電界効果トランジスタの模式的な断面図である。この電界効果トランジスタ１００は、高電子移動度トランジスタ（ＨＥＭＴ）であって、主表面が（１１１）面のＳｉ単結晶からなる基板１０と、基板１０上に形成されたバッファ層２０と、基板１０とバッファ層２０との間に形成された介在層３０と、バッファ層２０上に形成された半導体動作層４０と、半導体動作層４０上に形成されたソース電極５１とドレイン電極５２とゲート電極５３とを備えている。 (Embodiment 1)
FIG. 1 is a schematic cross-sectional view of a field effect transistor according to Embodiment 1 of the present invention. The field effect transistor 100 is a high electron mobility transistor (HEMT), and includes a substrate 10 made of Si single crystal having a main surface of (111) plane, a buffer layer 20 formed on the substrate 10, and a substrate 10. An intervening layer 30 formed between the buffer layer 20, a semiconductor operation layer 40 formed on the buffer layer 20, a source electrode 51, a drain electrode 52, and a gate electrode 53 formed on the semiconductor operation layer 40. And.

介在層３０は、アンドープのＡｌＮからなる。半導体動作層４０は、アンドープのＧａＮからなる電子走行層４１と、Ｓｉドープのｎ型ＡｌＧａＮからなる電子供給層４２と、ｎ^＋型のＧａＮからなるコンタクト層４３とが順次積層したものである。また、ソース電極５１とドレイン電極５２とはいずれもＴｉ/Ａｌの積層構造を有し、コンタクト層４３上に形成されている。また、ゲート電極５３は、Ｐｔ／Ａｕの積層構造を有し、コンタクト層４３に形成された開口部４３ａを介して電子供給層４２上に形成されている。 The intervening layer 30 is made of undoped AlN. The semiconductor operation layer 40 is formed by sequentially laminating an electron transit layer 41 made of undoped GaN, an electron supply layer 42 made of Si-doped n-type AlGaN, and a contact layer 43 made of n ⁺ -type GaN. The source electrode 51 and the drain electrode 52 both have a Ti / Al laminated structure and are formed on the contact layer 43. The gate electrode 53 has a Pt / Au laminated structure, and is formed on the electron supply layer 42 through an opening 43 a formed in the contact layer 43.

また、バッファ層２０は、アンドープのＧａＮからなる第一半導体層２１１、・・・、２１８と、アンドープのＡｌＮからなる第二半導体層２２、・・・、２２とが交互に積層している。隣接する第一半導体層と第二半導体層との組を複合層とすると、バッファ層２０は複合層を８層有している。なお、ＧａＮからなる第一半導体層２１１をＳｉからなる基板１０上に直接形成すると、ＧａとＳｉが合金を形成してしまうが、介在層３０の存在により合金形成が防止されている。 The buffer layer 20 includes first semiconductor layers 211,..., 218 made of undoped GaN and second semiconductor layers 22,. If a set of adjacent first semiconductor layer and second semiconductor layer is a composite layer, the buffer layer 20 has eight composite layers. When the first semiconductor layer 211 made of GaN is directly formed on the substrate 10 made of Si, Ga and Si form an alloy, but the presence of the intervening layer 30 prevents the formation of the alloy.

Ｓｉからなる基板１０は、格子定数が０．３８４ｎｍであり、熱膨張係数が３．５９×１０^−６／Ｋである。一方、ＧａＮからなる第一半導体層２１１、・・・、２１８は、格子定数が０．３１８９ｎｍであって基板１０よりも小さく、膨張係数が５．５９×１０^−６／Ｋであって基板１０よりも大きい。一方、ＡｌＮからなる介在層３０および第二半導体層２２、・・・、２２は、格子定数が０．３１１２ｎｍであって第一半導体層２１１、・・・、２１８よりも小さく、熱膨張係数が４．２×１０^−６／Ｋであって基板１０よりも大きい。 The substrate 10 made of Si has a lattice constant of 0.384 nm and a thermal expansion coefficient of 3.59 × 10 ⁻⁶ / K. On the other hand, the first semiconductor layers 211,..., 218 made of GaN have a lattice constant of 0.3189 nm, which is smaller than that of the substrate 10, an expansion coefficient of 5.59 × 10 ⁻⁶ / K, and the substrate 10 Bigger than. On the other hand, the intervening layer 30 and the second semiconductor layers 22,..., 22 made of AlN have a lattice constant of 0.3112 nm and are smaller than those of the first semiconductor layers 211,. 4.2 × 10 ⁻⁶ / K, which is larger than the substrate 10.

この電界効果トランジスタ１００は、上述したように、たとえば直径４インチの基板１０上に、ＭＯＣＶＤ法などのエピタキシャル結晶成長法で、まず１０００〜１１００℃程度の基板温度で介在層３０、バッファ層２０、半導体動作層４０を順次形成し、さらにソース電極５１、ドレイン電極５２およびゲート電極５３を形成した後に、各デバイスに分離して作製される。 As described above, the field effect transistor 100 is formed on the substrate 10 having a diameter of 4 inches, for example, by the epitaxial crystal growth method such as the MOCVD method, at the substrate temperature of about 1000 to 1100 ° C. The semiconductor operation layer 40 is sequentially formed, and further, the source electrode 51, the drain electrode 52, and the gate electrode 53 are formed.

ここで、介在層３０の厚さはたとえば４０ｎｍである。また、第一半導体層２１１、・・・、２１８は、積層方向に向かって厚さが減少するように形成されている。すなわち、第一半導体層２１１は厚さが４４０ｎｍであり、積層方向に向かって厚さが３０ｎｍずつ薄くなり、第一半導体層２１８は２３０ｎｍになっている。一方、第二半導体層２２、・・・、２２は、厚さがいずれも同一の３０ｎｍである。したがって、バッファ層２０の厚さは、２．９２μｍとなる。また、半導体動作層４０の厚さは１．０２μｍであり、バッファ層２０と合わせたエピタキシャル層の総層厚は３．９８μｍである。 Here, the thickness of the intervening layer 30 is 40 nm, for example. The first semiconductor layers 211,..., 218 are formed so that the thickness decreases in the stacking direction. That is, the thickness of the first semiconductor layer 211 is 440 nm, the thickness is decreased by 30 nm in the stacking direction, and the first semiconductor layer 218 is 230 nm. On the other hand, the second semiconductor layers 22, ..., 22 have the same thickness of 30 nm. Therefore, the thickness of the buffer layer 20 is 2.92 μm. The thickness of the semiconductor operation layer 40 is 1.02 μm, and the total thickness of the epitaxial layers combined with the buffer layer 20 is 3.98 μm.

この電界効果トランジスタ１００は、バッファ層２０において、第一半導体層２１１、・・・、２１８が、積層方向に向かって厚さが減少するように形成されていることによって、耐圧性が高く、反りが小さいデバイスとなっている。 This field effect transistor 100 has a high withstand voltage and warps in the buffer layer 20 because the first semiconductor layers 211,..., 218 are formed so that the thickness decreases in the stacking direction. Is a small device.

以下、具体的に説明する。図２は、図１に示す基板１０上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。図２において、横軸は積層方向を示し、縦軸は凸方向の反りをプラス、凹方向の反りをマイナスとした反り量を示す。また、線Ｌ１は実施の形態１におけるエピタキシャル成長中の反り量を示し、線Ｌ２は、実施の形態１と同様の構造であるが各第一半導体層の厚さを同一とした場合のエピタキシャル成長中の反り量を示している。なお、各層の形成は、上述したように１０００〜１１００℃程度の基板温度で行なわれる。 This will be specifically described below. FIG. 2 is an explanatory diagram for explaining the direction and amount of warpage of the epitaxial substrate when each layer is formed on the substrate 10 shown in FIG. In FIG. 2, the horizontal axis indicates the stacking direction, and the vertical axis indicates the amount of warpage with the convex direction warpage being plus and the concave direction warpage being minus. The line L1 indicates the amount of warpage during epitaxial growth in the first embodiment, and the line L2 has the same structure as that in the first embodiment, but the epitaxial semiconductor is being grown when the thickness of each first semiconductor layer is the same. The amount of warpage is shown. Each layer is formed at a substrate temperature of about 1000 to 1100 ° C. as described above.

はじめに、基板１０上に介在層３０を形成すると、介在層３０は基板１０よりも格子定数が小さいので、線Ｌ１が示すように、反りはマイナスの方向に発生する。つぎに、介在層３０上に第１層目の第一半導体層２１１を形成すると、第一半導体層２１１は介在層３０よりも格子定数が大きいので、第一半導体層２１１の厚さが薄いうちは反りがプラスの方向に発生する。しかし、第一半導体層２１１の厚さがある厚さ以上となると、第一半導体層２１１が基板１よりも格子定数が小さいことによって、反りがマイナスの方向に発生するようになる。以下では、半導体層がエピタキシャル基板に対して発生させる反りの方向が変化する際の、その半導体層の厚さを臨界厚さと呼ぶ。なお、本実施の形態１においては、第一半導体層２１１における臨界厚さは約２００ｎｍである。 First, when the intervening layer 30 is formed on the substrate 10, the intervening layer 30 has a smaller lattice constant than the substrate 10, so that warping occurs in a negative direction as indicated by the line L <b> 1. Next, when the first semiconductor layer 211 of the first layer is formed on the intervening layer 30, the first semiconductor layer 211 has a lattice constant larger than that of the intervening layer 30, so that the thickness of the first semiconductor layer 211 is thin. Warps in the positive direction. However, when the thickness of the first semiconductor layer 211 exceeds a certain thickness, the first semiconductor layer 211 has a lattice constant smaller than that of the substrate 1, and thus warpage occurs in a negative direction. Hereinafter, the thickness of the semiconductor layer when the direction of the warp generated by the semiconductor layer with respect to the epitaxial substrate changes is referred to as a critical thickness. In the first embodiment, the critical thickness of the first semiconductor layer 211 is about 200 nm.

つぎに、第一半導体層２１１上に第二半導体層２２を形成すると、第二半導体層２２は第一半導体層２１１よりも格子定数が小さいので、反りはマイナスの方向に発生する。 Next, when the second semiconductor layer 22 is formed on the first semiconductor layer 211, the second semiconductor layer 22 has a lattice constant smaller than that of the first semiconductor layer 211, and thus warpage occurs in a negative direction.

つぎに、第二半導体層２２上に第一半導体層２１２を形成すると、第一半導体層２１１の場合と同様に、第一半導体層２１２の厚さが薄いうちは反りがプラスの方向に発生し、ある臨界厚さ以上となると、反りがマイナスの方向に発生するようになる。しかしながら、第一半導体層２１２の臨界厚さは、第一半導体層２１１の臨界厚さよりも厚くなる。この理由は、第一半導体層２１２の場合は、その下方に形成されている介在層３０と第二半導体層２２との両方の影響を受けるためであると考えられる。この結果、第一半導体層２１２において発生するマイナスの方向への反りは小さくなる。 Next, when the first semiconductor layer 212 is formed on the second semiconductor layer 22, as in the case of the first semiconductor layer 211, warping occurs in a positive direction while the first semiconductor layer 212 is thin. When the thickness exceeds a certain critical thickness, warping occurs in the negative direction. However, the critical thickness of the first semiconductor layer 212 is larger than the critical thickness of the first semiconductor layer 211. The reason for this is considered that the first semiconductor layer 212 is affected by both the intervening layer 30 and the second semiconductor layer 22 formed below the first semiconductor layer 212. As a result, the negative warpage occurring in the first semiconductor layer 212 is reduced.

同様に、第二半導体層２２を挟んで第一半導体層２１３、２１４、・・・と形成していくにしたがって、影響をうける第二半導体層２２の総厚さが厚くなるので、臨界厚さは厚くなっていく。ここで、各第一半導体層の厚さが同一であると、やがて臨界厚さが第一半導体層の厚さを超えてしまうため、反りはプラスの方向にだけ大きく蓄積することになる。 Similarly, as the first semiconductor layers 213, 214,... Are formed with the second semiconductor layer 22 interposed therebetween, the total thickness of the second semiconductor layer 22 affected is increased, so that the critical thickness is increased. Is getting thicker. Here, if the thickness of each first semiconductor layer is the same, the critical thickness will eventually exceed the thickness of the first semiconductor layer, so that the warp is accumulated only in the positive direction.

しかし、本実施の形態１では、第一半導体層２１１、・・・、２１８が、積層方向に向かって厚さが減少するように形成されている。たとえば第一半導体層２１８では、厚さが臨界厚さよりも十分に小さくなっており、反りはプラスの方向に発生するものの、その量は小さくなっている。 However, in the first embodiment, the first semiconductor layers 211,..., 218 are formed so that the thickness decreases in the stacking direction. For example, in the first semiconductor layer 218, the thickness is sufficiently smaller than the critical thickness, and although the warpage occurs in the positive direction, the amount is small.

すなわち、本実施の形態１では、臨界厚さが薄い第一半導体層２１１等の厚さを厚くして反りをマイナス方向にできるだけ発生させ、臨界厚さが厚く反りをマイナス方向に発生しにくい第一半導体層２１８等の厚さを薄くして反りのプラス方向への発生量を抑制するようにしている。その結果、バッファ層２０の複合層の層数を大きくしながらプラス方向への反り量が小さくなる。 That is, in the first embodiment, the first semiconductor layer 211 and the like having a small critical thickness is increased in thickness to cause warpage in the negative direction as much as possible, and the critical thickness is large and warpage is less likely to occur in the negative direction. The thickness of one semiconductor layer 218 and the like is reduced to suppress the amount of warpage generated in the positive direction. As a result, the amount of warpage in the positive direction is reduced while increasing the number of composite layers of the buffer layer 20.

最後に、半導体動作層４０を形成し、エピタキシャル成長を終了するが、半導体動作層４０においても反りはプラスの方向に発生する。その後、基板温度を１０００〜１１００℃から常温に戻すが、バッファ層２０、介在層３０、半導体動作層４０のいずれも、基板１０よりも熱膨張係数が大きいので、基板温度の低下につれて反りがマイナスの方向に発生し、最終的な反り量は点Ｐ１が示すように小さい値となる。 Finally, the semiconductor operation layer 40 is formed and the epitaxial growth is completed. Even in the semiconductor operation layer 40, warping occurs in a positive direction. Thereafter, the substrate temperature is returned from 1000 to 1100 ° C. to room temperature, but the buffer layer 20, the intervening layer 30, and the semiconductor operation layer 40 all have a thermal expansion coefficient larger than that of the substrate 10, so that the warpage is negative as the substrate temperature decreases. The final warpage amount becomes a small value as indicated by the point P1.

一方、従来のように各第一半導体層の厚さを同一の値、たとえば３００ｎｍとした場合は、線Ｌ２が示すように、基板に近い第一半導体層においてはマイナス方向への反りを十分に発生させることができず、基板から遠い第一半導体においては反りのプラス方向への発生量を抑制できないので、最終的な反り量は点Ｐ２が示すように大きい値となる。ちなみに、基板から８層目の第一半導体層を５００ｎｍまで成長させても、反りのマイナスの方向への発生は確認できないので、臨界厚さは５００ｎｍよりも大きいものと考えられる。 On the other hand, when the thickness of each first semiconductor layer is set to the same value, for example, 300 nm as in the prior art, the first semiconductor layer close to the substrate is sufficiently warped in the minus direction as shown by the line L2. Since the amount of warpage in the positive direction cannot be suppressed in the first semiconductor that cannot be generated and is far from the substrate, the final amount of warpage becomes a large value as indicated by point P2. Incidentally, even if the eighth first semiconductor layer is grown to 500 nm from the substrate, the occurrence of warpage in the negative direction cannot be confirmed, so the critical thickness is considered to be larger than 500 nm.

また、各第一半導体層の厚さを同一にした場合でも、それらの厚さを薄くすれば、エピタキシャル基板の反りを抑制できる。しかし、この場合は、エピタキシャル層の総層厚が薄くなってしまうため、デバイスの耐圧性を高くすることができない。 Even when the thicknesses of the first semiconductor layers are the same, the warpage of the epitaxial substrate can be suppressed by reducing the thicknesses of the first semiconductor layers. However, in this case, since the total thickness of the epitaxial layer is reduced, the pressure resistance of the device cannot be increased.

一方、各第二半導体層の厚さを厚くすれば、各第二半導体層において発生するマイナス方向の反り量を大きくでき、エピタキシャル基板の反りを抑制できるが、ＡｌＮの成長速度は非常に遅いため、生産性が低下するおそれがある。 On the other hand, if the thickness of each second semiconductor layer is increased, the amount of warpage in the negative direction generated in each second semiconductor layer can be increased and the warpage of the epitaxial substrate can be suppressed, but the growth rate of AlN is very slow. There is a risk that productivity will be reduced.

以上説明したように、実施の形態１によれば、耐圧性が高く、反りが小さい電界効果トランジスタ１００を実現できる。 As described above, according to the first embodiment, it is possible to realize the field effect transistor 100 having high withstand voltage and low warpage.

ここで、本発明の実施例１として、本実施の形態１に従い、直径４インチのＳｉ基板を用い、エピタキシャル層の総層厚を３．９８μｍとして電界効果トランジスタを作製したところ、各デバイスに分離する前のエピタキシャル基板の反り量（ＢＯＷ）は約３０μｍと良好であった。その結果、各デバイスに分離した後に反りが小さい電界効果トランジスタが得られた。また、得られた電界効果トランジスタの耐圧を測定したところ、１２００Ｖと優れた特性であることが確認された。 Here, as Example 1 of the present invention, a field effect transistor was fabricated using a Si substrate having a diameter of 4 inches and a total thickness of the epitaxial layer of 3.98 μm according to the first embodiment. The amount of warpage (BOW) of the epitaxial substrate before the etching was as good as about 30 μm. As a result, a field effect transistor having a small warp after being separated into each device was obtained. Moreover, when the withstand voltage of the obtained field effect transistor was measured, it was confirmed that it was an excellent characteristic of 1200V.

一方、本発明の比較例１として、実施例１と同様の構造であるが、各第一半導体層の厚さを同一の３００ｎｍとし、エピタキシャル層の総層厚を３．７μｍとして電界効果トランジスタを作製したところ、各デバイスに分離する前のエピタキシャル基板の反り量（ＢＯＷ）は約１００μｍと大きかった。また、比較例２として、実施例１と同様の構造であるが、各第一半導体層の厚さを同一の２５０ｎｍとして電界効果トランジスタを作製したところ、エピタキシャル基板の反り量は約３０μｍと良好であったが、エピタキシャル層の総層厚が３．３ｍと薄くなったため、各デバイスに分離して得られた電界効果トランジスタの耐圧を測定したところ、１０００Ｖと低くなっていた。 On the other hand, as Comparative Example 1 of the present invention, the field effect transistor has the same structure as that of Example 1, except that each first semiconductor layer has the same thickness of 300 nm and the total thickness of the epitaxial layer is 3.7 μm. When fabricated, the amount of bow (BOW) of the epitaxial substrate before separation into each device was as large as about 100 μm. Further, as Comparative Example 2, the structure was the same as in Example 1, but when a field effect transistor was fabricated with the same thickness of each first semiconductor layer being 250 nm, the amount of warpage of the epitaxial substrate was as good as about 30 μm. However, since the total thickness of the epitaxial layer was as thin as 3.3 m, the breakdown voltage of the field effect transistor obtained by separating each device was measured and found to be as low as 1000V.

なお、上記実施の形態１において、最も厚い第一半導体層２１１の厚さは、４００ｎｍ以上であれば、エピタキシャル成長中に発生するマイナス方向の反りの量を十分に大きくすることができるので好ましく、２０００ｎｍ以下であれば、成長時間が十分に短いので、生産性が高く好ましい。 In the first embodiment, the thickness of the thickest first semiconductor layer 211 is preferably 400 nm or more, since the amount of warpage in the negative direction generated during epitaxial growth can be sufficiently increased, and is preferably 2000 nm. The following is preferable because the growth time is sufficiently short, and thus productivity is high.

また、第二半導体層２２の厚さは、０．５ｎｍ以上２００ｎｍ以下であれば、第一半導体層２１１、・・・、２１８に内在する歪みを十分に抑制できるので好ましい。 In addition, it is preferable that the thickness of the second semiconductor layer 22 is 0.5 nm or more and 200 nm or less because distortion inherent in the first semiconductor layers 211,.

また、第一半導体層２１１、・・・、２１８、第二半導体層２２、・・・、２２、介在層３０の厚さは、上記実施の形態１の値に限られず、これらの組成、基板１０との格子定数および熱膨張率差、デバイスに要求される耐圧、許容される反り量などに応じて適宜設定することができる。 Further, the thicknesses of the first semiconductor layers 211,..., 218, the second semiconductor layers 22,..., 22 and the intervening layer 30 are not limited to the values in the first embodiment. It can be set as appropriate according to the lattice constant and the difference in thermal expansion coefficient with respect to 10, the withstand voltage required for the device, the allowable warpage amount, and the like.

（実施の形態２）
つぎに、本発明の実施の形態２について説明する。実施の形態１では、第一半導体層が、積層方向に向かって厚さが減少するように形成されていたが、本実施の形態２では、第二半導体層が、積層方向に向かって厚さが減少するように形成されている。 (Embodiment 2)
Next, a second embodiment of the present invention will be described. In the first embodiment, the first semiconductor layer is formed so that the thickness decreases in the stacking direction. However, in the second embodiment, the second semiconductor layer has a thickness in the stacking direction. Is formed to decrease.

図３は、本実施の形態２に係る電界効果トランジスタの模式的な断面図である。この電界効果トランジスタ２００は、実施の形態１に係る電界効果トランジスタ１００と同様の基板１０と、介在層３０と、電子走行層４１と電子供給層４２とコンタクト層４３とが順次積層した半導体動作層４０と、ソース電極５１とドレイン電極５２とゲート電極５３とを備え、バッファ層２０のかわりにバッファ層６０を備えている。 FIG. 3 is a schematic cross-sectional view of the field effect transistor according to the second embodiment. This field effect transistor 200 is a semiconductor operation layer in which a substrate 10 similar to the field effect transistor 100 according to the first embodiment, an intervening layer 30, an electron transit layer 41, an electron supply layer 42, and a contact layer 43 are sequentially stacked. 40, a source electrode 51, a drain electrode 52, and a gate electrode 53, and a buffer layer 60 in place of the buffer layer 20.

バッファ層６０は、アンドープのＧａＮからなる第一半導体層６１、・・・、６１と、アンドープのＡｌＮからなる第二半導体層６２１、・・・、６２８とが交互に積層している。隣接する第一半導体層と第二半導体層との組を複合層とすると、バッファ層６０は複合層を８層有している。 In the buffer layer 60, first semiconductor layers 61,..., 61 made of undoped GaN and second semiconductor layers 621,. When a set of adjacent first semiconductor layer and second semiconductor layer is a composite layer, the buffer layer 60 has eight composite layers.

また、第一半導体層６１、・・・、６１は、厚さがいずれも同一の３００ｎｍである。一方、第二半導体層６２１、・・・、６２８は、積層方向に向かって厚さが減少するように形成されている。すなわち、第二半導体層６２１は厚さが４０ｎｍであり、積層方向に向かって厚さが３ｎｍずつ薄くなり、第二半導体層６２８は１９ｎｍになっている。したがって、バッファ層６０の厚さは、２．６７６μｍとなり、半導体動作層４０とバッファ層２０とを合わせた厚さは３．６９６μｍである。 The first semiconductor layers 61,..., 61 have the same thickness of 300 nm. On the other hand, the second semiconductor layers 621,..., 628 are formed so that the thickness decreases in the stacking direction. That is, the thickness of the second semiconductor layer 621 is 40 nm, the thickness decreases by 3 nm in the stacking direction, and the second semiconductor layer 628 is 19 nm. Therefore, the thickness of the buffer layer 60 is 2.676 μm, and the combined thickness of the semiconductor operation layer 40 and the buffer layer 20 is 3.696 μm.

この電界効果トランジスタ２００は、バッファ層６０において、第二半導体層６２１、・・・、６２８が、積層方向に向かって厚さが減少するように形成されていることによって、耐圧性が高く、反りが小さいデバイスとなっている。 The field-effect transistor 200 has a high withstand voltage and warps in the buffer layer 60 because the second semiconductor layers 621,..., 628 are formed so that the thickness decreases in the stacking direction. Is a small device.

すなわち、上述したように、電界効果トランジスタ１００では、第二半導体層２２、・・・、２２の厚さがいずれも同一であるため、第二半導体層２２を挟んで第一半導体層２１３、２１４、・・・と形成していくにしたがって、影響をうける第二半導体層２２の総厚さが比例的に厚くなるので、エピタキシャル成長時の臨界厚さは厚くなっていた。 That is, as described above, in the field effect transistor 100, since the second semiconductor layers 22,..., 22 have the same thickness, the first semiconductor layers 213, 214 sandwich the second semiconductor layer 22 therebetween. Since the total thickness of the second semiconductor layer 22 that is affected increases proportionally as the film is formed, the critical thickness during epitaxial growth has increased.

しかしながら、この電界効果トランジスタ２００は、第二半導体層６２１、・・・を挟んで第一半導体層６１、・・・を形成しても、第一半導体層６１が影響をうける第二半導体層６２１、・・・の総厚さが厚くなるのが抑制されるので、臨界厚さが厚くなっていくことが抑制される。その結果、基板１０から遠い第一半導体層６１においても、厚さをそれほど厚くしなくても臨界厚さ以上の厚さとできるので、エピタキシャル成長中におけるプラスの方向への反りの発生が抑制される。 However, in this field effect transistor 200, even if the first semiconductor layers 61,... Are formed with the second semiconductor layers 621,. Since the total thickness of... Is suppressed, the critical thickness is suppressed from increasing. As a result, even the first semiconductor layer 61 far from the substrate 10 can be made thicker than the critical thickness without having to be so thick, and the occurrence of warping in the positive direction during epitaxial growth is suppressed.

なお、本実施の形態２では、基板１０から８層目の第一半導体層６１において、最も臨界厚さが厚くなるが、その臨界厚さは２５０ｎｍ程度である。したがって、エピタキシャル成長中に、いずれの第一半導体層６１においてもプラスの方向への反りが抑制される。その結果、本実施の形態２においても、エピタキシャル基板の反りを抑制しつつバッファ層６０における複合層の層数を増加できるので、電界効果トランジスタ２００は、耐圧性が高く、反りが小さいものとなる。 In the second embodiment, the critical thickness of the first semiconductor layer 61 that is the eighth layer from the substrate 10 is the largest, but the critical thickness is about 250 nm. Therefore, warpage in the positive direction is suppressed in any first semiconductor layer 61 during the epitaxial growth. As a result, also in the second embodiment, the number of composite layers in the buffer layer 60 can be increased while suppressing the warpage of the epitaxial substrate, so that the field effect transistor 200 has a high withstand voltage and a small warpage. .

（実施の形態３）
つぎに、本発明の実施の形態３について説明する。実施の形態２では、第二半導体層が、積層方向に向かって厚さが減少するように形成されていたが、本実施の形態３では、第二半導体層が、積層方向に向かって格子定数が増加するように形成されている。 (Embodiment 3)
Next, a third embodiment of the present invention will be described. In the second embodiment, the second semiconductor layer is formed so that the thickness decreases in the stacking direction. However, in the third embodiment, the second semiconductor layer has a lattice constant in the stacking direction. Is formed to increase.

図４は、本実施の形態３に係る電界効果トランジスタの模式的な断面図である。この電界効果トランジスタ３００は、実施の形態１に係る電界効果トランジスタ１００と同様の基板１０と、介在層３０と、電子走行層４１と電子供給層４２とコンタクト層４３とが順次積層した半導体動作層４０と、ソース電極５１とドレイン電極５２とゲート電極５３とを備え、バッファ層２０のかわりにバッファ層７０を備えている。 FIG. 4 is a schematic cross-sectional view of the field effect transistor according to the third embodiment. This field effect transistor 300 is a semiconductor operation layer in which a substrate 10 similar to the field effect transistor 100 according to the first embodiment, an intervening layer 30, an electron transit layer 41, an electron supply layer 42, and a contact layer 43 are sequentially stacked. 40, a source electrode 51, a drain electrode 52, and a gate electrode 53, and a buffer layer 70 instead of the buffer layer 20.

バッファ層７０は、アンドープのＧａＮからなる第一半導体層７１、・・・、７１と、アンドープのＡｌ_ｘＧａ_１−ｘＮ（ただし、０＜ｘ≦１）からなる第二半導体層７２１、・・・、７２８とが交互に積層している。隣接する第一半導体層と第二半導体層との組を複合層とすると、バッファ層７０は複合層を８層有している。 The buffer layer 70 includes a first semiconductor layer 71 made of undoped GaN,... 71, and a second semiconductor layer 721 made of undoped Al _x Ga _1-x N (where 0 <x ≦ 1). .., 728 are alternately stacked. When a set of adjacent first semiconductor layer and second semiconductor layer is a composite layer, the buffer layer 70 has 8 composite layers.

また、第一半導体層７１、・・・、７１は、厚さがいずれも同一の３００ｎｍである。一方、第二半導体層７２１、・・・、７２８は、厚さがいずれも同一の３０ｎｍである。したがって、バッファ層７０の厚さは、２．６８μｍとなる。ここで、第二半導体層７２１、・・・、７２８は、積層方向に向かってＡｌの組成比ｘが小さくなる、すなわち格子定数が増加するように形成されている。すなわち、第二半導体層７２１はＡｌの組成比ｘが１．０であり、格子定数が０．３１１２ｎｍであるが、積層方向に向かって組成比ｘが０．０７ずつ小さくなり、第二半導体層７２８では組成比ｘが０．５１、格子定数が０．３１５ｎｍになっている。なお、このような混晶相の格子定数は、ＡｌＮとＧａＮとの格子定数から、ベガード（Ｖｅｇａｒｄ）の式を用いて見積もることができる。 The first semiconductor layers 71,..., 71 have the same thickness of 300 nm. On the other hand, the second semiconductor layers 721,..., 728 all have the same thickness of 30 nm. Therefore, the thickness of the buffer layer 70 is 2.68 μm. Here, the second semiconductor layers 721,..., 728 are formed such that the Al composition ratio x decreases in the stacking direction, that is, the lattice constant increases. That is, the second semiconductor layer 721 has an Al composition ratio x of 1.0 and a lattice constant of 0.3112 nm, but the composition ratio x decreases by 0.07 in the stacking direction, and the second semiconductor layer 721 In 728, the composition ratio x is 0.51, and the lattice constant is 0.315 nm. Note that the lattice constant of such a mixed crystal phase can be estimated from the lattice constant of AlN and GaN using the Vegard equation.

この電界効果トランジスタ３００は、バッファ層７０において、第二半導体層７２１、・・・、７２８が、積層方向に向かって格子定数が増加するように形成されていることによって、耐圧性が高く、反りが小さいデバイスとなっている。 This field effect transistor 300 has a high withstand voltage and warpage in the buffer layer 70 because the second semiconductor layers 721,..., 728 are formed so that the lattice constant increases in the stacking direction. Is a small device.

すなわち、この電界効果トランジスタ３００は、第二半導体層７２１、・・・の格子定数が増加するため、第一半導体層７１との格子定数差がだんだん小さくなる。その結果、第二半導体層７２１、・・・を挟んで第一半導体層７１、・・・を形成しても、第一半導体層７１が影響をうける第二半導体層７２１、・・・の総厚さが厚くなるのが抑制されるのと同様な効果を生じ、臨界厚さが厚くなっていくことが抑制される。その結果、基板１０から遠い第一半導体層７１においても、厚さをそれほど厚くしなくても臨界厚さ以上の厚さとできるので、エピタキシャル成長中におけるプラスの方向への反りの発生が抑制される。 That is, in this field effect transistor 300, the lattice constant of the second semiconductor layers 721,... Increases, so that the lattice constant difference with the first semiconductor layer 71 gradually decreases. As a result, even if the first semiconductor layers 71,... Are formed across the second semiconductor layers 721,..., The total of the second semiconductor layers 721,. The same effect as suppressing the increase in thickness is produced, and the increase in critical thickness is suppressed. As a result, even the first semiconductor layer 71 far from the substrate 10 can be made thicker than the critical thickness without having to be so thick, so that the occurrence of warping in the positive direction during epitaxial growth is suppressed.

なお、本実施の形態３では、基板１０から８層目の第一半導体層７１においても、臨界厚さは２５０ｎｍ程度である。したがって、エピタキシャル成長中に、いずれの第一半導体層７１においてもプラスの方向への反りが抑制される。その結果、本実施の形態３においても、エピタキシャル基板の反りを抑制しつつバッファ層７０における複合層の層数を増加できるので、電界効果トランジスタ３００は、耐圧性が高く、反りが小さいものとなる。 In the third embodiment, the eighth semiconductor layer 71 from the substrate 10 also has a critical thickness of about 250 nm. Therefore, during the epitaxial growth, warping in the positive direction is suppressed in any first semiconductor layer 71. As a result, also in the third embodiment, the number of composite layers in the buffer layer 70 can be increased while suppressing the warpage of the epitaxial substrate, so that the field effect transistor 300 has a high withstand voltage and a small warpage. .

（実施の形態４）
つぎに、本発明の実施の形態４について説明する。実施の形態１、２では、第一または第二半導体層が、積層方向に向かって厚さが減少するように形成されていたが、本実施の形態４では、基板から第１〜４層目のいずれかの第一半導体層の厚さが４００ｎｍ以上２０００ｎｍ以下であるとともに他の第一半導体層の厚さよりも厚く形成されている。 (Embodiment 4)
Next, a fourth embodiment of the present invention will be described. In the first and second embodiments, the first or second semiconductor layer is formed so that the thickness decreases in the stacking direction. However, in the fourth embodiment, the first to fourth layers from the substrate. The thickness of any of the first semiconductor layers is 400 nm or more and 2000 nm or less and is thicker than the thickness of the other first semiconductor layers.

図５は、本実施の形態４に係る電界効果トランジスタの模式的な断面図である。この電界効果トランジスタ４００は、実施の形態１に係る電界効果トランジスタ１００と同様の基板１０と、介在層３０と、電子走行層４１と電子供給層４２とコンタクト層４３とが順次積層した半導体動作層４０と、ソース電極５１とドレイン電極５２とゲート電極５３とを備え、バッファ層２０のかわりにバッファ層８０を備えている。 FIG. 5 is a schematic cross-sectional view of a field effect transistor according to the fourth embodiment. This field effect transistor 400 is a semiconductor operation layer in which a substrate 10 similar to the field effect transistor 100 according to the first embodiment, an intervening layer 30, an electron transit layer 41, an electron supply layer 42, and a contact layer 43 are sequentially stacked. 40, a source electrode 51, a drain electrode 52, and a gate electrode 53, and a buffer layer 80 instead of the buffer layer 20.

バッファ層８０は、アンドープのＧａＮからなる第一半導体層８１１、８１１、８１２、８１１、・・・、８１１と、アンドープのＡｌＮからなる第二半導体層８２、・・・、８２とが交互に積層している。隣接する第一半導体層と第二半導体層との組を複合層とすると、バッファ層８０は複合層を８層有している。 The buffer layer 80 includes first semiconductor layers 811, 811, 812, 811,..., 811 made of undoped GaN and second semiconductor layers 82,. is doing. When a set of adjacent first semiconductor layer and second semiconductor layer is a composite layer, the buffer layer 80 has eight composite layers.

ここで、第二半導体層８２、・・・、８２は、厚さがいずれも同一の３０ｎｍである。一方、基板１０から第３層目の第一半導体層８１２は、厚さが８００ｎｍであり、他の第一半導体層８１１、・・・、８１１は、厚さがいずれも３００ｎｍである。したがって、第一半導体層８１２は、他の第一半導体層８１１、・・・、８１１よりも厚く形成されている。なお、バッファ層８０の厚さは、３．１８０μｍであり、エピタキシャル層の総層厚は４．２μｍである。 Here, the second semiconductor layers 82,..., 82 have the same thickness of 30 nm. On the other hand, the first semiconductor layer 812 as the third layer from the substrate 10 has a thickness of 800 nm, and the other first semiconductor layers 811 to 811 all have a thickness of 300 nm. Accordingly, the first semiconductor layer 812 is formed thicker than the other first semiconductor layers 811,. The buffer layer 80 has a thickness of 3.180 μm, and the total thickness of the epitaxial layer is 4.2 μm.

この電界効果トランジスタ４００は、バッファ層８０において、基板１０から第３層目の第一半導体層８１１が、厚さが８００ｎｍであり、他の第一半導体層８１１、・・・、８１１の厚さよりも厚く形成されていることによって、耐圧性が高く、反りが小さいデバイスとなっている。 In the field effect transistor 400, in the buffer layer 80, the first semiconductor layer 811 of the third layer from the substrate 10 has a thickness of 800 nm, and the thickness of the other first semiconductor layers 811. In addition, since the device is formed thick, the device has high pressure resistance and small warpage.

以下、具体的に説明する。図６は、図５に示す基板１０上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。図６において、横軸は積層方向を示し、縦軸は凸方向の反りをプラス、凹方向の反りをマイナスとした反り量を示す。また、線Ｌ３は実施の形態３におけるエピタキシャル成長中の反り量を示す。なお、線Ｌ２は、図２に示したものと同じである。 This will be specifically described below. FIG. 6 is an explanatory view for explaining the direction and amount of warpage of the epitaxial substrate when each layer is formed on the substrate 10 shown in FIG. In FIG. 6, the horizontal axis indicates the stacking direction, and the vertical axis indicates the amount of warpage with the convex direction warpage being positive and the concave direction warpage being negative. A line L3 indicates the amount of warpage during epitaxial growth in the third embodiment. The line L2 is the same as that shown in FIG.

図６に示すように、本実施の形態４においては、第一半導体層８１２が厚く形成されているので、第一半導体層８１２において発生するマイナス方向の反り量が大きくなる。その結果、他の第一半導体層８１１、・・・、８１１の厚さが同じであっても、線Ｌ３で示す場合と異なり、全体的な反りの蓄積を抑制できるので、半導体動作層４０を形成した後の最終的な反り量は点Ｐ３が示すようになり、点Ｐ２が示す反り量よりも小さい値となる。 As shown in FIG. 6, in the fourth embodiment, since the first semiconductor layer 812 is formed thick, the amount of warpage in the negative direction generated in the first semiconductor layer 812 increases. As a result, even if the thicknesses of the other first semiconductor layers 811,..., 811 are the same, unlike the case indicated by the line L3, the accumulation of the overall warpage can be suppressed. The final warpage amount after the formation is as indicated by the point P3, which is smaller than the warpage amount indicated by the point P2.

ここで、本発明の実施例２として、本実施の形態４に従い、直径４インチのＳｉ基板を用い、エピタキシャル層の総層厚を３．８２μｍとして電界効果トランジスタを作製したところ、各デバイスに分離する前のエピタキシャル基板の反り量（ＢＯＷ）は約６０μｍと良好であった。その結果、各デバイスに分離した後に反りが小さい電界効果トランジスタが得られた。また、得られた電界効果トランジスタの耐圧を測定したところ、１３００Ｖと優れた特性であることが確認された。 Here, as Example 2 of the present invention, according to the fourth embodiment, a field effect transistor was fabricated using a Si substrate having a diameter of 4 inches and a total epitaxial layer thickness of 3.82 μm. The amount of warpage (BOW) of the epitaxial substrate before the etching was as good as about 60 μm. As a result, a field effect transistor having a small warp after being separated into each device was obtained. Moreover, when the withstand voltage of the obtained field effect transistor was measured, it was confirmed that it was an excellent characteristic of 1300V.

なお、厚さを厚くする第一半導体層８１２の位置は、基板１０から第３層目に限らず、第１〜４層目のいずれかであればよい。基板１０から第１〜４層目の第一半導体層であれば、臨界厚さが４００ｎｍ以下程度になるので、いずれかの第一半導体層の厚さが４００ｎｍ以上であれば、エピタキシャル成長中に発生するマイナス方向の反りの量を十分に大きくすることができる。また、形成する第一半導体層８１２は１層に限らず、複数でもよい。 Note that the position of the first semiconductor layer 812 to increase the thickness is not limited to the third layer from the substrate 10 and may be any one of the first to fourth layers. If the first semiconductor layer is the first to fourth layers from the substrate 10, the critical thickness is about 400 nm or less. Therefore, if any of the first semiconductor layers is 400 nm or more, it occurs during epitaxial growth. It is possible to sufficiently increase the amount of negative warping. Further, the number of the first semiconductor layers 812 to be formed is not limited to one and may be plural.

また、上記各実施の形態においては、Ｓｉからなる基板を用いたが、ＳｉＣ、ＺｎＯからなる基板を用いてもよい。また、介在層、第一および第二半導体層の材質についても、窒化物系化合物半導体であり、格子定数および熱膨張率が基板も含めて所定の関係を満たすものであれば特に限定されない。 In each of the above embodiments, a substrate made of Si is used, but a substrate made of SiC or ZnO may be used. Also, the material of the intervening layer and the first and second semiconductor layers is not particularly limited as long as it is a nitride compound semiconductor and the lattice constant and the coefficient of thermal expansion satisfy a predetermined relationship including the substrate.

また、上記各実施の形態においては、半導体電子デバイスがＨＥＭＴ型の電界効果トランジスタであったが、本発明はこれに限定されず、絶縁ゲート型（ＭＩＳ型、ＭＯＳ型）、ショットキーゲート型（ＭＥＳ型）等、種々の電界効果トランジスタに対して適用可能である。また、本発明は、電界効果トランジスタ以外にも、ショットキーダイオード等、各種ダイオードに対しては適用可能である。たとえば、実施の形態１の電界効果トランジスタ１００において、ソース電極５１、ドレイン電極５２およびゲート電極５３のかわりにカソード電極およびアノード電極を形成した構造とすれば、本発明を適用したダイオードを実現できる。 In each of the above embodiments, the semiconductor electronic device is a HEMT type field effect transistor. However, the present invention is not limited to this, and an insulated gate type (MIS type, MOS type), Schottky gate type ( The present invention is applicable to various field effect transistors such as MES type). Further, the present invention can be applied to various diodes such as a Schottky diode in addition to the field effect transistor. For example, in the field effect transistor 100 according to the first embodiment, if the cathode electrode and the anode electrode are formed instead of the source electrode 51, the drain electrode 52, and the gate electrode 53, a diode to which the present invention is applied can be realized.

本発明の実施の形態１に係る電界効果トランジスタの模式的な断面図である。It is typical sectional drawing of the field effect transistor which concerns on Embodiment 1 of this invention. 図１に示す基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。It is explanatory drawing explaining the direction and the amount of curvature of the epitaxial substrate in the case of forming each layer on the substrate shown in FIG. 本発明の実施の形態２に係る電界効果トランジスタの模式的な断面図である。It is typical sectional drawing of the field effect transistor which concerns on Embodiment 2 of this invention. 本発明の実施の形態３に係る電界効果トランジスタの模式的な断面図である。It is typical sectional drawing of the field effect transistor which concerns on Embodiment 3 of this invention. 本発明の実施の形態４に係る電界効果トランジスタの模式的な断面図である。It is typical sectional drawing of the field effect transistor which concerns on Embodiment 4 of this invention. 図５に示す基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。It is explanatory drawing explaining the direction and the amount of curvature of the epitaxial substrate in the case of forming each layer on the substrate shown in FIG.

符号の説明Explanation of symbols

１０基板
２０、６０〜８０バッファ層
２２、８２、６２１〜６２８、７２１〜７２８第二半導体層
３０介在層
４０半導体動作層
４１電子走行層
４２電子供給層
４３コンタクト層
４３ａ開口部
５１ソース電極
５２ドレイン電極
５３ゲート電極
６１、７１、２１１〜２１８、８１１、８１２第一半導体層
１００〜４００電界効果トランジスタ
Ｌ１〜Ｌ３線
Ｐ１〜Ｐ３点 DESCRIPTION OF SYMBOLS 10 Substrate 20, 60-80 Buffer layer 22, 82, 621-628, 721-728 Second semiconductor layer 30 Intervening layer 40 Semiconductor operation layer 41 Electron transit layer 42 Electron supply layer 43 Contact layer 43a Opening 51 Source electrode 52 Drain Electrode 53 Gate electrode 61, 71, 211-218, 811, 812 First semiconductor layer 100-400 Field effect transistor L1-L3 Line P1-P3 Point

Claims

基板と、
前記基板上に形成された、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と該第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる第二半導体層とが交互に積層した２層以上の複合層を有するバッファ層と、
前記基板と前記バッファ層との間に形成された、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層と、
前記バッファ層上に形成された、窒化物系化合物半導体からなる半導体動作層と、
を備え、前記バッファ層は、前記各第二半導体層の厚さが互いに等しく、前記各第一半導体層の厚さが積層方向に向かって減少するように形成されており、前記第一半導体層のうち最も前記基板側の層の厚さが、その積層位置における臨界厚さよりも厚いことを特徴とする半導体電子デバイス。 A substrate,
A first semiconductor layer formed on the substrate and made of a nitride compound semiconductor having a lattice constant smaller than that of the substrate and having a larger thermal expansion coefficient, and a lattice constant smaller than that of the first semiconductor layer and thermal expansion larger than that of the substrate. A buffer layer having two or more composite layers in which second semiconductor layers made of a nitride compound semiconductor having a large coefficient are alternately stacked;
An intervening layer made of a nitride compound semiconductor formed between the substrate and the buffer layer and having a lattice constant smaller than that of the first semiconductor layer and a larger thermal expansion coefficient than that of the substrate;
A semiconductor operation layer made of a nitride compound semiconductor formed on the buffer layer;
The buffer layer is formed such that the thicknesses of the second semiconductor layers are equal to each other, and the thicknesses of the first semiconductor layers decrease in the stacking direction. A semiconductor electronic device characterized in that the thickness of the layer closest to the substrate is thicker than the critical thickness at the stacking position.

基板と、
前記基板上に形成された、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と該第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる第二半導体層とが交互に積層した２層以上の複合層を有するバッファ層と、
前記基板と前記バッファ層との間に形成された、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層と、
前記バッファ層上に形成された、窒化物系化合物半導体からなる半導体動作層と、
を備え、前記バッファ層は、前記各第二半導体層の厚さが積層方向に向かって減少するように形成されており、前記各第一半導体層の厚さは互いに等しく、かつ前記各第一半導体層の積層位置における臨界厚さよりも厚いことを特徴とする半導体電子デバイス。 A substrate,
A first semiconductor layer formed on the substrate and made of a nitride compound semiconductor having a lattice constant smaller than that of the substrate and having a larger thermal expansion coefficient, and a lattice constant smaller than that of the first semiconductor layer and thermal expansion larger than that of the substrate. A buffer layer having two or more composite layers in which second semiconductor layers made of a nitride compound semiconductor having a large coefficient are alternately stacked;
An intervening layer made of a nitride compound semiconductor formed between the substrate and the buffer layer and having a lattice constant smaller than that of the first semiconductor layer and a larger thermal expansion coefficient than that of the substrate;
A semiconductor operation layer made of a nitride compound semiconductor formed on the buffer layer;
The buffer layer is formed such that the thickness of each of the second semiconductor layers decreases in the stacking direction, and the thickness of each of the first semiconductor layers is equal to each other, and each of the first semiconductor layers is A semiconductor electronic device characterized by being thicker than a critical thickness at a position where a semiconductor layer is laminated.

基板と、
前記基板上に形成された、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と該第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる第二半導体層とが交互に積層した２層以上の複合層を有するバッファ層と、
前記基板と前記バッファ層との間に形成された、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層と、
前記バッファ層上に形成された、窒化物系化合物半導体からなる半導体動作層と、
を備え、前記バッファ層は、前記各第二半導体層の格子定数が積層方向に向かって増加するように形成されており、前記各第一半導体層の厚さは互いに等しく、かつ前記各第一半導体層の積層位置における臨界厚さよりも厚いことを特徴とする半導体電子デバイス。 A substrate,
A first semiconductor layer formed on the substrate and made of a nitride compound semiconductor having a lattice constant smaller than that of the substrate and having a larger thermal expansion coefficient, and a lattice constant smaller than that of the first semiconductor layer and thermal expansion larger than that of the substrate. A buffer layer having two or more composite layers in which second semiconductor layers made of a nitride compound semiconductor having a large coefficient are alternately stacked;
An intervening layer made of a nitride compound semiconductor formed between the substrate and the buffer layer and having a lattice constant smaller than that of the first semiconductor layer and a larger thermal expansion coefficient than that of the substrate;
A semiconductor operation layer made of a nitride compound semiconductor formed on the buffer layer;
The buffer layer is formed so that the lattice constant of each of the second semiconductor layers increases in the stacking direction, and the thickness of each of the first semiconductor layers is equal to each other, and each of the first semiconductor layers is A semiconductor electronic device characterized by being thicker than a critical thickness at a position where a semiconductor layer is laminated.

前記各第二半導体層は、Ａｌ_xＧａ_1-xＮ（ただし、０＜ｘ≦１）からなり、Ａｌの組成比が積層方向に向かって減少するように形成されていることを特徴とする請求項３に記載の半導体電子デバイス。 Each of the second semiconductor layers is made of Al _x Ga _1-x N (where 0 <x ≦ 1), and is formed so that the Al composition ratio decreases in the stacking direction. The semiconductor electronic device according to claim 3.

基板と、
前記基板上に形成された、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と該第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる第二半導体層とが交互に積層した４層以上の複合層を有するバッファ層と、
前記基板と前記バッファ層との間に形成された、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層と、
前記バッファ層上に形成された、窒化物系化合物半導体からなる半導体動作層と、
を備え、前記バッファ層は、前記各第二半導体層の厚さが互いに等しく、前記基板から第１〜４層目のいずれかの前記第一半導体層が、その積層位置における臨界厚さよりも厚いとともに他の前記第一半導体層の厚さよりも厚く形成されていることを特徴とする半導体電子デバイス。 A substrate,
A first semiconductor layer formed on the substrate and made of a nitride compound semiconductor having a lattice constant smaller than that of the substrate and having a larger thermal expansion coefficient, and a lattice constant smaller than that of the first semiconductor layer and thermal expansion larger than that of the substrate. A buffer layer having a composite layer of four or more layers in which second semiconductor layers made of a nitride compound semiconductor having a large coefficient are alternately stacked;
An intervening layer made of a nitride compound semiconductor formed between the substrate and the buffer layer and having a lattice constant smaller than that of the first semiconductor layer and a larger thermal expansion coefficient than that of the substrate;
A semiconductor operation layer made of a nitride compound semiconductor formed on the buffer layer;
In the buffer layer, the thicknesses of the respective second semiconductor layers are equal to each other, and any one of the first to fourth layers from the substrate is thicker than the critical thickness at the stacking position. In addition, the semiconductor electronic device is formed thicker than other first semiconductor layers.

前記第一半導体層は、ＧａＮからなり、最も厚いものの厚さが４００ｎｍ以上、２０００ｎｍ以下であることを特徴とする請求項１〜５のいずれか１つに記載の半導体電子デバイス。 The semiconductor electronic device according to claim 1, wherein the first semiconductor layer is made of GaN, and the thickness of the thickest layer is 400 nm or more and 2000 nm or less.

前記基板は、Ｓｉ、ＳｉＣ、ＺｎＯのいずれかからなることを特徴とする請求項１〜６のいずれか１つに記載の半導体電子デバイス。 The semiconductor electronic device according to claim 1, wherein the substrate is made of any one of Si, SiC, and ZnO.

前記第二半導体層は、ＡｌＮからなり、厚さが０．５ｎｍ以上、２００ｎｍ以下であることを特徴とする請求項１〜７のいずれか１つに記載の半導体電子デバイス。 The semiconductor electronic device according to claim 1, wherein the second semiconductor layer is made of AlN and has a thickness of 0.5 nm or more and 200 nm or less.