JP5099717B2 - Game machine - Google Patents
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Description
本発明は、遊技の進行状況に応じた演出動作を行うことができる遊技機に関する。 The present invention relates to a gaming machine capable of performing an effect operation according to the progress of a game.
(背景技術の概要)
この種の遊技機に関する背景技術として、可変表示装置を備えた弾球遊技機が挙げられる(例えば、特許文献1参照。)。この公知の弾球遊技機は、遊技の進行に伴い3つの回転ドラムを回転させてドラム表面の図柄を変動表示させる一方、その停止時に3つの図柄の組み合わせを表示することで、図柄表示による演出を行うことができる。
(Overview of background technology)
Background art related to this type of gaming machine includes a ball game machine equipped with a variable display device (see, for example, Patent Document 1). This known ball game machine rotates the three rotating drums as the game progresses to display the symbols on the drum surface in a variable manner, while displaying the combination of the three symbols at the time of stoppage. It can be performed.
(背景技術の構成)
公知の弾球遊技機は、主制御基板となる遊技制御回路基板により遊技動作の基本的な制御を行うとともに、サブ基板となる回転ドラム制御基板により上記の回転ドラムの作動を制御する構成となっている。
(Configuration of background technology)
A known ball game machine is configured to perform basic control of game operations by a game control circuit board serving as a main control board, and to control the operation of the rotary drum using a rotary drum control board serving as a sub board. ing.
また回転ドラム制御基板は、回転ドラム駆動用のステッピングモータやドラム点灯表示用のドラムランプ等にパラレル配線を通じて接続されており、その基板上に配置されているモータドライブ回路やドラムランプ回路から、それぞれパラレル形式で駆動信号が出力されるものとなっている。 The rotating drum control board is connected to the stepping motor for driving the rotating drum, the drum lamp for displaying the drum lighting, etc. through parallel wiring, and from the motor drive circuit and the drum lamp circuit arranged on the board, respectively. Drive signals are output in a parallel format.
(第1課題)
ところで、この種の遊技機は抽選演出を盛り上げるため、図柄の変動表示や効果音の出力、ランプの点滅・発光等により多彩な演出表現をする各種演出装置を標準的に装備している。
(First issue)
By the way, in order to increase the lottery effect, this type of gaming machine is normally equipped with various effect devices that express various effects by displaying symbol fluctuations, outputting sound effects, blinking / light emission of lamps, and the like.
このうち、図柄の変動表示による演出方法としては、例えば液晶表示装置を用いて画像を表示する方法が一般的であるが、なかには駆動源にステッピングモータを用いた回転ドラム表示装置を用いたり、あるいは、駆動源にステッピングモータを用いた可動体装置を液晶表示装置と組み合わせて用いたりすることで、演出方法の差別化を図った遊技機がある。 Among these, as an effect method by changing the display of symbols, for example, a method of displaying an image using a liquid crystal display device is generally used, but in some cases, a rotary drum display device using a stepping motor as a drive source is used, or There is a gaming machine in which a production method is differentiated by using a movable body device using a stepping motor as a drive source in combination with a liquid crystal display device.
一般的に、ステッピングモータを駆動制御するには、CPUのタイマ割込処理によって1ステップ分の駆動パルスを作成する方法が用いられる。この駆動パルスの発生周期は、CPUのタイマ割込周期で決定されるため、ステッピングモータを高速に回転させたい場合には、その分、CPUによるタイマ割込処理の周期を短くする必要がある。その上、同じCPUを用いて音の出力やランプの点滅・発光等の駆動制御を1つのタイマ割込処理内で処理するとなると、それだけ高速な処理能力がCPUに要求される。 In general, in order to drive and control a stepping motor, a method of generating a drive pulse for one step by a timer interruption process of a CPU is used. Since the generation period of this drive pulse is determined by the timer interruption period of the CPU, when the stepping motor is to be rotated at a high speed, it is necessary to shorten the period of the timer interruption process by the CPU. In addition, if the same CPU is used to process drive control such as sound output and lamp blinking / light emission within one timer interrupt process, the CPU is required to have a higher processing capacity.
このことは、仕様に見合った高速型のCPUを選定すれば、実現は可能である。しかしながら近年、流行の移り変わりの速さとともに遊技機のライフサイクルが一層短くなる傾向にあり、各遊技機メーカーとも、他の競合メーカーに遅れをとらないために開発工程の短縮化を優先課題としている。 This can be realized by selecting a high-speed CPU that meets the specifications. However, in recent years, the life cycle of gaming machines has tended to become even shorter with the speed of epidemic transition, and each gaming machine manufacturer has made it a priority to shorten the development process in order to keep up with other competing manufacturers. .
ところが、音の出力やランプの点滅・発光等の動作を制御する回路やプログラムに変更がないにもかかわらず、仕様に見合ったCPUの選定から設計をしていたのでは、遊技機の開発に余計な時間を要し、それだけ開発競争に後れをとることになる。 However, even though there was no change in the circuit or program that controls the operation of sound output, lamp blinking / light emission, etc., the design was based on the selection of a CPU that meets the specifications. It takes extra time and lags behind the development competition.
そこで本発明は、遊技機のライフサイクルの短縮化に対応するべく、開発工程の短縮化を課題としてなされたものである。 Accordingly, the present invention has been made to shorten the development process in order to cope with the shortening of the life cycle of gaming machines.
(第2課題)
公知の弾球遊技機では、サブ基板となる回転ドラム制御基板とステッピングモータ、ドラムランプ等の負荷をパラレル配線で接続しているため、配線本数が多く、その取り回しも容易でない。そこへさらに演出動作を制御するため音出力回路やLEDランプ駆動回路、情報出力回路等の配置を回転ドラム制御基板に移し替えたとすると、これら回路から各制御対象(音響機器、LED、装飾ランプ等)につながるパラレル配線が加わるため、サブ基板となる回転ドラム制御基板に付属する配線が一層複雑化する。
(Second problem)
In a known ball game machine, a rotating drum control board serving as a sub board and a load such as a stepping motor and a drum lamp are connected by parallel wiring, so that the number of wirings is large and the handling thereof is not easy. If the arrangement of the sound output circuit, LED lamp drive circuit, information output circuit, etc. is further transferred to the rotating drum control board to further control the production operation, each control object (sound equipment, LED, decorative lamp, etc.) is transferred from these circuits. ) Is added, the wiring attached to the rotary drum control board serving as the sub board is further complicated.
このような配線の複雑化を避けるには、サブ基板からの出力データをシリアル形式に変更し、要所にシリアル配線を用いたデータ伝送を採り入れる手法が一般的である。この場合、配線数を減らして取り回しの困難性を回避することができると考えられる。 In order to avoid such complication of wiring, it is common to change the output data from the sub-board to a serial format and adopt data transmission using serial wiring at the key points. In this case, it is considered that the difficulty of handling can be avoided by reducing the number of wirings.
しかしながら、シリアル形式でデータを出力する場合、全ての制御データを転送するために所定期間かけてデータを送る必要があるため、遊技機内で発生するノイズの影響によって伝送中のデータが書き換えられるおそれがある。この場合、負荷側に設けられたパラレル変換回路には、本来のデータと違ってノイズにより書き換えられたデータが記憶されるため、サブ制御基板が指示したとおりに負荷を正常に駆動できなくなってしまう。 However, when outputting data in the serial format, it is necessary to send data over a predetermined period in order to transfer all control data, so there is a possibility that data being transmitted may be rewritten due to the influence of noise generated in the gaming machine. is there. In this case, unlike the original data, the data rewritten by noise is stored in the parallel conversion circuit provided on the load side, so that the load cannot be driven normally as instructed by the sub-control board. .
そこで本発明は、シリアルデータを伝送する手法により配線関係を簡略化するとともに、遊技機特有のノイズ環境に影響されることなく確実なデータの授受を可能とする技術の提供を課題とする。 Accordingly, an object of the present invention is to provide a technique that simplifies the wiring relationship by a method of transmitting serial data and enables reliable data transfer without being affected by a noise environment peculiar to a gaming machine.
(解決手段1)
上記の第1課題を解決するため、本発明の遊技機は、遊技動作を制御するメイン制御基板と、前記メイン制御基板に接続されて演出動作を制御するサブ制御基板と、前記サブ制御基板に接続され、前記演出動作を実行するべく作動するステッピングモータを駆動する負荷駆動基板とを備えており、前記メイン制御基板は、遊技の進行に伴い前記サブ制御基板に対してメインコマンドを出力するメインCPUを有しており、前記サブ制御基板は、前記メインCPUからのメインコマンドに基づいて前記負荷駆動基板に対してサブコマンドを出力する第1CPUと、前記第1CPUから出力されるサブコマンドに基づいて、所定の定期割込処理ごとに前記ステッピングモータを1ステップ駆動するための駆動パルスを出力する第2CPUとを有している。
(Solution 1)
In order to solve the first problem, a gaming machine according to the present invention includes a main control board that controls a gaming operation, a sub control board that is connected to the main control board and controls an effect operation, and the sub control board. And a load drive board that drives a stepping motor that is connected to operate to perform the presentation operation. The main control board outputs a main command to the sub control board as the game progresses. The sub-control board includes a first CPU that outputs a sub-command to the load drive board based on a main command from the main CPU, and a sub-command output from the first CPU. And a second CPU that outputs a drive pulse for driving the stepping motor one step for each predetermined periodic interrupt process. There.
サブ制御基板で実行するべき処理の構成上、メイン処理ループを基幹として演出動作の制御を行い、その間に一定周期で定期割込処理を入れながら制御対象となるステッピングモータを駆動する態様が好ましいといえる。この場合、サブ制御基板は第1CPUと第2CPUとで処理を分け、遊技動作の基本的な制御に関するメインコマンドの出力を第1CPUが受け持ち、ステッピングモータの駆動制御に関する駆動パルスの出力を第2CPUが受け持つことができる。このため、第2CPUが駆動パルスの出力周期に合わせて定期割込処理を実行できることから、例えば以下の有用性を発揮することができる。 On the configuration of the process to be executed on the sub-control board, it is preferable that the production operation is controlled based on the main process loop, and the stepping motor to be controlled is driven while the periodic interruption process is performed at a fixed period during that period. I can say that. In this case, the sub-control board divides the processing between the first CPU and the second CPU, the first CPU takes charge of the output of the main command related to the basic control of the game operation, and the second CPU outputs the drive pulse related to the drive control of the stepping motor. Can take charge. For this reason, since the second CPU can execute the periodic interrupt processing in accordance with the output period of the drive pulse, for example, the following utility can be exhibited.
(1)第2CPUで行う定期割込処理をステッピングモータの駆動パルスの出力に特化させることで、ステッピングモータを用いたドラム、リール等による演出動作(繊細な図柄変動や高速変動等)に適した駆動パルスの出力処理を行うことができる。 (1) By specializing the periodic interrupt processing performed by the second CPU to the output of the driving pulse of the stepping motor, it is suitable for staging operations (such as delicate symbol fluctuations and high-speed fluctuations) using the drum, reel, etc. using the stepping motor The drive pulse output process can be performed.
(2)上記のステッピングモータとは別の演出要素(例えば、LED・ランプ、音響機器、液晶表示器等)については、これらを第1CPUによる制御配下に置くことができるので、ステッピングモータの制御に特化させた第2CPUの定期割込処理の中では、その他の演出動作体に用いる処理を実行する必要がない。 (2) With respect to stage elements other than the above stepping motors (for example, LED lamps, audio equipment, liquid crystal displays, etc.), these can be placed under the control of the first CPU. In the specialized periodic interruption process of the second CPU, it is not necessary to execute the process used for the other effect operating body.
したがって本発明では、液晶表示器や音響装置、発光装置等の演出要素に合わせてステッピングモータによる演出表示を採用する場合であっても、遊技機の開発工程において特に高速なCPUを選定する必要がなく、それだけ遊技機の開発工程を短縮化することができる。 Therefore, in the present invention, it is necessary to select a particularly high-speed CPU in the development process of the gaming machine even when the effect display by the stepping motor is adopted in accordance with the effect elements such as the liquid crystal display device, the sound device, and the light emitting device. In addition, the game machine development process can be shortened accordingly.
(解決手段2)
上記の解決手段1において、前記第1および第2CPUは、それぞれ所定の制御周期で繰り返されるメイン処理の途中で前記定期割込処理を実行し、前記第1CPUは、前記メイン処理において前記サブコマンドを作成する一方、この作成した前記サブコマンドを前記定期割込処理において前記第2CPUに出力するものであり、前記第2CPUは、前記メイン処理において前記駆動パルスを作成し、前記メイン処理を複数回繰り返して実行する過程にて、前回作成した前記駆動パルスの内容と今回作成した前記駆動パルスの内容とが同じであっても、前記定期割込処理において前記駆動パルスの出力を毎回行うことができる。
(Solution 2)
In the solving means 1, the first and second CPUs each execute the periodic interrupt process in the middle of a main process repeated at a predetermined control cycle, and the first CPU executes the subcommand in the main process. On the other hand, the created subcommand is output to the second CPU in the periodic interrupt process, and the second CPU creates the drive pulse in the main process and repeats the main process a plurality of times. Even if the content of the drive pulse created last time is the same as the content of the drive pulse created this time, the drive pulse can be output every time in the periodic interrupt processing.
通常、第2CPUがメイン処理を繰り返し実行する過程で、毎回作成した駆動パルスの内容に変化がなければ、その受け取り先となる駆動ユニットに対して同じ内容の駆動パルスを毎回出力する必要はないが、サブ制御基板から負荷駆動基板へのデータ伝送過程でノイズの介入が生じることも考えられる。このため解決手段2では、特に駆動パルスの内容に変化がない場合であっても、これを敢えて毎回出力することにより、その受け取り先の負荷駆動基板でデータ上の誤認識が生じていた場合は、これを直ちに正しいデータに復旧させることができる。したがって、駆動パルスの内容とステッピングモータの実際の動作に顕著な不整合が生じることがなく、遊技者に違和感を覚えさせる事態が回避される。
Normally, if the content of the drive pulse created each time does not change during the process in which the second CPU repeatedly executes the main process, it is not necessary to output the drive pulse having the same content to the drive unit that receives the same every time. It is also conceivable that noise intervention occurs in the data transmission process from the sub control board to the load driving board. For this reason, in the
(解決手段3)
上記の解決手段2において、前記第2CPUは、前記第1CPUよりも短周期で前記定期割込処理を実行可能であることが好ましい。
(Solution 3)
In the
この場合、第2CPUによる駆動パルスの出力周期がより短縮化されるため、ステッピングモータの高速回転を容易に実現することができる。 In this case, since the output period of the drive pulse by the second CPU is further shortened, high-speed rotation of the stepping motor can be easily realized.
(解決手段4)
上記の解決手段1から3において、前記サブ制御基板は、前記駆動パルスをシリアルデータ形式で出力し、前記負荷駆動基板は、前記サブ制御基板から出力されるシリアルデータ形式の前記駆動パルスを電界効果トランジスタにより受け取り、これをパラレルデータ形式に変換して前記ステッピングモータを駆動する態様であってもよい。
(Solution 4)
In the solving means 1 to 3, the sub control board outputs the drive pulse in a serial data format, and the load drive board outputs the drive pulse in the serial data format output from the sub control board as a field effect. It may be an aspect in which the stepping motor is driven by receiving it by a transistor and converting it into a parallel data format.
この場合、電界効果トランジスタ(FET)による優れたスイッチング特性(ターンオン/ターンオフ応答速度)により、シリアルデータの受信を正確に行うことができる。 In this case, serial data can be accurately received due to excellent switching characteristics (turn-on / turn-off response speed) of the field effect transistor (FET).
(解決手段5)
あるいは、上記の解決手段4において、前記サブ制御基板は、シリアルデータ形式の前記駆動パルスの出力を電界効果トランジスタにより行う出力回路をさらに有する態様がより好ましい。
(Solution 5)
Alternatively, in the
この場合、シリアルデータの受け取り先に加えて、その出力元であるサブ制御基板においても出力特性が向上するため、サブ制御基板と負荷駆動基板との間で好適にデータの授受を実行することが可能になる。 In this case, in addition to the serial data recipient, the output characteristics of the sub-control board that is the output source are also improved, so that data can be suitably exchanged between the sub-control board and the load drive board. It becomes possible.
(解決手段6)
また本発明の遊技機は別途独立の構成により、上記の第2課題に対応する。すなわち本発明の遊技機は、遊技の進行状況に応じて所定の演出動作を実行する演出動作体と、前記演出動作体による演出動作を制御するための演出指令信号をシリアルデータ形式で出力するサブ制御基板と、前記サブ制御基板からシリアルデータ形式の演出指令信号を受け取り、これをパラレルデータ形式に変換して前記演出動作体の駆動に必要な給電動作を行う負荷駆動基板とを備えており、前記サブ制御基板は、所定の制御周期で繰り返されるメイン処理において前記演出指令信号を作成する一方、前記メイン処理中の定期割込処理において前記演出指令信号を出力し、前記メイン処理を複数回繰り返して実行する過程にて、前回作成した前記演出指令信号の内容と今回作成した前記演出指令信号の内容とが同じであっても、前記定期割込処理において前記演出指令信号の出力を毎回行うことができる。
(Solution 6)
In addition, the gaming machine of the present invention addresses the above-described second problem by a separate configuration. In other words, the gaming machine of the present invention is a sub-system that outputs, in serial data format, an effect operating body that executes a predetermined effect operation according to the progress of the game, and an effect command signal for controlling the effect operation by the effect operating body. A control board, and a load drive board that receives an effect command signal in a serial data format from the sub-control board, converts this into a parallel data format, and performs a power feeding operation necessary for driving the effect operating body, The sub control board generates the effect command signal in a main process repeated at a predetermined control cycle, while outputting the effect command signal in a periodic interrupt process during the main process, and repeats the main process a plurality of times. Even if the content of the production command signal created last time is the same as the content of the production command signal created this time, The output of the presentation command signal may be performed each time the write process.
通常、サブ制御基板がメイン処理を繰り返し実行する過程で、毎回作成した演出指令信号の内容に変化がなければ、その受け取り先となる負荷駆動基板に対して同じ内容の指令信号を毎回出力する必要はないが、上記のように演出指令信号の伝送過程でノイズの介入が生じ、そこでデータが書き換えられることも考えられる。このため、本発明では特に演出指令信号の内容に変化がない場合であっても、これを敢えて毎回出力することにより、その受け取り先の負荷駆動基板で誤認識が生じていた場合は、これを直ちに正しい指令信号に復旧させることができる。したがって、演出指令信号の内容と実際の演出動作体の動作に顕著な不整合が生じることがなく、遊技者に違和感を覚えさせる事態が回避される。 Normally, in the process of repeatedly executing the main process by the sub-control board, if there is no change in the contents of the production command signal created every time, it is necessary to output the same command signal to the load drive board that receives it every time. However, as described above, it is conceivable that noise intervenes in the transmission process of the production command signal, and the data is rewritten there. For this reason, even if there is no change in the content of the production command signal in the present invention, if it is erroneously recognized in the receiving load drive board by deliberately outputting it, The correct command signal can be restored immediately. Therefore, there is no significant inconsistency between the contents of the effect command signal and the actual operation of the effect action body, and a situation in which the player feels uncomfortable is avoided.
(解決手段7)
上記の解決手段6において、前記負荷駆動基板は、前記演出指令信号の受け取りを電界効果トランジスタにより行う入力回路を有するものであってもよい。
(Solution 7)
In the solving means 6, the load driving board may have an input circuit that receives the effect command signal by a field effect transistor.
電界効果トランジスタ(FET)は、バイポーラトランジスタに比較してスイッチング特性(ターンオン/ターンオフ応答速度)に優れるため、正確なシリアルデータ伝送によって各演出動作体を正しく作動させることができる。 Since the field effect transistor (FET) is superior in switching characteristics (turn-on / turn-off response speed) as compared with the bipolar transistor, each effect operating body can be correctly operated by accurate serial data transmission.
(解決手段8)
あるいは上記の解決手段7において、サブ制御基板は、演出指令信号の出力を電界効果トランジスタにより行う出力回路をさらに有する態様であってもよい。この場合、シリアルデータの受け取り先に加えて、その出力元であるサブ制御基板においても出力特性が向上するため、より好適にデータの授受を実行することが可能になる。
(Solution 8)
Alternatively, in the solution means 7 described above, the sub control board may further include an output circuit that outputs a production command signal by a field effect transistor. In this case, in addition to the serial data receiving destination, the output characteristics of the sub-control board that is the output source are also improved, so that it is possible to execute data transfer more suitably.
(その他の解決手段)
また、上記の解決手段7,8において電界効果トランジスタの閾値を比較的高く設定することにより、ノイズによる影響を受けにくい入出力回路を容易に構築することができる。
(Other solutions)
In addition, by setting the threshold value of the field effect transistor relatively high in the above-described solving means 7 and 8, an input / output circuit which is not easily affected by noise can be easily constructed.
本発明の遊技機は、演出動作体を用いた演出効果を大きく高めることができる。 The gaming machine of the present invention can greatly enhance the effect using the effect operating body.
以下、本発明をパチンコ機に適用した実施形態について、次に掲げる項目に沿って各対応図面を参照しながら説明する。 Hereinafter, an embodiment in which the present invention is applied to a pachinko machine will be described along the following items with reference to the corresponding drawings.
1.センター役物装置(図1)
2.ドラムユニット(図2)
2−1.ドラム
2−2.ステッピングモータ
2−3.LED基板
3.負荷駆動基板(図3)
4.制御系の第1実施例(図3)
4−1.サブ制御基板の構成
4−2.負荷駆動基板
4−3.パラレルデータの出力
4−4.シリアルデータの伝送
4−5.その他の信号
5.制御対象の区分
5−1.第1CPUの処理(図4,図5)
5−2.第2CPUの処理(図6,図7)
5−3.制御対象の区分けによる利点
5−4.ノイズによる影響の回避
6.制御系の第2実施例(図8)
6−1.第1,第2CPUの処理
6−2.制御系の動作特性(図9)
6−2−1.ターンオフによる影響の例
6−2−2.入力FETによる遅延の回避
6−2−3.ノイズによる影響の回避
6−3.出力FET
7.その他の実施形態についての言及
1. Center accessory device (Figure 1)
2. Drum unit (Figure 2)
2-1. Drum 2-2. Stepping motor 2-3. LED board3. Load drive board (Figure 3)
4). First embodiment of the control system (FIG. 3)
4-1. Configuration of sub-control board 4-2. Load drive board 4-3. Output of parallel data 4-4. Transmission of serial data 4-5. 4. Other signals Control target category 5-1. Processing of the first CPU (FIGS. 4 and 5)
5-2. Second CPU processing (FIGS. 6 and 7)
5-3. Advantages due to control object classification 5-4. 5. Avoiding the effects of noise Second embodiment of control system (FIG. 8)
6-1. Processing of first and second CPUs 6-2. Control system operating characteristics (Fig. 9)
6-2-1. Example of influence by turn-off 6-2-2. Avoidance of delay due to input FET 6-2-3. Avoiding the effects of noise 6-3. Output FET
7). Reference to other embodiments
(1.センター役物装置)
図1は、パチンコ機の遊技盤(図示されていない)に適用されるセンター役物装置14と、このセンター役物装置14とともに演出的な表示を行うための装置類を具体的に示している。ここでは遊技盤の板材や主要な構成部品が省略されているが、遊技盤の裏側には、センター役物装置14の背後に液晶表示器16およびドラムユニット18が配設されている。このうち液晶表示器16は中央に位置し、その左右両側に1つずつドラムユニット18が位置している。さらに、液晶表示器16の背後に表示制御ユニット20が配設されており、この表示制御ユニット20は液晶表示器16およびドラムユニット18の後側に沿うようにして位置付けられている。
(1. Center accessory device)
FIG. 1 specifically shows a
液晶表示器16の前面には表示画面16aが形成されており、液晶表示器16がセンター役物装置14に組み合わされた状態で、その中央の領域内に表示画面16aが位置付けられるものとなっている。
A
またドラムユニット18は、上下方向に配列された3つのドラム(詳しく図示されていない)を有しており、これら3つのドラムは、いずれもドラムユニット18の前面側にて視認可能となっている。ドラムユニット18がセンター役物装置14に組み合わされると、表示画面16aの左右でそれぞれ3つの装飾図柄が視認されるように位置付けられる。
The
(2.ドラムユニット)
図2は、ドラムユニット18を分解した状態で示している。ここでは正面からみて右側に位置するドラムユニット18を取り上げているが、左側のドラムユニット18についても同様または対称の構成となっている。
(2. Drum unit)
FIG. 2 shows the
(2−1.ドラム)
上記のように、各ドラムユニット18は3つのドラム18aを有している。これらドラム18aは水平軸線の周りに回転可能となっており、ドラムユニット18内で上下3段をなして配列されている。個々のドラム18aには、その外周面に図柄表示帯(参照符号なし)が貼付されており、この図柄表示帯には例えば、多種類に着色された数字の「7」をデザインした装飾図柄が付されている。なお、装飾図柄はドラム18aの周方向に複数(例えば5つ)配列されている。
(2-1. Drum)
As described above, each
(2−2.ステッピングモータ)
ドラムユニット18はまた、3つのドラム18aにそれぞれ対応して3つのステッピングモータ18bを備えている。ドラムユニット18の側面(この例では右側面)はモータベース18cに覆われており、3つのステッピングモータ18bはモータベース18cの外側面に宛われるようにして上下3段をなして配置される。
(2-2. Stepping motor)
The
ドラムユニット18は、ドラム18aおよびステッピングモータ18bを用いて可動体による表示動作を実現可能であるが、ドラムユニット18はさらに発光装飾を行うための装置を有している。
The
(2−3.LED基板)
ドラムユニット18による発光装飾は、個々のドラム18aの内側から透過光を発して装飾図柄を点灯表示させるためのものであり、このためドラムユニット18には、光源となるLED基板18dが内蔵されている。LED基板18dは各ドラム18aに対応して3セット用意されており、これらは一体型のランプハウジング18eにそれぞれ収容される。ランプハウジング18eはその上下および後方をケーシング18fに覆われており、このケーシング18fもまたランプハウジング18eと一体的に成形されている。
(2-3. LED board)
The light emitting decoration by the
また、個々のランプハウジング18eの前面にそれぞれ光拡散板18gが取り付けられており、この光拡散板18gは前方に向けて凸となるように湾曲している。3つのランプハウジング18eはさらに、その前面をクリアカバー18hにより覆われるものとなっており、各ドラム18aの装飾図柄はこのクリアカバー18hを透かして視認される。なお、クリアカバー18hはその上下にてケーシング18fに固定される。
Further, a
(3.負荷駆動基板)
またドラムユニット18は基板ボックス18iを有しており、この基板ボックス18iはケーシング18fの背面側に取り付けられる。基板ボックス18i内には駆動ユニットとなる負荷駆動基板22が内蔵されており、この負荷駆動基板22には上記のステッピングモータ18bやLED基板18d等に対する給電動作を行うための駆動回路が形成されている。なお、負荷駆動基板22の構成についてはさらに後述する。
(3. Load drive board)
The
(4.制御系の第1実施例)
図3は、第1実施例となる制御系の構成を概略的に示している。この第1実施例は、サブ制御基板32にて2つのCPU(第1,第2CPU)を用い、特に第1CPUが第2CPUに指示を与えることで、この指示に基づいて第2CPUがセンター役物装置14を構成する左右のドラムユニット18の駆動負荷(ドラム駆動用のステッピングモータ18bやドラムバックライト用LED、当りライン表示用LED等)を制御するものである。
(4. First embodiment of control system)
FIG. 3 schematically shows the configuration of the control system according to the first embodiment. In the first embodiment, two CPUs (first and second CPUs) are used in the
通常、パチンコ機における遊技動作はメイン制御基板30により制御され、遊技の進行に伴う演出動作の制御はサブ制御基板32により制御される。これらメイン制御基板30およびサブ制御基板32は、遊技盤の裏側に配設されており、各基板にはCPUやROM、RAM等の各種電子部品が実装されている。
Usually, the game operation in the pachinko machine is controlled by the
サブ制御基板32は、メイン制御基板30のメインCPU(図示していない)から送信される指令信号(例えば図柄の変動パターン信号)に基づき、上記の液晶表示器16やドラムユニット18等による演出動作を制御する。ここでの指令信号(変動パターン信号)は、始動入賞口への入賞を契機とした図柄の変動表示および停止時の図柄表示態様を指示するものであり、このためサブ制御基板32は、指示された態様で図柄を表示させるように液晶表示器16およびドラムユニット18の作動を制御する。
The
さらに、サブ制御基板32にはワープ通路の入球スイッチ28が接続(入力側)されているほか、演出動作体としてのスピーカ34やLED基板26等が接続(出力側)されており、これら演出動作体もまたサブ制御基板32から制御信号を受け取ってそれぞれの演出動作を行う。なお、ワープ通路への入口はセンター役物装置14の上部に形成されており、入球スイッチ28はセンター役物装置14の上縁部に内蔵されている。スピーカ34は演出上の効果音や音声を出力するためのものであり、その作動は液晶表示器16やドラムユニット18による演出動作に合わせて制御されている。なお図3には示されていないが、サブ制御基板32には枠装飾用または盤面装飾用のLED基板や、センター役物装置14の装飾ランプとなるLED基板もまた同様に接続されている。
In addition, the
(4−1.サブ制御基板の構成)
サブ制御基板32には、制御指令部となる2つのCPU(以下、「第1CPU」、「第2CPU」とそれぞれ呼称する。)36,38が実装されており、これら第1CPU36および第2CPU38が協働して演出動作体による演出動作を制御している。
(4-1. Configuration of sub-control board)
On the
具体的には、先ず第1CPU36はメイン制御基板30から送信される指令信号を受け取り、これに基づいて上記のLED基板26や液晶表示器16、スピーカ34等による演出動作を制御することができる。このためサブ制御基板32には、さらに出力トランジスタ40やVDP42、音源IC44、アンプ46等の回路素子が実装されており、それぞれ対応する回路素子を通じてLED基板26や液晶表示器16、スピーカ34等が駆動されている。
Specifically, first, the
一方の第2CPU38は、第1CPU36から指令信号を受け取り、これに基づいてドラムユニット18の作動を制御する役割を果たしている。第1実施例では第1CPU36の配下に第2CPU38が位置しており、ドラムユニット18の負荷駆動基板22に対して第2CPU38からの信号のみが入力される構成となっている。このため負荷駆動基板22は、第2CPU38から受け取った信号に基づいてステッピングモータ18bやLED基板18d等を駆動するものとなっている。
One
なお第1実施例では、第2CPU38から出力される信号のうち、ステッピングモータ18bの駆動信号がパラレルデータ形式で、LED基板18dの駆動信号がシリアルデータ形式で出力される。
In the first embodiment, among the signals output from the
(4−2.負荷駆動基板)
負荷駆動基板22は左右のドラムユニット18にそれぞれ設けられているが、図3にはこのうち一方の負荷駆動基板22の構成が概略的に示されている。また図3では簡略化して示されているが、既に説明したように左右のドラムユニット18にはステッピングモータ18bおよびLED基板18d(バックライト用と当りライン表示用を含む)が3セットずつ装備されている。LED基板18dが有する複数のLED素子やステッピングモータ18bの複数の極(励磁コイル)への駆動パルスは、負荷駆動基板22から必要なビット数分(バックライト3個×3ビット=9ビット,当りライン3本=3ビット,モータ3個×4ビット=12ビット,計24ビット/1ユニット)のパラレル配線を通じて行われている。
(4-2. Load drive board)
The
(4−3.パラレルデータの出力)
サブ制御基板32から負荷駆動基板22へは、出力トランジスタ48を介してステッピングモータ18bの各相に対応する信号が出力される。そして、負荷駆動基板22からステッピングモータ18bへは、サブ制御基板32から出力された信号が直接駆動信号として出力される。
(4-3. Output of parallel data)
A signal corresponding to each phase of the stepping
後述するように、ステッピングモータ18bを駆動するための各相への信号は、第2CPU38が1msごとに実行するタイマ割込処理において作成および出力される。
As will be described later, a signal for each phase for driving the stepping
(4−4.シリアルデータの伝送)
上記のようなシリアルデータ形式による指令信号の伝送を行うため、サブ制御基板32には出力FET48が実装されており、また負荷駆動基板22には入力FET(例えば2SK1062)50が実装されている。
(4-4. Transmission of serial data)
In order to transmit the command signal in the serial data format as described above, an
より具体的には、サブ制御基板32の第2CPU38からは、各種制御対象に対する指令信号がシリアルデータで出力されるとともに、同期用のクロック信号(例えば250kHz)および出力制御信号が合わせて出力されている。これら出力信号はサブ制御基板32の出力FET48を通じて負荷駆動基板22に伝送され、そこで入力FET50により受け取られる。
More specifically, the
負荷駆動基板22には、データ形式の変換を行うシリアル/パラレルIC52が実装されており、上記の入力FET50により受け取られたシリアルデータ形式の指令信号は、シリアル/パラレルIC52にてパラレル変換される。なお負荷駆動基板22には、全ての制御対象(バックライト用および当りライン表示用を含むLED基板18d)で必要となるビット数をカバーするために複数(図示の例では2個×8ビット=16ビット)のシリアル/パラレルIC52が実装されている。これらシリアル/パラレルIC52はカスケード接続されており、その接続順にシリアルデータを受け渡しすることができる。また、これらシリアル/パラレルIC52には、入力FET50からクロック信号および出力制御信号がそれぞれ分配されている。
A serial /
なお負荷駆動基板22は、シリアル/パラレルIC52によりパラレル変換したデータと、サブ制御基板32から受け取ったパラレルデータとを出力トランジスタ53を通じてLED基板18dまたはステッピングモータ18bの動作電流として出力することができる。
The
(4−5.その他の信号)
ドラムユニット18には、個々のステッピングモータ18bにそれぞれインデックスセンサ54が付設されており、このインデックスセンサ54から負荷駆動基板22にインデックス信号が入力されている。このインデックス信号は負荷駆動基板22を通じてサブ制御基板32にフィードバックされ、そして入力トランジスタ58を通じて第2CPU38に入力される。また、上記の入球スイッチ28からの検出信号は、入力トランジスタ60を通じて第1CPU36に入力されている。
(4-5. Other signals)
In the
(5.制御対象の区分)
例えば、サブ制御基板32の制御対象となる演出動作体を液晶表示器16、枠装飾用または盤面装飾用のLED基板、ワープ通路用のLED基板、その他のLED基板(センター役物装置14に内蔵されているもの)およびドラムユニット18として規定すると、これら演出動作体は大きく2つの制御対象に区分けされている。このような制御対象の区分けは、サブ制御基板32において第1CPU36または第2CPU38のどちらが制御を担当するかの違いに基づくものであり、具体的には、第2CPU38が担当する制御対象がドラムユニット18(ステッピングモータ18bおよびLED基板18d)であり、第1CPU36が担当する制御対象がそれ以外の液晶表示器16および各種LED基板として区分けされている。以下、サブ制御基板32による演出動作の制御について、第1CPU36と第2CPU38とに分けて説明する。
(5. Control target category)
For example, the production operation body to be controlled by the
(5−1.第1CPUの処理)
図4は、第1CPU36が行うメイン処理の手順を示している。このメイン処理では、電源投入後の初期化処理(ステップS10)を実行した後は、内部タイマ割込発生フラグ(2ms)を順次カウントし(ステップS11〜S13)、そのカウント数が8回に達するごとに解析処理(ステップS14)および作成処理(ステップS15)を実行するループから構成されている。
(5-1. Processing of the first CPU)
FIG. 4 shows a procedure of main processing performed by the
上記の解析処理(ステップS14)では、メインコマンドとしてメイン制御基板30から送信される指令信号(変動パターン信号)の解析と、入力信号である入球スイッチ28からの検出信号の解析が行われる。また作成処理(ステップS15)では、出力コマンドとして例えば、第2CPU38への指令やVDP42および音源IC44への指令が作成され、また出力データとして例えば、LED基板(枠装飾用またはパネル装飾用)の点灯信号が作成される。
In the above analysis process (step S14), the analysis of the command signal (variation pattern signal) transmitted from the
次に図5は、第1CPU36が行うタイマ割込処理(2ms)の手順を示している。このタイマ割込処理では、先ず2msタイマ割込発生フラグをONにした(ステップSA21)後、続いて入力信号の入力処理(ステップSA22)および出力コマンドと出力データの出力処理(ステップSA23)が行われる。
Next, FIG. 5 shows a procedure of timer interrupt processing (2 ms) performed by the
図5のタイマ割込処理を第1CPU36が実行することにより、装飾用LED基板や液晶表示器16、スピーカ34等の制御対象は2msの割込周期でその動作を制御されることになる。
When the
この他に、第1CPU36が行う処理として例えば外部割込処理があり、この外部割込処理では、メイン制御基板30からメインコマンドが出力されると、随時これを第1CPU36にて割込受信する処理が行われる(図示省略)。
In addition to this, there is an external interrupt process, for example, as a process performed by the
(5−2.第2CPUの処理)
図6は、第2CPU38が行うメイン処理の手順を示している。このメイン処理では、電源投入後の初期化処理(ステップS100)を実行した後、内部タイマ割込発生フラグ(1ms)を順次カウントし(ステップS101〜S103)、そのカウント数が16回に達するごとに解析処理(ステップS104)および作成処理(ステップS105)を実行するループから構成されている。
(5-2. Processing of second CPU)
FIG. 6 shows a procedure of main processing performed by the
第2CPU38による解析処理(ステップS104)では、第1CPU36からの出力コマンドの解析と、入力信号であるモータインデックス信号の解析が行われる。また作成処理(ステップS105)では、出力データとしてステッピングモータ18bの駆動パルス(第1実施例ではパラレルデータ)およびLED基板18dの点灯信号(シリアルデータ)が作成されるほか、上記のクロック信号および出力制御信号が作成される。
In the analysis process (step S104) by the
次に図7は、第2CPU38が行うタイマ割込処理(1ms)の手順を示している。このタイマ割込処理では、1msタイマ割込発生フラグをONにした(ステップSB21)後、続いて入力信号の入力処理(ステップSB22)および出力データの出力処理(ステップSB23)が行われる。
Next, FIG. 7 shows a procedure of timer interrupt processing (1 ms) performed by the
図7のタイマ割込処理を第2CPU38が実行することにより、ステッピングモータ18bやLED基板18d等の制御対象は1msの割込周期でその作動を制御されることになる。
When the
具体的には、図6中のステップS105で作成された出力データは、図7中の出力処理(ステップSB23)においてシリアル送信またはパラレル送信される。 Specifically, the output data created in step S105 in FIG. 6 is serially transmitted or transmitted in parallel in the output process (step SB23) in FIG.
第1実施例において、第2CPU38は250kHzの同期クロックを出力するとともに、その同期クロックに基づいて右上・右中・右下バックライトデータ、右上・右中・右下当りラインデータ、および左上・左中・左下バックライトデータ、左上・左中・左下当りラインデータ、1ドラムユニット当り12ビット(計24ビット)のデータを出力する。これに加えて第1実施例では、片方のドラムユニットについて4ビット分の空きデータ(例えばhigh)を調整出力するため、合計して28ビットのデータを順次出力する。
In the first embodiment, the
このとき同期クロックが250kHzであるから、1ビット当りの送信期間は4μs/ビットであり、計28ビットのデータ送信期間は4μs/ビット×28ビット=112μsである。負荷駆動基板22に送信されたシリアルデータは、シリアル/パラレルIC52に順次入力されてパラレルデータに変換される。
At this time, since the synchronous clock is 250 kHz, the transmission period per bit is 4 μs / bit, and the total data transmission period of 28 bits is 4 μs / bit × 28 bits = 112 μs. The serial data transmitted to the
シリアル/パラレルIC52は、8ビットのシフトレジスタで構成されており、同期クロックに基づいて変換されたパラレルデータが順次シフトされる。8ビットを超えるシリアルデータが入力されると、その超えた分のシリアルデータは、カスケード接続された次のシリアル/パラレルIC52に入力され、ここでも同様にして全28ビットのデータがシフトされる。そして、最初の1ビット目のデータが出力されてから112μs後に出力制御信号(ラッチ信号)が第2CPU38から出力され、4ビットの空きデータを除く24ビットのパラレルデータに変換されたLED駆動信号が出力トランジスタ53を通じてLED18dに、またステッピングモータ18bの駆動信号(12ビットパラレルデータ)が負荷駆動基板22を介して直接ステッピングモータ18bに一斉に出力される。
The serial /
前記した出力処理では、前回作成した駆動信号と今回作成した駆動信号とが同じ内容であっても、毎回のタイマ割込処理で必ず駆動信号が出力されるものとなっている。したがって、LED18dとステッピングモータ18bとを駆動する信号が毎回1msごとに負荷駆動基板22から出力されることになる。
In the output process described above, even if the previously generated drive signal and the currently generated drive signal have the same content, the drive signal is always output by the timer interrupt process. Therefore, a signal for driving the
本実施例では、例えば120ステップ角の小型のステッピングモータ18bを採用している。特に低速回転時にきめ細かな回転動作(ドラムの繊細な動き)を実現するため、ステッピングモータ18bは1−2相励磁で駆動されている。
In this embodiment, for example, a
したがって、1−2相励磁でステッピングモータ18bが駆動される場合は見かけ上のステップ角が半分であることから、これを1ステップ駆動するための駆動パルスを第2CPU38が1msごとに実行するタイマ割込処理内で生成および出力することにより、最高速250rpm(250min−1)の回転速度でドラムを回すことができる。
Therefore, when the stepping
例えば、仕様により最高速500rpm(500min−1)の回転速度でドラムを回すことが要求される場合は、第2CPU38のタイマ割込処理の実行周期を0.5msに設定することで対応する。
For example, when it is required to rotate the drum at the maximum rotation speed of 500 rpm (500 min-1) according to the specification, the execution period of the timer interrupt process of the
なお同様に、第2CPU38が行う処理として例えば外部割込処理があり、この外部割込処理では、第1CPU36から出力コマンドが送信されると、随時これを第2CPU38にて割込受信する処理が行われる(図示省略)。
Similarly, there is an external interrupt process, for example, as a process performed by the
また、第1CPU36が制御するVDP42は、16msごとに液晶表示器16に画像を表示している。そのため第1CPU36は、16msごとに実行するメイン処理の中で画像を表示するための情報を作成し、この情報を最初の割込処理のタイミングでVDP42に設定する。
The
また第2CPU38は、第1CPU36が制御するVDP42(液晶表示器16)や音源IC44(スピーカ34)、出力トランジスタ40(装飾用LED26)等と演出上の同期をとるために、同じように16msを基準同期として動作している。
Similarly, the
(5−3.制御対象の区分けによる利点)
第1実施例では、サブ制御基板32の制御対象が2つに区分けされており、これら制御対象が第1CPU36および第2CPU38によって別々に制御される態様であることから、例えば以下の利点を見出すことができる。
(5-3. Advantages of control target classification)
In the first embodiment, the control target of the
(1)ステッピングモータ18bの高速回転を容易に実現することができる。
すなわち、第2CPU38ではドラムユニット18の駆動制御に特化した処理を行うことが可能であるため、ステッピングモータ18bを1ステップ駆動させるのに要する駆動パルスの出力周期を短縮することにより、所望の高速回転を実現することができる。具体的には、上記のタイマ割込処理によってステッピングモータ18bの駆動パルスを出力する場合、その割込周期を可能な限り短縮することで(この例では1ms)、ステッピングモータ18bの繊細な回転動作や高速回転に好適した駆動パルスの生成および出力を行うことができる。
(1) High-speed rotation of the stepping
That is, since the
(2)ステッピングモータ18bの駆動に適したタイマ割込処理の手順を合理的に構築することができる。
例えば、図5の第1CPU36によるタイマ割込処理の手順(ステップSA21〜SA23)に要する時間は1ms以上であるため、これらを図7の第2CPU38によるタイマ割込処理(1ms)に組み込むことは不可能である。その一方で、図7の第2CPU38によるタイマ割込処理の手順(ステップSB21〜SB23)に要する時間は1ms以下であるため、これらを図5の第1CPU36によるタイマ割込処理(2ms)中に組み込み、トータルで6つの処理手順(ステップSA21〜SA23,SB21〜SB23)とすることは可能であるが、このような組み立てをした場合は、結果的にステッピングモータ18bの駆動パルス周期が長くなるため、所望の回転速度を実現できなくなる。
(2) A timer interrupt processing procedure suitable for driving the stepping
For example, since the time required for the timer interrupt processing procedure (steps SA21 to SA23) by the
これに対し、第1実施例では第1CPU36と第2CPU38とでタイマ割込処理の周期を異ならせているため、それぞれの処理手順を目的に応じて最適に組み立てることができる。
On the other hand, in the first embodiment, the
(5−4.ノイズによる影響の回避)
第1実施例では、サブ制御基板32の第2CPU38は、前回作成した駆動信号と今回作成した駆動信号とが同じ内容であっても、毎回のタイマ割込処理で必ず実行される。
(5-4. Avoidance of noise effects)
In the first embodiment, the
すなわち、サブ制御基板32から負荷駆動基板22へのデータの伝送過程でノイズの介入が生じることが考えられるが、駆動信号が毎回出力されることで、駆動負荷をいち早く正常な状態に復帰させることができる。
In other words, noise may be involved in the data transmission process from the
(6.制御系の第2実施例)
次に、制御系の第2実施例について説明する。図8は、制御系の第2実施例を示している。上記の第1実施例は、左右のドラムユニット18に付属するドラムバックライト用のLEDや当りライン表示用のLEDの発光制御をシリアルデータによって行うものであったが、この第2実施例は、LED基板18dの発光制御に加え、ステッピングモータ18bの駆動制御もシリアルデータよって行うものである。
(6. Second embodiment of control system)
Next, a second embodiment of the control system will be described. FIG. 8 shows a second embodiment of the control system. In the first embodiment, the light emission control of the LED for the drum backlight attached to the left and
図3に示される第1実施例では、ステッピングモータ18bの駆動パルス信号が第2CPU38から負荷駆動基板22へパラレルデータ形式で送信されていたが、第2実施例ではステッピングモータ18bの駆動パルス信号がシリアルデータ形式で送信される。
In the first embodiment shown in FIG. 3, the drive pulse signal of the stepping
第2実施例についても、LED素子の数や励磁コイルの数が仕様により増減したとき、それに応じてサブ制御基板を作り直さなければならなくなる事態を回避するため、サブ制御基板32と負荷駆動基板22との間を全てシリアル配線で接続するものとし、サブ制御基板32についてはプログラム変更によって各種の仕様に対応できるようにしている。
Also in the second embodiment, when the number of LED elements and the number of exciting coils increase / decrease according to the specification, the
第2実施例では、制御対象にステッピングモータ18bが追加された分のビット数をカバーするため、3個×8ビット=24ビット)のシリアル/パラレルIC52が実装されている。その他の構成は第1実施例と同じであるため、既に説明済みの構成要素については同一の符号を付し、ここでは重複した説明を省略する。
In the second embodiment, a serial /
なお、サブ制御基板32と負荷駆動基板22との間を全てパラレル配線で接続すると、制御対象となるLED素子の数が仕様により増減したとき、それに応じた配線数や端子数が必要となり、そのために高価なサブ制御基板を作り直さなければならない。このような事態を回避するため、サブ制御基板32と負荷駆動基板22との間をシリアル配線で接続するものとし、サブ制御基板32から負荷駆動基板22への指令信号の伝送をシリアルデータ形式で行い、サブ制御基板32についてはプログラム変更によって各種の仕様に対応できるようにしている。
If the
(6−1.第1,第2CPUの処理)
第2実施例においても、第1CPU36は第1実施例と同様のメイン処理(図4)および定期割込処理(図5)を実行することができ、また第2CPU38も第1実施例と同様のメイン処理(図6)および定期割込処理(図7)を実行することができる。これら処理の内容は既に説明済みであるため、ここでは第1実施例との相違点を説明する。
(6-1. Processing of first and second CPUs)
Also in the second embodiment, the
(1)第2CPU38はメイン処理(図6)のステップS105において、出力データとしてステッピングモータ18bの駆動パルスおよびLED基板18dの点灯信号がともにシリアルデータ形式で作成される。
(1) In step S105 of the main process (FIG. 6), the
(2)第2実施例では、第2CPU38は1ドラムユニット当り24ビット、計48ビットのシリアルデータを順次送信する。すなわち、第1実施例で説明した右上・右中・右下バックライトデータ、右上・右中・右下当りラインデータ、および左上・左中・左下バックライトデータ、左上・左中・左下当りラインデータ(12ビット)に加えて、右上・右中・右下モータ励磁信号データ(12ビット)が追加されている。また第1実施例では、片方のドラムユニットについて4ビット分の空きデータを調整出力していたが、第2実施例では空きデータを使用していないため、両方の合計は48ビットでよい。
(2) In the second embodiment, the
(3)第2実施例の場合、計48ビットのデータ送信期間は4μs/ビット×48ビット=192μsである。これら全48ビットのシリアルデータは、カスケード接続されたシリアル/パラレルIC52に順次入力されて第1実施例と同様にシフトされ、そして、最初の1ビット目のデータが出力されてから192μs後に出力制御信号(ラッチ信号)が第2CPU38から出力され、48ビットのパラレルデータに変換されたLED駆動信号およびステッピングモータ駆動信号が一斉に出力トランジスタ53を通じてLED18dとステッピングモータ18bに出力される。
(3) In the case of the second embodiment, the total data transmission period of 48 bits is 4 μs / bit × 48 bits = 192 μs. These 48-bit serial data are sequentially input to the cascaded serial /
(6−2.制御系の動作特性)
次に、制御系の動作特性について説明する。以下の動作特性は第2実施例の制御系についてのものであるが、第1実施例についても共通である。
(6-2. Operating characteristics of control system)
Next, the operating characteristics of the control system will be described. The following operating characteristics are for the control system of the second embodiment, but are common to the first embodiment.
図9は、サブ制御基板32から負荷駆動基板22へ伝送される各種データの時間的変化の例を示している。なお、図は順次シリアル送信される48ビットデータのうち、古いデータ8ビット分(先頭部分)について示したものである。
FIG. 9 shows an example of temporal changes in various data transmitted from the
上記のように、サブ制御基板32から負荷駆動基板22へのデータ出力は、第2CPU38のタイマ割込処理(1ms)が実行される度に出力FET48を通じて行われる。一方、負荷駆動基板22でのデータ受け取りは、入力FET50を通じて各シリアル/パラレルIC52にて行われる。
As described above, data output from the
例えばシリアルデータDi,Doについて、ある時刻t0において入力FET50に入力されるシリアルデータDiがハイレベル(H)からローレベル(L)に切り替わると(いわゆる立ち下がり)、これを受けて入力FET50からシリアル/パラレルIC52に出力されるシリアルデータDoがハイレベルに切り替わる(L→H)。このとき、入力FET50について一般的なバイポーラトランジスタのスイッチング特性を当てはめたと仮定すると、シリアルデータDiの切り替わりに対し、シリアルデータDoの変化(いわゆる立ち上がり)には、ある程度のターンオフ時間Toを反映した遅延が現れる。なお図12では、説明の便宜のためターンオフ時の遅延のみを考慮するものとし、ターンオン時の遅延については省略している。
For example, for serial data Di and Do, when the serial data Di input to the input FET 50 switches from high level (H) to low level (L) at a certain time t0 (so-called falling), the serial data is received from the input FET 50 in response to this. / The serial data Do output to the
同様にクロック信号Ciについても、ある時刻t1において入力FET50に入力されるクロック信号Ciがハイレベル(H)からローレベル(L)に切り替わると、これを受けてクロック信号Coがシリアル/パラレルIC52に出力されるが、この間にもターンオフ時間Toを反映した遅延が現れている。
Similarly, when the clock signal Ci input to the input FET 50 is switched from the high level (H) to the low level (L) at a certain time t1, the clock signal Co is received by the serial /
したがって、クロック信号Ciが入力される時刻t1においてシリアルデータDiがハイレベルであったとすると、これがシリアル/パラレルIC52でシフトされるまでにターンオフ時間To分の遅延が生じることになる。
Therefore, if the serial data Di is at the high level at the time t1 when the clock signal Ci is input, a delay corresponding to the turn-off time To occurs before the serial data Di is shifted by the serial /
(6−2−1.ターンオフによる影響の例)
第1,第2実施例では、1つのシリアル/パラレルIC52で8ビット長のシリアルデータDiをシフトしているが、例えば時刻t1から時刻t8までに出力された8ビット長のシリアルデータDiに対し、これをシフトしてパラレルデータ(HLLLHHHH)に変換するまでにはターンオフ時間To分の遅延が生じる。
(6-2-1. Examples of effects of turn-off)
In the first and second embodiments, one serial /
このとき遅延の影響が大きく現れると、時刻t8より後の時刻ts(最初の1ビット目のデータが出力されてから192μs後)で出力制御信号Siの入力(L→H)によりラッチが掛かったとしても、この時点(時刻ts)では未だ8ビット目のシリアルデータDi(H)が有効にシフトされていない。この場合、ラッチした時点(時刻ts)でシリアル/パラレルIC52が受け取っているデータは、時刻t8より前の8ビットデータ(LLLHHHHL)であり、本来なら時刻t1〜t8までの間に受け取りを完了するべきデータ(HLLLHHHH)との間に食い違いが生じてしまう。
At this time, if the influence of the delay appears greatly, the latch is applied by the input (L → H) of the output control signal Si at the time ts after the time t8 (192 μs after the output of the first first bit data). However, at this time (time ts), the serial data Di (H) of the 8th bit has not been effectively shifted yet. In this case, the data received by the serial /
(6−2−2.入力FETによる遅延の回避)
上記の例は、負荷駆動基板22でのデータの受け取りをバイポーラトランジスタで行うとした場合には顕著となるが、第1,第2実施例ではデータの受け取りを入力FET50で行うものとしているため、実際の動作特性は図9に示されているとおりにはならない。
(6-2-2. Avoidance of delay due to input FET)
The above example becomes remarkable when the data is received by the
すなわち、データの受け取りを入力FET50により行う場合、バイポーラトランジスタを用いた場合に比較して、より高速なスイッチング動作(ターンオフ時間の比較で約10倍の応答速度)が可能であるため、上記のターンオフ時間Toは図12に示されている例に比較して大幅に短縮される(約1/10)。このため、時刻t8において入力FET50に8ビット目のシリアルデータDi(H)が入力されると、これを図12の例よりも早期にシリアルデータDo(L)としてシリアル/パラレルIC52に出力することができる。したがって、時刻tsにおいて出力制御信号Soによりラッチが掛かると、この時点でシリアル/パラレルIC52では既にシリアルデータDo(L)のシフトが完了しているため、正規の8ビットパラレルデータ(HLLLHHHH)を各制御対象(ステッピングモータ18bまたはLED基板18d)に対する制御信号として用いることが可能となる。
That is, when the data is received by the input FET 50, a faster switching operation (response speed about 10 times compared with the turn-off time) is possible as compared with the case where a bipolar transistor is used. The time To is greatly shortened (about 1/10) compared to the example shown in FIG. Therefore, when the 8-bit serial data Di (H) is input to the input FET 50 at time t8, it is output to the serial /
(6−2−3.ノイズによる影響の回避)
また第1,第2実施例では、入力FET50においてハイレベル/ローレベルの2値判断を行うための閾値を比較的高く設定している(例えば2V程度:2SK1062)。このため、サブ制御基板32から負荷駆動基板22へのデータ伝送の過程で外部ノイズの影響(L→Hの誤認識)が生じにくくなり、ノイズ耐性に優れた制御系を構築することができる。
(6-2-3. Avoidance of noise effects)
In the first and second embodiments, the threshold value for performing the binary determination of the high level / low level in the input FET 50 is set to be relatively high (for example, about 2 V: 2SK1062). For this reason, in the process of data transmission from the
加えて第1,第2実施例では、第2CPU38のタイマ割込処理(図7)において、前回の出力データと今回の出力データとが同じ内容であっても、その都度、同じ出力データを出力処理(ステップSB23)で送信するものとしている。このため、例えばデータ伝送の過程でノイズの影響が生じたことにより、これを負荷駆動基板22で受け取った時にデータが変化していても、次回の割込処理で正しい出力データが伝送されるため、変化した状態でラッチされているデータを瞬時に復旧させることができる。
In addition, in the first and second embodiments, in the timer interrupt process (FIG. 7) of the
(6−3.出力FET)
以上は、入力FET50を用いた負荷駆動基板22でのデータ受信に関するものであるが、第1,第2実施例ではさらに、サブ制御基板32の出力回路にもFET(出力FET48)が用いられている。これにより、サブ制御基板32から負荷駆動基板22へのデータ転送過程での遅延をさらに防止し、より高速で繊細な駆動制御を好適に実現することができる。
(6-3. Output FET)
The above description relates to data reception by the
(7.その他の実施形態についての言及)
以上は一実施形態(第1,第2実施例)についての説明であるが、本発明の実施の形態がこれに制約されることはない。以下に、その他の実施形態についていくつか例を挙げて言及する。
(7. Reference to other embodiments)
Although the above is description about one Embodiment (1st, 2nd Example), embodiment of this invention is not restrict | limited to this. In the following, other embodiments will be described with some examples.
(1)一実施形態ではパチンコ機(弾球遊技機)を例に挙げているが、本発明の遊技機は回胴式遊技機(メダル使用または遊技球使用のもの)であってもよい。 (1) In one embodiment, a pachinko machine (bullet ball game machine) is taken as an example. However, the game machine of the present invention may be a revolving game machine (using medals or game balls).
(2)制御対象となる演出動作体は一実施形態に例示されているものに限らず、その他の形態で演出動作(一定の演出効果を奏するもの)を実行するものを用いることができる。 (2) The effect operation body to be controlled is not limited to the one exemplified in the embodiment, but can be one that performs the effect operation (thing that produces a certain effect) in other forms.
(3)一実施形態では、制御対象の区分けをドラムユニットとそれ以外としているが、その他の区分けパターンを採用してもよい。 (3) In one embodiment, the control target is divided into the drum unit and the others, but other division patterns may be adopted.
(4)サブ制御基板に配置されるCPUは2つに限られず、3つ以上であってもよい。また、各CPUのタイマ割込処理の周期は1ms,2msだけでなく、その他の周期であってもよい。いずれにしても、制御対象ごとにCPUを別々とすることで、いろいろな負荷(ステッピングモータ等)の動作特性に合わせて適切な割込処理の周期を設けることができる。 (4) The number of CPUs arranged on the sub-control board is not limited to two, and may be three or more. Further, the timer interrupt processing cycle of each CPU is not limited to 1 ms and 2 ms, but may be other cycles. In any case, by providing a separate CPU for each control target, it is possible to provide an appropriate interrupt processing period according to the operating characteristics of various loads (stepping motors and the like).
(5)また、一実施形態で示したサブ制御基板や負荷駆動基板の構成はあくまで好ましい例示であり、具体的な回路素子や回路配置等は適宜変更可能である。 (5) The configuration of the sub-control board and the load driving board shown in the embodiment is merely a preferable example, and specific circuit elements, circuit arrangements, and the like can be changed as appropriate.
14 センター役物装置
16 液晶表示器
18 ドラムユニット
18a ドラム
18b ステッピングモータ
18d LED基板
22 負荷駆動基板
26 LED基板
30 メイン制御基板
32 サブ制御基板
34 スピーカ
36 第1CPU
38 第2CPU
48 出力FET
50 入力FET
52 シリアル/パラレルIC
DESCRIPTION OF
38 Second CPU
48 output FET
50 input FET
52 Serial / Parallel IC
Claims (1)
前記メイン制御基板は、遊技の進行に伴い前記サブ制御基板に対してメインコマンドを出力するメインCPUを有しており、
前記サブ制御基板は、前記メインCPUからのメインコマンドに基づいて液晶表示器を含む演出要素の制御を行うとともにサブコマンドを生成して出力する第1CPUと、前記第1CPUから出力されるサブコマンドに基づいて、前記ステッピングモータを1ステップ駆動するための駆動パルスを生成して出力する第2CPUとを具備し、
前記第1CPUは、生成した前記サブコマンドを所定の割込周期で実行される定期割込処理において前記第2CPUに出力し、
前記第2CPUは、前記第1CPUよりも短周期の割込周期で実行される定期割込処理において、生成した前記駆動パルスをシリアルデータ形式により前記負荷駆動基板に出力し、
前記負荷駆動基板は、前記第2CPUからシリアルデータ形式の駆動パルスを受け取り、これをパラレルデータ形式に変換して前記ステッピングモータを駆動し、
前記第2CPUは、前回生成した駆動パルスの内容と今回生成した駆動パルスの内容とが同じであっても、前記駆動パルスの出力を定期割込処理毎に毎回行うことを特徴とする遊技機。 A main control board for controlling a game operation; a sub-control board connected to the main control board for controlling an effect operation; and a stepping motor connected to the sub-control board and operated to execute an effect operation by a movable body. In a gaming machine equipped with a load drive board to drive,
The main control board has a main CPU that outputs a main command to the sub control board as the game progresses,
The sub-control board controls a presentation element including a liquid crystal display based on a main command from the main CPU, generates a sub-command and outputs it, and a sub-command output from the first CPU. And a second CPU for generating and outputting a drive pulse for driving the stepping motor in one step,
The first CPU outputs the generated subcommand to the second CPU in a periodic interrupt process executed at a predetermined interrupt cycle,
The second CPU outputs the generated drive pulse to the load drive board in a serial data format in a periodic interrupt process executed with an interrupt cycle shorter than the first CPU,
The load drive board receives a drive pulse in a serial data format from the second CPU, converts it into a parallel data format, and drives the stepping motor,
The gaming machine according to claim 2, wherein the second CPU outputs the drive pulse every time a periodic interrupt process, even if the content of the drive pulse generated last time is the same as the content of the drive pulse generated this time .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009230231A JP5099717B2 (en) | 2009-10-02 | 2009-10-02 | Game machine |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2009230231A JP5099717B2 (en) | 2009-10-02 | 2009-10-02 | Game machine |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004151236A Division JP4517192B2 (en) | 2004-05-21 | 2004-05-21 | Game machine |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009297579A JP2009297579A (en) | 2009-12-24 |
JP5099717B2 true JP5099717B2 (en) | 2012-12-19 |
Family
ID=41545044
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009230231A Expired - Fee Related JP5099717B2 (en) | 2009-10-02 | 2009-10-02 | Game machine |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5099717B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5685091B2 (en) * | 2011-01-18 | 2015-03-18 | 株式会社平和 | Game machine |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001340589A (en) * | 2000-05-31 | 2001-12-11 | Okumura Yu-Ki Co Ltd | Pachinko machine |
JP2003310874A (en) * | 2002-04-26 | 2003-11-05 | Heiwa Corp | Display light unit for game machine |
JP3674862B2 (en) * | 2002-09-30 | 2005-07-27 | 株式会社サンセイアールアンドディ | Game machine |
-
2009
- 2009-10-02 JP JP2009230231A patent/JP5099717B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2009297579A (en) | 2009-12-24 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A521 | Written amendment |
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|
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