JP5094949B2 - Solar cell - Google Patents

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Description

本発明は、半導体基板の裏面上に形成されたｎ型半導体層及びｐ型半導体層を備える裏面接合型の太陽電池に関する。   The present invention relates to a back junction solar cell including an n-type semiconductor layer and a p-type semiconductor layer formed on the back surface of a semiconductor substrate.

太陽電池は、クリーンで無尽蔵に供給される太陽光を直接電気に変換できるため、新しいエネルギー源として期待されている。   Solar cells are expected as a new energy source because they can directly convert clean and infinitely supplied sunlight into electricity.

従来、半導体基板の裏面上に形成されたｎ型半導体層及びｐ型半導体層を備える、いわゆる裏面接合型の太陽電池が提案されている（特許文献１参照）。   Conventionally, a so-called back junction type solar cell including an n-type semiconductor layer and a p-type semiconductor layer formed on the back surface of a semiconductor substrate has been proposed (see Patent Document 1).

ｎ型半導体層及びｐ型半導体層それぞれは、所定の方向に沿ってライン状に交互に形成される。ｎ型半導体層上及びｐ型半導体層上それぞれには、透明電極層と収集電極層とが順次形成される。収集電極層は、印刷法を用いて、導電性材料を透明電極層上に配設することにより形成される。   Each of the n-type semiconductor layer and the p-type semiconductor layer is alternately formed in a line along a predetermined direction. A transparent electrode layer and a collecting electrode layer are sequentially formed on the n-type semiconductor layer and the p-type semiconductor layer. The collecting electrode layer is formed by disposing a conductive material on the transparent electrode layer using a printing method.

特開２００５−１０１２４０号公報JP-A-2005-101240

ここで、半導体基板内部における光生成キャリアの再結合を抑制するには、ｎ型半導体層とｐ型半導体層との線幅を狭くすることが好ましい。これにより、光生成キャリアの収集効率を向上させることができる。   Here, in order to suppress recombination of photogenerated carriers inside the semiconductor substrate, it is preferable to narrow the line width between the n-type semiconductor layer and the p-type semiconductor layer. Thereby, the collection efficiency of photogenerated carriers can be improved.

しかしながら、一般的に、収集電極層は、印刷法や塗布法などを用いて形成されるため、収集電極層を微細な線幅で形成するには限界がある。そのため、各半導体層の線幅を狭くしたとしても、各半導体層上に収集電極層を形成することは困難であった。   However, since the collecting electrode layer is generally formed using a printing method, a coating method, or the like, there is a limit to forming the collecting electrode layer with a fine line width. Therefore, even if the line width of each semiconductor layer is narrowed, it is difficult to form a collecting electrode layer on each semiconductor layer.

そこで、各半導体層を覆うように透明電極層と収集電極層とを順次形成した後に、レーザ加工などの機械的加工法を用いて、透明電極層及び収集電極層を加工する手法が考えられる。このような手法によれば、印刷法や塗布法などを用いる場合に比べて、収集電極層を微細な線幅で形成することができる。   Therefore, a method of processing the transparent electrode layer and the collecting electrode layer using a mechanical processing method such as laser processing after sequentially forming the transparent electrode layer and the collecting electrode layer so as to cover each semiconductor layer is conceivable. According to such a method, the collecting electrode layer can be formed with a fine line width as compared with the case where a printing method or a coating method is used.

しかしながら、このような手法では、レーザ光によって半導体層や半導体基板がダメージを受けてしまうため、太陽電池の出力が低下するおそれがある。   However, in such a method, the semiconductor layer and the semiconductor substrate are damaged by the laser beam, so that the output of the solar cell may be reduced.

本発明は、上述の状況に鑑みてなされたものであり、半導体層及び半導体基板が受けるダメージを抑制しつつ、収集電極層を微細な線幅で形成できる裏面接合型の太陽電池を提供することを目的とする。   The present invention has been made in view of the above situation, and provides a back junction solar cell capable of forming a collecting electrode layer with a fine line width while suppressing damage to the semiconductor layer and the semiconductor substrate. With the goal.

本発明の一の特徴に係る太陽電池は、半導体基板の裏面に第１及び第２導電型の半導体層を備える裏面接合型の太陽電池であって、前記半導体層の表面側に設けられた絶縁層及び電極層を有し、前記半導体層の表面の全面は前記絶縁層及び電極層で覆われる。   A solar cell according to one aspect of the present invention is a back junction solar cell including first and second conductivity type semiconductor layers on a back surface of a semiconductor substrate, and is provided on the front side of the semiconductor layer. And the entire surface of the semiconductor layer is covered with the insulating layer and the electrode layer.

本発明の実施形態に係る太陽電池１０の裏面側の平面図である。It is a top view of the back surface side of the solar cell 10 which concerns on embodiment of this invention. 図１のＡ−Ａ線における断面図である。It is sectional drawing in the AA of FIG. 本発明の実施形態に係る太陽電池１０の製造方法を説明するための図である（その１）。It is a figure for demonstrating the manufacturing method of the solar cell 10 which concerns on embodiment of this invention (the 1). 本発明の実施形態に係る太陽電池１０の製造方法を説明するための図である（その２）。It is a figure for demonstrating the manufacturing method of the solar cell 10 which concerns on embodiment of this invention (the 2). 本発明の実施形態に係る太陽電池１０の製造方法を説明するための図である（その３）。It is a figure for demonstrating the manufacturing method of the solar cell 10 which concerns on embodiment of this invention (the 3). 本発明の実施形態に係る太陽電池１０の製造方法を説明するための図である（その４）。It is a figure for demonstrating the manufacturing method of the solar cell 10 which concerns on embodiment of this invention (the 4). 本発明の実施形態に係る太陽電池１０の製造方法を説明するための図である（その５）。It is a figure for demonstrating the manufacturing method of the solar cell 10 which concerns on embodiment of this invention (the 5). 本発明の実施形態に係る太陽電池１０の製造方法を説明するための図である（その６）。It is a figure for demonstrating the manufacturing method of the solar cell 10 which concerns on embodiment of this invention (the 6). 本発明の実施形態に係る太陽電池１０の一例を示す断面図である。It is sectional drawing which shows an example of the solar cell 10 which concerns on embodiment of this invention. 本発明の実施形態に係る太陽電池１０の製造方法の一例を説明するための図である。It is a figure for demonstrating an example of the manufacturing method of the solar cell 10 which concerns on embodiment of this invention. 本発明の実施形態に係る太陽電池１０の一例を示す平面図である。It is a top view which shows an example of the solar cell 10 which concerns on embodiment of this invention.

次に、図面を用いて、本発明の実施形態について説明する。以下の図面の記載において、同一又は類似の部分には、同一又は類似の符号を付している。ただし、図面は模式的なものであり、各寸法の比率等は現実のものとは異なることに留意すべきである。従って、具体的な寸法等は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
（太陽電池の構成）
本発明の実施形態に係る太陽電池１０の構成について、図１及び図２を参照しながら説明する。図１は、本実施形態に係る太陽電池１０の裏面側の平面図である。図２は、図１のＡ−Ａ線における断面図である。なお、図１では、ｐ側電極層２０ａ及びｎ側電極層２０ｂの本数及びサイズを模式的に示している。 Next, embodiments of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic and ratios of dimensions and the like are different from actual ones. Accordingly, specific dimensions and the like should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.
(Configuration of solar cell)
The configuration of the solar cell 10 according to the embodiment of the present invention will be described with reference to FIGS. 1 and 2. FIG. 1 is a plan view of the back surface side of the solar cell 10 according to the present embodiment. 2 is a cross-sectional view taken along line AA in FIG. FIG. 1 schematically shows the number and size of the p-side electrode layer 20a and the n-side electrode layer 20b.

図１及び図２に示すように、太陽電池１０は、半導体基板１１、第１半導体層１２、第２半導体層１４、絶縁層１６、透明電極層１８及び収集電極層２０を備える。   As shown in FIGS. 1 and 2, the solar cell 10 includes a semiconductor substrate 11, a first semiconductor layer 12, a second semiconductor layer 14, an insulating layer 16, a transparent electrode layer 18, and a collecting electrode layer 20.

半導体基板１１は、太陽光を受ける受光面と、受光面の反対側に設けられた裏面とを有する。半導体基板１１は、受光面における受光によって光生成キャリアを生成する。光生成キャリアとは、光が半導体基板１１に吸収されて生成される正孔と電子とをいう。   The semiconductor substrate 11 has a light receiving surface that receives sunlight and a back surface provided on the opposite side of the light receiving surface. The semiconductor substrate 11 generates photogenerated carriers by receiving light on the light receiving surface. The photogenerated carrier refers to holes and electrons generated when light is absorbed by the semiconductor substrate 11.

半導体基板１１は、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ、多結晶Ｓｉなどの結晶系半導体材料や、ＧａＡｓ、ＩｎＰなどの化合物半導体材料を含む一般的な半導体材料によって構成することができる。本実施形態では、半導体基板１１がｎ型単結晶シリコン基板であるものとして説明する。なお、半導体基板１１の受光面及び裏面には、微小な凹凸が形成されていてもよい。   The semiconductor substrate 11 may be composed of a general semiconductor material including a crystalline semiconductor material such as single crystal Si or polycrystalline Si having n-type or p-type conductivity, or a compound semiconductor material such as GaAs or InP. it can. In the present embodiment, the semiconductor substrate 11 will be described as an n-type single crystal silicon substrate. Note that minute irregularities may be formed on the light receiving surface and the back surface of the semiconductor substrate 11.

第１半導体層１２は、半導体基板１１の裏面上において、第１方向に沿ってライン状に形成される。本実施形態に係る第１半導体層１２は、半導体基板１１の裏面側から順次積層されたｉ型アモルファスシリコン層とｐ型アモルファスシリコン層とによって構成される。このような構成（いわゆるＨＩＴ構造）によれば、ｐｎ接合特性を向上することができる。   The first semiconductor layer 12 is formed in a line shape along the first direction on the back surface of the semiconductor substrate 11. The first semiconductor layer 12 according to this embodiment includes an i-type amorphous silicon layer and a p-type amorphous silicon layer that are sequentially stacked from the back side of the semiconductor substrate 11. According to such a configuration (so-called HIT structure), the pn junction characteristics can be improved.

第２半導体層１４は、半導体基板１１の裏面上において、第１方向に沿ってライン状に形成される。図２に示すように、第１半導体層１２と第２半導体層１４とは、第２方向に沿って交互に配設される。従って、第１半導体層１２の両隣には、一対の第２半導体層１４が配設される。また、第２半導体層１４の第２方向両端部は、第１半導体層１２上に配設される。   The second semiconductor layer 14 is formed in a line shape along the first direction on the back surface of the semiconductor substrate 11. As shown in FIG. 2, the first semiconductor layers 12 and the second semiconductor layers 14 are alternately arranged along the second direction. Accordingly, a pair of second semiconductor layers 14 are disposed on both sides of the first semiconductor layer 12. Further, both end portions in the second direction of the second semiconductor layer 14 are disposed on the first semiconductor layer 12.

本実施形態に係る第２半導体層１４は、半導体基板１１の裏面側から順次積層されたｉ型アモルファスシリコン層とｎ型アモルファスシリコン層とによって構成される。このような構成（いわゆるＢＳＦ構造）によれば、半導体基板１１の裏面における光生成キャリアの再結合を抑制することができる。   The second semiconductor layer 14 according to this embodiment includes an i-type amorphous silicon layer and an n-type amorphous silicon layer that are sequentially stacked from the back side of the semiconductor substrate 11. According to such a configuration (so-called BSF structure), recombination of photogenerated carriers on the back surface of the semiconductor substrate 11 can be suppressed.

ここで、図２に示すように、第２方向において、第１半導体層１２と半導体基板１１との接触幅αは、第２半導体層１４と半導体基板１１との接触幅βよりも大きい。接触幅αは、例えば約３５０μｍであり、接触幅βは、例えば約２００μｍである。   Here, as shown in FIG. 2, the contact width α between the first semiconductor layer 12 and the semiconductor substrate 11 is larger than the contact width β between the second semiconductor layer 14 and the semiconductor substrate 11 in the second direction. The contact width α is, for example, about 350 μm, and the contact width β is, for example, about 200 μm.

絶縁層１６は、第２半導体層１４上から第１半導体層１２上まで跨って形成される。具体的に、絶縁層１６は、第１半導体層１２の第２方向端部と、第２半導体層１４の第２方向端部とを覆う。絶縁層１６としては、窒化アルミニウム、窒化ケイ素、酸化ケイ素などを用いることができる。   The insulating layer 16 is formed from the second semiconductor layer 14 to the first semiconductor layer 12. Specifically, the insulating layer 16 covers the second direction end of the first semiconductor layer 12 and the second direction end of the second semiconductor layer 14. As the insulating layer 16, aluminum nitride, silicon nitride, silicon oxide, or the like can be used.

透明電極層１８は、第１半導体層１２及び第２半導体層１４を覆っており、一対の絶縁層１６上に跨って形成される。透明電極層１８は、透光性を有する導電性材料によって形成される。透明電極層１８としては、ＩＴＯ（酸化インジウム錫）、酸化錫、酸化亜鉛などを用いることができる。   The transparent electrode layer 18 covers the first semiconductor layer 12 and the second semiconductor layer 14 and is formed over the pair of insulating layers 16. The transparent electrode layer 18 is formed of a light-transmitting conductive material. As the transparent electrode layer 18, ITO (indium tin oxide), tin oxide, zinc oxide, or the like can be used.

収集電極層２０は、透明電極層１８上に形成される。収集電極層２０としては、樹脂材料をバインダーとし、銀粒子等の導電性粒子をフィラーとする樹脂型導電性ペーストや、スパッタリング法による銀などを用いて形成することができる。   The collecting electrode layer 20 is formed on the transparent electrode layer 18. The collecting electrode layer 20 can be formed using a resin-type conductive paste using a resin material as a binder and using conductive particles such as silver particles as a filler, silver by sputtering, or the like.

ここで、透明電極層１８と収集電極層２０は、絶縁層１６上において第１方向に沿って形成される分離溝３０によって分離される。分離溝３０は、レーザ光の照射によって、透明電極層１８と収集電極層２０とを第１方向に沿って除去することにより形成される。これにより、収集電極層２０は、第１半導体層１２上に配置されるｐ側電極層２０ａと、第２半導体層１４上に配置されるｎ側電極層２０ｂとに分離される。従って、ｐ側電極層２０ａとｎ側電極層２０ｂとは、分離溝３０によって電気的に分離される。ｐ側電極層２０ａは、正孔を収集する収集電極である。ｎ側電極層２０ｂは、電子を収集する収集電極である。   Here, the transparent electrode layer 18 and the collecting electrode layer 20 are separated by the separation groove 30 formed along the first direction on the insulating layer 16. The separation groove 30 is formed by removing the transparent electrode layer 18 and the collection electrode layer 20 along the first direction by laser light irradiation. As a result, the collecting electrode layer 20 is separated into a p-side electrode layer 20 a disposed on the first semiconductor layer 12 and an n-side electrode layer 20 b disposed on the second semiconductor layer 14. Therefore, the p-side electrode layer 20a and the n-side electrode layer 20b are electrically separated by the separation groove 30. The p-side electrode layer 20a is a collecting electrode that collects holes. The n-side electrode layer 20b is a collecting electrode that collects electrons.

また、図２に示すように、第２方向において、ｐ側電極層２０ａの幅γは、ｎ側電極層２０ｂの幅δと略同等である。従って、分離溝３０は、第２方向に沿って略等間隔で並列される。   Further, as shown in FIG. 2, in the second direction, the width γ of the p-side electrode layer 20a is substantially equal to the width δ of the n-side electrode layer 20b. Accordingly, the separation grooves 30 are arranged in parallel at substantially equal intervals along the second direction.

また、ｐ側電極層２０ａの幅γは、接触幅αよりも小さい。ｎ側電極層２０ｂの幅δは、接触幅βよりも大きい。
（太陽電池の製造方法）
次に、太陽電池１０の製造方法について、図３〜８を参照しながら説明する。 Further, the width γ of the p-side electrode layer 20a is smaller than the contact width α. The width δ of the n-side electrode layer 20b is larger than the contact width β.
(Method for manufacturing solar cell)
Next, a method for manufacturing the solar cell 10 will be described with reference to FIGS.

まず、ｎ型単結晶シリコン基板（半導体基板１１）の裏面にシャドウマスクを被せる。続いて、ＣＶＤ法を用いて、図３に示すように、ｉ型非晶質シリコン層及びｐ型非晶質シリコン層（第１半導体層１２）を順次積層する。ｉ型非晶質シリコン層の層厚は、実質的に発電に寄与しない程度の厚み、例えば数Å〜２５０Åの厚みである。ｐ型非晶質シリコン層の層厚は、例えば約１０ｎｍである。   First, a shadow mask is put on the back surface of the n-type single crystal silicon substrate (semiconductor substrate 11). Subsequently, using the CVD method, as shown in FIG. 3, an i-type amorphous silicon layer and a p-type amorphous silicon layer (first semiconductor layer 12) are sequentially stacked. The i-type amorphous silicon layer has a thickness that does not substantially contribute to power generation, for example, a thickness of several to 250 inches. The layer thickness of the p-type amorphous silicon layer is, for example, about 10 nm.

次に、ｎ型単結晶シリコン基板の裏面にシャドウマスクを被せる。続いて、ＣＶＤ法を用いて、図４に示すように、ｉ型非晶質シリコン層及びｎ型非晶質シリコン層（第２半導体層１４）を順次積層する。ｉ型非晶質シリコン層の層厚は、実質的に発電に寄与しない程度の厚み、例えば数Å〜２５０Åの厚みである。ｎ型非晶質シリコン層の層厚は、例えば約２０ｎｍである。   Next, a shadow mask is put on the back surface of the n-type single crystal silicon substrate. Subsequently, using the CVD method, as shown in FIG. 4, an i-type amorphous silicon layer and an n-type amorphous silicon layer (second semiconductor layer 14) are sequentially stacked. The i-type amorphous silicon layer has a thickness that does not substantially contribute to power generation, for example, a thickness of several to 250 inches. The layer thickness of the n-type amorphous silicon layer is, for example, about 20 nm.

次に、スパッタリング法や塗布法などを用いて、図５に示すように、第１半導体層１２の第２方向端部と、第２半導体層１４の第２方向端部とを覆うように窒化アルミニウム層（絶縁層１６）を形成する。   Next, using a sputtering method, a coating method, or the like, as shown in FIG. 5, nitriding is performed so as to cover the second direction end portion of the first semiconductor layer 12 and the second direction end portion of the second semiconductor layer 14. An aluminum layer (insulating layer 16) is formed.

次に、スパッタリング法を用いて、図６に示すように、第１半導体層１２、第２半導体層１４及び絶縁層１６を覆うようにＩＴＯ層（透明電極層１８）を一様に形成する。   Next, as shown in FIG. 6, an ITO layer (transparent electrode layer 18) is uniformly formed so as to cover the first semiconductor layer 12, the second semiconductor layer 14, and the insulating layer 16 by using a sputtering method.

次に、印刷法や塗布法を用いて、図７に示すように、透明電極層１８上に銀ペースト（収集電極層２０）を配設する。   Next, a silver paste (collecting electrode layer 20) is disposed on the transparent electrode layer 18 by using a printing method or a coating method, as shown in FIG.

次に、絶縁層１６が形成された位置に対してレーザ光を照射し、第１方向に沿って走査する。これにより、図８に示すように、収集電極層２０と透明電極層１８とが除去され、分離溝３０が形成される。なお、例えば、ＡｒＦエキシマレーザ（波長１９３ｎｍ、エネルギー６．４ｅＶ）を用いる場合、レーザ光は窒化アルミニウム（禁制帯幅６．２ｅＶ）によって吸収される。
（作用及び効果）
本実施形態に係る太陽電池１０は、第１半導体層１２の両隣に配設される一対の第２半導体層１４と、一方の第２半導体層１４上から第１半導体層１２上まで跨って形成される絶縁層１６と、他方の第２半導体層１４上から第１半導体層１２上まで跨って形成される絶縁層１６とを備える。透明電極層１８及び収集電極層２０は、絶縁層１６上において第１方向に沿って形成される一対の分離溝３０によって分離される。 Next, the position where the insulating layer 16 is formed is irradiated with laser light and scanned along the first direction. Thereby, as shown in FIG. 8, the collection electrode layer 20 and the transparent electrode layer 18 are removed, and the separation groove 30 is formed. For example, when an ArF excimer laser (wavelength: 193 nm, energy: 6.4 eV) is used, the laser light is absorbed by aluminum nitride (forbidden band width: 6.2 eV).
(Function and effect)
The solar cell 10 according to this embodiment is formed so as to straddle a pair of second semiconductor layers 14 disposed on both sides of the first semiconductor layer 12 and from one second semiconductor layer 14 to the first semiconductor layer 12. And the insulating layer 16 formed over the second semiconductor layer 14 to the first semiconductor layer 12. The transparent electrode layer 18 and the collection electrode layer 20 are separated by a pair of separation grooves 30 formed along the first direction on the insulating layer 16.

このように、分離溝３０は、絶縁層１６上に形成されており、絶縁層１６は、第２半導体層１４上から第１半導体層１２上まで跨って形成される。従って、レーザ加工などの機械的加工法を用いて分離溝３０を形成する場合であっても、第１半導体層１２及び第２半導体層１４がダメージを受けることを抑制しつつ、収集電極層２０（ｐ側電極層２０ａ、ｎ側電極層２０ｂ）を微細に形成することができる。   As described above, the separation groove 30 is formed on the insulating layer 16, and the insulating layer 16 is formed so as to extend from the second semiconductor layer 14 to the first semiconductor layer 12. Therefore, even when the separation groove 30 is formed using a mechanical processing method such as laser processing, the collecting electrode layer 20 is suppressed while preventing the first semiconductor layer 12 and the second semiconductor layer 14 from being damaged. The (p-side electrode layer 20a and n-side electrode layer 20b) can be finely formed.

また、絶縁層１６が第２半導体層１４上から第１半導体層１２上まで跨って形成されるため、絶縁層１６上の任意の位置に分離溝３０を形成できる。そのため、第２方向において、第１半導体層１２の幅α及び第２半導体層１４の幅βに関わりなく、ｐ側電極層２０ａの幅γ及びｎ側電極層２０ｂの幅δを任意に設定することができる。   Further, since the insulating layer 16 is formed from the second semiconductor layer 14 to the first semiconductor layer 12, the separation groove 30 can be formed at an arbitrary position on the insulating layer 16. Therefore, in the second direction, the width γ of the p-side electrode layer 20a and the width δ of the n-side electrode layer 20b are arbitrarily set regardless of the width α of the first semiconductor layer 12 and the width β of the second semiconductor layer 14. be able to.

具体的には、ｐ側電極層２０ａの幅γを、第１半導体層１２と半導体基板１１との接触幅αより小さくするとともに、ｎ側電極層２０ｂの幅δを、第２半導体層１４と半導体基板１１との接触幅βより大きくすることができる。このように、接触幅βを接触幅αより小さくすることによって、半導体基板１１内部で生成された正孔（少数キャリア）を第１半導体層１２に効率良く集めようとする場合であっても、ｐ側電極層２０ａの幅γとｎ側電極層２０ｂの幅δとを略同等に形成できる。その結果、ｐ側電極層２０ａとｎ側電極層２０ｂとの電気抵抗を略同等にすることができる。   Specifically, the width γ of the p-side electrode layer 20a is made smaller than the contact width α between the first semiconductor layer 12 and the semiconductor substrate 11, and the width δ of the n-side electrode layer 20b is made to be the same as that of the second semiconductor layer 14. The contact width β with the semiconductor substrate 11 can be made larger. Thus, even when trying to efficiently collect holes (minority carriers) generated inside the semiconductor substrate 11 in the first semiconductor layer 12 by making the contact width β smaller than the contact width α, The width γ of the p-side electrode layer 20a and the width δ of the n-side electrode layer 20b can be formed substantially equal. As a result, the electrical resistances of the p-side electrode layer 20a and the n-side electrode layer 20b can be made substantially equal.

また、本実施形態に係る太陽電池１０において、透明電極層１８及び収集電極層２０は、レーザ光などの機械的加工法を用いることによって同時に加工される。従って、製造工程を簡略化できるため、太陽電池１０の製造コストを低減することができる。   Further, in the solar cell 10 according to the present embodiment, the transparent electrode layer 18 and the collecting electrode layer 20 are simultaneously processed by using a mechanical processing method such as laser light. Therefore, since the manufacturing process can be simplified, the manufacturing cost of the solar cell 10 can be reduced.

また、本実施形態に係る太陽電池１０において、第１半導体層１２及び第２半導体層１４それぞれは、半導体基板１１上に形成されたｉ型非晶質シリコン層を有する。従って、第１半導体層１２又は第２半導体層１４の一方が他方に接触していたとしても、両者間にｉ型非晶質シリコン層が介在するため、短絡電流の発生を抑制することができる。その結果、両者を微細な線幅で形成する場合であっても、両者を物理的に分離しなくてもよいため、製造工程における過密な制御を抑制することができる。
（その他の実施形態）
本発明は上記の実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。 In the solar cell 10 according to this embodiment, each of the first semiconductor layer 12 and the second semiconductor layer 14 includes an i-type amorphous silicon layer formed on the semiconductor substrate 11. Therefore, even if one of the first semiconductor layer 12 and the second semiconductor layer 14 is in contact with the other, since the i-type amorphous silicon layer is interposed therebetween, the occurrence of a short-circuit current can be suppressed. . As a result, even when both are formed with a fine line width, since it is not necessary to physically separate them, overcrowding control in the manufacturing process can be suppressed.
(Other embodiments)
Although the present invention has been described according to the above-described embodiments, it should not be understood that the descriptions and drawings constituting a part of this disclosure limit the present invention. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.

例えば、上記実施形態では、第１半導体層１２と第２半導体層１４とを接触させたが、図９に示すように、第１半導体層１２と第２半導体層１４とは、第２方向において物理的に分離されていてもよい。この場合、絶縁層１６は、第１半導体層１２と第２半導体層１４との間隙（溝）に充填される。   For example, in the above embodiment, the first semiconductor layer 12 and the second semiconductor layer 14 are brought into contact with each other. However, as shown in FIG. 9, the first semiconductor layer 12 and the second semiconductor layer 14 are in the second direction. It may be physically separated. In this case, the insulating layer 16 is filled in a gap (groove) between the first semiconductor layer 12 and the second semiconductor layer 14.

また、上記実施形態では、収集電極層２０を一様な厚みで印刷又は塗布することとしたが、図１０に示すように、収集電極層２０のうちレーザ光が照射される部分の厚みを小さく印刷又は塗布してもよい。   In the above embodiment, the collecting electrode layer 20 is printed or applied with a uniform thickness. However, as shown in FIG. 10, the thickness of the portion of the collecting electrode layer 20 that is irradiated with laser light is reduced. It may be printed or applied.

また、上記実施形態では、図１に示すように、ｐ側電極層２０ａの第１方向端部を連結させるとともに、ｎ側電極層２０ｂの第１方向端部を連結させたが、図１１に示すように、これらは連結されていなくてもよい。   Moreover, in the said embodiment, while connecting the 1st direction edge part of the p side electrode layer 20a as shown in FIG. 1, the 1st direction edge part of the n side electrode layer 20b was connected, but FIG. As shown, these may not be linked.

また、上記実施形態では、半導体基板１１としてｎ型単結晶シリコン基板を用いたが、半導体基板１１の導電型はｐ型でもよい。また、半導体基板１１として、単結晶シリコン以外の一般的な半導体材料を用いてもよい。   In the above embodiment, an n-type single crystal silicon substrate is used as the semiconductor substrate 11, but the conductivity type of the semiconductor substrate 11 may be p-type. Further, a general semiconductor material other than single crystal silicon may be used as the semiconductor substrate 11.

また、上記実施形態では、レーザ光を照射することによって分離溝３０を形成したが、微細加工が可能な周知の手法によって分離溝３０を形成してもよい。   Moreover, in the said embodiment, although the separation groove 30 was formed by irradiating a laser beam, you may form the separation groove 30 by the well-known method in which a fine process is possible.

また、第１半導体層１２（ｐ側電極層２０ａ）及び第２半導体層１４（ｎ側電極層２０ｂ）の本数及びサイズは適宜変更することができる。   The number and size of the first semiconductor layer 12 (p-side electrode layer 20a) and the second semiconductor layer 14 (n-side electrode layer 20b) can be changed as appropriate.

１０…太陽電池
１１…半導体基板
１２…第１半導体層
１４…第２半導体層
１６…絶縁層
１８…透明電極層
２０…収集電極層
２０ａ…ｐ側電極層
２０ｂ…ｎ側電極層
３０…分離溝 DESCRIPTION OF SYMBOLS 10 ... Solar cell 11 ... Semiconductor substrate 12 ... 1st semiconductor layer 14 ... 2nd semiconductor layer 16 ... Insulating layer 18 ... Transparent electrode layer 20 ... Collection electrode layer 20a ... P side electrode layer 20b ... N side electrode layer 30 ... Separation groove

Claims (8)

受光面と前記受光面の反対側に設けられる裏面とを有する半導体基板と、前記裏面上において所定の方向に沿って交互に配設されたｐｎ接合形成用の第１半導体層及びＢＳＦ構造形成用の第２半導体層と、前記第１半導体層上に設けられた第１電極層と、前記第２半導体層上に設けられた第２電極層と、を有する裏面接合型の太陽電池であって、
前記第１電極層及び第２電極層は、前記第１半導体層上の絶縁層上で電気的に分離されている、太陽電池。 A semiconductor substrate having a light receiving surface and a back surface provided on the opposite side of the light receiving surface, and a first semiconductor layer for forming a pn junction and a BSF structure formed alternately on the back surface along a predetermined direction A back junction type solar cell comprising: a second semiconductor layer; a first electrode layer provided on the first semiconductor layer; and a second electrode layer provided on the second semiconductor layer. ,
The solar cell, wherein the first electrode layer and the second electrode layer are electrically separated on an insulating layer on the first semiconductor layer. 前記第１半導体層と前記半導体基板との間の接触幅は、前記第２半導体層と前記半導体基板との間の接触幅より大きい、請求項１に記載の太陽電池。   The solar cell according to claim 1, wherein a contact width between the first semiconductor layer and the semiconductor substrate is larger than a contact width between the second semiconductor layer and the semiconductor substrate. 前記第２半導体層は、隣り合う前記第１半導体層間に露出する前記半導体基板の裏面上から前記第１半導体層の端部上に跨って設けられている、請求項１または２記載の太陽電池。   3. The solar cell according to claim 1, wherein the second semiconductor layer is provided across from the back surface of the semiconductor substrate exposed between the adjacent first semiconductor layers to an end portion of the first semiconductor layer. . 前記第１電極層の幅は前記第１半導体層と前記半導体基板との接触幅より小さく、前記第２電極層の幅は前記第２半導体層と前記半導体基板との接触幅より大きい、請求項１乃至３のいずれかに記載の太陽電池。   The width of the first electrode layer is smaller than a contact width between the first semiconductor layer and the semiconductor substrate, and a width of the second electrode layer is larger than a contact width between the second semiconductor layer and the semiconductor substrate. The solar cell according to any one of 1 to 3. 前記絶縁層は、前記第１半導体層上から前記第２半導体層上に跨って形成されている、請求項１乃至４のいずれかに記載の太陽電池。   The solar cell according to claim 1, wherein the insulating layer is formed so as to straddle the first semiconductor layer and the second semiconductor layer. 前記第１半導体層と前記第１電極層との間、及び前記第２半導体層と前記第２電極層との間に夫々配された透明電極層を有する、請求項１乃至５のいずれかに記載の太陽電池。   6. The device according to claim 1, further comprising: a transparent electrode layer disposed between the first semiconductor layer and the first electrode layer and between the second semiconductor layer and the second electrode layer. The solar cell described. 前記半導体基板は単結晶シリコンからなり、前記第１半導体層及び第２半導体層は非晶質シリコンからなる、請求項１乃至６のいずれかに記載の太陽電池。   The solar cell according to claim 1, wherein the semiconductor substrate is made of single crystal silicon, and the first semiconductor layer and the second semiconductor layer are made of amorphous silicon. 前記半導体基板と前記第１半導体層との間、及び前記半導体基板と前記第２半導体層との間に夫々介挿されたｉ型非晶質シリコン層を備える、請求項７記載の太陽電池。   The solar cell according to claim 7, further comprising an i-type amorphous silicon layer interposed between the semiconductor substrate and the first semiconductor layer and between the semiconductor substrate and the second semiconductor layer.
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