JP5091546B2

JP5091546B2 - Manufacturing method of semiconductor device

Info

Publication number: JP5091546B2
Application number: JP2007147899A
Authority: JP
Inventors: 公士大形; 誠小笠原; 健一塩谷; 孝司橋本; 泰之石井; 功一鳥羽; 祥之川嶋
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2007-06-04
Filing date: 2007-06-04
Publication date: 2012-12-05
Anticipated expiration: 2027-06-04
Also published as: JP2008300763A

Description

本発明は、半導体装置の製造技術に関し、特に、記憶素子とその周辺回路が混載された半導体装置の製造に適用して有効な技術に関するものである。 The present invention relates to a manufacturing technique of a semiconductor device, and more particularly to a technique effective when applied to the manufacture of a semiconductor device in which a memory element and its peripheral circuit are mixedly mounted.

電気的にデータの書き換えが可能な不揮発性メモリ(Electrically Erasable and Programmable Read Only Memory)の一種として、ＯＮＯ(Oxide Nitride Oxide)構造の電荷蓄積膜を用いたスプリットゲート型の記憶素子構造が知られている。 As a kind of electrically erasable and programmable read only memory (Electrically Erasable and Programmable Read Only Memory), a split gate type storage element structure using an ONO (Oxide Nitride Oxide) structure charge storage film is known. Yes.

また、不揮発性メモリの周辺回路として、例えば昇圧回路のように、高耐圧ＭＩＳ（Metal Insulator Semiconductor）トランジスタで構成させる回路と、例えばセンスアンプ、カラムデコーダ、ロウデコーダのように低耐圧ＭＩＳトランジスタで構成される回路が知られている。 In addition, as a peripheral circuit of the nonvolatile memory, for example, a circuit configured by a high voltage MIS (Metal Insulator Semiconductor) transistor such as a booster circuit, and a low voltage MIS transistor such as a sense amplifier, a column decoder, and a row decoder, for example. Circuits that are known are known.

特開２００６−０１９３７３号公報（特許文献１）には、コントロールゲートとメモリゲートとから構成されるスプリットゲート型のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型不揮発性メモリと共に、その周辺回路を構成する低耐圧および高耐圧のＭＩＳトランジスタが開示されている。 Japanese Patent Laying-Open No. 2006-019373 (Patent Document 1) discloses a split gate type MONOS (Metal Oxide Nitride Oxide Semiconductor) type non-volatile memory including a control gate and a memory gate, and a low-voltage circuit that constitutes a peripheral circuit thereof. A breakdown voltage and a high breakdown voltage MIS transistor are disclosed.

また、特開２００３−２１８２３２号公報（特許文献２）には、低耐圧および高耐圧のＭＯＳＦＥＴを備えた半導体装置において、低耐圧のＭＯＳＦＥＴのゲート電極の膜厚（高さ）と高耐圧のＭＯＳＦＥＴのゲート電極の膜厚（高さ）が相違した構成が開示されている。
特開２００６−０１９３７３号公報特開２００３−２１８２３２号公報 Japanese Patent Laying-Open No. 2003-218232 (Patent Document 2) describes a film thickness (height) of a gate electrode of a low breakdown voltage MOSFET and a high breakdown voltage MOSFET in a semiconductor device including a low breakdown voltage and a high breakdown voltage MOSFET. A structure in which the thickness (height) of the gate electrode is different is disclosed.
JP 2006-019373 A JP 2003-218232 A

本発明者らが検討している半導体装置は、コントロールトランジスタとメモリトランジスタとで構成されるスプリットゲート型の記憶素子（メモリセル）と、その周辺回路を構成する高耐圧および低耐圧のＭＩＳトランジスタなどを備えている。この半導体装置に対してバーンイン試験を行ったところ、高耐圧ＭＩＳトランジスタの耐圧不良が発生する場合がある。図１１に、耐圧不良が発生した場合の高耐圧ＭＩＳトランジスタの模式的な断面図を示す。なお、図１１には、高耐圧ＭＩＳトランジスタと併せて記憶素子も示している。 The semiconductor device studied by the present inventors includes a split gate type storage element (memory cell) composed of a control transistor and a memory transistor, a high breakdown voltage and a low breakdown voltage MIS transistor constituting a peripheral circuit thereof, and the like. It has. When a burn-in test is performed on this semiconductor device, a breakdown voltage failure of the high breakdown voltage MIS transistor may occur. FIG. 11 shows a schematic cross-sectional view of a high voltage MIS transistor when a voltage breakdown occurs. Note that FIG. 11 also shows a memory element together with the high voltage MIS transistor.

図１１に示すように、本発明者らが検討した半導体装置は、半導体基板１と、半導体基板１の主面に設けられた記憶素子ＭＣ０と、その周辺に設けられた高耐圧ＭＩＳトランジスタＱ０と、を備えている。記憶素子ＭＣ０は、半導体基板１の主面上に設けられたゲート絶縁膜６と、ゲート絶縁膜６を介して半導体基板１上に設けられたコントロールゲート電極８と、コントロールゲート電極８の側面および半導体基板１の主面に沿って設けられた電荷蓄積膜１６と、電荷蓄積膜１６を介して半導体基板１の主面上に設けられたメモリゲート電極９と、を有している。また、高耐圧ＭＩＳトランジスタＱ０は、半導体基板１の主面上に設けられ、ゲート絶縁膜６より厚いゲート絶縁膜７と、ゲート絶縁膜７を介して半導体基板１上に設けられたゲート電極１５と、を有している。 As shown in FIG. 11, the semiconductor device investigated by the present inventors includes a semiconductor substrate 1, a memory element MC0 provided on the main surface of the semiconductor substrate 1, and a high breakdown voltage MIS transistor Q0 provided in the periphery thereof. It is equipped with. The memory element MC0 includes a gate insulating film 6 provided on the main surface of the semiconductor substrate 1, a control gate electrode 8 provided on the semiconductor substrate 1 via the gate insulating film 6, a side surface of the control gate electrode 8, and A charge storage film 16 provided along the main surface of the semiconductor substrate 1 and a memory gate electrode 9 provided on the main surface of the semiconductor substrate 1 via the charge storage film 16 are included. The high breakdown voltage MIS transistor Q0 is provided on the main surface of the semiconductor substrate 1, and is thicker than the gate insulating film 6, and the gate electrode 15 provided on the semiconductor substrate 1 with the gate insulating film 7 interposed therebetween. And have.

バーンイン試験の耐圧不良を解析したところ、図１１に示すように、高耐圧ＭＩＳトランジスタＱ０のゲート電極１５の側壁下に、サイドウォールスペーサ１２を構成する絶縁膜が入り込んでいた。サイドウォールスペーサ１２は、パターニングされたゲート電極１５を覆うように例えばＣＶＤ（Chemical Vapor Deposition）法によって絶縁膜を堆積した後、その絶縁膜をエッチバックによってゲート電極１５の側壁に残してなるものである。すなわち、サイドウォールスペーサ１２を形成する工程前に、ゲート電極１５の側壁下のゲート絶縁膜７が削られているために、その削れ部１００にゲート電極１５の側壁下にサイドウォールスペーサ１２を構成する絶縁膜が入り込んでいる。 When the breakdown voltage failure in the burn-in test was analyzed, as shown in FIG. 11, the insulating film constituting the sidewall spacer 12 entered under the sidewall of the gate electrode 15 of the high breakdown voltage MIS transistor Q0. The sidewall spacer 12 is formed by depositing an insulating film by, for example, a CVD (Chemical Vapor Deposition) method so as to cover the patterned gate electrode 15 and then leaving the insulating film on the side wall of the gate electrode 15 by etch back. is there. That is, since the gate insulating film 7 under the side wall of the gate electrode 15 is cut before the step of forming the side wall spacer 12, the side wall spacer 12 is formed in the cut portion 100 under the side wall of the gate electrode 15. An insulating film is inserted.

このため、本来ならば絶縁破壊の発生箇所がゲート電極１５の中央部下のゲート絶縁膜７であることが望まれるが、ゲート電極１５の側壁下のゲート絶縁膜７で電界集中が発生し、そこで絶縁破壊が生じているものと考えられる。 For this reason, it is desirable that the location where the dielectric breakdown occurs is the gate insulating film 7 below the center of the gate electrode 15, but electric field concentration occurs in the gate insulating film 7 below the side wall of the gate electrode 15. It is considered that dielectric breakdown has occurred.

本発明の目的は、半導体装置の製造歩留まりを向上することにある。 An object of the present invention is to improve the manufacturing yield of semiconductor devices.

本発明の他の目的は、記憶素子と、高耐圧ＭＩＳトランジスタを含む周辺回路が混載された半導体装置において、高耐圧ＭＩＳトランジスタのゲート絶縁破壊耐圧を向上することにある。 Another object of the present invention is to improve the gate breakdown voltage of a high voltage MIS transistor in a semiconductor device in which a memory element and a peripheral circuit including a high voltage MIS transistor are mixedly mounted.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明の一実施の形態では、まず（ａ）半導体基板上に記憶素子用の第１ゲート絶縁膜および高耐圧用のＭＩＳトランジスタの第２ゲート絶縁膜を形成した後、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜を覆うにように前記半導体基板の全面に電極材料膜を形成する。次いで、（ｂ）前記電極材料膜をパターニングすることによって、前記第１ゲート絶縁膜上にコントロールゲート電極、および前記第２ゲート絶縁膜上にゲート電極を形成する。（ｃ）前記コントロールゲート電極および前記ゲート電極を覆うように前記半導体基板の全面にイオン注入用の保護膜を形成する。次いで、（ｄ）前記コントロールゲート電極および前記ゲート電極を覆うように前記半導体基板の全面にフォトマスクを形成した後、記憶素子が形成される領域の前記フォトマスクを除去する。次いで、（ｅ）前記記憶素子が形成される領域の前記半導体基板にしきい値調整用のイオンを注入する。次いで、（ｆ）前記記憶素子が形成される領域の前記保護膜を除去する。次いで、（ｇ）高耐圧用のＭＩＳトランジスタが形成される領域の前記フォトマスクを除去する。次いで、（ｈ）前記半導体基板の全面に記憶素子用の電荷蓄積膜を形成する。 In one embodiment of the present invention, first, (a) a first gate insulating film for a memory element and a second gate insulating film of a MIS transistor for high breakdown voltage are formed on a semiconductor substrate, and then the first gate insulating film is formed. An electrode material film is formed on the entire surface of the semiconductor substrate so as to cover the second gate insulating film. Next, (b) by patterning the electrode material film, a control gate electrode is formed on the first gate insulating film and a gate electrode is formed on the second gate insulating film. (C) A protective film for ion implantation is formed on the entire surface of the semiconductor substrate so as to cover the control gate electrode and the gate electrode. Next, (d) a photomask is formed on the entire surface of the semiconductor substrate so as to cover the control gate electrode and the gate electrode, and then the photomask in the region where the memory element is formed is removed. Next, (e) threshold adjusting ions are implanted into the semiconductor substrate in the region where the memory element is formed. Next, (f) the protective film in a region where the memory element is formed is removed. Next, (g) the photomask in the region where the high breakdown voltage MIS transistor is formed is removed. Next, (h) a charge storage film for a storage element is formed on the entire surface of the semiconductor substrate.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

この一実施の形態によれば、高耐圧ＭＩＳトランジスタのゲート電極の側壁下のゲート絶縁膜の削れを防止することができるので、高耐圧ＭＩＳトランジスタの耐圧を向上することができ、半導体装置の製造歩留まりを向上することができる。 According to this embodiment, the gate insulating film under the sidewall of the gate electrode of the high breakdown voltage MIS transistor can be prevented from being scraped, so that the breakdown voltage of the high breakdown voltage MIS transistor can be improved and the semiconductor device can be manufactured. Yield can be improved.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted.

本実施の形態における半導体装置は、記憶素子（メモリセル）と、その周辺回路とが混載されたものである。記憶素子として、例えば、スプリットゲート構造のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型不揮発性メモリがある。また、周辺回路として、例えば、センスアンプ、カラムデコーダ、ロウデコーダ、昇圧回路などがあり、それらを構成する高耐圧ＭＩＳトランジスタ、低耐圧ＭＩＳトランジスタ、ＭＩＳ容量などがある。 In the semiconductor device in this embodiment, a memory element (memory cell) and a peripheral circuit thereof are mixedly mounted. As the memory element, for example, there is a MONOS (Metal Oxide Nitride Oxide Semiconductor) type nonvolatile memory having a split gate structure. The peripheral circuit includes, for example, a sense amplifier, a column decoder, a row decoder, a booster circuit, and the like, and includes a high breakdown voltage MIS transistor, a low breakdown voltage MIS transistor, and a MIS capacitor.

本発明に係る半導体装置の製造方法を、図１〜図１０を参照して、特に記憶素子および高耐圧ＭＩＳトランジスタについて説明する。なお、これらの図には記憶素子が形成されるメモリアレイ領域、高耐圧ＭＩＳトランジスタが形成される高耐圧ＭＩＳ領域が示されている。 A method of manufacturing a semiconductor device according to the present invention will be described with reference to FIGS. 1 to 10, particularly a memory element and a high voltage MIS transistor. In these drawings, a memory array region in which a storage element is formed and a high breakdown voltage MIS region in which a high breakdown voltage MIS transistor is formed are shown.

まず、図１に示すように、周知の製造方法を用いて、メモリアレイ領域の半導体基板１の主面にｎ型埋込み層４とｐ型ウエル２とを形成し、周辺回路の基板１の主面にｐ型ウエル２を形成する。半導体基板（以下、単に「基板」という）１は、例えばｐ型の単結晶シリコン基板からなる。また、ｐ型ウエル２は、例えばボロンなどのｐ型不純物を基板１の主面にイオン注入することによって形成させる。また、ｎ型埋込み層４は、例えば砒素などのｎ型不純物を基板１の主面にイオン注入することによって形成される。 First, as shown in FIG. 1, an n-type buried layer 4 and a p-type well 2 are formed on the main surface of the semiconductor substrate 1 in the memory array region using a known manufacturing method, and the main circuit board 1 in the peripheral circuit is formed. A p-type well 2 is formed on the surface. A semiconductor substrate (hereinafter simply referred to as “substrate”) 1 is made of, for example, a p-type single crystal silicon substrate. The p-type well 2 is formed by ion-implanting a p-type impurity such as boron into the main surface of the substrate 1. The n-type buried layer 4 is formed by ion-implanting an n-type impurity such as arsenic into the main surface of the substrate 1.

続いて、基板１を熱酸化してｐ型ウエル２の表面に酸化シリコンからなるゲート絶縁膜７を形成し、フォトリソグラフィ技術およびエッチング技術を用いてメモリアレイ領域のゲート絶縁膜７を除去した後、基板１を熱酸化することによって、メモリアレイ領域に記憶素子用のゲート絶縁膜６を形成し、高耐圧ＭＩＳ領域に高耐圧ＭＩＳトランジスタのゲート絶縁膜７を形成する。すなわち、メモリアレイ領域、基板１の主面上にゲート絶縁膜６（例えば３〜４ｎｍ）を形成すると共に、高耐圧ＭＩＳ領域のゲート絶縁膜７（例えば１４〜１６ｎｍ）を厚くする。 Subsequently, the substrate 1 is thermally oxidized to form a gate insulating film 7 made of silicon oxide on the surface of the p-type well 2, and the gate insulating film 7 in the memory array region is removed by using a photolithography technique and an etching technique. Then, by thermally oxidizing the substrate 1, a gate insulating film 6 for a storage element is formed in the memory array region, and a gate insulating film 7 of a high breakdown voltage MIS transistor is formed in the high breakdown voltage MIS region. That is, the gate insulating film 6 (for example, 3 to 4 nm) is formed on the memory array region and the main surface of the substrate 1, and the gate insulating film 7 (for example, 14 to 16 nm) in the high breakdown voltage MIS region is thickened.

続いて、図２に示すように、ゲート絶縁膜６およびゲート絶縁膜７を覆うように基板１上にＣＶＤ法で膜厚２５０ｎｍ程度のアンドープド（不純物ドープされていない）シリコン膜からなる電極材料膜８Ａを堆積した後、電極材料膜８Ａの表面を保護するために、その上部にＣＶＤ法で薄い酸化シリコン膜（図示しない）を堆積する。次いで、フォトリソグラフィ技術を用いて所定の領域をフォトレジストでマスクし、電極材料膜８Ａに不純物（リンまたはヒ素）をイオン注入することによって、マスクされていない領域のアンドープドシリコン膜からなる電極材料膜８Ａを不純物ドープされたｎ型シリコン膜に変える。 Subsequently, as shown in FIG. 2, an electrode material film made of an undoped (non-impurity doped) silicon film having a film thickness of about 250 nm on the substrate 1 by a CVD method so as to cover the gate insulating film 6 and the gate insulating film 7. After depositing 8A, in order to protect the surface of the electrode material film 8A, a thin silicon oxide film (not shown) is deposited thereon by CVD. Next, a predetermined region is masked with a photoresist by using a photolithography technique, and an impurity (phosphorus or arsenic) is ion-implanted into the electrode material film 8A, whereby an electrode material made of an undoped silicon film in an unmasked region The film 8A is changed to an impurity-doped n-type silicon film.

続いて、図３に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、電極材料膜８Ａをパターニング（ドライエッチング）することによって、メモリアレイ領域のゲート絶縁膜６上に電極材料膜８Ａからなるコントロールゲート電極８、高耐圧ＭＩＳ領域のゲート絶縁膜７上に電極材料膜８Ａからなるゲート電極１５を形成する。 Subsequently, as shown in FIG. 3, the electrode material film 8A is formed on the gate insulating film 6 in the memory array region by patterning (dry etching) the electrode material film 8A using a photolithography technique and an etching technique. A gate electrode 15 made of an electrode material film 8A is formed on the control gate electrode 8 and the gate insulating film 7 in the high breakdown voltage MIS region.

続いて、図４に示すように、基板１の表面洗浄を行った後、基板１をドライ酸化してコントロールゲート電極８およびゲート電極１５を含む基板１上に保護膜３を形成する。この保護膜３は、後のイオン注入工程が行われた際に基板１に与えるダメージを抑えるものであり、例えば酸化シリコン膜である。この表面洗浄は、例えばＡＰＭ（アンモニア過水）と、水で薄めたＨＦ（フッ酸）とで行う。また、ドライ酸化は、例えば８００℃で行い、３ｎｍの保護膜３を形成する。 Subsequently, as shown in FIG. 4, after the surface of the substrate 1 is cleaned, the substrate 1 is dry-oxidized to form the protective film 3 on the substrate 1 including the control gate electrode 8 and the gate electrode 15. This protective film 3 suppresses damage to the substrate 1 when a subsequent ion implantation process is performed, and is, for example, a silicon oxide film. This surface cleaning is performed with, for example, APM (ammonia-hydrogen peroxide) and HF (hydrofluoric acid) diluted with water. Also, dry oxidation is performed at 800 ° C., for example, to form a protective film 3 of 3 nm.

続いて、図５に示すように、コントロールゲート電極８およびゲート電極１５を含む基板１上にフォトレジストからなるフォトマスク５を形成した後、メモリアレイ領域のフォトマスク５を除去する。次いで、メモリアレイ領域の基板１に記憶素子のしきい値調整のためのイオン注入を行う。これにより、コントロールトランジスタおよびメモリトランジスタのしきい値電圧を最適化することができる。 Subsequently, as shown in FIG. 5, after a photomask 5 made of a photoresist is formed on the substrate 1 including the control gate electrode 8 and the gate electrode 15, the photomask 5 in the memory array region is removed. Next, ion implantation for adjusting the threshold value of the storage element is performed on the substrate 1 in the memory array region. Thereby, the threshold voltages of the control transistor and the memory transistor can be optimized.

続いて、図６に示すように、メモリアレイ領域の保護膜３を除去する。例えば、ＢＨＦ（Buffered HF）を用いたウエットエッチングを行い、メモリアレイ領域の保護膜３を除去する。その際、高耐圧ＭＩＳ領域の保護膜３は、フォトマスク５によってエッチングされず、ゲート電極１５の側壁下のゲート絶縁膜７は、削れることがない。 Subsequently, as shown in FIG. 6, the protective film 3 in the memory array region is removed. For example, wet etching using BHF (Buffered HF) is performed to remove the protective film 3 in the memory array region. At that time, the protective film 3 in the high breakdown voltage MIS region is not etched by the photomask 5, and the gate insulating film 7 under the sidewall of the gate electrode 15 is not scraped.

続いて、図７に示すように、高耐圧ＭＩＳ領域のフォトマスク５を除去した後、基板１の表面洗浄を行う。この表面洗浄は、例えば水で薄めたＨＦ（フッ酸）で行う。この際、ゲート電極１５の側壁下のゲート絶縁膜７に削れ部を形成しないように、すなわち、ゲート電極１５を覆う保護膜３が残存するように基板１の表面洗浄を行う。 Subsequently, as shown in FIG. 7, after removing the photomask 5 in the high breakdown voltage MIS region, the surface of the substrate 1 is cleaned. This surface cleaning is performed, for example, with HF (hydrofluoric acid) diluted with water. At this time, the surface of the substrate 1 is cleaned so as not to form a shaved portion in the gate insulating film 7 below the side wall of the gate electrode 15, that is, so that the protective film 3 covering the gate electrode 15 remains.

ここで、図６を参照して説明したメモリアレイ領域の保護膜３を除去する際に、ＨＦではなくＢＨＦを用いた理由について説明する。フォトマスク５を構成するフォトレジストに対し、ＨＦは疎水性であり、ＢＨＦは親水性の特性を有している。したがって、このウエットエッチング後では、メモリアレイ領域がフォトレジストで覆われることになるが、ＨＦの洗浄では、基板１内でムラによるばらつきが生じてしまう。このため、ＢＨＦを用いたウエットエッチングを行った後、基板１を水で薄めたＨＦを用いて表面洗浄している。 Here, the reason why BHF is used instead of HF when the protective film 3 in the memory array region described with reference to FIG. 6 is removed will be described. HF is hydrophobic and BHF has a hydrophilic property with respect to the photoresist constituting the photomask 5. Therefore, after the wet etching, the memory array region is covered with the photoresist. However, in the HF cleaning, variation due to unevenness occurs in the substrate 1. For this reason, after performing wet etching using BHF, the surface of the substrate 1 is cleaned using HF diluted with water.

続いて、図８に示すように、基板１上に電荷蓄積膜１６を形成する。電荷蓄積膜１６は、例えば、５ｎｍ厚のボトム酸化シリコン膜、１０ｎｍ厚の窒化シリコン膜および５ｎｍ厚のトップ酸化シリコン膜の３層のＯＮＯ（Oxide Nitride Oxide）膜で構成する。これらの３層膜のうち、下層のボトム酸化シリコン膜は、熱酸化装置のチャンバ内に水素と酸素を直接導入し、加熱したウエハ（基板１）上でラジカル酸化反応を行うＩＳＳＧ（In situ Steam Generation）酸化法を用いて形成する。窒化シリコン膜は、ＣＶＤ法またはＡＬＤ（atomic layer deposition）法で形成し、上層のトップ酸化シリコン膜は、ＩＳＳＧ酸化法で形成する。なお、下層のボトム酸化シリコン膜を形成した後、窒化シリコン膜を形成する前に、Ｎ_２Ｏなどの窒素酸化物を含んだ高温雰囲気中でボトム酸化シリコン膜を窒化処理することによって、ボトム酸化シリコン膜と基板１（ｐ型ウエル２）との界面に窒素を偏析させてもよい。この窒化処理を行うことにより、記憶素子を構成するコントロールトランジスタおよびメモリトランジスタのホットキャリア耐性が向上するので、記憶素子の特性（書き換え特性など）が向上する。 Subsequently, as shown in FIG. 8, a charge storage film 16 is formed on the substrate 1. The charge storage film 16 is composed of, for example, a three-layer ONO (Oxide Nitride Oxide) film of a 5 nm thick bottom silicon oxide film, a 10 nm thick silicon nitride film, and a 5 nm thick top silicon oxide film. Among these three-layer films, the bottom silicon oxide film as the lower layer is an ISSG (In situ Steam) in which hydrogen and oxygen are directly introduced into the chamber of the thermal oxidation apparatus and a radical oxidation reaction is performed on the heated wafer (substrate 1). Generation) using an oxidation method. The silicon nitride film is formed by a CVD method or an ALD (atomic layer deposition) method, and the upper top silicon oxide film is formed by an ISSG oxidation method. In addition, after forming the bottom silicon oxide film in the lower layer and before forming the silicon nitride film, the bottom silicon oxide film is nitrided in a high temperature atmosphere containing nitrogen oxide such as N ₂ O to thereby form bottom oxidation. Nitrogen may be segregated at the interface between the silicon film and the substrate 1 (p-type well 2). By performing this nitriding treatment, the hot carrier resistance of the control transistor and the memory transistor constituting the memory element is improved, so that the characteristics (rewriting characteristics and the like) of the memory element are improved.

続いて、基板１上にＣＶＤ法でｎ型多結晶シリコン膜からなる電極材料膜９Ａを形成する。成膜時に不純物を導入するいわゆるドープドポリシリコン膜（ｎ型多結晶シリコン膜）は、成膜後に不純物をイオン注入する場合に比べて電気抵抗を下げることができる。 Subsequently, an electrode material film 9A made of an n-type polycrystalline silicon film is formed on the substrate 1 by the CVD method. A so-called doped polysilicon film (n-type polycrystalline silicon film) into which impurities are introduced at the time of film formation can have a lower electrical resistance than a case where impurities are ion-implanted after film formation.

続いて、図９に示すように、この電極材料膜９Ａを異方性エッチングすることによって、コントロールゲート電極８および高耐圧ＭＩＳ領域のゲート電極１５の両側壁にｎ型多結晶シリコン膜からなる電極材料膜９Ａを残す。更に、メモリゲート形成領域を覆うフォトレジスト（図示しない）をマスクにして、コントロールゲート電極８の片側のｎ型多結晶シリコン膜からなる電極材料膜９Ａおよび高耐圧ＭＩＳ領域のゲート電極１５の両側の電極材料膜９Ａをエッチングする。これにより、コントロールゲート電極８の一方の側壁に電極材料膜９Ａからなるメモリゲート電極９が形成される。 Subsequently, as shown in FIG. 9, the electrode material film 9A is anisotropically etched to form electrodes made of n-type polycrystalline silicon films on both side walls of the control gate electrode 8 and the gate electrode 15 in the high breakdown voltage MIS region. The material film 9A is left. Further, using a photoresist (not shown) covering the memory gate formation region as a mask, the electrode material film 9A made of an n-type polycrystalline silicon film on one side of the control gate electrode 8 and the gate electrode 15 on both sides of the high breakdown voltage MIS region. The electrode material film 9A is etched. As a result, the memory gate electrode 9 made of the electrode material film 9 </ b> A is formed on one side wall of the control gate electrode 8.

続いて、図１０に示すように、ゲート電極１５およびフォトレジスト（図示しない）をマスクにして高耐圧ＭＩＳ領域に不純物（リンまたはヒ素）をイオン注入することによって、ｎ⁻型半導体領域２４を形成する。ｎ⁻型半導体領域２４は、ｎチャネル型高耐圧ＭＩＳトランジスタおよびソース・ドレイン領域が高耐圧仕様のＭＩＳトランジスタをＬＤＤ構造にするためのエクステンション領域である。 Subsequently, as shown in FIG. 10, an n ⁻ type semiconductor region 24 is formed by ion-implanting impurities (phosphorus or arsenic) into the high breakdown voltage MIS region using the gate electrode 15 and photoresist (not shown) as a mask. To do. The n ⁻ type semiconductor region 24 is an extension region for forming an n-channel high breakdown voltage MIS transistor and a MIS transistor whose source / drain regions have a high breakdown voltage specification into an LDD structure.

続いて、コントロールゲート電極８とメモリゲート電極９とから構成されるスプリットゲートおよびフォトレジスト（図示しない）をマスクにしてメモリアレイ領域に不純物（リンまたはヒ素）をイオン注入することによって、ｎ⁻型半導体領域１１ｄ、１１ｓを形成する。ｎ⁻型半導体領域１１ｄ、１１ｓは、記憶素子をＬＤＤ構造にするためのエクステンション領域である。 Subsequently, an impurity (phosphorus or arsenic) is ion-implanted into the memory array region using a split gate composed of the control gate electrode 8 and the memory gate electrode 9 and a photoresist (not shown) as a mask, thereby forming an n ⁻ type. Semiconductor regions 11d and 11s are formed. The n ⁻ type semiconductor regions 11 d and 11 s are extension regions for making the memory element have an LDD structure.

続いて、メモリアレイ領域に形成されたコントロールゲート電極８およびメモリゲート電極９のそれぞれの一方の側壁にサイドウォールスペーサ１２を形成し、周辺回路領域のゲート電極１５の両側壁にサイドウォールスペーサ１２を形成する。サイドウォールスペーサ１２は、基板１上にＣＶＤ法で堆積した酸化シリコン膜からなる絶縁膜をエッチバック（異方性エッチング）することによって形成する。 Subsequently, sidewall spacers 12 are formed on one side wall of each of the control gate electrode 8 and the memory gate electrode 9 formed in the memory array region, and the sidewall spacers 12 are formed on both side walls of the gate electrode 15 in the peripheral circuit region. Form. The sidewall spacer 12 is formed by etching back (anisotropic etching) an insulating film made of a silicon oxide film deposited on the substrate 1 by the CVD method.

続いて、フォトレジスト（図示しない）をマスクにしてメモリアレイ領域および周辺回路領域に不純物（リンまたはヒ素）をイオン注入する。このイオン注入は、エクステンション領域（ｎ⁻型半導体領域１１ｓ、１１ｄ、２４）を形成するためのイオン注入に比べて、不純物のドーズ量が多く、かつ注入エネルギーも高い。 Subsequently, impurities (phosphorus or arsenic) are ion-implanted into the memory array region and the peripheral circuit region using a photoresist (not shown) as a mask. This ion implantation has a larger impurity dose and higher implantation energy than ion implantation for forming the extension regions (n ⁻ type semiconductor regions 11s, 11d, 24).

これにより、メモリアレイ領域では、スプリットゲートおよびサイドウォールスペーサ１２をマスクにして、スプリットゲートの近傍にｎ^＋型半導体領域（ドレイン領域）１０ｄおよびｎ^＋型半導体領域（ソース領域）１０ｓが形成され、記憶素子ＭＣが完成する。また、高耐圧ＭＩＳ領域では、ゲート電極１５およびサイドウォールスペーサ１２をマスクにして、ｎ^＋型半導体領域２７が形成され、ｎチャネル型高耐圧ＭＩＳトランジスタＱが完成する。なお、図示しないが、周辺回路を構成するｎチャネル型低耐圧ＭＩＳトランジスタおよびＭＩＳ容量なども完成することになる。 Thus, in the memory array region, an n ⁺ type semiconductor region (drain region) 10d and an n ⁺ type semiconductor region (source region) 10s are formed in the vicinity of the split gate using the split gate and the sidewall spacer 12 as a mask. The memory element MC is completed. In the high breakdown voltage MIS region, the n ⁺ type semiconductor region 27 is formed using the gate electrode 15 and the sidewall spacer 12 as a mask, and the n channel type high breakdown voltage MIS transistor Q is completed. Although not shown, an n-channel low withstand voltage MIS transistor and a MIS capacitor constituting the peripheral circuit are also completed.

本発明に係る半導体装置にバーンイン試験を行ったところ、本発明者らが検討した半導体装置（図１１参照）に対して、不良率を減少することができる。言い換えると、高耐圧ＭＩＳトランジスタのゲート絶縁破壊耐圧を向上することができる。これにより、半導体装置の製造歩留まりを向上することができる。 When a burn-in test is performed on the semiconductor device according to the present invention, the defect rate can be reduced as compared with the semiconductor device examined by the present inventors (see FIG. 11). In other words, the gate breakdown voltage of the high voltage MIS transistor can be improved. Thereby, the manufacturing yield of the semiconductor device can be improved.

次に、上記記憶素子ＭＣを選択した場合の書き込み、消去および読み出しの各動作について説明する。ここでは、電荷蓄積膜１６に電子を注入することを「書き込み」、ホールを注入することを「消去」とそれぞれ定義する。 Next, writing, erasing and reading operations when the memory element MC is selected will be described. Here, injecting electrons into the charge storage film 16 is defined as “writing”, and injecting holes is defined as “erasing”.

書き込みは、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書き込み方式を採用する。書き込み時には、コントロールゲート電極８に０．７Ｖ、メモリゲート電極９に１０Ｖ、ソース領域１０ｓに６Ｖ、ドレイン領域１０ｄに０Ｖ、ｐ型ウエル２に０Ｖをそれぞれ印加する。これにより、ソース領域１０ｓとドレイン領域１０ｄとの間に形成されるチャネル領域のうち、コントロールゲート電極８とメモリゲート電極９との中間付近の領域でホットエレクトロンが発生し、これが電荷蓄積膜１６に注入される。注入された電子は窒化シリコン膜中のトラップに捕獲され、メモリトランジスタのしきい値電圧が上昇する。 For the writing, a hot electron writing method called a so-called source side injection method is adopted. At the time of writing, 0.7V is applied to the control gate electrode 8, 10V to the memory gate electrode 9, 6V to the source region 10s, 0V to the drain region 10d, and 0V to the p-type well 2. As a result, hot electrons are generated in a region near the middle between the control gate electrode 8 and the memory gate electrode 9 in the channel region formed between the source region 10 s and the drain region 10 d, and this is generated in the charge storage film 16. Injected. The injected electrons are captured by traps in the silicon nitride film, and the threshold voltage of the memory transistor rises.

消去は、チャネル電流を利用したホットホール注入消去方式を採用する。消去時には、コントロールゲート電極８に０．７Ｖ、メモリゲート電極９に−８Ｖ、ソース領域１０ｓに７Ｖ、ドレイン領域１０ｄに０Ｖ、ｐ型ウエル２に０Ｖをそれぞれ印加する。これにより、コントロールゲート電極８の下部のｐ型ウエル２にチャネル領域が形成される。また、ソース領域１０ｓに高電圧（７Ｖ）が印加されるため、ソース領域１０ｓから伸びた空乏層がコントロールトランジスタのチャネル領域に近づく。この結果、チャネル領域を流れる電子が、チャネル領域の端部とソース領域１０ｓとの間の高電界によって加速されてインパクトイオン化が生じ、電子とホールの対が生成される。そして、このホールがメモリゲート電極９に印加された負電圧（−８Ｖ）によって加速されてホットホールとなり、電荷蓄積膜１６に注入される。注入されたホールは窒化シリコン膜中のトラップに捕獲され、メモリトランジスタのしきい値電圧が低下する。 For erasing, a hot hole injection erasing method using a channel current is adopted. At the time of erasing, 0.7V is applied to the control gate electrode 8, -8V to the memory gate electrode 9, 7V to the source region 10s, 0V to the drain region 10d, and 0V to the p-type well 2. As a result, a channel region is formed in the p-type well 2 below the control gate electrode 8. Further, since a high voltage (7 V) is applied to the source region 10s, the depletion layer extending from the source region 10s approaches the channel region of the control transistor. As a result, electrons flowing in the channel region are accelerated by a high electric field between the end portion of the channel region and the source region 10s, and impact ionization occurs, and a pair of electrons and holes is generated. This hole is accelerated by a negative voltage (−8 V) applied to the memory gate electrode 9 to become a hot hole and injected into the charge storage film 16. The injected holes are captured by traps in the silicon nitride film, and the threshold voltage of the memory transistor is lowered.

読み出し時には、コントロールゲート電極８に１．５Ｖ、メモリゲート電極９に１．５Ｖ、ソース領域１０ｓに０Ｖ、ドレイン領域１０ｄに１．５Ｖ、ｐ型ウエル２に０Ｖをそれぞれ印加する。すなわち、メモリゲート電極９に印加する電圧を、書き込み状態におけるメモリトランジスタのしきい値電圧と、消去状態におけるメモリトランジスタのしきい値電圧との間に設定し、書き込み状態と消去状態とを判別する。 At the time of reading, 1.5V is applied to the control gate electrode 8, 1.5V to the memory gate electrode 9, 0V to the source region 10s, 1.5V to the drain region 10d, and 0V to the p-type well 2. That is, the voltage applied to the memory gate electrode 9 is set between the threshold voltage of the memory transistor in the write state and the threshold voltage of the memory transistor in the erase state, and the write state and the erase state are discriminated. .

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

例えば、前記実施の形態では、ｎチャネル型ＭＩＳトランジスタを適用した場合について説明したが、ｐチャネル型ＭＩＳトランジスタに適用した場合であってもよい。このとき、アンドープドシリコン膜からなる電極材料膜８Ａをｐ型シリコン膜とすることもできる。例えば、フォトリソグラフィ技術を用いて所定の領域をフォトレジスト膜でマスクし、アンドープドシリコン膜に不純物（ボロンまたはフッ化ボロン）をイオン注入することによって、マスクされていない領域のアンドープドシリコン膜からなる電極材料膜８Ａをｐ型シリコン膜に変えることができる。このためｎ型あるいはｐ型のプレドープを行うことができ、効率良く素子特性を向上することができる。 For example, in the above-described embodiment, the case where an n-channel MIS transistor is applied has been described. However, the present invention may be applied to a p-channel MIS transistor. At this time, the electrode material film 8A made of an undoped silicon film can be a p-type silicon film. For example, by masking a predetermined region with a photoresist film using photolithography technology and implanting impurities (boron or boron fluoride) into the undoped silicon film, the undoped silicon film in the unmasked region can be removed. The electrode material film 8A can be changed to a p-type silicon film. For this reason, n-type or p-type pre-doping can be performed, and element characteristics can be improved efficiently.

本発明は、半導体装置、特に、記憶素子とその周辺回路が混載された半導体装置の製造業に幅広く利用されるものである。 The present invention is widely used in the manufacturing industry of semiconductor devices, particularly semiconductor devices in which a memory element and its peripheral circuits are mixedly mounted.

本発明の実施の形態１における製造工程中の半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device in the manufacturing process in Embodiment 1 of this invention. 図１に続く製造工程中の半導体装置の要部断面図である。FIG. 2 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 1; 図２に続く製造工程中の半導体装置の要部断面図である。FIG. 3 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 2; 図３に続く製造工程中の半導体装置の要部断面図である。FIG. 4 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 3; 図４に続く製造工程中の半導体装置の要部断面図である。FIG. 5 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 4; 図５に続く製造工程中の半導体装置の要部断面図である。FIG. 6 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 5; 図６に続く製造工程中の半導体装置の要部断面図である。FIG. 7 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 6; 図７に続く製造工程中の半導体装置の要部断面図である。FIG. 8 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 7; 図８に続く製造工程中の半導体装置の要部断面図である。FIG. 9 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 8; 図９に続く製造工程中の半導体装置の要部断面図である。FIG. 10 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 9; 本発明者らが検討した半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device which the present inventors examined.

符号の説明Explanation of symbols

１半導体基板（基板）
２ｐ型ウエル
３保護膜
４ｎ型埋込み層
５フォトマスク
６、７ゲート絶縁膜
８コントロールゲート電極
８Ａ電極材料膜
９メモリゲート電極
９Ａ電極材料膜
１２サイドウォールスペーサ
１５ゲート電極
１６電荷蓄積膜
１００削れ部
ＭＣ、ＭＣ０記憶素子
Ｑ、Ｑ０高耐圧ＭＩＳトランジスタ 1 Semiconductor substrate (substrate)
2 p-type well 3 protective film 4 n-type buried layer 5 photomasks 6 and 7 gate insulating film 8 control gate electrode 8A electrode material film 9 memory gate electrode 9A electrode material film 12 sidewall spacer 15 gate electrode 16 charge storage film 100 MC, MC0 Memory element Q, Q0 High voltage MIS transistor

Claims

半導体基板と、
前記半導体基板の主面に設けられた記憶素子と、
前記半導体基板の主面であって前記記憶素子の周辺に設けられたＭＩＳトランジスタと、を備えた半導体装置の製造方法であって、
前記記憶素子は、
前記半導体基板の主面上に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜を介して前記半導体基板上に設けられたコントロールゲート電極と、
前記コントロールゲート電極の側面および前記半導体基板の主面に沿って設けられた電荷蓄積膜と、
前記電荷蓄積膜を介して前記半導体基板の主面上に設けられたメモリゲート電極と、を有し、
前記ＭＩＳトランジスタは、
前記半導体基板の主面上に設けられ、前記第１ゲート絶縁膜より厚い第２ゲート絶縁膜と、
前記第２ゲート絶縁膜を介して前記半導体基板上に設けられたゲート電極と、を有し、
（ａ）前記半導体基板上に前記第１ゲート絶縁膜および前記第２ゲート絶縁膜を形成した後、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜を含む前記半導体基板上に電極材料膜を形成する工程、
（ｂ）前記電極材料膜をパターニングすることによって、前記第１ゲート絶縁膜上に前記コントロールゲート電極、および前記第２ゲート絶縁膜上に前記ゲート電極を形成する工程、
（ｃ）前記コントロールゲート電極および前記ゲート電極を含む前記半導体基板上にイオン注入用の保護膜を形成する工程、
（ｄ）前記工程（ｃ）の後、前記コントロールゲート電極および前記ゲート電極を含む前記半導体基板上にフォトマスクを形成した後、前記記憶素子が形成される領域の前記フォトマスクを除去する工程、
（ｅ）前記工程（ｄ）の後、前記記憶素子が形成される領域の前記半導体基板にイオン注入する工程、
（ｆ）前記工程（ｅ）の後、前記記憶素子が形成される領域の前記保護膜を除去する工程、
（ｇ）前記工程（ｆ）の後、前記ＭＩＳトランジスタが形成される領域の前記フォトマスクを除去する工程、
（ｈ）前記工程（ｇ）の後、前記半導体基板上に前記電荷蓄積膜を形成する工程、
を含むことを特徴とする半導体装置の製造方法。 A semiconductor substrate;
A memory element provided on a main surface of the semiconductor substrate;
MIS transistor provided on the main surface of the semiconductor substrate and around the memory element, and a method for manufacturing a semiconductor device,
The memory element is
A first gate insulating film provided on a main surface of the semiconductor substrate;
A control gate electrode provided on the semiconductor substrate via the first gate insulating film;
A charge storage film provided along a side surface of the control gate electrode and a main surface of the semiconductor substrate;
A memory gate electrode provided on the main surface of the semiconductor substrate via the charge storage film,
The MIS transistor is
A second gate insulating film provided on a main surface of the semiconductor substrate and thicker than the first gate insulating film;
A gate electrode provided on the semiconductor substrate via the second gate insulating film,
(A) After forming the first gate insulating film and the second gate insulating film on the semiconductor substrate, an electrode material film is formed on the semiconductor substrate including the first gate insulating film and the second gate insulating film. Forming step,
(B) forming the control gate electrode on the first gate insulating film and the gate electrode on the second gate insulating film by patterning the electrode material film;
(C) forming a protective film for ion implantation on the semiconductor substrate including the control gate electrode and the gate electrode;
(D) after the step (c), after forming a photomask on the semiconductor substrate including the control gate electrode and the gate electrode, removing the photomask in a region where the memory element is formed;
(E) after the step (d), a step of ion-implanting the semiconductor substrate in a region where the memory element is formed;
(F) After the step (e), removing the protective film in a region where the memory element is formed;
(G) After the step (f), removing the photomask in a region where the MIS transistor is formed;
(H) after the step (g), forming the charge storage film on the semiconductor substrate;
A method for manufacturing a semiconductor device, comprising:

請求項１記載の半導体装置の製造方法において、
前記工程（ｆ）と前記工程（ｇ）との間に、ＢＨＦを用いた洗浄を行うことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
A method of manufacturing a semiconductor device, wherein cleaning using BHF is performed between the step (f) and the step (g).

請求項２記載の半導体装置の製造方法において、
前記工程（ｇ）と前記工程（ｈ）との間に、ＨＦを用いた洗浄を行うことを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 2.
A method of manufacturing a semiconductor device, wherein cleaning using HF is performed between the step (g) and the step (h).

請求項２記載の半導体装置の製造方法において、
前記ゲート電極を覆う前記保護膜が残存するように、前記工程（ｇ）と前記工程（ｈ）との間に、ＨＦを用いた洗浄を行うことを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 2.
A method of manufacturing a semiconductor device, wherein cleaning with HF is performed between the step (g) and the step (h) so that the protective film covering the gate electrode remains.

請求項１記載の半導体装置の製造方法において、
前記電荷蓄積膜はボトム酸化シリコン膜、窒化シリコン膜、トップ酸化シリコン膜が積層して構成されており、
前記工程（ｈ）は、
（ｈ１）ＩＳＳＧ酸化によって、前記ボトム酸化シリコン膜を形成する工程、
（ｈ２）前記工程（ｈ１）の後、ＣＶＤ法によって、前記ボトム酸化シリコン膜上に前記窒化シリコン膜を形成する工程、
（ｈ３）前記工程（ｈ２）の後、ＩＳＳＧ酸化によって、前記窒化シリコン膜上に前記トップ酸化シリコン膜を形成する工程、
を含むことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The charge storage film is formed by laminating a bottom silicon oxide film, a silicon nitride film, and a top silicon oxide film,
The step (h)
(H1) forming the bottom silicon oxide film by ISSG oxidation;
(H2) After the step (h1), a step of forming the silicon nitride film on the bottom silicon oxide film by a CVD method;
(H3) a step of forming the top silicon oxide film on the silicon nitride film by ISSG oxidation after the step (h2);
A method for manufacturing a semiconductor device, comprising: