JP5090043B2 - diode - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 149
- 229910052751 metal Inorganic materials 0.000 claims abstract description 33
- 239000002184 metal Substances 0.000 claims abstract description 33
- 239000012535 impurity Substances 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 239000000969 carrier Substances 0.000 abstract description 18
- 230000004888 barrier function Effects 0.000 abstract description 7
- 238000011084 recovery Methods 0.000 description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000006798 recombination Effects 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/861—Diodes
- H01L29/872—Schottky diodes
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
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Abstract
Description
本発明は、ダイオードに関し、特にリーク電流の低減と、スイッチングタイムの高速化を実現したダイオードに関する。 The present invention relates to a diode, and more particularly to a diode that realizes reduction of leakage current and increase in switching time.
ダイオードの代表的な構造として、ｐｎ接合ダイオードとショットキーバリアダイオードが知られている。 As typical structures of diodes, pn junction diodes and Schottky barrier diodes are known.
図５には、ｐｎ接合ダイオード１１０の断面図を示す。 FIG. 5 shows a cross-sectional view of the pn junction diode 110.
ｐｎ接合ダイオード１１０は、ｎ＋型シリコン半導体基板１１１上にｎ−型半導体層１１２を積層した基板ＳＢ’表面の動作領域ＯＲに、高濃度のｐ型不純物を拡散するなどしたｐ型不純物領域１１３およびガードリング１１７を設ける。基板ＳＢ’表面に設けた絶縁膜１１５上にアノード電極１１８を設け、アノード電極１１８は絶縁膜１１５の１つの開口部ＯＰ’を介してｐ型不純物領域１１３とコンタクトする。ｎ＋型シリコン半導体基板１１１の裏面には、全面にカソード電極１１９を設ける（例えば特許文献１参照。）。 The pn junction diode 110 includes a p-type impurity region 113 formed by diffusing a high-concentration p-type impurity into the operation region OR on the surface of the substrate SB ′ in which the n− type semiconductor layer 112 is stacked on the n + type silicon semiconductor substrate 111 and the like. A guard ring 117 is provided. An anode electrode 118 is provided on the insulating film 115 provided on the surface of the substrate SB ′, and the anode electrode 118 is in contact with the p-type impurity region 113 through one opening OP ′ of the insulating film 115. A cathode electrode 119 is provided on the entire back surface of the n + -type silicon semiconductor substrate 111 (see, for example, Patent Document 1).
図６は、従来のショットキーバリアダイオード１２０を示す断面図である。 FIG. 6 is a cross-sectional view showing a conventional Schottky barrier diode 120.
基板ＳＢ’はｎ＋型半導体基板１２１にｎ−半導体層１２２を積層したものである。ｎ−型半導体層１２２の動作領域ＯＲには、複数に分離された高濃度のｐ型不純物によるｐ＋型不純物領域１２３が複数設けられ、ｎ−型半導体層１２２の表面には開口部ＯＰ’を有する絶縁膜１２５を設け、開口部ＯＰ’を介してｎ−型半導体層１２２とショットキー接合を形成する金属層１２６を設ける。この金属層１２６は例えばＴｉである。更に金属層１２６全面を覆ってアノード電極１２８となるＡｌ層を設ける。半導体基板ＳＢ’外周には耐圧を確保するために高濃度のＰ型不純物を拡散したガードリング１２７が設けられ、その一部が金属層１２６とコンタクトする。基板ＳＢ’裏面はカソード電極１２９が設けられる。 The substrate SB ′ is obtained by stacking an n− semiconductor layer 122 on an n + type semiconductor substrate 121. The operation region OR of the n − type semiconductor layer 122 is provided with a plurality of p + type impurity regions 123 formed of a plurality of high concentration p type impurities, and an opening OP ′ is formed on the surface of the n − type semiconductor layer 122. An insulating film 125 is provided, and a metal layer 126 that forms a Schottky junction with the n − type semiconductor layer 122 is provided through the opening OP ′. This metal layer 126 is, for example, Ti. Further, an Al layer that serves as the anode electrode 128 is provided so as to cover the entire surface of the metal layer 126. A guard ring 127 in which high-concentration P-type impurities are diffused is provided on the outer periphery of the semiconductor substrate SB ′, and a part thereof contacts the metal layer 126. A cathode electrode 129 is provided on the back surface of the substrate SB ′.
このダイオード（以下ＪＢＳ：Junction Barrier Schottky Diode）１２０に逆バイアスを印加すると、図６の如くｐ＋型不純物領域１２３からｎ−型半導体層１２２に空乏層５０が広がる。隣り合うｐ＋型不純物領域１２３の離間距離をその空乏層５０がピンチオフする幅以下に設けることで、逆バイアス印加時にショットキー接合部でリーク電流が発生しても、空乏層５０により遮断できるものである。すなわち、金属層１２６の特性として、リーク電流特性をそれほど考慮せずに、順方向電圧特性の低いものを選択することができる（例えば特許文献２参照。）。
図５の如き、ｐｎ接合ダイオード１１０は、一般的には逆方向降伏電圧が高いため、高耐圧用途に採用されることが多いが、順方向電圧ＶＦ特性も高いため消費電力が大きい問題がある。 As shown in FIG. 5, the pn junction diode 110 generally has a high reverse breakdown voltage and is therefore often used for high withstand voltage applications. However, the forward voltage VF characteristic is also high, resulting in a large power consumption. .
また、ｐｎ接合ダイオード１１０では、スイッチングタイムの増加や、逆回復損失の増大によりスイッチング特性が劣化する問題もある。 Further, the pn junction diode 110 has a problem that the switching characteristics deteriorate due to an increase in switching time and an increase in reverse recovery loss.
すなわち、順方向電圧印加時にはｐ型不純物領域からｎ−型半導体層に少数キャリアであるホールが注入される。この状態で逆方向電圧を印加した場合、ｎ−型半導体層１２２に蓄積された少数キャリアの引き抜きあるいは再結合を経た後でないと、電流が遮断できない。つまり少数キャリアの引き抜きあるいは再結合に要する時間（逆回復時間ｔｒｒ）が増大し、これがスイッチングタイムの増加や、逆回復損失の増大によりスイッチング特性の劣化の要因となる。 That is, when a forward voltage is applied, holes that are minority carriers are injected from the p-type impurity region into the n − -type semiconductor layer. When a reverse voltage is applied in this state, the current cannot be interrupted unless minority carriers accumulated in the n − type semiconductor layer 122 are extracted or recombined. That is, the time required for pulling out or recombining minority carriers (reverse recovery time trr) increases, which causes deterioration of switching characteristics due to an increase in switching time and an increase in reverse recovery loss.
これを解決するために、いわゆるライフタイムキラーと呼ばれる重金属をｎ−型半導体層１１２にドープする方法が知られているが、重金属のドープ量が多すぎても抵抗増加による順方向電圧特性が劣化する問題があった。 In order to solve this problem, there is known a method of doping so-called lifetime killer into the n − -type semiconductor layer 112, but the forward voltage characteristics are deteriorated due to an increase in resistance even if the heavy metal is doped too much. There was a problem to do.
逆回復時間ｔｒｒを短縮する方法として、ｐ型不純物領域の不純物濃度を低減し、ドリフト層となるｎ−型半導体層１２２へのホール注入量を減少させることが考えられる。 As a method of shortening the reverse recovery time trr, it is conceivable to reduce the impurity concentration in the p-type impurity region and reduce the amount of holes injected into the n − -type semiconductor layer 122 serving as the drift layer.
しかし、ｐ型不純物領域の不純物濃度を低減すると、当然ながらｎ−型半導体層１２２でのキャリア（ホール）蓄積量が低減するため、伝導度変調効果の減少につながる。従って、定格電流付近での順方向電圧ＶＦが増大する問題がある。 However, when the impurity concentration of the p-type impurity region is reduced, the amount of carriers (holes) accumulated in the n − -type semiconductor layer 122 is naturally reduced, leading to a decrease in the conductivity modulation effect. Therefore, there is a problem that the forward voltage VF near the rated current increases.
一方、ショットキーバリアダイオードは、一般的には順方向電圧特性が低く、スイッチング時間（逆回復時間ｔｒｒ）が短い特性を有している。しかし、ｎ−型半導体層と金属層とがショットキー接合を形成するため、ショットキー接合界面でのリーク電流が高い問題がある。 On the other hand, a Schottky barrier diode generally has a low forward voltage characteristic and a short switching time (reverse recovery time trr). However, since the n − type semiconductor layer and the metal layer form a Schottky junction, there is a problem of high leakage current at the Schottky junction interface.
そこで、図６の如きＪＢＳ１２０が採用され、ショットキー接合界面でリーク電流が発生した場合であっても空乏層５０のピンチオフを利用してこれを遮断し、リーク電流の低減を図っている。 Therefore, the JBS 120 as shown in FIG. 6 is adopted, and even when a leak current is generated at the Schottky junction interface, the depletion layer 50 is cut off by using the pinch-off to reduce the leak current.
しかし、この方法は理論的には可能であっても実際には空乏層５０のみでリーク電流の経路を完全に遮断するのは困難である。空乏層５０は電圧印加により発生するが、例えば４０Ｖ程度の耐圧のＪＢＳ１２０では、ｎ−型半導体層１２２の比抵抗が低いため、空乏層５０が設計値通りに十分広がらない場合もある。図６の構造では１カ所でも空乏層５０の広がりが十分でなくピンチオフできない領域があれば、リーク電流を抑制することは不可能である。 However, even though this method is theoretically possible, it is actually difficult to completely cut off the leakage current path only by the depletion layer 50. Although the depletion layer 50 is generated by voltage application, for example, in the JBS 120 having a withstand voltage of about 40 V, the depletion layer 50 may not sufficiently spread as designed because the n− type semiconductor layer 122 has a low specific resistance. In the structure of FIG. 6, if there is a region where the depletion layer 50 is not sufficiently spread even at one place and cannot be pinched off, it is impossible to suppress the leakage current.
またＪＢＳ１２０においても、スイッチングタイムが増加する問題がある。例えば約０．６Ｖを超える順方向電圧ＶＦでＪＢＳ１２０を動作させると、ｐ＋型半導体領域１２３からｎ−型半導体層１２２へ少数キャリア（ホール）が注入されやすい状態となる。 The JBS 120 also has a problem that the switching time increases. For example, when the JBS 120 is operated with a forward voltage VF exceeding about 0.6 V, minority carriers (holes) are likely to be injected from the p + type semiconductor region 123 into the n − type semiconductor layer 122.
この状態で逆方向電圧を印加すると、ｐｎ接合ダイオード１１０の場合と同様に、ｎ−型半導体層１２２に蓄積された少数キャリアの引き抜きあるいは再結合を経た後、ｎ−型半導体層１２２に空乏層５０が広がる。つまりＪＢＳ１２０においても、逆回復時間ｔｒｒが増加し、スイッチングタイムの増加やスイッチング特性が劣化する問題があった。 When a reverse voltage is applied in this state, as in the case of the pn junction diode 110, the minority carriers accumulated in the n − type semiconductor layer 122 are extracted or recombined, and then the depletion layer is formed in the n − type semiconductor layer 122. 50 spreads. In other words, the JBS 120 also has a problem that the reverse recovery time trr is increased and the switching time is increased and the switching characteristics are deteriorated.
本発明は、かかる課題に鑑みてなされ、第１に、一導電型半導体基板と、該半導体基板上に設けられた一導電型半導体層と、該一導電型半導体層に互いに離間して設けられた複数の逆導電型半導体領域と、該一導電型半導体層の一主面に設けられた絶縁膜と、該絶縁膜に設けられ一の前記逆導電型半導体領域および該一の逆導電型半導体領域に接する前記一導電型半導体層が露出する第１開口部と、前記絶縁膜に設けられ他の前記逆導電型半導体領域が露出する第２開口部と、前記絶縁膜上に設けられ、前記第１開口部および第２開口部を介して前記逆導電型半導体領域とコンタクトする金属層と、を具備することにより解決するものである。 The present invention has been made in view of such problems. First, the semiconductor device is provided with a one-conductivity-type semiconductor substrate, a one-conductivity-type semiconductor layer provided on the semiconductor substrate, and the one-conductivity-type semiconductor layer spaced apart from each other. A plurality of reverse conductivity type semiconductor regions, an insulating film provided on one main surface of the one conductivity type semiconductor layer, the one reverse conductivity type semiconductor region provided on the insulating film, and the one reverse conductivity type semiconductor. A first opening that exposes the one-conductivity-type semiconductor layer in contact with a region; a second opening that is provided in the insulating film and that exposes the other reverse-conductivity-type semiconductor region; and is provided on the insulating film, This is solved by providing a metal layer in contact with the reverse conductivity type semiconductor region through the first opening and the second opening.
本実施形態によれば、第１に、動作領域において周辺部のみでｎ−型半導体層がショットキー接合を形成し、ｐ型不純物領域は金属層とオーミック接合を形成して動作領域の大部分でｐｎ接合ダイオードとして動作する。このため、ショットキー接合領域の面積の低減によるリーク電流の低減が実現する。 According to this embodiment, first, the n − type semiconductor layer forms a Schottky junction only in the peripheral portion in the operation region, and the p-type impurity region forms an ohmic junction with the metal layer, so that most of the operation region is formed. It operates as a pn junction diode. For this reason, the leakage current can be reduced by reducing the area of the Schottky junction region.
第２に、動作領域の周辺部ではｎ−型半導体層と金属層がショットキー接合し、金属からのキャリアの供給がほぼ無限なので、耐圧を得る場合に有効となる。 Secondly, the n− type semiconductor layer and the metal layer are Schottky-junctioned at the periphery of the operation region, and the supply of carriers from the metal is almost infinite, which is effective in obtaining a withstand voltage.
第３に、動作領域のｐ型半導体領域は、複数に分離された領域であるので、ｐｎ接合ダイオードより逆回復時間ｔｒｒを低減することができる。本実施形態では、動作領域はそのほとんどの領域においてｐ型半導体領域とオーミック接合を形成し、ｐｎ接合ダイオードとして機能する。しかし、動作領域の全面にｐ型半導体領域を形成したｐｎ接合ダイオード（図５参照）と比較して、ｐ型半導体領域の総体積を小さくして電荷量を低減する。このため、順方向電圧印加時のｎ−型半導体層への少数キャリア（ホール）の注入を低減できる。すなわち、逆方向電圧印加時にホールの引き抜きや再結合の時間も短くなり逆回復時間ｔｒｒを短縮できる。 Third, since the p-type semiconductor region of the operation region is a region separated into a plurality of regions, the reverse recovery time trr can be reduced as compared with the pn junction diode. In this embodiment, the operating region forms an ohmic junction with the p-type semiconductor region in most of the region, and functions as a pn junction diode. However, compared with a pn junction diode (see FIG. 5) in which a p-type semiconductor region is formed on the entire surface of the operation region, the total volume of the p-type semiconductor region is reduced to reduce the amount of charge. For this reason, injection of minority carriers (holes) into the n − type semiconductor layer during forward voltage application can be reduced. That is, when reverse voltage is applied, the time for hole extraction and recombination is shortened, and the reverse recovery time trr can be shortened.
第４に、ショットキー接合領域を有することによりｐｎ接合ダイオードより、逆回復時間ｔｒｒを低減することができる。ショットキー接合領域では、電子のみの移動でホールの移動がないため逆方向電圧印加時にｎ−型半導体層中に蓄積した少数キャリア（ホール）をショットキー接合領域に集結した電子と再結合させて消滅させることができる。 Fourth, the reverse recovery time trr can be reduced compared to the pn junction diode by having the Schottky junction region. In the Schottky junction region, there is no movement of holes due to the movement of electrons only, so that minority carriers (holes) accumulated in the n− type semiconductor layer when a reverse voltage is applied are recombined with electrons concentrated in the Schottky junction region. Can be extinguished.
これにより従来のｐｎ接合ダイオード（図５）と比較して逆回復時間ｔｒｒの低減によるスイッチング時間の低減や、スイッチング特性の改善に寄与できる。 Thereby, compared with the conventional pn junction diode (FIG. 5), it can contribute to the reduction of switching time by the reduction of reverse recovery time trr and the improvement of switching characteristics.
本発明の実施の形態を図１から図４を用いて詳細に説明する。
Embodiments of the present invention will be described in detail with reference to FIGS.
図１には、本実施形態のダイオードを示す。図１（Ａ）（Ｂ）はダイオード１００の一主面における平面図であり、図１（Ｃ）は図１（Ａ）（Ｂ）のａ−ａ線の断面図である。図１（Ａ）は、ダイオード表面の金属層を省略した図であり、図１（Ｂ）は金属層と絶縁膜のパターンを示す図である。 FIG. 1 shows the diode of this embodiment. 1A and 1B are plan views of one main surface of the diode 100, and FIG. 1C is a cross-sectional view taken along the line aa in FIGS. 1A and 1B. FIG. 1A is a diagram in which the metal layer on the diode surface is omitted, and FIG. 1B is a diagram illustrating a pattern of the metal layer and the insulating film.
本発明のダイオードは、一導電型半導体基板１と、一導電型半導体層２と、逆導電型半導体領域３と、絶縁膜５と、第１開口部ＯＰ１と、第２開口部ＯＰ２と、金属層７とから構成される。 The diode of the present invention includes a one-conductivity-type semiconductor substrate 1, a one-conductivity-type semiconductor layer 2, a reverse-conductivity-type semiconductor region 3, an insulating film 5, a first opening OP1, a second opening OP2, and a metal. Layer 7.
図１（Ａ）（Ｃ）を参照して、基板ＳＢは、高濃度の一導電型（以下ｎ＋型）シリコン半導体基板１上にｎ−型半導体層２を積層してなる。ｎ−型半導体層２は、例えばエピタキシャル層である。 Referring to FIGS. 1A and 1C, a substrate SB is formed by laminating an n− type semiconductor layer 2 on a high concentration one conductivity type (hereinafter n + type) silicon semiconductor substrate 1. The n − type semiconductor layer 2 is, for example, an epitaxial layer.
ｎ−型半導体層２には複数の逆導電型半導体領域３が設けられる。逆導電型半導体領域３は、例えばｎ−型半導体層２にトレンチ１０を形成してトレンチ１０内に高濃度のｐ型不純物を導入したポリシリコン層を埋設した領域であり、以下ｐ型半導体領域３と称する。 The n − type semiconductor layer 2 is provided with a plurality of reverse conductivity type semiconductor regions 3. The reverse conductivity type semiconductor region 3 is a region in which, for example, a trench 10 is formed in the n − type semiconductor layer 2 and a polysilicon layer into which a high-concentration p-type impurity is introduced is buried in the trench 10. 3 is called.
トレンチ１０は、それぞれ等しい所定の距離で離間して、ｎ−型半導体層２に多数設けられる。トレンチ１０間の距離ｄ１は例えば１μｍ〜１０μｍ程度である。後に詳述するが、互いに隣接するｐ型半導体領域３は等間隔で配置する必要があり、図１（Ａ）の如く、基板ＳＢの一主面のパターンにおいて正六角形状が望ましい。正六角形状の場合、トレンチ１０の開口幅（対角線幅）ｄ２は例えば１０μｍである。 A large number of trenches 10 are provided in the n − type semiconductor layer 2 so as to be separated from each other by an equal predetermined distance. The distance d1 between the trenches 10 is, for example, about 1 μm to 10 μm. As will be described in detail later, the p-type semiconductor regions 3 adjacent to each other need to be arranged at equal intervals, and a regular hexagonal shape is desirable in the pattern of one main surface of the substrate SB as shown in FIG. In the case of a regular hexagon, the opening width (diagonal line width) d2 of the trench 10 is, for example, 10 μm.
これらのトレンチ１０にそれぞれ高濃度のｐ型不純物がドープされたポリシリコンが埋め込まれ、これにより互いに等しい距離ｄで離間した複数のｐ型半導体領域３が設けられる。 Polysilicon doped with high-concentration p-type impurities is buried in each of these trenches 10, thereby providing a plurality of p-type semiconductor regions 3 separated by an equal distance d.
尚、ｐ型半導体領域３はトレンチ１０にポリシリコンを埋設した構成に限らず、ｎ−型半導体層２に、好適には上記のパターンで、互いに等距離で離間して高濃度のｐ型不純物を拡散した領域であってもよい。しかし、ｐ型半導体領域３のそれぞれの距離ｄ１で一主面におけるパターンを正確に形成するには、トレンチ１０にポリシリコンを埋設する構成が好適であり、以下本実施形態ではこの構成を用いて説明する。 The p-type semiconductor region 3 is not limited to the structure in which polysilicon is buried in the trench 10, but the n− type semiconductor layer 2 is preferably formed in the above pattern and spaced apart from each other at equal distances by high-concentration p-type impurities. It may be a region in which is diffused. However, in order to accurately form a pattern on one main surface at each distance d1 of the p-type semiconductor region 3, a configuration in which polysilicon is embedded in the trench 10 is suitable. In the present embodiment, this configuration is used hereinafter. explain.
全てのｐ型半導体領域３を囲んでその外側には、リング状に、他のｐ型（ｐ＋型）半導体領域４を設ける。他のｐ＋型半導体領域４は、ダイオード１００の逆方向電圧印加時の耐圧を確保するために設けられた、ガードリング４である。ガードリング４は、ｐ型半導体領域３と同様にトレンチ内に高濃度のｐ型不純物をドープしたポリシリコンを埋設した領域あるいは、ｎ−型半導体層２に高濃度のｐ型不純物を拡散した領域である。 Another p-type (p +) semiconductor region 4 is provided in a ring shape on the outside of all the p-type semiconductor regions 3. The other p + type semiconductor region 4 is a guard ring 4 provided to ensure a withstand voltage when a reverse voltage is applied to the diode 100. Similarly to the p-type semiconductor region 3, the guard ring 4 is a region where polysilicon doped with high-concentration p-type impurities is buried in the trench, or a region where high-concentration p-type impurities are diffused in the n − -type semiconductor layer 2. It is.
本実施形態では、ガードリング４の内側の領域を、ダイオード１００として主に機能するする領域として動作領域ＯＲと称する。 In this embodiment, the region inside the guard ring 4 is referred to as an operation region OR as a region mainly functioning as the diode 100.
ガードリング４の外側には、空乏層の広がりを抑制する高濃度のｎ型不純物領域９が設けられる。ｎ型不純物領域９上には、ｎ型不純物領域９に接してシールドメタル１１が設けられる。 A high concentration n-type impurity region 9 that suppresses the spread of the depletion layer is provided outside the guard ring 4. On the n-type impurity region 9, a shield metal 11 is provided in contact with the n-type impurity region 9.
図１（Ｃ）を参照して、基板ＳＢ（ｎ−型半導体層２）の一主面には絶縁膜５が設けられる。絶縁膜５は複数の開口部ＯＰを有する例えば酸化膜である。開口部ＯＰは、図１（Ａ）に示す一主面のパターンにおいて、全て動作領域ＯＲ内に設けられ、動作領域ＯＲの端部付近に位置する第１開口部ＯＰ１と、第１開口部ＯＰ１の内側に配置された第２開口部ＯＰ２がある。 Referring to FIG. 1C, an insulating film 5 is provided on one main surface of the substrate SB (n− type semiconductor layer 2). The insulating film 5 is, for example, an oxide film having a plurality of openings OP. The openings OP are all provided in the operation region OR in the pattern of one main surface shown in FIG. 1A, and the first opening OP1 located near the end of the operation region OR, and the first opening OP1. There is a second opening OP2 disposed inside the.
第１開口部ＯＰ１は、動作領域ＯＲの最外周に位置する複数のｐ型半導体領域（以下最外ｐ型半導体領域）３ａが露出するように、連続した１つのリング状に設けられる。また第１開口部ＯＰ１からは最外ｐ型半導体領域３ａに接するｎ−型半導体層２およびガードリング４の一部も露出する。ｐ型不純物領域３の深さは、ガードリング４より浅い。 The first opening OP1 is provided in a continuous ring shape so that a plurality of p-type semiconductor regions (hereinafter referred to as outermost p-type semiconductor regions) 3a located on the outermost periphery of the operation region OR are exposed. In addition, a part of the n − type semiconductor layer 2 and the guard ring 4 that are in contact with the outermost p type semiconductor region 3a are also exposed from the first opening OP1. The depth of the p-type impurity region 3 is shallower than the guard ring 4.
より詳細には、第１開口部ＯＰ１の内周は、最外ｐ型半導体領域３ａのそれぞれの一部に沿って且つ連続するようにパターンニングされる。第１開口部ＯＰ１の外周は、最外ｐ型半導体領域３ａより更に外側でこれらに隣接するｎ−型半導体層２と、ガードリング４の一部が露出するようにパターンニングされる。 More specifically, the inner periphery of the first opening OP1 is patterned so as to be continuous along each part of the outermost p-type semiconductor region 3a. The outer periphery of the first opening OP1 is patterned so that the n − type semiconductor layer 2 adjacent to the outermost p-type semiconductor region 3a and the guard ring 4 are partially exposed.
第１開口部ＯＰ１から露出するｎ−型半導体層２の面積は、動作領域ＯＲのｎ−型半導体層２の総面積の例えば１０％程度である。 The area of the n − type semiconductor layer 2 exposed from the first opening OP1 is, for example, about 10% of the total area of the n − type semiconductor layer 2 in the operation region OR.
第２開口部ＯＰ２は、第１開口部ＯＰ１の内側に設けられる。第２開口部ＯＰ２は、最外ｐ型半導体領域３ａに囲まれたｐ型半導体領域３ｂと同じパターンに設けられ、すなわち第２開口部ＯＰ２からはｐ型半導体領域３ｂのみが露出する。尚、ｐ型半導体領域３は、説明の便宜上、最外ｐ型半導体領域３ａ、ｐ型半導体領域３ｂ（または総じてｐ型半導体領域３）と称するが、既述の如く、全て同一パターンであり構成も同じである。 The second opening OP2 is provided inside the first opening OP1. The second opening OP2 is provided in the same pattern as the p-type semiconductor region 3b surrounded by the outermost p-type semiconductor region 3a. That is, only the p-type semiconductor region 3b is exposed from the second opening OP2. The p-type semiconductor region 3 is referred to as the outermost p-type semiconductor region 3a and the p-type semiconductor region 3b (or the p-type semiconductor region 3 as a whole) for convenience of explanation. Is the same.
つまり、絶縁膜５には、最外ｐ型半導体領域３ａおよびこれと隣接するｎ−型半導体層２が連続して露出する１つの第１開口部ＯＰ１と、第１開口部ＯＰ１の内側でｐ型半導体領域３ｂと同一パターンの複数の第２開口部ＯＰ２とが設けられる。 That is, the insulating film 5 has one first opening OP1 in which the outermost p-type semiconductor region 3a and the n − -type semiconductor layer 2 adjacent thereto are continuously exposed, and the p inside the first opening OP1. A plurality of second openings OP2 having the same pattern as the type semiconductor region 3b are provided.
図１（Ｂ）（Ｃ）を参照して、金属層７は、絶縁膜５上に設けられ、第１開口部ＯＰ１および第２開口部ＯＰ２を介してｐ型半導体領域３とコンタクトする。金属層７は、例えばアルミニウム（Ａｌ）層であり、第１開口部ＯＰ１および第２開口部ＯＰ２からそれぞれ露出するｐ型半導体領域３およびガードリング４の一部とオーミック接合を形成する。同時に、第１開口部ＯＰ１から露出するｎ−型半導体層２とショットキー接合を形成する。 Referring to FIGS. 1B and 1C, metal layer 7 is provided on insulating film 5 and is in contact with p-type semiconductor region 3 through first opening OP1 and second opening OP2. The metal layer 7 is an aluminum (Al) layer, for example, and forms an ohmic junction with a part of the p-type semiconductor region 3 and the guard ring 4 exposed from the first opening OP1 and the second opening OP2, respectively. At the same time, a Schottky junction is formed with the n − type semiconductor layer 2 exposed from the first opening OP1.
絶縁膜５は、隣り合うｐ型半導体領域３間のｎ−型半導体層２上を被覆している。従って、最外ｐ型不純物領域３ａを含んでこれより内側では金属層７はｐ型半導体領域３（３ａ、３ｂ）のみとオーミック接合を形成し、ｐｎ接合ダイオードとして機能する。一方、動作領域ＯＲの端部に限り、金属層７はｎ−型半導体層２とショットキー接合を形成する。金属層７は、ダイオード１００のアノード電極Ａとなる。 The insulating film 5 covers the n − type semiconductor layer 2 between the adjacent p type semiconductor regions 3. Therefore, the metal layer 7 includes an outermost p-type impurity region 3a and inside this, the metal layer 7 forms an ohmic junction only with the p-type semiconductor region 3 (3a, 3b), and functions as a pn junction diode. On the other hand, the metal layer 7 forms a Schottky junction with the n − type semiconductor layer 2 only at the end of the operation region OR. The metal layer 7 becomes the anode electrode A of the diode 100.
基板ＳＢの他の主面（ｎ＋型シリコン半導体基板１表面）には、ダイオード１００のカソード電極ＣＡとなる金属層８が設けられる。 On the other main surface (surface of the n + type silicon semiconductor substrate 1) of the substrate SB, a metal layer 8 that becomes the cathode electrode CA of the diode 100 is provided.
このように本実施形態のダイオード１００では、チップサイズを同一と仮定して図６に示す従来のＪＢＳ１２０と比較した場合、ショットキー接合面積がＪＢＳ１２０の例えば１０％程度とわずかである。 Thus, in the diode 100 of the present embodiment, the Schottky junction area is as small as about 10% of the JBS 120 when compared with the conventional JBS 120 shown in FIG.
すなわち、ショットキー接合面積が小さい分、ショットキー接合界面で発生するリーク電流を低減することができる。 That is, the leakage current generated at the Schottky junction interface can be reduced by the small Schottky junction area.
また、図５に示す従来のｐｎ接合ダイオードと比較して、逆回復時間ｔｒｒを短縮することができる。 Further, the reverse recovery time trr can be shortened as compared with the conventional pn junction diode shown in FIG.
以下、図２を参照して更に説明する。図２は、図１に示す動作領域ＯＲの概要を示す拡大断面図であり、図２（Ａ）が順方向電圧を印加した状態を示し、図２（Ｂ）が順方向電圧印加から逆方向電圧印加に遷移する状態を示し、図２（Ｃ）が逆方向電圧を印加した状態を示す。尚、図２においてガードリングは省略している。 Hereinafter, further description will be given with reference to FIG. 2 is an enlarged cross-sectional view showing an outline of the operation region OR shown in FIG. 1. FIG. 2 (A) shows a state where a forward voltage is applied, and FIG. 2 (B) shows a reverse direction from application of the forward voltage. FIG. 2C shows a state in which a reverse voltage is applied. In FIG. 2, the guard ring is omitted.
図２（Ａ）の如く、オン状態でアノード電極Ａ−カソード電極ＣＡ間に順方向電圧が印加されると、ｐ型半導体領域３からｎ−型半導体層２に少数キャリア（ホール）が注入され、ｎ−型半導体層２（ドリフト層）の伝導度が変調されるとともにダイオード１０５が導通し、電流Ｉがアノード電極Ａ−カソード電極ＣＡ間に流れる。 As shown in FIG. 2A, when a forward voltage is applied between the anode electrode A and the cathode electrode CA in the on state, minority carriers (holes) are injected from the p-type semiconductor region 3 into the n − -type semiconductor layer 2. The conductivity of the n − type semiconductor layer 2 (drift layer) is modulated, the diode 105 is turned on, and the current I flows between the anode electrode A and the cathode electrode CA.
ｐｎ接合ダイオード１００は伝導度変調型素子であり、ｐ型半導体領域３からｎ−型半導体層２にホールが注入される。このとき例えば、図５に示す従来のｐｎ接合ダイオード１１０と同一チップサイズとして比較すると、本実施形態では、ｐ型半導体領域３をそれぞれ分離した複数の島状に形成することにより、ｐ型半導体領域３の総体積が小さくなり、従来のｐ型不純物領域１１３より電荷量が少なくなる。従って、従来のｐｎ接合ダイオード１１０と比較してｎ−型半導体層２に注入される少数キャリア（ホール）の量も低減できる。 The pn junction diode 100 is a conductivity modulation element, and holes are injected from the p-type semiconductor region 3 into the n − -type semiconductor layer 2. At this time, for example, when compared with the conventional pn junction diode 110 shown in FIG. 5 in the same chip size, in this embodiment, the p-type semiconductor region 3 is formed into a plurality of islands separated from each other, thereby forming the p-type semiconductor region. 3 is smaller, and the amount of charge is smaller than that of the conventional p-type impurity region 113. Therefore, the amount of minority carriers (holes) injected into the n − type semiconductor layer 2 can be reduced as compared with the conventional pn junction diode 110.
その後、図２（Ｂ）の如くダイオード１００をオフ状態にするため、順方向電圧印加から逆方向電圧印加に転じると、ｎ−型半導体層２に蓄積された少数キャリアの引き抜きあるいは再結合をした後、空乏層が広がる。 Thereafter, in order to turn off the diode 100 as shown in FIG. 2B, when switching from forward voltage application to reverse voltage application, minority carriers accumulated in the n − type semiconductor layer 2 were extracted or recombined. Later, the depletion layer spreads.
ここで、上述したとおり本実施形態ではｐ型半導体領域３の電荷量が、従来のｐｎ接合ダイオード１１０と比較して少ないため、順方向電圧印加時にｎ−型半導体層２に蓄積された少数キャリアの量も減少する。従って、少数キャリアの引き抜きまたは再結合の時間（逆回復時間：ｔｒｒ）を短縮することができる。 Here, as described above, since the charge amount of the p-type semiconductor region 3 is smaller than that of the conventional pn junction diode 110 in the present embodiment, minority carriers accumulated in the n − -type semiconductor layer 2 when a forward voltage is applied. The amount of is also reduced. Accordingly, it is possible to shorten the time for extracting or recombining minority carriers (reverse recovery time: trr).
更に、本実施形態のダイオード１００は、第１開口部ＯＰ１において金属層７とｎ−半導体層２がショットキー接合を形成する。 Furthermore, in the diode 100 of this embodiment, the metal layer 7 and the n − semiconductor layer 2 form a Schottky junction in the first opening OP1.
ショットキー接合領域Ｊでは、電子のみの移動でホールの移動がないため、逆方向電圧印加時にｎ−型半導体層２中に蓄積した少数キャリア（ホール）をショットキー接合領域Ｊに集結した電子と再結合させて少数キャリアを消滅させることができる。 In the Schottky junction region J, since only electrons move and no holes move, minority carriers (holes) accumulated in the n − type semiconductor layer 2 when a reverse voltage is applied are collected in the Schottky junction region J. Minority carriers can be eliminated by recombination.
これにより従来のｐｎ接合ダイオード１１０（図５）と比較して、逆回復時間ｔｒｒを低減することができ、スイッチング時間の低減や、逆回復損失の低減によるスイッチング特性の改善に寄与できる。 Thereby, compared with the conventional pn junction diode 110 (FIG. 5), the reverse recovery time trr can be reduced, which can contribute to the reduction of switching time and the improvement of switching characteristics by the reduction of reverse recovery loss.
次に、図２（Ｃ）を参照して、逆方向電圧印加により、少数キャリアは消滅し、ｎ−型半導体層２中に空乏層が広がり、電流を遮断する。 Next, with reference to FIG. 2C, by applying a reverse voltage, minority carriers disappear, a depletion layer spreads in the n − type semiconductor layer 2, and the current is cut off.
ここで、ｐ型半導体領域３の形状は、逆方向電圧印加時に空乏層５０が均等に広がってエピタキシャル層２を埋め尽くせるよう、各々均等な離間距離で配置されることが必要であるので、正六角形状が最適である。 Here, the shape of the p-type semiconductor region 3 is required to be arranged at an equal distance from each other so that the depletion layer 50 spreads evenly and fills the epitaxial layer 2 when a reverse voltage is applied. The hexagonal shape is optimal.
また、ｐ型半導体領域３の離間距離がある程度確保できる場合は、正六角形状に開口されたマスクを用いてエピタキシャル層２にｐ型不純物をイオン注入して拡散した拡散領域でもよい。しかし、離間距離が狭い場合は不純物拡散領域では横方向への広がりが避けられないため、トレンチ１０にポリシリコン３２を埋設したｐ型半導体領域３を採用する方が好ましい。 In addition, when a certain distance between the p-type semiconductor regions 3 can be secured, a diffusion region in which p-type impurities are ion-implanted into the epitaxial layer 2 using a mask having a regular hexagonal shape may be used. However, when the separation distance is small, the impurity diffusion region cannot be expanded in the lateral direction. Therefore, it is preferable to use the p-type semiconductor region 3 in which the polysilicon 32 is embedded in the trench 10.
図３は、本実施形態のダイオード１００（実線）と、図６に示す従来のＪＢＳ１２０（破線）のリーク電流特性を比較した図である。 FIG. 3 is a diagram comparing the leakage current characteristics of the diode 100 (solid line) of the present embodiment and the conventional JBS 120 (broken line) shown in FIG.
このように、本実施形態では、ショットキー接合領域の面積が小さいため、同一チップサイズであればリーク電流が大幅に低減でき、良好なリーク電流特性を得ることができる。 As described above, in this embodiment, since the area of the Schottky junction region is small, the leak current can be significantly reduced if the chip size is the same, and good leak current characteristics can be obtained.
次に、図４を参照して本発明のダイオードの製造方法を説明する。 Next, the manufacturing method of the diode of the present invention will be described with reference to FIG.
第１工程（図４（Ａ））：ｎ＋型半導体基板１にｎ−型半導体層２を積層した基板ＳＢを準備し、酸化膜などを所望のパターンにエッチングしたマスクＭを全面に生成する。マスクＭから露出したｎ−型半導体層２表面を異方性エッチングし、深さ例えば４μｍ程度のトレンチ１０を形成する。基板ＳＢの一主面におけるトレンチ１０のパターンは正六角形状であり、その幅（対角線幅）は例えば１０μｍ程度である。トレンチ１０間の距離ｄ１は互いに等間隔であり、例えば１μｍ〜１０μｍ程度である。 First step (FIG. 4A): A substrate SB in which an n− type semiconductor layer 2 is stacked on an n + type semiconductor substrate 1 is prepared, and a mask M obtained by etching an oxide film or the like into a desired pattern is generated on the entire surface. The surface of the n − type semiconductor layer 2 exposed from the mask M is anisotropically etched to form a trench 10 having a depth of about 4 μm, for example. The pattern of the trench 10 on one main surface of the substrate SB has a regular hexagonal shape, and the width (diagonal width) is, for example, about 10 μm. The distances d1 between the trenches 10 are equally spaced from each other, for example, about 1 μm to 10 μm.
第２工程（図４（Ｂ））：マスクＭを除去し高濃度のｐ型不純物がドープされたポリシリコンを堆積し、トレンチ１０内にもポリシリコンを埋め込む。またノンドープのポリシリコンを堆積後、高濃度のｐ型不純物を導入しても良い。そして、全面のエッチバックによりトレンチ１０内のみポリシリコンを残し、ｎ−型半導体層２表面を露出する。 Second step (FIG. 4B): The mask M is removed, polysilicon doped with a high-concentration p-type impurity is deposited, and the trench 10 is also filled with polysilicon. Further, after depositing non-doped polysilicon, a high concentration p-type impurity may be introduced. Then, polysilicon is left only in the trench 10 by etching back the entire surface, and the surface of the n − type semiconductor layer 2 is exposed.
その後、酸化膜を全面に形成し、熱処理によりポリシリコン中のｐ型不純物を活性化し、ｐ型半導体領域３を形成する。 Thereafter, an oxide film is formed on the entire surface, p-type impurities in the polysilicon are activated by heat treatment, and a p-type semiconductor region 3 is formed.
また、ｐ型半導体領域３を不純物のイオン注入と拡散で形成する場合には、第２工程においてトレンチを形成せず、マスクＭを介してｎ−型半導体層２に不純物を注入し、拡散する。 Further, when the p-type semiconductor region 3 is formed by impurity ion implantation and diffusion, the trench is not formed in the second step, but the impurity is implanted and diffused into the n − -type semiconductor layer 2 through the mask M. .
絶縁膜５を所望のパターンでエッチングして、第１開口部とＯＰ１および第２開口部ＯＰ２を形成する。 The insulating film 5 is etched with a desired pattern to form the first opening, OP1, and the second opening OP2.
第１開口部ＯＰ１は、動作領域の端部で１つのリング状に形成される。また第２開口部ＯＰ２は、第１開口部ＯＰ１より内側に、所定の距離で離間して複数形成される。第２開口部ＯＰ２は正六角形状であり、その幅は例えば１０μｍ程度である。また第２開口部ＯＰ２間の距離ｄ２は互いに等間隔で離間される。 The first opening OP1 is formed in one ring shape at the end of the operation region. A plurality of second openings OP2 are formed at a predetermined distance inside the first opening OP1. The second opening OP2 has a regular hexagonal shape, and its width is, for example, about 10 μm. The distances d2 between the second openings OP2 are spaced apart from each other at equal intervals.
第３工程（図４（Ｃ））：その後、基板ＳＢの一主面にＡｌ層などによる金属層７を形成する。金属層は、ｐ型半導体領域３とオーミック接合を形成し、第１開口部ＯＰ１から露出したｎ−型半導体層２表面とショットキー接合を形成してアノード電極Ａとなる。 Third step (FIG. 4C): Thereafter, a metal layer 7 made of an Al layer or the like is formed on one main surface of the substrate SB. The metal layer forms an ohmic junction with the p-type semiconductor region 3, forms a Schottky junction with the surface of the n − -type semiconductor layer 2 exposed from the first opening OP1, and becomes the anode electrode A.
更に、基板ＳＢの他の主面に蒸着金属層８などによるカソード電極ＣＡを形成する。 Further, a cathode electrode CA made of the deposited metal layer 8 or the like is formed on the other main surface of the substrate SB.
１ ｎ＋型シリコン半導体基板
２ ｎ−型半導体層
３、３ｂ ｐ型半導体領域
３ａ 最外ｐ型半導体領域
４ ガードリング
５ 酸化膜
７ 金属層（アノード電極）
８ 蒸着金属層（カソード電極）
１０ トレンチ
５０ 空乏層
１００ ダイオード
１１１ ｎ＋型シリコン半導体基板
１１２ ｎ−型半導体層
１１５ 絶縁膜
１１７ ガードリング
１１８ アノード電極
１１９ カソード電極
１１３ ｐ＋型不純物領域
１１０ ｐｎ接合ダイオード
１２０ ショットキーバリアダイオード（ＪＢＳ）
１２１ ｎ＋型シリコン半導体基板
１２２ ｎ−型半導体層
１２３ ｐ＋型不純物領域
１２５ 絶縁膜
１２６ 金属層
１２７ ガードリング
１２８ アノード電極
１２９ カソード電極
ＳＢ、ＳＢ’ 半導体基板
ＯＲ 動作領域
ＯＰ１ 第１開口部
ＯＰ２ 第２開口部
ＯＰ’ 開口部
1 n + type silicon semiconductor substrate 2 n− type semiconductor layer 3, 3b p type semiconductor region 3a outermost p type semiconductor region 4 guard ring 5 oxide film 7 metal layer (anode electrode)
8 Evaporated metal layer (cathode electrode)
10 trench 50 depletion layer 100 diode 111 n + type silicon semiconductor substrate 112 n− type semiconductor layer 115 insulating film 117 guard ring 118 anode electrode 119 cathode electrode 113 p + type impurity region 110 pn junction diode
120 Schottky barrier diode (JBS)
121 n + type silicon semiconductor substrate 122 n− type semiconductor layer 123 p + type impurity region 125 insulating film 126 metal layer 127 guard ring 128 anode electrode 129 cathode electrode SB, SB ′ semiconductor substrate OR operation region OP1 first opening OP2 second opening Part OP 'opening
Claims (5)
該半導体基板上に設けられた一導電型半導体層と、
該一導電型半導体層に互いに離間して設けられた複数の逆導電型半導体領域と、
該一導電型半導体層の一主面に設けられた絶縁膜と、
該絶縁膜に設けられ一の前記逆導電型半導体領域および該一の逆導電型半導体領域に接する前記一導電型半導体層が露出する第１開口部と、
前記絶縁膜に設けられ他の前記逆導電型半導体領域のみが露出する第２開口部と、
前記絶縁膜上に設けられ、前記第１開口部を介して前記一導電型半導体層とショットキー接合し、前記第２開口部を介して前記他の逆導電型半導体領域とオーミック接合する金属層と、
を具備することを特徴とするダイオード。 One conductivity type semiconductor substrate;
A one-conductivity-type semiconductor layer provided on the semiconductor substrate;
A plurality of reverse conductivity type semiconductor regions provided in the one conductivity type semiconductor layer apart from each other;
An insulating film provided on one main surface of the one conductivity type semiconductor layer;
A first opening that is provided in the insulating film and exposes the one reverse conductivity type semiconductor region and the one conductivity type semiconductor layer in contact with the one reverse conductivity type semiconductor region;
A second opening provided in the insulating film and exposing only the other reverse conductivity type semiconductor region;
A metal layer that is provided on the insulating film and is in Schottky junction with the one-conductivity-type semiconductor layer through the first opening and ohmic-junction with the other reverse-conductivity-type semiconductor region through the second opening. When,
A diode comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007092664A JP5090043B2 (en) | 2007-03-30 | 2007-03-30 | diode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007092664A JP5090043B2 (en) | 2007-03-30 | 2007-03-30 | diode |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008251922A JP2008251922A (en) | 2008-10-16 |
| JP5090043B2 true JP5090043B2 (en) | 2012-12-05 |
Family
ID=39976502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007092664A Active JP5090043B2 (en) | 2007-03-30 | 2007-03-30 | diode |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5090043B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8432012B2 (en) * | 2006-08-01 | 2013-04-30 | Cree, Inc. | Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same |
| CN113871467B (en) * | 2021-09-28 | 2023-08-04 | 吉林华微电子股份有限公司 | Schottky diode and manufacturing method thereof |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2131603B (en) * | 1982-12-03 | 1985-12-18 | Philips Electronic Associated | Semiconductor devices |
| JPH02113577A (en) * | 1988-10-21 | 1990-04-25 | Mitsubishi Electric Corp | Semiconductor device |
| JPH0786621A (en) * | 1993-09-09 | 1995-03-31 | Sansha Electric Mfg Co Ltd | Composite diode |
| JPH07147418A (en) * | 1993-11-25 | 1995-06-06 | Fuji Electric Co Ltd | Diode |
| JP3482959B2 (en) * | 2001-02-08 | 2004-01-06 | サンケン電気株式会社 | Semiconductor element |
| JP4857484B2 (en) * | 2001-04-20 | 2012-01-18 | 富士電機株式会社 | Semiconductor device and manufacturing method thereof |
| JP2003069045A (en) * | 2001-08-22 | 2003-03-07 | Mitsubishi Electric Corp | Semiconductor device |
-
2007
- 2007-03-30 JP JP2007092664A patent/JP5090043B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2008251922A (en) | 2008-10-16 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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| A711 | Notification of change in applicant |
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| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120821 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120912 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150921 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5090043 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150921 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150921 Year of fee payment: 3 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150921 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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