JP5085200B2 - レギュレータ回路 - Google Patents
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Description
前記比較回路は、第1のノードと第1の電源電圧ノードとの間に接続された定電流源用の第1のトランジスタと、第1のゲインを有し、前記第1のノードと第2のノードとの間に接続されて前記基準電圧により導通状態が制御される入力用の第2のトランジスタと、第2のゲインを有し、前記第1のノードと第3のノードとの間に接続されて前記分圧電圧により導通状態が制御される入力用の第3のトランジスタと、第3のゲインを有し、前記第2のノードと第2の電源電圧ノードとの間に接続されて前記第2のノードの電圧により導電状態が制御される負荷用の第4のトランジスタと、第4のゲインを有し、前記第3のノードと前記第2の電源電圧ノードとの間に接続されて前記第2のノードの電圧により導電状態が制御される負荷用の第5のトランジスタと、第4のノードと前記第2の電源電圧ノードとの間に接続され、前記第3のノードの電圧によって導通状態が制御されて前記第4のノードへ比較結果を出力する出力用の第6のトランジスタと、前記制御信号が前記第1の論理レベルの時には前記比較回路を動作状態にし、前記制御信号が前記第2の論理レベルの時には前記第2のノ―ド及び前記第3のノードを一定電圧にして前記比較回路を非動作状態にするスイッチ手段と、を有し、前記第1のゲインは前記第2のゲインよりも大きく、且つ、前記第3のゲインは前記第4のゲインよりも小さいことを特徴とする。
図1は、本発明の実施例1を示す制御付きレギュレータ回路の概略の構成図である。
制御付きレギュレータ回路は、制御信号ENによりアクティブ状態又は非動作状態(例えば、スタンバイ状態)が切り替え可能であり、アクティブ状態時に安定した出力電圧Voを出力し、スタンバイ状態時に主要な回路動作を停止して節電を図るための回路であり、半導体集積回路等で構成されている。
NMOS41−2のgm >NMOS41−3のgm
PMOS42−1のgm <PMOS42−2のgm
とする。
図2は、図1のレギュレータ回路においてコンパレータ40及び放電回路50を設けない場合の起動時の動作を示す波形図である。
図3は、図1のレギュレータ回路においてコンパレータ40及び放電回路50を設けた場合の起動時の動作を示す波形図である。
実施例1によれば、差動増幅回路30に入力されるノードN31上の分圧電圧VcのレベルとノードN21上のリファレンス電圧Vtのレベルとを比較するコンパレータ40を設け、このコンパレータ出力を制御信号とするスイッチ素子であるNMOS52を設け、更に、そのNMOS52により、レギュレータ出力の安定化容量61をGNDにディスチャージする抵抗負荷51を設けたので、レギュレータ起動時の出力安定時間を早くすることができる。
図4は、本発明の実施例2を示す制御付きレギュレータ回路の概略の構成図であり、実施例1を示す図1中の要素と共通の要素には共通の符号が付されている。
コンパレータ40の動作に関しては、実施例1と同様であり、制御信号ENが“L”から“H”に切り替わる直後は、コンパレータ出力ノードN44は“L”であるため、NMOS52はオフしており、NMOS52,53には電流が流れない。
本実施例2によれば、差動増幅回路30に入力されるノードN31上の分圧電圧VcのレベルとノードN21上のリファレンス電圧Vtのレベルとを比較するコンパレータ40を設け、このコンパレータ出力を制御信号とするスイッチ素子であるNMOS52を設け、更に、そのNMOS52により、レギュレータ出力の安定化容量61をGNDにディスチャージするNMOS53を設けたので、実施例1の図3と同様に、レギュレータ起動時の出力安定時間を早くすることができる。しかも、本実施例2では、抵抗ばらつきの影響のないNMOS53の定電流でディスチャージする構成にしているので、出力安定時間のばらつきを抑制できる。
本発明は、上記実施例1、2に限定されず、例えば、図1及び図4の差動増幅回路30、コンパレータ40、及び放電回路50,50Aにおいて、電源の極性等を変えることにより、NMOSやPMOSを他のトランジスタに代えたり、各回路ブロックを図示以外の他の回路構成に変更したり、あるいは、レギュレータ回路の全体の構成を図示以外の他の回路構成に変更する等、種々の利用形態や変形が可能である。
20 リファレンス電圧源回路
30 差動増幅回路
33−1,33−2 分圧抵抗
40 コンパレータ
50,50A 放電回路
61 安定化容量
Claims (5)
- 第1の論理レベルと第2の論理レベルに遷移する制御信号に応答して、前記制御信号が前記第1の論理レベルの時には動作状態になり、前記制御信号が前記第2の論理レベルの時には非動作状態になり、前記動作状態の時には、基準電圧と分圧電圧との差を増幅して出力ノードから出力する差動増幅回路と、
前記出力ノードに接続された安定化容量と、
前記制御信号が前記第1の論理レベルの時には動作状態になって前記基準電圧と前記分圧電圧との大小を比較して比較結果を出力し、前記制御信号が前記第2の論理レベルの時には非動作状態になる比較回路と、
前記出力ノードに接続され、前記制御信号が前記第2の論理レベルから前記第1の論理レベルへ遷移する際の起動時においてオン状態になり、前記比較結果に応答して、前記起動時に発生する前記安定化容量におけるオーバーシュートレベルの電荷を放電する放電回路と、
を備えたレギュレータ回路であって、
前記比較回路は、
第1のノードと第1の電源電圧ノードとの間に接続された定電流源用の第1のトランジスタと、
第1のゲインを有し、前記第1のノードと第2のノードとの間に接続されて前記基準電圧により導通状態が制御される入力用の第2のトランジスタと、
第2のゲインを有し、前記第1のノードと第3のノードとの間に接続されて前記分圧電圧により導通状態が制御される入力用の第3のトランジスタと、
第3のゲインを有し、前記第2のノードと第2の電源電圧ノードとの間に接続されて前記第2のノードの電圧により導電状態が制御される負荷用の第4のトランジスタと、
第4のゲインを有し、前記第3のノードと前記第2の電源電圧ノードとの間に接続されて前記第2のノードの電圧により導電状態が制御される負荷用の第5のトランジスタと、
第4のノードと前記第2の電源電圧ノードとの間に接続され、前記第3のノードの電圧によって導通状態が制御されて前記第4のノードへ比較結果を出力する出力用の第6のトランジスタと、
前記制御信号が前記第1の論理レベルの時には前記比較回路を動作状態にし、前記制御信号が前記第2の論理レベルの時には前記第2のノ―ド及び前記第3のノードを一定電圧にして前記比較回路を非動作状態にするスイッチ手段と、
を有し、
前記第1のゲインは前記第2のゲインよりも大きく、且つ、前記第3のゲインは前記第4のゲインよりも小さいことを特徴とするレギュレータ回路。 - 前記非動作状態は、スタンバイ状態であることを特徴とする請求項1記載のレギュレータ回路。
- 前記放電回路は、負荷抵抗と、前記比較結果に応答してオン/オフ動作するスイッチ素子とを有し、前記負荷抵抗及び前記スイッチ素子は、前記出力ノードとグランドとの間に直列に接続されていることを特徴とする請求項1又は2記載のレギュレータ回路。
- 前記放電回路は、定電流源素子と、前記比較結果に応答してオン/オフ動作するスイッチ素子とを有し、前記定電流源素子及び前記スイッチ素子は、前記出力ノードとグランドとの間に直列に接続されていることを特徴とする請求項1又は2記載のレギュレータ回路。
- 前記定電流源素子は、定電流源用のトランジスタであることを特徴とする請求項4記載のレギュレータ回路。
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