JP5076960B2

JP5076960B2 - Manufacturing method of semiconductor device

Info

Publication number: JP5076960B2
Application number: JP2008041462A
Authority: JP
Inventors: 正志大島; 清入野
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2008-02-22
Filing date: 2008-02-22
Publication date: 2012-11-21
Anticipated expiration: 2028-02-22
Also published as: JP2009200317A

Description

本発明は、半導体装置の製造方法に係り、特に、半導体基板上に形成されたレジスト膜をアッシングにより除去する工程を有する半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device including a step of removing a resist film formed on a semiconductor substrate by ashing.

半導体装置の製造プロセスでは、微細加工やイオン注入のマスクとして、有機高分子材料よりなるフォトレジスト膜が多用されている。微細加工の際のエッチングマスクやイオン注入の際のイオン注入マスクとして用いられたフォトレジスト膜は、その後に半導体基板上から除去する必要がある。フォトレジスト膜を除去する工程としては、ウェットプロセスとドライプロセスとがあるが、最近ではドライプロセスが多用されるようになっている。 In a semiconductor device manufacturing process, a photoresist film made of an organic polymer material is often used as a mask for fine processing or ion implantation. The photoresist film used as an etching mask for fine processing or an ion implantation mask for ion implantation needs to be subsequently removed from the semiconductor substrate. As a process for removing the photoresist film, there are a wet process and a dry process. Recently, a dry process has been frequently used.

フォトレジスト膜を除去するためのドライプロセスには、通常、アッシングと呼ばれる方法が用いられている。アッシングとは、フォトレジスト膜を気相中でオゾンや酸素プラズマに曝すことにより酸化（灰化）して除去する方法である。アッシングによりフォトレジスト膜を除去する方法については、例えば特許文献１〜４等に記載されている。 In a dry process for removing the photoresist film, a method called ashing is usually used. Ashing is a method of removing a photoresist film by oxidizing (ashing) it by exposing it to ozone or oxygen plasma in a gas phase. The method for removing the photoresist film by ashing is described in, for example, Patent Documents 1 to 4.

一方、半導体装置の微細化に伴い、フォトレジスト材料には、ＫｒＦなどの短波長光に対応した有機高分子材料が採用されている。しかしながら、ＫｒＦレジストなどの微細加工用のフォトレジスト材料は、耐熱性が低く、イオン注入、特にＭＩＳＦＥＴのソース／ドレイン領域等を形成するための高注入量のイオン注入などの際に、熱や注入ダメージによって表面が変質することが知られている。 On the other hand, with the miniaturization of semiconductor devices, organic polymer materials corresponding to short-wavelength light such as KrF have been adopted as photoresist materials. However, photoresist materials for microfabrication, such as KrF resist, have low heat resistance, and heat and implantation are performed during ion implantation, particularly high implantation amount ion implantation for forming source / drain regions of MISFETs. It is known that the surface is altered by damage.

フォトレジスト膜の表面に変質層が形成された状態でアッシング処理を減圧下で行うと、変質していないフォトレジスト膜内部の溶剤がガス化しようとして内部圧力が高くなる。この内部圧力に変質層が耐えきれなくなると、変質層の剥がれ（ポッピング）が生じ、剥がれた変質層はダストの原因となる。 When the ashing process is performed under reduced pressure in the state where the altered layer is formed on the surface of the photoresist film, the internal pressure increases as the solvent inside the photoresist film which has not been altered tends to gasify. If the altered layer cannot withstand this internal pressure, the altered layer peels off (popping), and the altered layer peeled off causes dust.

ポッピングを防止する方法として、例えば特許文献１には、フォトレジスト膜中の溶剤が気化しない所定の圧力に加圧した状態でアッシングを行う方法が開示されている。 As a method for preventing popping, for example, Patent Document 1 discloses a method in which ashing is performed in a state where the solvent in the photoresist film is pressurized to a predetermined pressure that does not vaporize.

また、特許文献３には、フォトレジスト膜がポッピングを起こしにくい温度でアッシングを行うことが開示されている。
特開昭６３−２６５４２８号公報特開平０５−１６００２１号公報特開２００５−０６４０６２号公報特開２００６−５１３５８６号公報 Patent Document 3 discloses that ashing is performed at a temperature at which the photoresist film hardly causes popping.
JP-A 63-265428 Japanese Patent Laid-Open No. 05-160021 Japanese Patent Laid-Open No. 2005-064062 JP 2006-513586 A

特許文献１に記載のように、アッシングの際の酸素プラズマ処理時にチャンバ内圧力を上げることにより、フォトレジスト膜内部の溶剤のガス化圧力と外部の圧力とを平衡させることができる。これにより、フォトレジスト膜のポッピングを抑制することができる。 As described in Patent Document 1, by increasing the pressure in the chamber during the oxygen plasma treatment during ashing, the gasification pressure of the solvent inside the photoresist film and the external pressure can be balanced. Thereby, popping of the photoresist film can be suppressed.

しかしながら、特許文献１に記載の方法では、チャンバ内圧力を上げることによって酸素分圧も上がるため、半導体基板の酸化が促進されることになる。例えばＭＩＳＦＥＴのソース／ドレイン領域の形成工程への適用を考慮した場合、酸素分圧の増加によってソース／ドレイン領域のシリコン基板やゲート電極を構成するポリシリコンの酸化量が増加することになる。近年のＭＩＳＦＥＴではソース／ドレイン領域が極めて浅いため、酸化膜に取り込まれる不純物の量が無視できなくなり、ソース／ドレイン抵抗やコンタクト抵抗の増大等を引き起こすことになる。 However, in the method described in Patent Document 1, since the oxygen partial pressure is increased by increasing the pressure in the chamber, the oxidation of the semiconductor substrate is promoted. For example, when considering application to the source / drain region forming process of the MISFET, the amount of oxidation of the polysilicon constituting the silicon substrate and gate electrode of the source / drain region increases due to an increase in oxygen partial pressure. In recent MISFETs, since the source / drain regions are extremely shallow, the amount of impurities taken into the oxide film cannot be ignored, which causes an increase in source / drain resistance, contact resistance, and the like.

酸化を抑える手法としては、例えば特許文献４に記載されているように、水素を用いてアッシングすることも考えられる。しかしながら、近年のＭＩＳＦＥＴの製造プロセスでは、ソース／ドレイン領域のイオン注入を、シリコン基板表面がシリコン酸化膜によって覆われていない状態で行うことがある。この場合、水素によってシリコン基板がエッチングされてしまい、基板の掘れという新たな問題が生じてしまう。 As a technique for suppressing oxidation, for example, as described in Patent Document 4, ashing using hydrogen may be considered. However, in recent MISFET manufacturing processes, ion implantation of the source / drain regions may be performed in a state where the silicon substrate surface is not covered with the silicon oxide film. In this case, the silicon substrate is etched by hydrogen, which causes a new problem of digging the substrate.

本発明の目的は、フォトレジスト膜をアッシングにより除去する際に、変質層のポッピングを抑制しうるとともに、半導体基板の酸化や掘れを防止しうる半導体装置の製造方法を提供することにある。 An object of the present invention is to provide a method of manufacturing a semiconductor device capable of suppressing popping of a deteriorated layer and preventing oxidation and digging of a semiconductor substrate when removing a photoresist film by ashing.

本発明の一観点によれば、表面に変質層が形成されたレジスト膜を有する半導体基板を、処理チャンバ内に搬入するステップと、前記処理チャンバ内に搬入した前記半導体基板を加熱するとともに、前記処理チャンバ内に不活性ガスを導入して前記処理チャンバ内の圧力を上げるステップと、前記処理チャンバ内の圧力を上げる工程の後、前記不活性ガス分圧を一定に保ちつつ、前記処理チャンバ内に酸素ラジカルを導入し、前記酸素ラジカルによって前記レジスト膜をアッシングするステップとを有する半導体装置の製造方法が提供される。 According to one aspect of the present invention, a step of carrying a semiconductor substrate having a resist film having a modified layer formed on a surface thereof into a processing chamber, heating the semiconductor substrate carried into the processing chamber, and After introducing an inert gas into the processing chamber to increase the pressure in the processing chamber and increasing the pressure in the processing chamber, the inert gas partial pressure is kept constant , oxygen radicals are introduced and a method of manufacturing a semiconductor device having a step of ashing the resist film by the oxygen radicals is provided.

本発明によれば、レジスト膜のアッシングの際に、処理チャンバ内に不活性ガスを導入することにより、酸素分圧を高くすることなく処理チャンバ内の圧力を高めるので、アッシングの際に半導体基板を加熱した場合でも、レジスト膜の内部から変質層に加わる圧力を、処理チャンバ内の圧力によって抑えることができ、レジスト膜の変質層のポッピングを効果的に防止することができる。 According to the present invention, when the resist film is ashed, the inert gas is introduced into the processing chamber to increase the pressure in the processing chamber without increasing the oxygen partial pressure. Even when the film is heated, the pressure applied to the deteriorated layer from the inside of the resist film can be suppressed by the pressure in the processing chamber, and the popping of the deteriorated layer of the resist film can be effectively prevented.

また、処理チャンバ内の酸素分圧を高くする必要がないので、半導体基板が酸化されるのを抑制することができる。また、アッシングには水素を用いる必要がないので、シリコンが露出した処理基板をアッシング処理する場合にも、基板がダメージを受けることはない。また、不活性ガスをプラズマ化せずに、酸素ラジカルだけを用いてアッシング処理を行うことにより、処理基板に与えるダメージを抑制することができる。 In addition, since it is not necessary to increase the oxygen partial pressure in the processing chamber, the semiconductor substrate can be prevented from being oxidized. In addition, since it is not necessary to use hydrogen for ashing, the substrate is not damaged even when the ashing treatment is performed on the processing substrate on which silicon is exposed. Moreover, the damage given to a process board | substrate can be suppressed by performing an ashing process only using oxygen radical, without making an inert gas into plasma.

したがって、ＫｒＦ用レジストのように微細化に向くが耐熱性の弱いレジスト材料を用いるような場合でも、レジスト膜の変質層のポッピングを効果的に防止しつつアッシングによる除去が可能となる。 Therefore, even when a resist material that is suitable for miniaturization but has low heat resistance, such as a KrF resist, can be removed by ashing while effectively preventing popping of the altered layer of the resist film.

［第１実施形態］
本発明の第１実施形態による半導体装置の製造方法について図１乃至図６を用いて説明する。 [First Embodiment]
A method of manufacturing a semiconductor device according to the first embodiment of the present invention will be described with reference to FIGS.

図１乃至図３は本実施形態による半導体装置の製造方法を示す工程断面図、図４は本実施形態によるアッシング装置の構造を示す概略図、図５は本実施形態によるフォトレジスト膜のアッシング方法を示すタイムチャート、図６は処理チャンバ内の酸素分圧を変化したときの処理基板の酸化量と酸素分圧との関係を示すグラフである。 1 to 3 are process cross-sectional views illustrating the method of manufacturing the semiconductor device according to the present embodiment, FIG. 4 is a schematic view illustrating the structure of the ashing device according to the present embodiment, and FIG. 5 is a method for ashing a photoresist film according to the present embodiment. FIG. 6 is a graph showing the relationship between the amount of oxidation of the processing substrate and the oxygen partial pressure when the oxygen partial pressure in the processing chamber is changed.

はじめに、本発明の適用が考えられる半導体装置の製造プロセスの一例について図１乃至図３を用いて説明する。 First, an example of a semiconductor device manufacturing process to which the present invention can be applied will be described with reference to FIGS.

まず、シリコン基板１０の表面に、例えばＳＴＩ（Shallow Trench Isolation）法により、活性領域を画定する素子分離膜１２を形成する。なお、図において、中央の素子分離膜１２と右側の素子分離膜１２との間の活性領域はＮ型ＭＩＳＦＥＴ形成領域であり、他の活性領域はＰ型ＭＩＳＦＥＴ形成領域であるものとする。 First, an element isolation film 12 that defines an active region is formed on the surface of the silicon substrate 10 by, for example, STI (Shallow Trench Isolation). In the figure, the active region between the central device isolation film 12 and the right device isolation film 12 is an N-type MISFET formation region, and the other active region is a P-type MISFET formation region.

次いで、素子分離膜１２により画定されたシリコン基板１０の活性領域上に、例えば熱酸化法により、シリコン酸化膜よりなる犠牲酸化膜１４を形成する。犠牲酸化膜１４は、ウェル注入を行う際にシリコン基板１０の表面が汚染されるのを防止するための膜である。 Next, a sacrificial oxide film 14 made of a silicon oxide film is formed on the active region of the silicon substrate 10 defined by the element isolation film 12 by, for example, a thermal oxidation method. The sacrificial oxide film 14 is a film for preventing the surface of the silicon substrate 10 from being contaminated when performing well implantation.

次いで、フォトリソグラフィ及びイオン注入により、Ｎ型ＭＩＳＦＥＴ形成領域のシリコン基板１０内にＰウェル１６を、Ｐ型ＭＩＳＦＥＴ形成領域のシリコン基板１０内にＮウェル１８を、それぞれ形成する（図１（ａ））。 Next, by photolithography and ion implantation, a P-well 16 is formed in the silicon substrate 10 in the N-type MISFET formation region, and an N-well 18 is formed in the silicon substrate 10 in the P-type MISFET formation region (FIG. 1A). ).

次いで、例えば弗酸水溶液を用いたウェットエッチングにより、犠牲酸化膜１４を除去する。 Next, the sacrificial oxide film 14 is removed by wet etching using, for example, a hydrofluoric acid aqueous solution.

次いで、犠牲酸化膜１４を除去することにより露出したシリコン基板１０の活性領域上に、例えば熱酸化法により、シリコン酸化膜よりなるゲート絶縁膜２０を形成する。 Next, a gate insulating film 20 made of a silicon oxide film is formed on the active region of the silicon substrate 10 exposed by removing the sacrificial oxide film 14 by, for example, a thermal oxidation method.

次いで、全面に、例えばＣＶＤ法により、多結晶シリコン膜２２を堆積する（図１（ｂ））。 Next, a polycrystalline silicon film 22 is deposited on the entire surface by, eg, CVD (FIG. 1B).

次いで、フォトリソグラフィ及びドライエッチングにより、多結晶シリコン膜２２をパターニングし、ゲート絶縁膜２０上に、多結晶シリコン膜２２よりなるゲート電極２４を形成する。 Next, the polycrystalline silicon film 22 is patterned by photolithography and dry etching, and a gate electrode 24 made of the polycrystalline silicon film 22 is formed on the gate insulating film 20.

次いで、フォトリソグラフィ及びイオン注入により、Ｎ型ＭＩＳＦＥＴ形成領域に形成されたゲート電極２４をマスクとして砒素や燐等のドナー不純物イオンをイオン注入し、ゲート電極２４の両側のシリコン基板１０内に、ＬＤＤ領域或いはエクステンション領域としての不純物拡散領域２６を形成する。同様に、Ｐ型ＭＩＳＦＥＴ形成領域に形成されたゲート電極２４をマスクとして硼素等のアクセプタ不純物イオンをイオン注入し、ゲート電極２４の両側のシリコン基板１０内に、ＬＤＤ領域或いはエクステンション領域としての不純物拡散領域２８を形成する（図１（ｃ））。 Next, donor impurity ions such as arsenic and phosphorus are ion-implanted by photolithography and ion implantation using the gate electrode 24 formed in the N-type MISFET formation region as a mask, and LDD is formed in the silicon substrate 10 on both sides of the gate electrode 24. Impurity diffusion regions 26 as regions or extension regions are formed. Similarly, acceptor impurity ions such as boron are ion-implanted using the gate electrode 24 formed in the P-type MISFET formation region as a mask, and impurity diffusion as an LDD region or extension region is performed in the silicon substrate 10 on both sides of the gate electrode 24. Region 28 is formed (FIG. 1C).

次いで、全面に、例えばＣＶＤ法により、例えばシリコン酸化膜を堆積した後、このシリコン酸化膜をエッチバックし、ゲート電極２４の側壁部分に、シリコン酸化膜よりなる側壁絶縁膜３０を形成する（図２（ａ））。 Next, after a silicon oxide film, for example, is deposited on the entire surface by, eg, CVD, the silicon oxide film is etched back to form a sidewall insulating film 30 made of a silicon oxide film on the sidewall portion of the gate electrode 24 (FIG. 2 (a)).

次いで、フォトリソグラフィにより、Ｎ型ＭＩＳＦＥＴ形成領域を露出し、Ｐ型ＭＩＳＦＥＴ形成領域を覆うフォトレジスト膜３２を形成する（図２（ｂ））。 Next, a photoresist film 32 that exposes the N-type MISFET formation region and covers the P-type MISFET formation region is formed by photolithography (FIG. 2B).

次いで、フォトレジスト膜３２、ゲート電極２４及び側壁絶縁膜３０をマスクとして砒素や燐等のドナー不純物イオンをイオン注入し、Ｎ型ＭＩＳＦＥＴ形成領域に形成されたゲート電極２４の両側のシリコン基板１０内に、ソース／ドレイン領域の高濃度領域となる不純物拡散領域３４を形成する。不純物拡散領域３４は、例えば、燐イオンを、加速エネルギー１０ｋｅＶ、注入量５×１０^１５ｃｍ^−２の条件でイオン注入を行うことにより、形成する。 Next, donor impurity ions such as arsenic and phosphorus are ion-implanted using the photoresist film 32, the gate electrode 24 and the sidewall insulating film 30 as a mask, and the silicon substrate 10 on both sides of the gate electrode 24 formed in the N-type MISFET formation region is implanted. Then, an impurity diffusion region 34 to be a high concentration region of the source / drain region is formed. For example, the impurity diffusion region 34 is formed by implanting phosphorus ions under the conditions of an acceleration energy of 10 keV and an implantation amount of 5 × 10 ¹⁵ cm ⁻² .

このとき、不純物拡散領域３４を形成する際のイオン注入条件（例えば、１×１０^１５ｃｍ^−２程度以上の高注入量の場合）によっては、イオン注入に伴う発熱や注入ダメージによって、フォトレジスト膜３２の表面領域に変質層３２ａが形成される（図３（ａ））。なお、変質層３２ａとは、イオン注入に伴う発熱や注入ダメージによって硬化した部分であり、アッシング処理上の観点からは、変質していない他の領域よりもアッシングレートが遅いという特徴を有している。 At this time, depending on the ion implantation conditions for forming the impurity diffusion region 34 (for example, in the case of a high implantation amount of about 1 × 10 ¹⁵ cm ⁻² or more), the photoresist film may generate heat or implantation damage due to ion implantation. The altered layer 32a is formed in the surface region 32 (FIG. 3A). The altered layer 32a is a portion hardened by heat generated by ion implantation or implantation damage. From the viewpoint of ashing treatment, the altered layer 32a has a feature that the ashing rate is slower than other regions that are not altered. Yes.

次いで、フォトレジスト膜３２を、アッシングにより除去する。 Next, the photoresist film 32 is removed by ashing.

次いで、例えば１３０℃に加熱した硫酸・過酸化水素水によるウェット処理を行い、シリコン基板１０を洗浄する。 Next, for example, wet processing with sulfuric acid / hydrogen peroxide solution heated to 130 ° C. is performed to clean the silicon substrate 10.

次いで、Ｎ型ＭＩＳＦＥＴの不純物拡散領域３４の形成と同様にして、Ｐ型ＭＩＳＦＥＴ形成領域に形成されたゲート電極２２の両側のシリコン基板１０内に、ソース／ドレイン領域の高濃度領域となる不純物拡散領域３６を形成する。この場合にも、不純物拡散領域３６を形成する際のイオン注入条件によっては、フォトレジスト膜の表面領域に変質層が形成される。 Next, in the same manner as the formation of the impurity diffusion region 34 of the N-type MISFET, impurity diffusion that becomes a high concentration region of the source / drain region in the silicon substrate 10 on both sides of the gate electrode 22 formed in the P-type MISFET formation region. Region 36 is formed. Also in this case, a deteriorated layer is formed in the surface region of the photoresist film depending on the ion implantation conditions for forming the impurity diffusion region 36.

次いで、例えば窒素雰囲気中で熱処理を行い、注入した不純物イオンを活性化し、不純物拡散領域２６，３４よりなるＮ型ＭＩＳＦＥＴのソース／ドレイン領域３８と、不純物拡散領域２８，３６よりなるＰ型ＭＩＳＦＥＴのソース／ドレイン領域４０とを形成する（図３（ｂ））。 Next, for example, heat treatment is performed in a nitrogen atmosphere to activate the implanted impurity ions, and the source / drain region 38 of the N-type MISFET including the impurity diffusion regions 26 and 34 and the P-type MISFET including the impurity diffusion regions 28 and 36 are activated. A source / drain region 40 is formed (FIG. 3B).

こうして、シリコン基板１０上に、ゲート電極２２及びソース／ドレイン領域３８を有するＮ型ＭＩＳＦＥＴと、ゲート電極２２及びソース／ドレイン領域４０を有するＰ型ＭＩＳＦＥＴとを完成する。 Thus, an N-type MISFET having the gate electrode 22 and the source / drain region 38 and a P-type MISFET having the gate electrode 22 and the source / drain region 40 are completed on the silicon substrate 10.

この後、必要に応じてサリサイドプロセスや他の素子の形成等を行った後、バックエンドプロセス等を経て、半導体装置が完成する。 Thereafter, a salicide process, formation of other elements, and the like are performed as necessary, and then a semiconductor device is completed through a back-end process and the like.

次に、本発明の主たる特徴であるフォトレジスト膜のアッシング方法について説明する。本発明のアッシング方法は、表面領域にイオン注入による変質層が形成されたフォトレジスト膜の除去に好適である。例えば上述のＭＩＳＦＥＴの形成プロセスでは、フォトレジスト膜３２の除去工程に適用することができる。本工程のみならず、不純物拡散領域２６，２８，３６を形成する際のイオン注入工程、その他のイオン注入工程において、フォトレジスト膜に変質層が形成されるような場合には、本発明のアッシング方法が有効である。 Next, the ashing method for the photoresist film, which is the main feature of the present invention, will be described. The ashing method of the present invention is suitable for removing a photoresist film in which a deteriorated layer is formed in the surface region by ion implantation. For example, the above-described MISFET formation process can be applied to the step of removing the photoresist film 32. In the case where an altered layer is formed on the photoresist film not only in this step but also in the ion implantation step for forming the impurity diffusion regions 26, 28 and 36 and other ion implantation steps, the ashing of the present invention is performed. The method is effective.

次に、本実施形態によるフォトレジスト膜のアッシング方法について図４及び図５を用いて説明する。 Next, the ashing method for the photoresist film according to the present embodiment will be explained with reference to FIGS.

図４は本実施形態によるアッシング装置の構造を示す概略図である。図４に示すアッシング装置は、予備排気や処理基板の予備加熱等を行うためのロードロックチャンバ５０と、アッシング処理を行う処理チャンバ６０とを有している。ロードロックチャンバ５０と処理チャンバ６０とは、真空搬送路７０によって接続されており、ロードロックチャンバ５０と処理チャンバ６０との間で処理基板８０を受け渡しできるようになっている。ロードロックチャンバ５０と真空搬送路７０との間、真空搬送路７０と処理チャンバ６０との間には、それぞれバルブ７２，７４が設けられている。 FIG. 4 is a schematic view showing the structure of the ashing device according to the present embodiment. The ashing apparatus shown in FIG. 4 includes a load lock chamber 50 for performing preliminary exhaust, preheating of a processing substrate, and the like, and a processing chamber 60 for performing an ashing process. The load lock chamber 50 and the processing chamber 60 are connected by a vacuum transfer path 70 so that the processing substrate 80 can be transferred between the load lock chamber 50 and the processing chamber 60. Valves 72 and 74 are provided between the load lock chamber 50 and the vacuum transfer path 70 and between the vacuum transfer path 70 and the processing chamber 60, respectively.

ロードロックチャンバ５０には、ロードロックチャンバ５０に処理基板８０を出し入れするための処理基板搬送口５２と、ロードロックチャンバ５０内に所定のガスを導入するガス導入配管５４と、ロードロックチャンバ５０内の排気や圧力制御を行うための圧力制御装置５６とが設けられている。ロードロックチャンバ５０内には、ロードロックチャンバ５０に搬送した処理基板８０を予備加熱するためのヒータ５８と、処理基板８０に紫外線（ＵＶ）を照射する紫外線光源７６が設けられている。 The load lock chamber 50 includes a processing substrate transfer port 52 for taking the processing substrate 80 into and out of the load lock chamber 50, a gas introduction pipe 54 for introducing a predetermined gas into the load lock chamber 50, and an inside of the load lock chamber 50. And a pressure control device 56 for performing pressure control and pressure control. In the load lock chamber 50, a heater 58 for preheating the processing substrate 80 conveyed to the load lock chamber 50 and an ultraviolet light source 76 for irradiating the processing substrate 80 with ultraviolet rays (UV) are provided.

処理チャンバ６０は、プラズマを発生するプラズマ発生室６０ａと、プラズマ発生室６０ａで生成したプラズマを用いてアッシング処理を行うプラズマ処理室６０ｂとを有している。 The processing chamber 60 includes a plasma generation chamber 60a that generates plasma and a plasma processing chamber 60b that performs an ashing process using plasma generated in the plasma generation chamber 60a.

プラズマ発生室６０ａには、アッシング用のガスを導入するガス導入配管６２と、ガス導入配管６２から導入されたガスをプラズマ化するためのプラズマ発生装置６４が設けられている。プラズマ発生装置６４は、マイクロ波励起型のプラズマ発生装置や、平衡平板型のＲＦプラズマ発生装置である。 The plasma generation chamber 60a is provided with a gas introduction pipe 62 for introducing an ashing gas and a plasma generator 64 for converting the gas introduced from the gas introduction pipe 62 into plasma. The plasma generator 64 is a microwave excitation type plasma generator or a balanced plate type RF plasma generator.

プラズマ処理室６０ｂには、プラズマ処理室６０ｂ内の排気や圧力制御を行うための圧力制御装置６６が設けられている。プラズマ処理室６０ｂ内には、処理チャンバ６０に搬送した処理基板８０を加熱するためのヒータ６８が設けられている。 The plasma processing chamber 60b is provided with a pressure control device 66 for performing exhaust and pressure control in the plasma processing chamber 60b. A heater 68 for heating the processing substrate 80 transferred to the processing chamber 60 is provided in the plasma processing chamber 60b.

図５は本実施形態によるフォトレジスト膜のアッシング方法を示すタイムチャートである。縦軸はチャンバ内圧力であり、横軸は時間である。 FIG. 5 is a time chart showing the ashing method of the photoresist film according to the present embodiment. The vertical axis represents the pressure in the chamber, and the horizontal axis represents time.

まず、処理基板搬送口５２から、処理基板８０をロードロックチャンバ５０内に搬入する（図５中、時間Ｔ_０）。処理基板８０は、例えば図３（ａ）に示すように、表面に変質層３２ａが形成されたフォトレジスト膜３２を有するシリコン基板１０である。 First, the processing substrate 80 is carried into the load lock chamber 50 from the processing substrate transfer port 52 (time T _{0 in} FIG. 5). For example, as shown in FIG. 3A, the processing substrate 80 is a silicon substrate 10 having a photoresist film 32 having a modified layer 32a formed on the surface thereof.

次いで、圧力制御装置５６により、ロードロックチャンバ５０内を真空引きする。この際、必要に応じて、ヒータ５８によって処理基板８０を予備加熱してもよい。 Next, the inside of the load lock chamber 50 is evacuated by the pressure control device 56. At this time, the processing substrate 80 may be preheated by the heater 58 as necessary.

次いで、ロードロックチャンバ５０内が所定の圧力になった後（図５中、時間Ｔ_１）、バルブ７２を開き、真空に引いた真空搬送路７０内へ処理基板８０を搬送する。 Next, after the inside of the load lock chamber 50 reaches a predetermined pressure (time T _{1 in} FIG. 5), the valve 72 is opened, and the processing substrate 80 is transferred into the vacuum transfer path 70 evacuated.

次いで、バルブ７２を閉じ、バルブ７４を開き、真空に引いた処理チャンバ６０内へ処理基板８０を搬送する（図５中、時間Ｔ_１〜時間Ｔ_２）。 Next, the valve 72 is closed, the valve 74 is opened, and the processing substrate 80 is transferred into the processing chamber 60 evacuated (time T ₁ to time T _{2 in} FIG. 5).

次いで、プラズマ処理室６０ｂ内に、窒素ガスやアルゴン等の不活性ガス、例えば窒素ガスを、例えば５０００ｓｃｃｍの流量で供給し、プラズマ処理室６０ｂ内の圧力を７６０Ｔｏｒｒ程度まで上げる（図５中、時間Ｔ_２）。また、不活性ガスの導入と同時に、ヒータ６８によって、処理基板８０を１５０〜３００℃程度の温度まで加温する。 Next, an inert gas such as nitrogen gas or argon, for example, nitrogen gas, is supplied into the plasma processing chamber 60b at a flow rate of, for example, 5000 sccm, and the pressure in the plasma processing chamber 60b is increased to about 760 Torr (in FIG. 5, time T _2). Simultaneously with the introduction of the inert gas, the processing substrate 80 is heated to a temperature of about 150 to 300 ° C. by the heater 68.

処理基板８０の温度が上がると、フォトレジスト膜３２の内部の変質していない領域中の溶剤がガス化しようとして、フォトレジスト膜３２内部のガス圧が上がる。しかしながら、本実施形態によるフォトレジスト膜のアッシング方法では、処理基板８０の加温と同時にプラズマ処理室６０ｂ内に不活性ガスを導入し、プラズマ処理室６０ｂ内の圧力を１００〜７６０Ｔｏｒｒ程度の高い圧力に設定している。このため、フォトレジスト膜３２の内部から変質層３２ａに加わる圧力を、プラズマ処理室６０ｂ内の圧力によって抑えることができる。これにより、フォトレジスト膜３２内部から変質層３２ａに加わる圧力が、フォトレジスト膜３２の変質層３２ａが破れるほどに大きくなることを防止することができ、フォトレジスト膜３２のポッピングを防止することができる。 When the temperature of the processing substrate 80 rises, the gas pressure inside the photoresist film 32 rises as the solvent in the unmodified region inside the photoresist film 32 tries to gasify. However, in the photoresist film ashing method according to the present embodiment, an inert gas is introduced into the plasma processing chamber 60b simultaneously with the heating of the processing substrate 80, and the pressure in the plasma processing chamber 60b is set to a high pressure of about 100 to 760 Torr. Is set. For this reason, the pressure applied to the altered layer 32a from the inside of the photoresist film 32 can be suppressed by the pressure in the plasma processing chamber 60b. Accordingly, it is possible to prevent the pressure applied to the altered layer 32a from the inside of the photoresist film 32 from becoming so large that the altered layer 32a of the photoresist film 32 is broken, and to prevent popping of the photoresist film 32. it can.

なお、プラズマ処理室６０ｂ内の圧力は、フォトレジスト膜３２のポッピングの防止の観点からは１０気圧程度まで上げてもよいが、その場合には安全のために高圧対応の処理装置を用いる必要がある。通常の減圧処理装置を用いる場合には、プラズマ処理室６０ｂ内の圧力は、１００〜７６０Ｔｏｒｒ程度に制御することが望ましい。 Note that the pressure in the plasma processing chamber 60b may be increased to about 10 atm from the viewpoint of preventing popping of the photoresist film 32, but in that case, it is necessary to use a high-pressure processing apparatus for safety. is there. When using a normal decompression apparatus, it is desirable to control the pressure in the plasma processing chamber 60b to about 100 to 760 Torr.

次いで、プラズマ処理室６０ｂ内の圧力が所定の圧力に、処理基板８０の温度が所定の温度に落ち着くまで、例えば数十秒〜数分程度、プラズマ処理室６０ｂ内の圧力を上げた状態且つ処理基板８０を加温した状態で放置する（図５中、時間Ｔ_２〜時間Ｔ_３）。 Next, the pressure in the plasma processing chamber 60b is increased to a predetermined pressure and the pressure in the plasma processing chamber 60b is increased, for example, for several tens of seconds to several minutes until the temperature of the processing substrate 80 settles to the predetermined temperature. The substrate 80 is left in a heated state (in FIG. 5, time T ₂ to time T ₃ ).

次いで、プラズマ処理室６０ｂ内の圧力及び処理基板８０の温度が落ち着いた後、ガス導入配管６２からプラズマ発生室６０ａ内に、酸素ガスを、例えば２００〜１０００ｓｃｃｍの流量で供給する（図５中、時間Ｔ_３）。 Next, after the pressure in the plasma processing chamber 60b and the temperature of the processing substrate 80 have settled, oxygen gas is supplied from the gas introduction pipe 62 into the plasma generation chamber 60a at a flow rate of 200 to 1000 sccm, for example (in FIG. time _T 3).

次いで、処理チャンバ６０内の酸素分圧が安定した後、プラズマ発生装置６４によって、プラズマ発生室６０ａ内に導入した酸素ガスをプラズマ化する（図５中、時間Ｔ_４）。そして、ダウンフローによって、プラズマ中の酸素ラジカル（Ｏ^＊）を、プラズマ処理室６０ｂ内に導入する。 Next, after the partial pressure of oxygen in the processing chamber 60 is stabilized, the oxygen gas introduced into the plasma generation chamber 60a is converted into plasma by the plasma generator 64 (time T _{4 in} FIG. 5). Then, oxygen radicals (O ^* ) in the plasma are introduced into the plasma processing chamber 60b by downflow.

ダウンフロー型のアッシング装置を適用することにより、プラズマの生成効率を低下することなく処理チャンバ６０内の圧力を高めることができる。また、不活性ガスをプラズマ化しないことで、処理基板８０へのダメージを抑えることができる。 By applying the downflow type ashing apparatus, the pressure in the processing chamber 60 can be increased without reducing the plasma generation efficiency. Moreover, damage to the processing substrate 80 can be suppressed by not converting the inert gas into plasma.

本実施形態によるフォトレジスト膜のアッシング方法では、不活性ガスを導入することにより、処理チャンバ６０内の酸素分圧を高くすることなくプラズマ処理室６０ｂ内の圧力を高めている。これにより、処理基板８０が酸化されるのを抑制することができる。 In the ashing method of the photoresist film according to the present embodiment, the pressure in the plasma processing chamber 60b is increased without increasing the oxygen partial pressure in the processing chamber 60 by introducing an inert gas. Thereby, it can suppress that the process board | substrate 80 is oxidized.

次いで、プラズマ処理室６０ｂ内の酸素ラジカルによって、処理基板８０上に形成されたフォトレジスト膜を灰化し、除去する（図５中、時間Ｔ_４〜時間Ｔ_５）。 Then, the oxygen radicals in the plasma processing chamber 60b, incinerated photoresist film formed on the substrate 80 is removed (in FIG. 5, the time T _{4 ~} time T _5).

次いで、プラズマ発生装置６４を停止してプラズマをオフにした後（図５中、時間Ｔ_５）、ガス導入配管６２からの酸素ガスの供給を停止する（図５中、時間Ｔ_６）。 Next, after the plasma generator 64 is stopped and the plasma is turned off (time T _{5 in} FIG. ₅ ), the supply of oxygen gas from the gas introduction pipe 62 is stopped (time T _{6 in} FIG. 5).

次いで、圧力制御装置６６により処理チャンバ６０内を真空引きするとともに、ヒータ６８をオフにして処理基板８０を降温する（図５中、時間時間Ｔ_６〜時間Ｔ_７）。 Then, while evacuating the inside of the processing chamber 60 by the pressure controller 66, for cooling the substrate 80 by turning off the heater 68 (in FIG. 5, the time period _{T 6} ~ time _T 7).

次いで、処理チャンバ６０内の圧力が所定の圧力になった後（図５中、時間Ｔ_７）、バルブ７４を開き、真空に引いた真空搬送路７０内へ処理基板８０を搬送する。 Next, after the pressure in the processing chamber 60 reaches a predetermined pressure (time T _{7 in} FIG. 5), the valve 74 is opened, and the processing substrate 80 is transferred into the vacuum transfer path 70 evacuated.

次いで、バルブ７４を閉じ、バルブ７２を開き、真空に引いたロードロックチャンバ５０内へ処理基板８０を搬送する。 Next, the valve 74 is closed, the valve 72 is opened, and the processing substrate 80 is transferred into the load lock chamber 50 evacuated.

次いで、ガス導入配管５２から処理チャンバ５０内に不活性ガス、例えば窒素ガスを導入し、ロードロックチャンバ５０内を大気圧に戻す。 Next, an inert gas such as nitrogen gas is introduced from the gas introduction pipe 52 into the processing chamber 50, and the inside of the load lock chamber 50 is returned to atmospheric pressure.

次いで、処理基板搬送口５２を介してロードロックチャンバ５０内から処理基板８０を取り出し、一連のアッシング処理を完了する。 Next, the processing substrate 80 is taken out from the load lock chamber 50 through the processing substrate transfer port 52, and a series of ashing processes is completed.

図６は、本実施形態によるフォトレジスト膜のアッシング方法において処理チャンバ６０内の酸素分圧を変化したときの、処理基板の酸化量と酸素分圧との関係を示すグラフである。 FIG. 6 is a graph showing the relationship between the oxidation amount of the processing substrate and the oxygen partial pressure when the oxygen partial pressure in the processing chamber 60 is changed in the ashing method for the photoresist film according to the present embodiment.

図６に示すように、酸素分圧が１２００ｍＴｏｒｒを超えると、処理基板の酸化量が増加することが判る。酸素分圧が１２００ｍＴｏｒｒのときのデータ及び酸素分圧が１４４０ｍＴｏｒｒの時のデータからグラフの傾きを求めると、０．０１５ｎｍ／２００ｍＴｏｒｒの関係が得られる。この結果から、酸素分圧を２０Ｔｏｒｒ程度に設定した場合には、約１．５ｎｍ程度の酸化量が見込まれる。 As shown in FIG. 6, it can be seen that when the oxygen partial pressure exceeds 1200 mTorr, the amount of oxidation of the processed substrate increases. When the slope of the graph is obtained from the data when the oxygen partial pressure is 1200 mTorr and the data when the oxygen partial pressure is 1440 mTorr, a relationship of 0.015 nm / 200 mTorr is obtained. From this result, when the oxygen partial pressure is set to about 20 Torr, an oxidation amount of about 1.5 nm is expected.

一方、ＭＩＳＦＥＴのエクステンション領域（不純物拡散領域２６，２８に相当）のイオン注入直後の深さは、１×１０^１８ｃｍ^−３の濃度で見て約１５ｎｍ程度である。基板の酸化により消費される基板の厚さが酸化膜厚の半分程度であることを考慮すると、１．５ｎｍの酸化膜が形成された場合、エクステンション領域の約５％が酸化によって消費されることになる。エクステンション領域の消費を１％以下に抑えるためには、酸素分圧を４Ｔｏｒｒ以下に設定する必要がある。 On the other hand, the depth immediately after ion implantation of the extension region (corresponding to the impurity diffusion regions 26 and 28) of the MISFET is about 15 nm when viewed at a concentration of 1 × 10 ¹⁸ cm ⁻³ . Considering that the thickness of the substrate consumed by the oxidation of the substrate is about half of the oxide film thickness, when an oxide film of 1.5 nm is formed, about 5% of the extension region is consumed by the oxidation. become. In order to suppress the consumption of the extension region to 1% or less, it is necessary to set the oxygen partial pressure to 4 Torr or less.

このように、本実施形態によれば、フォトレジスト膜のアッシングの際に、プラズマ処理室内に不活性ガスを導入することにより、酸素分圧を高くすることなくプラズマ処理室内の圧力を高めるので、アッシングの際に処理基板を加熱した場合でも、フォトレジスト膜の内部から変質層に加わる圧力を、プラズマ処理室内の圧力によって抑えることができ、フォトレジスト膜のポッピングを効果的に防止することができる。また、処理基板が酸化されるのを抑制することができる。また、アッシングには水素を用いる必要がないので、シリコンが露出した処理基板をアッシング処理する場合にも、基板がダメージを受けることはない。また、不活性ガスをプラズマ化しないことにより、処理基板に与えるダメージを抑制することができる。したがって、ＫｒＦ用レジストのように微細化に向くが耐熱性の弱いフォトレジスト材料を用いるような場合でも、フォトレジスト膜のポッピングを効果的に防止しつつアッシングによる除去が可能となる。 As described above, according to the present embodiment, when the photoresist film is ashed, the pressure in the plasma processing chamber is increased without increasing the oxygen partial pressure by introducing an inert gas into the plasma processing chamber. Even when the processing substrate is heated during ashing, the pressure applied to the altered layer from the inside of the photoresist film can be suppressed by the pressure in the plasma processing chamber, and popping of the photoresist film can be effectively prevented. . Moreover, it can suppress that a process substrate is oxidized. In addition, since it is not necessary to use hydrogen for ashing, the substrate is not damaged even when the ashing treatment is performed on the processing substrate on which silicon is exposed. Moreover, the damage given to a process board | substrate can be suppressed by not making an inert gas into plasma. Therefore, even when a photoresist material that is suitable for miniaturization but has low heat resistance, such as a KrF resist, can be removed by ashing while effectively preventing the popping of the photoresist film.

［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法について図７を用いて説明する。 [Second Embodiment]
A method for fabricating a semiconductor device according to the second embodiment of the present invention will be described with reference to FIGS.

なお、図１乃至図６に示す第１実施形態による半導体装置の製造方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。 The same components as those in the method of manufacturing the semiconductor device according to the first embodiment shown in FIGS. 1 to 6 are denoted by the same reference numerals, and description thereof is omitted or simplified.

図７は本実施形態によるフォトレジスト膜のアッシング方法を示すタイムチャートである。 FIG. 7 is a time chart showing the photoresist film ashing method according to the present embodiment.

本実施形態では、図１乃至図３に示す半導体装置の製造方法に適用可能な他のフォトレジスト膜のアッシング方法について図７を用いて説明する。縦軸はチャンバ内圧力であり、横軸は時間である。 In this embodiment, another photoresist film ashing method applicable to the semiconductor device manufacturing method shown in FIGS. 1 to 3 will be described with reference to FIGS. The vertical axis represents the pressure in the chamber, and the horizontal axis represents time.

まず、処理基板搬送口５２から、処理基板８０をロードロックチャンバ５０内に搬送する（図７中、時間Ｔ_０）。処理基板８０は、例えば図３（ａ）に示すように、表面に変質層３２ａが形成されたフォトレジスト膜３２を有するシリコン基板１０である。 First, the processing substrate 80 is transferred from the processing substrate transfer port 52 into the load lock chamber 50 (time T _{0 in} FIG. 7). For example, as shown in FIG. 3A, the processing substrate 80 is a silicon substrate 10 having a photoresist film 32 having a modified layer 32a formed on the surface thereof.

次いで、ロードロックチャンバ５０内が所定の圧力になった後（図７中、時間Ｔ_１）、紫外線光源７６を駆動し、処理基板８０に紫外線を照射する（図７中、時間Ｔ_１〜時間Ｔ_２）。この紫外線照射により、変質していないフォトレジスト膜３２の内部の領域が架橋して硬化され、後の加温の際にガス化する溶剤の量を低減することができる。 Next, after the inside of the load lock chamber 50 reaches a predetermined pressure (time T _{1 in} FIG. 7), the ultraviolet light source 76 is driven to irradiate the processing substrate 80 with ultraviolet rays (time T ₁ to time in FIG. 7). T _2). By this ultraviolet irradiation, the region inside the photoresist film 32 that is not denatured is cross-linked and cured, and the amount of the solvent that is gasified during the subsequent heating can be reduced.

次いで、紫外線光源７６からの紫外線の照射を停止した後（図７中、時間Ｔ_２）、バルブ７２を開き、真空に引いた真空搬送路７０内へ処理基板８０を搬送する。 Next, after the irradiation of ultraviolet rays from the ultraviolet light source 76 is stopped (time T _{2 in} FIG. 7), the valve 72 is opened, and the processing substrate 80 is conveyed into the vacuum conveyance path 70 that is evacuated.

次いで、バルブ７２を閉じ、バルブ７４を開き、真空に引いた処理チャンバ６０内へ処理基板８０を搬送する（図７中、時間Ｔ_２〜時間Ｔ_３）。 Next, the valve 72 is closed, the valve 74 is opened, and the processing substrate 80 is transferred into the processing chamber 60 evacuated (time T ₂ to time T _{3 in} FIG. 7).

なお、処理基板８０への紫外線照射は、処理基板８０の加温前（時間Ｔ_３よりも前）に行えばよく、ロードロックチャンバ５０内ではなく、処理チャンバ６０へ搬送した後に行ってもよい。 Note that the irradiation of the processing substrate 80 with ultraviolet rays may be performed before the processing substrate 80 is heated (before time T ₃ ), and may be performed after being transferred to the processing chamber 60 instead of within the load lock chamber 50. .

次いで、プラズマ処理室６０ｂ内に不活性ガス、例えば窒素ガスを、例えば５０００ｓｃｃｍの流量で供給し、プラズマ処理室６０ｂ内の圧力を７６０Ｔｏｒｒ程度まで上げる（図７中、時間Ｔ_３）。また、不活性ガスの導入と同時に、ヒータ６８によって、処理基板８０を１５０〜３００℃程度の温度まで加温する。 Next, an inert gas such as nitrogen gas is supplied into the plasma processing chamber 60b at a flow rate of, for example, 5000 sccm, and the pressure in the plasma processing chamber 60b is increased to about 760 Torr (time T _{3 in} FIG. 7). Simultaneously with the introduction of the inert gas, the processing substrate 80 is heated to a temperature of about 150 to 300 ° C. by the heater 68.

処理基板８０の温度が上がると、フォトレジスト膜３２の内部の変質していない領域中の溶剤がガス化しようとして、フォトレジスト膜３２内部のガス圧が上がる。しかしながら、本実施形態によるフォトレジスト膜のアッシング方法では、処理基板８０の加温と同時にプラズマ処理室６０ｂ内に不活性ガスを導入し、プラズマ処理室６０ｂ内の圧力を１００〜７６０Ｔｏｒｒ程度の高い圧力に設定している。このため、フォトレジスト膜３２の内部から変質層３２ａに加わる圧力を、プラズマ処理室６０ｂ内の圧力によって抑えることができる。また、紫外線照射により、発生するガスの総量も減少している。これにより、フォトレジスト膜３２内部から変質層３２ａに加わる圧力が、フォトレジスト膜３２の変質層３２ａが破れるほどに大きくなることを防止することができ、フォトレジスト膜３２のポッピングを防止することができる。 When the temperature of the processing substrate 80 rises, the gas pressure inside the photoresist film 32 rises as the solvent in the unmodified region inside the photoresist film 32 tries to gasify. However, in the photoresist film ashing method according to the present embodiment, an inert gas is introduced into the plasma processing chamber 60b simultaneously with the heating of the processing substrate 80, and the pressure in the plasma processing chamber 60b is set to a high pressure of about 100 to 760 Torr. Is set. For this reason, the pressure applied to the altered layer 32a from the inside of the photoresist film 32 can be suppressed by the pressure in the plasma processing chamber 60b. In addition, the total amount of gas generated by ultraviolet irradiation is also reduced. Accordingly, it is possible to prevent the pressure applied to the altered layer 32a from the inside of the photoresist film 32 from becoming so large that the altered layer 32a of the photoresist film 32 is broken, and to prevent popping of the photoresist film 32. it can.

次いで、プラズマ処理室６０ｂ内の圧力が所定の圧力に、処理基板８０の温度が所定の温度に落ち着くまで、例えば数十秒〜数分程度、プラズマ処理室６０ｂ内の圧力を上げた状態且つ処理基板８０を加温した状態で放置する（図７中、時間Ｔ_３〜時間Ｔ_４）。 Next, the pressure in the plasma processing chamber 60b is increased to a predetermined pressure and the pressure in the plasma processing chamber 60b is increased, for example, for several tens of seconds to several minutes until the temperature of the processing substrate 80 settles to the predetermined temperature. The substrate 80 is left in a heated state (in FIG. 7, time T ₃ to time T ₄ ).

次いで、プラズマ処理室６０ｂ内の圧力及び処理基板８０の温度が落ち着いた後、ガス導入配管６２からプラズマ発生室６０ａ内に、酸素ガスを、例えば２００〜１０００ｓｃｃｍの流量で供給する（図７中、時間Ｔ_４）。 Next, after the pressure in the plasma processing chamber 60b and the temperature of the processing substrate 80 have settled, oxygen gas is supplied from the gas introduction pipe 62 into the plasma generation chamber 60a at a flow rate of, for example, 200 to 1000 sccm (in FIG. 7, time _T 4).

次いで、処理チャンバ６０内の酸素分圧が安定した後、プラズマ発生装置６４によって、プラズマ発生室６０ａ内に導入した酸素ガスをプラズマ化する（図５中、時間Ｔ_５）。そして、ダウンフローによって、プラズマ中の酸素ラジカル（Ｏ^＊）を、プラズマ処理室６０ｂ内に導入する。 Next, after the oxygen partial pressure in the processing chamber 60 is stabilized, the oxygen gas introduced into the plasma generation chamber 60a is converted into plasma by the plasma generator 64 (time T _{5 in} FIG. ₅ ). Then, oxygen radicals (O ^* ) in the plasma are introduced into the plasma processing chamber 60b by downflow.

本実施形態によるフォトレジスト膜のアッシング方法では、不活性ガスを導入することにより、プラズマ処理室６０ｂ内の酸素分圧を高くすることなくプラズマ処理室６０ｂ内の圧力を高めている。これにより、処理基板８０が酸化されるのを抑制することができる。 In the ashing method for the photoresist film according to the present embodiment, the pressure in the plasma processing chamber 60b is increased without increasing the oxygen partial pressure in the plasma processing chamber 60b by introducing an inert gas. Thereby, it can suppress that the process board | substrate 80 is oxidized.

次いで、プラズマ処理室６０ｂ内の酸素ラジカルによって、処理基板８０上に形成されたフォトレジスト膜を灰化し、除去する（図７中、時間Ｔ_５〜時間Ｔ_６）。 Then, the oxygen radicals in the plasma processing chamber 60b, incinerated photoresist film formed on the substrate 80 is removed (in FIG. 7, the time T _{5 ~} time T _6).

次いで、プラズマ発生装置６４を停止してプラズマをオフにした後（図７中、時間Ｔ_６）、ガス導入配管６２からの酸素ガスの供給を停止する（図７中、時間Ｔ_７）。 Next, after the plasma generator 64 is stopped and the plasma is turned off (time T _{6 in} FIG. 7), the supply of oxygen gas from the gas introduction pipe 62 is stopped (time T _{7 in} FIG. ₇ ).

次いで、圧力制御装置６６により処理チャンバ６０内を真空引きするとともに、ヒータ６８をオフにして処理基板８０を降温する（図７中、時間時間Ｔ_７〜時間Ｔ_８）。 Then, while evacuating the inside of the processing chamber 60 by the pressure controller 66, for cooling the substrate 80 by turning off the heater 68 (in FIG. 7, the time period _{T 7} ~ time _T 8).

このように、本実施形態によれば、フォトレジスト膜のアッシングの際に、処理基板の加温前に、フォトレジスト膜に紫外線を照射して硬化させるので、処理基板の加熱した際にフォトレジスト膜内部から変質層に加わる圧力を低減することができる。これにより、フォトレジスト膜のポッピングを更に効果的に防止することができる。 As described above, according to the present embodiment, when the photoresist film is ashed, the photoresist film is irradiated with ultraviolet rays and cured before heating the treated substrate. Therefore, when the treated substrate is heated, the photoresist film is heated. The pressure applied to the altered layer from the inside of the film can be reduced. Thereby, popping of the photoresist film can be more effectively prevented.

［第３実施形態］
本発明の第３実施形態による半導体装置の製造方法について図８を用いて説明する。 [Third Embodiment]
A method for fabricating a semiconductor device according to the third embodiment of the present invention will be described with reference to FIGS.

なお、図１乃至図７に示す第１及び第２実施形態による半導体装置の製造方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。 The same components as those in the semiconductor device manufacturing method according to the first and second embodiments shown in FIGS. 1 to 7 are denoted by the same reference numerals, and the description thereof is omitted or simplified.

図８は本実施形態によるフォトレジスト膜のアッシング方法を示すタイムチャートである。 FIG. 8 is a time chart showing the ashing method of the photoresist film according to the present embodiment.

本実施形態では、図１乃至図３に示す半導体装置の製造方法に適用可能な他のフォトレジスト膜のアッシング方法について図８を用いて説明する。縦軸はチャンバ内圧力であり、横軸は時間である。 In this embodiment, another photoresist film ashing method applicable to the semiconductor device manufacturing method shown in FIGS. 1 to 3 will be described with reference to FIGS. The vertical axis represents the pressure in the chamber, and the horizontal axis represents time.

本実施形態によるフォトレジスト膜のアッシング方法は、図８に示すように、基本的には図５に示す第１実施形態によるフォトレジスト膜のアッシング方法と同様である。本実施形態によるフォトレジスト膜のアッシング方法の主たる特徴は、時間Ｔ_２〜時間Ｔ_３のステップにおける不活性ガスの導入方法にある。 As shown in FIG. 8, the photoresist film ashing method according to the present embodiment is basically the same as the photoresist film ashing method according to the first embodiment shown in FIG. The main feature of the photoresist film ashing method according to the present embodiment lies in the method of introducing an inert gas in the steps from time T ₂ to time T ₃ .

第１実施形態によるフォトレジスト膜のアッシング方法では、図５に示すように、時間Ｔ_２〜時間Ｔ_３のステップにおいて、プラズマ処理室６０ｂ内の圧力が連続的に変化するように、プラズマ処理室６０ｂ内に不活性ガスを導入している。 In the ashing method for the photoresist film according to the first embodiment, as shown in FIG. 5, the plasma processing chamber 60b is continuously changed in the steps of time T ₂ to time T ₃ so that the pressure in the plasma processing chamber 60b continuously changes. An inert gas is introduced into 60b.

一方、本実施形態によるフォトレジスト膜のアッシング方法では、図８に示すように、時間Ｔ_２〜時間Ｔ_３のステップにおいて、プラズマ処理室６０ｂ内の圧力が段階的に変化するように、プラズマ処理室６０ｂ内に不活性ガスを導入している。 On the other hand, in the photoresist film ashing method according to the present embodiment, as shown in FIG. 8, the plasma processing is performed so that the pressure in the plasma processing chamber 60b changes stepwise in the steps from time T ₂ to time T _3. An inert gas is introduced into the chamber 60b.

フォトレジスト膜３２のポッピングは、処理基板８０の温度が高くなるほどに生じやすくなる。このため、プラズマ処理室６０ｂ内の圧力は、処理基板８０の温度に応じて適宜制御することが望ましい。そこで、本実施形態によるフォトレジスト膜のアッシング方法では、処理基板８０の温度を逐次測定し、測定した処理基板８０の温度においてフォトレジスト膜３２内部の圧力と処理チャンバ内の圧力とが平衡するように、不活性ガスのガス流量を段階的に増加していく。これにより、フォトレジスト膜３２のポッピングを効果的に防止することができる。 Popping of the photoresist film 32 is more likely to occur as the temperature of the processing substrate 80 increases. For this reason, it is desirable to appropriately control the pressure in the plasma processing chamber 60 b according to the temperature of the processing substrate 80. Therefore, in the photoresist film ashing method according to the present embodiment, the temperature of the processing substrate 80 is sequentially measured, and the pressure in the photoresist film 32 and the pressure in the processing chamber are balanced at the measured temperature of the processing substrate 80. In addition, the gas flow rate of the inert gas is gradually increased. Thereby, popping of the photoresist film 32 can be effectively prevented.

このように、本実施形態によれば、プラズマ処理室内に不活性ガスを導入する際に、処理基板の温度に応じて、フォトレジスト膜内部の圧力と処理チャンバ内の圧力とが平衡するように、不活性ガスのガス流量を段階的に増加するので、フォトレジスト膜のポッピングを効果的に防止することができる。 As described above, according to the present embodiment, when the inert gas is introduced into the plasma processing chamber, the pressure in the photoresist film and the pressure in the processing chamber are balanced in accordance with the temperature of the processing substrate. Since the gas flow rate of the inert gas is increased stepwise, popping of the photoresist film can be effectively prevented.

［第４実施形態］
本発明の第４実施形態による半導体装置の製造方法について図９及び図１０を用いて説明する。 [Fourth Embodiment]
A method for fabricating a semiconductor device according to the fourth embodiment of the present invention will be described with reference to FIGS.

図９は本実施形態による半導体装置の製造方法を示す工程断面図、図１０はＮ型ＭＩＳＦＥＴのソース／ドレイン領域を形成する際のイオン注入に用いられるフォトレジスト膜のパターンの一例を示す図である。 FIG. 9 is a process cross-sectional view illustrating the method for manufacturing the semiconductor device according to the present embodiment. FIG. 10 is a view illustrating an example of a pattern of a photoresist film used for ion implantation when forming the source / drain regions of the N-type MISFET. is there.

イオン注入によるフォトレジスト膜の変質を抑制するための処理として、フォトレジスト膜のパターニング後、イオン注入の前に、紫外線照射を行うことがある。例えば、図１乃至図３に示す第１実施形態による半導体装置の製造方法では、図２（ｂ）に示す工程の後、図３（ａ）に示す工程の前に、この紫外線照射工程が行われる（図９（ａ）を参照）。この紫外線照射工程では、処理基板を加熱した状態で、紫外線を照射する。 As a process for suppressing alteration of the photoresist film due to ion implantation, ultraviolet irradiation may be performed after patterning of the photoresist film and before ion implantation. For example, in the method of manufacturing the semiconductor device according to the first embodiment shown in FIGS. 1 to 3, this ultraviolet irradiation step is performed after the step shown in FIG. 2B and before the step shown in FIG. (See FIG. 9A). In this ultraviolet irradiation step, ultraviolet rays are irradiated while the processing substrate is heated.

しかしながら、ＫｒＦ用レジストなどの微細加工用フォトレジスト材料は、耐熱性に劣るため、イオン注入時の変質抑制のためのこの紫外線照射の際にシュリンクしてしまい（図９（ｂ）を参照）、最悪の場合、設計通りの場所にイオン注入できないことがある。 However, since a photoresist material for microfabrication such as a KrF resist is inferior in heat resistance, it is shrunk during this ultraviolet irradiation for suppressing deterioration during ion implantation (see FIG. 9B). In the worst case, ion implantation may not be possible at the designed location.

そこで、本実施形態では、紫外線照射の際の加熱に伴うフォトレジスト膜のシュリンクによる不具合を抑制しうる半導体装置の製造方法を示す。 Therefore, in the present embodiment, a method for manufacturing a semiconductor device capable of suppressing problems due to shrinkage of a photoresist film accompanying heating during ultraviolet irradiation is described.

本願発明者等が検討したところ、フォトレジスト膜のシュリンク量は、紫外線照射の際の基板の加熱温度に大きく依存することが判明した。表１は、線幅が０．２５μｍ及び０．５０μｍのＫｒＦ用レジストよりなるレジストパターンに紫外線照射工程を施したときの線幅変化量をまとめたものである。紫外線照射の際には、５０℃、１１０℃、１５０℃又は１９０℃の温度で基板を加熱した。 As a result of studies by the inventors of the present application, it has been found that the shrink amount of the photoresist film greatly depends on the heating temperature of the substrate during the ultraviolet irradiation. Table 1 summarizes the amount of change in line width when a resist pattern made of a KrF resist having a line width of 0.25 μm and 0.50 μm is subjected to an ultraviolet irradiation process. During the ultraviolet irradiation, the substrate was heated at a temperature of 50 ° C., 110 ° C., 150 ° C. or 190 ° C.

表１に示すように、レジストパターンの線幅変化量は、基板の加熱温度が高くなるほどに増加する。また、線幅が太いほどにその変化量も大きくなる。例えば、線幅が０．２５μｍのレジストパターンの場合には、１９０℃で加熱した場合の線幅変化量は−４９．９ｎｍであったのに対し、５０℃で加熱した場合の線幅変化量は−１９．９ｎｍであった。また、線幅が０．５μｍのレジストパターンの場合には、１９０℃で加熱した場合の線幅変化量は−７２．９ｎｍであったのに対し、５０℃で加熱した場合の線幅変化量は−３８．１ｎｍであった。

As shown in Table 1, the amount of change in the line width of the resist pattern increases as the heating temperature of the substrate increases. Further, the larger the line width, the larger the amount of change. For example, in the case of a resist pattern having a line width of 0.25 μm, the line width change amount when heated at 190 ° C. was −49.9 nm, whereas the line width change amount when heated at 50 ° C. Was -19.9 nm. In the case of a resist pattern having a line width of 0.5 μm, the line width change amount when heated at 190 ° C. was −72.9 nm, whereas the line width change amount when heated at 50 ° C. Was -38.1 nm.

また、本願発明者等が検討したところ、レジストパターンの線幅変化量は、レジストパターンの線幅及び加熱温度が一定であれば、ほぼ一定であることが判明した。換言すれば、紫外線照射の際の加熱温度を適宜設定することにより、レジストパターンの線幅変化量を制御することができる。 Further, the inventors of the present application have examined that the amount of change in the line width of the resist pattern is substantially constant if the line width of the resist pattern and the heating temperature are constant. In other words, the amount of change in the line width of the resist pattern can be controlled by appropriately setting the heating temperature during ultraviolet irradiation.

図１０はＮ型ＭＩＳＦＥＴのソース／ドレイン領域を形成する際のイオン注入に用いられるフォトレジスト膜のパターンの一例を示す平面図及びその平面図に対応する回路図である。図１０（ａ）が平面図であり、図１０（ｂ）が回路図である。 FIG. 10 is a plan view showing an example of a pattern of a photoresist film used for ion implantation when forming a source / drain region of an N-type MISFET and a circuit diagram corresponding to the plan view. FIG. 10A is a plan view, and FIG. 10B is a circuit diagram.

図１０（ａ）に示すように、フォトレジスト膜３２が矩形状の点線で示す２つの開口部３２ｂを有しており、これら開口部３２ｂが間隔ｄで隣接している場合を考える。また、この２つの開口部３２ｂの間には、活性領域１２ａが設けられているものとする。この場合、Ｎ型ＭＩＳＦＥＴのソース／ドレイン領域を形成する際のイオン注入は、フォトレジスト膜３２によりマスクされ、活性領域１２ａ内には行われないようにする必要がある。この目的のもと、フォトレジスト膜３２の開口部３２ｂと活性領域１２ａとの間には、所定の被り量を設ける必要がある。 As shown in FIG. 10A, consider a case where the photoresist film 32 has two openings 32b indicated by rectangular dotted lines, and these openings 32b are adjacent to each other with a distance d. Further, it is assumed that an active region 12a is provided between the two openings 32b. In this case, the ion implantation for forming the source / drain region of the N-type MISFET is masked by the photoresist film 32 and should not be performed in the active region 12a. For this purpose, it is necessary to provide a predetermined covering amount between the opening 32b of the photoresist film 32 and the active region 12a.

フォトレジスト膜３２のシュリンクを考慮した場合、フォトレジスト膜３２のシュリンク量は、
シュリンク量≦（被り量）−（位置ずれ／線幅ばらつきマージン）
の関係を満たす必要がある。 When the shrinkage of the photoresist film 32 is taken into consideration, the shrinkage amount of the photoresist film 32 is
Shrink amount ≤ (cover amount)-(positional deviation / line width variation margin)
It is necessary to satisfy the relationship.

例えば、被り量が１００ｎｍ、位置ずれ／線幅ばらつきマージンが５０ｎｍであると仮定すると、シュリンク許容量は、
シュリンク量≦１００−５０＝５０ｎｍ
となる。したがって、この場合には、紫外線照射によるレジストパターンの線幅変化量が５０ｎｍ以下となるように、紫外線照射の際の加熱温度を設定すればよい。パターニング直後のレジストパターンの線幅が２５０ｎｍの場合、表１に示すように、紫外線照射の際の加熱温度が１９０℃のときのレジストパターンの線幅変化量が−４９．９ｎｍである。したがって、紫外線照射の際の加熱温度を約１９０℃以下に設定することにより、上述の関係を満たすシュリンク量を実現することができる。 For example, assuming that the covering amount is 100 nm and the misalignment / line width variation margin is 50 nm, the shrinkage tolerance is
Shrink amount ≦ 100−50 = 50 nm
It becomes. Therefore, in this case, the heating temperature at the time of ultraviolet irradiation may be set so that the amount of change in the line width of the resist pattern by ultraviolet irradiation is 50 nm or less. When the line width of the resist pattern immediately after patterning is 250 nm, as shown in Table 1, the amount of change in the line width of the resist pattern when the heating temperature at the time of ultraviolet irradiation is 190 ° C. is −49.9 nm. Therefore, by setting the heating temperature at the time of ultraviolet irradiation to about 190 ° C. or less, it is possible to realize a shrink amount that satisfies the above-described relationship.

また、例えば、被り量が９０ｎｍ、位置ずれ／線幅ばらつきマージンが５０ｎｍであると仮定すると、シュリンク許容量は、
シュリンク量≦１００−５０＝４０ｎｍ
となる。したがって、この場合には、紫外線照射によるレジストパターンの線幅変化量が４０ｎｍ以下となるように、紫外線照射の際の加熱温度を設定すればよい。パターニング直後のレジストパターンの線幅が５００ｎｍの場合、表１に示すように、紫外線照射の際の加熱温度が５０℃のときのレジストパターンの線幅変化量が−３８．１ｎｍである。したがって、紫外線照射の際の加熱温度を約５０℃以下に設定することにより、上述の関係を満たすシュリンク量を実現することができる。 For example, assuming that the covering amount is 90 nm and the positional deviation / line width variation margin is 50 nm, the allowable shrinkage amount is
Shrink amount ≦ 100−50 = 40 nm
It becomes. Therefore, in this case, the heating temperature at the time of ultraviolet irradiation may be set so that the amount of change in the line width of the resist pattern due to ultraviolet irradiation is 40 nm or less. When the line width of the resist pattern immediately after patterning is 500 nm, as shown in Table 1, the amount of change in the line width of the resist pattern when the heating temperature during ultraviolet irradiation is 50 ° C. is −38.1 nm. Therefore, by setting the heating temperature at the time of ultraviolet irradiation to about 50 ° C. or less, it is possible to realize a shrink amount that satisfies the above-described relationship.

上述のように、紫外線照射時の加熱温度を下げれば、レジストパターンのシュリンク量を小さくすることができる。ただし、加熱温度を０℃以下に下げるとフォトレジスト膜中の水分が凍ってフォトレジスト材料が変質してしまう。また、加熱温度が１９０℃を超えるとシュリンク量が大きくなって素子の設計が困難となる。したがって、紫外線照射時の加熱温度は、０℃から１９０℃の範囲で所望のシュリンク量を実現できる温度に設定することが望ましい。 As described above, if the heating temperature at the time of ultraviolet irradiation is lowered, the shrink amount of the resist pattern can be reduced. However, when the heating temperature is lowered to 0 ° C. or lower, the moisture in the photoresist film freezes and the photoresist material is altered. On the other hand, if the heating temperature exceeds 190 ° C., the amount of shrinkage becomes large, making it difficult to design the element. Therefore, it is desirable to set the heating temperature at the time of ultraviolet irradiation to a temperature at which a desired shrink amount can be realized in the range of 0 ° C. to 190 ° C.

また、紫外線照射工程における温度の制御性を向上する観点から、紫外線照射に用いる光源には、赤外線や可視光を抑えたものを適用することが望ましい。 Further, from the viewpoint of improving temperature controllability in the ultraviolet irradiation process, it is desirable to use a light source that suppresses infrared rays and visible light as a light source used for ultraviolet irradiation.

このようにしてフォトレジスト膜のパターニング後に紫外線照射を行うことにより、その後のイオン注入によるフォトレジスト膜の変質を抑制できるとともに、レジストパターンのシュリンクによる不具合を防止することができる。また、その後のアッシングの際におけるフォトレジスト膜のポッピングを抑制することができる。 By performing ultraviolet irradiation after patterning the photoresist film in this way, it is possible to suppress the alteration of the photoresist film due to subsequent ion implantation and to prevent problems due to shrinkage of the resist pattern. In addition, popping of the photoresist film during subsequent ashing can be suppressed.

イオン注入後のフォトレジスト膜の除去には、例えば第１乃至第３実施形態によるフォトレジスト膜のアッシング方法を適用することができる。これにより、本実施形態の効果と相俟って、フォトレジスト膜のポッピングを更に抑制することができる。 For removing the photoresist film after the ion implantation, for example, the ashing method of the photoresist film according to the first to third embodiments can be applied. Thereby, combined with the effect of this embodiment, the popping of the photoresist film can be further suppressed.

このように、本実施形態によれば、フォトレジスト膜のパターニング後、イオン注入前に、紫外線照射によりフォトレジスト膜を改質する工程を有する半導体装置の製造方法において、紫外線照射の際の加熱によるレジストパターンのシュリンク量を考慮して処理基板の加熱温度を制御するので、その後のイオン注入によるフォトレジスト膜の変質を抑制できるとともに、レジストパターンのシュリンクによる不具合を防止することができる。また、その後のアッシングの際におけるフォトレジスト膜のポッピングを抑制することができる。 As described above, according to the present embodiment, in the method of manufacturing a semiconductor device including the step of modifying the photoresist film by ultraviolet irradiation after patterning of the photoresist film and before ion implantation, by heating at the time of ultraviolet irradiation. Since the heating temperature of the processing substrate is controlled in consideration of the shrink amount of the resist pattern, it is possible to suppress the alteration of the photoresist film due to the subsequent ion implantation and to prevent problems due to the shrink of the resist pattern. In addition, popping of the photoresist film during subsequent ashing can be suppressed.

［第５実施形態］
本発明の第５実施形態による半導体装置の製造方法について図１１を用いて説明する。なお、図１乃至図１０に示す第１乃至第４実施形態による半導体装置の製造方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。 [Fifth Embodiment]
A semiconductor device manufacturing method according to the fifth embodiment of the present invention will be described with reference to FIGS. The same components as those in the method of manufacturing the semiconductor device according to the first to fourth embodiments shown in FIGS. 1 to 10 are denoted by the same reference numerals, and description thereof is omitted or simplified.

図１１は本実施形態による半導体装置の製造方法を示す工程断面図である。 FIG. 11 is a process sectional view showing the method for manufacturing the semiconductor device according to the present embodiment.

第４実施形態で示したように、紫外線照射工程で生じるレジストパターンの線幅変化量は、レジストパターンの線幅及び加熱温度が一定であれば、ほぼ一定である。上記第４実施形態では、フォトレジスト膜のパターニング後に行う紫外線照射の際の加熱温度によってレジストパターンのシュリンク量を制御したが、レジストパターンの設計段階においてシュリンク量を考慮することも考えられる。 As shown in the fourth embodiment, the amount of change in the line width of the resist pattern generated in the ultraviolet irradiation process is substantially constant if the line width of the resist pattern and the heating temperature are constant. In the fourth embodiment, the shrink amount of the resist pattern is controlled by the heating temperature at the time of ultraviolet irradiation performed after the patterning of the photoresist film. However, it is conceivable to consider the shrink amount in the resist pattern design stage.

すなわち、紫外線照射の際の加熱温度を予め設定しておき、形成しようとするレジストパターンの線幅に応じて、その線幅に対応するシュリンク量を上乗せして、パターン設計を行う。 That is, the heating temperature at the time of ultraviolet irradiation is set in advance, and the pattern design is performed by adding a shrink amount corresponding to the line width according to the line width of the resist pattern to be formed.

すなわち、フォトレジスト膜３２の形成過程では、紫外線照射工程におけるレジストパターンのシュリンクを加味して、レジストパターンの線幅を太めに形成する（図１１（ａ）参照）。 In other words, in the process of forming the photoresist film 32, the resist pattern shrinks in the ultraviolet irradiation process, and the line width of the resist pattern is increased (see FIG. 11A).

次いで、紫外線照射工程を行い、その際のレジストパターンのシュリンクによって、レジストパターンの線幅が所望の値になるようにする（図１１（ｂ）参照）。 Next, an ultraviolet irradiation process is performed, and the resist pattern is shrunk so that the line width of the resist pattern becomes a desired value (see FIG. 11B).

例えば、紫外線照射の際の加熱温度を１５０℃で行う場合において、紫外線照射後のレジストパターンの線幅が２５０ｎｍ狙いのときには、１５０℃におけるシュリンク量、２６．３ｎｍ（表１を参照）を考慮して、パターニング直後のレジストパターンの線幅が２７６．３ｎｍとなるように、マスクパターンや露光条件の設定を行う。 For example, when the heating temperature at the time of ultraviolet irradiation is 150 ° C., when the line width of the resist pattern after ultraviolet irradiation is 250 nm, the shrink amount at 150 ° C., 26.3 nm (see Table 1) is considered. Then, the mask pattern and exposure conditions are set so that the line width of the resist pattern immediately after patterning is 276.3 nm.

また、例えば、紫外線照射の際の加熱温度を１５０℃で行う場合において、紫外線照射後のレジストパターンの線幅が５００ｎｍ狙いのときには、１５０℃におけるシュリンク量、６２．１ｎｍ（表１を参照）を考慮して、パターニング直後のレジストパターンの線幅が５６２．１ｎｍとなるように、マスクパターンや露光条件の設定を行う。 For example, in the case where the heating temperature at the time of ultraviolet irradiation is 150 ° C., when the line width of the resist pattern after the ultraviolet irradiation is aimed at 500 nm, the shrink amount at 150 ° C., 62.1 nm (see Table 1) is set. Considering this, the mask pattern and exposure conditions are set so that the line width of the resist pattern immediately after patterning is 562.1 nm.

このようなマスクパターンを設計するために、フォトレジスト材料、紫外線照射工程における加熱温度、線幅変化量の関係を表すテーブルを、データベース化して予め用意しておくことが望ましい。 In order to design such a mask pattern, it is desirable to prepare in advance a database that represents the relationship between the photoresist material, the heating temperature in the ultraviolet irradiation process, and the amount of change in line width.

このように、本実施形態によれば、フォトレジスト膜のパターニング後、イオン注入前に、紫外線照射によりフォトレジスト膜を改質する工程を有する半導体装置の製造方法において、紫外線照射の際の加熱によるレジストパターンのシュリンク量を考慮して、レジストパターンの線幅を設計するので、その後のイオン注入によるフォトレジスト膜の変質を抑制できるとともに、レジストパターンのシュリンクによる不具合を防止することができる。また、その後のアッシングの際におけるフォトレジスト膜のポッピングを抑制することができる。 As described above, according to the present embodiment, in the method of manufacturing a semiconductor device including the step of modifying the photoresist film by ultraviolet irradiation after patterning of the photoresist film and before ion implantation, by heating at the time of ultraviolet irradiation. Since the line width of the resist pattern is designed in consideration of the shrink amount of the resist pattern, it is possible to suppress the alteration of the photoresist film due to subsequent ion implantation and to prevent problems due to the shrink of the resist pattern. In addition, popping of the photoresist film during subsequent ashing can be suppressed.

［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。 [Modified Embodiment]
The present invention is not limited to the above embodiment, and various modifications can be made.

例えば、上記実施形態では、主としてＫｒＦ用のフォトレジストを例にして説明したが、本発明を適用可能なレジスト材料は、これに限定されるものではない。例えば、ＡｒＦ用のフォトレジストや電子ビーム露光用レジストなど、酸素ガスによりアッシングを行う種々のレジスト材料に適用可能である。 For example, in the above-described embodiment, the description has been made mainly using the KrF photoresist as an example, but the resist material to which the present invention is applicable is not limited to this. For example, the present invention is applicable to various resist materials that are subjected to ashing with oxygen gas, such as ArF photoresist and electron beam exposure resist.

また、上記実施形態では、不活性ガスをプラズマ化しないため基板ダメージを低減できること、処理チャンバ内の圧力を高めつつプラズマの生成効率を高めることができること等の観点から、図４に示すようなダウンフロー型のアッシング装置を適用したが、必ずしもダウンフロー型のアッシング装置でなくてもよい。 In the above embodiment, since the inert gas is not turned into plasma, the substrate damage can be reduced, and the generation efficiency of plasma can be increased while increasing the pressure in the processing chamber. Although the flow type ashing apparatus is applied, the downflow type ashing apparatus is not necessarily required.

また、上記第３実施形態では、第１実施形態によるフォトレジスト膜のアッシング方法においてプラズマ処理室６０ｂ内の圧力が段階的に変化する場合を示したが、図７に示す第２実施形態によるフォトレジスト膜のアッシング方法における時間Ｔ_３〜時間Ｔ_４のステップで処理チャンバ６０内の圧力を段階的に変化するようにしてもよい。また、処理チャンバ６０内の圧力を段階的に上げた後、第１及び第２実施形態の場合と同様に、温度及び圧力が安定するまで放置するようにしてもよい。 Further, in the third embodiment, the case where the pressure in the plasma processing chamber 60b changes stepwise in the photoresist film ashing method according to the first embodiment is shown. However, the photo according to the second embodiment shown in FIG. In the resist film ashing method, the pressure in the processing chamber 60 may be changed stepwise in steps of time T ₃ to time T ₄ . Further, after the pressure in the processing chamber 60 is increased stepwise, it may be left until the temperature and pressure are stabilized, as in the first and second embodiments.

また、上記第４及び第５実施形態では、イオン注入によるフォトレジスト膜の変質を抑制するための処理として、フォトレジスト膜のパターニング後、イオン注入の前に、紫外線照射を行う方法を示したが、紫外線照射の代わりに電子線を照射してもよい。電子線の照射条件は、例えば加速エネルギーを５００ｅＶ、照射量を０．６ｍＣ／ｃｍ^２とすることができる。 In the fourth and fifth embodiments, as a process for suppressing the alteration of the photoresist film due to the ion implantation, a method of performing ultraviolet irradiation after the patterning of the photoresist film and before the ion implantation is shown. Instead of ultraviolet irradiation, an electron beam may be irradiated. The electron beam irradiation conditions can be, for example, an acceleration energy of 500 eV and an irradiation amount of 0.6 mC / cm ² .

また、異なる加速エネルギーで複数回の電子線照射を行ってもよい。これにより、深さ方向の改質の制御を行うことができる。例えば、加速エネルギー５００ｅＶ、照射量０．６ｍＣ／ｃｍ^２の条件の電子線照射に加えて、加速エネルギー１０００ｅＶ、照射量０．７ｍＣ／ｃｍ^２の条件の電子線照射を行うことができる。 Moreover, you may perform multiple times of electron beam irradiation with different acceleration energy. As a result, the modification in the depth direction can be controlled. For example, in addition to electron beam irradiation under conditions of acceleration energy 500 eV and irradiation amount 0.6 mC / cm ² , electron beam irradiation under conditions of acceleration energy 1000 eV and irradiation amount 0.7 mC / cm ² can be performed.

本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。It is process sectional drawing (the 1) which shows the manufacturing method of the semiconductor device by 1st Embodiment of this invention. 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。FIG. 9 is a process cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the invention; 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。It is process sectional drawing (the 3) which shows the manufacturing method of the semiconductor device by 1st Embodiment of this invention. 本発明の第１実施形態によるアッシング装置の構造を示す概略図である。It is the schematic which shows the structure of the ashing device by 1st Embodiment of this invention. 本発明の第１実施形態によるフォトレジスト膜のアッシング方法を示すタイムチャートである。3 is a time chart showing a ashing method of a photoresist film according to the first embodiment of the present invention. プラズマ処理室内の酸素分圧を変化したときの処理基板の酸化量と酸素分圧との関係を示すグラフである。It is a graph which shows the relationship between the oxidation amount of a process board | substrate when oxygen partial pressure in a plasma processing chamber is changed, and oxygen partial pressure. 本発明の第２実施形態によるフォトレジスト膜のアッシング方法を示すタイムチャートである。6 is a time chart showing a ashing method of a photoresist film according to a second embodiment of the present invention. 本発明の第３実施形態によるフォトレジスト膜のアッシング方法を示すタイムチャートである。12 is a time chart illustrating a ashing method for a photoresist film according to a third embodiment of the present invention. 本発明の第４実施形態による半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device by 4th Embodiment of this invention. Ｎ型ＭＩＳＦＥＴのソース／ドレイン領域を形成する際のイオン注入に用いられるフォトレジスト膜のパターンの一例を示す図である。It is a figure which shows an example of the pattern of the photoresist film used for the ion implantation at the time of forming the source / drain region of N type MISFET. 本発明の第５実施形態による半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device by 5th Embodiment of this invention.

符号の説明Explanation of symbols

１０…シリコン基板
１２…素子分離膜
１２ａ…活性領域
１４…犠牲酸化膜
１６…Ｐウェル
１８…Ｎウェル
２０…ゲート絶縁膜
２２…ポリシリコン膜
２４…ゲート電極
２６，２８，３４，３６…不純物拡散領域
３０…側壁絶縁膜
３２…フォトレジスト膜
３２ａ…変質層
３２ｂ…開口部
３８，４０…ソース／ドレイン領域
５０…ロードロックチャンバ
５２…処理基板搬送口
５４，６２…ガス導入配管
５６，６６…圧力制御装置
５８，６８…ヒータ
７０…真空搬送路
７２，７４…バルブ
６０…処理チャンバ
６０ａ…プラズマ発生室
６０ｂ…プラズマ処理室
６４…プラズマ発生装置
７６…紫外線光源
８０…処理基板 DESCRIPTION OF SYMBOLS 10 ... Silicon substrate 12 ... Element isolation film 12a ... Active region 14 ... Sacrificial oxide film 16 ... P well 18 ... N well 20 ... Gate insulating film 22 ... Polysilicon film 24 ... Gate electrodes 26, 28, 34, 36 ... Impurity diffusion Region 30 ... Side wall insulating film 32 ... Photoresist film 32a ... Altered layer 32b ... Opening 38, 40 ... Source / drain region 50 ... Load lock chamber 52 ... Process substrate transfer port 54, 62 ... Gas introduction pipe 56, 66 ... Pressure Control devices 58, 68 ... heater 70 ... vacuum transfer path 72, 74 ... valve 60 ... processing chamber 60a ... plasma generation chamber 60b ... plasma processing chamber 64 ... plasma generation device 76 ... ultraviolet light source 80 ... processing substrate

Claims

表面に変質層が形成されたレジスト膜を有する半導体基板を、処理チャンバ内に搬入するステップと、
前記処理チャンバ内に搬入した前記半導体基板を加熱するとともに、前記処理チャンバ内に不活性ガスを導入して前記処理チャンバ内の圧力を上げるステップと、
前記処理チャンバ内の圧力を上げる工程の後、前記不活性ガス分圧を一定に保ちつつ、前記処理チャンバ内に酸素ラジカルを導入し、前記酸素ラジカルによって前記レジスト膜をアッシングするステップと
を有することを特徴とする半導体装置の製造方法。 Carrying a semiconductor substrate having a resist film with an altered layer formed on the surface thereof into a processing chamber;
Heating the semiconductor substrate carried into the processing chamber and introducing an inert gas into the processing chamber to increase the pressure in the processing chamber;
After the step of increasing the pressure in the processing chamber, the step of introducing oxygen radicals into the processing chamber while keeping the partial pressure of the inert gas constant and ashing the resist film with the oxygen radicals . A method of manufacturing a semiconductor device.

請求項１記載の半導体装置の製造方法において、
前記半導体基板を加熱し前記処理チャンバ内の圧力を上げるステップよりも前に、前記変質層が形成された前記レジスト膜に紫外線を照射し、前記レジスト膜の前記変質層よりも内部の領域を硬化させるステップを更に有する
ことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
Prior to the step of heating the semiconductor substrate and increasing the pressure in the processing chamber, the resist film on which the altered layer is formed is irradiated with ultraviolet rays, and the region inside the altered layer of the resist film is cured. A method for manufacturing a semiconductor device, further comprising the step of:

請求項１又は２記載の半導体装置の製造方法において、
前記半導体基板を前記処理チャンバ内に搬入するステップよりも前に、前記半導体基板上に前記レジスト膜を形成するステップと、前記レジスト膜が形成された前記半導体基板にイオン注入を行うステップとを更に有し、
前記変質層は、前記半導体基板に前記イオン注入を行うステップにより形成される
ことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device of Claim 1 or 2,
Before the step of carrying the semiconductor substrate into the processing chamber, the step of forming the resist film on the semiconductor substrate and the step of performing ion implantation on the semiconductor substrate on which the resist film has been formed Have
The altered layer is formed by performing the ion implantation on the semiconductor substrate.

請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記半導体基板を加熱し前記処理チャンバ内の圧力を上げるステップでは、前記半導体基板の温度に応じて段階的に前記処理チャンバ内の圧力を上げる
ことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 1 to 3,
In the step of heating the semiconductor substrate and increasing the pressure in the processing chamber, the pressure in the processing chamber is increased stepwise according to the temperature of the semiconductor substrate.

請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記レジスト膜をアッシングするステップでは、前記不活性ガスをプラズマ化せずに、前記酸素ガスのプラズマ中の酸素ラジカルを前記処理チャンバ内に選択的に導入することにより、前記レジスト膜をアッシングする
ことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device of any one of Claims 1 thru / or 4,
In the step of ashing the resist film, the without plasma of an inert gas, by selectively introducing the oxygen radicals in the flop plasma of the oxygen gas into the processing chamber, ashing the resist film A method for manufacturing a semiconductor device.

請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、In the manufacturing method of the semiconductor device according to any one of claims 1 to 5,
前記半導体基板を加熱し前記処理チャンバ内の圧力を上げるステップでは、前記処理チャンバ内の圧力を１００Ｔｏｒｒ〜７６０Ｔｏｒｒに制御するIn the step of heating the semiconductor substrate to increase the pressure in the processing chamber, the pressure in the processing chamber is controlled to 100 Torr to 760 Torr.
ことを特徴とする半導体装置の製造方法。A method for manufacturing a semiconductor device.