JP5076713B2 - Method for fabricating compound semiconductor optical device - Google Patents
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Description
本発明は、化合物半導体光デバイスを作製する方法に関する。 The present invention relates to a method of manufacturing a compound semiconductor optical device.
特許文献1には、化合物半導体のドライエッチングにおいて、垂直で平滑なエッチング面を形成する方法が記載されている。このエッチング方法は、約1010cm−3以上の密度のプラズマを発生するプラズマ源を備えたドライエッチング装置によって、ハロゲン元素を含むガスと窒素ガスとの混合ガスにより、SiO2マスクを用いて、III−V族化合物半導体をドライエッチングする。エッチング方法における(ハロゲン元素を含むガスの流量)/(窒素ガスの流量)≧1程度であり、エッチング反応中の圧力は、約1mTorrまたは1mTorr以上である。
有機シラン系原料(例えばTEOS)にて下層の半導体膜上に気相成長装置にて誘電体マスクのための誘電体(例えばシリコン酸化物)を形成する際に、基板温度について特段の温度制御を行うことなく、誘電体マスクのための堆積が十分に可能であるので、誘電体の堆積を常温で行ってきた。 When a dielectric (for example, silicon oxide) for a dielectric mask is formed on a lower semiconductor film with an organic silane-based material (for example, TEOS) by a vapor phase growth apparatus, special temperature control is performed for the substrate temperature. Since the deposition for the dielectric mask is sufficiently possible without it, the dielectric has been deposited at room temperature.
通常のマスク除去方法(例えばフッ化水素酸系ウェットエッチング)で完全にマスクを除去できない場合があり、誘電体マスクを除去した後に、残渣として残る。マスク膜の堆積の際に基板加熱は行わなくとも、プラズマ生成に発生する熱により、基板の加熱はある程度行われる。このため、残渣は、半導体光デバイスの性能への影響はほとんど無いと考えられていた。残渣は、除去工程において本来のマスク成分単体であれば溶解、分解除去できるはずのものが除去されず残るものである。 The mask may not be completely removed by a normal mask removing method (for example, hydrofluoric acid-based wet etching), and remains as a residue after the dielectric mask is removed. Even if the substrate is not heated during the deposition of the mask film, the substrate is heated to some extent by the heat generated in the plasma generation. For this reason, the residue was considered to have almost no influence on the performance of the semiconductor optical device. In the removal process, the residue remains that is not removed but should be dissolved and decomposed if the original mask component alone.
発明者らの検討によれば、プラズマからの熱による加熱だけでは、有機シラン系原料(例えばTEOS)が基板上で一部未反応となる。未反応な有機シラン系原料は、誘電体マスク(例えばシリコン酸化物)形成時にCO2、CO、O2等の生成により完全に消費されず、その大部分は排気により放出される。ところが、僅かな原料は基板に残存し、吸着する。残った原料物質の炭素や酸素の空いた結合の手が基板材料と結合して、基板成分と炭化物、酸化物が生成される。 According to the study by the inventors, the organosilane-based raw material (for example, TEOS) is partially unreacted on the substrate only by heating with heat from plasma. The unreacted organic silane-based raw material is not completely consumed due to the generation of CO 2 , CO, O 2, etc. during the formation of the dielectric mask (for example, silicon oxide), and most of it is released by exhaust. However, a small amount of raw material remains on the substrate and is adsorbed. The remaining carbon and oxygen bonds in the remaining raw material are bonded to the substrate material, and a substrate component, carbide, and oxide are generated.
このような炭化物、酸化物はわずか微量となり、最終的なデバイス形態になった際に通電不良、発光不良等の原因となりうるけれども、低抵抗、動作速度の速い高性能なデバイスでは、これらは性能を発揮するに影響が無視できなくなっている。 Although these carbides and oxides are in very small amounts, they may cause poor conduction and poor light emission when the final device form is reached. However, in high-performance devices with low resistance and high operating speed, these are performance factors. The effect of demonstrating is no longer negligible.
本発明は、このような事情を鑑みて為されたものであり、誘電体マスクの除去において残渣を低減可能な、化合物半導体光デバイスを作製する方法を提供することを目的とする。 The present invention has been made in view of such circumstances, and an object of the present invention is to provide a method for producing a compound semiconductor optical device capable of reducing residues in removing a dielectric mask.
本発明の一側面は、化合物半導体光デバイスを作製する方法である。この方法は、(a)基板上に化合物半導体領域を形成する工程と、(b)ヒータを用いて前記基板を加熱しながら、シリコン化合物からなる誘電体マスク膜を前記化合物半導体領域上に誘導結合プラズマ−化学的気相成長法で堆積する工程と、(c)前記誘電体マスク膜にパターンを形成して誘電体マスクを形成する工程と、(d)前記誘電体マスクを用いて、前記化合物半導体領域のドライエッチングを行って、メサ化合物半導体領域を形成する工程と、(e)前記ドライエッチングの後に、前記誘電体マスクを除去する工程とを備え、前記誘電体マスク膜は、有機シラン系原料および酸素原料を含む成膜ガスを供給して行われ、前記誘電体マスクが単層のシリコン化合物からなる。 One aspect of the present invention is a method of making a compound semiconductor optical device. This method includes (a) a step of forming a compound semiconductor region on a substrate, and (b) inductively coupling a dielectric mask film made of a silicon compound on the compound semiconductor region while heating the substrate using a heater. Depositing by plasma-chemical vapor deposition, (c) forming a dielectric mask by forming a pattern on the dielectric mask film, and (d) using the dielectric mask, the compound Performing a dry etching of the semiconductor region to form a mesa compound semiconductor region; and (e) removing the dielectric mask after the dry etching, wherein the dielectric mask film is an organosilane The dielectric mask is made of a single-layer silicon compound, and is performed by supplying a film forming gas containing a raw material and an oxygen raw material.
この方法によれば、誘導結合プラズマ−化学的気相成長法による堆積の際に、プラズマによる加熱によるだけでなくヒータを用いて基板を加熱しながら、シリコン化合物からなる誘電体マスク膜を形成するので、有機シラン系原料の消費が促進されて、その結果、残渣が低減される。 According to this method, during deposition by inductively coupled plasma-chemical vapor deposition, a dielectric mask film made of a silicon compound is formed while heating the substrate using a heater as well as by heating with plasma. Therefore, consumption of the organosilane-based raw material is promoted, and as a result, the residue is reduced.
本発明に係る方法では、前記誘電体マスク膜の堆積は摂氏200度以上の温度において行われることが好ましい。この方法によれば、残渣の発生が低減可能なマスク膜を形成できる。 In the method according to the present invention, it is preferable that the dielectric mask film is deposited at a temperature of 200 degrees Celsius or more. According to this method, a mask film capable of reducing the generation of residues can be formed.
本発明に係る方法では、誘電体マスク膜の堆積は摂氏250度を超える温度において行われることができる。摂氏250度を超える温度であれば、残渣は実質的に生じない。また、摂氏280度以上の温度であれば、残渣がゼロである。 In the method according to the present invention, the deposition of the dielectric mask film can be performed at a temperature exceeding 250 degrees Celsius. If the temperature exceeds 250 degrees Celsius, substantially no residue is produced. If the temperature is 280 degrees Celsius or higher, the residue is zero.
本発明に係る方法では、前記誘電体マスク膜の堆積は摂氏300度以下の温度において行われることが好ましい。摂氏300度以下の温度であれば、化合物半導体領域の変質が避けられる。 In the method according to the present invention, the dielectric mask film is preferably deposited at a temperature of 300 degrees Celsius or less. If the temperature is 300 degrees Celsius or lower, alteration of the compound semiconductor region can be avoided.
本発明に係る方法では、前記有機シラン系原料はTEOSを含み、前記酸素原料は酸素分子を含み、前記誘電体マスクの材料はシリコン酸化物からなることができる。この方法によれば、膜厚を厚くしても膜中の応力が小さいシリコン酸化物を誘電体マスクのために形成できる。 In the method according to the present invention, the organosilane-based material may include TEOS, the oxygen material may include oxygen molecules, and the dielectric mask material may be made of silicon oxide. According to this method, even if the film thickness is increased, silicon oxide having a small stress in the film can be formed for the dielectric mask.
本発明に係る方法では、前記ドライエッチングのためのガスは炭化水素を含むことができる。この方法によれば、化合物半導体のドライエッチングが可能であり、所望のメサ形状の化合物半導体領域を形成できる。 In the method according to the present invention, the dry etching gas may include a hydrocarbon. According to this method, the compound semiconductor can be dry-etched, and a desired mesa-shaped compound semiconductor region can be formed.
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。 The above and other objects, features, and advantages of the present invention will become more readily apparent from the following detailed description of preferred embodiments of the present invention, which proceeds with reference to the accompanying drawings.
以上説明したように、本発明によれば、誘電体マスクの除去において残渣を低減可能な、化合物半導体光デバイスを作製する方法が提供される。 As described above, according to the present invention, there is provided a method for manufacturing a compound semiconductor optical device capable of reducing a residue in removing a dielectric mask.
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の化合物半導体光デバイスを作製する方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。 The knowledge of the present invention can be easily understood by considering the following detailed description with reference to the accompanying drawings shown as examples. Subsequently, an embodiment relating to a method for producing a compound semiconductor optical device of the present invention will be described with reference to the accompanying drawings. Where possible, the same parts are denoted by the same reference numerals.
図1(A)は、化合物半導体光デバイスを作製する方法における結晶成長工程を示す模式図である。InP半導体からなる表面11aを有する基板11を準備する。基板11は導電性を示しており、例えば、n型InP半導体からなることができる。基板11上に、III―V化合物半導体から成る活性領域13を成長する。活性領域13は、例えばバルク構造、単一量子井戸構造、多重量子井戸構造といった構造を有することができる。次いで、活性領域13上に、III―V化合物半導体膜15を成長してエピタキシャルウエハE1を形成する。III―V化合物半導体膜15は、例えばp型InP半導体からなることができる。活性領域13およびIII―V化合物半導体膜15の成長は、例えば有機金属気相成長炉を用いて行われる。
FIG. 1A is a schematic view showing a crystal growth step in a method for producing a compound semiconductor optical device. A
図1(B)は、誘電体マスク膜を形成するマスク作製工程を示す図面である。誘電体マスク膜17をIII―V化合物半導体膜15上に形成する。誘電体マスク膜17は、有機シラン系原料および酸素原料を含む成膜ガスを供給して誘導結合プラズマ気相成長(ICP−CVD)装置を用いて形成される。好ましく、誘電体マスク膜17はシリコン化合物からなり、シリコン化合物は例えばシリコン酸化物等を含むことができる。誘電体マスク膜17の厚みHFILMは1マイクロメートル以上である。次いで、誘電体マスク膜17にパターンを形成して誘電体マスクを形成する。有機シラン系原料としては、例えばTEOS等を用いることができ、また酸素原料としては例えばO2等を用いることができる。
FIG. 1B is a drawing showing a mask manufacturing process for forming a dielectric mask film. A
図1(B)に示されるようにICP−CVD装置のステージ上にエピタキシャルウエハE1を搭載する。ステージ1は、基板の温度を調整するためのヒータ3を有する。SiH4といったシラン系ガスを使用したプラズマエンハース気相成長法(PE−CVD)によるSiN膜、および熱気相成長法(熱CVD)によるSiO2膜は応力制御が不可能であるので、その膜の厚み大きくすることが不可能である。厚いSiN膜およびSiO2膜には、割れが発生する。しかしながら、ICP−CVD装置を用いて誘電体マスク膜17を形成するので、膜の応力の制御が可能になる。これ故に、たとえば1マイクロメートル以上の厚みを有する厚膜のマスク膜が利用可能になる。応力の制御が可能なマスク膜は、TEOSといった有機シラン系原料を用いICP−CVD法で形成できるシリコン酸化膜である。これ故に、半導体デバイスの作製において汚染が生じることはない。
As shown in FIG. 1B, an epitaxial wafer E1 is mounted on the stage of the ICP-CVD apparatus. The
既に記載されたように、ヒータを用いて基板11を加熱しながら、化合物半導体領域上に誘電体マスク膜17が堆積される。誘導結合プラズマ−化学的気相成長法による堆積の際に、プラズマによる加熱によるだけでなくヒータを用いて基板11を加熱しながら、シリコン化合物からなる誘電体マスク膜17を形成するので、有機シラン系原料の消費が促進されて、その結果、残渣が低減される。
As already described, the
以下に示されるように、誘電体マスク膜17の堆積は摂氏200度以上の基板温度において行われることが好ましい。この方法によれば、残渣の発生が低減可能なマスク膜を形成できる。また、摂氏250度を超える温度であれば、残渣が実質的に生じず、摂氏280度以上では、残渣が観測されない。さらに、誘電体マスク膜17の堆積は摂氏300度以下の温度において行われることが好ましい。摂氏300度以上の温度で誘電体マスク17を堆積した場合、誘電体膜の熱変形により膜応力が大きくなり歪が生じ、誘電体マスクに割れが導入されたり、誘電体マスクの剥がれ等の不具合が生じる。摂氏300度以下の温度であれば、ある種の化合物半導体領域の変質が避けられる。例えば、化合物半導体領域がIII族として燐を含むときは、摂氏300度以下の温度であれば、V族元素として燐を含む化合物半導体領域でも燐抜けがほとんで生じない。
As shown below, the
基板温度とマスク除去後における残渣の組成比(C、O)分析の結果を示す。残渣の有無は、走査型電子顕微鏡を用いて判定した。また、化学分析はμオージェ法を用いた。残渣中の炭素(C)および酸素(O)の含有量を分析した。
マスク形成時の基板温度 炭素 酸素 残渣の有無
摂氏25度 15% 9% 有り
摂氏100度 10% 4% 有り
摂氏200度 5% 3% 無し 半導体性能に影響無いレベル
摂氏250度 1% 1% 無し 半導体性能に影響無いレベル
摂氏280度 0% 0% 無し 半導体性能に影響無いレベル
摂氏300度 0% 0% 無し 半導体性能に影響無いレベル
であった。なお、摂氏300度を超える温度では、マスク膜を堆積するときにIII族として燐(P)を含む半導体表面が露出しているとき、半導体表面に表面の荒れ(微細な穴)が観察された。
The result of the composition ratio (C, O) analysis of the residue after removing the substrate temperature and the mask is shown. The presence or absence of residue was determined using a scanning electron microscope. Further, the chemical analysis used the μ Auger method. The contents of carbon (C) and oxygen (O) in the residue were analyzed.
Substrate temperature during mask formation Carbon
図2(B)は、誘電体マスクのための多層構造および誘電体マスク膜を形成するマスク作製工程を示す図面である。この誘電体マスクの形成のための一例を説明する。まず、誘電体マスク膜17上に第1のエッチングマスク材19を形成する。好適な例では、第1のエッチング材19は多層構造21を有することができる。多層構造21は第1〜第3の層からなる。第1の層は例えば硬化されたレジスト膜23であり、具体的には、硬化レジスト膜23は、レジストを塗布して1マイクロメートル以上のレジスト膜を形成した後に、摂氏100度以上の温度で熱処理して形成される。第2の膜は例えばシリコン化合物膜25、Ti、Crなどの金属膜、具体的にはスパッタなどの低温で成膜できる金属薄膜等であり、具体的には、スピンコート法で0.1マイクロメートル程度のシリコン酸化物薄膜を形成される。第3の膜27は、例えば感光性レジスト膜であり、具体的には、感光性レジストをシリコン化合物膜25上に塗布して形成される。
FIG. 2B is a drawing showing a mask manufacturing process for forming a multilayer structure for a dielectric mask and a dielectric mask film. An example for forming this dielectric mask will be described. First, a first
図3(A)は、フォトリソグラフィ法を用いてレジストマスクを形成する工程を示す図面である。化合物半導体光デバイスのための光学マスクを用いて感光性レジスト膜27を露光した後に、露光されたレジスト膜を現像する。図3(A)を参照すると、フォトリソグラフィ法でレジストマスク27aが形成される。本実施例では、半導体レーザのメサストライプを作製するためのパターンを有するマスクが形成される。
FIG. 3A illustrates a step of forming a resist mask using a photolithography method. After exposing the photosensitive resist
図3(B)に示されるように、レジストマスク27aを用いてシリコン酸化物薄膜をエッチングして、シリコン酸化物マスク25aを作製する。本実施例では、このエッチングは、例えばRIEエッチング装置を用いて行われる。エッチングガスは、例えばCF4ガスを用いることができる。これにより、エッチング中に十分な選択比を維持できる。この結果、メサストライプを作製するためのパターンが転写されたシリコン酸化物マスク25aが得られる。この後に、レジストマスク27aを除去する。この除去は、例えばO2ガスによるプラズマアッシングにより行われる。
As shown in FIG. 3B, the silicon oxide thin film is etched using the resist
図4(A)は、シリコン酸化物マスクを用いて硬化レジストマスクを形成する工程を示す図面である。シリコン酸化物マスク25aを用いて硬化レジスト膜23をエッチングして硬化レジストマスク23aを形成する。本実施例では、エッチングは、例えばRIEエッチング装置を用いて行われる。エッチングガスは、例えばO2ガスを用いることができる。これにより、十分な選択比を維持できる。この結果、メサストライプを作製するためのパターンが転写された硬化レジストマスク23aが得られる。この後に、シリコン酸化物マスク25aを除去する。この除去は、例えばCHF3ガスを用いたRIEエッチングにより行われる。
FIG. 4A is a diagram illustrating a process of forming a cured resist mask using a silicon oxide mask. The cured resist
図4(B)は、誘電体マスク膜にパターンを形成して誘電体マスクを形成する工程を示す図面である。硬化レジストマスク23aを用いて誘電体マスク膜17をエッチングする。本実施例では、このエッチングは、例えばRIEエッチング装置を用いて行われる。エッチングガスは、例えばCHF3ガスを用いることができる。これにより、十分な選択比を維持できる。この結果、メサストライプを作製するためのパターンが転写された誘電体マスク17aが得られる。誘電体マスク17aの厚みHMASKは、1マイクロメートル以上である。この後に、硬化レジストマスク23aを除去する。この除去は、例えばO2ガスによるRIEエッチング装置により行われる。また、上記のレジストマスク27a、およびシリコン酸化物マスク25aの除去は、この硬化レジストマスク23aを除去する際、一度に除去することもできるので、このレジストマスク27aの除去工程、およびシリコン酸化物マスク25aの除去工程を省略することもできる。
FIG. 4B is a drawing showing a process of forming a dielectric mask by forming a pattern on the dielectric mask film. The
誘電体マスク膜上に直接に感光レジストマスクを形成すると、感光レジストマスクのストライプパターンの断面形状が台形になる。この転写されたストライプパターンの幅の精度の誤差が大きくなる。3層マスクを用いると、感光レジストマスクのストライプパターンの断面形状が矩形になり、反応性イオンエッチングを用いた場合、パターンの転写精度を向上させることができる。 When a photosensitive resist mask is formed directly on the dielectric mask film, the cross-sectional shape of the stripe pattern of the photosensitive resist mask becomes a trapezoid. An error in the accuracy of the width of the transferred stripe pattern increases. When a three-layer mask is used, the cross-sectional shape of the stripe pattern of the photosensitive resist mask becomes rectangular, and when reactive ion etching is used, the pattern transfer accuracy can be improved.
図5(A)および図5(B)は、誘電体マスクを用いて、化合物半導体領域のドライエッチングを行ってメサ形状の化合物半導体領域を形成する工程を示す図面である。誘電体マスク17aを用いて、化合物半導体領域15、13、11のドライエッチングを行う。本実施例では、このエッチングは、例えばECR−RIEエッチング装置を用いて行われる。エッチングガスは、例えばCH4ガスといった炭化水素を用いることができ、必要な場合には水素を加えることができる。このときのECR−RIEエッチングの条件の一例は、
ECRの高周波電力:50〜300(W)
バイアス電力 :50〜300(W)
エッチング圧力 :0.5〜5 (Pa)
CH4ガス流量 :20〜50 (sccm)
H2ガス流量 :0〜50 (sccm)
である。
FIGS. 5A and 5B are diagrams illustrating a process of forming a mesa-shaped compound semiconductor region by performing dry etching of the compound semiconductor region using a dielectric mask. Using the
ECR high frequency power: 50-300 (W)
Bias power: 50 to 300 (W)
Etching pressure: 0.5-5 (Pa)
CH 4 gas flow rate: 20 to 50 (sccm)
H 2 gas flow rate: 0 to 50 (sccm)
It is.
図5(A)を参照すると、化合物半導体領域10のIII―V化合物半導体膜15のエッチングが進み、エッチングされたIII―V化合物半導体膜15aが形成されている。このエッチングの進行中に、図4(B)に示された誘電体マスク17のエッジ18a、18bが消失している。つまり、エッチング中に、半導体領域11、13、15がエッチングにより加工されるだけでなく、誘電体マスク17の形状もエッチングの進行と共に変化する。このECR−RIE法では、図6(A)に示されるように、エッチングが進行するにつれて、マスクエッジ18a、18bから変形が進行する。この変形はスパッタ成分により引き起こされ、誘電体マスクの変形は、垂直方向のエッチング速度の8〜10倍の速度で進む。マスクの変形は、マスク上部のエッジからほぼ45度の角度方向に進み、これによ
りマスク上部および側面と約135度の角度を成す傾斜面18c、18dが形成される。
Referring to FIG. 5A, the etching of the III-V
一方、PE−CVD法によるSiN膜、および熱CVD法によるSiO2膜を厚くすると、割れが生じるので、厚膜のマスク膜が得られない。これらの膜から形成された誘電体マスク20を用いるエッチング方法でも、エッチング中に、半導体領域がエッチングにより加工されるだけでなく、マスクの形状もエッチングの進行と共に変化する。このエッチングでは、エッチングマスクとして厚さ0.3μm程度のSiN、SiO2等の絶縁膜を用いてRIE法を用いる。RIE法では、エッチングが進行するにつれて、マスク側面とマスク上面とからなるエッジ20a、20bから進行する(マスクエッジの変形)。図6(B)に示されるように、この変形はスパッタ成分により引き起こされマスク上部のエッジから45度の角度方向に進み、これによりマスク上部および側面と約135度の角度を
成す傾斜面20c、20dが形成される。マスクの変形は、垂直方向のエッチング速度の8〜10倍の消失速度で進む。マスクの変形により側面が消失して傾斜面20e、20fが形成されると、エッチングの進行に伴いマスク幅WSが小さくなる(マスク幅の後退)。ドライエッチング中にマスク幅が縮小すると、メサ側面が裾を引くようになり、結果的にメサ幅はメサ上部に近づくにつれて狭くなる。このため、図7(B)に示されるように、エッチングされた半導体領域12の形状が、裾を引くリッジ形状になる。したがって、メサのエッチング角度を垂直に維持しながらドライエッチングを行うことができない。つまり、ドライエッチングにより直角に近い段差を形成することができない。
On the other hand, if the SiN film by the PE-CVD method and the SiO2 film by the thermal CVD method are thickened, cracks occur, so that a thick mask film cannot be obtained. Even in the etching method using the
図5(B)を参照すると、化合物半導体領域10のIII―V化合物半導体膜15a、13、11のエッチングが完了し、エッチングされたIII―V化合物半導体領域15b、13b、11bが形成されている。一方、誘電体マスク17bはエッチングにより変形されて誘電体マスク17cになる。しかしながら、誘電体マスク17aは厚いので、エッチングの進行に伴いマスク幅が小さくなること(マスク幅の後退)はない。このため、半導体領域11b、13b、15bの形状が、ほぼ垂直にエッチングされたリッジ形状になる。これ故に、メサのエッチング角度を垂直に維持しながらドライエッチングを行うことができる。つまり、図7(A)に示されるように、エッチングの進行10a、10b、10cに伴い誘電体マスクの消失により傾斜面18c、18dから傾斜面18e、18fに変形していく。しかしながら、誘電体マスクのボトムの幅WBが実質的に変化しないので、ドライエッチングにより直角に近い段差を形成できる。既に説明したように、誘電体マスク17aは厚いので、エッチングの進行に伴いマスク幅が小さくなること(マスク幅の後退)はない。これ故に、メサのエッチング角度を垂直に維持しながらドライエッチングを行うことができる。つまり、ドライエッチングにより直角に近い段差を形成できる。
Referring to FIG. 5B, the etching of the III-V
引き続いて、化合物半導体光デバイスを作製する方法を説明する。図8(A)は、化合物半導体光デバイスを作製する方法における埋め込み再成長工程を示す図面である。この工程においても、誘電体マスク17cは除去されずに残されている。誘電体マスク17cを用いてエッチングされた半導体領域10c上に電流ブロック領域29を成長する。誘電体マスク17cが設けられているメサ上には、化合物半導体が堆積されない。電流ブロック領域29は、例えば、鉄ドープInP、またはp型InP層およびn型InP層から成ることができる。電流ブロック領域29の成長は、例えば例えば有機金属気相成長炉を用いて行われる。電流ブロック領域29が形成された後に、誘電体マスク17cを除去する。
Subsequently, a method for producing a compound semiconductor optical device will be described. FIG. 8A is a drawing showing a burying regrowth step in a method of manufacturing a compound semiconductor optical device. Also in this step, the
図8(B)は、化合物半導体光デバイスを作製する方法における結晶成長工程を示す図面である。半導体領域10cのメサ上および電流ブロック領域29上にp型III―V化合物半導体膜31およびp型III―V化合物半導体コンタクト膜33を成長する。これらの工程の後に、アノード電極およびカソード電極を形成する。これにより、化合物半導体光デバイスを作製する方法の主要な工程が説明された。
FIG. 8B is a drawing showing a crystal growth step in a method for manufacturing a compound semiconductor optical device. A p-type III-V
埋め込み半導体レーザといった化合物半導体光デバイスの一例は
基板11:n型InP基板
n型III―V化合物半導体膜13:SiドープInP(n型クラッド)
活性領域15:InGaAsPからなる量子井戸構造
埋め込み領域29:FeドープInP(電流ブロック)
p型III―V化合物半導体膜31:ZnドープInP(p型クラッド)
p型III―V化合物半導体コンタクト膜33:ZnドープInGaAs
である。
An example of a compound semiconductor optical device such as a buried semiconductor laser is substrate 11: n-type InP substrate n-type III-V compound semiconductor film 13: Si-doped InP (n-type cladding)
Active region 15: buried region of
p-type III-V compound semiconductor film 31: Zn-doped InP (p-type cladding)
p-type III-V compound semiconductor contact film 33: Zn-doped InGaAs
It is.
本実施の形態に係る方法では、メサ形状の化合物半導体領域を形成するためのエッチング中に、誘電体マスク17は、該マスク17の上面のエッジ18a、18bから徐々に後退すると共に、この後退に伴い、図6(A)および図7(A)に示されるように、該マスクの側面の高さHMは徐々に小さくなる。ドライエッチングの終了のときに側面の高さHMが0以下にならないために、誘電体マスク17の厚みHは、
H≧h/3
の関係を満たすことが好ましい。この方法によれば、エッチング量が大きく高いメサ形状を作製することができる。例えば、SiO2からなる誘電体マスクの高さが約1μmであるとき、メサ側面の垂直性を保ちながらInP半導体を3.5μm程度の深さまでエッチングできる。誘電体マスクの厚みHは、エッチングにより作製されるべきメサの深さhの3倍程度にすることが好ましい。これにより、ドライエッチング時の横方向へのマスク減退が無くなるので、垂直なエッチング側面を有するメサを作製可能となる。また、横方向のマスク減退を防ぐことができるので、マスク幅に従ったエッチング形状の実現が可能となりエッチング幅の制御性が向上する。
In the method according to the present embodiment, during the etching for forming the mesa-shaped compound semiconductor region, the
H ≧ h / 3
It is preferable to satisfy the relationship. According to this method, a mesa shape with a large etching amount can be produced. For example, when the height of the dielectric mask made of SiO 2 is about 1 μm, the InP semiconductor can be etched to a depth of about 3.5 μm while maintaining the mesa side surface perpendicularity. The thickness H of the dielectric mask is preferably about three times the depth h of the mesa to be produced by etching. This eliminates the lateral mask reduction during dry etching, so that a mesa having a vertical etching side surface can be produced. Further, since the mask reduction in the horizontal direction can be prevented, an etching shape according to the mask width can be realized, and the controllability of the etching width is improved.
以上説明したように、本実施の形態に係るエッチング方法によれば、有機シラン系原料を用い気相成長装置にて誘電体マスクを形成する際、基板温度を加熱すると基板上の炭化物、酸化物による残渣を減らすことができる。したがって、誘電体マスクの除去後には、図9に示されるように、残渣は観察されない。また、誘電体マスク17aのためのシリコン化合物が誘導結合プラズマ−化学的気相成長法で形成されるので、低応力のため1マイクロメートル以上の厚みを有する誘電体マスク17aを得ることができる。厚膜の誘電体マスク17aを用いて化合物半導体領域のドライエッチングを行うので、エッチング中にマスクエッジの消失が生じてもマスク幅が小さくなることはない。これ故に、所望のメサ形状の化合物半導体領域を形成できる。低応力で厚膜の誘電体マスク膜は、例えば、ICP放電を利用したプラズマCVD装置にTEOS原料を供給すると共に、加熱された基板上にバイアスを印加しながらシリコン酸化物を堆積することにより得られる。
As described above, according to the etching method according to the present embodiment, when forming a dielectric mask with a vapor phase growth apparatus using an organic silane-based material, if the substrate temperature is heated, carbides and oxides on the substrate The residue by can be reduced. Therefore, no residue is observed after removal of the dielectric mask, as shown in FIG. Further, since the silicon compound for the
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本実施の形態では、例えば、埋め込み型半導体レーザといった化合物半導体光デバイスを作製する方法を説明したけれども、本発明は、本実施の形態に開示された特定の構成に限定されるものではない。また、本実施の形態では、InP半導体を基板とするInP系埋め込み半導体レーザについて例示的に説明しているけれども、GaAs半導体を基板とするGaAs系埋め込み半導体レーザでもできる。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。 While the principles of the invention have been illustrated and described in the preferred embodiments, it will be appreciated by those skilled in the art that the invention can be modified in arrangement and detail without departing from such principles. In the present embodiment, for example, a method of manufacturing a compound semiconductor optical device such as a buried semiconductor laser has been described. However, the present invention is not limited to the specific configuration disclosed in the present embodiment. In the present embodiment, an InP embedded semiconductor laser using an InP semiconductor as a substrate has been described as an example, but a GaAs embedded semiconductor laser using a GaAs semiconductor as a substrate can also be used. We therefore claim all modifications and changes that come within the scope and spirit of the following claims.
1…ステージ、3…ヒータ、11…基板、10…化合物半導体領域、10a、10b、10c…エッチングされた化合物半導体領域、11a…InP半導体表面、11b…III―V化合物半導体領域、13…活性領域、13b…III―V化合物半導体領域、15…III―V化合物半導体膜、15a…III―V化合物半導体膜、15b…III―V化合物半導体領域、17…誘電体マスク膜、17a…誘電体マスク、17b、17c…変形された誘電体マスク、HFILM…誘電体マスク膜厚み、HMASK…誘電体マスク厚み、19…第1のエッチングマスク材、21…多層構造、23…硬化されたレジスト膜、23a…硬化レジストマスク、25…シリコン化合物膜、25a…シリコン酸化物マスク、27…感光性レジスト膜、27a…レジストマスク、18a、18b…誘電体マスクエッジ、18c、18d…マスク傾斜面、18e、18f…マスク傾斜面、10…化合物半導体領域、29…電流ブロック領域、31…p型III―V化合物半導体膜、33…p型III―V化合物半導体コンタクト膜
DESCRIPTION OF
Claims (6)
InP基板上に化合物半導体領域を形成する工程と、
ヒータを用いて前記InP基板を加熱しながら、シリコン化合物からなる誘電体マスク膜を前記化合物半導体領域上に誘導結合プラズマ−化学的気相成長法で堆積する工程と、
前記誘電体マスク膜にパターンを形成して誘電体マスクを形成する工程と、
前記誘電体マスクを用いて、前記化合物半導体領域のドライエッチングを行って、メサ化合物半導体領域を形成する工程と、
前記ドライエッチングの後に、前記誘電体マスクを除去する工程と
を備え、
前記誘電体マスク膜は前記化合物半導体領域に接しており、
前記誘電体マスク膜は、有機シラン系原料および酸素原料を含む成膜ガスを供給して行われ、前記有機シラン系原料はTEOSを含み、前記酸素原料は酸素分子を含み、
前記誘電体マスクが単層のシリコン化合物からなり、前記誘電体マスクの材料はシリコン酸化物からなり、
前記誘電体マスク膜の堆積は摂氏200度以上の温度において行われ、
前記誘電体マスク膜の堆積は摂氏300度以下の温度において行われる、ことを特徴とする方法。 A method for producing a compound semiconductor optical device, comprising:
Forming a compound semiconductor region on the InP substrate;
Depositing a dielectric mask film made of a silicon compound on the compound semiconductor region by inductively coupled plasma-chemical vapor deposition while heating the InP substrate using a heater;
Forming a dielectric mask by forming a pattern on the dielectric mask film;
Performing a dry etching of the compound semiconductor region using the dielectric mask to form a mesa compound semiconductor region;
A step of removing the dielectric mask after the dry etching;
The dielectric mask film is in contact with the compound semiconductor region,
The dielectric mask film is formed by supplying a film forming gas containing an organosilane-based material and an oxygen material, the organosilane-based material includes TEOS, the oxygen material includes oxygen molecules,
The dielectric mask is Ri Do a silicon compound of the monolayer, the material of the dielectric mask is made of silicon oxide,
The dielectric mask film is deposited at a temperature of 200 degrees Celsius or higher,
The method of depositing the dielectric mask film is performed at a temperature of 300 degrees Celsius or less .
前記誘電体マスク膜を前記化合物半導体領域上に誘導結合プラズマ−化学的気相成長法で堆積する前記工程において、前記基板を加熱しながらシリコン酸化物からなる前記誘電体マスク膜を形成することで、当該化合物半導体領域の成分との炭化物、酸化物の生成を抑制する、ことを特徴とする請求項1に記載された方法。 In the step of depositing the dielectric mask film on the compound semiconductor region by inductively coupled plasma-chemical vapor deposition, the organic silane-based material is adsorbed on the surface of the compound semiconductor region. Including a process of forming a carbide and oxide with a component of the compound semiconductor region,
In the step of depositing the dielectric mask film on the compound semiconductor region by inductively coupled plasma-chemical vapor deposition, forming the dielectric mask film made of silicon oxide while heating the substrate. 2. The method according to claim 1 , wherein generation of carbides and oxides with components of the compound semiconductor region is suppressed .
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