JP5072317B2 - メモリコントローラ - Google Patents
メモリコントローラ Download PDFInfo
- Publication number
- JP5072317B2 JP5072317B2 JP2006289495A JP2006289495A JP5072317B2 JP 5072317 B2 JP5072317 B2 JP 5072317B2 JP 2006289495 A JP2006289495 A JP 2006289495A JP 2006289495 A JP2006289495 A JP 2006289495A JP 5072317 B2 JP5072317 B2 JP 5072317B2
- Authority
- JP
- Japan
- Prior art keywords
- delay
- circuit
- frequency
- signal
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Memory System (AREA)
- Dram (AREA)
Description
Tcyc/2−Te1=Tsa+Tha>Ts(FF)+Th(FF) (1)
Tcyc/2−Te2=Tsb+Thb>Ts(FF)+Th(FF) (2)
を満たす動作周波数1/Tcycが、それぞれの限界最高動作周波数となる。ただし、Ts(FF)はFFのセットアップ時間であり、Th(FF)はFFのホールド時間である。
Tcyc_MAX2<Tcyc (3)
を満たす高い周波数1/Tcycの場合には、制御回路70は、第1の遅延回路40の出力ストローブ信号46を選択回路50に選択させる。この結果、ストローブ信号46から生成したクロック52がFF54に供給され、その反転クロック58をFF60に供給される。
Tcyc_MAX2≧Tcyc (4)
を満たす低い周波数1/Tcycの場合には、制御回路70は、第2の遅延回路42から出力されるストローブ信号48を選択回路50に選択させる。この結果、ストローブ信号48から生成されるクロック52が、FF54に供給され、その反転クロック58がFF60に供給される。
Tcyc_MIN1≦Tcyc (5)
を満たす高い周波数の場合には、第1の遅延回路40から出力されるストローブ信号46を選択回路50に選択させる。この結果、ストローブ信号46から生成されるクロック52が、FF54に供給され、その反転クロック58がFF60に供給される。
Tcyc_MIN1>Tcyc (6)
を満たす低い周波数の場合、制御回路70は、第2の遅延回路42から出力されるストローブ信号48を選択回路50に選択させる。この結果、ストローブ信号48から生成されるクロッククロック52が、FF54に供給され、その反転クロック58がFF60に供給される。
12:メモリモジュール
14:メモリコントローラ
16:クロック信号
18:反転クロック信号
20:コマンド信号
22:双方向データバス(データ信号)
24:双方向ストローブ信号
30:クロック発生回路
32:インバータ
34:内部クロックライン
36,38:FF
40:遅延回路
42:遅延回路
44:ストローブ信号
46:遅延回路40から出力されるストローブ信号
48:遅延回路42から出力されるストローブ信号
50:選択回路
52:選択回路50から出力されるストローブ信号
54:FF
56:インバータ
58:反転ストローブ信号
60:FF
62:データ信号
Claims (2)
- データ読み出し期間に、外部クロックに同期して、データ信号と共に当該データのタイミングを示すストローブ信号を出力するメモリモジュールを制御するメモリコントローラであって、
DLL(Delay−Locked−Loop)回路を含み、当該ストローブ信号を遅延する、動作下限周波数を有する第1の遅延回路と、
DLL(Delay−Locked−Loop)回路を含まず、複数段の遅延バッファで構成され、当該ストローブ信号を遅延する、動作下限周波数を有しない第2の遅延回路と、
当該第1及び第2の遅延回路の出力の一方を選択する選択手段と、
当該選択手段の出力信号に従い、当該メモリモジュールからの当該データ信号を取り込むラッチ回路
とを具備し、
当該選択手段は、当該外部クロックの周波数が、当該第2の遅延回路の遅延時間のばらつき量から特定される当該第2の遅延回路の限界最高動作周波数より高いとき、当該第1の遅延回路の出力を選択し、当該外部クロックの周波数が当該限界最高動作周波数以下のとき、当該第2の遅延回路の出力を選択する
ことを特徴とするメモリコントローラ。 - 前記データ信号は、前記ストローブ信号の立上りエッジ及び立下りエッジに同期していることを特徴とする請求項1に記載のメモリコントローラ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006289495A JP5072317B2 (ja) | 2006-10-25 | 2006-10-25 | メモリコントローラ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006289495A JP5072317B2 (ja) | 2006-10-25 | 2006-10-25 | メモリコントローラ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008108023A JP2008108023A (ja) | 2008-05-08 |
JP5072317B2 true JP5072317B2 (ja) | 2012-11-14 |
Family
ID=39441331
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006289495A Expired - Fee Related JP5072317B2 (ja) | 2006-10-25 | 2006-10-25 | メモリコントローラ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5072317B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7961533B2 (en) * | 2008-05-27 | 2011-06-14 | Advanced Micro Devices, Inc. | Method and apparatus for implementing write levelization in memory subsystems |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1079663A (ja) * | 1996-09-03 | 1998-03-24 | Mitsubishi Electric Corp | 内部クロック発生回路および信号発生回路 |
JPH11353878A (ja) * | 1998-04-07 | 1999-12-24 | Fujitsu Ltd | 半導体装置 |
JP2000022530A (ja) * | 1998-06-30 | 2000-01-21 | Hitachi Ltd | クロック発生回路 |
JP4450586B2 (ja) * | 2003-09-03 | 2010-04-14 | 株式会社ルネサステクノロジ | 半導体集積回路 |
JP2007310549A (ja) * | 2006-05-17 | 2007-11-29 | Sony Corp | メモリ制御装置 |
-
2006
- 2006-10-25 JP JP2006289495A patent/JP5072317B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008108023A (ja) | 2008-05-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4921888B2 (ja) | インターフェース回路 | |
JP5260193B2 (ja) | 半導体集積回路及びそのスイッチングノイズ平準化方法 | |
JP4416580B2 (ja) | 遅延制御装置 | |
US7499370B2 (en) | Synchronous semiconductor memory device | |
US7692982B2 (en) | Semiconductor memory apparatus with write training function | |
US8514639B2 (en) | Semiconductor memory device and method for operating the same | |
US20110128794A1 (en) | Apparatus and method for controlling operation timing in semiconductor memory device | |
KR20050041613A (ko) | 데이터 출력제어회로 | |
JPH1139869A (ja) | 半導体装置システム及び半導体装置 | |
US20110002180A1 (en) | Circuit for generating data strobe signal and method | |
JP2007310549A (ja) | メモリ制御装置 | |
US11600341B2 (en) | Semiconductor integrated circuit, memory controller, and memory system | |
KR100486922B1 (ko) | 반도체 기억 장치 | |
JP2007226308A (ja) | インタフェース回路及びそのインタフェース回路を備えた記憶制御装置 | |
JP4113338B2 (ja) | 半導体集積回路 | |
JP2003331577A5 (ja) | ||
JP5113433B2 (ja) | メモリコントローラ | |
JP4757583B2 (ja) | 出力制御信号発生回路 | |
JP5072317B2 (ja) | メモリコントローラ | |
JP2007164697A (ja) | 半導体集積回路およびメモリシステム並びにクロック信号設定方法 | |
WO2012060066A1 (ja) | 遅延回路、遅延制御装置、メモリ制御装置及び情報端末機器 | |
JP4843334B2 (ja) | メモリ制御装置 | |
JP4684561B2 (ja) | 半導体メモリ | |
US7791964B2 (en) | Memory system and method ensuring read data stability | |
JP2006277892A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091020 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120131 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120323 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120612 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120730 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120814 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120821 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5072317 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150831 Year of fee payment: 3 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
LAPS | Cancellation because of no payment of annual fees |