JP5060998B2 - Multilayer resin wiring board - Google Patents

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Description

本発明は、多層樹脂配線基板に係り、特には複数あるビア導体の構造に特徴を有する多層樹脂配線基板に関するものである。   The present invention relates to a multilayer resin wiring board, and more particularly to a multilayer resin wiring board characterized by the structure of a plurality of via conductors.

コア基材上にて積層された複数の樹脂絶縁層内にビア導体を設けた構造の多層樹脂配線基板が従来よく知られている。この種の配線基板は、例えば、ＩＣチップ（ダイ）を搭載するための半導体パッケージとして利用されている。近年、ＩＣチップは高機能化、高集積化の方向にあり、それに伴って半導体パッケージに要求される信号配線数も増加する傾向にある。例えば、ＩＣチップを半導体パッケージに対してフリップチップ接続する構造を採用したような場合、ＩＣチップの直下でパッケージ内の配線高密度化を回避することは困難である。そこで、複数の樹脂絶縁層内に各々設けたフィルドビア導体をパッケージ厚さ方向に沿って同軸上に積み重ねた構造（いわゆるスタックドビア構造体）を、信号配線に割り当てることが有利であると考えられている。なお、このような構造を有する多層樹脂配線基板は従来すでに提案されている（例えば、特許文献１参照）。
特開２００５−５６７３号公報（図３等） A multilayer resin wiring board having a structure in which via conductors are provided in a plurality of resin insulating layers laminated on a core base material is well known. This type of wiring board is used, for example, as a semiconductor package for mounting an IC chip (die). In recent years, IC chips are in the direction of higher functionality and higher integration, and accordingly, the number of signal wirings required for semiconductor packages tends to increase. For example, when adopting a structure in which an IC chip is flip-chip connected to a semiconductor package, it is difficult to avoid increasing the wiring density in the package directly under the IC chip. Therefore, it is considered advantageous to assign a structure (so-called stacked via structure) in which filled via conductors respectively provided in a plurality of resin insulation layers are coaxially stacked along the package thickness direction to a signal wiring. . A multilayer resin wiring board having such a structure has been proposed in the past (see, for example, Patent Document 1).
Japanese Patent Laying-Open No. 2005-5673 (FIG. 3 etc.)

ところが、半導体パッケージとして利用されるこの種の多層樹脂配線基板と、シリコン等の無機材料からなるＩＣチップとは、基本的に構成材料が異なっている。このため、両者間の熱膨張係数のミスマッチに起因して、両者間に作用する熱応力が特にＩＣチップ搭載領域（ダイエリア）の直下において大きくなる。また、多層樹脂配線基板の構成部材について考えてみても、絶縁層やコア基材等を形成している樹脂材料と、配線パターンやビア導体を形成している金属材料とでは熱膨張係数が異なっている。そのため、同様に熱膨張係数のミスマッチに起因して、異種材料間に作用する熱応力が大きくなる。   However, this type of multilayer resin wiring substrate used as a semiconductor package and an IC chip made of an inorganic material such as silicon basically have different constituent materials. For this reason, due to the mismatch of the thermal expansion coefficients between the two, the thermal stress acting between the two becomes particularly large immediately below the IC chip mounting area (die area). Also, considering the components of the multilayer resin wiring board, the thermal expansion coefficient differs between the resin material forming the insulating layer and the core base material and the metal material forming the wiring pattern and via conductor. ing. Therefore, similarly, due to the mismatch of the thermal expansion coefficients, the thermal stress acting between the different materials increases.

以上のことから、この種の多層樹脂配線基板では、とりわけダイエリア直下のスタックドビア構造体に大きな熱応力が集中し、フィルドビア導体同士の接続部分等にクラックが発生しやすくなる。よって、この場合には接続信頼性が低下するという問題があった。   From the above, in this type of multilayer resin wiring board, a large thermal stress is concentrated particularly on the stacked via structure immediately below the die area, and cracks are likely to occur at the connection portion between the filled via conductors. Therefore, in this case, there is a problem that connection reliability is lowered.

なお、スタックドビア構造体に対する応力緩和を意図した構造例として、スタックドビア構造体における複数のフィルドビア導体のうちの少なくとも１つをパッケージの面方向に沿ってシフトさせたものが、従来提案されている。シフトの方向としては、配線パターンをファンアウトさせる都合上、ダイエリア中心から離間する方向とされることが多い。しかしながら、このような構造を採用した場合、かえってスタックドビア構造体に大きな熱応力が集中してしまうことがあり、クラック発生を確実に回避するには至っていなかった。   As a structural example intended to relieve stress on the stacked via structure, a structure in which at least one of a plurality of filled via conductors in the stacked via structure is shifted along the surface direction of the package has been conventionally proposed. The direction of the shift is often a direction away from the center of the die area for the purpose of fanning out the wiring pattern. However, when such a structure is adopted, a large thermal stress may be concentrated on the stacked via structure, and cracks have not been reliably avoided.

また、ダイエリア直下の位置には比較的大きな熱応力が作用するとは言うものの、エリア内の各所にて必ずしも熱応力が均一に作用するわけではなく、このことを十分に考慮してクラック発生回避対策を講じる必要があった。   In addition, although a relatively large thermal stress acts on the position immediately below the die area, the thermal stress does not necessarily act uniformly at various locations within the area, and this is considered enough to avoid cracking. It was necessary to take measures.

本発明は上記の課題に鑑みてなされたものであり、その目的は、ダイエリア直下の位置にあるスタックドビア構造体におけるクラック発生を確実に回避できるため、接続信頼性に優れた多層樹脂配線基板を提供することにある。   The present invention has been made in view of the above-mentioned problems, and the object thereof is to reliably avoid the occurrence of cracks in the stacked via structure located immediately below the die area, so that a multilayer resin wiring board having excellent connection reliability can be obtained. It is to provide.

上記課題を解決するための手段（手段１）としては、主面を有するコア基材と、前記主面上に積層配置された複数の樹脂絶縁層と、前記複数の樹脂絶縁層に設けられ、複数段積み重ねて配置された複数のフィルドビア導体とを備え、前記複数の樹脂絶縁層及び前記複数のフィルドビア導体によりビルドアップ層が構成され、前記ビルドアップ層の表層部に電子部品搭載領域が設定され、前記複数のフィルドビア導体によって前記ビルドアップ層内にスタックドビア構造体が構成されている多層樹脂配線基板であって、前記電子部品搭載領域の直下に位置する前記スタックドビア構造体を構成している前記複数のフィルドビア導体のうち、前記コア基材側に位置する２以上の内層側フィルドビア導体が、前記電子部品搭載領域の中心方向にシフトし、前記電子部品搭載領域の外周部の直下に位置する前記スタックドビア構造体のシフト量が、前記電子部品搭載領域の中央部の直下に位置する前記スタックドビア構造体のシフト量よりも大きいことを特徴とする多層樹脂配線基板がある。   As means (means 1) for solving the above-mentioned problems, a core base material having a main surface, a plurality of resin insulation layers arranged on the main surface, and a plurality of resin insulation layers are provided, A plurality of filled via conductors arranged in a plurality of layers, a buildup layer is configured by the plurality of resin insulating layers and the plurality of filled via conductors, and an electronic component mounting region is set in a surface layer portion of the buildup layer A multilayer resin wiring board in which a stacked via structure is formed in the build-up layer by the plurality of filled via conductors, and the plurality of the stacked via structures that are positioned immediately below the electronic component mounting region Among the filled via conductors, two or more inner-layer filled via conductors located on the core base material side are shifted toward the center of the electronic component mounting region. The shift amount of the stacked via structure located immediately below the outer peripheral portion of the electronic component mounting region is larger than the shift amount of the stacked via structure positioned immediately below the central portion of the electronic component mounting region. There is a multilayer resin wiring board.

従って、手段１に記載の発明においては、電子部品搭載領域の直下の位置における熱応力の作用状況に鑑みて、２以上の内層側フィルドビア導体を従来とは逆方向に、即ち電子部品搭載領域の中心方向にシフトして配置している。また、２以上の内層側フィルドビア導体を上記方向にシフトして配置するにあたり、位置による熱応力の大きさの違いを十分に考慮している。即ち、当該領域直下の位置には比較的大きな熱応力が作用するとは言うものの、当該領域の外周部にいくほど増大する傾向にあるため、シフト量を当該領域の中心部直下で相対的に小さく、外周部直下で相対的に大きくしている。よって、当該領域の全域にわたり確実に応力集中が回避され、スタックドビア構造体におけるクラック発生が確実に回避され、接続信頼性に優れた多層樹脂配線基板を実現することができる。   Therefore, in the invention described in Means 1, in view of the action state of thermal stress at a position immediately below the electronic component mounting region, two or more inner layer side filled via conductors are arranged in the opposite direction, that is, in the electronic component mounting region. Shifted in the center direction. Further, in arranging two or more inner layer side filled via conductors while shifting in the above-mentioned direction, the difference in the magnitude of the thermal stress depending on the position is fully taken into consideration. That is, although a relatively large thermal stress acts on the position immediately below the area, it tends to increase toward the outer periphery of the area, so the shift amount is relatively small immediately below the center of the area. , Relatively large just below the outer periphery. Therefore, stress concentration is surely avoided over the entire region, cracks in the stacked via structure are reliably avoided, and a multilayer resin wiring board having excellent connection reliability can be realized.

多層樹脂配線基板を構成するコア基材は主面を有する板状部材であって、より具体的にいうと、主面及び裏面を有する略矩形状の板状部材である。コア基材としては、例えば、樹脂基材、セラミック基材、金属基材などが挙げられる。これらのコア基材は、コスト性、孔加工の容易性、導電性などを考慮して適宜選択される。   The core base material constituting the multilayer resin wiring board is a plate-like member having a main surface, and more specifically, a substantially rectangular plate-like member having a main surface and a back surface. Examples of the core base material include a resin base material, a ceramic base material, and a metal base material. These core base materials are appropriately selected in consideration of cost, ease of hole processing, conductivity, and the like.

樹脂基材としては、ＥＰ樹脂（エポキシ樹脂）、ＰＩ樹脂（ポリイミド樹脂）、ＢＴ樹脂（ビスマレイミド−トリアジン樹脂）、ＰＰＥ樹脂（ポリフェニレンエーテル樹脂）等からなる基材が挙げられる。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）やポリアミド繊維等の有機繊維との複合材料からなる基材を使用してもよい。あるいは、連続多孔質ＰＴＦＥ等の三次元網目状フッ素系樹脂基材にエポキシ樹脂などの熱硬化性樹脂を含浸させた樹脂−樹脂複合材料からなる基材等を使用してもよい。セラミック基材としては、例えば、アルミナ、ベリリア、窒化アルミニウム、窒化ほう素、炭化珪素、ガラスセラミック、結晶化ガラス等の低温焼成材料等からなる基材等がある。前記金属基材としては、例えば、銅板や銅合金板、銅以外の金属単体や合金からなる基材などが挙げられる。なお、前記コア基材には主面及び裏面を貫通する複数のめっきスルーホールなどが形成されていてもよく、それら複数のめっきスルーホール内には充填材が充填されていてもよい。   Examples of the resin base material include base materials made of EP resin (epoxy resin), PI resin (polyimide resin), BT resin (bismaleimide-triazine resin), PPE resin (polyphenylene ether resin), and the like. In addition, a substrate made of a composite material of these resins and organic fibers such as glass fibers (glass woven fabric or glass nonwoven fabric) or polyamide fibers may be used. Alternatively, a base material made of a resin-resin composite material obtained by impregnating a thermosetting resin such as an epoxy resin into a three-dimensional network fluorine-based resin base material such as continuous porous PTFE may be used. Examples of the ceramic substrate include a substrate made of a low-temperature fired material such as alumina, beryllia, aluminum nitride, boron nitride, silicon carbide, glass ceramic, crystallized glass, or the like. Examples of the metal substrate include a copper plate, a copper alloy plate, and a substrate made of a simple metal or alloy other than copper. The core base material may have a plurality of plated through holes penetrating the main surface and the back surface, and the plurality of plated through holes may be filled with a filler.

多層樹脂配線基板を構成するコア基材は、４層以上積層して配置された複数の樹脂絶縁層を主面上に、または主面上及び裏面上に備えている。樹脂絶縁層は例えば熱硬化性を有する樹脂を用いて形成される。熱硬化性樹脂の好適例としては、ＥＰ樹脂（エポキシ樹脂）、ＰＩ樹脂（ポリイミド樹脂）、ＢＴ樹脂（ビスマレイミド−トリアジン樹脂）、フェノール樹脂、キシレン樹脂、ポリエステル樹脂、けい素樹脂等が挙げられる。これらの中でも、ＥＰ樹脂（エポキシ樹脂）、ＰＩ樹脂（ポリイミド樹脂）、ＢＴ樹脂（ビスマレイミド−トリアジン樹脂）を選択することが好ましい。例えば、エポキシ樹脂としては、いわゆるＢＰ（ビスフェノール）型、ＰＮ（フェノールノボラック）型、ＣＮ（クレゾールノボラック）型のものを用いることがよい。特には、ＢＰ（ビスフェノール）型を主体とするものがよく、ＢＰＡ（ビスフェノールＡ）型やＢＰＦ（ビスフェノールＦ）型が最もよい。   The core base material constituting the multilayer resin wiring board includes a plurality of resin insulating layers arranged in a laminated manner on the main surface, or on the main surface and the back surface. The resin insulating layer is formed using, for example, a thermosetting resin. Preferable examples of the thermosetting resin include EP resin (epoxy resin), PI resin (polyimide resin), BT resin (bismaleimide-triazine resin), phenol resin, xylene resin, polyester resin, silicon resin and the like. . Among these, it is preferable to select EP resin (epoxy resin), PI resin (polyimide resin), and BT resin (bismaleimide-triazine resin). For example, as the epoxy resin, a so-called BP (bisphenol) type, PN (phenol novolac) type, or CN (cresol novolac) type may be used. In particular, the BP (bisphenol) type is mainly used, and the BPA (bisphenol A) type and BPF (bisphenol F) type are the best.

各樹脂絶縁層の厚さは特に限定されないが、手段１の構造を採用する場合には例えば２０μｍ以上、さらには４０μｍ以上に設定されることがよい。その理由は、樹脂絶縁層が厚くなるほど大きな曲げ応力が加わり、フィルドビア導体同士の接続部分におけるクラックの発生という本願発明の解決課題が発生しやすくなるからである。   The thickness of each resin insulating layer is not particularly limited. However, when the structure of the means 1 is adopted, it is preferably set to 20 μm or more, and more preferably 40 μm or more. The reason is that as the resin insulating layer becomes thicker, a larger bending stress is applied, and the problem of the present invention of generating cracks at the connection portion between filled via conductors is likely to occur.

多層樹脂配線基板における複数の樹脂絶縁層には、１つまたは２つ以上のフィルドビア導体がそれぞれ設けられている。フィルドビア導体とは、ビア孔が銅めっき等の導電性材料によって完全に埋められた形態のビア導体のことを指し、ビア孔が導電性材料によって完全に埋められていないビア導体（いわゆるコンフォーマルビア導体）とは区別される。これらのフィルドビア導体は、複数段積み重ねて配置され、これによりビルドアップ層内にスタックドビア構造体が構成されている。この場合、フィルドビア導体の積み重ね段数は４以上、好ましくは５以上、特に好ましくは６以上である。なお、スタックドビア構造体の内端はコア基材の主面に接するように配置されていてもよいが、コア基材を貫通して設けられためっきスルーホール導体のランドや蓋めっきに接続されていてもよい。   One or two or more filled via conductors are respectively provided in the plurality of resin insulating layers in the multilayer resin wiring board. Filled via conductor refers to a via conductor whose via hole is completely filled with a conductive material such as copper plating. A via conductor whose via hole is not completely filled with a conductive material (so-called conformal via). It is distinguished from a conductor. These filled via conductors are stacked in a plurality of stages, thereby forming a stacked via structure in the build-up layer. In this case, the number of stacked via conductors is 4 or more, preferably 5 or more, particularly preferably 6 or more. The inner end of the stacked via structure may be disposed so as to contact the main surface of the core substrate, but is connected to the land or lid plating of the plated through-hole conductor provided through the core substrate. May be.

また、多層樹脂配線基板におけるビルドアップ層には信号線用導体層、グランド用導体層、電源用導体層などが形成されており、スタックドビア構造体はこれら導体層から選ばれるものの一部を構成する。この場合、スタックドビア構造体は特に信号用導体層（信号線）の一部を構成していることが好ましい。即ち、グランド用導体層や電源用導体層は複数の経路を並列に接続することで接続信頼性の向上を図っていることが多いからである。これに対し、個々の信号線は基本的に単独の経路として存在しているため、構造的に接続信頼性の向上が図りにくく、それゆえスタックドビア構造体をその一部に設ける意義が大きいからである。   In addition, a signal line conductor layer, a ground conductor layer, a power supply conductor layer, and the like are formed in the build-up layer of the multilayer resin wiring board, and the stacked via structure constitutes a part selected from these conductor layers. . In this case, the stacked via structure preferably constitutes a part of the signal conductor layer (signal line). That is, the ground conductor layer and the power source conductor layer often improve connection reliability by connecting a plurality of paths in parallel. On the other hand, since each signal line basically exists as a single path, it is difficult to improve the connection reliability structurally, and therefore it is significant to provide a stacked via structure in a part of it. is there.

スタックドビア構造体を構成している複数のフィルドビア導体のうち、コア基材側に位置する２以上の内層側フィルドビア導体は、電子部品搭載領域の中心方向にシフトして配置される。この場合、内層側フィルドビア導体の数及び外層側フィルドビア導体の数はそれぞれ複数であればよく特に限定されないが、強いて言えば等しい数であることが好ましい。即ち、内層側フィルドビア導体の数及び外層側フィルドビア導体の数を２つずつ、３つずつ、４つずつ…、とすることがよい。内層側フィルドビア導体及び外層側フィルドビア導体を同数とすることは、異数とする場合に比べて応力緩和を図るうえで、構造上好ましいからである。言い換えると、スタックドビア構造体を構成している複数のフィルドビア導体のうち、内層側にある半数のものを同じ方向にシフトさせることがよい。なお、この場合において同じスタックドビア構造体に属する各々の内層側フィルドビア導体のシフト量は、等しいことが好ましい。   Among the plurality of filled via conductors constituting the stacked via structure, two or more inner layer side filled via conductors positioned on the core base material side are arranged shifted in the center direction of the electronic component mounting region. In this case, the number of the inner layer side filled via conductors and the number of the outer layer side filled via conductors are not particularly limited as long as they are plural, but it is preferable that they are equal in number. That is, it is preferable that the number of inner layer side filled via conductors and the number of outer layer side filled via conductors are two, three, four, and so on. This is because the same number of inner layer side filled via conductors and outer layer side filled via conductors is preferable in terms of structure in terms of stress relaxation as compared with the case of different numbers. In other words, half of the plurality of filled via conductors constituting the stacked via structure on the inner layer side may be shifted in the same direction. In this case, the shift amount of each inner layer filled via conductor belonging to the same stacked via structure is preferably equal.

手段１においては、電子部品搭載領域の外周部の直下に位置するスタックドビア構造体のシフト量は、電子部品搭載領域の中央部の直下に位置する前記スタックドビア構造体のシフト量よりも大きく設定される。その理由は、上述したように電子部品搭載領域の外周部にいくほど熱応力が増大することから、それに伴いシフト量を大きく設定する必要があるからである。   In means 1, the shift amount of the stacked via structure located immediately below the outer peripheral portion of the electronic component mounting region is set to be larger than the shift amount of the stacked via structure positioned immediately below the central portion of the electronic component mounting region. . The reason is that, as described above, the thermal stress increases toward the outer peripheral portion of the electronic component mounting region, and accordingly, the shift amount needs to be set large.

電子部品搭載領域の外周部の直下に位置するスタックドビア構造体のシフト量は限定されず任意に設定可能であるが、例えば複数のフィルドビア導体の最大径よりも大きく設定される。従って、当該領域外周部の直下に位置するスタックドビア構造体を構成している複数のフィルドビア導体の最大径が例えば６５μｍであれば、フィルドビア導体のシフト量は６５μｍよりも大きい値に設定されることになる。当該シフト量の上限値は特にないが、上記フィルドビア導体の最大径の２倍未満であることがよい。即ち、シフト量を大きく設定しすぎても応力集中回避効果の向上は認められず、かえってビルドアップ層内のスペースの利用効率が悪化するおそれがあるからである。   The shift amount of the stacked via structure located immediately below the outer peripheral portion of the electronic component mounting region is not limited and can be arbitrarily set. For example, it is set larger than the maximum diameter of the plurality of filled via conductors. Therefore, if the maximum diameter of the plurality of filled via conductors constituting the stacked via structure located immediately below the outer peripheral portion of the region is, for example, 65 μm, the shift amount of the filled via conductor is set to a value larger than 65 μm. Become. Although there is no upper limit value for the shift amount, it is preferable that the shift amount is less than twice the maximum diameter of the filled via conductor. That is, even if the shift amount is set too large, the effect of avoiding stress concentration is not recognized, and the use efficiency of the space in the buildup layer may be deteriorated.

電子部品搭載領域の中央部の直下に位置するスタックドビア構造体のシフト量は、特に限定されず任意に設定可能であるが、例えば当該領域外周部の直下に位置するスタックドビア構造体を構成している複数のフィルドビア導体の最大径が例えば６５μｍであれば、シフト量は６５μｍ以下の値（好ましくは５０μｍ以下）に設定される。   The amount of shift of the stacked via structure located immediately below the central part of the electronic component mounting area is not particularly limited and can be arbitrarily set. For example, the stacked via structure located immediately below the outer peripheral part of the area is configured. If the maximum diameter of the plurality of filled via conductors is, for example, 65 μm, the shift amount is set to a value of 65 μm or less (preferably 50 μm or less).

ビルドアップ層における複数の樹脂絶縁層の界面には、複数のビア接続ランドが配置されていてもよい。ビア接続ランドとは、複数のフィルドビア導体同士を互いに接続している導体層のことを指している。ビア接続ランドの平面視での形状は任意であるが、例えば、円形状、楕円形状、長円形状、矩形状などが好適である。   A plurality of via connection lands may be arranged at the interfaces of the plurality of resin insulation layers in the buildup layer. The via connection land refers to a conductor layer that connects a plurality of filled via conductors to each other. The shape of the via connection land in plan view is arbitrary, but for example, a circular shape, an elliptical shape, an oval shape, a rectangular shape, and the like are preferable.

ビア接続ランドの形成用材料や形成手法は、導電性や樹脂絶縁層との密着性などを考慮して適宜選択される。ビア接続ランドの形成に用いられる金属材料の例としては、銅、銅合金、ニッケル、ニッケル合金、スズ、スズ合金などが挙げられる。また、ビア接続ランドは、サブトラクティブ法、セミアディティブ法、フルアディティブ法などといった公知の手法によって形成されることができる。具体的にいうと、例えば、無電解銅めっきあるいは電解銅めっき、無電解ニッケルめっきあるいは電解ニッケルめっきなどの手法を用いることができる。なお、スパッタやＣＶＤ等の手法により金属層を形成した後にエッチングを行ったり、導電性ペースト等の印刷を行ったりすることにより、ビア接続ランドを形成することも可能である。   The material for forming the via connection land and the forming method are appropriately selected in consideration of the conductivity and the adhesion to the resin insulating layer. Examples of the metal material used for forming the via connection land include copper, a copper alloy, nickel, a nickel alloy, tin, and a tin alloy. The via connection land can be formed by a known method such as a subtractive method, a semi-additive method, or a full additive method. Specifically, for example, techniques such as electroless copper plating, electrolytic copper plating, electroless nickel plating, or electrolytic nickel plating can be used. Note that via connection lands can also be formed by performing etching after forming a metal layer by a technique such as sputtering or CVD, or printing a conductive paste or the like.

ここで、同じスタックドビア構造体を構成する内層側フィルドビア導体及び外層側フィルドビア導体がビア接続ランドを介して接続されている場合、内層側フィルドビア導体のシフト量は、当該ビア接続ランドの最小幅以下に設定されることがよい。即ち、上記シフト量をビア接続ランドの最小幅よりも大きく設定した場合には、パターニング時の製造誤差によりビア接続ランドからフィルドビア導体の一部が外れてしまうことも考えられ、かえって接続信頼性の低下を来たすおそれがあるからである。   Here, when the inner layer side filled via conductor and the outer layer side filled via conductor constituting the same stacked via structure are connected via the via connection land, the shift amount of the inner layer side filled via conductor is less than the minimum width of the via connection land. It should be set. That is, when the shift amount is set larger than the minimum width of the via connection land, it is considered that a part of the filled via conductor is detached from the via connection land due to a manufacturing error at the time of patterning. This is because there is a risk of lowering.

手段１の多層樹脂配線基板の電子部品搭載領域には、半導体集積回路素子等に代表される電子部品がフリップチップ方式で搭載可能である。かかる電子部品を搭載した状態において、ビルドアップ層と電子部品との隙間には、フィレットを有するアンダーフィルが配設されてもよい。この場合、フィレットが存在するフィレット形成領域の直下にも、２以上の内層側フィルドビア導体が電子部品搭載領域の中心方向にシフトしたスタックドビア構造体を配置することが好ましい。その理由は、電子部品搭載領域のみならずその周囲にあるフィレット形成領域の直下にも大きな熱応力が作用し、そこでも応力集中回避対策を講じておくことが、さらなる接続信頼性の向上につながるからである。   In the electronic component mounting area of the multilayer resin wiring board of means 1, electronic components represented by semiconductor integrated circuit elements and the like can be mounted by a flip chip method. In a state where such an electronic component is mounted, an underfill having a fillet may be disposed in a gap between the buildup layer and the electronic component. In this case, it is preferable to dispose a stacked via structure in which two or more inner-layer filled via conductors are shifted in the center direction of the electronic component mounting region immediately below the fillet forming region where the fillet exists. The reason is that a large thermal stress acts not only in the electronic component mounting area but also directly under the fillet forming area around it, and taking measures to avoid stress concentration also leads to further improvement in connection reliability. Because.

これに対して、フィレット形成領域よりも外側の領域（便宜上、外側領域とする）の直下においては、電子部品搭載領域及びフィレット形成領域の直下に比べて、それほど大きな熱応力が発生しないことから、スタックドビア構造体の配設は必須事項ではなく任意事項となる。スタックドビア構造体を配設する場合、２以上の内層側フィルドビア導体のシフト方向は限定されないが、配線層のファンアウトを考慮して、電子部品搭載領域の中心から離間する方向にすることがよい。   On the other hand, in the region directly below the fillet forming region (for convenience, the outer region), since a large thermal stress is not generated compared to the region immediately below the electronic component mounting region and the fillet forming region, Arrangement of the stacked via structure is not essential but optional. When the stacked via structure is provided, the shift direction of the two or more inner-layer-side filled via conductors is not limited. However, considering the fan-out of the wiring layer, it is preferable to make the direction away from the center of the electronic component mounting region.

以下、本発明を具体化した一実施形態のビルドアップ多層樹脂配線基板１１を図１〜図３に基づき詳細に説明する。   Hereinafter, a build-up multilayer resin wiring board 11 according to an embodiment of the present invention will be described in detail with reference to FIGS.

図１，図２等に示されるように、本実施形態の多層樹脂配線基板１１は、ＢＴ樹脂からなる厚さ６００μｍ〜８００μｍ程度かつ略矩形状のコア基材１２を備えている。図１，図２においてコア基材１２の上面（即ち主面）１３には上面側ビルドアップ層１５が形成され、コア基材１２の下面（即ち裏面）１４には下面側ビルドアップ層１６が形成されている。コア基材１２の所定箇所には、上面１３及び下面１４を連通させる直径２５０μｍのめっきスルーホール導体１７が多数形成されている。めっきスルーホール導体１７内にある空洞部には、銅フィラー入りのエポキシ樹脂からなる充填材１８が充填されている。めっきスルーホール導体１７の上下両端面には、充填材１８を塞ぐ蓋めっき層１９が銅めっきによって形成されている。蓋めっき層１９はめっきスルーホール導体１７のランドと一体になっている。本実施形態における蓋めっき層１９は、直径３００μｍ〜４００μｍ程度であって比較的広い面積を有するプレーン導体層となっている。   As shown in FIG. 1, FIG. 2, etc., the multilayer resin wiring board 11 of the present embodiment includes a core base 12 having a thickness of about 600 μm to 800 μm and a substantially rectangular shape made of BT resin. 1 and 2, an upper surface side buildup layer 15 is formed on the upper surface (ie, main surface) 13 of the core substrate 12, and a lower surface side buildup layer 16 is formed on the lower surface (ie, back surface) 14 of the core substrate 12. Is formed. A large number of plated through-hole conductors 17 having a diameter of 250 μm that allow the upper surface 13 and the lower surface 14 to communicate with each other are formed at predetermined locations on the core substrate 12. A hollow portion in the plated through-hole conductor 17 is filled with a filler 18 made of an epoxy resin containing a copper filler. On both upper and lower end surfaces of the plated through-hole conductor 17, a lid plating layer 19 that closes the filler 18 is formed by copper plating. The lid plating layer 19 is integrated with the land of the plated through-hole conductor 17. The lid plating layer 19 in the present embodiment is a plain conductor layer having a diameter of about 300 μm to 400 μm and a relatively large area.

図２，図３に示されるように、上面側ビルドアップ層１５は、６層からなる樹脂絶縁層２１，３１，４１，５１，６１，７１と、導体層とを交互に積層した構造を有している。図面作成の便宜上、下面側のビルドアップ層１６の詳細は省略するが、基本的に上面側ビルドアップ層１５と同様の層構造を有している。以下、上面側ビルドアップ層１５のみについて詳細に説明する。   As shown in FIGS. 2 and 3, the top-side buildup layer 15 has a structure in which six resin insulating layers 21, 31, 41, 51, 61, 71 and conductor layers are alternately laminated. is doing. Although details of the bottom-side buildup layer 16 are omitted for the convenience of drawing, the layer structure is basically the same as that of the top-side buildup layer 15. Hereinafter, only the upper surface side buildup layer 15 will be described in detail.

コア基材１２の上面１３には、第１層目の導体層が形成されている。第１層目の導体層の厚さは約３５μｍであって、コア基材１２に貼着された銅箔に由来する。プレーン導体層である蓋めっき層１９も、この第１層目の導体層である。   A first conductor layer is formed on the upper surface 13 of the core substrate 12. The thickness of the first conductor layer is about 35 μm, and is derived from the copper foil adhered to the core substrate 12. The lid plating layer 19 which is a plain conductor layer is also the first conductor layer.

第１層目の樹脂絶縁層２１は、その厚さが２０μｍまたは３０μｍに設定されていて、無機フィラー入りのエポキシ樹脂からなる。コア基材１２の上面１３側に位置する第１層目の樹脂絶縁層２１は、第１層目の導体層を覆うようにして形成されている。   The first resin insulating layer 21 has a thickness of 20 μm or 30 μm and is made of an epoxy resin containing an inorganic filler. The first resin insulation layer 21 located on the upper surface 13 side of the core substrate 12 is formed so as to cover the first conductor layer.

第１層目の樹脂絶縁層２１上には厚さ約１５μｍの銅からなる第２層目の導体層（第１ビア接続ランド２５）がそれぞれ形成され、さらにその表面上に感光性エポキシ樹脂からなる厚さ３０μｍの第２層目の樹脂絶縁層３１が形成されている。   A second conductor layer (first via connection land 25) made of copper having a thickness of about 15 μm is formed on the first resin insulation layer 21, and a photosensitive epoxy resin is formed on the surface thereof. A second resin insulating layer 31 having a thickness of 30 μm is formed.

第２層目の樹脂絶縁層３１上には厚さ約１５μｍの銅からなる第３層目の導体層（第２ビア接続ランド３５）がそれぞれ形成され、さらにその表面上に感光性エポキシ樹脂からなる厚さ３０μｍの第３層目の樹脂絶縁層４１が形成されている。   A third conductor layer (second via connection land 35) made of copper having a thickness of about 15 μm is formed on the second resin insulation layer 31, and a photosensitive epoxy resin is formed on the surface thereof. A third resin insulating layer 41 having a thickness of 30 μm is formed.

第３層目の樹脂絶縁層４１上には厚さ約１５μｍの銅からなる第４層目の導体層（第３ビア接続ランド４５）がそれぞれ形成され、さらにその表面上に感光性エポキシ樹脂からなる厚さ３０μｍの第４層目の樹脂絶縁層５１が形成されている。   A fourth conductive layer (third via connection land 45) made of copper having a thickness of about 15 μm is formed on the third resin insulation layer 41, and further, a photosensitive epoxy resin is formed on the surface thereof. A fourth resin insulating layer 51 having a thickness of 30 μm is formed.

第４層目の樹脂絶縁層５１上には厚さ約１５μｍの銅からなる第５層目の導体層（第４ビア接続ランド５５）がそれぞれ形成され、さらにその表面上に感光性エポキシ樹脂からなる厚さ３０μｍの第５層目の樹脂絶縁層６１が形成されている。   A fifth conductor layer (fourth via connection land 55) made of copper having a thickness of about 15 μm is formed on the fourth resin insulation layer 51, and further, a photosensitive epoxy resin is formed on the surface thereof. A fifth resin insulating layer 61 having a thickness of 30 μm is formed.

第５層目の樹脂絶縁層６１上には厚さ約１５μｍの銅からなる第６層目の導体層（第５ビア接続ランド６５）がそれぞれ形成され、さらにその表面上に感光性エポキシ樹脂からなる厚さ３０μｍの第６層目の樹脂絶縁層７１が形成されている。   A sixth conductor layer (fifth via connection land 65) made of copper having a thickness of about 15 μm is formed on the fifth resin insulation layer 61, and further, a photosensitive epoxy resin is formed on the surface thereof. A sixth resin insulating layer 71 having a thickness of 30 μm is formed.

第６層目の樹脂絶縁層７１上には、厚さ約１５μｍの銅からなる複数のパッド９５（第７層目の導体層）がそれぞれ形成され、さらに第６層目の樹脂絶縁層７１上にはソルダーレジスト９１が形成されている。ソルダーレジスト９１における複数の箇所には開口部９２が設けられ、それらの開口部から複数のパッド９５がそれぞれ露出している。   A plurality of pads 95 (seventh conductor layer) made of copper having a thickness of about 15 μm are respectively formed on the sixth resin insulation layer 71, and further on the sixth resin insulation layer 71. A solder resist 91 is formed. Openings 92 are provided at a plurality of locations in the solder resist 91, and a plurality of pads 95 are exposed from the openings.

パッド９５はＩＣチップ６（半導体集積回路素子）をフリップチップ方式で接続するためのパッドであって、コア基材１２の上面１３側かつ基板略中央部にて多数格子状に配置されている（図１〜図３参照）。かかるパッド９５上には、はんだバンプ４が設けられている。一方、パッド９６は、端子ピン９７を取り付けるためのパッドであって、コア基材１２の下面１４側のほぼ全域に配置されている（図１参照）。   The pads 95 are pads for connecting the IC chips 6 (semiconductor integrated circuit elements) by a flip chip method, and are arranged in a large number of lattices on the upper surface 13 side of the core base 12 and in the substantially central portion of the substrate ( 1 to 3). Solder bumps 4 are provided on the pads 95. On the other hand, the pad 96 is a pad for attaching the terminal pin 97, and is disposed in almost the entire region on the lower surface 14 side of the core substrate 12 (see FIG. 1).

図２，図３に示されるように、第１層目の樹脂絶縁層２１には、主として電解銅めっきによって形成された内層側フィルドビア導体２３が存在している。内層側フィルドビア導体２３は、底面が第１層目の導体層（例えば蓋めっき層１９）上に直接接続され、上面が第１ビア接続ランド２５に直接接続されている。   As shown in FIGS. 2 and 3, the first-layer resin insulating layer 21 includes an inner-layer filled via conductor 23 formed mainly by electrolytic copper plating. The inner layer filled via conductor 23 has a bottom surface directly connected to the first conductor layer (for example, the lid plating layer 19) and an upper surface directly connected to the first via connection land 25.

第２層目の樹脂絶縁層３１には、主として電解銅めっきによって形成された内層側フィルドビア導体３３が存在している。内層側フィルドビア導体３３は、底面が第１ビア接続ランド２５上に直接接続され、上面が第２ビア接続ランド３５に直接接続されている。内層側フィルドビア導体３３は、その下方にある内層側フィルドビア導体２３と同軸上に配置されている。   In the second resin insulating layer 31, there is an inner-layer filled via conductor 33 formed mainly by electrolytic copper plating. The inner layer filled via conductor 33 has a bottom surface directly connected to the first via connection land 25 and a top surface directly connected to the second via connection land 35. The inner layer side filled via conductor 33 is arranged coaxially with the inner layer side filled via conductor 23 located therebelow.

第３層目の樹脂絶縁層４１には、主として電解銅めっきによって形成された内層側フィルドビア導体４３が存在している。内層側フィルドビア導体４３は、底面が第２ビア接続ランド３５上に直接接続され、上面が第３ビア接続ランド４５に直接接続されている。内層側フィルドビア導体４３は、その下方にある内層側フィルドビア導体２３，３３と同軸上に配置されている。   The third layer resin insulating layer 41 has an inner layer side filled via conductor 43 formed mainly by electrolytic copper plating. The inner layer filled via conductor 43 has a bottom surface directly connected to the second via connection land 35 and an upper surface directly connected to the third via connection land 45. The inner layer side filled via conductor 43 is arranged coaxially with the inner layer side filled via conductors 23 and 33 below the inner layer side filled via conductor 43.

第４層目の樹脂絶縁層５１には、主として電解銅めっきによって形成された外層側フィルドビア導体５３が存在している。外層側フィルドビア導体５３は、底面が第４ビア接続ランド４５上に直接接続され、上面が第５ビア接続ランド５５に直接接続されている。   In the fourth resin insulation layer 51, there is an outer layer side filled via conductor 53 formed mainly by electrolytic copper plating. The outer layer side filled via conductor 53 has a bottom surface directly connected to the fourth via connection land 45 and a top surface directly connected to the fifth via connection land 55.

第５層目の樹脂絶縁層６１には、主として電解銅めっきによって形成された外層側フィルドビア導体６３が存在している。外層側フィルドビア導体６３は、底面が第５ビア接続ランド５５上に直接接続され、上面が第６ビア接続ランド６５に直接接続されている。外層側フィルドビア導体６３は、その下方にある外層側フィルドビア導体５３と同軸上に配置されている。   In the fifth resin insulating layer 61, there is an outer layer side filled via conductor 63 formed mainly by electrolytic copper plating. The outer layer side filled via conductor 63 has a bottom surface directly connected to the fifth via connection land 55 and a top surface directly connected to the sixth via connection land 65. The outer layer side filled via conductor 63 is arranged coaxially with the outer layer side filled via conductor 53 below the outer layer side filled via conductor 63.

第６層目の樹脂絶縁層７１には、主として電解銅めっきによって形成された外層側フィルドビア導体７３が存在している。外層側フィルドビア導体７３は、底面が第６ビア接続ランド６５上に直接接続され、上面がパッド９５に直接接続されている。外層側フィルドビア導体７３は、その下方にある外層側フィルドビア導体５３，６３と同軸上に配置されている。   In the sixth resin insulating layer 71, there is an outer layer side filled via conductor 73 formed mainly by electrolytic copper plating. The outer layer side filled via conductor 73 has a bottom surface directly connected to the sixth via connection land 65 and a top surface directly connected to the pad 95. The outer-layer-side filled via conductor 73 is disposed coaxially with the outer-layer-side filled via conductors 53 and 63 below the outer-layer-side filled via conductor 73.

図２，図３に示されるように、上面側ビルドアップ層１５内における各所には、スタックドビア構造体８１，８２，８３，８４，８５が存在している。本実施形態においては、いずれのスタックドビア構造体８１，８２，８３，８４，８５も、フィルドビア導体を複数段積み重ねて配置した構造を有している。   As shown in FIGS. 2 and 3, stacked via structures 81, 82, 83, 84, and 85 exist at various locations in the upper surface side buildup layer 15. In the present embodiment, any stacked via structure 81, 82, 83, 84, 85 has a structure in which a plurality of filled via conductors are stacked.

電子部品搭載領域５を中央部５ａと外周部５ｂとに区分した場合、中央部５ａの直下には、２種類のスタックドビア構造体８１，８２が存在している。スタックドビア構造体８１は、グランド用導体層または電源用導体層の一部を構成している。よって、このスタックドビア構造体８１の場合、内層側フィルドビア導体２３，３３，４３のシフト量が０μｍに設定され、内層側フィルドビア導体２３，３３，４３と外層側フィルドビア導体５３，６３，７３とが全て同一軸線上に配置されている。   When the electronic component mounting area 5 is divided into a central portion 5a and an outer peripheral portion 5b, two types of stacked via structures 81 and 82 exist immediately below the central portion 5a. The stacked via structure 81 constitutes a part of the ground conductor layer or the power supply conductor layer. Therefore, in the case of this stacked via structure 81, the shift amount of the inner layer side filled via conductors 23, 33, 43 is set to 0 μm, and the inner layer side filled via conductors 23, 33, 43 and the outer layer side filled via conductors 53, 63, 73 are all. They are arranged on the same axis.

それに対し、スタックドビア構造体８２，８３は、信号線（信号用導体層）の一部を構成している。よって、これらスタックドビア構造体８２，８３については、３段ある内層側フィルドビア導体２３，３３，４３が、電子部品搭載領域５の中心方向（即ち図３の左側方向）にシフトして配置されている。また、外周部５ｂの直下に位置するスタックドビア構造体８３のシフト量Ｓ２は、中央部５ａの直下に位置するスタックドビア構造体８２のシフト量Ｓ１よりも大きく設定されている。そして、本実施形態ではシフト量Ｓ２を８０μｍ〜９０μｍ程度に設定している。このＳ２の値は、フィルドビア導体２３，３３，４３の最大径Ｄ１（即ち６５μｍ）以上、かつ、ビア接続ランド４５の最小幅（９０μｍ）以下となっている。それに対し、シフト量Ｓ１については５０μｍ〜７０μｍ程度に設定している。つまり、電子部品搭載領域５の中心からの離間距離に応じてシフト量Ｓ１，Ｓ２に違いを持たせている。なお、スタックドビア構造体８２，８３は、全体としてみると２箇所で直角に屈曲したクランク状を呈している。   On the other hand, the stacked via structures 82 and 83 constitute a part of a signal line (signal conductor layer). Therefore, in these stacked via structures 82 and 83, the three-layered inner filled via conductors 23, 33, and 43 are arranged shifted in the center direction of the electronic component mounting region 5 (that is, the left side direction in FIG. 3). . Further, the shift amount S2 of the stacked via structure 83 positioned immediately below the outer peripheral portion 5b is set to be larger than the shift amount S1 of the stacked via structure 82 positioned directly below the central portion 5a. In this embodiment, the shift amount S2 is set to about 80 μm to 90 μm. The value of S2 is not less than the maximum diameter D1 (ie, 65 μm) of the filled via conductors 23, 33, and 43 and not more than the minimum width (90 μm) of the via connection land 45. On the other hand, the shift amount S1 is set to about 50 μm to 70 μm. That is, the shift amounts S1 and S2 are made different depending on the distance from the center of the electronic component mounting area 5. Note that the stacked via structures 82 and 83 have a crank shape bent at right angles at two locations as a whole.

フィレット形成領域８の直下に位置するスタックドビア構造体８４も、信号線（信号用導体層）の一部を構成している。よって、このスタックドビア構造体８４についても、３段ある内層側フィルドビア導体２３，３３，４３が、電子部品搭載領域５の中心方向（即ち図３の左側方向）にシフトして配置されている。そのシフト量は、スタックドビア構造体８３のシフト量Ｓ２と等しくなっている。   The stacked via structure 84 located immediately below the fillet forming region 8 also constitutes a part of the signal line (signal conductor layer). Therefore, also in this stacked via structure 84, the three-layered inner filled via conductors 23, 33, 43 are arranged shifted in the central direction of the electronic component mounting region 5 (that is, the left direction in FIG. 3). The shift amount is equal to the shift amount S2 of the stacked via structure 83.

また、本実施形態ではフィレット形成領域８よりも外側の領域の直下にもスタックドビア構造体８５が配設されているが、内層側フィルドビア導体２３，３３，４３は電子部品搭載領域５の中心から離間する方向にシフトして配置されている。   In the present embodiment, the stacked via structure 85 is also disposed immediately below the region outside the fillet forming region 8, but the inner layer filled via conductors 23, 33, and 43 are separated from the center of the electronic component mounting region 5. It is shifted and arranged in the direction.

ちなみに、本実施形態の多層樹脂配線基板１１において使用した各構成部材の熱膨張係数（×１０−６／℃）及びヤング率（ＧＰａ）は、次のとおりである。コア基材１２：熱膨張係数＝ｘｙ方向にて１３（×１０−６／℃）かつｚ方向にて２６（×１０−６／℃），ヤング率＝２０．２（ＧＰａ）、樹脂絶縁層２１〜６１の形成材料であるビルドアップ材：熱膨張係数＝３９（×１０−６／℃），ヤング率＝３．５（ＧＰａ）、充填材１８：熱膨張係数＝３２（×１０−６／℃），ヤング率＝４．７（ＧＰａ）、導体部分の形成材料である銅めっき：熱膨張係数＝１７．７（×１０−６／℃），ヤング率＝１２．５（ＧＰａ）。 Incidentally, the thermal expansion coefficient (× 10 −6 / ° C.) and Young's modulus (GPa) of each component used in the multilayer resin wiring substrate 11 of the present embodiment are as follows. Core substrate 12: coefficient of thermal expansion = 13 (× 10 −6 / ° C.) in the xy direction and 26 (× 10 −6 / ° C.) in the z direction, Young's modulus = 20.2 (GPa), resin insulation layer Build-up material which is a forming material of 21 to 61: thermal expansion coefficient = 39 (× 10 −6 / ° C.), Young's modulus = 3.5 (GPa), filler 18: thermal expansion coefficient = 32 (× 10 −6) / ° C.), Young's modulus = 4.7 (GPa), copper plating as a conductor forming material: thermal expansion coefficient = 17.7 (× 10 −6 / ° C.), Young's modulus = 12.5 (GPa).

次に、上記構成の多層樹脂配線基板１１の製造手順について説明する。   Next, the manufacturing procedure of the multilayer resin wiring board 11 having the above-described configuration will be described.

まず、コア基材１２両面に銅箔を貼着した両面銅張積層板を用意する。そして、ＹＡＧレーザまたは炭酸ガスレーザを用いてレーザ孔あけ加工を行い、両面銅張積層板を貫通する貫通孔を所定位置にあらかじめ形成しておく。そして、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことでめっきスルーホール導体１７を形成した後、そのめっきスルーホール１７導体内に充填材１８を充填し熱硬化させる。さらに、銅めっきを行って蓋めっき層１９を形成し、さらに基材両面の銅箔のエッチングを行って第１層目の導体層をパターニングする。具体的には、無電解銅めっきの後、露光及び現像を行って所定パターンのめっきレジストを形成する。この状態で無電解銅めっき層を共通電極として電解銅めっきを施した後、まずレジストを溶解除去して、さらに不要な無電解銅めっき層をエッチングで除去する。   First, a double-sided copper-clad laminate in which copper foil is attached to both sides of the core substrate 12 is prepared. Then, laser drilling is performed using a YAG laser or a carbon dioxide gas laser, and a through hole penetrating the double-sided copper-clad laminate is formed in advance at a predetermined position. And after forming the plating through-hole conductor 17 by performing electroless copper plating and electrolytic copper plating according to a conventionally known method, the plating through-hole 17 conductor is filled with a filler 18 and thermally cured. Further, the copper plating is performed to form the lid plating layer 19, and the copper foil on both surfaces of the base material is further etched to pattern the first conductor layer. Specifically, after electroless copper plating, exposure and development are performed to form a predetermined pattern of plating resist. In this state, after electrolytic copper plating is performed using the electroless copper plating layer as a common electrode, first, the resist is dissolved and removed, and further unnecessary electroless copper plating layer is removed by etching.

次に、コア基材１２の上面１３及び下面１４に感光性エポキシ樹脂を被着し、露光及び現像を行うことにより、１段目の内層側フィルドビア導体２３が形成されるべき位置に盲孔を有する第１層目の樹脂絶縁層２１を形成する。次に、従来公知の手法（例えばセミアディティブ法）に従って電解銅めっきを行い、前記盲孔の内部に１段目の内層側フィルドビア導体２３を形成するとともに、第１層目の樹脂絶縁層２１上に第２層目の導体層（第１ビア接続ランド２５）を形成する。   Next, a photosensitive epoxy resin is applied to the upper surface 13 and the lower surface 14 of the core substrate 12, and exposure and development are performed, so that blind holes are formed at positions where the first-layer inner filled via conductors 23 are to be formed. A first resin insulation layer 21 is formed. Next, electrolytic copper plating is performed according to a conventionally known method (for example, a semi-additive method) to form a first-stage inner filled via conductor 23 inside the blind hole, and on the first resin insulating layer 21. Then, a second conductor layer (first via connection land 25) is formed.

次に、第１層目の樹脂絶縁層２１上に感光性エポキシ樹脂を被着し、露光及び現像を行うことにより、２段目の内層側フィルドビア導体３３が形成されるべき位置に盲孔を有する第２層目の樹脂絶縁層３１を形成する。次に、従来公知の手法に従って電解銅めっきを行い、前記盲孔の内部に２段目の内層側フィルドビア導体３３を形成するとともに、第２層目の樹脂絶縁層３１上に第３層目の導体層（第２ビア接続ランド３５）を形成する。   Next, a photosensitive epoxy resin is deposited on the first resin insulating layer 21, and exposure and development are performed, so that a blind hole is formed at a position where the second-stage inner-layer filled via conductor 33 is to be formed. A second resin insulation layer 31 is formed. Next, electrolytic copper plating is performed according to a conventionally known method to form a second-stage inner filled via conductor 33 inside the blind hole, and a third layer on the second resin insulation layer 31. A conductor layer (second via connection land 35) is formed.

次に、第２層目の樹脂絶縁層３１上に感光性エポキシ樹脂を被着し、露光及び現像を行うことにより、３段目の内層側フィルドビア導体４３が形成されるべき位置に盲孔を有する第３層目の樹脂絶縁層４１を形成する。次に、従来公知の手法に従って電解銅めっきを行い、前記盲孔の内部に３段目の内層側フィルドビア導体４３を形成するとともに、第３層目の樹脂絶縁層４１上に第４層目の導体層（第３ビア接続ランド４５）を形成する。   Next, a photosensitive epoxy resin is deposited on the second resin insulation layer 31, and exposure and development are performed, so that a blind hole is formed at a position where the third-layer filled via conductor 43 is to be formed. A third resin insulating layer 41 is formed. Next, electrolytic copper plating is performed according to a conventionally known method to form a third-stage inner filled via conductor 43 inside the blind hole, and a fourth layer on the third resin insulating layer 41. A conductor layer (third via connection land 45) is formed.

次に、第３層目の樹脂絶縁層４１上に感光性エポキシ樹脂を被着し、露光及び現像を行うことにより、１段目の外層側フィルドビア導体５３が形成されるべき位置に孔を有する第４層目の樹脂絶縁層５１を形成する。次に、従来公知の手法に従って電解銅めっきを行い、前記孔の内部に１段目の外層側フィルドビア導体５３を形成するとともに、第４層目の樹脂絶縁層５１上に第５層目の導体層（第５ビア接続ランド５５）を形成する。   Next, a photosensitive epoxy resin is applied onto the third resin insulating layer 41, and exposure and development are performed, so that a hole is formed at a position where the first-stage outer-layer-side filled via conductor 53 is to be formed. A fourth resin insulating layer 51 is formed. Next, electrolytic copper plating is performed according to a conventionally known method to form a first-stage outer filled via conductor 53 in the hole, and a fifth-layer conductor on the fourth-layer resin insulation layer 51. A layer (fifth via connection land 55) is formed.

次に、第４層目の樹脂絶縁層５１上に感光性エポキシ樹脂を被着し、露光及び現像を行うことにより、２段目の外層側フィルドビア導体６３が形成されるべき位置に孔を有する第５層目の樹脂絶縁層６１を形成する。次に、従来公知の手法に従って電解銅めっきを行い、前記孔の内部に２段目の外層側フィルドビア導体６３を形成するとともに、第５層目の樹脂絶縁層６１上に第６層目の導体層（第６ビア接続ランド６５）を形成する。   Next, a photosensitive epoxy resin is deposited on the resin insulating layer 51 of the fourth layer, and exposure and development are performed so that a hole is formed at a position where the second-stage outer-layer-side filled via conductor 63 is to be formed. A fifth resin insulating layer 61 is formed. Next, electrolytic copper plating is performed according to a conventionally known method to form a second-stage outer filled via conductor 63 in the hole, and a sixth-layer conductor on the fifth-layer resin insulation layer 61. A layer (sixth via connection land 65) is formed.

次に、第５層目の樹脂絶縁層６１上に感光性エポキシ樹脂を被着し、露光及び現像を行うことにより、３段目の外層側フィルドビア導体７３が形成されるべき位置に孔を有する第６層目の樹脂絶縁層７１を形成する。次に、従来公知の手法に従って電解銅めっきを行い、前記孔の内部に必要に応じて３段目の外層側フィルドビア導体６３を形成するとともに、第６層目の樹脂絶縁層７１上にパッド９５を形成する。なお、電子部品搭載領域５の直下に位置する３種類のスタックドビア構造体８１，８２，８３は、この段階で完成する。   Next, a photosensitive epoxy resin is deposited on the fifth resin insulation layer 61, and exposure and development are performed, so that a hole is formed at a position where the third-stage outer-layer filled via conductor 73 is to be formed. A sixth resin insulating layer 71 is formed. Next, electrolytic copper plating is performed according to a conventionally known method to form a third-stage outer-layer-side filled via conductor 63 inside the hole as necessary, and a pad 95 on the sixth-layer resin insulation layer 71. Form. Note that the three types of stacked via structures 81, 82, 83 located immediately below the electronic component mounting area 5 are completed at this stage.

この後、従来周知の手法によりソルダーレジスト９１を形成した後、パッド９５の表面上に無電解ニッケルめっき及び無電解金めっきを順次施し、はんだバンプ４を接合する。さらに、ピン取付用のパッド９６上にはんだ付けによって端子ピン９７を取り付ける。以上の結果、両面にビルドアップ層１５，１６を備える所望の多層樹脂配線基板１１が完成する。さらに、この多層樹脂配線基板１１にＩＣチップ６やチップコンデンサ等の電子部品を搭載すれば、オーガニックパッケージが完成する。   Thereafter, a solder resist 91 is formed by a conventionally known method, and then electroless nickel plating and electroless gold plating are sequentially applied on the surface of the pad 95 to join the solder bumps 4. Further, the terminal pin 97 is attached to the pin attaching pad 96 by soldering. As a result, the desired multilayer resin wiring board 11 having the build-up layers 15 and 16 on both sides is completed. Further, when an electronic component such as an IC chip 6 or a chip capacitor is mounted on the multilayer resin wiring substrate 11, an organic package is completed.

従って、本実施の形態によれば以下の効果を得ることができる。   Therefore, according to the present embodiment, the following effects can be obtained.

（１）この多層樹脂配線基板１１においては、電子部品搭載領域５の直下の位置における熱応力の作用状況に鑑みて、スタックドビア構造体８２，８３を構成する内層側フィルドビア導体２３，３３，４３を従来とは逆方向に、即ち電子部品搭載領域５の中心方向にシフトして配置している。仮に従来と同じ配置態様にしたとすると、クランク状を呈するスタックドビア構造体において、ビア接続ランドに接続するフィルドビア導体がそのビア接続ランドから引き剥がされる方向に熱応力を受けてしまう。よって、この場合にはスタックドビア構造体を設けているにもかかわらず、かえって接合部分にクラックが生じやすくなり、接続信頼性の低下を来たしてしまう。その点、本実施形態によれば、クランク状を呈するスタックドビア構造体８２，８３において、ビア接続ランド４５に接続するフィルドビア導体４３，５３がそのビア接続ランド４５に押し付けられる方向に熱応力を受ける。よって、クラックの発生が回避されることになる。   (1) In this multilayer resin wiring board 11, the inner-layer-side filled via conductors 23, 33, and 43 constituting the stacked via structures 82 and 83 are formed in consideration of the action state of thermal stress at a position immediately below the electronic component mounting region 5. The arrangement is shifted in the direction opposite to that of the prior art, that is, shifted toward the center of the electronic component mounting area 5. If it is assumed that the arrangement is the same as the conventional arrangement, in the stacked via structure having a crank shape, the filled via conductor connected to the via connection land is subjected to thermal stress in a direction in which the filled via conductor is peeled off from the via connection land. Therefore, in this case, although the stacked via structure is provided, cracks are likely to occur at the joint portion, resulting in a decrease in connection reliability. In this regard, according to the present embodiment, in the stacked via structures 82 and 83 having a crank shape, the filled via conductors 43 and 53 connected to the via connection land 45 are subjected to thermal stress in a direction in which they are pressed against the via connection land 45. Therefore, the occurrence of cracks is avoided.

さらにこの多層樹脂配線基板１１においては、内層側フィルドビア導体２３，３３，４３を上記方向にシフトして配置するにあたり、位置による熱応力の大きさの違いを十分に考慮している。即ち、電子部品搭載領域５直下の位置には比較的大きな熱応力が作用するとは言うものの、中央部５ａから外周部５ｂにいくほど増大する傾向にある。そのため、上記シフト量をＳ１＜Ｓ２というように設定している。よって、電子部品搭載領域５の全域にわたり確実に応力集中が回避され、スタックドビア構造体８２，８３におけるクラック発生が確実に回避され、接続信頼性に優れた多層樹脂配線基板１１を実現することができる。   Furthermore, in this multilayer resin wiring board 11, when the inner-layer-side filled via conductors 23, 33, 43 are arranged while being shifted in the above direction, the difference in the magnitude of thermal stress depending on the position is fully taken into consideration. That is, although a relatively large thermal stress acts on the position immediately below the electronic component mounting area 5, it tends to increase as it goes from the central portion 5a to the outer peripheral portion 5b. Therefore, the shift amount is set as S1 <S2. Therefore, stress concentration is surely avoided over the entire electronic component mounting region 5, cracks in the stacked via structures 82 and 83 are reliably avoided, and the multilayer resin wiring board 11 having excellent connection reliability can be realized. .

なお、本発明は上記の実施形態のみに限定されることはなく、発明の趣旨を逸脱しない範囲内において任意に変更することができる。例えば、上記の実施形態では６つのフィルドビア導体からなるスタックドビア構造体８１，８２，８３について、内層側にある３つのフィルドビア導体をシフトして配置した。即ち、シフトさせるフィルドビア導体と、シフトさせないフィルドビア導体とを同数とした。勿論、本発明はこれに限定されることはなく、例えば、内層側にある２つのフィルドビア導体をシフトして配置し、外層側にある４つのフィルドビア導体をシフトさせないで配置してもよい。あるいは、内層側にある４つのフィルドビア導体をシフトして配置し、外層側にある２つのフィルドビア導体をシフトさせないで配置してもよい。   In addition, this invention is not limited only to said embodiment, In the range which does not deviate from the meaning of invention, it can change arbitrarily. For example, in the above-described embodiment, three filled via conductors on the inner layer side are shifted and arranged in the stacked via structures 81, 82, and 83 including six filled via conductors. That is, the number of filled via conductors to be shifted is the same as the number of filled via conductors to be shifted. Of course, the present invention is not limited to this. For example, the two filled via conductors on the inner layer side may be shifted and arranged, and the four filled via conductors on the outer layer side may be arranged without shifting. Alternatively, the four filled via conductors on the inner layer side may be shifted and arranged, and the two filled via conductors on the outer layer side may be arranged without shifting.

次に、特許請求の範囲に記載された技術的思想のほかに、前述した実施の形態によって把握される技術的思想を以下に列挙する。   Next, in addition to the technical ideas described in the claims, the technical ideas grasped by the embodiments described above are listed below.

（１）主面を有するコア基材と、前記主面上に積層配置された複数の樹脂絶縁層と、前記複数の樹脂絶縁層に設けられ、複数段積み重ねて配置された複数のフィルドビア導体とを備え、前記複数の樹脂絶縁層及び前記複数のフィルドビア導体によりビルドアップ層が構成され、前記ビルドアップ層の表層部に電子部品搭載領域が設定され、前記複数のフィルドビア導体によって前記ビルドアップ層内にスタックドビア構造体が構成されている多層樹脂配線基板であって、前記電子部品搭載領域の直下に位置する前記スタックドビア構造体を構成している前記複数のフィルドビア導体のうち、前記コア基材側に位置する２以上の内層側フィルドビア導体が、前記電子部品搭載領域の中心方向にシフトし、前記電子部品搭載領域の外周部の直下に位置する前記スタックドビア構造体のシフト量が、前記電子部品搭載領域の中央部の直下に位置する前記スタックドビア構造体のシフト量よりも大きく、前記ビルドアップ層と前記電子部品搭載領域に搭載される電子部品との隙間には、フィレットを有するアンダーフィルが配設され、前記フィレットが存在するフィレット形成領域の直下には、２以上の内層側フィルドビア導体が前記電子部品搭載領域の中心方向にシフトした別のスタックドビア構造体が位置しており、前記フィレット形成領域よりも外側の領域の直下には、２以上の内層側フィルドビア導体が前記電子部品搭載領域の中心から離間する方向にシフトした、さらに別のスタックドビア構造体が位置していることを特徴とする多層樹脂配線基板。   (1) A core base material having a main surface, a plurality of resin insulation layers arranged on the main surface, a plurality of filled via conductors provided on the plurality of resin insulation layers and arranged in a plurality of layers. A buildup layer is configured by the plurality of resin insulation layers and the plurality of filled via conductors, an electronic component mounting region is set in a surface layer portion of the buildup layer, and the buildup layer is formed by the plurality of filled via conductors. A multilayer resin wiring board in which a stacked via structure is formed on the core substrate side of the plurality of filled via conductors forming the stacked via structure located immediately below the electronic component mounting region. Two or more inner-layer-side filled via conductors that are positioned shift toward the center of the electronic component mounting region and are directly below the outer peripheral portion of the electronic component mounting region. The amount of shift of the stacked via structure to be placed is larger than the amount of shift of the stacked via structure located immediately below the central part of the electronic component mounting region, and the electrons mounted on the buildup layer and the electronic component mounting region An underfill having a fillet is disposed in a gap with the component, and two or more inner-layer filled via conductors are shifted in the center direction of the electronic component mounting region immediately below the fillet forming region where the fillet exists. The stacked via structure is located immediately below the region outside the fillet forming region, and two or more inner-layer filled via conductors are shifted in a direction away from the center of the electronic component mounting region. A multilayer resin wiring board, wherein a stacked via structure is located.

本発明を具体化した一実施形態の多層樹脂配線基板を示す全体概略図。BRIEF DESCRIPTION OF THE DRAWINGS The whole schematic diagram which shows the multilayer resin wiring board of one Embodiment which actualized this invention. 実施形態の多層樹脂配線基板を示す要部拡大概略断面図。The principal part expansion schematic sectional drawing which shows the multilayer resin wiring board of embodiment. 多層樹脂配線基板におけるスタックドビア構造体を示す拡大概略断面図。The expanded schematic sectional drawing which shows the stacked via structure in a multilayer resin wiring board.

符号の説明Explanation of symbols

５…電子部品搭載領域
５ａ…中央部
５ｂ…外周部
６…電子部品
７…アンダーフィル
７ａ…フィレット
８…フィレット形成領域
１１…多層樹脂配線基板
１２…コア基材
１３…主面としての上面
１５，１６…ビルドアップ層
２１，３１，４１，５１，６１，７１…樹脂絶縁層
２３，３３，４３…（内層側）フィルドビア導体
４５…ビア接続ランド
５３，６３，７３…（外層側）フィルドビア導体
８１，８２，８３…スタックドビア構造体
Ｄ１…最大径
Ｓ１，Ｓ２…シフト量 DESCRIPTION OF SYMBOLS 5 ... Electronic component mounting area | region 5a ... Center part 5b ... Outer peripheral part 6 ... Electronic component 7 ... Underfill 7a ... Fillet 8 ... Fillet formation area 11 ... Multilayer resin wiring board 12 ... Core base material 13 ... Upper surface 15 as main surface 16 ... Build-up layer 21, 31, 41, 51, 61, 71 ... Resin insulating layer 23, 33, 43 ... (inner layer side) filled via conductor 45 ... Via connection land 53, 63, 73 ... (outer layer side) filled via conductor 81 , 82, 83 ... Stacked via structure D1 ... Maximum diameter S1, S2 ... Shift amount

Claims (6)

主面を有するコア基材と、
前記主面上に積層配置された複数の樹脂絶縁層と、
前記複数の樹脂絶縁層に設けられ、複数段積み重ねて配置された複数のフィルドビア導体と
を備え、前記複数の樹脂絶縁層及び前記複数のフィルドビア導体によりビルドアップ層が構成され、前記ビルドアップ層の表層部に電子部品搭載領域が設定され、前記複数のフィルドビア導体によって前記ビルドアップ層内にスタックドビア構造体が構成されている多層樹脂配線基板であって、
前記電子部品搭載領域の直下に位置する前記スタックドビア構造体を構成している前記複数のフィルドビア導体のうち、前記コア基材側に位置する２以上の内層側フィルドビア導体が、前記電子部品搭載領域の中心方向にシフトし、
前記電子部品搭載領域の外周部の直下に位置する前記スタックドビア構造体のシフト量が、前記電子部品搭載領域の中央部の直下に位置する前記スタックドビア構造体のシフト量よりも大きい
ことを特徴とする多層樹脂配線基板。 A core substrate having a main surface;
A plurality of resin insulation layers laminated on the main surface;
A plurality of filled via conductors provided in the plurality of resin insulation layers and arranged in a plurality of layers, and a buildup layer is constituted by the plurality of resin insulation layers and the plurality of filled via conductors; A multilayer resin wiring board in which an electronic component mounting area is set in a surface layer portion, and a stacked via structure is configured in the buildup layer by the plurality of filled via conductors,
Of the plurality of filled via conductors constituting the stacked via structure located immediately below the electronic component mounting region, two or more inner layer side filled via conductors positioned on the core base material side are included in the electronic component mounting region. Shift towards the center,
The amount of shift of the stacked via structure located directly below the outer peripheral portion of the electronic component mounting region is larger than the amount of shift of the stacked via structure positioned directly below the central portion of the electronic component mounting region. Multilayer resin wiring board. 前記ビルドアップ層と前記電子部品搭載領域に搭載される電子部品との隙間には、フィレットを有するアンダーフィルが配設され、前記フィレットが存在するフィレット形成領域の直下にも、前記２以上の内層側フィルドビア導体が前記電子部品搭載領域の中心方向にシフトした前記スタックドビア構造体が位置していることを特徴とする請求項１に記載の多層樹脂配線基板。   An underfill having a fillet is disposed in a gap between the build-up layer and the electronic component mounted in the electronic component mounting region, and the two or more inner layers are also provided immediately below the fillet forming region where the fillet exists. 2. The multilayer resin wiring board according to claim 1, wherein the stacked via structure in which a side filled via conductor is shifted toward the center of the electronic component mounting region is located. 前記電子部品搭載領域の外周部の直下に位置する前記スタックドビア構造体のシフト量は、前記複数のフィルドビア導体の最大径よりも大きいことを特徴とする請求項１または２に記載の多層樹脂配線基板。   3. The multilayer resin wiring board according to claim 1, wherein a shift amount of the stacked via structure located immediately below an outer peripheral portion of the electronic component mounting region is larger than a maximum diameter of the plurality of filled via conductors. . 前記内層側フィルドビア導体は、前記複数の樹脂絶縁層の界面に配置されたビア接続ランドを介して、同じスタックドビア構造体を構成する外層側フィルドビア導体に接続されるとともに、前記シフト量は、前記ビア接続ランドの最小幅以下に設定されていることを特徴とする請求項１乃至３のいずれか１項に記載の多層樹脂配線基板。   The inner layer filled via conductor is connected to an outer layer filled via conductor constituting the same stacked via structure via via connection lands arranged at interfaces of the plurality of resin insulation layers, and the shift amount is determined by the via 4. The multilayer resin wiring board according to claim 1, wherein the multilayer resin wiring board is set to be equal to or smaller than a minimum width of the connection land. 前記内層側フィルドビア導体の数及び前記外層側フィルドビア導体の数は等しいことを特徴とする請求項４に記載の多層樹脂配線基板。   The multilayer resin wiring board according to claim 4, wherein the number of the inner layer side filled via conductors is equal to the number of the outer layer side filled via conductors. 前記スタックドビア構造体は前記ビルドアップ層における信号線の一部を構成していることを特徴とする請求項１乃至５のいずれか１項に記載の多層樹脂配線基板。   6. The multilayer resin wiring substrate according to claim 1, wherein the stacked via structure constitutes a part of a signal line in the buildup layer.
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