JP5057696B2 - Semiconductor circuit and display device - Google Patents

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Description

本発明は、半導体回路に関する。特に、トランジスタを用いて構成されるシフトレジスタに関する。また、半導体回路を具備する表示装置、及び当該表示装置を具備する電子機器に関する。   The present invention relates to a semiconductor circuit. In particular, the present invention relates to a shift register including transistors. In addition, the present invention relates to a display device including a semiconductor circuit and an electronic device including the display device.

なお、ここでいう半導体回路とは、半導体特性を利用することで機能しうる回路全般を指すものとする。   Note that the semiconductor circuit here refers to all circuits that can function by utilizing semiconductor characteristics.

近年、液晶表示装置や発光装置などの表示装置は、携帯機器向けの需要の増加から、活発に開発が進められている。特に絶縁体上に多結晶半導体により形成されたトランジスタを用いて、画素回路及びシフトレジスタ回路等を含む駆動回路（以下、内部回路という）を一体形成する技術は、小型化及び低消費電力化に大きく貢献するため、活発に開発が進められている。絶縁体上に形成された内部回路は、ＦＰＣ等を介してコントローラＩＣ等（以下、外部回路という）と接続され、その動作が制御される。   In recent years, display devices such as liquid crystal display devices and light-emitting devices have been actively developed due to an increase in demand for portable devices. In particular, a technique of integrally forming a driver circuit (hereinafter referred to as an internal circuit) including a pixel circuit and a shift register circuit using a transistor formed of a polycrystalline semiconductor on an insulator reduces the size and power consumption. In order to make a significant contribution, development is actively underway. An internal circuit formed on the insulator is connected to a controller IC or the like (hereinafter referred to as an external circuit) via an FPC or the like, and its operation is controlled.

従来の内部回路を構成するシフトレジスタ回路について、図２５、図２６にクロックドインバータを用いたシフトレジスタで構成されるシフトレジスタ回路を示す。図２５におけるシフトレジスタ回路は、シフトレジスタを第ｎ段（ｎは３以上の整数）有しており、ここでは、そのうちの４段のシフトレジスタについて示す。図２５において、クロック信号ＣＫ、反転クロック信号ＣＫｂ、第１のクロックドインバータＣＫＩＮＶ１、第２のクロックドインバータＣＫＩＮＶ２、インバータＩＮＶ、入力信号ＳＰで構成されている。また、図２５において、第ｉ（ｉは、ｎ以下の自然数）段のシフトレジスタをＳＲｉと表記する。   FIG. 25 and FIG. 26 show a shift register circuit composed of a shift register using a clocked inverter. The shift register circuit in FIG. 25 includes n shift stages (n is an integer of 3 or more). Here, four shift registers are shown. 25, the clock signal CK, the inverted clock signal CKb, the first clocked inverter CKINV1, the second clocked inverter CKINV2, the inverter INV, and the input signal SP are included. In FIG. 25, the i-th (i is a natural number equal to or less than n) stage shift register is denoted as SRi.

また図２６においては、図２５のシフトレジスタのうち、ＳＲ１、ＳＲ２の２段のシフトレジスタについて、トランジスタで表記したものであり、１段目のシフトレジスタＳＲ１において、第１のクロックドインバータＣＫＩＮＶ１はｐチャネル型トランジスタ２５０１ａ及び２５０１ｂ、ｎチャネル型トランジスタ２５０１ｃ及び２５０１ｄにより構成され、第２のクロックドインバータＣＫＩＮＶ２はｐチャネル型トランジスタ２５０２ａ及び２５０２ｂ、ｎチャネル型トランジスタ２５０２ｃ及び２５０２ｄにより構成され、インバータＩＮＶはｐチャネル型トランジスタ２５０３ａ、ｎチャネル型トランジスタ２５０３ｂにより構成されている。２段目のシフトレジスタＳＲ２は、詳細について割愛するが、図２６に図示の通り、入力される信号（ＣＫ、ＣＫｂ等）を反転させたシフトレジスタである。   In FIG. 26, among the shift registers in FIG. 25, the two-stage shift registers SR1 and SR2 are represented by transistors. In the first-stage shift register SR1, the first clocked inverter CKINV1 is The p-channel transistors 2501a and 2501b and the n-channel transistors 2501c and 2501d are configured. The second clocked inverter CKINV2 is configured by the p-channel transistors 2502a and 2502b and the n-channel transistors 2502c and 2502d. The channel transistor 2503a and the n-channel transistor 2503b are included. Although not described in detail, the second-stage shift register SR2 is a shift register that inverts an input signal (CK, CKb, etc.) as shown in FIG.

図２７に、図２５、図２６の構成のシフトレジスタの駆動方法を示すタイミングチャートを示す。   FIG. 27 is a timing chart showing a method for driving the shift register having the structure shown in FIGS.

ここで、説明のため、シフトレジスタ（内部回路）の電源電圧を１０Ｖ（高電位電源Ｖｄｄを１０Ｖ、低電位電源Ｖｓｓを０Ｖ）とし、外部回路から入力されるクロック信号ＣＫや反転クロック信号ＣＫｂや入力信号等のパルス信号の振幅電圧を３Ｖ（高電位レベル（Ｈレベル、Ｈ電位、もしくはＨという）、低電位レベル（Ｌレベル、Ｌ電位、もしくはＬという）を０Ｖ）とする。外部回路を構成するＩＣは、内部回路よりも低い電源電位で動作する。   Here, for explanation, the power supply voltage of the shift register (internal circuit) is 10 V (the high potential power supply Vdd is 10 V, the low potential power supply Vss is 0 V), and the clock signal CK and the inverted clock signal CKb input from the external circuit The amplitude voltage of a pulse signal such as an input signal is set to 3 V (high potential level (referred to as H level, H potential, or H), and low potential level (referred to as L level, L potential, or L) to 0 V). The IC constituting the external circuit operates at a power supply potential lower than that of the internal circuit.

第１のクロックドインバータＣＫＩＮＶ１に注目する。ｐチャネル型トランジスタ２５０１ａについて、ソースの電位は高電位電源Ｖｄｄの１０Ｖであり、ゲートの電位は、クロックパルスＣＫまたは反転クロックパルスＣＫＢのＨ電位、３Ｖが入力されているとき、つまりＰチャネル型トランジスタのゲートにＨ電位を入力してＰチャネル型トランジスタをオフにする場合について考える。このとき、ｐチャネル型トランジスタ２５０１ａのゲート、ソース間の電位差は７Ｖである。もし、ｐチャネル型トランジスタ２５０１ａの閾値電圧の絶対値が７Ｖより小さい場合、ｐチャネル型トランジスタ２５０１ａはオンの状態となって、そのソースとドレインの間が導通状態となってしまう。このため、本来オフの状態であることを求められるトランジスタがオンの状態となってしまうためにシフトレジスタ内の出力が、正常に行われず（図２７中の破線２７０１を参照）、誤作動を起す可能性が高い（特許文献１参照）。   Note the first clocked inverter CKINV1. For the p-channel transistor 2501a, the source potential is 10V of the high-potential power supply Vdd, and the gate potential is the H potential of the clock pulse CK or the inverted clock pulse CKB, 3V, that is, a P-channel transistor. Consider the case where an H potential is input to the gate of the transistor to turn off the P-channel transistor. At this time, the potential difference between the gate and the source of the p-channel transistor 2501a is 7V. If the absolute value of the threshold voltage of the p-channel transistor 2501a is smaller than 7V, the p-channel transistor 2501a is turned on, and the source and drain are in a conductive state. For this reason, a transistor that is originally required to be in an off state is turned on, so that the output in the shift register is not normally performed (see a broken line 2701 in FIG. 27), and malfunction occurs. The possibility is high (see Patent Document 1).

また、上記理由による誤作動を配慮して、従来のシフトレジスタでは、クロックパルスＣＫ、スタートパルスＳＰ等のパルス信号は、レベルシフタを介して、その振幅電圧をシフトレジスタの電源電圧程度に大きくした後、入力されている。例えば、外部回路における３Ｖ程度の振幅の信号を用いて内部回路を正確に動作させるために、各段にレベルシフト部を配置した構成のシフトレジスタがある（例えば、特許文献２参考）。
特開２００３−１４１８９３号公報 特開２０００−３３９９８５号公報 In consideration of malfunction due to the above reasons, in the conventional shift register, the pulse signals such as the clock pulse CK and the start pulse SP are increased through the level shifter after the amplitude voltage is increased to the power supply voltage of the shift register. Have been entered. For example, there is a shift register having a configuration in which a level shift unit is arranged at each stage in order to accurately operate an internal circuit using a signal having an amplitude of about 3 V in an external circuit (see, for example, Patent Document 2).
JP 2003-141893 A JP 2000-339985 A

トランジスタは、作製工程や使用する基板の相違によって生じるゲート長及びゲート幅並びにゲート絶縁膜の膜厚バラツキ等に起因して、そのしきい値電圧にバラツキが生じ、想定していた値と異なる場合がある。この場合、「１」と「０」の２つの論理レベルを扱うデジタル回路では、小さい振幅の信号を用いると、しきい値バラツキの影響を受けて、正確に動作しない場合が生じる。   Transistors have different threshold voltages due to gate length and gate width and gate insulating film thickness variations caused by differences in manufacturing processes and substrates used, and differ from the expected values. There is. In this case, in a digital circuit that handles two logic levels “1” and “0”, if a signal with a small amplitude is used, it may not operate correctly due to the influence of threshold variation.

上述のシフトレジスタ回路は、アクティブマトリクス型の表示装置において、画素部の列及び行の増加に伴いトランジスタの数の増加が大きくなる。そのため、構成するトランジスタ数の増加に伴いトランジスタのばらつきに起因する歩留りも悪くなるといった問題がある。   In the above-described shift register circuit, in an active matrix display device, the number of transistors increases as the number of columns and rows in the pixel portion increases. For this reason, there is a problem that the yield due to the variation of the transistors becomes worse as the number of transistors to be configured increases.

よって、トランジスタの特性バラツキによる影響を緩和して、シフトレジスタとして正確に動作を行う半導体回路を提供することを課題とする。本発明では、上述の課題を鑑み、低振幅信号を用い、構成するトランジスタ数を増加させることなく、シフトレジスタとして良好に動作を行う半導体回路を提案する。   Therefore, it is an object to provide a semiconductor circuit that can operate as a shift register accurately by reducing the influence of variation in characteristics of transistors. In view of the above problems, the present invention proposes a semiconductor circuit that uses a low-amplitude signal and operates well as a shift register without increasing the number of transistors included.

また、内部回路でレベルシフタを配置しようとすると、駆動回路の占有面積の増大、波形の遅延や鈍りから周波数特性の低下等の問題を生じる。   Further, if an attempt is made to arrange a level shifter in the internal circuit, problems such as an increase in the area occupied by the drive circuit and a decrease in frequency characteristics due to waveform delay or dullness occur.

よって、本発明は、上述の実情を鑑み、筐体の小型化、作製費用の削減、消費電力の削減を実現することを課題とする。さらに内部回路にレベルシフタを配置しなくてもシフトレジスタとして良好に動作させることができる半導体回路を提供することで、クロック信号の波形の遅延や鈍りの問題、内部回路に配置された電源線の電圧降下の問題を解決し、内部回路における駆動回路の占有面積の小型化、消費電力の削減、高周波数動作を実現することを課題とする。   Therefore, an object of the present invention is to realize downsizing of a housing, reduction of manufacturing cost, and reduction of power consumption in view of the above situation. Furthermore, by providing a semiconductor circuit that can operate well as a shift register without the need to place a level shifter in the internal circuit, problems with delay and dullness of the waveform of the clock signal, the voltage of the power supply line placed in the internal circuit It is an object of the present invention to solve the descent problem and to reduce the area occupied by the drive circuit in the internal circuit, reduce power consumption, and realize high-frequency operation.

本発明の半導体回路の一は、第１の端子が高電位電源に接続されたｐチャネル型トランジスタと、ゲートがｐチャネル型トランジスタのゲートに接続され、第１の端子がｐチャネル型トランジスタの第２の端子に接続された第１のｎチャネル型トランジスタと、第１の端子が第１のｎチャネル型トランジスタの第２の端子に接続され、第２の端子が低電位電源に接続された第２のｎチャネル型トランジスタと、を含む回路群と、入力端子がｐチャネル型トランジスタの第２の端子及び第１のｎチャネル型トランジスタの第１の端子に接続されたインバータ回路と、をｍ段（ｍは任意の正の整数であり、ｍ≧３）有し、第２ｎ−１段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）の第２のｎチャネル型トランジスタのゲートにはクロック信号が入力され、第２ｎ段目の第２のｎチャネル型トランジスタのゲートには反転クロック信号が入力される構成とする。   In one embodiment of the semiconductor circuit of the present invention, a p-channel transistor having a first terminal connected to a high potential power supply, a gate connected to the gate of the p-channel transistor, and a first terminal connected to the p-channel transistor. A first n-channel transistor connected to the second terminal, a first terminal connected to the second terminal of the first n-channel transistor, and a second terminal connected to the low potential power source. A circuit group including two n-channel transistors, and an inverter circuit having an input terminal connected to the second terminal of the p-channel transistor and the first terminal of the first n-channel transistor. (M is an arbitrary positive integer, m ≧ 3), and the gate of the second n-channel transistor in the 2n−1 stage (n is an arbitrary integer, m ≧ 2n ≧ 2) Is the clock signal It is, to the gate of the second n-channel transistor of the 2n-th stage a configuration that the inverted clock signal is input.

第１の端子が高電位電源に接続されたｐチャネル型トランジスタと、ゲートがｐチャネル型トランジスタのゲートに接続され、第１の端子がｐチャネル型トランジスタの第２の端子に接続された第１のｎチャネル型トランジスタと、第１の端子が第１のｎチャネル型トランジスタの第２の端子に接続され、第２の端子が低電位電源に接続された第２のｎチャネル型トランジスタと、を含む回路群と、入力端子がｐチャネル型トランジスタの第２の端子及び第１のｎチャネル型トランジスタの第１の端子に接続されたインバータ回路と、をｍ段（ｍは任意の正の整数であり、ｍ≧３）有し、第２ｎ−１段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）の第２のｎチャネル型トランジスタのゲートにはクロック信号が入力され、第２ｎ段目の第２のｎチャネル型トランジスタのゲートには反転クロック信号が入力され、クロック信号、及び反転クロック信号の高電位レベルは高電位電源の電位と同じ電位であり、低電位レベルは低電位電源の電位より高い構成とする。   A p-channel transistor having a first terminal connected to a high potential power source, a gate connected to the gate of the p-channel transistor, and a first terminal connected to a second terminal of the p-channel transistor. And a second n-channel transistor having a first terminal connected to a second terminal of the first n-channel transistor and a second terminal connected to a low potential power source. A circuit group including an inverter circuit having an input terminal connected to the second terminal of the p-channel transistor and the first terminal of the first n-channel transistor, where m is an arbitrary positive integer Yes, m ≧ 3), and a clock signal is input to the gate of the second n-channel transistor in the 2n-1 stage (where n is an arbitrary integer, m ≧ 2n ≧ 2), 2nd step An inverted clock signal is input to the gate of the channel transistor, and the high potential level of the clock signal and the inverted clock signal is the same as the potential of the high potential power supply, and the low potential level is higher than the potential of the low potential power supply. To do.

また本発明の半導体回路は、回路群とインバータ回路との間に電位の保持手段を有する構成としてもよい。   In addition, the semiconductor circuit of the present invention may have a potential holding means between the circuit group and the inverter circuit.

また本発明の半導体回路は、ｐチャネル型トランジスタのゲート及び第１のｎチャネル型トランジスタのゲート、並びにｐチャネル型トランジスタの第２の端子及び第１のｎチャネル型トランジスタの第１の端子、が接続されるＮＡＮＤ回路を有する構成としてもよい。   The semiconductor circuit of the present invention includes a gate of a p-channel transistor, a gate of a first n-channel transistor, a second terminal of the p-channel transistor, and a first terminal of the first n-channel transistor. A structure including a NAND circuit to be connected may be employed.

第１の端子が高電位電源に接続された第１のｐチャネル型トランジスタと、ゲートが第１のｐチャネル型トランジスタのゲートに接続され、第１の端子が第１のｐチャネル型トランジスタの第２の端子に接続された第１のｎチャネル型トランジスタと、第１の端子が第１のｎチャネル型トランジスタの第２の端子に接続され、第２の端子が低電位電源に接続された第２のｎチャネル型トランジスタと、を含む第１の回路群と、第１の端子が高電位電源に接続された第２のｐチャネル型トランジスタと、ゲートが第１のｐチャネル型トランジスタの第２の端子及び第１のｎチャネル型トランジスタの第１の端子、並びに第２のｐチャネル型トランジスタのゲートに接続され、第１の端子が第２のｐチャネル型トランジスタの第２の端子に接続された第３のｎチャネル型トランジスタと、第１の端子が第３のｎチャネル型トランジスタの第２の端子に接続され、第２の端子が低電位電源に接続された第４のｎチャネル型トランジスタと、を含む第２の回路群と、をｍ段（ｍは任意の正の整数であり、ｍ≧３）有し、第２ｎ−１段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）の第２のｎチャネル型トランジスタのゲート、及び第４のｎチャネル型トランジスタのゲートにはクロック信号が入力され、第２ｎ段目の第２のｎチャネル型トランジスタのゲート、及び第４のｎチャネル型トランジスタのゲートには反転クロック信号が入力される構成とする。   A first p-channel transistor having a first terminal connected to a high-potential power supply, a gate connected to the gate of the first p-channel transistor, and a first terminal connected to the first p-channel transistor; A first n-channel transistor connected to the second terminal, a first terminal connected to the second terminal of the first n-channel transistor, and a second terminal connected to the low potential power source. A first circuit group including two n-channel transistors, a second p-channel transistor having a first terminal connected to a high-potential power source, and a second gate of the first p-channel transistor. And the first terminal of the first n-channel transistor and the gate of the second p-channel transistor, and the first terminal is connected to the second terminal of the second p-channel transistor. A third n-channel transistor, a fourth n-channel transistor having a first terminal connected to a second terminal of the third n-channel transistor and a second terminal connected to a low potential power source And a second circuit group including m stages (m is an arbitrary positive integer, m ≧ 3), and the 2n−1 stage (n is an arbitrary integer, m ≧ 2n) A clock signal is input to the gate of the second n-channel transistor of ≧ 2) and the gate of the fourth n-channel transistor, and the gate of the second n-channel transistor in the second n-th stage and the fourth An inverted clock signal is input to the gate of the n-channel transistor.

第１の端子が高電位電源に接続された第１のｐチャネル型トランジスタと、ゲートが第１のｐチャネル型トランジスタのゲートに接続され、第１の端子が第１のｐチャネル型トランジスタの第２の端子に接続された第１のｎチャネル型トランジスタと、第１の端子が第１のｎチャネル型トランジスタの第２の端子に接続され、第２の端子が低電位電源に接続された第２のｎチャネル型トランジスタと、を含む第１の回路群と、第１の端子が高電位電源に接続された第２のｐチャネル型トランジスタと、ゲートが第１のｐチャネル型トランジスタの第２の端子及び第１のｎチャネル型トランジスタの第１の端子、並びに第２のｐチャネル型トランジスタのゲートに接続され、第１の端子が第２のｐチャネル型トランジスタの第２の端子に接続された第３のｎチャネル型トランジスタと、第１の端子が第３のｎチャネル型トランジスタの第２の端子に接続され、第２の端子が低電位電源に接続された第４のｎチャネル型トランジスタと、を含む第２の回路群と、をｍ段（ｍは任意の正の整数であり、ｍ≧３）有し、第２ｎ−１段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）の第２のｎチャネル型トランジスタのゲート、及び第４のｎチャネル型トランジスタのゲートにはクロック信号が入力され、第２ｎ段目の第２のｎチャネル型トランジスタのゲート、及び第４のｎチャネル型トランジスタのゲートには反転クロック信号が入力され、クロック信号、及び反転クロック信号の高電位レベルは、高電位電源の電位と同じ電位であって、クロック信号、及び反転クロック信号の低電位レベルは、低電位電源の電位より高い構成とした。   A first p-channel transistor having a first terminal connected to a high-potential power supply, a gate connected to the gate of the first p-channel transistor, and a first terminal connected to the first p-channel transistor; A first n-channel transistor connected to the second terminal, a first terminal connected to the second terminal of the first n-channel transistor, and a second terminal connected to the low potential power source. A first circuit group including two n-channel transistors, a second p-channel transistor having a first terminal connected to a high-potential power source, and a second gate of the first p-channel transistor. And the first terminal of the first n-channel transistor and the gate of the second p-channel transistor, and the first terminal is connected to the second terminal of the second p-channel transistor. A third n-channel transistor, a fourth n-channel transistor having a first terminal connected to a second terminal of the third n-channel transistor and a second terminal connected to a low potential power source And a second circuit group including m stages (m is an arbitrary positive integer, m ≧ 3), and the 2n−1 stage (n is an arbitrary integer, m ≧ 2n) A clock signal is input to the gate of the second n-channel transistor of ≧ 2) and the gate of the fourth n-channel transistor, and the gate of the second n-channel transistor in the second n-th stage and the fourth An inverted clock signal is input to the gate of the n-channel transistor, and the high potential level of the clock signal and the inverted clock signal is the same as the potential of the high potential power supply, and the clock signal and the inverted clock signal are low. Potential level Was higher than the potential of the low potential power supply configuration.

また、本発明の半導体回路は、第１の回路群と第２の回路群との間に電位の保持手段を有する構成としてもよい。   In addition, the semiconductor circuit of the present invention may include a potential holding unit between the first circuit group and the second circuit group.

また本発明の半導体回路は、ｐチャネル型トランジスタのゲート及び第１のｎチャネル型トランジスタのゲート、並びに第２のｐチャネル型トランジスタの第２の端子及び第３のｎチャネル型トランジスタの第１の端子、が接続されるＮＯＲ回路を有する構成としてもよい。   The semiconductor circuit of the present invention includes a gate of a p-channel transistor, a gate of a first n-channel transistor, a second terminal of a second p-channel transistor, and a first of a third n-channel transistor. It may be configured to have a NOR circuit to which the terminal is connected.

また本発明の半導体回路は、ｎチャネル型トランジスタ及びｐチャネル型トランジスタは、ガラス基板上に形成される薄膜トランジスタで構成されていてもよい。   In the semiconductor circuit of the present invention, the n-channel transistor and the p-channel transistor may be formed of a thin film transistor formed over a glass substrate.

また本発明の半導体回路は、ｎチャネル型トランジスタ及びｐチャネル型トランジスタは、単結晶基板上に形成されていてもよい。   In the semiconductor circuit of the present invention, the n-channel transistor and the p-channel transistor may be formed over a single crystal substrate.

また本発明の半導体回路を具備する表示装置は、液晶またはＥＬ素子を用いたものであってもよい。   In addition, a display device including the semiconductor circuit of the present invention may use a liquid crystal or an EL element.

なお、本発明の半導体回路を具備する表示装置を用いた電子機器は、テレビ受像器、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置、コンピュータ、ゲーム機器、モバイルコンピュータ、携帯電話、携帯型ゲーム機、電子書籍、画像再生装置であってもよい。   Note that an electronic device using a display device including the semiconductor circuit of the present invention is a television receiver, a camera such as a video camera or a digital camera, a goggle type display, a navigation system, a sound reproducing device, a computer, a game device, or a mobile computer. A mobile phone, a portable game machine, an electronic book, and an image playback device may be used.

本発明によって、本発明の半導体回路を具備するシフトレジスタ回路は、クロック信号の振幅がシフトレジスタ回路を駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でも正しく動作し、高周波数動作を実現することができる。   According to the present invention, a shift register circuit including the semiconductor circuit of the present invention operates correctly even with a clock signal having an amplitude smaller than the potential difference between the high potential power source and the low potential power source that drives the shift register circuit. In addition, high frequency operation can be realized.

また、本発明によって、本発明の半導体回路を具備するシフトレジスタ回路は、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減することができる。   Further, according to the present invention, a shift register circuit including the semiconductor circuit of the present invention can reduce power consumption without a through current flowing between a high potential power source and a low potential power source.

また、本発明によって、本発明の半導体回路を具備するシフトレジスタ回路は、シフトレジスタ回路を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なく構成することができ、高い歩留まりが期待できる。   Further, according to the present invention, a shift register circuit including the semiconductor circuit of the present invention can be configured with a smaller number of transistors than the conventional shift register circuit, and high yield can be expected.

また、本発明によって、本発明の半導体回路を具備するシフトレジスタ回路は、レベルシフト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタ回路の専有面積を低減させることができる。   In addition, according to the present invention, the shift register circuit including the semiconductor circuit of the present invention can be operated without providing a level shift portion in particular, and the area occupied by the shift register circuit on the substrate can be reduced.

また、本発明のシフトレジスタ回路として動作する半導体回路を用いた表示装置においては、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタ回路として正しく動作し、高周波数動作を実現することができる半導体回路を具備する表示装置を提供することができる。   In the display device using the semiconductor circuit that operates as the shift register circuit of the present invention, the clock signal amplitude is smaller than the potential difference between the high potential power source driving the shift register and the low potential power source. A display device including a semiconductor circuit which can operate correctly as a shift register circuit even with a signal and can realize high-frequency operation can be provided.

また、本発明のシフトレジスタ回路として動作する半導体回路を用いた表示装置においては、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減することができる半導体回路を具備する表示装置を提供することができる。   In a display device using a semiconductor circuit that operates as a shift register circuit of the present invention, a semiconductor circuit that can reduce power consumption without a through current flowing between a high potential power source and a low potential power source is provided. A display device can be provided.

また、本発明のシフトレジスタ回路として動作する半導体回路を用いた表示装置においては、半導体回路を構成するトランジスタ数も従来のシフトレジスタ回路よりも少ないため、高い歩留まりが期待できる表示装置を提供することができる。   In addition, in a display device using a semiconductor circuit that operates as a shift register circuit of the present invention, the number of transistors constituting the semiconductor circuit is smaller than that of a conventional shift register circuit, and thus a display device that can be expected to have a high yield is provided. Can do.

また、本発明のシフトレジスタ回路として動作する半導体回路を用いた表示装置においては、レベルシフト部を特に設けなくても動作させることのできる半導体回路を得ることができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させることができるため、より小型化した表示装置を提供することができる。   Further, in a display device using a semiconductor circuit that operates as a shift register circuit of the present invention, a semiconductor circuit that can be operated without providing a level shift portion can be obtained and operates as a shift register on a substrate. Since the area occupied by the semiconductor circuit can be reduced, a more compact display device can be provided.

また、本発明のシフトレジスタ回路として動作する半導体回路を用いた電子機器においては、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタ回路として正しく動作し、高周波数動作を実現することができる半導体回路を具備する電気機器を顧客に提供することができる。   In addition, in an electronic device using a semiconductor circuit that operates as a shift register circuit of the present invention, a clock whose amplitude is smaller than a potential difference between a high potential power source driving a shift register and a low potential power source An electric device including a semiconductor circuit that can operate correctly as a shift register circuit even with a signal and can realize high-frequency operation can be provided to a customer.

また、本発明のシフトレジスタ回路として動作する半導体回路を用いた電子機器においては、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減することができる半導体回路を具備する電子機器を顧客に提供することができる。   Further, in an electronic device using a semiconductor circuit that operates as a shift register circuit of the present invention, a semiconductor circuit that can reduce power consumption without a through current flowing between a high potential power source and a low potential power source is provided. The provided electronic device can be provided to the customer.

また、本発明のシフトレジスタ回路として動作する半導体回路を用いた電子機器においては、半導体回路を構成するトランジスタ数も従来のシフトレジスタ回路よりも少ないため、歩留まりが高い製品を顧客に提供することができ、より安価な商品を顧客に提供することができる。   In addition, in an electronic device using a semiconductor circuit that operates as a shift register circuit of the present invention, the number of transistors included in the semiconductor circuit is smaller than that of a conventional shift register circuit, so that a product with a high yield can be provided to a customer. And cheaper products can be provided to customers.

また、本発明のシフトレジスタ回路として動作する半導体回路を用いた電子機器においては、レベルシフト部を特に設けなくても動作させることのできる半導体回路を得ることができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させることができる。そのため、表示部のレイアウト面積の縮小を図れるため、電子機器の小型化、軽量化をすることができる。   Further, in an electronic device using a semiconductor circuit that operates as a shift register circuit of the present invention, a semiconductor circuit that can be operated without providing a level shift unit can be obtained and operates as a shift register on a substrate. The area occupied by the semiconductor circuit can be reduced. Therefore, since the layout area of the display portion can be reduced, the electronic device can be reduced in size and weight.

以下、本発明の実施の態様について、図面を参照して説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１） Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the present invention can be implemented in many different modes, and those skilled in the art can easily understand that the modes and details can be variously changed without departing from the spirit and scope of the present invention. Is done. Therefore, the present invention is not construed as being limited to the description of this embodiment mode. Note that in the drawings described below, the same portions or portions having similar functions are denoted by the same reference numerals, and repetitive description thereof is omitted.
(Embodiment 1)

図１に、本発明のシフトレジスタとして動作する半導体回路の一形態を示す。図１には、第２ｎ−１段目（ｎは任意の整数、ｍはシフトレジスタに設けられた総段数であり、ｍ≧２ｎ≧２）のレジスタ１０１（第１のレジスタ）と、第２ｎ段目のレジスタ１０２（第２のレジスタ）とが表されている。レジスタ１０１は第１の回路群１０３、第２の回路群１０４を含み、レジスタ１０２は第１の回路群１０５、第２の回路群１０６を含んでいる。第２ｎ−１段目のレジスタ１０１において、第１の回路群１０３にはクロック信号が入力されている。また、第２ｎ段目のレジスタ１０２において、第１の回路群１０５には反転クロック信号ＣＫｂが入力されている。また、第２ｎ−１段目のレジスタ１０１に信号を入力するｎｏｄｅＡ（ノードＡ）、第２ｎ−１段目のレジスタ１０１における第１の回路群と第２の回路群の間のｎｏｄｅＢ、第２ｎ段目のレジスタ１０２に信号を入力するｎｏｄｅＣ、第２ｎ段目のレジスタ１０２における第１の回路群と第２の回路群の間のｎｏｄｅＤ、において、ｎｏｄｅＡとｎｏｄｅＢに接続され、ｎｏｄｅＡとｎｏｄｅＢの否定積をとるためのＮＡＮＤ回路１（ＮＡＮＤ１）が設けられており、ｎｏｄｅＣとｎｏｄｅＤに接続され、ｎｏｄｅＣとｎｏｄｅＤの否定積をとるためのＮＡＮＤ回路２（ＮＡＮＤ２）が設けられている。勿論、取り出したい信号によっては、適宜、他のノードに接続して、他の論路素子を配置して行ってもよい。   FIG. 1 illustrates one mode of a semiconductor circuit that operates as a shift register of the present invention. In FIG. 1, a register 101 (first register) of the 2n-1 stage (n is an arbitrary integer, m is the total number of stages provided in the shift register, and m ≧ 2n ≧ 2), and 2n A stage register 102 (second register) is shown. The register 101 includes a first circuit group 103 and a second circuit group 104, and the register 102 includes a first circuit group 105 and a second circuit group 106. In the 2nd-1 stage register 101, a clock signal is input to the first circuit group 103. In the second n-th stage register 102, the inverted clock signal CKb is input to the first circuit group 105. Also, node A (node A) that inputs a signal to the 2n-1 stage register 101, nodeB between the first circuit group and the second circuit group in the 2n-1 stage register 101, and 2n The node C that inputs a signal to the register 102 at the stage and the node D between the first circuit group and the second circuit group in the register 102 at the second n-th stage are connected to the node A and the node B, and the node N and the node B are negated. A NAND circuit 1 (NAND1) for taking a product is provided, connected to nodeC and nodeD, and a NAND circuit 2 (NAND2) for taking a negative product of nodeC and nodeD. Of course, depending on the signal to be taken out, other logical elements may be arranged by connecting to other nodes as appropriate.

また図２（Ａ）に本実施の形態における本発明のシフトレジスタとして動作する半導体回路の具体的な回路構成について示す。図２（Ａ）には、第１のレジスタ１０１を構成する第１の回路群１０３として、ｐチャネル型トランジスタ２０１と、第１のｎチャネル型トランジスタ２０２と、第２のｎチャネル型トランジスタ２０３、また第２の回路群としてインバータ回路が設けられており、ｐチャネル型トランジスタ２０４と、ｎチャネル型トランジスタ２０５とが設けられている。なお第２のレジスタも同様の構成の複数のトランジスタが設けられている。   FIG. 2A shows a specific circuit configuration of a semiconductor circuit which operates as the shift register of the present invention in this embodiment mode. In FIG. 2A, as the first circuit group 103 included in the first register 101, a p-channel transistor 201, a first n-channel transistor 202, a second n-channel transistor 203, An inverter circuit is provided as the second circuit group, and a p-channel transistor 204 and an n-channel transistor 205 are provided. Note that the second register is also provided with a plurality of transistors having the same structure.

図２（Ａ）において、ｐチャネル型トランジスタ２０１の第１の端子は、高電位電源Ｖｄｄに接続され、ｐチャネル型トランジスタ２０１の第２の端子は第１のｎチャネル型トランジスタ２０２の第１の端子に接続され、第１のｎチャネル型トランジスタ２０２の第２の端子は第２のｎチャネル型トランジスタ２０３の第１の端子に接続され、第２のｎチャネル型トランジスタ２０３の第２の端子は低電位電源（ＶｓｓもしくはＧＮＤ）に接続されている。また、ｐチャネル型トランジスタ２０１の第２の端子、及び第１のｎチャネル型トランジスタ２０２の第１の端子は、インバータ回路の入力端子に接続されている。また、ｐチャネル型トランジスタ２０１のゲート及び第１のｎチャネル型トランジスタ２０２のゲートに入力信号ＳＰが入力され、インバータ回路の出力端子から出力信号が出力されている。   In FIG. 2A, a first terminal of a p-channel transistor 201 is connected to a high potential power supply Vdd, and a second terminal of the p-channel transistor 201 is a first n-channel transistor 202 first terminal. The second terminal of the first n-channel transistor 202 is connected to the first terminal of the second n-channel transistor 203, and the second terminal of the second n-channel transistor 203 is It is connected to a low potential power supply (Vss or GND). The second terminal of the p-channel transistor 201 and the first terminal of the first n-channel transistor 202 are connected to the input terminal of the inverter circuit. An input signal SP is input to the gate of the p-channel transistor 201 and the gate of the first n-channel transistor 202, and an output signal is output from the output terminal of the inverter circuit.

なお、図２（Ａ）において、第１の回路群、第２の回路群間に保持容量２１１設ける構成としたが必ずしも設ける必要はない。保持容量を形成しない場合は、各トランジスタの寄生容量を用いればよい。また容量に限らず、電位の保持することができる回路を接続する構成でもよい。   Note that although the storage capacitor 211 is provided between the first circuit group and the second circuit group in FIG. 2A, it is not necessarily provided. When the storage capacitor is not formed, the parasitic capacitance of each transistor may be used. Further, the circuit is not limited to a capacitor, and a circuit that can hold a potential may be connected.

なお、本発明において、ひとつのトランジスタに含まれソースまたはドレインとして機能する二つの電極は、これらの電極間に生じる電位差によっていずれがソースとして機能するか、ドレインとして機能するかが決まる。そのため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、本明細書においては、ソース及びドレインとして機能する二つの電極を、それぞれ第１端子、第２端子と表記する。   Note that in the present invention, two electrodes included in one transistor and functioning as a source or a drain determine which functions as a source or a drain depending on a potential difference generated between these electrodes. Therefore, it is difficult to limit which is a source or a drain. Therefore, in this specification, two electrodes functioning as a source and a drain are referred to as a first terminal and a second terminal, respectively.

また図２（Ａ）において、第２ｎ−１段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）に設けられている第１のレジスタ１０１の第２のｎチャネル型トランジスタ２０３のゲートにはクロック信号ＣＫが入力されている。また、第２ｎ段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）に設けられている第２のレジスタ１０２の第２のｎチャネル型トランジスタ２０３のゲートには反転クロック信号ＣＫｂが入力されている。   In FIG. 2A, the gate of the second n-channel transistor 203 of the first register 101 provided in the 2n-1 stage (where n is an arbitrary integer and m ≧ 2n ≧ 2). Is supplied with a clock signal CK. The inverted clock signal CKb is input to the gate of the second n-channel transistor 203 of the second register 102 provided in the second n-th stage (n is an arbitrary integer, m ≧ 2n ≧ 2). Has been.

本実施の形態においては、入力されるクロック信号（もしくは反転クロック信号）の高電位レベル（Ｈレベル、Ｈ電位、もしくはＨという）を高電位電源の電位より低く設定し、低電位レベル（Ｌレベル、Ｌ電位、もしくはＬという）を低電位電源の電位より同じに設定しても、シフトレジスタとして動作する半導体回路として問題なく動作する。そのため、クロック信号の振幅を低減することができるため、低消費電力化を図ることが可能となる。   In this embodiment, the high potential level (H level, H potential, or H) of the input clock signal (or inverted clock signal) is set lower than the potential of the high potential power source, and the low potential level (L level) is set. , L potential, or L) is set to be equal to the potential of the low potential power supply, it operates without any problem as a semiconductor circuit that operates as a shift register. Therefore, the amplitude of the clock signal can be reduced, so that power consumption can be reduced.

次に本実施の形態における、シフトレジスタとして動作する半導体回路におけるタイミングチャートについて説明するため、図２（Ｂ）に各ノードについて表記して説明する。図２（Ｂ）において、第１のレジスタ１０１におけるｐチャネル型トランジスタ２０１のゲート及び第１のｎチャネル型トランジスタ２０２のゲートにあたるノードをＳ０とする。また、第１のレジスタ１０１におけるｐチャネル型トランジスタ２０１の第２の端子、及び第１のｎチャネル型トランジスタ２０２の第１の端子、またはインバータ回路の入力端子にあたるノードをＳ０ｂとする。また、第１のレジスタ１０１におけるインバータ回路の出力端子、または第２のレジスタ１０２におけるｐチャネル型トランジスタ２０１のゲート及び第１のｎチャネル型トランジスタ２０２のゲートにあたるノードをＳ１とする。また、第２のレジスタ１０２におけるｐチャネル型トランジスタ２０１の第２の端子、及び第１のｎチャネル型トランジスタ２０２の第１の端子、またはインバータ回路の入力端子にあたるノードをＳ１ｂとする。また、第２のレジスタ１０２におけるインバータ回路の出力端子にあたるノードをＳ２とする。またＮＡＮＤ１における出力端子のノードをＮＡ１、ＮＡＮＤ２における出力端子のノードをＮＡ２とする。   Next, in order to describe a timing chart in the semiconductor circuit operating as a shift register in this embodiment, each node is described with reference to FIG. In FIG. 2B, a node corresponding to the gate of the p-channel transistor 201 and the gate of the first n-channel transistor 202 in the first register 101 is S0. Further, a node corresponding to the second terminal of the p-channel transistor 201 and the first terminal of the first n-channel transistor 202 in the first register 101 or the input terminal of the inverter circuit is denoted as S0b. A node corresponding to the output terminal of the inverter circuit in the first register 101 or the gate of the p-channel transistor 201 and the gate of the first n-channel transistor 202 in the second register 102 is S1. Further, a node corresponding to the second terminal of the p-channel transistor 201 and the first terminal of the first n-channel transistor 202 in the second register 102 or the input terminal of the inverter circuit is denoted as S1b. A node corresponding to the output terminal of the inverter circuit in the second register 102 is S2. The node of the output terminal in NAND1 is NA1, and the node of the output terminal in NAND2 is NA2.

次に図３に、本実施の形態における図２（Ａ）の半導体回路のタイミングチャートについて示す。ここでは、図２（Ｂ）に示したクロック信号、反転クロック信号、各ノードの電位Ｓ０、Ｓ０ｂ、Ｓ１、Ｓ１ｂ、Ｓ２について示す。また入力信号ＳＰのパルスが入力された期間の前後のクロック信号の１／２周期分ずつに区切った区間を図示したようにそれぞれ、Ｔ０、Ｔ１，Ｔ２、Ｔ３とする。   Next, FIG. 3 shows a timing chart of the semiconductor circuit in FIG. 2A in this embodiment mode. Here, the clock signal, the inverted clock signal, and the potentials S0, S0b, S1, S1b, and S2 of each node illustrated in FIG. Further, as shown in the figure, T0, T1, T2, and T3 are sections divided into ½ cycles of the clock signal before and after the period in which the pulse of the input signal SP is input.

図４（Ａ）、（Ｂ）、及び図５（Ａ）、（Ｂ）に図３におけるタイミングチャート中のＴ０、Ｔ１，Ｔ２、Ｔ３期間での、第１のレジスタ１０１における各トランジスタのオン、オフについて詳細に説明する。   4A, 4B, 5A, and 5B, each transistor in the first register 101 is turned on in the period T0, T1, T2, and T3 in the timing chart of FIG. Off will be described in detail.

ここで、説明のため、シフトレジスタとして動作する半導体回路（内部回路）の電源電圧を１０Ｖ（高電位電源Ｖｄｄを１０Ｖ、低電位電源Ｖｓｓを０Ｖ）とし、コントローラＩＣ等の外部回路から入力されるクロック信号ＣＫや反転クロック信号ＣＫｂや入力信号等のパルス信号の振幅電圧のＨレベルを３Ｖ、Ｌレベルを０Ｖとする。外部回路を構成するＩＣは、内部回路よりも低い電源電位で動作する。   Here, for the sake of explanation, the power supply voltage of the semiconductor circuit (internal circuit) operating as a shift register is 10 V (the high potential power supply Vdd is 10 V and the low potential power supply Vss is 0 V) and is input from an external circuit such as a controller IC. The H level of the amplitude voltage of the pulse signal such as the clock signal CK, the inverted clock signal CKb, or the input signal is set to 3V, and the L level is set to 0V. The IC constituting the external circuit operates at a power supply potential lower than that of the internal circuit.

まず、図４（Ａ）において、期間Ｔ０では、クロック信号ＣＫがＨレベルでノードＳ０もＨレベルであるため、ｐチャネル型トランジスタ２０１は非導通状態（以下、オフになるという）になる。第１のｎチャネル型トランジスタ２０２および第２のｎチャネル型トランジスタ２０３は導通状態（以下、オンになるという）になるため、ノードＳ０ｂはＬレベルとなる。このとき、インバータ回路におけるｐチャネル型トランジスタ２０４はオンし、ｎチャネル型トランジスタ２０５はオフするため、ノードＳ１はＨレベルを出力する。   First, in FIG. 4A, in the period T0, since the clock signal CK is at an H level and the node S0 is also at an H level, the p-channel transistor 201 is turned off (hereinafter referred to as “off”). Since the first n-channel transistor 202 and the second n-channel transistor 203 are in a conductive state (hereinafter referred to as “on”), the node S0b is at the L level. At this time, since the p-channel transistor 204 in the inverter circuit is turned on and the n-channel transistor 205 is turned off, the node S1 outputs an H level.

次に図４（Ｂ）において、期間Ｔ１では、クロック信号ＣＫがＬレベルでノードＳ０がＬレベルとなり、このとき、ｐチャネル型トランジスタ２０１はオンになる。第１のｎチャネル型トランジスタ２０２及び第２のｎチャネル型トランジスタ２０３がオフになるため、ノードＳ０ｂはＨレベルとなる。このとき、インバータ回路におけるｐチャネル型トランジスタ２０４はオフし、ｎチャネル型トランジスタ２０５はオンとなるため、ノードＳ１はＨレベルを出力する。   Next, in FIG. 4B, in the period T1, the clock signal CK is at the L level and the node S0 is at the L level. At this time, the p-channel transistor 201 is turned on. Since the first n-channel transistor 202 and the second n-channel transistor 203 are turned off, the node S0b is at an H level. At this time, since the p-channel transistor 204 in the inverter circuit is turned off and the n-channel transistor 205 is turned on, the node S1 outputs an H level.

次に図５（Ａ）において、期間Ｔ２では、クロック信号ＣＫはＨレベル、ノードＳ０はＬレベルとなり、このとき、ｐチャネル型トランジスタ２０１はオンになる。第１のｎチャネル型トランジスタ２０２がオフし、第２のｎチャネル型トランジスタ２０３はオンになるため、ノードＳ０ｂはＨレベルとなる。このとき、インバータ回路におけるｐチャネル型トランジスタ２０４はオフし、ｎチャネル型トランジスタ２０５はオンとなるため、ノードＳ１はＨレベルを出力する。   Next, in FIG. 5A, in the period T2, the clock signal CK is at an H level and the node S0 is at an L level. At this time, the p-channel transistor 201 is turned on. Since the first n-channel transistor 202 is turned off and the second n-channel transistor 203 is turned on, the node S0b is at the H level. At this time, since the p-channel transistor 204 in the inverter circuit is turned off and the n-channel transistor 205 is turned on, the node S1 outputs an H level.

次に図５（Ｂ）において、期間Ｔ３では、クロック信号ＣＫがＬレベル、ノードＳ０がＨレベルとなり、ｐチャネル型トランジスタ２０１はオフになる。第１のｎチャネル型トランジスタ２０２がオンし、第２のｎチャネル型トランジスタはオフするため、ノードＳ０ｂは電気的に浮遊状態となる。このとき、ノードＳ０ｂの電位は期間Ｔ３の前の期間である期間Ｔ２のノードＳ０ｂの電位であるＨレベルの電位が保持される。そして、このとき、インバータ回路におけるｐチャネル型トランジスタ２０４はオフし、ｎチャネル型トランジスタ２０５はオンとなるため、ノードＳ１はＨレベルを出力する。   Next, in FIG. 5B, in the period T3, the clock signal CK is at the L level, the node S0 is at the H level, and the p-channel transistor 201 is turned off. Since the first n-channel transistor 202 is turned on and the second n-channel transistor is turned off, the node S0b is in an electrically floating state. At this time, the potential of the node S0b is maintained at the H level potential which is the potential of the node S0b in the period T2, which is the period before the period T3. At this time, since the p-channel transistor 204 in the inverter circuit is turned off and the n-channel transistor 205 is turned on, the node S1 outputs an H level.

なお、第２のレジスタ１０２においては、反転クロック信号ＣＫｂ、上述の第１のレジスタ１０１におけるノードＳ１の電位によって動作が決定される。第２のレジスタ１０２における各トランジスタの動作については、クロック信号と反転クロック信号が反転、つまりＨレベルとＬレベルが反転した関係にあり、第１のレジスタ１０１の各トランジスタのＴ０〜Ｔ３の期間のいずれかの動作と同様であるためここでは詳述しない。   Note that the operation of the second register 102 is determined by the inverted clock signal CKb and the potential of the node S1 in the first register 101 described above. The operation of each transistor in the second register 102 is such that the clock signal and the inverted clock signal are inverted, that is, the H level and the L level are inverted, and each transistor of the first register 101 is in the period from T0 to T3. Since it is the same as any of the operations, it will not be described in detail here.

また、本発明と同様の動作を行う回路構成であれば特にトランジスタの極性は問わない。例えば、各トランジスタの極性を反転させたい場合には、各トランジスタに入力される信号を反転して入力すればよい。そのため、本実施の形態のトランジスタの極性、クロック信号等に特に限定されない。   Further, the polarity of the transistor is not particularly limited as long as the circuit configuration performs the same operation as that of the present invention. For example, in order to invert the polarity of each transistor, the signal input to each transistor may be inverted and input. Therefore, there is no particular limitation on the polarity of the transistor, the clock signal, and the like in this embodiment.

なお、本発明におけるシフトレジスタとして動作する半導体回路は、ノードＳ０とノードＳ１の否定積をとるためのＮＡＮＤ（ナンド）回路によって、クロック信号（もしくは反転クロック信号）の半周期分遅れた信号を順次とりだす。取り出される信号はＣＫ信号の立ち上がり（本明細書では、信号がＬレベルからＨレベルに変化する動作を立ち上がりと呼ぶ）によって、ｎｏｄｅＳ０ｂを高電位状態から低電位状態にする信号を取り出すため、トランジスタのゲートへの充放電にかかる信号の波形の遅延や鈍りの問題の影響を受けることのない信号を画素部に出力することができる。   Note that in the semiconductor circuit operating as a shift register in the present invention, a signal delayed by a half cycle of a clock signal (or an inverted clock signal) is sequentially obtained by a NAND circuit for taking a negative product of the node S0 and the node S1. Take it out. The extracted signal is a signal that changes the node S0b from the high potential state to the low potential state by the rising edge of the CK signal (in this specification, an operation in which the signal changes from the L level to the H level is called a rising edge). A signal that is not affected by the delay or dullness of the waveform of the signal related to charging / discharging of the gate can be output to the pixel portion.

なお、クロック信号（もしくは反転クロック信号）の立ち下がり（本明細書では、信号がＬレベルからＨレベルに変化する動作を立ち上がりと呼ぶ）によって、ｎｏｄｅＳ０ｂを低電位状態から高電位状態にする信号を取り出す際には、クロック信号（もしくは、反転クロック信号）がゲートに入力される第２のｎチャネル型トランジスタの第１の端子を高電位電源側に接続し、第２の端子をｐチャネル型トランジスタの第１の端子に接続すればよい。また、このとき、入力されるクロック信号のＨレベルを高電位電源の電位と同じにし、Ｌレベルを低電位電源の電位より高く設定すればよい。   Note that a signal that changes the node S0b from a low potential state to a high potential state by a falling edge of the clock signal (or inverted clock signal in this specification, an operation in which the signal changes from the L level to the H level is referred to as a rising edge). When taking out, the first terminal of the second n-channel transistor to which the clock signal (or the inverted clock signal) is inputted to the gate is connected to the high potential power supply side, and the second terminal is connected to the p-channel transistor. The first terminal may be connected. At this time, the H level of the input clock signal may be the same as the potential of the high potential power supply, and the L level may be set higher than the potential of the low potential power supply.

以上の様に、本発明のシフトレジスタとして動作する半導体回路を用いることで、入力信号ＳＰに対して、ＣＫ信号の半周期分遅れた信号を作り出すことができる。そして、本発明のシフトレジスタとして動作する半導体回路を複数接続することにより、シフトレジスタ回路を構成することができる。特に、本実施例における第１の回路群においては、回路群に入力される信号に対して、回路群から出力される信号の高電位状態から低電位状態への制御をクロック信号または反転クロック信号に同期して行い、入力された信号のパルスを反転させ、且つクロック信号の半波長分伸びたパルスを取り出すことができる。   As described above, by using the semiconductor circuit that operates as the shift register of the present invention, a signal delayed by a half cycle of the CK signal can be generated with respect to the input signal SP. A shift register circuit can be formed by connecting a plurality of semiconductor circuits that operate as the shift register of the present invention. In particular, in the first circuit group in the present embodiment, the clock signal or the inverted clock signal is used to control the signal output from the circuit group from the high potential state to the low potential state with respect to the signal input to the circuit group. The pulse of the input signal can be inverted, and a pulse extended by half the wavelength of the clock signal can be taken out.

本発明のシフトレジスタとして動作する半導体回路は、クロック信号ＣＫの振幅が第２のｎチャネル型トランジスタ２０３の閾値よりも大きな振幅であればよく、消費電力の低減を図ることができる。   In the semiconductor circuit operating as the shift register of the present invention, it is only necessary that the amplitude of the clock signal CK is larger than the threshold value of the second n-channel transistor 203, so that power consumption can be reduced.

以上に説明したシフトレジスタは、レベルシフト部を設けなくても良好に動作する。従って、基板上における駆動回路の占有面積を低減することができ、基板面を有効に活用することができるものである。また、以上に説明したシフトレジスタとして動作する半導体回路は、クロック信号の振幅を電源電圧の電位より小さくしても閾値バラツキ等の影響を非常に受けにくく良好に動作させることができるものである。   The shift register described above operates satisfactorily without providing a level shift unit. Therefore, the area occupied by the drive circuit on the substrate can be reduced, and the substrate surface can be used effectively. In addition, the semiconductor circuit operating as the shift register described above can be operated satisfactorily even if the amplitude of the clock signal is made smaller than the potential of the power supply voltage, being hardly affected by threshold variation.

なお、本実施形態は、本明細書中の実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
（実施の形態２） Note that this embodiment mode can be freely combined with any description in the embodiment examples in this specification.
(Embodiment 2)

図６に、本発明のシフトレジスタとして動作する半導体回路の一形態を示す。図６には、第２ｎ−１段目（ｎは任意の整数、ｍはシフトレジスタに設けられた総段数であり、ｍ≧２ｎ≧２）のレジスタ６０１（第１のレジスタ）と、第２ｎ段目のレジスタ６０２（第２のレジスタ）とが表されている。レジスタ６０１は第１の回路群６０３、第２の回路群６０４を含み、レジスタ６０２は第１の回路群６０５、第２の回路群６０６を含んでいる。第２ｎ−１段目のレジスタ６０１において、第１の回路群６０３、第２の回路群６０４にはクロック信号が入力されている。また、第２ｎ段目のレジスタ６０２において、第１の回路群６０５、第２の回路群６０６には反転クロック信号ＣＫｂが入力されている。また、第２ｎ−１段目のレジスタ６０１に信号を入力するｎｏｄｅＡ、第２ｎ−１段目のレジスタ６０１から信号が出力される、もしくは第２ｎ段目のレジスタ６０２に信号を入力するｎｏｄｅＢ、第２ｎ段目のレジスタ６０２から信号が出力されるｎｏｄｅＣにおいて、ＮｏｄｅＡとＮｏｄｅＢに接続され、ＮｏｄｅＡとＮｏｄｅＢの否定和をとるためのＮＯＲ回路１（ＮＯＲ１）が設けられており、ＮｏｄｅＢとＮｏｄｅＣに接続され、ＮｏｄｅＢとＮｏｄｅＣの否定和をとるためのＮＯＲ回路２（ＮＯＲ２）が設けられている。勿論、取り出したい信号によっては、適宜、他のノードに接続して、他の論路素子を配置して行ってもよい。   FIG. 6 illustrates one embodiment of a semiconductor circuit that operates as a shift register of the present invention. FIG. 6 shows a register 601 (first register) of the 2n-1 stage (n is an arbitrary integer, m is the total number of stages provided in the shift register, and m ≧ 2n ≧ 2), and 2n A stage register 602 (second register) is shown. The register 601 includes a first circuit group 603 and a second circuit group 604, and the register 602 includes a first circuit group 605 and a second circuit group 606. In the 2n-1 stage register 601, a clock signal is input to the first circuit group 603 and the second circuit group 604. In the second n-th stage register 602, the inverted clock signal CKb is input to the first circuit group 605 and the second circuit group 606. In addition, nodeA that inputs a signal to the 2n-1 stage register 601, nodeB that outputs a signal from the 2n-1 stage register 601, or nodeB that inputs a signal to the 2nn stage register 602, A node C that outputs a signal from the 2n-th stage register 602 is connected to Node A and Node B, and is provided with a NOR circuit 1 (NOR 1) for taking the negative sum of Node A and Node B, and is connected to Node B and Node C. In addition, a NOR circuit 2 (NOR2) for taking the negative sum of NodeB and NodeC is provided. Of course, depending on the signal to be taken out, other logical elements may be arranged by connecting to other nodes as appropriate.

また図７（Ａ）に本実施の形態における本発明のシフトレジスタとして動作する半導体回路の具体的な回路構成について示す。図７（Ａ）には、第１のレジスタ６０１を構成する第１の回路群６０３として、第１のｐチャネル型トランジスタ７０１と、第１のｎチャネル型トランジスタ７０２と、第２のｎチャネル型トランジスタ７０３、また第２の回路群として第２のｐチャネル型トランジスタ７０４と、第３のｎチャネル型トランジスタ７０５と、第４のｎチャネル型トランジスタ７０６が設けられている。なお第２のレジスタも同様の構成の複数のトランジスタが設けられている。   FIG. 7A shows a specific circuit structure of a semiconductor circuit which operates as the shift register of the present invention in this embodiment mode. FIG. 7A illustrates a first circuit group 603 included in the first register 601 as a first p-channel transistor 701, a first n-channel transistor 702, and a second n-channel transistor. A transistor 703 and a second p-channel transistor 704, a third n-channel transistor 705, and a fourth n-channel transistor 706 are provided as a second circuit group. Note that the second register is also provided with a plurality of transistors having the same structure.

図７（Ａ）において、第１のｐチャネル型トランジスタ７０１の第１の端子は、高電位電源Ｖｄｄに接続され、第１のｐチャネル型トランジスタ７０１の第２の端子は第１のｎチャネル型トランジスタ７０２の第１の端子に接続され、第１のｎチャネル型トランジスタ７０２の第２の端子は第２のｎチャネル型トランジスタ７０３の第１の端子に接続され、第２のｎチャネル型トランジスタ７０３の第２の端子は低電位電源（ＶｓｓもしくはＧＮＤ）に接続されている。また第２のｐチャネル型トランジスタ７０４の第１の端子は、高電位電源Ｖｄｄに接続され、第２のｐチャネル型トランジスタ７０４の第２の端子は第３のｎチャネル型トランジスタ７０５の第１の端子に接続され、第３のｎチャネル型トランジスタ７０５のソ第２の端子は第４のｎチャネル型トランジスタ７０６の第１の端子に接続され、第４のｎチャネル型トランジスタ７０６の第２の端子は低電位電源（ＶｓｓもしくはＧＮＤ）に接続されている。また、第１のｐチャネル型トランジスタ７０１の第２の端子、及び第１のｎチャネル型トランジスタ７０２の第１の端子は、第２のｐチャネル型トランジスタ７０４のゲート及び第３のｎチャネル型トランジスタ７０５のゲートに接続されている。また、第１のｐチャネル型トランジスタ７０１のゲート及び第１のｎチャネル型トランジスタ７０２のゲートに入力信号ＳＰが入力され、第２のｐチャネル型トランジスタ７０４の第２の端子、及び第３のｎチャネル型トランジスタ７０５の第１の端子から出力信号が出力されている。   In FIG. 7A, the first terminal of the first p-channel transistor 701 is connected to the high potential power source Vdd, and the second terminal of the first p-channel transistor 701 is the first n-channel transistor. The second terminal of the first n-channel transistor 702 is connected to the first terminal of the second n-channel transistor 703, and the second n-channel transistor 703 is connected to the first terminal of the transistor 702. The second terminal is connected to a low potential power supply (Vss or GND). The first terminal of the second p-channel transistor 704 is connected to the high potential power source Vdd, and the second terminal of the second p-channel transistor 704 is the first terminal of the third n-channel transistor 705. And the second terminal of the third n-channel transistor 705 is connected to the first terminal of the fourth n-channel transistor 706 and the second terminal of the fourth n-channel transistor 706. Is connected to a low potential power supply (Vss or GND). The second terminal of the first p-channel transistor 701 and the first terminal of the first n-channel transistor 702 are the gate of the second p-channel transistor 704 and the third n-channel transistor. 705 is connected to the gate. Further, the input signal SP is input to the gate of the first p-channel transistor 701 and the gate of the first n-channel transistor 702, the second terminal of the second p-channel transistor 704, and the third n-channel transistor 704. An output signal is output from the first terminal of the channel transistor 705.

なお、図７（Ａ）において、第１の回路群、第２の回路群間に保持容量７１１設ける構成としたが必ずしも設ける必要はない。保持容量を形成しない場合は、各トランジスタの寄生容量を用いればよい。また容量に限らず、電位の保持することができる回路を接続する構成でもよい。   Note that in FIG. 7A, the storage capacitor 711 is provided between the first circuit group and the second circuit group; however, the storage capacitor 711 is not necessarily provided. When the storage capacitor is not formed, the parasitic capacitance of each transistor may be used. Further, the circuit is not limited to a capacitor, and a circuit that can hold a potential may be connected.

なお、本発明において、ひとつのトランジスタに含まれソースまたはドレインとして機能する二つの電極は、これらの電極間に生じる電位差によっていずれがソースとして機能するか、ドレインとして機能するかが決まる。そのため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、本明細書においては、ソース及びドレインとして機能する二つの電極を、それぞれ第１端子、第２端子と表記する。   Note that in the present invention, two electrodes included in one transistor and functioning as a source or a drain determine which functions as a source or a drain depending on a potential difference generated between these electrodes. Therefore, it is difficult to limit which is a source or a drain. Therefore, in this specification, two electrodes functioning as a source and a drain are referred to as a first terminal and a second terminal, respectively.

また図７（Ａ）において、第２ｎ−１段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）に設けられている第１のレジスタ６０１の第２のｎチャネル型トランジスタ７０３のゲート、及び第１のレジスタ６０１の第４のｎチャネル型トランジスタ７０６のゲートにはクロック信号ＣＫが入力されている。また、第２ｎ段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）に設けられている第２のレジスタ６０２の第２のｎチャネル型トランジスタ７０３のゲート、及び第１のレジスタ６０１の第４のｎチャネル型トランジスタ７０６のゲートには反転クロック信号ＣＫｂが入力されている。   In FIG. 7A, the gate of the second n-channel transistor 703 of the first register 601 provided in the 2n-1 stage (where n is an arbitrary integer and m ≧ 2n ≧ 2). The clock signal CK is input to the gate of the fourth n-channel transistor 706 of the first register 601. Further, the gate of the second n-channel transistor 703 of the second register 602 provided in the second n-th stage (n is an arbitrary integer, m ≧ 2n ≧ 2), and the first register 601 An inverted clock signal CKb is input to the gate of the fourth n-channel transistor 706.

次に本実施の形態における、シフトレジスタとして動作する半導体回路におけるタイミングチャートについて説明するため、図７（Ｂ）に各ノードについて表記して説明する。図７（Ｂ）において、第１のレジスタ６０１における第１のｐチャネル型トランジスタ７０１のゲート及び第１のｎチャネル型トランジスタ７０２のゲートにあたるノードをＳ０とする。また、第１のレジスタ６０１における第１のｐチャネル型トランジスタ７０１の第２の端子、及び第１のｎチャネル型トランジスタ７０２の第１の端子、または第２のｐチャネル型トランジスタ７０４のゲート及び第３のｎチャネル型トランジスタ７０５のゲートにあたるノードをＳ０ｂとする。また、第１のレジスタ６０１における第２のｐチャネル型トランジスタ７０４の第２の端子、及び第３のｎチャネル型トランジスタ７０５の第１の端子、または第２のレジスタ６０２における第１のｐチャネル型トランジスタ７０１のゲート及び第１のｎチャネル型トランジスタ７０２のゲートにあたるノードをＳ１とする。また、第２のレジスタ６０２における第１のｐチャネル型トランジスタ７０１の第２の端子、及び第１のｎチャネル型トランジスタ７０２の第１の端子、または第２のｐチャネル型トランジスタ７０４のゲート及び第３のｎチャネル型トランジスタ７０５のゲートにあたるノードをＳ１ｂとする。また、第２のレジスタ６０２における第２のｐチャネル型トランジスタ７０４の第２の端子にあたるノードをＳ２とする。またＮＯＲ１における出力端子のノードをＮＯ１、ＮＯＲ２における出力端子のノードをＮＯ２とする。   Next, in order to describe a timing chart in the semiconductor circuit operating as a shift register in this embodiment mode, each node is described with reference to FIG. In FIG. 7B, a node corresponding to the gate of the first p-channel transistor 701 and the gate of the first n-channel transistor 702 in the first register 601 is S0. In addition, the second terminal of the first p-channel transistor 701 in the first register 601 and the first terminal of the first n-channel transistor 702 or the gate of the second p-channel transistor 704 and the second terminal A node corresponding to the gate of the third n-channel transistor 705 is S0b. In addition, the second terminal of the second p-channel transistor 704 in the first register 601 and the first terminal of the third n-channel transistor 705 or the first p-channel transistor in the second register 602 are used. A node corresponding to the gate of the transistor 701 and the gate of the first n-channel transistor 702 is denoted by S1. In addition, the second terminal of the first p-channel transistor 701 and the first terminal of the first n-channel transistor 702 in the second register 602 or the gate of the second p-channel transistor 704 and the second terminal A node corresponding to the gate of the third n-channel transistor 705 is S1b. A node corresponding to the second terminal of the second p-channel transistor 704 in the second register 602 is denoted by S2. The node of the output terminal in NOR1 is NO1, and the node of the output terminal in NOR2 is NO2.

次に図８に、本実施の形態における図７（Ａ）の半導体回路のタイミングチャートについて示す。ここでは、図７（Ｂ）に示したクロック信号、反転クロック信号、各ノードの電位Ｓ０、Ｓ０ｂ、Ｓ１、Ｓ１ｂ、Ｓ２について示す。また入力信号ＳＰのパルスが入力された期間の前後のクロック信号の１／２周期分ずつに区切った区間を図示したようにそれぞれ、Ｔ０、Ｔ１，Ｔ２、Ｔ３とする。   Next, FIG. 8 shows a timing chart of the semiconductor circuit in FIG. 7A in this embodiment. Here, the clock signal, the inverted clock signal, and the potentials S0, S0b, S1, S1b, and S2 of each node illustrated in FIG. Further, as shown in the figure, T0, T1, T2, and T3 are sections divided into ½ cycles of the clock signal before and after the period in which the pulse of the input signal SP is input.

タイミングチャート中のＴ０、Ｔ１，Ｔ２、Ｔ３期間での、第１のレジスタ６０１における各トランジスタのオン、オフについて詳細に説明する。   The on and off of each transistor in the first register 601 in the periods T0, T1, T2, and T3 in the timing chart will be described in detail.

ここで、説明のため、シフトレジスタとして動作する半導体回路（内部回路）の電源電圧を１０Ｖ（高電位電源Ｖｄｄを１０Ｖ、低電位電源Ｖｓｓを０Ｖ）とし、コントローラＩＣ等の外部回路から入力されるクロック信号ＣＫや反転クロック信号ＣＫｂや入力信号等のパルス信号の振幅電圧を３Ｖ（高電位レベル（Ｈレベル、Ｈ電位、もしくはＨという）、低電位レベル（Ｌレベル、Ｌ電位、もしくはＬという）を０Ｖとする。外部回路を構成するＩＣは、内部回路よりも低い電源電位で動作する。   Here, for the sake of explanation, the power supply voltage of the semiconductor circuit (internal circuit) operating as a shift register is 10 V (the high potential power supply Vdd is 10 V and the low potential power supply Vss is 0 V) and is input from an external circuit such as a controller IC. The amplitude voltage of a pulse signal such as a clock signal CK, an inverted clock signal CKb, or an input signal is 3V (high potential level (referred to as H level, H potential, or H), low potential level (referred to as L level, L potential, or L). Is set to 0 V. The IC constituting the external circuit operates at a lower power supply potential than the internal circuit.

まず、図９（Ａ）において、期間Ｔ０では、第１の回路群６０３において、クロック信号ＣＫがＨレベルでノードＳ０もＨレベルであるため、第１のｐチャネル型トランジスタ７０１は非導通状態（オフ）になる。第１のｎチャネル型トランジスタ７０２および第２のｎチャネル型トランジスタ７０３はオンになるため、ノードＳ０ｂはＬレベルとなる。このとき、第２の回路群６０４において、第２のｐチャネル型トランジスタ７０４はオンし、第３のｎチャネル型トランジスタ７０５はオフになる。第４のｎチャネル型トランジスタ７０６はオンになるため、ノードＳ１はＨレベルを出力する。   First, in FIG. 9A, in the period T0, in the first circuit group 603, since the clock signal CK is at the H level and the node S0 is also at the H level, the first p-channel transistor 701 is in a non-conduction state ( Off). Since the first n-channel transistor 702 and the second n-channel transistor 703 are turned on, the node S0b is at the L level. At this time, in the second circuit group 604, the second p-channel transistor 704 is turned on and the third n-channel transistor 705 is turned off. Since the fourth n-channel transistor 706 is turned on, the node S1 outputs an H level.

次に図９（Ｂ）において、期間Ｔ１では、第１の回路群６０３において、クロック信号ＣＫがＬレベルでノードＳ０がＬレベルとなり、このとき、第１のｐチャネル型トランジスタ７０１はオンになる。第１のｎチャネル型トランジスタ７０２及び第２のｎチャネル型トランジスタ７０３がオフになるため、ノードＳ０ｂはＨレベルとなる。このとき、第２の回路群６０４において、第２のｐチャネル型トランジスタ７０４はオフし、第３のｎチャネル型トランジスタ７０５はオンし、第４のｎチャネル型トランジスタ７０６はオフになる。このとき、ノードＳ１は電気的に浮遊状態となり、ノードＳ１の電位は期間Ｔ１の前の期間である期間Ｔ０のノードＳ１の電位であるＨレベルの電位が保持されるため、ノードＳ１はＨレベルを出力する。   Next, in FIG. 9B, in the period T1, in the first circuit group 603, the clock signal CK is at the L level and the node S0 is at the L level. At this time, the first p-channel transistor 701 is turned on. . Since the first n-channel transistor 702 and the second n-channel transistor 703 are turned off, the node S0b is at an H level. At this time, in the second circuit group 604, the second p-channel transistor 704 is turned off, the third n-channel transistor 705 is turned on, and the fourth n-channel transistor 706 is turned off. At this time, the node S1 is in an electrically floating state, and the potential of the node S1 is maintained at the H level, which is the potential of the node S1 in the period T0, which is the period before the period T1. Is output.

次に図１０（Ａ）において、期間Ｔ２では、第１の回路群６０３において、クロック信号ＣＫはＨレベル、ノードＳ０はＬレベルとなり、このとき、第１のｐチャネル型トランジスタ７０１はオンになる。第１のｎチャネル型トランジスタ７０２がオフし、第２のｎチャネル型トランジスタ７０３はオンになるため、ノードＳ０ｂはＨレベルとなる。このとき、第２の回路群６０４において、第２のｐチャネル型トランジスタ７０４はオフし、第３のｎチャネル型トランジスタ７０５はオンになる。第４のｎチャネル型トランジスタ７０６はオンになるため、ノードＳ１はＬレベルを出力する。   Next, in FIG. 10A, in the period T2, in the first circuit group 603, the clock signal CK is at an H level and the node S0 is at an L level. At this time, the first p-channel transistor 701 is turned on. . Since the first n-channel transistor 702 is turned off and the second n-channel transistor 703 is turned on, the node S0b is at an H level. At this time, in the second circuit group 604, the second p-channel transistor 704 is turned off and the third n-channel transistor 705 is turned on. Since the fourth n-channel transistor 706 is turned on, the node S1 outputs an L level.

次に図１０（Ｂ）において、期間Ｔ３では、第１の回路群６０３において、クロック信号ＣＫがＬレベル、ノードＳ０がＨレベルとなり、第１のｐチャネル型トランジスタ７０１はオフになる。第１のｎチャネル型トランジスタ２０２がオンし、第２のｎチャネル型トランジスタはオフするため、ノードＳ０ｂは電気的に浮遊状態となる。このとき、ノードＳ０ｂの電位は期間Ｔ３の前の期間である期間Ｔ２のノードＳ０ｂの電位であるＨレベルの電位が保持される。そして、このとき、第２の回路群６０４において、第２のｐチャネル型トランジスタ７０４はオフし、第３のｎチャネル型トランジスタ７０５はオンし、第４のｎチャネル型トランジスタ７０６はオフになる。このとき、ノードＳ１は電気的に浮遊状態となり、ノードＳ１の電位は期間Ｔ１の前の期間である期間Ｔ０のノードＳ１の電位であるＨレベルの電位が保持されるため、ノードＳ１はＨレベルを出力する。   Next, in FIG. 10B, in the period T3, in the first circuit group 603, the clock signal CK is at the L level, the node S0 is at the H level, and the first p-channel transistor 701 is turned off. Since the first n-channel transistor 202 is turned on and the second n-channel transistor is turned off, the node S0b is in an electrically floating state. At this time, the potential of the node S0b is maintained at the H level potential which is the potential of the node S0b in the period T2, which is the period before the period T3. At this time, in the second circuit group 604, the second p-channel transistor 704 is turned off, the third n-channel transistor 705 is turned on, and the fourth n-channel transistor 706 is turned off. At this time, the node S1 is in an electrically floating state, and the potential of the node S1 is maintained at the H level, which is the potential of the node S1 in the period T0, which is the period before the period T1. Is output.

なお、第２のレジスタ６０２においては、反転クロック信号ＣＫｂ、上述の第１のレジスタ６０１におけるノードＳ１の電位によって動作が決定される。第２のレジスタ１０２における各トランジスタの動作については、クロック信号と反転クロック信号が反転、つまりＨレベルとＬレベルが反転した関係にあり、第１のレジスタ１０１の各トランジスタのＴ０〜Ｔ３の期間のいずれかの動作と同様であるためここでは詳述しない。   Note that the operation of the second register 602 is determined by the inverted clock signal CKb and the potential of the node S1 in the first register 601 described above. The operation of each transistor in the second register 102 is such that the clock signal and the inverted clock signal are inverted, that is, the H level and the L level are inverted, and each transistor of the first register 101 is in the period from T0 to T3. Since it is the same as any of the operations, it will not be described in detail here.

また、本発明と同様の動作を行う回路構成であれば特にトランジスタの極性は問わない。例えば、各トランジスタの極性を反転させたい場合には、各トランジスタに入力される信号を反転して入力すればよい。そのため、本実施の形態のトランジスタの極性、クロック信号等に特に限定されない。   Further, the polarity of the transistor is not particularly limited as long as the circuit configuration performs the same operation as that of the present invention. For example, in order to invert the polarity of each transistor, the signal input to each transistor may be inverted and input. Therefore, there is no particular limitation on the polarity of the transistor, the clock signal, and the like in this embodiment.

なお、本発明におけるシフトレジスタとして動作する半導体回路は、ノードＳ０とノードＳ１の否定和をとるためのＮＯＲ（ノア）回路によって、ＣＫ信号の半周期分遅れた信号を順次とりだしていく。取り出される信号はＣＫ信号の立ち上がり（本明細書では、信号がＬレベルからＨレベルに変化する動作を立ち上がりと呼ぶ）によって、信号を取り出すため、トランジスタのゲートへの充放電にかかる信号の波形の遅延や鈍りの問題の影響を受けることのない信号を画素部に出力することができる。   Note that the semiconductor circuit operating as a shift register in the present invention sequentially takes out a signal delayed by a half cycle of the CK signal by a NOR circuit for taking the negative sum of the node S0 and the node S1. The signal to be extracted is a signal that is extracted by the rising edge of the CK signal (in this specification, the operation in which the signal changes from the L level to the H level is referred to as the rising edge). A signal that is not affected by the problem of delay or dullness can be output to the pixel portion.

以上の様に、本発明のシフトレジスタとして動作する半導体回路を用いることで、入力信号ＳＰに対して、ＣＫ信号の半周期分遅れた信号を作り出すことができる。そして、本発明のシフトレジスタとして動作する半導体回路を複数接続することにより、シフトレジスタ回路を構成することができる。   As described above, by using the semiconductor circuit that operates as the shift register of the present invention, a signal delayed by a half cycle of the CK signal can be generated with respect to the input signal SP. A shift register circuit can be formed by connecting a plurality of semiconductor circuits that operate as the shift register of the present invention.

本発明のシフトレジスタとして動作する半導体回路は、クロック信号ＣＫの振幅が第２のｎチャネル型トランジスタ７０３の閾値よりも大きな振幅であればよく、従来のシフトレジスタとして動作する半導体回路に比べ、消費電力の低減を図ることができる。   The semiconductor circuit that operates as the shift register according to the present invention only needs to have an amplitude larger than the threshold value of the second n-channel transistor 703, and the consumption of the semiconductor circuit as compared with the conventional semiconductor circuit that operates as the shift register. Electric power can be reduced.

以上に説明したシフトレジスタは、レベルシフト部を設けなくても良好に動作する。従って、基板上における駆動回路の占有面積を低減することができ、基板面を有効に活用することができるものである。また、以上に説明したシフトレジスタとして動作する半導体回路は、クロック信号の振幅を電源電圧の電位より小さくしても閾値バラツキ等の影響を非常に受けにくく良好に動作させることができるものである。   The shift register described above operates satisfactorily without providing a level shift unit. Therefore, the area occupied by the drive circuit on the substrate can be reduced, and the substrate surface can be used effectively. In addition, the semiconductor circuit operating as the shift register described above can be operated satisfactorily even if the amplitude of the clock signal is made smaller than the potential of the power supply voltage, being hardly affected by threshold variation.

なお、本実施形態は、本明細書中の実施例のいかなる記載とも自由に組み合わせて実施することが可能である。   Note that this embodiment mode can be freely combined with any description in the embodiment examples in this specification.

図１１（Ａ）において、基板１１０７上に、複数の画素１１０１がマトリクス状に配置された画素部１１０２を有し、画素部１１０２の周辺には、信号線駆動回路１１０３、第１の走査線駆動回路１１０４及び第２の走査線駆動回路１１０５を有する。これらの駆動回路は、ＦＰＣ１１０６を介して外部より信号が供給される。   In FIG. 11A, a pixel portion 1102 in which a plurality of pixels 1101 are arranged in a matrix is provided over a substrate 1107, and a signal line driver circuit 1103 and a first scan line driver are provided around the pixel portion 1102. A circuit 1104 and a second scan line driver circuit 1105 are included. These drive circuits are supplied with signals from the outside via the FPC 1106.

図１１（Ｂ）には、第１の走査線駆動回路１１０４及び第２の走査線駆動回路１１０５の構成を示す。第１の走査線駆動回路１１０４、第２の走査線駆動回路１１０５は、シフトレジスタ１１１４、バッファ１１１５を有する。また、図１１（Ｃ）には、信号線駆動回路１１０３の構成を示す。信号線駆動回路１１０３はシフトレジスタ１１１１、第１のラッチ回路１１１２、第２のラッチ回路１１１３、バッファ１１１７を有する。   FIG. 11B illustrates a structure of the first scan line driver circuit 1104 and the second scan line driver circuit 1105. The first scan line driver circuit 1104 and the second scan line driver circuit 1105 include a shift register 1114 and a buffer 1115. FIG. 11C illustrates the structure of the signal line driver circuit 1103. The signal line driver circuit 1103 includes a shift register 1111, a first latch circuit 1112, a second latch circuit 1113, and a buffer 1117.

本発明のシフトレジスタとして動作する半導体回路は、上記シフトレジスタ１１１１、及びシフトレジスタ１１１４に適用することができる。本発明のシフトレジスタとして動作する半導体回路を適用することによって、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタとして正しく動作することができる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減することができる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、半導体回路を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なくできるため、高い歩留まりが期待できる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、レベルシフト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させることができる。   A semiconductor circuit operating as a shift register of the present invention can be applied to the shift register 1111 and the shift register 1114. By applying a semiconductor circuit that operates as a shift register of the present invention, a clock signal whose amplitude is smaller than a potential difference between a high potential power source and a low potential power source that drives the shift register can be used as a shift register. It can work correctly. In addition, by using the semiconductor circuit that operates as the shift register of the present invention, power consumption can be reduced without a through current flowing between the high potential power source and the low potential power source. In addition, by applying the semiconductor circuit that operates as the shift register of the present invention, the number of transistors included in the semiconductor circuit can be reduced as compared with the conventional shift register circuit, so that a high yield can be expected. In addition, by applying the semiconductor circuit that operates as the shift register of the present invention, the semiconductor circuit that operates as a shift register on the substrate can be operated without particularly providing a level shift unit. Can do.

なお、走査線駆動回路と信号線駆動回路の構成は、上記記載に限定されず、例えばサンプリング回路やレベルシフタなどを具備していてもよい。また、上記駆動回路以外に、ＣＰＵやコントローラなどの回路を基板１１０７に一体形成してもよい。そうすると、接続する外部回路（ＩＣ）の個数が減少し、軽量、薄型がさらに図れるため、携帯端末などには特に有効である。   Note that the structures of the scan line driver circuit and the signal line driver circuit are not limited to the above description, and may include a sampling circuit, a level shifter, or the like, for example. In addition to the driving circuit, a circuit such as a CPU or a controller may be integrally formed on the substrate 1107. Then, the number of external circuits (IC) to be connected is reduced, and the weight and thickness can be further increased.

また本実施例は、上記実施の形態及び上記実施例のいかなる記載とも自由に組み合わせて実施することが可能である。   This embodiment can be implemented by being freely combined with any description of the above embodiment modes and embodiments.

以下に本発明の半導体回路を構成するｎチャネル型トランジスタ及びｐチャネル型トランジスタを、絶縁表面を有する基板上に薄膜トランジスタ（ＴＦＴ）で作製する例について、作製手順を簡略に図１２〜１４を用いて示す。図１２〜１４に示す構成を具備するアクティブマトリクス型表示装置は液晶表示装置やＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子を用いた表示装置を実現することを可能とするものである。   Hereinafter, an example in which an n-channel transistor and a p-channel transistor that form a semiconductor circuit of the present invention are formed using a thin film transistor (TFT) over a substrate having an insulating surface will be described with reference to FIGS. Show. The active matrix display device having the structure shown in FIGS. 12 to 14 can realize a liquid crystal display device or a display device using an EL (Electro Luminescence) element.

まず、図１２（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラス基板４０１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成るブロッキング層４０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ４、ＮＨ３、Ｎ２Ｏから作製される酸化窒化シリコン膜を１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）形成し、同様にＳｉＨ４、Ｎ２Ｏから作製される酸化窒化水素化シリコン膜を５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成する。本実施例ではブロッキング層４０２を２層構造として示したが、絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。 First, as shown in FIG. 12A, a silicon oxide film, silicon nitride is formed on a glass substrate 401 such as barium borosilicate glass or aluminoborosilicate glass represented by Corning # 7059 glass or # 1737 glass. A blocking layer 402 made of an insulating film such as a film or a silicon oxynitride film is formed. For example, a silicon oxynitride film formed from SiH 4 , NH 3 , and N 2 O by plasma CVD is formed to a thickness of 10 to 200 nm (preferably 50 to 100 nm), and similarly oxidized from SiH 4 and N 2 O. A silicon hydride film is stacked to a thickness of 50 to 200 nm (preferably 100 to 150 nm). Although the blocking layer 402 is shown as a two-layer structure in this embodiment, it may be formed as a single-layer insulating film or a structure in which two or more layers are stacked.

島状に分割された半導体層４０３〜４０６は、非晶質構造を有する半導体膜を、レーザーアニール法やファーネスアニール炉を用いた熱処理により結晶構造を有する半導体膜（以下、結晶質半導体膜という）で形成する。熱処理には、加熱炉、レーザ照射、若しくはレーザ光の代わりにランプから発する光の照射（以下、ランプアニールと表記する）、又はそれらを組み合わせて用いることができる。この島状の半導体層４０３〜４０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。   The semiconductor layers 403 to 406 divided into islands are formed by converting a semiconductor film having an amorphous structure into a semiconductor film having a crystal structure by a heat treatment using a laser annealing method or a furnace annealing furnace (hereinafter referred to as a crystalline semiconductor film). Form with. For the heat treatment, a heating furnace, laser irradiation, irradiation of light emitted from a lamp instead of laser light (hereinafter referred to as lamp annealing), or a combination thereof can be used. The island-shaped semiconductor layers 403 to 406 are formed to have a thickness of 25 to 80 nm (preferably 30 to 60 nm). There is no limitation on the material of the crystalline semiconductor film, but the crystalline semiconductor film is preferably formed of silicon or a silicon germanium (SiGe) alloy.

レーザーアニール法での結晶質半導体膜を作製には、連続発振型のレーザビーム（ＣＷレーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を用いることができる。ここで用いることができるレーザビームは、Ａｒレーザ、Ｋｒレーザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。 For the production of the crystalline semiconductor film by the laser annealing method, a continuous wave laser beam (CW laser beam) or a pulsed laser beam (pulse laser beam) can be used. The laser beam that can be used here is a gas laser such as an Ar laser, a Kr laser, or an excimer laser, single crystal YAG, YVO 4 , forsterite (Mg 2 SiO 4 ), YAlO 3 , GdVO 4 , or polycrystalline ( (Ceramics) YAG, Y 2 O 3 , YVO 4 , YAlO 3 , GdVO 4 with one or more of Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta added as dopants A laser oscillated from one or more of laser, glass laser, ruby laser, alexandrite laser, Ti: sapphire laser, copper vapor laser, or gold vapor laser as a medium can be used. By irradiating the fundamental wave of such a laser beam and the second to fourth harmonic laser beams of these fundamental waves, a crystal having a large grain size can be obtained. For example, a second harmonic (532 nm) or a third harmonic (355 nm) of an Nd: YVO 4 laser (fundamental wave 1064 nm) can be used. Energy density of the laser is about 0.01 to 100 MW / cm 2 (preferably 0.1 to 10 MW / cm 2) is required. Then, irradiation is performed at a scanning speed of about 10 to 2000 cm / sec.

なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒイオンレーザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。 Note that single crystal YAG, YVO 4 , forsterite (Mg 2 SiO 4 ), YAlO 3 , GdVO 4 , or polycrystalline (ceramic) YAG, Y 2 O 3 , YVO 4 , YAlO 3 , GdVO 4 , dopants Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta, a laser using a medium added with one or more, an Ar ion laser, or a Ti: sapphire laser should oscillate continuously It is also possible to perform pulse oscillation at an oscillation frequency of 10 MHz or more by performing Q switch operation, mode synchronization, or the like. When the laser beam is oscillated at an oscillation frequency of 10 MHz or more, the semiconductor film is irradiated with the next pulse during the period from when the semiconductor film is melted by the laser to solidification. Therefore, unlike the case of using a pulse laser having a low oscillation frequency, the solid-liquid interface can be continuously moved in the semiconductor film, so that crystal grains continuously grown in the scanning direction can be obtained.

媒質としてセラミック（多結晶）を用いると、短時間かつ低コストで自由な形状に媒質を形成することが可能である。単結晶を用いる場合、通常、直径数ｍｍ、長さ数十ｍｍの円柱状の媒質が用いられているが、セラミックを用いる場合はさらに大きいものを作ることが可能である。   When ceramic (polycrystal) is used as the medium, it is possible to form the medium in a free shape in a short time and at low cost. When a single crystal is used, a cylindrical medium having a diameter of several millimeters and a length of several tens of millimeters is usually used. However, when ceramic is used, a larger one can be made.

発光に直接寄与する媒質中のＮｄ、Ｙｂなどのドーパントの濃度は、単結晶中でも多結晶中でも大きくは変えられないため、濃度を増加させることによるレーザの出力向上にはある程度限界がある。しかしながら、セラミックの場合、単結晶と比較して媒質の大きさを著しく大きくすることができるため大幅な出力向上が期待できる。   Since the concentration of dopants such as Nd and Yb in the medium that directly contributes to light emission cannot be changed greatly regardless of whether it is a single crystal or a polycrystal, there is a certain limit to improving the laser output by increasing the concentration. However, in the case of ceramic, since the size of the medium can be remarkably increased as compared with the single crystal, a great improvement in output can be expected.

さらに、セラミックの場合では、平行六面体形状や直方体形状の媒質を容易に形成することが可能である。このような形状の媒質を用いて、発振光を媒質の内部でジグザグに進行させると、発振光路を長くとることができる。そのため、増幅が大きくなり、大出力で発振させることが可能になる。また、このような形状の媒質から射出されるレーザビームは射出時の断面形状が四角形状であるため、丸状のビームと比較すると、線状ビームに整形するのに有利である。このように射出されたレーザビームを、光学系を用いて整形することによって、短辺の長さ１ｍｍ以下、長辺の長さ数ｍｍ〜数ｍの線状ビームを容易に得ることが可能となる。また、励起光を媒質に均一に照射することにより、線状ビームは長辺方向にエネルギー分布の均一なものとなる。   Further, in the case of ceramic, a medium having a parallelepiped shape or a rectangular parallelepiped shape can be easily formed. When a medium having such a shape is used to cause oscillation light to travel in a zigzag manner inside the medium, the oscillation optical path can be made longer. As a result, amplification is increased and oscillation can be performed with high output. Further, since the laser beam emitted from the medium having such a shape has a quadrangular cross-sectional shape at the time of emission, it is advantageous for shaping into a linear beam as compared with a round beam. By shaping the emitted laser beam using an optical system, it is possible to easily obtain a linear beam having a short side length of 1 mm or less and a long side length of several mm to several m. Become. In addition, by irradiating the medium with the excitation light uniformly, the linear beam has a uniform energy distribution in the long side direction.

この線状ビームを半導体膜に照射することによって、半導体膜の全面をより均一にアニールすることが可能になる。線状ビームの両端まで均一なアニールが必要な場合は、その両端にスリットを配置し、エネルギーの減衰部を遮光するなどの工夫が必要となる。   By irradiating the semiconductor film with this linear beam, the entire surface of the semiconductor film can be annealed more uniformly. When uniform annealing is required up to both ends of the linear beam, it is necessary to arrange a slit at both ends to shield the energy attenuating portion.

次いで、島状の半導体層４０３〜４０６を覆うゲート絶縁膜４０７を形成する。ゲート絶縁膜４０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜４０７はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。   Next, a gate insulating film 407 is formed to cover the island-shaped semiconductor layers 403 to 406. The gate insulating film 407 is formed of an insulating film containing silicon with a thickness of 40 to 150 nm by using a plasma CVD method or a sputtering method. In this embodiment, a silicon oxynitride film is formed with a thickness of 120 nm. Needless to say, the gate insulating film 407 is not limited to such a silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure.

そして、ゲート絶縁膜４０７上にゲート電極を形成するための第１の導電膜４０８ａと第２の導電膜４０８ｂとを形成する。本実施例では、第１の導電膜４０８ａを窒化タンタルまたはチタンで５０〜１００ｎｍの厚さに形成し、第２の導電膜４０８ｂをタングステンで１００〜３００ｎｍの厚さに形成する。これらの材料は、窒素雰囲気中における４００〜６００℃の熱処理でも安定であり、抵抗率が著しく増大することがない。   Then, a first conductive film 408 a and a second conductive film 408 b for forming a gate electrode are formed over the gate insulating film 407. In this embodiment, the first conductive film 408a is formed with tantalum nitride or titanium to a thickness of 50 to 100 nm, and the second conductive film 408b is formed with tungsten to a thickness of 100 to 300 nm. These materials are stable even in heat treatment at 400 to 600 ° C. in a nitrogen atmosphere, and the resistivity does not increase remarkably.

次に図１２（Ｂ）に示すように、レジストによるマスク４０９を形成し、ゲート電極を形成するための第１のエッチング処理を行う。エッチング方法に限定はないが、好適にはＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いる。エッチング用ガスにＣＦ４とＣｌ２を混合し、０．５〜２Ｐａ、好ましくは１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ４とＣｌ２を混合した場合にはタングステン膜、窒化タンタル膜及びチタン膜の場合でも、それぞれ同程度の速度でエッチングすることができる。 Next, as shown in FIG. 12B, a resist mask 409 is formed, and a first etching process for forming a gate electrode is performed. There is no limitation on the etching method, but an ICP (Inductively Coupled Plasma) etching method is preferably used. CF 4 and Cl 2 are mixed in an etching gas, and 500 W of RF (13.56 MHz) power is supplied to the coil electrode at a pressure of 0.5 to 2 Pa, preferably 1 Pa, to generate plasma. 100 W RF (13.56 MHz) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. When CF 4 and Cl 2 are mixed, etching can be performed at a similar rate even in the case of a tungsten film, a tantalum nitride film, and a titanium film.

上記エッチング条件では、レジストによるマスクの形状と、基板側に印加するバイアス電圧の効果により端部をテーパー形状とすることができる。テーパー部の角度は２５〜４５度となるようにする。また、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。タングステンに対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０ｎｍ程度エッチングされる。こうして、第１のエッチング処理により第１の導電膜と第２の導電膜から成る第１の形状の導電層４１０〜４１５（第１の導電膜４１０ａ〜４１５ａと第２の導電膜４１０ｂ〜４１５ｂ）を形成する。４１６はゲート絶縁膜であり、第１の形状の導電層で覆われない領域は２０〜５０ｎｍ程度エッチングされ薄くなる。   Under the above etching conditions, the end portion can be tapered by the shape of the resist mask and the effect of the bias voltage applied to the substrate side. The angle of the tapered portion is set to 25 to 45 degrees. In order to etch without leaving a residue on the gate insulating film, it is preferable to increase the etching time at a rate of about 10 to 20%. Since the selection ratio of the silicon oxynitride film to tungsten is 2 to 4 (typically 3), the surface where the silicon oxynitride film is exposed is etched by about 20 to 50 nm by the over-etching process. Thus, the first shape conductive layers 410 to 415 (the first conductive films 410a to 415a and the second conductive films 410b to 415b) formed of the first conductive film and the second conductive film by the first etching treatment. Form. Reference numeral 416 denotes a gate insulating film, and a region not covered with the first shape conductive layer is etched and thinned by about 20 to 50 nm.

そして図１２（Ｃ）に示すように、第１のドーピング処理を行いｎ型の不純物（ドナー）をドーピングする。ドーピングの方法はイオンドープ法若しくはイオン注入法で行う。イオンドープ法の条件はドーズ量を１×１０１３〜５×１０１４／ｃｍ２として行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。この場合、加速電圧を制御（例えば、２０〜６０ｋｅＶ）して、第１の形状の導電層をマスクとして利用する。こうして、第１の不純物領域４１７〜４２０を形成する。例えば、第１の不純物領域４１７〜４２０おけるｎ型の不純物の濃度は１×１０２０〜１×１０２１／ｃｍ３の範囲で形成する。 Then, as shown in FIG. 12C, a first doping process is performed to dope n-type impurities (donors). Doping is performed by ion doping or ion implantation. The ion doping method is performed at a dose of 1 × 10 13 to 5 × 10 14 / cm 2 . As the impurity element imparting n-type, an element belonging to Group 15, typically phosphorus (P) or arsenic (As) is used. In this case, the acceleration voltage is controlled (for example, 20 to 60 keV), and the first shape conductive layer is used as a mask. Thus, first impurity regions 417 to 420 are formed. For example, the n-type impurity concentration in the first impurity regions 417 to 420 is formed in the range of 1 × 10 20 to 1 × 10 21 / cm 3 .

図１３（Ａ）で示す第２のエッチング処理は、同様にＩＣＰエッチング装置を用い、エッチングガスにＣＦ４とＣｌ２とＯ２を混合して、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ電力（１３．５６ＭＨｚ）を供給してプラズマを生成する。基板側（試料ステージ）には５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりタングステン膜を異方性エッチングし、第１の導電層である窒化タンタル膜またはチタン膜を残存させるようにする。こうして、第２の形状の導電層４２１〜４２６（第１の導電膜４２１ａ〜４２６ａと第２の導電膜４２１ｂ〜４２６ｂ）を形成する。ゲート絶縁膜は第２の形状の導電層４２１〜４２６で覆われない領域はさらに２０〜５０ｎｍ程度エッチングされて膜厚が薄くなる。 In the second etching process shown in FIG. 13A, similarly, an ICP etching apparatus is used, and CF 4 , Cl 2, and O 2 are mixed in an etching gas, and RF of 500 W is applied to a coil-type electrode at a pressure of 1 Pa. Electric power (13.56 MHz) is supplied to generate plasma. 50 W RF (13.56 MHz) power is applied to the substrate side (sample stage), and a lower self-bias voltage is applied than in the first etching process. Under such conditions, the tungsten film is anisotropically etched to leave the tantalum nitride film or titanium film as the first conductive layer. Thus, second shape conductive layers 421 to 426 (first conductive films 421a to 426a and second conductive films 421b to 426b) are formed. The region of the gate insulating film that is not covered with the second shape conductive layers 421 to 426 is further etched by about 20 to 50 nm to be thinned.

次いで、第２のドーピング処理を行う。第１のドーピング処理よりもドーズ量を下げ高加速電圧の条件でｎ型の不純物（ドナー）をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０１３／ｃｍ２のドーズ量で行い、図１２（Ｃ）で島状の半導体層に形成された第１の不純物領域の内側に第２の不純物領域４２７〜４３０を形成する。このドーピングは、第２の導電膜４２３ｂ〜４２６ｂを不純物元素に対するマスクとして用い、第１の導電膜４２３ａ〜４２６ａの下側の領域に不純物元素が添加されるようにドーピングする。この不純物領域は、第１の導電膜４２３ａ〜４２６ａがほぼ同じ膜厚で残存していることから、第２の形状の導電層に沿った方向における濃度分布の差は小さく、１×１０１７〜１×１０１９／ｃｍ３の濃度でｎ型の不純物（ドナー）が含まれるように形成する。 Next, a second doping process is performed. The n-type impurity (donor) is doped under a condition of a high acceleration voltage with a lower dose than in the first doping process. For example, the acceleration voltage is set to 70 to 120 keV and the dose is 1 × 10 13 / cm 2 , and the second impurity is formed inside the first impurity region formed in the island-shaped semiconductor layer in FIG. Regions 427 to 430 are formed. In this doping, the second conductive films 423b to 426b are used as masks against the impurity elements, and doping is performed so that the impurity elements are added to regions below the first conductive films 423a to 426a. In this impurity region, since the first conductive films 423a to 426a remain with substantially the same film thickness, the difference in the concentration distribution in the direction along the second shape conductive layer is small, and 1 × 10 17 to An n-type impurity (donor) is included at a concentration of 1 × 10 19 / cm 3 .

そして、図１３（Ｂ）に示すように、第３のエッチング処理を行い、ゲート絶縁膜のエッチング処理を行う。その結果、第１の導電膜４２１ａ〜４２６ａもエッチングされ、端部が後退して小さくなり、第３の形状の導電層４３１〜４３６（第１の導電膜４３１ａ〜４３６ａと第２の導電膜４３１ｂ〜４３６ｂ）が形成される。４３７は残存するゲート絶縁膜であり、エッチングをさらに進めて半導体層の表面を露出させても良い。   Then, as shown in FIG. 13B, a third etching process is performed to etch the gate insulating film. As a result, the first conductive films 421a to 426a are also etched, the end portions thereof are recessed and become small, and the third shape conductive layers 431 to 436 (the first conductive films 431a to 436a and the second conductive film 431b). ~ 436b) are formed. Reference numeral 437 denotes a remaining gate insulating film, which may be further etched to expose the surface of the semiconductor layer.

ｐチャネル型ＴＦＴに対しては、図１３（Ｃ）に示すように、レジストマスク４３８、４３９を形成し、ｐチャネル型ＴＦＴを形成する島状の半導体層にｐ型の不純物（アクセプタ）をドーピングする。ｐ型の不純物（アクセプタ）は１３族に属する元素から選ばれ、典型的にはボロン（Ｂ）を用いる。第３の不純物領域４４０ａ〜４４０ｃの不純物濃度は２×１０２０〜２×１０２１／ｃｍ３となるようにする。第３の不純物領域にはリンが添加されているが、それ以上の濃度でボロンを添加して導電型を反転させておく。 For the p-channel TFT, as shown in FIG. 13C, resist masks 438 and 439 are formed, and p-type impurities (acceptors) are doped in the island-shaped semiconductor layer forming the p-channel TFT. To do. The p-type impurity (acceptor) is selected from elements belonging to Group 13, and typically boron (B) is used. The impurity concentration of the third impurity regions 440a to 440c is set to 2 × 10 20 to 2 × 10 21 / cm 3 . Although phosphorus is added to the third impurity region, boron is added at a concentration higher than that to reverse the conductivity type.

以上までの工程で半導体層に不純物領域が形成される。図１３において、第３の形状の導電層４３３〜４３５はゲート電極となり、第３の形状の導電層４３６は容量配線となる。また、第３の形状の導電層４３１、４３２はソース線などの配線を形成する。   Through the above steps, impurity regions are formed in the semiconductor layer. In FIG. 13, the third shape conductive layers 433 to 435 serve as gate electrodes, and the third shape conductive layer 436 serves as a capacitor wiring. The third shape conductive layers 431 and 432 form wirings such as source lines.

次に、図１４（Ａ）では最初に、窒化シリコン膜（ＳｉＮ：Ｈ）または酸化窒化シリコン膜（ＳｉＮｘＯｙ：Ｈ）から成る第１の絶縁膜４４１をプラズマＣＶＤ法で形成する。そして導電型の制御を目的としてそれぞれの島状の半導体層に添加された不純物元素を活性化する工程を行う。活性化はファーネスアニール炉を用いる熱アニール法で行うことが好ましい。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することもできる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行う。 Next, in FIG. 14A, first, a first insulating film 441 made of a silicon nitride film (SiN: H) or a silicon oxynitride film (SiN x O y : H) is formed by a plasma CVD method. Then, a step of activating the impurity element added to each island-like semiconductor layer is performed for the purpose of controlling the conductivity type. Activation is preferably performed by a thermal annealing method using a furnace annealing furnace. In addition, a laser annealing method or a rapid thermal annealing method (RTA method) can also be applied. In the thermal annealing method, the oxygen concentration is 1 ppm or less, preferably 0.1 ppm or less in a nitrogen atmosphere at 400 to 700 ° C., typically 500 to 600 ° C. In this example, the temperature is 550 ° C. for 4 hours. Heat treatment is performed.

その後、第１の絶縁膜４４１上に窒化シリコン膜（ＳｉＮ：Ｈ）または酸化窒化シリコン膜（ＳｉＮｘＯｙ：Ｈ）から成る第２の絶縁膜４４２を形成する。そして、３５０〜５００℃で熱処理を行う。第２の絶縁膜４４２から放出される水素により半導体膜の水素化を行う。 After that, a second insulating film 442 made of a silicon nitride film (SiN: H) or a silicon oxynitride film (SiN x O y : H) is formed over the first insulating film 441. And heat processing is performed at 350-500 degreeC. The semiconductor film is hydrogenated with hydrogen released from the second insulating film 442.

さらに、図１４（Ｂ）で示すように有機樹脂からなる第３の絶縁膜４４３を約１０００ｎｍの厚さに形成する。有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜を用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成する。   Further, as shown in FIG. 14B, a third insulating film 443 made of an organic resin is formed to a thickness of about 1000 nm. As the organic resin film, polyimide, acrylic, polyimide amide, or the like can be used. Advantages of using the organic resin film are that the film forming method is simple, the relative dielectric constant is low, the parasitic capacitance can be reduced, and the flatness is excellent. Organic resin films other than those described above can also be used. Here, after applying to the substrate, a thermal polymerization type polyimide is used and baked at 300 ° C.

次に、第３の絶縁膜４４３、第２の絶縁膜４４２、第１の絶縁膜４４１に、コンタクトホールを形成し、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）などを用いて、接続電極４５１及びソースまたはドレイン配線４４４〜４４７を形成する。また、画素部においては、第１の画素電極４５０、ゲート配線４４９、接続電極４４８を形成する。   Next, contact holes are formed in the third insulating film 443, the second insulating film 442, and the first insulating film 441, and aluminum (Al), titanium (Ti), tantalum (Ta), or the like is used. Connection electrodes 451 and source or drain wirings 444 to 447 are formed. In the pixel portion, a first pixel electrode 450, a gate wiring 449, and a connection electrode 448 are formed.

こうして、同一の基板上にｐチャネル型ＴＦＴ４５３とｎチャネル型ＴＦＴ４５４が形成される。図１４（Ｂ）ではｐチャネル型ＴＦＴ４５３とｎチャネル型ＴＦＴ４５４の断面図のみを示しているが、これらのＴＦＴを用いて、本発明の半導体回路を具備するゲート信号線駆動回路、ソース信号線駆動回路を同一基板上に一体に形成することができる。   Thus, a p-channel TFT 453 and an n-channel TFT 454 are formed on the same substrate. In FIG. 14B, only a cross-sectional view of the p-channel TFT 453 and the n-channel TFT 454 is shown; however, using these TFTs, a gate signal line driver circuit and a source signal line driver provided with the semiconductor circuit of the present invention are used. The circuit can be formed integrally on the same substrate.

本実施例で説明した薄膜トランジスタの構造はあくまで一実施例であり、図１２〜１４に示した作製工程及び構造に限定される必要はない。公知の薄膜トランジスタ作製方法によって、本発明の半導体回路を同一基板上に一体に形成することができる。そしてこのような回路は、薄膜トランジスタで構成されることによりガラス基板などの面積の大きい基板上に安価に形成できるため、表示装置の大面積化、低コスト化が可能である。また併せて、ゲート信号線駆動回路、ソース信号線駆動回路に、本発明のシフトレジスタとして動作する半導体回路を適用することによって、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタとして正しく動作することができる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減することができる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、半導体回路を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なくできるため、高い歩留まりが期待できる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、レベルシフト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させることができる。   The structure of the thin film transistor described in this embodiment is just an example, and is not necessarily limited to the manufacturing process and structure illustrated in FIGS. The semiconductor circuit of the present invention can be integrally formed over the same substrate by a known thin film transistor manufacturing method. Such a circuit can be formed at low cost over a substrate having a large area such as a glass substrate by being formed using a thin film transistor, so that the display device can have a large area and a low cost. In addition, by applying the semiconductor circuit that operates as the shift register of the present invention to the gate signal line driver circuit and the source signal line driver circuit, the amplitude of the clock signal can be reduced between the high potential power source that drives the shift register and the low potential. Even a clock signal having an amplitude smaller than the potential difference from the power supply can correctly operate as a shift register. In addition, by using the semiconductor circuit that operates as the shift register of the present invention, power consumption can be reduced without a through current flowing between the high potential power source and the low potential power source. In addition, by applying the semiconductor circuit that operates as the shift register of the present invention, the number of transistors included in the semiconductor circuit can be reduced as compared with the conventional shift register circuit, so that a high yield can be expected. In addition, by applying the semiconductor circuit that operates as the shift register of the present invention, the semiconductor circuit that operates as a shift register on the substrate can be operated without particularly providing a level shift unit. Can do.

また本実施例は、上記実施の形態及び上記実施例のいかなる記載とも自由に組み合わせて実施することが可能である。   This embodiment can be implemented by being freely combined with any description of the above embodiment modes and embodiments.

本実施例では、アクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。図１５に示すように、図１４（Ｂ）の状態の基板上に層間膜４６１、４６２を形成し、その上に第２の画素電極４６３を形成し、その上に配向膜５５１を形成する。本実施例では配向膜としてポリイミド膜を用いる。また、対向基板５５２には、透明導電膜５５３と、配向膜５５４とを形成する。なお、対向基板には必要に応じてカラーフィルターや遮蔽膜を形成しても良い。   In this embodiment, a process for manufacturing an active matrix liquid crystal display device from an active matrix substrate will be described. As shown in FIG. 15, interlayer films 461 and 462 are formed on the substrate in the state of FIG. 14B, a second pixel electrode 463 is formed thereon, and an alignment film 551 is formed thereon. In this embodiment, a polyimide film is used as the alignment film. A transparent conductive film 553 and an alignment film 554 are formed over the counter substrate 552. Note that a color filter or a shielding film may be formed on the counter substrate as necessary.

次に、配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するように調節する。そして、画素部と、駆動回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼りあわせる。   Next, after forming an alignment film, a rubbing process is performed to adjust the liquid crystal molecules so that they are aligned with a certain pretilt angle. Then, the active matrix substrate on which the pixel portion, the drive circuit is formed, and the counter substrate are bonded to each other through a sealing material, a spacer (both not shown), and the like by a known cell assembling process.

その後、両基板の間に液晶５０５を注入し、封止材（図示せず）によって完全に封止する。液晶には公知の液晶材料を用いれば良い。このようにして図１５に示すアクティブマトリクス型液晶表示装置が完成する。   Thereafter, liquid crystal 505 is injected between both substrates and completely sealed with a sealing material (not shown). A known liquid crystal material may be used for the liquid crystal. In this way, the active matrix liquid crystal display device shown in FIG. 15 is completed.

次に、このアクティブマトリクス型液晶表示装置の構成を、図１６の斜視図を用いて説明する。アクティブマトリクス基板は、ガラス基板１６０１上に形成された、画素部１６０２と、ゲート側駆動回路１６０３と、ソース側駆動回路１６０４で構成される。画素部の画素ＴＦＴ１６０５はｎチャネル型ＴＦＴであり、画素電極１６０６及び保持容量１６０７に接続される。   Next, the configuration of the active matrix liquid crystal display device will be described with reference to the perspective view of FIG. The active matrix substrate includes a pixel portion 1602, a gate side driver circuit 1603, and a source side driver circuit 1604 which are formed over a glass substrate 1601. A pixel TFT 1605 in the pixel portion is an n-channel TFT and is connected to the pixel electrode 1606 and the storage capacitor 1607.

また、周辺に設けられる駆動回路は本発明の半導体回路を基本として構成されている。ゲート側駆動回路１６０３と、ソース側駆動回路１６０４はそれぞれゲート配線１６０８とソース配線１６０９で画素部１６０２に接続されている。また、ＦＰＣ１６１０が接続された外部入出力端子１６１１には駆動回路まで信号を伝達するための入出力配線１６１２（接続配線）、入出力配線１６１３が設けられている。また、１６１４は対向基板である。   The drive circuit provided in the periphery is configured based on the semiconductor circuit of the present invention. The gate side driver circuit 1603 and the source side driver circuit 1604 are connected to the pixel portion 1602 through a gate wiring 1608 and a source wiring 1609, respectively. The external input / output terminal 1611 to which the FPC 1610 is connected is provided with an input / output wiring 1612 (connection wiring) and an input / output wiring 1613 for transmitting signals to the drive circuit. Reference numeral 1614 denotes a counter substrate.

本実施例で説明したアクティブマトリクス型液晶表示装置の構成はあくまで一実施例であり、図１５、図１６に示した構造に限定される必要はない。公知のアクティブマトリクス型液晶表示装置の作製方法によって、本発明の半導体回路をアクティブマトリクス型液晶表示装置の駆動回路部に実装することができる。そして本発明の半導体回路を具備するアクティブマトリクス型液晶表示装置は、薄膜トランジスタで構成されることによりガラス基板などの面積の大きい基板上に安価に形成できるため、表示装置の大面積化、低コスト化が可能である。また併せて、ゲート信号線駆動回路、ソース信号線駆動回路に、本発明のシフトレジスタとして動作する半導体回路を適用することによって、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタとして正しく動作することができる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減することができる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、半導体回路を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なくできるため、高い歩留まりが期待できる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、レベルシフト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させることができる。   The configuration of the active matrix liquid crystal display device described in this embodiment is merely an embodiment, and is not necessarily limited to the structure shown in FIGS. By a known method for manufacturing an active matrix liquid crystal display device, the semiconductor circuit of the present invention can be mounted on a driver circuit portion of the active matrix liquid crystal display device. The active matrix liquid crystal display device including the semiconductor circuit of the present invention can be formed at low cost on a substrate having a large area such as a glass substrate by being composed of thin film transistors, so that the display device has a large area and a low cost. Is possible. In addition, by applying the semiconductor circuit that operates as the shift register of the present invention to the gate signal line driver circuit and the source signal line driver circuit, the amplitude of the clock signal can be reduced between the high potential power source that drives the shift register and the low potential. Even a clock signal having an amplitude smaller than the potential difference from the power supply can correctly operate as a shift register. In addition, by using the semiconductor circuit that operates as the shift register of the present invention, power consumption can be reduced without a through current flowing between the high potential power source and the low potential power source. In addition, by applying the semiconductor circuit that operates as the shift register of the present invention, the number of transistors included in the semiconductor circuit can be reduced as compared with the conventional shift register circuit, so that a high yield can be expected. In addition, by applying the semiconductor circuit that operates as the shift register of the present invention, the semiconductor circuit that operates as a shift register on the substrate can be operated without particularly providing a level shift unit. Can do.

なお、本明細書中では図１６に示した半導体装置をアクティブマトリクス型液晶表示装置と呼んでいるが、図１６に示すようにＦＰＣまで取り付けられた液晶パネルのことを一般的には液晶モジュールという。従って、本実施例でいうアクティブマトリクス型液晶表示装置を液晶モジュールと呼んでも差し支えない。   In this specification, the semiconductor device shown in FIG. 16 is called an active matrix liquid crystal display device, but a liquid crystal panel attached up to an FPC as shown in FIG. 16 is generally called a liquid crystal module. . Therefore, the active matrix liquid crystal display device in this embodiment may be called a liquid crystal module.

また本実施例は、上記実施の形態及び上記実施例のいかなる記載とも自由に組み合わせて実施することが可能である。   This embodiment can be implemented by being freely combined with any description of the above embodiment modes and embodiments.

本実施例では、本発明の半導体回路を具備する発光装置の一形態に相当するパネルの外観について、図１７を用いて説明する。図１７（Ａ）は、第１の基板上に形成されたトランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネルの上面図であり、図１７（Ｂ）は、図１７（Ａ）のＡ−Ａ’における断面図に相当する。   In this example, the appearance of a panel corresponding to one mode of a light-emitting device including a semiconductor circuit of the present invention will be described with reference to FIGS. FIG. 17A is a top view of a panel in which a transistor and a light-emitting element formed over the first substrate are sealed with a sealant between the second substrate and FIG. 17B. FIG. 17A corresponds to a cross-sectional view taken along the line AA ′ of FIG.

第１の基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、第１の走査線駆動回路４００４と、第２の走査線駆動回路４００５とを囲むようにして、シール材４０２０が設けられている。また画素部４００２と、信号線駆動回路４００３と、第１の走査線駆動回路４００４と、第２の走査線駆動回路４００５の上に、第２の基板４００６が設けられている。よって画素部４００２と、信号線駆動回路４００３と、第１の走査線駆動回路４００４と、第２の走査線駆動回路４００５とは、第１の基板４００１とシール材４０２０と第２の基板４００６とによって、充填材４００７と共に密封されている。   A sealant 4020 is provided so as to surround the pixel portion 4002, the signal line driver circuit 4003, the first scan line driver circuit 4004, and the second scan line driver circuit 4005 provided over the first substrate 4001. It has been. In addition, a second substrate 4006 is provided over the pixel portion 4002, the signal line driver circuit 4003, the first scan line driver circuit 4004, and the second scan line driver circuit 4005. Therefore, the pixel portion 4002, the signal line driver circuit 4003, the first scan line driver circuit 4004, and the second scan line driver circuit 4005 include the first substrate 4001, the sealant 4020, and the second substrate 4006. Is sealed together with the filler 4007.

また第１の基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、第１の走査線駆動回路４００４と、第２の走査線駆動回路４００５とは、トランジスタを複数有しており、図１７（Ｂ）では、信号線駆動回路４００３に含まれるトランジスタ４００８と、画素部４００２に含まれる駆動用トランジスタ４００９及びスイッチング用トランジスタ４０１０とを例示している。   Further, the pixel portion 4002, the signal line driver circuit 4003, the first scan line driver circuit 4004, and the second scan line driver circuit 4005 provided over the first substrate 4001 each include a plurality of transistors. In FIG. 17B, a transistor 4008 included in the signal line driver circuit 4003 and a driving transistor 4009 and a switching transistor 4010 included in the pixel portion 4002 are illustrated.

また４０１１は発光素子に相当し、駆動用トランジスタ４００９のドレインと接続されている配線４０１７の一部が、発光素子４０１１の第１の電極として機能する。また透明導電膜が、発光素子４０１１の第２の電極４０１２として機能する。なお発光素子４０１１の構成は、本実施例に示した構成に限定されない。発光素子４０１１から取り出す光の方向や、駆動用トランジスタ４００９の極性などに合わせて、発光素子４０１１の構成は適宜変えることができる。   Reference numeral 4011 corresponds to a light-emitting element, and a part of the wiring 4017 connected to the drain of the driving transistor 4009 functions as a first electrode of the light-emitting element 4011. The transparent conductive film functions as the second electrode 4012 of the light-emitting element 4011. Note that the structure of the light-emitting element 4011 is not limited to the structure shown in this embodiment. The structure of the light-emitting element 4011 can be changed as appropriate depending on the direction of light extracted from the light-emitting element 4011, the polarity of the driving transistor 4009, or the like.

また信号線駆動回路４００３、第１の走査線駆動回路４００４、第２の走査線駆動回路４００５または画素部４００２に与えられる各種信号及び電圧は、図１７（Ｂ）に示す断面図では図示されていないが、引き出し配線４０１４及び４０１５を介して、接続端子４０１６から供給されている。   Further, various signals and voltages supplied to the signal line driver circuit 4003, the first scan line driver circuit 4004, the second scan line driver circuit 4005, or the pixel portion 4002 are not illustrated in the cross-sectional view in FIG. Although not provided, it is supplied from the connection terminal 4016 via the lead wirings 4014 and 4015.

本実施例では、接続端子４０１６が、発光素子４０１１が有する第２の電極４０１２と同じ導電膜から形成されている。また、引き出し配線４０１４は、配線４０１７と同じ導電膜から形成されている。また引き出し配線４０１５は、駆動用トランジスタ４００９、スイッチング用トランジスタ４０１０、トランジスタ４００８がそれぞれ有するゲートと、同じ導電膜から形成されている。   In this embodiment, the connection terminal 4016 is formed using the same conductive film as the second electrode 4012 included in the light-emitting element 4011. The lead wiring 4014 is formed from the same conductive film as the wiring 4017. The lead wiring 4015 is formed of the same conductive film as the gates of the driving transistor 4009, the switching transistor 4010, and the transistor 4008.

接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。   The connection terminal 4016 is electrically connected to a terminal included in the FPC 4018 through an anisotropic conductive film 4019.

なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。   Note that as the first substrate 4001 and the second substrate 4006, glass, metal (typically stainless steel), ceramics, or plastic can be used. As the plastic, an FRP (Fiberglass-Reinforced Plastics) plate, a PVF (polyvinyl fluoride) film, a mylar film, a polyester film, or an acrylic resin film can be used. A sheet having a structure in which an aluminum foil is sandwiched between PVF films or mylar films can also be used.

但し、発光素子４０１１からの光の取り出し方向に位置する第２の基板４００６は、透光性を有していなければならない。よって第２の基板４００６は、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。   Note that the second substrate 4006 located in the direction in which light is extracted from the light-emitting element 4011 must have a light-transmitting property. Therefore, the second substrate 4006 is formed using a light-transmitting material such as a glass plate, a plastic plate, a polyester film, or an acrylic film.

また、充填材４００７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。   As the filler 4007, in addition to an inert gas such as nitrogen or argon, an ultraviolet curable resin or a thermosetting resin can be used. PVC (polyvinyl chloride), acrylic, polyimide, epoxy resin, silicon resin, PVB (Polyvinyl butyral) or EVA (ethylene vinyl acetate) can be used. In this example, nitrogen was used as the filler.

また、周辺に設けられる駆動回路は本発明の半導体回路を基本として構成されている。第１の走査線駆動回路４００４、第２の走査線駆動回路４００５と、信号線駆動回路４００３はそれぞれゲート配線とソース配線で画素部に接続されている。   The drive circuit provided in the periphery is configured based on the semiconductor circuit of the present invention. The first scan line driver circuit 4004, the second scan line driver circuit 4005, and the signal line driver circuit 4003 are connected to the pixel portion through gate lines and source lines, respectively.

本実施例は、上記実施の形態及び上記実施例と組み合わせて実施することができる。   This embodiment can be implemented in combination with the above embodiment mode and the above embodiments.

本実施例で説明した発光装置の構成はあくまで一実施例であり、図１７に示した構造に限定される必要はない。公知の発光装置の作製方法によって、本発明の半導体回路を発光装置の駆動回路部に実装することができる。そして本発明の半導体回路を具備する発光装置は、薄膜トランジスタで構成されることによりガラス基板などの面積の大きい基板上に安価に形成できるため、表示装置の大面積化、低コスト化が可能である。また併せて、ゲート信号線駆動回路、ソース信号線駆動回路に、本発明のシフトレジスタとして動作する半導体回路を適用することによって、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタとして正しく動作することができる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減することができる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、半導体回路を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なくできるため、高い歩留まりが期待できる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、レベルシフト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させることができる。   The structure of the light-emitting device described in this embodiment is just an example, and is not necessarily limited to the structure illustrated in FIG. The semiconductor circuit of the present invention can be mounted on a driver circuit portion of a light emitting device by a known method for manufacturing a light emitting device. A light-emitting device including the semiconductor circuit of the present invention can be formed on a substrate having a large area such as a glass substrate by using a thin film transistor, so that the display device can have a large area and a low cost. . In addition, by applying the semiconductor circuit that operates as the shift register of the present invention to the gate signal line driver circuit and the source signal line driver circuit, the amplitude of the clock signal can be reduced between the high potential power source that drives the shift register and the low potential. Even a clock signal having an amplitude smaller than the potential difference from the power supply can correctly operate as a shift register. In addition, by using the semiconductor circuit that operates as the shift register of the present invention, power consumption can be reduced without a through current flowing between the high potential power source and the low potential power source. In addition, by applying the semiconductor circuit that operates as the shift register of the present invention, the number of transistors included in the semiconductor circuit can be reduced as compared with the conventional shift register circuit, so that a high yield can be expected. In addition, by applying the semiconductor circuit that operates as the shift register of the present invention, the semiconductor circuit that operates as a shift register on the substrate can be operated without particularly providing a level shift unit. Can do.

なお、本明細書中では図１７に示した半導体装置をアクティブマトリクス型発光装置と呼んでいるが、図１７（Ａ）に示すようにＦＰＣまで取り付けられたＥＬ素子を用いたパネルのことを本明細書ではＥＬモジュールという。   Note that although the semiconductor device illustrated in FIG. 17 is referred to as an active matrix light-emitting device in this specification, a panel using an EL element attached up to the FPC as illustrated in FIG. In the specification, it is called an EL module.

また本実施例は、上記実施の形態及び上記実施例のいかなる記載とも自由に組み合わせて実施することが可能である。   This embodiment can be implemented by being freely combined with any description of the above embodiment modes and embodiments.

以下に本発明の半導体回路を構成するＮチャネル型トランジスタ及びＰチャネル型トランジスタを単結晶基板上に作製する例について、簡略に図１８を用いて示す。   Hereinafter, an example in which an N-channel transistor and a P-channel transistor included in the semiconductor circuit of the present invention are formed over a single crystal substrate will be briefly described with reference to FIGS.

まず、単結晶シリコンからなるシリコン基板１９０１を用意する。そして、シリコン基板の主面（素子形成面または回路形成面）の第１の素子形成領域にｎ型ウェル１９０２を、第２の素子形成領域にｐ型ウェル１９０３をそれぞれ選択的に形成する。   First, a silicon substrate 1901 made of single crystal silicon is prepared. Then, an n-type well 1902 and a p-type well 1903 are selectively formed in the first element formation region of the main surface (element formation surface or circuit formation surface) of the silicon substrate, respectively.

次いで、第１の素子形成領域と第２の素子形成領域とを区画するための素子分離領域となるフィールド酸化膜１９０４を形成する。フィールド酸化膜１９０４は厚い熱酸化膜であり、公知のＬＯＣＯＳ法を用いて形成すればよい。なお、素子分離法は、ＬＯＣＯＳ法に限定されず、例えば素子分離領域はトレンチ分離法を用いてトレンチ構造を有していてもよいし、ＬＯＣＯＳ構造とトレンチ構造の組み合わせであってもよい。   Next, a field oxide film 1904 serving as an element isolation region for partitioning the first element formation region and the second element formation region is formed. The field oxide film 1904 is a thick thermal oxide film and may be formed using a known LOCOS method. The element isolation method is not limited to the LOCOS method. For example, the element isolation region may have a trench structure using the trench isolation method, or may be a combination of the LOCOS structure and the trench structure.

次いで、シリコン基板の表面を、例えば熱酸化させることによってゲート絶縁膜を形成する。ゲート絶縁膜は、ＣＶＤ法を用いて形成してもよく、酸化窒化珪素膜や酸化珪素膜や窒化珪素膜やそれらの積層膜を用いることができる。例えば、熱酸化により得られる膜厚５ｎｍの酸化珪素膜とＣＶＤ法で得られる膜厚１０ｎｍ〜１５ｎｍの酸化窒化珪素膜の積層膜を形成する。   Next, a gate insulating film is formed by thermally oxidizing the surface of the silicon substrate, for example. The gate insulating film may be formed by a CVD method, and a silicon oxynitride film, a silicon oxide film, a silicon nitride film, or a stacked film thereof can be used. For example, a stacked film of a silicon oxide film having a thickness of 5 nm obtained by thermal oxidation and a silicon oxynitride film having a thickness of 10 nm to 15 nm obtained by a CVD method is formed.

次いで、ポリシリコン層１９０５ｂ、１９０６ｂとシリサイド層１９０５ａ、１９０６ａとの積層膜を全面に形成し、リソグラフィ技術およびドライエッチング技術に基づき積層膜をパターニングすることによってゲート絶縁膜上にポリサイド構造を有するゲート電極１９０５、１９０６を形成する。ポリシリコン層１９０５ｂ、１９０６ｂは低抵抗化するために予め、１０２１／ｃｍ３程度の濃度でリン（Ｐ）をドープしておいても良いし、ポリシリコン膜を形成した後で濃いｎ型不純物を拡散させても良い。また、シリサイド層１９０５ａ、１９０６ａを形成する材料はモリブデンシリサイド（ＭｏＳｉｘ）、タングステンシリサイド（ＷＳｉｘ）、タンタルシリサイド（ＴａＳｉｘ）、チタンシリサイド（ＴｉＳｉｘ）などを適用することが可能であり、公知の方法に従い形成すれば良い。 Next, a stacked film of polysilicon layers 1905b and 1906b and silicide layers 1905a and 1906a is formed on the entire surface, and the stacked film is patterned based on a lithography technique and a dry etching technique to form a gate electrode having a polycide structure on the gate insulating film. 1905 and 1906 are formed. The polysilicon layers 1905b and 1906b may be doped in advance with phosphorus (P) at a concentration of about 10 21 / cm 3 in order to reduce the resistance, or after the formation of the polysilicon film, a deep n-type impurity May be diffused. The silicide layers 1905a and 1906a can be made of molybdenum silicide (MoSix), tungsten silicide (WSix), tantalum silicide (TaSix), titanium silicide (TiSix), or the like. Just do it.

次いで、エクステンション領域を形成するために、ゲート絶縁膜を介してシリコン半導体基板にイオン注入を行う。本実施例においては、各ソース領域およびドレイン領域とチャネル形成領域との間に形成された不純物領域をエクステンション領域と呼ぶ。エクステンション領域１９０７、１９０８の不純物濃度は、ソース領域およびドレイン領域の不純物濃度よりも低い場合もあるし、同等の場合もあるし、高い場合もある。即ち、エクステンション領域の不純物濃度は、半導体装置に要求される特性に基づいて決定すればよい。   Next, in order to form an extension region, ion implantation is performed on the silicon semiconductor substrate through the gate insulating film. In this embodiment, the impurity region formed between each source region and drain region and the channel formation region is called an extension region. The impurity concentration of the extension regions 1907 and 1908 may be lower than the impurity concentration of the source region and the drain region, may be equal, or may be higher. That is, the impurity concentration in the extension region may be determined based on characteristics required for the semiconductor device.

本実施例は、ｐチャネル型ＦＥＴを形成すべき第１の素子形成領域をレジスト材料で被覆し、ｎ型不純物であるヒ素（Ａｓ）やリン（Ｐ）をシリコン基板に注入する。また、ｎチャネル型ＦＥＴを形成すべき第２の素子形成領域をレジスト材料で被覆し、ｐ型不純物であるボロン（Ｂ）をシリコン基板に注入する。   In this embodiment, a first element formation region where a p-channel FET is to be formed is covered with a resist material, and arsenic (As) or phosphorus (P), which are n-type impurities, is implanted into a silicon substrate. Further, the second element formation region in which the n-channel FET is to be formed is covered with a resist material, and boron (B) that is a p-type impurity is implanted into the silicon substrate.

次いで、イオン注入された不純物の活性化および、イオン注入によって発生したシリコン基板における結晶欠陥を回復するために、第１回目の活性化処理を行う。Ｓｉの融点程度の温度まで半導体基板を加熱して活性化する。   Next, a first activation process is performed in order to activate the ion-implanted impurities and recover crystal defects in the silicon substrate generated by the ion implantation. The semiconductor substrate is heated to a temperature about the melting point of Si and activated.

次いで、ゲート電極の側壁にサイドウォール１９０９、１９１０を形成する。例えば酸化珪素からなる絶縁材料層を全面にＣＶＤ法にて体積させ、かかる絶縁材料層をエッチバックすることによってサイドウォールを形成すればよい。エッチバックの際に自己整合的にゲート絶縁膜を選択的に除去してもよい。また、エッチバック後にゲート絶縁膜のエッチングを行ってもよい。こうして、ゲート電極の幅と、そのゲート電極の側壁の両側に設けられたサイドウォールの幅とを合計した幅を有するゲート絶縁膜１９１１、１９１２が形成される。   Next, sidewalls 1909 and 1910 are formed on the sidewalls of the gate electrode. For example, an insulating material layer made of silicon oxide may be made to have a volume by a CVD method over the entire surface, and the insulating material layer may be etched back to form a sidewall. The gate insulating film may be selectively removed in a self-aligned manner during the etch back. Further, the gate insulating film may be etched after the etch back. Thus, gate insulating films 1911 and 1912 having a total width of the width of the gate electrode and the widths of the sidewalls provided on both sides of the side wall of the gate electrode are formed.

次いで、ソース領域およびドレイン領域を形成するために、露出したシリコン基板にイオン注入を行う。ｐチャネル型ＦＥＴを形成すべき第１の素子形成領域をレジスト材料で被覆し、ｎ型不純物であるヒ素（Ａｓ）やリン（Ｐ）をシリコン基板に注入してソース領域１９１３及びドレイン領域１９１４を形成する。また、ｎチャネル型ＦＥＴを形成すべき第２の素子形成領域をレジスト材料で被覆し、ｐ型不純物であるボロン（Ｂ）をシリコン基板に注入してソース領域１９１５及びドレイン領域１９１６を形成する。   Next, ion implantation is performed on the exposed silicon substrate to form a source region and a drain region. A first element formation region in which a p-channel FET is to be formed is covered with a resist material, and n-type impurities such as arsenic (As) and phosphorus (P) are implanted into the silicon substrate to form a source region 1913 and a drain region 1914. Form. Further, a second element formation region in which an n-channel FET is to be formed is covered with a resist material, and boron (B) which is a p-type impurity is implanted into the silicon substrate to form a source region 1915 and a drain region 1916.

次いで、イオン注入された不純物の活性化および、イオン注入によって発生したシリコン基板における結晶欠陥を回復するために、第２回目の活性化処理を行う。   Next, a second activation process is performed in order to activate the ion-implanted impurities and recover crystal defects in the silicon substrate generated by the ion implantation.

そして、活性化後に層間絶縁膜やプラグ電極やメタル配線等を形成する。第１の層間絶縁膜１９１７は、プラズマＣＶＤ法や減圧ＣＶＤ法を用いて酸化シリコン膜や酸化窒化シリコン膜などで１００〜２０００ｎｍの厚さに形成する。さらにその上にリンガラス（ＰＳＧ）、あるいはボロンガラス（ＢＳＧ）、もしくはリンボロンガラス（ＰＢＳＧ）の第２の層間絶縁膜１９１８が形成する。第２の層間絶縁膜１９１８は、平坦性を上げるため、スピンコート法や常圧ＣＶＤ法で作製する。   Then, after activation, an interlayer insulating film, a plug electrode, a metal wiring, and the like are formed. The first interlayer insulating film 1917 is formed to a thickness of 100 to 2000 nm using a silicon oxide film, a silicon oxynitride film, or the like by using a plasma CVD method or a low pressure CVD method. Further, a second interlayer insulating film 1918 made of phosphorus glass (PSG), boron glass (BSG), or phosphorus boron glass (PBSG) is formed thereon. The second interlayer insulating film 1918 is manufactured by spin coating or atmospheric pressure CVD in order to improve flatness.

ソース電極１９１９、１９２１、及びドレイン電極１９２０、１９２２は、第１の層間絶縁膜１９１７および第２の層間絶縁膜１９１８にそれぞれのＦＥＴのソース領域及びドレイン領域に達するコンタクトホールを形成した後に形成するもので、低抵抗材料として通常良く用いられるアルミニウム（Ａｌ）を用いると良い。また、Ａｌとチタン（Ｔｉ）の積層構造としても良い。   The source electrodes 1919 and 1921 and the drain electrodes 1920 and 1922 are formed after forming contact holes reaching the source and drain regions of the respective FETs in the first interlayer insulating film 1917 and the second interlayer insulating film 1918. Therefore, it is preferable to use aluminum (Al) which is usually used as a low resistance material. Alternatively, a stacked structure of Al and titanium (Ti) may be used.

また、ここでは図示していないが、第１の層間絶縁膜１９１７および第２の層間絶縁膜１９１８にゲート電極に達するコンタクトホールが設けられ、第１の層間絶縁膜上に設けられている配線と電気的に接続する電極が形成する。   Although not shown here, a contact hole reaching the gate electrode is provided in the first interlayer insulating film 1917 and the second interlayer insulating film 1918, and a wiring provided on the first interlayer insulating film and An electrically connected electrode is formed.

最後に、パッシベーション膜１９２３と第３の層間絶縁膜１９２４を形成する。図１８において向かって左側がｐチャネル型トランジスタ１９２５であり、右側がｎチャネル型トランジスタ１９２６である。   Finally, a passivation film 1923 and a third interlayer insulating film 1924 are formed. In FIG. 18, the left side is a p-channel transistor 1925 and the right side is an n-channel transistor 1926.

パッシベーション膜１９２３は、プラズマＣＶＤ法で窒化シリコン膜、または酸化シリコン膜、あるいは窒化酸化シリコン膜で形成されている。さらに、第３の層間絶縁膜１９２４は有機樹脂材料で１μｍ〜２μｍの厚さに形成する。有機樹脂材料として、ポリイミド、ポリアミド、アクリル、ベンゾシクロブテン（ＢＣＢ）などを用いることができる。有機樹脂膜を用いることの利点は、膜の形成方法が簡単である点や、比誘電率が低いので寄生容量を低減できる点、平坦化するのに適している点などがある。勿論、上述した以外の有機樹脂膜を用いても良い。   The passivation film 1923 is formed of a silicon nitride film, a silicon oxide film, or a silicon nitride oxide film by a plasma CVD method. Further, the third interlayer insulating film 1924 is formed of an organic resin material with a thickness of 1 μm to 2 μm. As the organic resin material, polyimide, polyamide, acrylic, benzocyclobutene (BCB), or the like can be used. Advantages of using the organic resin film include that the film formation method is simple, that the parasitic capacitance can be reduced because the relative dielectric constant is low, and that it is suitable for planarization. Of course, organic resin films other than those described above may be used.

このようにして、ｐチャネル型トランジスタ１９２５とｎチャネル型トランジスタ１９２６が完成する。本実施例で説明したトランジスタの構成はあくまで一実施例であり、図１８に示した作製工程及び構造に限定される必要はない。公知の単結晶基板上へのトランジスタ作製方法によって、本発明の半導体回路を単結晶基板上に形成することができる。そしてこのような回路は、単結晶基板に構成されることにより高速動作が可能であり、また、駆動電圧を低くして低消費電力化をすることができる。また併せて、ゲート信号線駆動回路、ソース信号線駆動回路に、本発明のシフトレジスタとして動作する半導体回路を適用することによって、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタとして正しく動作することができる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減することができる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、半導体回路を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なくできるため、高い歩留まりが期待できる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、レベルシフト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させることができる。   In this manner, a p-channel transistor 1925 and an n-channel transistor 1926 are completed. The structure of the transistor described in this embodiment is just an embodiment and need not be limited to the manufacturing process and structure shown in FIGS. The semiconductor circuit of the present invention can be formed over a single crystal substrate by a known method for manufacturing a transistor over a single crystal substrate. Such a circuit can operate at high speed by being configured on a single crystal substrate, and can reduce power consumption by lowering a driving voltage. In addition, by applying the semiconductor circuit that operates as the shift register of the present invention to the gate signal line driver circuit and the source signal line driver circuit, the amplitude of the clock signal can be reduced between the high potential power source that drives the shift register and the low potential. Even a clock signal having an amplitude smaller than the potential difference from the power supply can correctly operate as a shift register. In addition, by using the semiconductor circuit that operates as the shift register of the present invention, power consumption can be reduced without a through current flowing between the high potential power source and the low potential power source. In addition, by applying the semiconductor circuit that operates as the shift register of the present invention, the number of transistors included in the semiconductor circuit can be reduced as compared with the conventional shift register circuit, so that a high yield can be expected. In addition, by applying the semiconductor circuit that operates as the shift register of the present invention, the semiconductor circuit that operates as a shift register on the substrate can be operated without particularly providing a level shift unit. Can do.

本発明の半導体装置を具備する電子機器として、テレビ受像器、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図１９、図２０、図２１（Ａ）〜図２１（Ｂ）、図２２（Ａ）〜図２２（Ｂ）、図２３、図２４（Ａ）〜図２４（Ｅ）に示す。   As an electronic device including the semiconductor device of the present invention, a television receiver, a video camera, a digital camera, a goggle type display, a navigation system, a sound reproduction device (car audio component, etc.), a computer, a game device, a portable information terminal (mobile computer) A mobile phone, a portable game machine, an electronic book, etc.) and an image playback apparatus (specifically, a digital versatile disc (DVD)) provided with a recording medium, and a display capable of displaying the image. Device). Specific examples of these electronic devices are shown in FIGS. 19, 20, 21 </ b> A to 21 </ b> B, 22 </ b> A to 22 </ b> B, 23, 24 </ b> A to 24 ( E).

図１９は表示パネル５００１と、回路基板５０１１を組み合わせたＥＬモジュールを示している。回路基板５０１１には、コントロール回路５０１２や信号分割回路５０１３などが形成されており、接続配線５０１４によって表示パネル５００１と電気的に接続されている。   FIG. 19 shows an EL module in which a display panel 5001 and a circuit board 5011 are combined. A circuit board 5011 is provided with a control circuit 5012, a signal dividing circuit 5013, and the like, and is electrically connected to the display panel 5001 through a connection wiring 5014.

この表示パネル５００１には、複数の画素が設けられた画素部５００２と、走査線駆動回路５００３、選択された画素にビデオ信号を供給する信号線駆動回路５００４を備えている。なおＥＬモジュールを作製する場合は上記実施例を用いて画素部５００２の画素を構成する半導体装置を作製すればよい。また、走査線駆動回路５００３や信号線駆動回路５００４等制御用駆動回路部を、上記実施例により形成されたＴＦＴを用いて作製することが可能である。以上のように、図１９に示すＥＬモジュールテレビを完成させることができる。   The display panel 5001 includes a pixel portion 5002 provided with a plurality of pixels, a scanning line driver circuit 5003, and a signal line driver circuit 5004 for supplying a video signal to the selected pixel. Note that in the case of manufacturing an EL module, a semiconductor device which forms a pixel in the pixel portion 5002 may be manufactured using the above embodiment. In addition, a control driver circuit portion such as the scan line driver circuit 5003 or the signal line driver circuit 5004 can be manufactured using the TFT formed in the above embodiment. As described above, the EL module television shown in FIG. 19 can be completed.

図２０は、ＥＬテレビ受像機の主要な構成を示すブロック図である。チューナ５１０１は映像信号と音声信号を受信する。映像信号は、映像信号増幅回路５１０２と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路５１０３と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路５０１２により処理される。コントロール回路５０１２は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路５０１３を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。   FIG. 20 is a block diagram illustrating a main configuration of an EL television receiver. A tuner 5101 receives a video signal and an audio signal. The video signal includes a video signal amplifying circuit 5102, a video signal processing circuit 5103 that converts a signal output from the video signal into a color signal corresponding to each color of red, green, and blue, and the video signal as input specifications of the driver IC. Processing is performed by a control circuit 5012 for conversion. The control circuit 5012 outputs a signal to each of the scanning line side and the signal line side. In the case of digital driving, a signal dividing circuit 5013 may be provided on the signal line side so that an input digital signal is divided into m pieces and supplied.

チューナ５１０１で受信した信号のうち、音声信号は音声信号増幅回路５１０５に送られ、その出力は音声信号処理回路５１０６を経てスピーカー５１０７に供給される。制御回路５１０８は受信局（受信周波数）や音量の制御情報を入力部５１０９から受け、チューナ５１０１や音声信号処理回路５１０６に信号を送出する。   Of the signals received by the tuner 5101, the audio signal is sent to the audio signal amplifier circuit 5105, and the output is supplied to the speaker 5107 through the audio signal processing circuit 5106. The control circuit 5108 receives control information on the receiving station (reception frequency) and volume from the input unit 5109 and sends a signal to the tuner 5101 and the audio signal processing circuit 5106.

図２１（Ａ）に示すように、ＥＬモジュールを筐体５２０１に組みこんで、テレビ受像機を完成させることができる。ＥＬモジュールにより、表示画面５２０２が形成される。また、スピーカー５２０３、操作スイッチ５２０４などが適宜備えられている。   As shown in FIG. 21A, an EL module can be incorporated in a housing 5201 to complete a television receiver. A display screen 5202 is formed by the EL module. In addition, a speaker 5203, an operation switch 5204, and the like are provided as appropriate.

また図２１（Ｂ）に、ワイヤレスで信号受信が可能であり、且つディスプレイのみを持ち運び可能なテレビ受像器を示す。筐体５２１２にはバッテリー及び信号受信器が内蔵されており、そのバッテリーで表示部５２１３やスピーカー部５２１７を駆動させる。バッテリーは充電器５２１０で繰り返し充電が可能となっている。また、充電器５２１０は映像信号を送受信することが可能で、その映像信号をディスプレイの信号受信器に送信することができる。筐体５２１２は操作キー５２１６によって制御する。また、図２１（Ｂ）に示す装置は、操作キー５２１６を操作することによって、筐体５２１２から充電器５２１０に信号を送ることも可能であるため映像音声双方向通信装置とも言える。また、操作キー５２１６を操作することによって、筐体５２１２から充電器５２１０に信号を送り、さらに充電器５２１０が送信できる信号を他の電子機器に受信させることによって、他の電子機器の通信制御も可能であり、汎用遠隔制御装置とも言える。   FIG. 21B shows a television receiver capable of wireless signal reception and carrying only a display. A housing and a signal receiver are incorporated in the housing 5212, and the display portion 5213 and the speaker portion 5217 are driven by the battery. The battery can be repeatedly charged by a charger 5210. The charger 5210 can transmit and receive a video signal, and can transmit the video signal to a signal receiver of the display. The housing 5212 is controlled by operation keys 5216. The device illustrated in FIG. 21B can also be called a video / audio two-way communication device because a signal can be sent from the housing 5212 to the charger 5210 by operating the operation key 5216. In addition, by operating the operation key 5216, a signal is transmitted from the housing 5212 to the charger 5210, and further, a signal that can be transmitted by the charger 5210 is received by another electronic device, thereby controlling communication of the other electronic device. It can be said to be a general-purpose remote control device.

本発明の半導体装置を図１９、図２０、図２１（Ａ）〜図２１（Ｂ）に示すテレビ受像器のゲート信号線駆動回路、ソース信号線駆動回路に、本発明のシフトレジスタとして動作する半導体回路を適用することによって、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタとして正しく動作することができる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減することができる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、半導体回路を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なくできるため、高い歩留まりが期待できる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、レベルシフト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させることができる。そのため、安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した製品を顧客に提供することができる。   The semiconductor device of the present invention operates as a shift register of the present invention in the gate signal line driver circuit and the source signal line driver circuit of the television receiver shown in FIGS. 19, 20, and 21A to 21B. By applying a semiconductor circuit, a clock signal whose amplitude is smaller than a potential difference between a high potential power source and a low potential power source that drives the shift register can operate correctly as a shift register. In addition, by using the semiconductor circuit that operates as the shift register of the present invention, power consumption can be reduced without a through current flowing between the high potential power source and the low potential power source. In addition, by applying the semiconductor circuit that operates as the shift register of the present invention, the number of transistors included in the semiconductor circuit can be reduced as compared with the conventional shift register circuit, so that a high yield can be expected. In addition, by applying the semiconductor circuit that operates as the shift register of the present invention, the semiconductor circuit that operates as a shift register on the substrate can be operated without particularly providing a level shift unit. Can do. Therefore, a product that displays stable operation, a product with fewer defects, and a product with lower power consumption can be provided to the customer.

勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表示媒体として様々な用途に適用することができる。   Of course, the present invention is not limited to a television receiver, and is applied to various uses as a display medium of a particularly large area such as a monitor of a personal computer, an information display board in a railway station or airport, an advertisement display board in a street, etc. can do.

図２２（Ａ）は表示パネル５３０１とプリント配線基板５３０２を組み合わせたモジュールを示している。表示パネル５３０１は、複数の画素が設けられた画素部５３０３と、第１の走査線駆動回路５３０４、第２の走査線駆動回路５３０５と、選択された画素にビデオ信号を供給する信号線駆動回路５３０６を備えている。   FIG. 22A shows a module in which a display panel 5301 and a printed wiring board 5302 are combined. The display panel 5301 includes a pixel portion 5303 provided with a plurality of pixels, a first scan line driver circuit 5304, a second scan line driver circuit 5305, and a signal line driver circuit that supplies a video signal to the selected pixel. 5306 is provided.

プリント配線基板５３０２には、コントローラ５３０７、中央処理装置５３０８（ＣＰＵ）、メモリ５３０９、電源回路５３１０、音声処理回路５３１１及び送受信回路５３１２などが備えられている。プリント配線基板５３０２と表示パネル５３０１は、フレキシブル配線基板５３１３（ＦＰＣ）により接続されている。フレキシブル配線基板５３１３には、容量素子、バッファ回路などを設け、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりすることを防ぐ構成としても良い。また、コントローラ５３０７、音声処理回路５３１１、メモリ５３０９、ＣＰＵ５３０８、電源回路５３１０などは、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式を用いて表示パネル５３０１に実装することもできる。ＣＯＧ方式により、プリント配線基板５３０２の規模を縮小することができる。   The printed wiring board 5302 is provided with a controller 5307, a central processing unit 5308 (CPU), a memory 5309, a power supply circuit 5310, an audio processing circuit 5311, a transmission / reception circuit 5312, and the like. The printed wiring board 5302 and the display panel 5301 are connected by a flexible wiring board 5313 (FPC). The flexible wiring substrate 5313 may be provided with a capacitor, a buffer circuit, or the like so as to prevent noise from being applied to a power supply voltage or a signal or a rise in signal from being slow. The controller 5307, the audio processing circuit 5311, the memory 5309, the CPU 5308, the power supply circuit 5310, and the like can be mounted on the display panel 5301 using a COG (Chip On Glass) method. The scale of the printed wiring board 5302 can be reduced by the COG method.

プリント配線基板５３０２に備えられたインターフェース部５３１４（Ｉ／Ｆ部）を介して、各種制御信号の入出力が行われる。また、アンテナとの間の信号の送受信を行うためのアンテナ用ポート５３１５が、プリント配線基板５３０２に設けられている。   Various control signals are input and output through an interface unit 5314 (I / F unit) provided in the printed wiring board 5302. An antenna port 5315 for transmitting and receiving signals to and from the antenna is provided on the printed wiring board 5302.

図２２（Ｂ）は、図２２（Ａ）に示したモジュールのブロック図を示す。このモジュールは、メモリ５３０９としてＶＲＡＭ５３１６、ＤＲＡＭ５３１７、フラッシュメモリ５３１８などが含まれている。ＶＲＡＭ５３１６にはパネルに表示する画像のデータが、ＤＲＡＭ５３１７には画像データまたは音声データが、フラッシュメモリには各種プログラムが記憶されている。   FIG. 22B is a block diagram of the module shown in FIG. This module includes a VRAM 5316, a DRAM 5317, a flash memory 5318, and the like as the memory 5309. The VRAM 5316 stores image data to be displayed on the panel, the DRAM 5317 stores image data or audio data, and the flash memory stores various programs.

電源回路５３１０は、表示パネル５３０１、コントローラ５３０７、ＣＰＵ５３０８、音声処理回路５３１１、メモリ５３０９、送受信回路５３１２を動作させる電力を供給する。またパネルの仕様によっては、電源回路５３１０に電流源が備えられている場合もある。   The power supply circuit 5310 supplies power for operating the display panel 5301, the controller 5307, the CPU 5308, the sound processing circuit 5311, the memory 5309, and the transmission / reception circuit 5312. Depending on the specifications of the panel, the power supply circuit 5310 may be provided with a current source.

ＣＰＵ５３０８は、制御信号生成回路５３２０、デコーダ５３２１、レジスタ５３２２、演算回路５３２３、ＲＡＭ５３２４、ＣＰＵ５３０８用のインターフェース５３１９などを有している。インターフェース５３１９を介してＣＰＵ５３０８に入力された各種信号は、一旦レジスタ５３２２に保持された後、演算回路５３２３、デコーダ５３２１などに入力される。演算回路５３２３では、入力された信号に基づき演算を行い、各種命令を送る場所を指定する。一方デコーダ５３２１に入力された信号はデコードされ、制御信号生成回路５３２０に入力される。制御信号生成回路５３２０は入力された信号に基づき、各種命令を含む信号を生成し、演算回路５３２３において指定された場所、具体的にはメモリ５３０９、送受信回路５３１２、音声処理回路５３１１、コントローラ５３０７などに送る。   The CPU 5308 includes a control signal generation circuit 5320, a decoder 5321, a register 5322, an arithmetic circuit 5323, a RAM 5324, an interface 5319 for the CPU 5308, and the like. Various signals input to the CPU 5308 through the interface 5319 are temporarily held in the register 5322 and then input to the arithmetic circuit 5323, the decoder 5321, and the like. The arithmetic circuit 5323 performs an operation based on the input signal and designates a place to send various commands. On the other hand, the signal input to the decoder 5321 is decoded and input to the control signal generation circuit 5320. The control signal generation circuit 5320 generates a signal including various instructions based on the input signal, and a location designated by the arithmetic circuit 5323, specifically, a memory 5309, a transmission / reception circuit 5312, an audio processing circuit 5311, a controller 5307, and the like. Send to.

メモリ５３０９、送受信回路５３１２、音声処理回路５３１１、コントローラ５３０７は、それぞれ受けた命令に従って動作する。以下その動作について簡単に説明する。   The memory 5309, the transmission / reception circuit 5312, the sound processing circuit 5311, and the controller 5307 operate according to the received commands. The operation will be briefly described below.

入力手段５３２５から入力された信号は、Ｉ／Ｆ部５３１４を介してプリント配線基板５３０２に実装されたＣＰＵ５３０８に送られる。制御信号生成回路５３２０は、ポインティングデバイスやキーボードなどの入力手段５３２５から送られてきた信号に従い、ＶＲＡＭ５３１６に格納してある画像データを所定のフォーマットに変換し、コントローラ５３０７に送付する。   A signal input from the input unit 5325 is sent to the CPU 5308 mounted on the printed wiring board 5302 via the I / F unit 5314. The control signal generation circuit 5320 converts the image data stored in the VRAM 5316 into a predetermined format according to a signal sent from the input unit 5325 such as a pointing device or a keyboard, and sends the image data to the controller 5307.

コントローラ５３０７は、パネルの仕様に合わせてＣＰＵ５３０８から送られてきた画像データを含む信号にデータ処理を施し、表示パネル５３０１に供給する。またコントローラ５３０７は、電源回路５３１０から入力された電源電圧やＣＰＵ５３０８から入力された各種信号をもとに、Ｈｓｙｎｃ信号、Ｖｓｙｎｃ信号、クロック信号ＣＬＫ、交流電圧（ＡＣ Ｃｏｎｔ）、切り替え信号Ｌ／Ｒを生成し、表示パネル５３０１に供給する。   The controller 5307 performs data processing on a signal including image data sent from the CPU 5308 in accordance with the specifications of the panel, and supplies the processed signal to the display panel 5301. Further, the controller 5307 generates an Hsync signal, a Vsync signal, a clock signal CLK, an AC voltage (AC Cont), and a switching signal L / R based on the power supply voltage input from the power supply circuit 5310 and various signals input from the CPU 5308. Generated and supplied to the display panel 5301.

送受信回路５３１２では、アンテナ５３２８において電波として送受信される信号が処理されており、具体的にはアイソレータ、バンドパスフィルタ、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）、カプラ、バランなどの高周波回路を含んでいる。送受信回路５３１２において送受信される信号のうち音声情報を含む信号が、ＣＰＵ５３０８からの命令に従って、音声処理回路５３１１に送られる。   In the transmission / reception circuit 5312, signals transmitted / received as radio waves in the antenna 5328 are processed. Specifically, high-frequency signals such as an isolator, a band-pass filter, a VCO (Voltage Controlled Oscillator), an LPF (Low Pass Filter), a coupler, and a balun. Includes circuitry. A signal including audio information among signals transmitted and received in the transmission / reception circuit 5312 is sent to the audio processing circuit 5311 in accordance with a command from the CPU 5308.

ＣＰＵ５３０８の命令に従って送られてきた音声情報を含む信号は、音声処理回路５３１１において音声信号に復調され、スピーカー５３２７に送られる。またマイク５３２６から送られてきた音声信号は、音声処理回路５３１１において変調され、ＣＰＵ５３０８からの命令に従って、送受信回路５３１２に送られる。   A signal including audio information sent in accordance with a command from the CPU 5308 is demodulated into an audio signal by the audio processing circuit 5311 and sent to the speaker 5327. An audio signal sent from the microphone 5326 is modulated in the audio processing circuit 5311 and sent to the transmission / reception circuit 5312 in accordance with a command from the CPU 5308.

コントローラ５３０７、ＣＰＵ５３０８、電源回路５３１０、音声処理回路５３１１、メモリ５３０９を、本実施例のパッケージとして実装することができる。本実施例は、アイソレータ、バンドパスフィルタ、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）、カプラ、バランなどの高周波回路以外であれば、どのような回路にも応用することができる。   The controller 5307, the CPU 5308, the power supply circuit 5310, the sound processing circuit 5311, and the memory 5309 can be mounted as a package of this embodiment. This embodiment can be applied to any circuit other than a high-frequency circuit such as an isolator, a band pass filter, a VCO (Voltage Controlled Oscillator), an LPF (Low Pass Filter), a coupler, and a balun.

図２３は、図２２（Ａ）〜図２２（Ｂ）に示すモジュールを含む携帯電話機の一態様を示している。表示パネル５３０１はハウジング５３３０に脱着自在に組み込まれる。ハウジング５３３０は表示パネル５３０１のサイズに合わせて、形状や寸法を適宜変更することができる。表示パネル５３０１を固定したハウジング５３３０はプリント基板５３３１に嵌着されモジュールとして組み立てられる。   FIG. 23 illustrates one mode of a cellular phone including the module illustrated in FIGS. 22 (A) to 22 (B). The display panel 5301 is incorporated in a housing 5330 so as to be detachable. The shape and size of the housing 5330 can be changed as appropriate in accordance with the size of the display panel 5301. The housing 5330 to which the display panel 5301 is fixed is fitted to the printed board 5331 and assembled as a module.

表示パネル５３０１はＦＰＣ５３１３を介してプリント基板５３３１に接続される。プリント基板５３３１には、スピーカー５３３２、マイクロフォン５３３３、送受信回路５３３４、ＣＰＵ及びコントローラなどを含む信号処理回路５３３５が形成されている。このようなモジュールと、入力手段５３３６、バッテリー５３３７、アンテナ５３４０を組み合わせ、筐体５３３９に収納する。表示パネル５３０１の画素部は筐体５３３９に形成された開口窓から視認できように配置する。   The display panel 5301 is connected to the printed board 5331 through the FPC 5313. A signal processing circuit 5335 including a speaker 5332, a microphone 5333, a transmission / reception circuit 5334, a CPU, a controller, and the like is formed over the printed circuit board 5331. Such a module is combined with the input means 5336, the battery 5337, and the antenna 5340 and stored in the housing 5339. The pixel portion of the display panel 5301 is arranged so that it can be seen from an opening window formed in the housing 5339.

本実施例に係る携帯電話機は、その機能や用途に応じてさまざまな態様に変容し得る。例えば、表示パネルを複数備えたり、筐体を適宜複数に分割して蝶番により開閉式とした構成としてもよい。   The mobile phone according to the present embodiment can be transformed into various modes according to the function and application. For example, a configuration may be adopted in which a plurality of display panels are provided, or the housing is divided into a plurality of parts as appropriate and can be opened and closed by a hinge.

図２３の携帯電話機において、表示パネル５３０１の信号線駆動回路、及び走査線駆動回路は実施の形態で説明したものと同様の半導体回路を有している。当該半導体回路は、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタとして正しく動作すること、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減すること、半導体回路を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なくすること、レベルシフト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させること、ができる。従って、安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した製品、より小型化した製品を顧客に提供すること、が可能となるという特徴を有している。その半導体回路を有する表示パネル５３０１も同様の特徴を有するため、この携帯電話機は低消費電力化、及び安定した動作の表示が図られている。このような特徴により、携帯電話機において、安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した製品を顧客に提供することができるので、筐体５３３９の低消費電力化、小型軽量化を図ることが可能である。本発明に係る携帯電話機は、低消費電力、小型軽量化が図られているので、それにより携帯性の向上した製品を顧客に提供することができる。   In the mobile phone in FIG. 23, the signal line driver circuit and the scan line driver circuit of the display panel 5301 have the same semiconductor circuits as those described in the embodiment mode. The semiconductor circuit operates correctly as a shift register even with a clock signal whose amplitude is smaller than the potential difference between the high-potential power supply and the low-potential power supply driving the shift register, and the high-potential power supply and the low-potential Reduce power consumption without any through current flowing between the power supply, reduce the number of transistors constituting the semiconductor circuit compared to the conventional shift register circuit, and operate without a level shift unit And the area occupied by the semiconductor circuit operating as a shift register on the substrate can be reduced. Accordingly, it is possible to provide customers with products that display stable operation, products with fewer defects, products with lower power consumption, and products with smaller sizes. Since the display panel 5301 including the semiconductor circuit has similar features, this mobile phone can display low power consumption and stable operation. With such a feature, in a mobile phone, a product that displays stable operation, a product with fewer defects, and a product with lower power consumption can be provided to a customer. It is possible to reduce the size and weight. Since the mobile phone according to the present invention has low power consumption and reduced size and weight, a product with improved portability can be provided to customers.

図２４（Ａ）はテレビ装置であり、筐体６００１、支持台６００２、表示部６００３などによって構成されている。このテレビ装置において、表示部６００３の信号線駆動回路、及び走査線駆動回路は実施の形態で説明したものと同様の半導体回路を有している。当該半導体回路は、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタとして正しく動作すること、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減すること、半導体回路を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なくすること、レベルシフト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させること、ができる。従って、安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した製品、より小型化した製品を顧客に提供すること、が可能となるという特徴を有している。その半導体回路を有する表示部６００３も同様の特徴を有するため、このテレビ装置は低消費電力化、及び安定した動作の表示が図られている。このような特徴により、テレビ装置において、安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した製品を顧客に提供することができるので、筐体６００１の低消費電力化、小型軽量化を図ることが可能である。本発明に係るテレビ装置は、低消費電力、小型軽量化が図られているので、それにより携帯性の向上した製品を顧客に提供することができる。   FIG. 24A illustrates a television device, which includes a housing 6001, a support base 6002, a display portion 6003, and the like. In this television device, the signal line driver circuit and the scan line driver circuit of the display portion 6003 have the same semiconductor circuits as those described in the embodiment mode. The semiconductor circuit operates correctly as a shift register even with a clock signal whose amplitude is smaller than the potential difference between the high-potential power supply and the low-potential power supply driving the shift register, and the high-potential power supply and the low-potential Reduce power consumption without any through current flowing between the power supply, reduce the number of transistors constituting the semiconductor circuit compared to the conventional shift register circuit, and operate without a level shift unit And the area occupied by the semiconductor circuit operating as a shift register on the substrate can be reduced. Accordingly, it is possible to provide customers with products that display stable operation, products with fewer defects, products with lower power consumption, and products with smaller sizes. Since the display portion 6003 including the semiconductor circuit has similar features, this television device can reduce power consumption and display stable operation. With such a feature, in a television device, a product that displays stable operation, a product with fewer defects, and a product with lower power consumption can be provided to a customer. It is possible to reduce the size and weight. In the television device according to the present invention, low power consumption and reduction in size and weight are achieved, so that a product with improved portability can be provided to a customer.

図２４（Ｂ）はコンピュータであり、本体６１０１、筐体６１０２、表示部６１０３、キーボード６１０４、外部接続ポート６１０５、ポインティングマウス６１０６等を含む。このコンピュータにおいて、表示部６１０３の信号線駆動回路、及び走査線駆動回路は実施の形態で説明したものと同様の半導体回路を有している。当該半導体回路は、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタとして正しく動作すること、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減すること、半導体回路を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なくすること、レベルシフト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させること、ができる。従って、安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した製品、より小型化した製品を顧客に提供すること、が可能となるという特徴を有している。その半導体回路を有する表示部６１０３も同様の特徴を有するため、このコンピュータは低消費電力化、及び安定した動作の表示が図られている。このような特徴により、コンピュータにおいて、安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した製品を顧客に提供することができるので、本体６１０１や筐体６１０２の低消費電力化、小型軽量化を図ることが可能である。本発明に係るコンピュータは、低消費電力、小型軽量化が図られているので、それにより携帯性の向上した製品を顧客に提供することができる。   FIG. 24B illustrates a computer which includes a main body 6101, a housing 6102, a display portion 6103, a keyboard 6104, an external connection port 6105, a pointing mouse 6106, and the like. In this computer, the signal line driver circuit and the scan line driver circuit of the display portion 6103 have the same semiconductor circuits as those described in the embodiment mode. The semiconductor circuit operates correctly as a shift register even with a clock signal whose amplitude is smaller than the potential difference between the high-potential power supply and the low-potential power supply driving the shift register, and the high-potential power supply and the low-potential Reduce power consumption without any through current flowing between the power supply, reduce the number of transistors constituting the semiconductor circuit compared to the conventional shift register circuit, and operate without a level shift unit And the area occupied by the semiconductor circuit operating as a shift register on the substrate can be reduced. Accordingly, it is possible to provide customers with products that display stable operation, products with fewer defects, products with lower power consumption, and products with smaller sizes. Since the display portion 6103 including the semiconductor circuit has similar features, this computer can reduce power consumption and display stable operation. With such a feature, a product that displays stable operation in a computer, a product with fewer defects, and a product with lower power consumption can be provided to a customer. Therefore, low power consumption of the main body 6101 and the housing 6102 can be provided. It is possible to reduce the size and weight. In the computer according to the present invention, low power consumption and reduction in size and weight are achieved, so that a product with improved portability can be provided to a customer.

図２４（Ｃ）は携帯可能なコンピュータであり、本体６２０１、表示部６２０２、スイッチ６２０３、操作キー６２０４、赤外線ポート６２０５等を含む。この携帯可能なコンピュータにおいて、表示部６２０２の信号線駆動回路、及び走査線駆動回路は実施の形態で説明したものと同様の半導体回路を有している。当該半導体回路は、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタとして正しく動作すること、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減すること、半導体回路を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なくすること、レベルシフト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させること、ができる。従って、安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した製品、より小型化した製品を顧客に提供すること、が可能となるという特徴を有している。その半導体回路を有する表示部６２０２も同様の特徴を有するため、この携帯可能なコンピュータは低消費電力化、及び安定した動作の表示が図られている。このような特徴により、携帯可能なコンピュータにおいて、安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した製品を顧客に提供することができるので、本体６２０１の小型軽量化を図ることが可能である。本発明に係る携帯可能なコンピュータは、低消費電力、小型軽量化が図られているので、それにより携帯性の向上した製品を顧客に提供することができる。   FIG. 24C illustrates a portable computer, which includes a main body 6201, a display portion 6202, a switch 6203, operation keys 6204, an infrared port 6205, and the like. In this portable computer, the signal line driver circuit and the scan line driver circuit of the display portion 6202 have the same semiconductor circuits as those described in the embodiment mode. The semiconductor circuit operates correctly as a shift register even with a clock signal whose amplitude is smaller than the potential difference between the high-potential power supply and the low-potential power supply driving the shift register, and the high-potential power supply and the low-potential Reduce power consumption without any through current flowing between the power supply, reduce the number of transistors constituting the semiconductor circuit compared to the conventional shift register circuit, and operate without a level shift unit And the area occupied by the semiconductor circuit operating as a shift register on the substrate can be reduced. Accordingly, it is possible to provide customers with products that display stable operation, products with fewer defects, products with lower power consumption, and products with smaller sizes. Since the display portion 6202 including the semiconductor circuit has similar features, this portable computer can reduce power consumption and display stable operation. With such a feature, in a portable computer, a product that displays stable operation, a product with fewer defects, and a product with lower power consumption can be provided to the customer, so that the main body 6201 can be reduced in size and weight. It is possible to plan. In the portable computer according to the present invention, low power consumption and reduction in size and weight are achieved, so that a product with improved portability can be provided to a customer.

図２４（Ｄ）は携帯型のゲーム機であり、筐体６３０１、表示部６３０２、スピーカー部６３０３、操作キー６３０４、記録媒体挿入部６３０５等を含む。この携帯型のゲーム機において、表示部６３０２の信号線駆動回路、及び走査線駆動回路は実施の形態で説明したものと同様の半導体回路を有している。当該半導体回路は、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタとして正しく動作すること、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減すること、半導体回路を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なくすること、レベルシフト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させること、ができる。従って、安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した製品、より小型化した製品を顧客に提供すること、が可能となるという特徴を有している。その半導体回路を有する表示部６３０２も同様の特徴を有するため、この携帯型のゲーム機は低消費電力化、及び安定した動作の表示が図られている。このような特徴により、携帯型のゲーム機において安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した製品を顧客に提供することができるので、筐体６３０１の小型軽量化を図ることが可能である。本発明に係る携帯型のゲーム機は、低消費電力、小型軽量化が図られているので、それにより携帯性の向上した製品を顧客に提供することができる。   FIG. 24D illustrates a portable game machine including a housing 6301, a display portion 6302, speaker portions 6303, operation keys 6304, a recording medium insertion portion 6305, and the like. In this portable game machine, the signal line driver circuit and the scan line driver circuit of the display portion 6302 have the same semiconductor circuits as those described in the embodiment mode. The semiconductor circuit operates correctly as a shift register even with a clock signal whose amplitude is smaller than the potential difference between the high-potential power supply and the low-potential power supply driving the shift register, and the high-potential power supply and the low-potential Reduce power consumption without any through current flowing between the power supply, reduce the number of transistors constituting the semiconductor circuit compared to the conventional shift register circuit, and operate without a level shift unit And the area occupied by the semiconductor circuit operating as a shift register on the substrate can be reduced. Accordingly, it is possible to provide customers with products that display stable operation, products with fewer defects, products with lower power consumption, and products with smaller sizes. Since the display portion 6302 including the semiconductor circuit has similar features, this portable game machine can reduce power consumption and display stable operation. With such a feature, a product that displays stable operation in a portable game machine, a product with fewer defects, and a product with lower power consumption can be provided to a customer. Can be achieved. In the portable game machine according to the present invention, low power consumption and reduction in size and weight are achieved, so that a product with improved portability can be provided to a customer.

図２４（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体６４０１、筐体６４０２、表示部Ａ６４０３、表示部Ｂ６４０４、記録媒体読込部６４０５（ＤＶＤ等）、操作キー６４０６、スピーカー部６４０７等を含む。表示部Ａ６４０３は主として画像情報を表示し、表示部Ｂ６４０４は主として文字情報を表示する。この画像再生装置において、表示部Ａ６４０３及び表示部Ｂ６４０４の信号線駆動回路、及び走査線駆動回路は実施の形態で説明したものと同様の半導体回路を有している。当該半導体回路は、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタとして正しく動作すること、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減すること、半導体回路を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なくすること、レベルシフト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させること、ができる。従って、安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した製品、より小型化した製品を顧客に提供すること、が可能となるという特徴を有している。その半導体回路を有する表示部Ａ６４０３及び表示部Ｂ６４０４も同様の特徴を有するため、この画像再生装置は低消費電力化、及び安定した動作の表示が図られている。このような特徴により、画像再生装置において、安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した製品を顧客に提供することができるので、表示部Ａ６４０３及び表示部Ｂ６４０４の小型軽量化を図ることが可能である。本発明に係る画像再生装置は、低消費電力、小型軽量化が図られているので、それにより携帯性の向上した製品を顧客に提供することができる。   FIG. 24E illustrates a portable image reproducing device (specifically, a DVD reproducing device) provided with a recording medium. The main body 6401, a housing 6402, a display portion A 6403, a display portion B 6404, a recording medium reading portion 6405 ( DVD), operation keys 6406, speaker portion 6407, and the like. The display portion A 6403 mainly displays image information, and the display portion B 6404 mainly displays character information. In this image reproducing device, the signal line driver circuit and the scan line driver circuit of the display portion A 6403 and the display portion B 6404 have the same semiconductor circuit as that described in the embodiment mode. The semiconductor circuit operates correctly as a shift register even with a clock signal whose amplitude is smaller than the potential difference between the high-potential power supply and the low-potential power supply driving the shift register, and the high-potential power supply and the low-potential Reduce power consumption without any through current flowing between the power supply, reduce the number of transistors constituting the semiconductor circuit compared to the conventional shift register circuit, and operate without a level shift unit And the area occupied by the semiconductor circuit operating as a shift register on the substrate can be reduced. Accordingly, it is possible to provide customers with products that display stable operation, products with fewer defects, products with lower power consumption, and products with smaller sizes. Since the display portion A 6403 and the display portion B 6404 including the semiconductor circuit have similar features, this image reproduction device can reduce power consumption and display stable operation. With such a feature, a product that displays stable operation, a product with fewer defects, and a product with lower power consumption can be provided to the customer in the image reproducing device. Therefore, the display portion A6403 and the display portion B6404 It is possible to reduce the size and weight. Since the image reproducing apparatus according to the present invention achieves low power consumption and small size and weight, a product with improved portability can be provided to customers.

これらの電子機器に使われる表示装置は、大きさや強度、または使用目的に応じて、ガラス基板だけでなく耐熱性のプラスチック基板を用いることも可能である。それによってよりいっそうの軽量化を図ることができる。   Display devices used in these electronic devices can use not only a glass substrate but also a heat-resistant plastic substrate depending on the size, strength, or purpose of use. As a result, the weight can be further reduced.

なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。   It should be noted that the examples shown in the present embodiment are only examples and are not limited to these applications.

また本実施例は、上記実施の形態及び上記実施例のいかなる記載とも自由に組み合わせて実施することが可能である。   This embodiment can be implemented by being freely combined with any description of the above embodiment modes and embodiments.

実施形態１の構成を示すブロック図。FIG. 2 is a block diagram illustrating a configuration of the first embodiment. 実施形態１の構成を示す回路図。FIG. 2 is a circuit diagram showing a configuration of the first embodiment. 実施形態１のタイミングチャート図。FIG. 3 is a timing chart of the first embodiment. 実施形態１の構成について動作を説明する図。FIG. 5 is a diagram for explaining the operation of the configuration of the first embodiment. 実施形態１の構成について動作を説明する図。FIG. 5 is a diagram for explaining the operation of the configuration of the first embodiment. 実施形態２の構成を示すブロック図。FIG. 3 is a block diagram illustrating a configuration of a second embodiment. 実施形態２の構成を示す回路図。FIG. 4 is a circuit diagram showing a configuration of a second embodiment. 実施形態２のタイミングチャート図。FIG. 6 is a timing chart of the second embodiment. 実施形態２の構成について動作を説明する図。FIG. 10 is a diagram for explaining the operation of the configuration of the second embodiment. 実施形態２の構成について動作を説明する図。FIG. 10 is a diagram for explaining the operation of the configuration of the second embodiment. 実施例１の構成を示すブロック図。1 is a block diagram illustrating a configuration of Embodiment 1. FIG. 実施例２のトランジスタの作製工程の断面図。9 is a cross-sectional view of a manufacturing process of the transistor of Example 2. FIG. 実施例２のトランジスタの作製工程の断面図。9 is a cross-sectional view of a manufacturing process of the transistor of Example 2. FIG. 実施例２のトランジスタの作製工程の断面図。9 is a cross-sectional view of a manufacturing process of the transistor of Example 2. FIG. 実施例３の液晶モジュールの断面図。Sectional drawing of the liquid crystal module of Example 3. FIG. 実施例３の液晶モジュールの斜視図。FIG. 6 is a perspective view of a liquid crystal module according to Embodiment 3. 実施例４のＥＬモジュールの斜視図及び断面図。The perspective view and sectional drawing of EL module of Example 4. FIG. 実施例５のトランジスタの断面図。7 is a cross-sectional view of a transistor of Example 5. FIG. 本発明が適用される電子機器の例を示す図。FIG. 11 illustrates an example of an electronic device to which the present invention is applied. 本発明が適用される電子機器の例を示す図。FIG. 11 illustrates an example of an electronic device to which the present invention is applied. 本発明が適用される電子機器の例を示す図。FIG. 11 illustrates an example of an electronic device to which the present invention is applied. 本発明が適用される電子機器の例を示す図。FIG. 11 illustrates an example of an electronic device to which the present invention is applied. 本発明が適用される電子機器の例を示す図。FIG. 11 illustrates an example of an electronic device to which the present invention is applied. 本発明が適用される電子機器の例を示す図。FIG. 11 illustrates an example of an electronic device to which the present invention is applied. 従来例の構成を示す回路図。The circuit diagram which shows the structure of a prior art example. 従来例の構成を示す回路図。The circuit diagram which shows the structure of a prior art example. 従来例の構成におけるタイミングチャート図。The timing chart figure in the structure of a prior art example.

符号の説明Explanation of symbols

１０１ レジスタ
１０２ レジスタ
１０３ 第１の回路群
１０４ 第２の回路群
１０５ 第１の回路群
１０６ 第２の回路群
２０１ ｐチャネル型トランジスタ
２０２ 第１のｎチャネル型トランジスタ
２０３ 第２のｎチャネル型トランジスタ
２０４ ｐチャネル型トランジスタ
２０５ ｎチャネル型トランジスタ
２１１ 保持容量
４０１ ガラス基板
４０２ ブロッキング層
４０３ 半導体層
４０４ 半導体層
４０５ 半導体層
４０６ 半導体層
４０７ ゲート絶縁膜
４０８ａ 第１の導電膜
４０８ｂ 第２の導電膜
４０９ マスク
４１０ 第１の形状の導電層
４１０ａ 第１の導電膜
４１０ｂ 第２の導電膜
４１１ 第１の形状の導電層
４１１ａ 第１の導電膜
４１１ｂ 第２の導電膜
４１２ 第１の形状の導電層
４１２ａ 第１の導電膜
４１２ｂ 第２の導電膜
４１３ 第１の形状の導電層
４１３ａ 第１の導電膜
４１３ｂ 第２の導電膜
４１４ 第１の形状の導電層
４１４ａ 第１の導電膜
４１４ｂ 第２の導電膜
４１５ 第１の形状の導電層
４１５ａ 第１の導電膜
４１５ｂ 第２の導電膜
４１６ ゲート絶縁膜
４１７ 第１の不純物領域
４１８ 第１の不純物領域
４１９ 第１の不純物領域
４２０ 第１の不純物領域
４２１ 第２の形状の導電層
４２１ａ 第１の導電膜
４２１ｂ 第２の導電膜
４２２ 第２の形状の導電層
４２２ａ 第１の導電膜
４２２ｂ 第２の導電膜
４２３ 第２の形状の導電層
４２３ａ 第１の導電膜
４２３ｂ 第２の導電膜
４２４ 第２の形状の導電層
４２４ａ 第１の導電膜
４２４ｂ 第２の導電膜
４２５ 第２の形状の導電層
４２５ａ 第１の導電膜
４２５ｂ 第２の導電膜
４２６ 第２の形状の導電層
４２６ａ 第１の導電膜
４２６ｂ 第２の導電膜
４２７ 第２の不純物領域
４２８ 第２の不純物領域
４２９ 第２の不純物領域
４３０ 第２の不純物領域
４３１ 第３の形状の導電層
４３１ａ 第１の導電膜
４３１ｂ 第２の導電膜
４３２ 第３の形状の導電層
４３２ａ 第１の導電膜
４３２ｂ 第２の導電膜
４３３ 第３の形状の導電層
４３３ａ 第１の導電膜
４３３ｂ 第２の導電膜
４３４ 第３の形状の導電層
４３４ａ 第１の導電膜
４３４ｂ 第２の導電膜
４３５ 第３の形状の導電層
４３５ａ 第１の導電膜
４３５ｂ 第２の導電膜
４３６ 第３の形状の導電層
４３６ａ 第１の導電膜
４３６ｂ 第２の導電膜
４３７ ゲート絶縁膜
４３８ レジストマスク
４３９ レジストマスク
４４０ａ 第３の不純物領域
４４０ｂ 第３の不純物領域
４４０ｃ 第３の不純物領域
４４１ 第１の絶縁膜
４４２ 第２の絶縁膜
４４３ 第３の絶縁膜
４４４ ドレイン配線
４４５ ドレイン配線
４４６ ドレイン配線
４４７ ドレイン配線
４４８ 接続電極
４４９ ゲート配線
４５０ 第１の画素電極
４５１ 接続電極
４５２ 画素部
４５３ ｐチャネル型ＴＦＴ
４５４ ｎチャネル型ＴＦＴ
４５５ 画素ＴＦＴ
４５６ 保持容量
４６１ 層間膜
４６２ 層間膜
４６３ 第２の画素電極
５５１ 配向膜
５５２ 対向基板
５５３ 透明導電膜
５５４ 配向膜
６０１ レジスタ
６０２ レジスタ
６０３ 第１の回路群
６０４ 第２の回路群
６０５ 第１の回路群
６０６ 第２の回路群
７０１ 第１のｐチャネル型トランジスタ
７０２ 第１のｎチャネル型トランジスタ
７０３ 第２のｎチャネル型トランジスタ
７０４ 第２のｐチャネル型トランジスタ
７０５ 第３のｎチャネル型トランジスタ
７０６ 第４のｎチャネル型トランジスタ
７１１ 保持容量
１１０１ 画素
１１０２ 画素部
１１０３ 信号線駆動回路
１１０４ 第１の走査線駆動回路
１１０５ 第２の走査線駆動回路
１１０６ ＦＰＣ
１１０７ 基板
１１１１ シフトレジスタ
１１１２ 第１のラッチ回路
１１１３ 第２のラッチ回路
１１１４ シフトレジスタ
１１１５ バッファ
１１１７ バッファ
１６０１ ガラス基板
１６０２ 画素部
１６０３ ゲート側駆動回路
１６０４ ソース側駆動回路
１６０５ 画素ＴＦＴ
１６０６ 画素電極
１６０７ 保持容量
１６０８ ゲート配線
１６０９ ソース配線
１６１０ ＦＰＣ
１６１１ 外部入出力端子
１６１２ 入出力配線
１６１３ 入出力配線
１６１４ 対向基板
１９０１ シリコン基板
１９０２ ｎ型ウェル
１９０３ ｐ型ウェル
１９０４ フィールド酸化膜
１９０５ ゲート電極
１９０５ａ シリサイド層
１９０５ｂ ポリシリコン層
１９０６ ゲート電極
１９０６ａ シリサイド層
１９０６ｂ ポリシリコン層
１９０７ エクステンション領域
１９０８ エクステンション領域
１９０９ サイドウォール
１９１０ サイドウォール
１９１１ ゲート絶縁膜
１９１２ ゲート絶縁膜
１９１３ ソース領域
１９１４ ドレイン領域
１９１５ ソース領域
１９１６ ドレイン領域
１９１７ 第１の層間絶縁膜
１９１８ 第２の層間絶縁膜
１９１９ ソース電極
１９２０ ドレイン電極
１９２１ ソース電極
１９２２ ドレイン電極
１９２３ パッシベーション膜
１９２４ 第３の層間絶縁膜
１９２５ ｐチャネル型トランジスタ
１９２６ ｎチャネル型トランジスタ
２５０１ａ ｐチャネル型トランジスタ
２５０１ｂ ｐチャネル型トランジスタ
２５０１ｃ ｎチャネル型トランジスタ
２５０１ｄ ｎチャネル型トランジスタ
２５０２ａ ｐチャネル型トランジスタ
２５０２ｂ ｐチャネル型トランジスタ
２５０２ｃ ｎチャネル型トランジスタ
２５０２ｄ ｎチャネル型トランジスタ
２５０３ａ ｐチャネル型トランジスタ
２５０３ｂ ｎチャネル型トランジスタ
２７０１ 破線
４００１ 第１の基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 第１の走査線駆動回路
４００５ 第２の走査線駆動回路
４００６ 第２の基板
４００７ 充填材
４００８ トランジスタ
４００９ 駆動用トランジスタ
４０１０ スイッチング用トランジスタ
４０１１ 発光素子
４０１２ 第２の電極
４０１４ 引き出し配線
４０１５ 引き出し配線
４０１６ 接続端子
４０１７ 配線
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ シール材
５００１ 表示パネル
５００２ 画素部
５００３ 走査線駆動回路
５００４ 信号線駆動回路
５０１１ 回路基板
５０１２ コントロール回路
５０１３ 信号分割回路
５０１４ 接続配線
５１０１ チューナ
５１０２ 映像信号増幅回路
５１０３ 映像信号処理回路
５１０５ 音声信号増幅回路
５１０６ 音声信号処理回路
５１０７ スピーカー
５１０８ 制御回路
５１０９ 入力部
５２０１ 筐体
５２０２ 表示画面
５２０３ スピーカー
５２０４ 操作スイッチ
５２１０ 充電器
５２１２ 筐体
５２１３ 表示部
５２１６ 操作キー
５２１７ スピーカー部
５３０１ 表示パネル
５３０２ プリント配線基板
５３０３ 画素部
５３０４ 第１の走査線駆動回路
５３０５ 第２の走査線駆動回路
５３０６ 信号線駆動回路
５３０７ コントローラ
５３０８ 中央処理装置
５３０９ メモリ
５３１０ 電源回路
５３１１ 音声処理回路
５３１２ 送受信回路
５３１３ フレキシブル配線基板
５３１４ Ｉ／Ｆ部
５３１５ アンテナ用ポート
５３１６ ＶＲＡＭ
５３１７ ＤＲＡＭ
５３１８ フラッシュメモリ
５３２０ 制御信号生成回路
５３２１ デコーダ
５３２２ レジスタ
５３２３ 演算回路
５３２４ ＲＡＭ
５３２５ 入力手段
５３２６ マイク
５３２７ スピーカー
５３２８ アンテナ
５３３０ ハウジング
５３３１ プリント基板
５３３２ スピーカー
５３３３ マイクロフォン
５３３４ 送受信回路
５３３５ 信号処理回路
５３３６ 入力手段
５３３７ バッテリー
５３３９ 筐体
５３４０ アンテナ
６００１ 筐体
６００２ 支持台
６００３ 表示部
６１０１ 本体
６１０２ 筐体
６１０３ 表示部
６１０４ キーボード
６１０５ 外部接続ポート
６１０６ ポインティングマウス
６２０１ 本体
６２０２ 表示部
６２０３ スイッチ
６２０４ 操作キー
６２０５ 赤外線ポート
６３０１ 筐体
６３０２ 表示部
６３０３ スピーカー部
６３０４ 操作キー
６３０５ 記録媒体挿入部
６４０１ 本体
６４０２ 筐体
６４０３ 表示部Ａ
６４０４ 表示部Ｂ
６４０５ 記録媒体読込部
６４０６ 操作キー
６４０７ スピーカー部
ＳＲ１ シフトレジスタ
ＳＲ２ シフトレジスタ 101 register 102 register 103 first circuit group 104 second circuit group 105 first circuit group 106 second circuit group 201 p-channel transistor 202 first n-channel transistor 203 second n-channel transistor 204 p-channel transistor 205 n-channel transistor 211 storage capacitor 401 glass substrate 402 blocking layer 403 semiconductor layer 404 semiconductor layer 405 semiconductor layer 406 semiconductor layer 407 gate insulating film 408a first conductive film 408b second conductive film 409 mask 410 first First shape conductive layer 410a First conductive film 410b Second conductive film 411 First shape conductive layer 411a First conductive film 411b Second conductive film 412 First shape conductive layer 412a First shape Conductive film 412b Second conductive film 413 First form Conductive layer 413a first conductive film 413b second conductive film 414 first shape conductive layer 414a first conductive film 414b second conductive film 415 first shape conductive layer 415a first conductive film 415b Second conductive film 416 Gate insulating film 417 First impurity region 418 First impurity region 419 First impurity region 420 First impurity region 421 Second shape conductive layer 421a First conductive film 421b Second Conductive film 422 second shape conductive layer 422a first conductive film 422b second conductive film 423 second shape conductive layer 423a first conductive film 423b second conductive film 424 second shape conductive Layer 424a first conductive film 424b second conductive film 425 second shape conductive layer 425a first conductive film 425b second conductive film 426 second shape conductive layer 426a first conductive film 426b second conductive film 427 second impurity region 428 second impurity region 429 second impurity region 430 second impurity region 431 third shape conductive layer 431a first conductive film 431b second conductive film 432 Third shape conductive layer 432a First conductive film 432b Second conductive film 433 Third shape conductive layer 433a First conductive film 433b Second conductive film 434 Third shape conductive layer 434a First conductive film 434b Second conductive film 435 Third shape conductive layer 435a First conductive film 435b Second conductive film 436 Third shape conductive layer 436a First conductive film 436b Second conductive film 437 Gate insulating film 438 Resist mask 439 Resist mask 440a Third impurity region 440b Third impurity region 440c Third impurity region 441 First insulating film 442 Second insulating film 443 Third insulating film 444 Drain wiring 445 Drain wiring 446 Drain wiring 447 Drain wiring 448 Connection electrode 449 Gate wiring 450 First pixel electrode 451 Connection electrode 452 Pixel portion 453 p-channel TFT
454 n-channel TFT
455 pixel TFT
456 Holding capacitor 461 Interlayer film 462 Interlayer film 463 Second pixel electrode 551 Alignment film 552 Opposing substrate 553 Transparent conductive film 554 Alignment film 601 Register 602 Register 603 First circuit group 604 Second circuit group 605 First circuit group 606 Second circuit group 701 First p-channel transistor 702 First n-channel transistor 703 Second n-channel transistor 704 Second p-channel transistor 705 Third n-channel transistor 706 Fourth n-channel transistor 711 storage capacitor 1101 pixel 1102 pixel portion 1103 signal line driver circuit 1104 first scan line driver circuit 1105 second scan line driver circuit 1106 FPC
1107 Substrate 1111 Shift register 1112 First latch circuit 1113 Second latch circuit 1114 Shift register 1115 Buffer 1117 Buffer 1601 Glass substrate 1602 Pixel portion 1603 Gate side driver circuit 1604 Source side driver circuit 1605 Pixel TFT
1606 Pixel electrode 1607 Retention capacitor 1608 Gate wiring 1609 Source wiring 1610 FPC
1611 External input / output terminal 1612 Input / output wiring 1613 Input / output wiring 1614 Counter substrate 1901 Silicon substrate 1902 n-type well 1903 p-type well 1904 field oxide film 1905 gate electrode 1905a silicide layer 1905b polysilicon layer 1906 gate electrode 1906a silicide layer 1906b polysilicon Layer 1907 Extension region 1908 Extension region 1909 Side wall 1910 Side wall 1911 Gate insulating film 1912 Gate insulating film 1913 Source region 1914 Drain region 1915 Source region 1916 Drain region 1917 First interlayer insulating film 1918 Second interlayer insulating film 1919 Source electrode 1920 Drain electrode 1921 Source electrode 1922 Drain electrode 1923 Passivation Film 1924 Third interlayer insulating film 1925 p-channel transistor 1926 n-channel transistor 2501a p-channel transistor 2501b p-channel transistor 2501c n-channel transistor 2501d n-channel transistor 2502a p-channel transistor 2502b p-channel transistor 2502c n Channel transistor 2502d n-channel transistor 2503a p-channel transistor 2503b n-channel transistor 2701 broken line 4001 first substrate 4002 pixel portion 4003 signal line driver circuit 4004 first scan line driver circuit 4005 second scan line driver circuit 4006 Second substrate 4007 Filler 4008 Transistor 4009 Driving transistor 4010 Switching 4011 light-emitting element 4012 second electrode 4014 lead wiring 4015 drawing wire 4016 connecting terminal 4017 wiring 4018 FPC
4019 Anisotropic conductive film 4020 Sealing material 5001 Display panel 5002 Pixel portion 5003 Scan line driver circuit 5004 Signal line driver circuit 5011 Circuit board 5012 Control circuit 5013 Signal dividing circuit 5014 Connection wiring 5101 Tuner 5102 Video signal amplifier circuit 5103 Video signal processing circuit 5105 Audio signal amplifying circuit 5106 Audio signal processing circuit 5107 Speaker 5108 Control circuit 5109 Input unit 5201 Case 5202 Display screen 5203 Speaker 5204 Operation switch 5210 Battery charger 5212 Case 5213 Display unit 5216 Operation key 5217 Speaker unit 5301 Display panel 5302 Print wiring Substrate 5303 Pixel portion 5304 First scan line driver circuit 5305 Second scan line driver circuit 5306 Signal line driver circuit 5307 Controller 5308 Central processing unit 5309 Memory 5310 Power supply circuit 5311 Audio processing circuit 5312 Transmission / reception circuit 5313 Flexible wiring board 5314 I / F unit 5315 Antenna port 5316 VRAM
5317 DRAM
5318 Flash memory 5320 Control signal generation circuit 5321 Decoder 5322 Register 5323 Arithmetic circuit 5324 RAM
5325 Input means 5326 Microphone 5327 Speaker 5328 Antenna 5330 Housing 5331 Printed circuit board 5332 Speaker 5333 Microphone 5334 Transmission / reception circuit 5335 Signal processing circuit 5336 Input means 5337 Battery 5339 Case 5340 Antenna 6001 Case 6002 Support base 6003 Display portion 6101 Main body 6102 Case 6103 Display unit 6104 Keyboard 6105 External connection port 6106 Pointing mouse 6201 Main body 6202 Display unit 6203 Switch 6204 Operation key 6205 Infrared port 6301 Case 6302 Display unit 6303 Speaker unit 6304 Operation key 6305 Recording medium insertion unit 6401 Main unit 6402 Case 6403 Display unit A
6404 Display portion B
6405 Recording medium reading unit 6406 Operation key 6407 Speaker unit SR1 Shift register SR2 Shift register

Claims (8)

第１端子が高電位電源に電気的に接続された第１のｐチャネル型トランジスタと、
ゲートが前記第１のｐチャネル型トランジスタのゲートに電気的に接続され、第１端子が前記第１のｐチャネル型トランジスタの第２端子に電気的に接続された第１のｎチャネル型トランジスタと、
第１端子が前記第１のｎチャネル型トランジスタの第２端子に電気的に接続され、第２端子が低電位電源に電気的に接続された第２のｎチャネル型トランジスタと、を含む第１の回路群と、
第１端子が高電位電源に電気的に接続された第２のｐチャネル型トランジスタと、
ゲートが前記第１のｐチャネル型トランジスタの第２端子及び前記第１のｎチャネル型トランジスタの第１端子、並びに前記第２のｐチャネル型トランジスタのゲートに電気的に接続され、第１端子が前記第２のｐチャネル型トランジスタの第２端子に電気的に接続された第３のｎチャネル型トランジスタと、
第１端子が前記第３のｎチャネル型トランジスタの第２端子に電気的に接続され、第２端子が低電位電源に電気的に接続された第４のｎチャネル型トランジスタと、を含む第２の回路群と、をｍ段（ｍは任意の正の整数であり、ｍ≧３）有し、
第２ｎ−１段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）の前記第２のｎチャネル型トランジスタのゲート、及び前記第４のｎチャネル型トランジスタのゲートにはクロック信号が入力され、
第２ｎ段目の前記第２のｎチャネル型トランジスタのゲート、及び前記第４のｎチャネル型トランジスタのゲートには反転クロック信号が入力されることを特徴とする半導体回路。 A first p-channel transistor having a first terminal electrically connected to a high potential power source;
A first n-channel transistor having a gate electrically connected to the gate of the first p-channel transistor and a first terminal electrically connected to a second terminal of the first p-channel transistor; ,
A first n-channel transistor having a first terminal electrically connected to a second terminal of the first n-channel transistor and a second terminal electrically connected to a low potential power source. A circuit group of
A second p-channel transistor having a first terminal electrically connected to a high potential power source;
A gate is electrically connected to a second terminal of the first p-channel transistor, a first terminal of the first n-channel transistor, and a gate of the second p-channel transistor, and the first terminal is A third n-channel transistor electrically connected to a second terminal of the second p-channel transistor;
A fourth n-channel transistor having a first terminal electrically connected to a second terminal of the third n-channel transistor and a second terminal electrically connected to a low potential power source. And m stages (m is an arbitrary positive integer, m ≧ 3),
A clock signal is input to the gate of the second n-channel transistor and the gate of the fourth n-channel transistor in the 2n-1 stage (n is an arbitrary integer, m ≧ 2n ≧ 2). And
A semiconductor circuit, wherein an inverted clock signal is input to a gate of the second n-channel transistor in the second n-th stage and a gate of the fourth n-channel transistor. 第１端子が高電位電源に電気的に接続された第１のｐチャネル型トランジスタと、
ゲートが前記第１のｐチャネル型トランジスタのゲートに電気的に接続され、第１端子が前記第１のｐチャネル型トランジスタの第２端子に電気的に接続された第１のｎチャネル型トランジスタと、
第１端子が前記第１のｎチャネル型トランジスタの第２端子に電気的に接続され、第２端子が低電位電源に電気的に接続された第２のｎチャネル型トランジスタと、を含む第１の回路群と、
第１端子が高電位電源に電気的に接続された第２のｐチャネル型トランジスタと、
ゲートが前記第１のｐチャネル型トランジスタの第２端子及び前記第１のｎチャネル型トランジスタの第１端子、並びに前記第２のｐチャネル型トランジスタのゲートに電気的に接続され、第１端子が前記第２のｐチャネル型トランジスタの第２端子に電気的に接続された第３のｎチャネル型トランジスタと、
第１端子が前記第３のｎチャネル型トランジスタの第２端子に電気的に接続され、第２端子が低電位電源に電気的に接続された第４のｎチャネル型トランジスタと、を含む第２の回路群と、をｍ段（ｍは任意の正の整数であり、ｍ≧３）有し、
第２ｎ−１段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）の前記第２のｎチャネル型トランジスタのゲート、及び前記第４のｎチャネル型トランジスタのゲートにはクロック信号が入力され、
第２ｎ段目の前記第２のｎチャネル型トランジスタのゲート、及び前記第４のｎチャネル型トランジスタのゲートには反転クロック信号が入力され、
前記クロック信号、及び前記反転クロック信号のそれぞれの振幅は、前記高電位電源と前記低電位電源の電位差よりも小さいことを特徴とする半導体回路。 A first p-channel transistor having a first terminal electrically connected to a high potential power source;
A first n-channel transistor having a gate electrically connected to the gate of the first p-channel transistor and a first terminal electrically connected to a second terminal of the first p-channel transistor; ,
A first n-channel transistor having a first terminal electrically connected to a second terminal of the first n-channel transistor and a second terminal electrically connected to a low potential power source. A circuit group of
A second p-channel transistor having a first terminal electrically connected to a high potential power source;
A gate is electrically connected to a second terminal of the first p-channel transistor, a first terminal of the first n-channel transistor, and a gate of the second p-channel transistor, and the first terminal is A third n-channel transistor electrically connected to a second terminal of the second p-channel transistor;
A fourth n-channel transistor having a first terminal electrically connected to a second terminal of the third n-channel transistor and a second terminal electrically connected to a low potential power source. And m stages (m is an arbitrary positive integer, m ≧ 3),
A clock signal is input to the gate of the second n-channel transistor and the gate of the fourth n-channel transistor in the 2n-1 stage (n is an arbitrary integer, m ≧ 2n ≧ 2). And
An inverted clock signal is input to the gate of the second n-channel transistor in the second n-th stage and the gate of the fourth n-channel transistor,
Each of the clock signal and the inverted clock signal has a smaller amplitude than a potential difference between the high potential power source and the low potential power source. 請求項１または２において、前記第１の回路群と前記第２の回路群との間に電位の保持手段を有することを特徴とする半導体回路。 3. The semiconductor circuit according to claim 1 , further comprising a potential holding unit between the first circuit group and the second circuit group. 請求項１乃至３のいずれか一において、前記第１のｐチャネル型トランジスタのゲート及び前記第１のｎチャネル型トランジスタのゲート、並びに前記第２のｐチャネル型トランジスタの第２端子及び前記第３のｎチャネル型トランジスタの第１端子、が電気的に接続されるＮＯＲ回路を有することを特徴とする半導体回路。 In any one of claims 1 to 3, wherein the first gate of the p-channel transistor and said first n-channel transistor gate, and a second terminal and said third of said second p-channel transistor A semiconductor circuit comprising a NOR circuit to which a first terminal of the n-channel transistor is electrically connected. 請求項１乃至４のいずれか一に記載のｎチャネル型トランジスタ及びｐチャネル型トランジスタは、ガラス基板上に形成される薄膜トランジスタで構成されることを特徴とする半導体回路。 5. The semiconductor circuit according to claim 1, wherein the n-channel transistor and the p-channel transistor are formed of thin film transistors formed over a glass substrate. 請求項１乃至４のいずれか一に記載のｎチャネル型トランジスタ及びｐチャネル型トランジスタは、単結晶シリコン基板上に形成されることを特徴とする半導体回路。 5. The semiconductor circuit according to claim 1, wherein the n-channel transistor and the p-channel transistor are formed over a single crystal silicon substrate. 請求項１乃至６にいずれか一において、前記半導体回路は、シフトレジスタ回路に用いられることを特徴とする半導体回路。 7. The semiconductor circuit according to claim 1 , wherein the semiconductor circuit is used for a shift register circuit. 請求項１乃至７のいずれか一に記載の半導体回路を具備することを特徴とする表示装置。


A display device comprising the semiconductor circuit according to claim 1 .


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