JP5057613B2 - Semiconductor device and electronic equipment - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００３】
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
【０００４】
液晶表示装置において、高品位な画像を得るために、画素電極をマトリクス状に配置し、画素電極の各々に接続するスイッチング素子としてＴＦＴを用いたアクティブマトリクス型液晶表示装置が注目を集めている。
【０００５】
アクティブマトリクス型液晶表示装置には大きく分けて透過型と反射型の二種類のタイプが知られている。
【０００６】
特に、反射型の液晶表示装置は、透過型の液晶表示装置と比較して、バックライトを使用しないため、消費電力が少ないといった長所を有しており、モバイルコンピュータやビデオカメラ用の直視型表示ディスプレイとしての需要が高まっている。
【０００７】
なお、反射型の液晶表示装置は、液晶の光学変調作用を利用して、入射光が画素電極で反射して装置外部に出力される状態と、入射光が装置外部に出力されない状態とを選択し、明と暗の表示を行わせ、さらにそれらを組み合わせることで、画像表示を行うものである。一般に反射型の液晶表示装置における画素電極は、アルミニウム等の光反射率の高い金属材料からなり、薄膜トランジスタ（以下、ＴＦＴと呼ぶ）等のスイッチング素子に電気的に接続している。
【０００８】
また、液晶表示装置においては、アモルファスシリコンまたはポリシリコンを半導体としたＴＦＴをマトリクス状に配置して、各ＴＦＴに接続された画素電極とソース線とゲート線とがそれぞれ形成された素子基板と、これに対向配置された対向電極を有する対向基板との間に液晶材料が挟持されている。また、カラー表示するためのカラーフィルタは対向基板に貼りつけられている。そして、素子基板と対向基板にそれぞれ光シャッタとして偏光板を配置し、カラー画像を表示している。
【０００９】
【発明が解決しようとする課題】
反射型の液晶表示装置において、従来では、画素電極を形成した後、サンドブラスト法やエッチング法等の工程を追加して表面を凹凸化させて、鏡面反射を防ぎ、反射光を散乱させることによって白色度を増加させていた。
【００１０】
本発明では、工程を増やすことなく、反射電極の鏡面反射を防ぐ凸凹を形成する。
【００１１】
【課題を解決するための手段】
本発明では、反射型の液晶表示装置の作製方法において、画素電極の表面に凹凸を持たせて光散乱性を図るための凸部の形成をＴＦＴの形成と同じフォトマスクで行うことを特徴とする。なお、この凸部は配線及びＴＦＴ部以外の画素部領域の基板上に適宜設ける。そして、凸部を覆う絶縁膜の表面に形成された凸凹に沿って画素電極の表面に凸凹が形成される。
【００１２】
本明細書で開示する発明の構成は、
絶縁表面上に半導体層と、前記半導体層上の絶縁膜と、前記絶縁膜上のゲート電極とを含むＴＦＴと、
前記絶縁表面上に複数の凸部と、
前記ＴＦＴ及び前記凸部を覆い、且つ、凸凹の表面を有する層間絶縁膜と、
前記層間絶縁膜上に、前記ＴＦＴと電気的に接続され、且つ、凸凹の表面を有する画素電極と、
を有することを特徴とする半導体装置である。
【００１３】
また、少なくともＴＦＴのゲート電極を覆う絶縁膜を形成し、該絶縁膜と覆われていない凸部と接して画素電極を形成してもよく、他の発明の構成は、
絶縁表面上に半導体層と、前記半導体層上の絶縁膜と、前記絶縁膜上のゲート電極とを含むＴＦＴと、
前記絶縁表面上に複数の凸部と、
前記凸部と接し、且つ、凸凹の表面を有し、且つ、前記ＴＦＴと電気的に接続された画素電極と、
を有することを特徴とする半導体装置である。
【００１４】
上記各構成において、前記凸部は、前記ＴＦＴの半導体層と同じ材料で形成された材料層と、前記ＴＦＴの絶縁膜と同じ材料で形成された材料層と、前記ＴＦＴのゲート電極と同じ材料で形成された材料層との積層物であることを特徴としている。
【００１５】
また、上記各構成において、前記凸部は、前記ＴＦＴの絶縁膜と同じ材料で形成された材料層と、前記ＴＦＴのゲート電極と同じ材料で形成された材料層との積層物であることを特徴としている。
【００１６】
また、半導体層上の絶縁膜上に凸部を形成し、該凸部を覆う層間絶縁膜を形成して、該層間絶縁膜の表面の凹凸に沿った凸凹の表面を有する画素電極を形成してもよく、他の発明の構成は、
絶縁表面上に半導体層と、前記半導体層上の絶縁膜と、前記絶縁膜上のゲート電極とを含むＴＦＴと、
前記絶縁膜上に複数の凸部と、
前記ＴＦＴ及び前記凸部を覆い、且つ、凸凹の表面を有する層間絶縁膜と、
前記層間絶縁膜上に、前記ＴＦＴと電気的に接続され、且つ、凸凹の表面を有する画素電極と、
を有することを特徴とする半導体装置である。
【００１７】
また、半導体層上の絶縁膜上に凸部を形成し、該凸部に接して凸凹の表面を有する画素電極を形成してもよく、他の発明の構成は、
絶縁表面上に半導体層と、前記半導体層上の絶縁膜と、前記絶縁膜上のゲート電極とを含むＴＦＴと、
前記絶縁膜上に複数の凸部と、
前記凸部と接し、且つ、凸凹の表面を有し、且つ、前記ＴＦＴと電気的に接続された画素電極と、
を有することを特徴とする半導体装置である。
【００１８】
また、上記各構成において、前記凸部は、前記ＴＦＴのゲート電極と同じ材料で形成された材料層であることを特徴としている。
【００１９】
また、上記各構成において、前記複数の凸部のうち、少なくとも高さが異なる凸部を有することを特徴としている。
【００２０】
また、上記各構成において、前記複数の凸部のうち、少なくとも構造が異なる凸部を有することを特徴としている。
【００２１】
また、上記各構成において、前記半導体装置は、前記画素電極がＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜からなる反射型の液晶表示装置であることを特徴としている。
【００２２】
また、上記各構成において、第１の着色層と第２の着色層の積層からなる第１の遮光部と、
前記第１の着色層と第３の着色層の積層からなる第２の遮光部とを有し、
前記第１の遮光部及び前記第２の遮光部は、任意の画素電極と、該画素電極と隣り合う画素電極との間に重なって形成されていることを特徴としている。
【００２３】
また、上記構成において、前記第１の遮光部の反射光量と前記第２の遮光部の反射光量は、それぞれ異なることを特徴としている。また、前記第１の着色層は赤色であることを特徴としている。また、前記第２の着色層は青色であることを特徴としている。また、前記第３の着色層は緑色であることを特徴としている。また、前記第１の遮光部および前記第２の遮光部は、対向基板に設けられていることを特徴としている。
【００２４】
また、上記構造を実現するための発明の構成は、
絶縁表面上に半導体層を形成する工程と、
前記半導体層上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に前記半導体層と重なる導電層を形成して、前記半導体層と前記第１の絶縁膜と前記導電層との積層構造からなる凸部を形成する工程と、
前記凸部を覆う第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に画素電極を形成する工程とを有し、
前記画素電極は前記凸部と重なり、表面に凸凹を有していることを特徴とする半導体装置の作製方法である。こうして形成された凸部の一例が図２０中の凸部９００である。
【００２５】
また、上記構造を実現するための他の発明の構成は、
絶縁表面上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に導電層を形成して、前記第１の絶縁膜と前記導電層との積層構造からなる凸部を形成する工程と、
前記凸部を覆う第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に画素電極を形成する工程とを有し、
前記画素電極は前記凸部と重なり、表面に凸凹を有していることを特徴とする半導体装置の作製方法である。こうして形成された凸部の一例が図２０中の凸部９０１であり、凸部を形成する第１の絶縁膜は導電層と同じ上面形状を有している。
【００２６】
また、上記構造を実現するための他の発明の構成は、
絶縁表面上に導電層を形成して、前記導電層からなる凸部を形成する工程と、
前記凸部を覆う絶縁膜を形成する工程と、
前記絶縁膜上に画素電極を形成する工程とを有し、
前記画素電極は前記凸部と重なり、表面に凸凹を有していることを特徴とする半導体装置の作製方法である。
【００２７】
また、上記本発明の作製方法において、前記半導体装置は、前記画素電極がＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜からなる反射型の液晶表示装置であることを特徴としている。
【００２８】
また、上記本発明の作製方法において、前記凸部と同じ工程でＴＦＴを形成することを特徴としている。
【００２９】
また、上記本発明の作製方法において、前記画素電極は、凸部と同じ工程で形成されたＴＦＴと接続していることを特徴としている。
【００３０】
【発明の実施の形態】
本願発明の実施形態について、以下に説明する。
【００３１】
図４に本発明の構成を示す。ここでは反射型の液晶表示装置を例にとり、以下に説明する。
【００３２】
本発明は、画素部４０７において、画素ＴＦＴと同時に凸部７０１、７０２を形成し、その上に形成される絶縁膜の表面を凹凸化させて、その上に形成する画素電極１６９の表面に凹凸部を持たせることを特徴としている。
【００３３】
この凸部７０１、７０２は、図１〜図３に示すように、半導体層の形成時のマスクパターンまたはゲート配線の形成時のマスクパターンを用いて形成する。凸部７０１、７０２は、フォトマスクを用いて作製すると再現性の高いものが得られる。また、ここでは、凸部７０１、７０２として、画素ＴＦＴの作製時に成膜された半導体膜、絶縁膜、導電膜とを積層した例を示したが、特に限定されることなく、これらの膜の単層または組み合わせた積層を用いることができる。例えば、半導体膜と絶縁膜との積層膜からなる凸部や導電膜からなる凸部を形成することができる。即ち、工程数を増加させることなく複数種類の高さを有する凸部を形成することができる。また、相互に近接する凸部は、それぞれ０．１μｍ以上、好ましくは１μｍ以上隔離されている。
【００３４】
なお、ここでは大きさの異なる凸部を形成した例を示したが、特に限定されない。なお、凸部の大きさはランダムであるほうが、より反射光を散乱させるため望ましい。例えば、径方向の断面が多角形であってもよいし、左右対称でない形状であってもよい。例えば、図６（Ａ）〜（Ｇ）で示された形状のうち、いずれのものでもよい。また、凸部を規則的に配置しても不規則に配置してもよい。なお、凸部の配置は、画素部の表示領域となる画素電極の下方にあたる領域であれば特に限定されず、凸部の大きさ（上面から見た面積）も特に限定されないが１μｍ2〜４００μｍ2の範囲内、好ましくは２５〜１００μｍ2であればよい。
【００３５】
こうして形成された凸部７０１、７０２を覆う絶縁膜は、表面に凸凹が形成され、その上に形成される画素電極１６９の表面も凸凹化される。この画素電極１６９の凸部の高さは０．３〜３μｍ、好ましくは０．５〜１．５μｍである。この画素電極１６９の表面に形成された凸凹によって、図４に示すように入射光を反射する際に光を散乱させることができた。
【００３６】
なお、絶縁膜としては、無機絶縁膜や有機樹脂膜を用いることができる。この絶縁膜の材料によって画素電極の凸凹の曲率を調節することも可能である。なお、この画素電極の凸部における曲率半径は、０．１〜４μｍ、好ましくは０．２〜２μｍである。また、絶縁膜として有機樹脂膜を用いる場合は、粘度が１０〜１０００ｃｐ、好ましくは４０〜２００ｃｐのものを用い、十分に凸部７０１、７０２の影響を受けて表面に凸凹が形成されるものを用いる。ただし、蒸発しにくい溶剤を用いれば、有機樹脂膜の粘度が低くても凸凹を形成することができる。
【００３７】
このようにして、本発明は、作製工程数を増やすことなく、表面に凸凹を有する画素電極１６９を形成することができる。
【００３８】
また、ここで示した例はトップゲート型のＴＦＴであるが、ボトムゲート型のＴＦＴにも適用することは可能である。
【００３９】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００４０】
【実施例】
［実施例１］
ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。ここでは、主に図９〜１１を用いて説明しながら、同時に図１〜図３で凸凹を有する反射電極の作製方法を説明する。なお、図１〜図３は画素部（画素ＴＦＴ、凸部、保持容量）についての作製工程図であり、図９〜図１１は、画素部（画素ＴＦＴ、保持容量）と駆動回路のＴＦＴについての作製工程図である。
【００４１】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板１００を用いる。なお、基板１００としては、石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性が有するプラスチック基板を用いてもよい。
【００４２】
次いで、基板１００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１０１を形成する。本実施例では下地膜１０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜１０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜１０２ａを１０〜２００nm（好ましくは５０〜１００nm）形成する。本実施例では、膜厚５０ｎｍの酸化窒化シリコン膜１０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜１０１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜１０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化シリコン膜１０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
【００４３】
次いで、下地膜上に半導体層１０２〜１０６を形成する。半導体層１０２〜１０６は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層１０２〜１０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質シリコン膜を成膜した後、ニッケルを含む溶液を非晶質シリコン膜上に保持させた。この非晶質シリコン膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質シリコン膜を形成した。そして、この結晶質シリコン膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層１０２〜１０６を形成した。
【００４４】
また、半導体層１０２〜１０６を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。
【００４５】
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行えばよい。
【００４６】
次いで、半導体層１０２〜１０６を覆うゲート絶縁膜１０７を形成する。ゲート絶縁膜１０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００４７】
また、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００４８】
次いで、図９（Ａ）に示すように、ゲート絶縁膜１０７上に膜厚２０〜１００ｎｍの第１の導電膜１０８と、膜厚１００〜４００ｎｍの第２の導電膜１０９とを積層形成する。本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜１０８と、膜厚３７０ｎｍのＷ膜からなる第２の導電膜１０９を積層形成した。
ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９９９９％または純度９９．９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。
【００４９】
なお、本実施例では、第１の導電膜１０８をＴａＮ、第２の導電膜１０９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００５０】
なお、図９（Ａ）と図１（Ａ）は対応しており、同じ符号を用いている。図１（Ａ）に示すように、画素部４０７では、半導体層１０５と同時に半導体層３０１ａ〜３０１ｄを形成する。
【００５１】
次に、フォトリソグラフィ法を用いてレジストからなるマスク１１０〜１１５を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。なお、エッチング用ガスとしては、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4、ＣＣｌ4などを代表とする塩素系ガスまたはＣＦ4、ＳＦ6、ＮＦ3などを代表とするフッ素系ガス、またはＯ2を適宜用いることができる。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。
【００５２】
この後、レジストからなるマスク１１０〜１１５を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００５３】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層１１７〜１２２（第１の導電層１１７ａ〜１２２ａと第２の導電層１１７ｂ〜１２２ｂ）を形成する。１１６はゲート絶縁膜であり、第１の形状の導電層１１７〜１２２で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【００５４】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する。（図９（Ｂ））ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０15atoms/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。本実施例ではドーズ量を１．５×１０15atoms/cm2とし、加速電圧を８０ｋｅＶとして行った。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。この場合、導電層１１７〜１２１がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域１２３〜１２７が形成される。第１の不純物領域１２３〜１２７には１×１０20〜１×１０21atoms/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。
【００５５】
なお、図９（Ｂ）と図１（Ｂ）は対応しており、同じ符号を用いている。図１（Ｂ）に示すように、画素部４０７では、第１の形状の導電層１２０と同時に、レジストからなるマスク３０２ａ〜ｄを用いて第１の形状の導電層３０３〜３０６を形成する。
【００５６】
次に、レジストからなるマスクを除去せずに図９（Ｃ）に示すように第２のエッチング処理を行う。第２のエッチング処理では第３及び第４のエッチング条件で行う。第３のエッチング条件として、同様にＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００ＷのＲＦ電力(13.56MHz)を供給し、プラズマを生成して約６０秒程度のエッチングを行った。基板側（試料ステージ）には２０WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べて低い自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第３のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。
【００５７】
この後、レジストからなるマスクを除去せずに第４のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約２０秒程度のエッチングを行った。基板側（試料ステージ）には２０WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。この第４のエッチング条件によりＷ膜をエッチングする。
【００５８】
こうして、上記第３及び第４のエッチング条件によりＷ膜を異方性エッチングし、かつ、Ｗ膜より遅いエッチング速度でＴａＮ膜を異方性エッチングして第２の形状の導電層１２９〜１３４（第１の導電層１２９ａ〜１３４ａと第２の導電層１２９ｂ〜１３４ｂ）を形成する。１２８はゲート絶縁膜であり、第２の形状の導電層１２９〜１３４で覆われない領域は、エッチングされて、約１０〜２０nm程度の膜厚にまで薄くなった。
【００５９】
Ｗ膜やＴａＮ膜に対するＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａＮのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａＮ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａＮはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａＮはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａＮの表面が多少酸化される。ＴａＮの酸化物はフッ素や塩素と反応しないため、さらにＴａＮ膜のエッチング速度は低下する。従って、Ｗ膜とＴａＮ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａＮ膜よりも大きくすることが可能となる。
【００６０】
なお、図９（Ｃ）と図１（Ｃ）は対応しており、同じ符号を用いている。図１（Ｃ）に示すように、画素部４０７では、第２の形状の導電層１３２と同時に、第２の形状の導電層３０７〜３１０を形成する。
【００６１】
次いで、レジストからなるマスクを除去した後、図１０（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶ、本実施例では９０ｋｅＶの加速電圧とし、３．５×１０12atoms /cm2のドーズ量で行い、図９（Ｂ）で形成された第１の不純物領域より内側の半導体層に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層１２９ｂ〜１３３ｂを不純物元素に対するマスクとして用い、第２の導電層１２９ａ〜１３３ａのテーパ―部下方における半導体層にも不純物元素が添加されるようにドーピングする。
【００６２】
なお、第２のドーピング処理の前に、レジストからなるマスクを除去してもよい。
【００６３】
こうして、第２の導電層１２９ａ〜１３３ａと重なる第３の不純物領域１４０〜１４４と、第１の不純物領域１４５〜１４９と第３の不純物領域との間の第２の不純物領域１３５〜１３９とを形成する。ｎ型を付与する不純物元素は、第２の不純物領域で１×１０17〜１×１０19atoms/cm3の濃度となるようにし、第３の不純物領域で１×１０16〜１×１０18atoms/cm3の濃度となるようにする。なお、この第３の不純物領域１４０〜１４４において、少なくとも第２の形状の導電層１２９ａ〜１３３ａと重なった部分に含まれるｎ型を付与する不純物元素の濃度変化を有している。即ち、第３の不純物領域１４０〜１４４へ添加されるリン（Ｐ）の濃度は、第２の形状の導電層と重なる領域において、該導電層の端部から内側に向かって徐々に濃度が低くなる。これはテーパー部の膜厚の差によって、半導体層に達するリン（Ｐ）の濃度が変化するためである。
【００６４】
なお、図１０（Ａ）と図２（Ａ）は対応しており、同じ符号を用いている。図２（Ａ）に示すように、画素部４０７では、第３の不純物領域３１１を形成する。
【００６５】
そして、新たにレジストからなるマスク１５０〜１５２を形成して図１０（Ｂ）に示すように、第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された第４の不純物領域１５３〜１５８を形成する。第２の形状の導電層１３０、１３３を不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に第４の不純物領域を形成する。本実施例では、不純物領域１５３〜１５８はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク１５０〜１５２で覆われている。第１のドーピング処理及び第２のドーピング処理によって、不純物領域１５３〜１５８にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を２×１０20〜２×１０21atoms/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【００６６】
なお、図１０（Ｂ）と図２（Ｂ）は対応しており、同じ符号を用いている。図２（Ｂ）に示すように、画素部４０７では、半導体層３０１ａ〜ｄの領域もレジストからなるマスク１５２で覆われているが、特に限定されず、少なくとも画素ＴＦＴ（ｎチャネル型ＴＦＴ）の半導体層を覆えばよい。
【００６７】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。半導体層と重なる第２の形状の導電層１２９〜１３２がゲート電極として機能する。また、１３４はソース配線、１３３は保持容量を形成するための第２の電極として機能する。
【００６８】
次いで、レジストからなるマスク１５０〜１５２を除去し、全面を覆う第１の層間絶縁膜１５９を形成する。この第１の層間絶縁膜１５９としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化シリコン膜を形成した。勿論、第１の層間絶縁膜１５９は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００６９】
次いで、図１０（Ｃ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００７０】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域１４５〜１４９、１５３、１５６にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００７１】
また、第１の層間絶縁膜１５９を形成する前に活性化処理を行っても良い。ただし、１２９〜１３４に用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【００７２】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。本実施例では水素を約３％の含む窒素雰囲気中で４１０℃、１時間の熱処理を行った。この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００７３】
また、窒化シリコン膜からなる層間絶縁膜中に含まれる水素を利用して熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行い、半導体層を水素化する工程を行ってもよい。この場合、窒素雰囲気中で４１０℃、１時間の熱処理を行えば層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端することができる。
【００７４】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【００７５】
次いで、第１の層間絶縁膜１５９上に有機絶縁物材料から成る第２の層間絶縁膜１６０を形成する。本実施例では膜厚１．６μｍのアクリル樹脂膜を形成した。次いで、ソース配線１３４に達するコンタクトホールと各不純物領域１４５、１４７、１４８、１５３、１５６に達するコンタクトホールを形成するためのパターニングを行う。
【００７６】
そして、駆動回路４０６において、第１の不純物領域または第４の不純物領域とそれぞれ電気的に接続する配線１６１〜１６６を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【００７７】
また、画素部４０７においては、画素電極１６９、ゲート配線１６８、接続電極１６７を形成する。（図１１）この接続電極１６７によりソース配線１３４は、画素ＴＦＴ４０４と電気的な接続が形成される。また、ゲート配線１６８は、第１の電極（第２の形状の導電層１３３）と電気的な接続が形成される。また、画素電極１６９は、画素ＴＦＴのドレイン領域と電気的な接続が形成され、さらに保持容量を形成する一方の電極として機能する半導体層と電気的な接続が形成される。また、画素電極１６９としては、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等の反射性の優れた材料を用いることが望ましい。
【００７８】
なお、図１１と図３は対応しており、同じ符号を用いている。図３に示すように、画素部４０７では、凸部７０１、凸部７０２により表面に凸凹を有する画素電極１６９を形成することができた。画素電極１６９の表面に形成された凸凹の凸部における曲率半径は、０．１〜４μｍ、好ましくは０．２〜２μｍとする。
【００７９】
以上の様にして、ｎチャネル型ＴＦＴ４０１、ｐチャネル型ＴＦＴ４０２、ｎチャネル型ＴＦＴ４０３を有する駆動回路４０６と、画素ＴＦＴ４０４、保持容量４０５とを有する画素部４０７を同一基板上に形成することができる。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
【００８０】
駆動回路４０６のｎチャネル型ＴＦＴ４０１はチャネル形成領域１７０、ゲート電極を形成する第２の形状の導電層１２９と重なる第３の不純物領域１４０（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域１３５（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域１４５を有している。ｐチャネル型ＴＦＴ４０２にはチャネル形成領域１７１、ゲート電極を形成する第２の形状の導電層１３０と重なる第４の不純物領域１５５、ゲート電極の外側に形成される第４の不純物領域１５４、ソース領域またはドレイン領域として機能する第４の不純物領域１５３を有している。ｎチャネル型ＴＦＴ４０３にはチャネル形成領域１７２、ゲート電極を形成する第２の形状の導電層１３１と重なる第３の不純物領域１４２（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域１３７（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域１４７を有している。
【００８１】
画素部の画素ＴＦＴ４０４にはチャネル形成領域１７３、ゲート電極を形成する第２の形状の導電層１３２と重なる第３の不純物領域１４３（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域１３８（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域１４８を有している。また、保持容量４０５の一方の電極として機能する半導体層１５６〜１５８には第４の不純物領域と同じ濃度で、それぞれｐ型を付与する不純物元素が添加されている。保持容量４０５は、絶縁膜（ゲート絶縁膜と同一膜）を誘電体として、第２の電極１３３と、半導体層１５６〜１５８とで形成している。
【００８２】
また、本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置形成する。
【００８３】
本実施例で作製するアクティブマトリクス基板の画素部の上面図を図５に示す。なお、図９〜図１１に対応する部分には同じ符号を用いている。図１１中の鎖線Ａ−Ａ’は図５中の鎖線Ａ―Ａ’で切断した断面図に対応している。また、図１１中の鎖線Ｂ−Ｂ’は図５中の鎖線Ｂ―Ｂ’で切断した断面図に対応している。
【００８４】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を５枚（半導体層パターンマスク、第１配線パターンマスク（第１の電極１３２、第２の電極１３３、ソース配線１３４を含む）、ｐ型ＴＦＴのソース領域及びドレイン領域形成のパターンマスク、コンタクトホール形成のパターンマスク、第２配線パターンマスク（画素電極１６９、接続電極１６７、ゲート配線１６８を含む））とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【００８５】
[実施例２]
本実施例では、実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図４を用いる。
【００８６】
まず、実施例１に従い、図３の状態のアクティブマトリクス基板を得た後、図４のアクティブマトリクス基板上に配向膜４０８を形成しラビング処理を行う。なお、本実施例では配向膜４０８を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【００８７】
次いで、対向基板４１０を用意する。実施例１に従い、対向基板４１０上に着色層４１１、４１２、平坦化膜４１３を形成する。赤色の着色層４１１と青色の着色層４１２とを一部重ねて、第２遮光部を形成する。なお、図４では図示しないが、赤色の着色層と緑色の着色層とを一部重ねて、第１遮光部を形成する。
【００８８】
次いで、対向電極４１４を画素部に形成し、対向基板の全面に配向膜４１５を形成し、ラビング処理を施した。
【００８９】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤で貼り合わせる。シール剤にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料４０９を注入し、封止剤（図示せず）によって完全に封止する。液晶材料４０９には公知の液晶材料を用いれば良い。このようにして図４に示すアクティブマトリクス型液晶表示装置が完成する。
【００９０】
本実施例では、実施例１に示す基板を用いている。従って、実施例１の画素部の上面図を示す図５では、少なくともゲート配線１６８と画素電極１６９、１７７の間隙と、ゲート配線１６８と接続電極１６７の間隙と、接続電極１６７と画素電極１６９の間隙を遮光する必要がある。本実施例では、それらの遮光すべき位置に第１遮光部と第２遮光部が重なるように対向基板を貼り合わせた。
【００９１】
なお、図１２に完成した液晶表示装置の画素部の一部を示す簡略図を示す。図１２では、鎖線で示した画素電極１６９上に着色層（Ｂ）１２が重なるように形成されている。また、画素電極１６９と隣り合う画素電極１７７との間は、第２遮光部１６で遮光されている。この第２遮光部１６は着色層（Ｂ）と着色層（Ｒ）とを重ねて形成されている。また、この第２遮光部１６は隣りの画素（Ｒ）の画素ＴＦＴも遮光している。また、点線で示したソース配線１３４上には着色層（Ｂ）１２の端部と着色層（Ｇ）１１の端部とが形成されている。また、第１遮光部１５は着色層（Ｇ）と着色層（Ｒ）とを重ねて形成されている。また、図１２では、ソース配線と重なる着色層（Ｂ）の端部と着色層（Ｇ）の端部とが接するようにパターニングを行った。また、同様にソース配線と重なる着色層（Ｒ）の端部と着色層（Ｇ）の端部とが接するようにパターニングを行った。
【００９２】
このように、ブラックマスクを形成することなく、各画素間の隙間を第１遮光部１５もしくは第２遮光部１６で遮光することによって工程数の低減を可能とした。
【００９３】
[実施例３]
実施例２を用いて得られたアクティブマトリクス型液晶表示装置（図４）の構成を図７の上面図を用いて説明する。なお、図４と対応する部分には同じ符号を用いた。
【００９４】
図７で示す上面図は、画素部、駆動回路、ＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）を貼り付ける外部入力端子２０３、外部入力端子と各回路の入力部までを接続する配線２０４などが形成されたアクティブマトリクス基板２０１と、着色層などが形成された対向基板２０２とがシール材２００を介して貼り合わされている。
【００９５】
ゲート配線側駆動回路２０５とソース配線側駆動回路２０６の上面には対向基板側に赤色の着色層と青色の着色層を積層させた遮光部２０７が形成されている。また、画素部４０７上の対向基板側に形成された着色層２０８は赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色の着色層が各画素に対応して設けられている。実際の表示に際しては、赤色（Ｒ）の着色層、緑色（Ｇ）の着色層、青色（Ｂ）の着色層の３色でカラー表示を形成するが、これら各色の着色層の配列は任意なものとする。
【００９６】
また、図８（Ａ）は、図７で示す外部入力端子２０３のＥ−Ｅ'線に対する断面図を示している。外部入力端子はアクティブマトリクス基板側に形成され、層間容量や配線抵抗を低減し、断線による不良を防止するために画素電極と同じ層で形成される配線２０９によって層間絶縁膜２１０を介してゲート配線と同じ層で形成される配線２１１と接続する。
【００９７】
また、外部入力端子にはベースフィルム２１２と配線２１３から成るＦＰＣが異方性導電性樹脂２１４で貼り合わされている。さらに補強板２１５で機械的強度を高めている。
【００９８】
図８（Ｂ）は、その詳細図を示し、図８（Ａ）で示す外部入力端子の断面図を示している。アクティブマトリクス基板側に設けられる外部入力端子が第１の電極及びソース配線と同じ層で形成される配線２１１と、画素電極と同じ層で形成される配線２０９とから形成されている。勿論、これは端子部の構成を示す一例であり、どちらか一方の配線のみで形成しても良い。例えば、第１の電極及びソース配線と同じ層で形成される配線２１１で形成する場合にはその上に形成されている層間絶縁膜を除去する必要がある。画素電極と同じ層で形成される配線２０９は、Ｔｉ膜２０９ａ、合金膜（ＡｌとＴｉとの合金膜）２０９ｂの２層構造で形成されている。ＦＰＣはベースフィルム２１２と配線２１３から形成され、この配線２１３と画素電極と同じ層で形成される配線２０９とは、熱硬化型の接着剤２１４とその中に分散している導電性粒子２１６とから成る異方性導電性接着剤で貼り合わされ、電気的な接続構造を形成している。
【００９９】
以上のようにして作製されるアクティブマトリクス型の液晶表示装置は各種電子機器の表示部として用いることができる。
【０１００】
[実施例４]
本実施例では、実施例２に示した例、即ち対向基板に設けられた着色層の配置（図１２）を詳細に示す。
【０１０１】
図１３（Ａ）は、適宜、３色の着色層１１〜１３を形成して、第１の遮光部１５、第２の遮光部１６、及び画素開口部１７〜１９を構成した一例を示している。一般に、着色層は顔料を分散した有機感光材料からなるカラーレジストを用いて形成される。
【０１０２】
第１の遮光部１５及び第２の遮光部１６は、各画素の間隙を遮光するように形成する。従って、入射光は第１の遮光部１５及び第２の遮光部１６により吸収され観察者には、ほぼ黒色として認識される。また、第１の遮光部１５及び第２の遮光部１６は、素子基板の画素ＴＦＴ（ここでは図示しない）と重なるよう形成され、画素ＴＦＴを外部の光から保護する役目を果たしている。
【０１０３】
第１の遮光部１５は、緑色の着色層１１と赤色の着色層１３とを積層して形成する。赤色の着色層１３は、格子状にパターニングする。なお、緑色の着色層１１は、従来と同じ形状（ストライプ状）にパターニングする。
【０１０４】
また、第２の遮光部１６は、青色の着色層１２と赤色の着色層１３とを積層して形成する。なお、青色の着色層１２は、隣り合う赤色の着色層１３と一部重なるような形状にパターニングしている。
【０１０５】
なお、図１３（Ｂ）は、図１３（Ａ）中における第１の遮光部及び第２の遮光部を鎖線（Ａ１−Ａ１’）で切断した断面構造を示している。図１３（Ｂ）に示すように、対向基板１０上の着色層１１、１２を覆って着色層１３が積層されており、さらに、平坦化膜１４で着色層１３を覆っている。
【０１０６】
また、緑色の着色層１１と赤色の着色層１３との積層膜（第１の遮光部１５）、青色の着色層１２と赤色の着色層１３とを積層膜（第２の遮光部１６）、緑色の着色層と青色の着色層との積層膜について、それぞれの反射率を図２９に示した。
【０１０７】
図２９に示すようにＲ＋Ｂ＋Ａｌ（第２の遮光部１６に相当）は４００〜４５０ｎｍの波長域で約３５％の反射率となり、十分に遮光マスクとして機能する。また、Ｒ＋Ｇ＋Ａｌ（第１の遮光部１５に相当）は５７０ｎｍ付近で約５０％の反射率を有しているものの十分に遮光マスクとして機能する。
【０１０８】
また、ＴＦＴの活性層を形成する非単結晶珪素膜は、５００ｎｍの波長域の光を吸収しやすい傾向が見られる。この５００ｎｍの波長域において、上記第１の遮光部１５及び第２の遮光部１６は、反射率を１０％以下に抑えることができるため、光によるＴＦＴの劣化を抑えることができる。
【０１０９】
このように本実施例では２層の着色層からなる積層膜（Ｒ＋ＢあるいはＲ＋Ｇ）で遮光マスクを形成することを特徴としている。結果として、ブラックマトリクスを形成する工程を省略することができ、工程数が低減した。
【０１１０】
なお、画素開口部においては、図３０に示した従来例（単層での反射率）と同様に、青色の着色層は４５０ｎｍ付近で９０％を越える反射率を示している。また、緑色の着色層は５３０ｎｍ付近で９０％を越える反射率を示している。また、赤色の着色層は６００〜８００ｎｍで９０％を越える反射率を示している。
【０１１１】
ただし、図１３（Ｂ）に示した断面図は一例であって、特に限定されず、例えば、最初に着色層（Ｒ）を形成した後、着色層（Ｂ）と着色層（Ｇ）を積層しても良いし、最初に着色層（Ｇ）を形成した後、着色層（Ｒ）を形成し、次いで着色層（Ｂ）を積層しても良いし、最初に着色層（Ｂ）を形成した後、着色層（Ｒ）を形成し、次いで着色層（Ｇ）を積層しても良い。
【０１１２】
また、画素電極間における配線と画素電極と着色層との位置関係を図１４に示す。図１４（Ａ）は、画素電極５１と画素電極５２との間を遮光するように、ソース配線５０上方で着色層（Ｂ）５８と着色層（Ｒ）５９との端面が接しており、その接面がソース配線上に存在している例を示した。なお、図１４（Ａ）中において５３、５５は配向膜、５４は液晶、５６は対向電極、５７は平坦化膜である。
【０１１３】
なお、図１４（Ａ）に示した例に限定されることなく、着色層のパターニング時のずれを考慮して図１４（Ｂ）や図１４（Ｃ）に示すような構造としてもよい。図１４（Ｂ）は、画素電極６１と画素電極６２との間を遮光するように、ソース配線６０上方で着色層（Ｂ）６８の端部と一部が重なるように着色層（Ｒ）６９を形成している例である。また、図１４（Ｃ）は、画素電極７１と画素電極７２との間を遮光するように、ソース配線７０上方で着色層（Ｂ）７８と着色層（Ｒ）７９とが互いに接しないよう形成している例である。
【０１１４】
[実施例５]
本実施例では実施例１とは異なるアクティブマトリクス基板の作製方法について図１５〜１７を用いて説明する。実施例１では自己整合的にｎ型を付与する不純物元素を添加して不純物領域を形成したが、本実施例ではマスク数を１枚増やしてｎチャネル型ＴＦＴのソース領域またはドレイン領域を形成することを特徴としている。
【０１１５】
なお、その他の構成については実施例１において既に述べているので、詳しい構成については実施例１を参照し、ここでは説明を省略する。
【０１１６】
まず、実施例１に従って図９（Ａ）と同じ状態を得る。図９（Ａ）に対応する図面が図１５（Ａ）であり、同一の符号を用いた。なお、図１５（Ａ）と図１８（Ａ）は対応しており、同じ符号を用いている。図１８（Ａ）に示すように、画素部８０３では、半導体層１０５と同時に半導体層６００ａ、６００ｂを形成する。
【０１１７】
次いで、フォトリソグラフィ法を用いてレジストからなるマスク６０１〜６０７を形成し、電極及び配線を形成するための第１のエッチング処理を行う。なお、エッチング用ガスとしては、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4、ＣＣｌ4などを代表とする塩素系ガスまたはＣＦ4、ＳＦ6、ＮＦ3などを代表とするフッ素系ガス、またはＯ2を適宜用いることができる。本実施例ではＩＣＰエッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とを用い、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合したエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【０１１８】
上記第１のエッチング処理により、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうしてＷ膜及びＴａＮ膜をエッチングして、第１の形状の導電層６０８〜６１３（第１の導電層６０８ａ〜６１３ａと第２の導電層６０８ｂ〜６１３ｂ）を形成する。６１４はゲート絶縁膜であり、第１の形状の導電層６０８〜６１３で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。（図１５（Ｂ））
【０１１９】
なお、図１５（Ｂ）と図１８（Ｂ）は対応しており、同じ符号を用いている。図１８（Ｂ）に示すように、画素部８０３では、第１の形状の導電層６１１と同時に、レジストからなるマスク９０２ａ〜ｄを用いて第１の形状の導電層９０３〜９０６を形成する。
【０１２０】
次いで、レジストからなるマスク６０１〜６０７を除去せずに第２のエッチング処理を行う。エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）には２０WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このエッチング条件によりＷ膜をエッチングする。
【０１２１】
上記第２のエッチング処理によりＷ膜を異方性エッチングし、かつ、第１の導電層であるＴａＮ膜がＷ膜より遅いエッチング速度でわずかにエッチングされ、第２の形状の導電層６１５〜６２０（第１の導電層６１５ａ〜６２０ａと第２の導電層６１５ｂ〜６２０ｂ）を形成する。６２１はゲート絶縁膜であり、第２の形状の導電層６１５〜６２０で覆われない領域は、エッチングされて薄くなった。
【０１２２】
次いで、第１のドーピング処理を行う。ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。この場合、高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。例えば、加速電圧を７０〜１２０ｋｅＶとし、不純物領域（Ａ）６２２〜６２６を形成する。（図１５（Ｃ））ドーピングは、第２の形状の導電層６１５〜６１９を不純物元素に対するマスクとして用い、第２の導電層６１５ａ〜６１９ａのテーパ―部下方における半導体層にも不純物元素が添加されるようにドーピングする。こうして、自己整合的に形成された不純物領域（Ａ）６２２〜６２６のうち、導電層６１５〜６１９と重なる不純物領域が６２２ｂ、６２３ｂ、６２４ｂ、６２５ｂ、６２６ｂであり、導電層６１５〜６１９と重ならない不純物領域が６２２ａ、６２３ａ、６２４ａ、６２５ａ、６２６ａである。
【０１２３】
なお、図１５（Ｃ）と図１８（Ｃ）は対応しており、同じ符号を用いている。図１８（Ｃ）に示すように、画素部８０３では、第２の形状の導電層６１８と同時に、第２の形状の導電層９０７〜９１０を形成する。また、図１８（Ｃ）に示すように、画素部８０３では、不純物領域（Ａ）９１１が形成される。
【０１２４】
次いで、レジストからなるマスクを除去した後、導電層６１５〜６１９をマスクとして用い、ゲート絶縁膜６２１を選択的に除去して絶縁層６２７ａ、６２７ｂ、６２７ｃを形成する。また、絶縁層６２７ａ、６２７ｂ、６２７ｃを形成すると同時に第２の形状の導電層６１５〜６１９の形成に使用したレジストマスクを除去してもよい。（図１５（Ｄ））
【０１２５】
なお、図１５（Ｄ）と図１８（Ｄ）は対応しており、同じ符号を用いている。
【０１２６】
次いで、フォトリソグラフィ法を用いてレジストからなるマスク６２８、６２９を形成した後、第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を上げて低い加速電圧の条件としてｎ型を付与する不純物元素を半導体層にドーピングする。不純物領域（Ｂ）６３０〜６３４には１×１０20〜１×１０21atoms/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。（図１６（Ａ））
【０１２７】
なお、図１６（Ａ）と図１９（Ａ）は対応しており、同じ符号を用いている。
【０１２８】
こうして、ｎチャネル型ＴＦＴのソース領域またはドレイン領域となる不純物領域（Ｂ）６３０、６３２、６３３を形成することができた。また、画素部において、導電層６１８と重なる不純物領域（Ａ）６２５ｂと不純物領域６３３との間には、導電層６１８と重ならない領域６３６が形成される。この領域６３６はｎチャネル型ＴＦＴのＬＤＤ領域として機能する。また、不純物領域（Ｂ）６３１、６３４に添加された不純物元素は、後のゲッタリング工程で主にチャネル形成領域となる半導体層中のニッケル濃度を低減させるために添加する。
【０１２９】
そして、実施例１と同様にレジストからなるマスク６２８、６２９を除去した後、新たにレジストからなるマスク６３７〜６３９を形成して、第３のドーピング処理を行う。（図１６（Ｂ））
【０１３０】
なお、図１６（Ｂ）と図１９（Ｂ）は対応しており、同じ符号を用いている。
【０１３１】
この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域（Ｃ）６４０〜６４４を形成する。第２の導電層６１６、６１９を不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域（Ｃ）を形成する。本実施例では、不純物領域（Ｃ）６４０〜６４４はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。また、実施例１と同様に、不純物領域（Ｃ）６４０〜６４４にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を２×１０20〜２×１０21atoms/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【０１３２】
次いで、実施例１と同様にレジストからなるマスク６３７〜６３９を除去し、全面を覆う第１の層間絶縁膜６４５を形成する。この第１の層間絶縁膜６４５としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。
【０１３３】
次いで、図１６（Ｃ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよい。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【０１３４】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域（Ｂ）６３０〜６３４にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【０１３５】
なお、図１６（Ｃ）と図１９（Ｃ）は対応しており、同じ符号を用いている。
【０１３６】
また、第１の層間絶縁膜６４５を形成する前に活性化処理を行っても良い。ただし、第２の形状の導電層６１５〜６１９に用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【０１３７】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。半導体層と重なる第２の形状の導電層６１５〜６１８がゲート電極として機能する。また、６２０はソース配線、６１９は保持容量を形成するための第２の電極として機能する。
【０１３８】
さらに、３％の水素を含む窒素雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。また、３〜１００％の水素を含む雰囲気中で熱処理を行ってもよい。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１３９】
また、窒化シリコン膜からなる層間絶縁膜中に含まれる水素を利用して熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行い、半導体層を水素化する工程を行ってもよい。この場合、窒素雰囲気中で４１０℃、１時間の熱処理を行えば層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端することができる。
【０１４０】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【０１４１】
次いで、第１の層間絶縁膜６４５上に有機樹脂材料から成る第２の層間絶縁膜６４６を形成する。本実施例では有機樹脂材料を用いたが、特に限定されず、シリコンを含む絶縁膜（酸化窒化珪素膜、酸化珪素膜、窒化珪素膜等）を単層または積層構造として用いてもよい。次いで、ソース配線１３４に達するコンタクトホールと各不純物領域（Ｂ）及び（Ｃ）６３０、６３２、６３３、６４０、６４３に達するコンタクトホールを形成するためのパターニングを行う。
【０１４２】
そして、駆動回路において、不純物領域（Ｂ）または不純物領域（Ｃ）とそれぞれ電気的に接続する配線６４７〜６５２を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【０１４３】
また、画素部においては、画素電極６５６、ゲート配線６５４、接続電極６５３を形成する。（図１７）この接続電極６５３によりソース配線６２０は、画素ＴＦＴと電気的な接続が形成される。また、ゲート配線６５４は、第１の電極（第２の形状の導電層６１８）と電気的な接続が形成される。また、画素電極６５６は、画素ＴＦＴのドレイン領域と電気的な接続が形成され、さらに保持容量を形成する一方の電極として機能する半導体層６４３と電気的な接続が形成される。
【０１４４】
以上の様にして、ｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴを有する駆動回路と、画素ＴＦＴ、保持容量とを有する画素部を同一基板上に形成することができる。本明細書中ではこのような基板を便宜上、アクティブマトリクス基板と呼ぶ。
【０１４５】
駆動回路のｎチャネル型ＴＦＴの半導体層はチャネル形成領域、ゲート電極を形成する第２の形状の導電層６１５と重なる不純物領域（Ａ）６２２ｂ（ＧＯＬＤ領域）とソース領域またはドレイン領域として機能する不純物領域（Ｂ）６３０を有している。また、ｐチャネル型ＴＦＴの半導体層はチャネル形成領域、ゲート電極を形成する第２の形状の導電層６１６と重なる不純物領域（Ｃ）６４２、ソース領域またはドレイン領域として機能する不純物領域（Ｃ）６４０を有している。また、ｎチャネル型ＴＦＴの半導体層はチャネル形成領域、ゲート電極を形成する第２の形状の導電層６１７と重なる不純物領域（Ａ）６２４ｂ（ＧＯＬＤ領域）、ソース領域またはドレイン領域として機能する不純物領域（Ｂ）６３２を有している。
【０１４６】
画素部の画素ＴＦＴの半導体層はチャネル形成領域、ゲート電極を形成する第２の形状の導電層６１８と重なる不純物領域（Ａ）６２５ｂ（ＧＯＬＤ領域）、ゲート電極の外側に形成される不純物領域６３６（ＬＤＤ領域）とソース領域またはドレイン領域として機能する不純物領域（Ｂ）６３３を有している。また、保持容量の一方の電極として機能する半導体層６４３、６４４には不純物領域（Ｃ）と同じ濃度で、それぞれｐ型を付与する不純物元素が添加されている。保持容量は、絶縁層６２７ｃ（ゲート絶縁膜と同一膜）を誘電体として、第２の電極６１９と、半導体層６４３、６４４とで形成している。
【０１４７】
また、本実施例で作製したアクティブマトリクス基板を用いて実施例２の工程に従えば、図２０に示す液晶表示装置が得られる。図２０に示すように、画素部８０３に高さの異なる凸部９００、９０１が形成された。凸部９００、９０１は、マスク数を増やすことなく形成することができる。図２０では、半導体層のパターニングの際、凸部９０１において半導体層を形成しないマスクを用いたため、凸部９０１の高さは凸部９００よりも半導体層の膜厚分、低くなっている。
【０１４８】
こうすることにより、作製工程数を増やすことなく、画素電極の表面に形成される凹凸の高低差を大きくすることができ、さらに反射光を散乱させることができる。
【０１４９】
なお、本実施例は実施例１乃至４のいずれとも組み合わせることが可能である。
【０１５０】
[実施例６]
本実施例では実施例１とは異なるアクティブマトリクス基板の作製方法について図２１、図２２を用いて説明する。実施例１とは、ゲート電極の作製方法とドーピング順序等が異なっているが、活性化処理以降の工程は同一である。
【０１５１】
まず、実施例１に従って、第１のエッチング処理を行った後、第１のドーピング処理を行って、図９（Ｂ）の状態を得る。図２１（Ａ）は、図９（Ｂ）と同一であり、同じ符号を用いている。
【０１５２】
次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行う。エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の導電層７０１ｂ〜７０６ｂを形成する。一方、第１の導電層１１７ａ〜１２２ａは、ほとんどエッチングされず、第１の導電層７０１ａ〜７０６ａを形成する。次いで、第２のドーピング処理を行って図２１（Ｂ）の状態を得る。ドーピングは第１の導電層７０１ａ〜７０６ａを不純物元素に対するマスクとして用い、第２の導電層のテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。こうして、第２の導電層と重なる不純物領域７０７〜７１１を形成する。この不純物領域へ添加されたリン（Ｐ）の濃度は、第２の導電層のテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第２の導電層のテーパー部と重なる半導体層において、第２の導電層のテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。また、第１の不純物領域１２３〜１２７にも不純物元素が添加され、不純物領域７１２〜７１６を形成する。
【０１５３】
次いで、レジストからなるマスクを除去せずに第３のエッチング処理を行う。この第３のエッチング処理では第２の導電層のテーパー部を部分的にエッチングして、半導体層と重なる領域を縮小するために行われる。第３のエッチングは、エッチングガスにＣＨＦ3を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチングにより、第２の導電層７１７〜７２２が形成される。この時、同時に絶縁膜１１６もエッチングされて、絶縁膜７２３が形成される。
【０１５４】
上記第３のエッチングによって、第２の導電層７１７〜７２２と重ならない不純物領域（ＬＤＤ領域）７０７ａ〜７１１ａが形成される。なお、不純物領域（ＧＯＬＤ領域）７０７ｂ〜７１１ｂは、第２の導電層７１７〜７２１と重なったままである。
【０１５５】
このようにすることで、本実施例は、実施例１と比較して、第２の導電層７１７〜７２１と重なる不純物領域（ＧＯＬＤ領域）７０７ｂ〜７１１ｂにおける不純物濃度と、第２の導電層７１７〜７２１と重ならない不純物領域（ＬＤＤ領域）７０７ａ〜７１１ａにおける不純物濃度との差を小さくすることができ、信頼性を向上させることができる。
【０１５６】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク７２４〜７２６を形成して第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域７２７〜７３２を形成する。第１の導電層７０１ｂ〜７０５ｂを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。本実施例では、不純物領域７２７〜７３２はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク７２４〜７２６で覆われている。第１のドーピング処理及び第２のドーピング処理によって、不純物領域７２７〜７３２にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を２×１０20〜２×１０21atoms/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。本実施例では、ｐチャネル型ＴＦＴの活性層となる半導体層の一部が露呈しているため、実施例１とよりも不純物元素（ボロン）を添加しやすい利点を有している。
【０１５７】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。
【０１５８】
次いで、レジストからなるマスク７２４〜７２６を除去して第１の層間絶縁膜７３３を形成する。この第１の層間絶縁膜７３３としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化シリコン膜を形成した。勿論、第１の層間絶縁膜７３３は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【０１５９】
次いで、図２２（Ｂ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【０１６０】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域７１２〜７１６、７２７、７３０にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【０１６１】
また、第１の層間絶縁膜を形成する前に活性化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【０１６２】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。本実施例では水素を約３％の含む窒素雰囲気中で４１０℃、１時間の熱処理を行った。この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１６３】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【０１６４】
以降の工程は実施例１とほぼ同一であり、実施例１に従って、第２の層間絶縁膜、各半導体層に接続される配線等を形成し、図２２（Ｃ）の状態を得ることができる。
【０１６５】
また、本実施例で作製したアクティブマトリクス基板を用いて実施例２の工程に従えば、液晶表示装置が得られる。
【０１６６】
なお、図２１、図２２では駆動回路と画素部のＴＦＴ及び保持容量の形成についての作製工程であるが、マスクを適宜変更すれば、実施例１に示したように画素部に凸部を形成し、画素電極の表面に凸凹を形成することができる。
【０１６７】
なお、本実施例は実施例１乃至４のいずれとも組み合わせることが可能である。
【０１６８】
[実施例７]
実施例１、実施例５、実施例６ではトップゲート型のＴＦＴ作製と同時に形成される凸部を用いた画素電極の作製例を示したが、本実施例では図２３、図２４を用いて、逆スタガ型のＴＦＴ作製と同時に形成される凸部を用いた画素電極の作製例について示す。
【０１６９】
まず、第１のマスク（フォトマスク１枚目）でゲート配線１０００を形成する。この時、表示領域となる領域にゲート配線と同じ材料で金属層１００１を形成する。
【０１７０】
次いで、ゲート配線１０００及び金属層１００１を覆って、絶縁膜（ゲート絶縁膜）１００２、第１の非晶質半導体膜、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜、及び第１の導電膜を順次、積層形成する。なお、非晶質半導体膜に代えて微結晶半導体膜を用いてもよいし、ｎ型を付与する不純物元素を含む非晶質半導体膜に代えてｎ型を付与する不純物元素を含む微結晶半導体膜を用いてもよい。さらに、これらの膜はスパッタ法やプラズマＣＶＤ法を用いて複数のチャンバー内または同一チャンバー内で連続的に大気に曝すことなく形成することができる。大気に曝さないようにすることで不純物の混入を防止できる。
【０１７１】
次いで、第２のマスク（フォトマスク２枚目）で上記第１の導電膜をパターニングして第１の導電膜からなる配線（後にソース配線及び電極（ドレイン電極）となる）を形成し、上記第２の非晶質半導体膜をパターニングしてｎ型を付与する不純物元素を含む第２の非晶質半導体膜を形成し、上記第１の非晶質半導体膜をパターニングして第１の非晶質半導体膜を形成する。また、金属層１００１上にも同様にして、第１の非晶質半導体膜とｎ型を付与する不純物元素を含む第２の非晶質半導体膜と上記第１の導電膜とを残すようにパターニングする。このパターニングでは、後に形成される第２の導電膜のカバレッジを良好なものとするため、図２３に示すように端部が階段状になるようなエッチングとした。
【０１７２】
また、金属層１００１及びその上に形成される積層物（凸部）の形状は特に限定されず、径方向の断面が多角形であってもよいし、左右対称でない形状であってもよい。例えば、図６（Ａ）〜（Ｇ）で示された形状のうち、いずれのものでもよい。また、金属層１００１及びその上に形成される積層物（凸部）を規則的に配置しても不規則に配置してもよい。また、金属層１００１及びその上に形成される積層物（凸部）の高さは０．３〜３μｍ、好ましくは０．５〜１．５μｍである。
【０１７３】
次いで、端子部において、シャドーマスクを用いてレジストマスクを形成し、端子部のパッド部分を覆っている絶縁膜１００２を選択的に除去した後、レジストマスクを除去する。また、シャドーマスクに代えてスクリーン印刷法によりレジストマスクを形成してエッチングマスクとしてもよい。
【０１７４】
その後、全面に第２の導電膜を成膜する。なお、第２の導電膜としては、反射性を有する導電膜、例えばＡｌまたはＡｇからなる材料膜を用いる。
【０１７５】
次いで、第３のマスク（フォトマスク３枚目）で上記第２の導電膜をパターニングして第２の導電膜からなる画素電極１００４を形成し、上記配線をパターニングしてソース配線１００３及び電極（ドレイン電極）１００９を形成し、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜をパターニングしてｎ型を付与する不純物元素を含む第２の非晶質半導体膜からなるソース領域１００８及びドレイン領域１００９を形成し、上記第１の非晶質半導体膜を一部除去して第１の非晶質半導体膜１００６を形成する。
【０１７６】
次いで、配向膜１００５を形成し、ラビング処理を行った。
【０１７７】
このような構成とすることで、画素ＴＦＴ部を作製する際、フォトリソグラフィー技術で使用するフォトマスクの数を３枚とすることができる。
【０１７８】
加えて、このような構成とすることで、金属層１００１上に形成された絶縁膜、第１の非晶質半導体膜、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜、及び第１の導電膜からなる積層物（凸部）により凸凹を有し、この凸凹を覆って画素電極１００４が形成されるので、作製工程数を増やすことなく、画素電極１００４の表面に凹凸を持たせて光散乱性を図ることができる。
【０１７９】
次いで、実施例２に示した対向基板を用意する。図２３において、１０１０は対向基板であり、実施例２に従い、対向基板１０１０上に着色層１０１１、１０１２、平坦化膜１０１３を形成する。赤色の着色層１０１１と青色の着色層１０１２とを一部重ねて、第２遮光部を形成する。なお、図２３では図示しないが、赤色の着色層と緑色の着色層とを一部重ねて、第１遮光部を形成する。
【０１８０】
次いで、対向電極１０１４を画素部に形成し、対向基板の全面に配向膜１０１５を形成し、ラビング処理を施した。
【０１８１】
また、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤で貼り合わせる。シール剤にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料１０１６を注入し、封止剤（図示せず）によって完全に封止する。液晶材料１０１６には公知の液晶材料を用いれば良い。このようにして図２３に示すアクティブマトリクス型液晶表示装置が完成する。
【０１８２】
図２４はアクティブマトリクス基板の画素部と端子部の配置を説明する図である。基板１１１０上には画素部１１１１が設けられ、画素部にはゲート配線１１０８とソース配線１１０７が交差して形成され、これに接続するｎチャネル型ＴＦＴ１１０１が各画素に対応して設けられている。ｎチャネル型ＴＦＴ１１０１のドレイン側には画素電極１００４及び保持容量１１０２が接続し、保持容量１１０２のもう一方の端子は容量配線１１０９に接続している。ｎチャネル型ＴＦＴ１１０１と保持容量１１０２の構造は図２３で示すｎチャネル型ＴＦＴまたは保持容量と同じものとする。
【０１８３】
基板の一方の端部には、走査信号を入力する入力端子部１１０５が形成され、接続配線１１０６によってゲート配線１１０８に接続している。また、他の端部には画像信号を入力する入力端子部１１０３が形成され、接続配線２０４によってソース配線１１０７に接続している。ゲート配線１１０８、ソース配線１１０７、容量配線１１０９は画素密度に応じて複数本設けられるものである。また、画像信号を入力する入力端子部１１１２と接続配線１１１３を設け、入力端子部１１０３と交互にソース配線と接続させても良い。入力端子部１１０３、１１０５、１１１２はそれぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
【０１８４】
なお、本実施例は実施例２または実施例４と組み合わせることができる。
【０１８５】
[実施例８]
本実施例では、作製工程数を増やすことなく、表面に凸凹を有する画素電極を形成する例を示す。なお、簡略化のため、実施例７と異なる点についてのみ以下に説明する。なお、図２３に対応する部分には同じ符号を用いた。
【０１８６】
本実施例は、図２５に示すように、高さの異なる凸部１２０１、１２０２を形成した例である。
【０１８７】
凸部１２０１、１２０２は、マスク数を増やすことなく実施例７のマスクを変更することにより形成することができる。本実施例では、図２５に示すように、ゲート電極のパターニングの際、凸部１２０２において金属層を形成しないマスクを用いたため、凸部１２０２の高さは凸部１２０１よりも金属層の膜厚分、低くなっている。本実施例では実施例７で使用した金属層のパターニングで使用するマスクを変更し、高さの異なる２種類の凸部１２０１、１２０２を表示領域となる箇所にランダムに形成した。
【０１８８】
こうすることにより、作製工程数を増やすことなく、画素電極１２００の表面に形成される凹凸の高低差を大きくすることができ、さらに反射光を散乱させることができる。
【０１８９】
なお、本実施例は、実施例２または実施例４と組み合わせることができる。
【０１９０】
[実施例９]
本実施例では、作製工程数を増やすことなく、表面に凸凹を有する画素電極を形成する例を示す。なお、簡略化のため、実施例７と異なる点についてのみ以下に説明する。
【０１９１】
本実施例は、図２６に示すように、金属層１３０１ａ、１３０１ｂを形成し、絶縁膜１３０２を形成した後、絶縁膜１３０２上に金属層１３０１ａ、１３０１ｂとは異なるピッチで第１の非晶質半導体膜、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜、及び第１の導電膜からなる積層物１３０３を形成した例である。
【０１９２】
金属層１３０１ａ、１３０１ｂは、マスク数を増やすことなく実施例７のマスクを変更することにより形成することができる。実施例７のゲート電極１３００形成時の第１のマスクを変更して金属層１３０１ａ、１３０１ｂを形成する。さらに実施例７の第２のマスクを変更して、積層物１３０３を形成する。
【０１９３】
こうすることにより、作製工程数を増やすことなく、画素電極１３０４の表面に形成される凹凸の大きさを異ならせるとともに、配置をランダムにすることができ、さらに反射光を散乱させることができる。
【０１９４】
なお、本実施例は、実施例２、実施例４、実施例７、または実施例８と組み合わせることができる。
【０１９５】
[実施例１０]
上記各実施例１乃至９のいずれか一を実施して形成されたＴＦＴ及びアクティブマトリクス基板は様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本発明を実施できる。
【０１９６】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２７及び図２８に示す。
【０１９７】
図２７（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を表示部２００３に適用することができる。
【０１９８】
図２７（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２に適用することができる。
【０１９９】
図２７（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５に適用できる。
【０２００】
図２７（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２に適用することができる。
【０２０１】
図２７（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２に適用することができる。
【０２０２】
図２７（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本発明を表示部２５０２に適用することができる。
【０２０３】
図２８（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本発明を表示部２９０４に適用することができる。
【０２０４】
図２８（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３に適用することができる。
【０２０５】
図２８（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。また、このようなサイズの表示部を形成するためには、基板の一辺が１ｍのものを用い、多面取りを行って量産することが好ましい。
【０２０６】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜９のどのような組み合わせからなる構成を用いても実現することができる。
【０２０７】
【発明の効果】
本発明により、工程数を増加することなく表面に凸凹を有する画素電極を形成することができる。
【図面の簡単な説明】
【図１】 ＡＭ−ＬＣＤ（画素部）の作製工程を示す図。
【図２】 ＡＭ−ＬＣＤ（画素部）の作製工程を示す図。
【図３】 ＡＭ−ＬＣＤ（画素部）の作製工程を示す図。
【図４】 アクティブマトリクス型液晶表示装置の断面構造を示す図。
【図５】 画素上面図を示す図。
【図６】 凸部の上面形状を示す図。
【図７】 ＡＭ−ＬＣＤの外観を示す図。
【図８】 ＡＭ−ＬＣＤの端子部を示す図。
【図９】 ＡＭ−ＬＣＤの作製工程を示す図。
【図１０】 ＡＭ−ＬＣＤの作製工程を示す図。
【図１１】 ＡＭ−ＬＣＤの作製工程を示す図。
【図１２】 着色層の配置の上面図を示す図。
【図１３】 着色層の配置の上面図及び断面図を示す図。
【図１４】 着色層の配置の断面図を示す図。
【図１５】 ＡＭ−ＬＣＤの作製工程を示す図。
【図１６】 ＡＭ−ＬＣＤの作製工程を示す図。
【図１７】 ＡＭ−ＬＣＤの作製工程を示す図。
【図１８】 ＡＭ−ＬＣＤ（画素部）の作製工程を示す図。
【図１９】 ＡＭ−ＬＣＤ（画素部）の作製工程を示す図。
【図２０】 アクティブマトリクス型液晶表示装置の断面構造を示す図。
【図２１】 ＡＭ−ＬＣＤの作製工程を示す図。
【図２２】 ＡＭ−ＬＣＤの作製工程を示す図。
【図２３】 アクティブマトリクス型液晶表示装置の断面構造図を示す図。
【図２４】 アクティブマトリクス基板の画素部と端子部の配置を説明する図。
【図２５】 アクティブマトリクス型液晶表示装置の断面構造図を示す図。
【図２６】 アクティブマトリクス型液晶表示装置の断面構造図を示す図。
【図２７】 電子機器の一例を示す図。
【図２８】 電子機器の一例を示す図。
【図２９】 積層した着色層の反射率を示す図。
【図３０】 着色層の単層での反射率を示す図。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device having a circuit formed of a thin film transistor (hereinafter referred to as TFT) and a method for manufacturing the semiconductor device. For example, the present invention relates to an electro-optical device typified by a liquid crystal display panel and an electronic apparatus in which such an electro-optical device is mounted as a component.
[0002]
Note that in this specification, a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics, and an electro-optical device, a semiconductor circuit, and an electronic device are all semiconductor devices.
[0003]
[Prior art]
In recent years, a technique for forming a thin film transistor (TFT) using a semiconductor thin film (having a thickness of about several to several hundred nm) formed on a substrate having an insulating surface has attracted attention. Thin film transistors are widely applied to electronic devices such as ICs and electro-optical devices, and development of switching devices for image display devices is urgently required.
[0004]
In a liquid crystal display device, in order to obtain a high-quality image, an active matrix type liquid crystal display device in which pixel electrodes are arranged in a matrix and a TFT is used as a switching element connected to each pixel electrode has attracted attention.
[0005]
Active matrix liquid crystal display devices are roughly classified into two types, a transmission type and a reflection type.
[0006]
In particular, the reflective liquid crystal display device has the advantage that it consumes less power because it does not use a backlight as compared with the transmissive liquid crystal display device, and is a direct-view display for mobile computers and video cameras. Demand for displays is increasing.
[0007]
The reflective liquid crystal display device uses the optical modulation action of liquid crystal to select the state in which incident light is reflected by the pixel electrode and output to the outside of the device and the state in which incident light is not output to the outside of the device Then, bright and dark display is performed, and an image is displayed by combining them. In general, a pixel electrode in a reflective liquid crystal display device is made of a metal material having a high light reflectance such as aluminum and is electrically connected to a switching element such as a thin film transistor (hereinafter referred to as TFT).
[0008]
Further, in the liquid crystal display device, TFTs using amorphous silicon or polysilicon as a semiconductor are arranged in a matrix, and an element substrate on which pixel electrodes, source lines, and gate lines connected to the TFTs are formed, and A liquid crystal material is sandwiched between a counter substrate having a counter electrode disposed opposite thereto. A color filter for color display is attached to the counter substrate. A polarizing plate is disposed as an optical shutter on each of the element substrate and the counter substrate to display a color image.
[0009]
[Problems to be solved by the invention]
In a reflection type liquid crystal display device, conventionally, after forming a pixel electrode, a surface such as a sandblasting method or an etching method is added to make the surface uneven, thereby preventing specular reflection and scattering reflected light. Was increasing the degree.
[0010]
In this invention, the unevenness | corrugation which prevents the specular reflection of a reflective electrode is formed, without increasing a process.
[0011]
[Means for Solving the Problems]
According to the present invention, in a method for manufacturing a reflection type liquid crystal display device, a convex portion for providing light scattering properties by providing irregularities on the surface of a pixel electrode is formed using the same photomask as that for forming a TFT. To do. Note that this convex portion is appropriately provided on the substrate in the pixel portion region other than the wiring and the TFT portion. Then, unevenness is formed on the surface of the pixel electrode along the unevenness formed on the surface of the insulating film covering the protrusion.
[0012]
The configuration of the invention disclosed in this specification is as follows.
A TFT including a semiconductor layer on an insulating surface, an insulating film on the semiconductor layer, and a gate electrode on the insulating film;
A plurality of protrusions on the insulating surface;
An interlayer insulating film that covers the TFT and the convex portion and has an irregular surface;
A pixel electrode electrically connected to the TFT and having a rough surface on the interlayer insulating film;
It is a semiconductor device characterized by having.
[0013]
In addition, an insulating film that covers at least the gate electrode of the TFT may be formed, and the pixel electrode may be formed in contact with the protruding portion that is not covered with the insulating film.
A TFT including a semiconductor layer on an insulating surface, an insulating film on the semiconductor layer, and a gate electrode on the insulating film;
A plurality of protrusions on the insulating surface;
A pixel electrode that is in contact with the convex portion and has an irregular surface and is electrically connected to the TFT;
It is a semiconductor device characterized by having.
[0014]
In each of the above-described configurations, the convex portion includes a material layer formed of the same material as the semiconductor layer of the TFT, a material layer formed of the same material as the insulating film of the TFT, and the same material as the gate electrode of the TFT It is characterized by being a laminate with a material layer formed in (1).
[0015]
Further, in each of the above structures, the convex portion is a laminate of a material layer formed of the same material as the insulating film of the TFT and a material layer formed of the same material as the gate electrode of the TFT. It is a feature.
[0016]
Further, a convex portion is formed on the insulating film on the semiconductor layer, an interlayer insulating film covering the convex portion is formed, and a pixel electrode having a concave and convex surface along the concave and convex portions on the surface of the interlayer insulating film is formed. The configuration of other inventions may be as follows:
A TFT including a semiconductor layer on an insulating surface, an insulating film on the semiconductor layer, and a gate electrode on the insulating film;
A plurality of protrusions on the insulating film;
An interlayer insulating film that covers the TFT and the convex portion and has an irregular surface;
A pixel electrode electrically connected to the TFT and having a rough surface on the interlayer insulating film;
It is a semiconductor device characterized by having.
[0017]
Alternatively, a convex portion may be formed on the insulating film on the semiconductor layer, and a pixel electrode having a concave and convex surface may be formed in contact with the convex portion.
A TFT including a semiconductor layer on an insulating surface, an insulating film on the semiconductor layer, and a gate electrode on the insulating film;
A plurality of protrusions on the insulating film;
A pixel electrode that is in contact with the convex portion and has an irregular surface and is electrically connected to the TFT;
It is a semiconductor device characterized by having.
[0018]
In each of the above structures, the convex portion is a material layer formed of the same material as the gate electrode of the TFT.
[0019]
Moreover, in each said structure, it has the convex part from which a height differs at least among these several convex parts, It is characterized by the above-mentioned.
[0020]
Further, each of the above-described configurations is characterized in that, among the plurality of convex portions, at least convex portions having different structures are provided.
[0021]
In each of the above structures, the semiconductor device is characterized in that the pixel electrode is a reflective liquid crystal display device made of a film containing Al or Ag as a main component or a laminated film thereof.
[0022]
Further, in each of the above configurations, a first light-shielding portion composed of a laminate of a first colored layer and a second colored layer;
A second light-shielding portion comprising a laminate of the first colored layer and the third colored layer;
The first light-shielding portion and the second light-shielding portion are formed so as to overlap between an arbitrary pixel electrode and a pixel electrode adjacent to the pixel electrode.
[0023]
In the above configuration, the amount of reflected light from the first light shielding portion and the amount of reflected light from the second light shielding portion are different from each other. Further, the first colored layer is red. Further, the second colored layer is blue. Further, the third colored layer is green. Further, the first light-shielding part and the second light-shielding part are provided on a counter substrate.
[0024]
The configuration of the invention for realizing the above structure is as follows.
Forming a semiconductor layer on the insulating surface;
Forming a first insulating film on the semiconductor layer;
Forming a conductive layer overlying the semiconductor layer on the first insulating film, and forming a convex portion having a stacked structure of the semiconductor layer, the first insulating film, and the conductive layer;
Forming a second insulating film covering the convex portion;
Forming a pixel electrode on the second insulating film,
The pixel electrode is a method for manufacturing a semiconductor device, wherein the pixel electrode overlaps with the convex portion and has a concave and convex surface. An example of the convex portion thus formed is a convex portion 900 in FIG.
[0025]
In addition, the configuration of another invention for realizing the above structure is as follows:
Forming a first insulating film on the insulating surface;
Forming a conductive layer on the first insulating film to form a convex portion having a laminated structure of the first insulating film and the conductive layer;
Forming a second insulating film covering the convex portion;
Forming a pixel electrode on the second insulating film,
The pixel electrode is a method for manufacturing a semiconductor device, wherein the pixel electrode overlaps with the convex portion and has a concave and convex surface. An example of the convex portion thus formed is a convex portion 901 in FIG. 20, and the first insulating film forming the convex portion has the same top shape as the conductive layer.
[0026]
In addition, the configuration of another invention for realizing the above structure is as follows:
Forming a conductive layer on the insulating surface and forming a convex portion made of the conductive layer;
Forming an insulating film covering the convex portion;
Forming a pixel electrode on the insulating film,
The pixel electrode is a method for manufacturing a semiconductor device, wherein the pixel electrode overlaps with the convex portion and has a concave and convex surface.
[0027]
In the manufacturing method of the present invention, the semiconductor device is a reflective liquid crystal display device in which the pixel electrode is a film containing Al or Ag as a main component or a laminated film thereof.
[0028]
In the manufacturing method of the present invention, a TFT is formed in the same process as that of the convex portion.
[0029]
In the manufacturing method of the present invention, the pixel electrode is connected to a TFT formed in the same process as the convex portion.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below.
[0031]
FIG. 4 shows the configuration of the present invention. Here, a reflection type liquid crystal display device will be described as an example.
[0032]
In the
[0033]
As shown in FIGS. 1 to 3, the convex portions 701 and 702 are formed using a mask pattern at the time of forming a semiconductor layer or a mask pattern at the time of forming a gate wiring. The protrusions 701 and 702 can be obtained with high reproducibility when manufactured using a photomask. Here, an example in which the semiconductor film, the insulating film, and the conductive film formed at the time of manufacturing the pixel TFT are stacked as the protrusions 701 and 702 is shown, but there is no particular limitation. Single layers or combined stacks can be used. For example, a convex portion made of a stacked film of a semiconductor film and an insulating film or a convex portion made of a conductive film can be formed. That is, it is possible to form convex portions having a plurality of types of heights without increasing the number of steps. Further, the convex portions adjacent to each other are separated from each other by 0.1 μm or more, preferably 1 μm or more.
[0034]
In addition, although the example which formed the convex part from which a magnitude | size differs here was shown, it does not specifically limit. Note that it is desirable that the size of the convex portion is random because scattered light is scattered more. For example, the cross section in the radial direction may be a polygon or a shape that is not symmetrical. For example, any of the shapes shown in FIGS. 6A to 6G may be used. Moreover, you may arrange | position a convex part regularly or irregularly. Note that the arrangement of the convex portions is not particularly limited as long as it is a region below the pixel electrode serving as the display region of the pixel portion, and the size of the convex portion (area viewed from the upper surface) is not particularly limited, but is 1 μm. 2 ~ 400μm 2 Within the range, preferably 25-100 μm 2 If it is.
[0035]
The insulating film covering the convex portions 701 and 702 formed in this manner has irregularities on the surface, and the surface of the
[0036]
Note that an inorganic insulating film or an organic resin film can be used as the insulating film. The curvature of the unevenness of the pixel electrode can be adjusted by the material of the insulating film. In addition, the curvature radius in the convex part of this pixel electrode is 0.1-4 micrometers, Preferably it is 0.2-2 micrometers. In addition, when an organic resin film is used as the insulating film, a film having a viscosity of 10 to 1000 cp, preferably 40 to 200 cp is used, and the surface is sufficiently affected by the projections 701 and 702 to be uneven. Use. However, if a solvent that hardly evaporates is used, irregularities can be formed even if the viscosity of the organic resin film is low.
[0037]
Thus, the present invention can form the
[0038]
Although the example shown here is a top gate type TFT, it can also be applied to a bottom gate type TFT.
[0039]
The present invention having the above-described configuration will be described in more detail with the following examples.
[0040]
【Example】
[Example 1]
Here, a method for simultaneously manufacturing a pixel portion and TFTs (n-channel TFT and p-channel TFT) of a driver circuit provided around the pixel portion on the same substrate will be described in detail. Here, while explaining mainly using FIGS. 9-11, the manufacturing method of the reflective electrode which has unevenness in FIGS. 1-3 simultaneously is demonstrated. 1 to 3 are manufacturing process diagrams of the pixel portion (pixel TFT, convex portion, holding capacitor), and FIGS. 9 to 11 show the pixel portion (pixel TFT, holding capacitor) and the TFT of the driving circuit. FIG.
[0041]
First, in this embodiment, a
[0042]
Next, a
[0043]
Next, semiconductor layers 102 to 106 are formed over the base film. The semiconductor layers 102 to 106 are formed by forming a semiconductor film having an amorphous structure by a known means (a sputtering method, an LPCVD method, a plasma CVD method, or the like), and then performing a known crystallization process (laser crystallization method, heat A crystalline semiconductor film obtained by performing a crystallization method or a thermal crystallization method using a catalyst such as nickel) is formed by patterning into a desired shape. The semiconductor layers 102 to 106 are formed to a thickness of 25 to 80 nm (preferably 30 to 60 nm). There is no limitation on the material of the crystalline semiconductor film, but the crystalline semiconductor film is preferably formed of silicon or a silicon germanium (SiGe) alloy. In this example, a 55 nm amorphous silicon film was formed by plasma CVD, and then a solution containing nickel was held on the amorphous silicon film. This amorphous silicon film is dehydrogenated (500 ° C., 1 hour), then thermally crystallized (550 ° C., 4 hours), and then laser annealing treatment is performed to improve crystallization. Thus, a crystalline silicon film was formed. Then, semiconductor layers 102 to 106 were formed by patterning the crystalline silicon film using a photolithography method.
[0044]
Further, after forming the semiconductor layers 102 to 106, a small amount of impurity element (boron or phosphorus) may be doped in order to control the threshold value of the TFT.
[0045]
When a crystalline semiconductor film is formed by laser crystallization, a pulse oscillation type or continuous emission type excimer laser, YAG laser, YVO Four A laser can be used. When these lasers are used, it is preferable to use a method in which laser light emitted from a laser oscillator is linearly collected by an optical system and irradiated onto a semiconductor film. Crystallization conditions are appropriately selected by the practitioner. When an excimer laser is used, the pulse oscillation frequency is 30 Hz and the laser energy density is 100 to 400 mJ / cm. 2 (Typically 200-300mJ / cm 2 ). When a YAG laser is used, the second harmonic is used and the pulse oscillation frequency is 1 to 10 kHz, and the laser energy density is 300 to 600 mJ / cm. 2 (Typically 350-500mJ / cm 2 ) Then, when the laser beam condensed linearly with a width of 100 to 1000 μm, for example 400 μm, is irradiated over the entire surface of the substrate, the superposition ratio (overlap ratio) of the linear laser light at this time is 80 to 98%. Good.
[0046]
Next, a
[0047]
When a silicon oxide film is used, TEOS (Tetraethyl Orthosilicate) and O 2 The reaction pressure is 40 Pa, the substrate temperature is 300 to 400 ° C., and the high frequency (13.56 MHz) power density is 0.5 to 0.8 W / cm. 2 And can be formed by discharging. The silicon oxide film thus manufactured can obtain good characteristics as a gate insulating film by subsequent thermal annealing at 400 to 500 ° C.
[0048]
Next, as illustrated in FIG. 9A, a first
The TaN film was formed by sputtering, and was sputtered in a nitrogen-containing atmosphere using a Ta target. The W film was formed by sputtering using a W target. In addition, tungsten hexafluoride (WF 6 It can also be formed by a thermal CVD method using In any case, in order to use as a gate electrode, it is necessary to reduce the resistance, and the resistivity of the W film is desirably 20 μΩcm or less. The resistivity of the W film can be reduced by increasing the crystal grains. However, when there are many impurity elements such as oxygen in the W film, the crystallization is hindered and the resistance is increased. Therefore, in this embodiment, the sputtering method using a target of high purity W (purity 99.9999% or purity 99.99%) is sufficient so that impurities are not mixed from the gas phase during film formation. By forming the W film in consideration, a resistivity of 9 to 20 μΩcm could be realized.
[0049]
In this embodiment, the first
[0050]
Note that FIG. 9A corresponds to FIG. 1A and the same reference numerals are used. As illustrated in FIG. 1A, in the
[0051]
Next, resist
[0052]
Thereafter, the resist
[0053]
In the first etching process, the shape of the mask made of resist is made suitable, and the end portions of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. It becomes. The angle of this taper portion is 15 to 45 °. Thus, the first shape
[0054]
Then, a first doping process is performed without removing the resist mask, and an impurity element imparting n-type conductivity is added to the semiconductor layer. (FIG. 9B) The doping process may be performed by an ion doping method or an ion implantation method. The condition of the ion doping method is a dose of 1 × 10 13 ~ 5x10 15 atoms / cm 2 The acceleration voltage is set to 60 to 100 keV. In this embodiment, the dose is 1.5 × 10 15 atoms / cm 2 The acceleration voltage was 80 keV. As an impurity element imparting n-type, an element belonging to Group 15, typically phosphorus (P) or arsenic (As), is used here, but phosphorus (P) is used. In this case, the
[0055]
Note that FIG. 9B corresponds to FIG. 1B, and the same reference numerals are used. As shown in FIG. 1B, in the
[0056]
Next, a second etching process is performed as shown in FIG. 9C without removing the resist mask. The second etching process is performed under the third and fourth etching conditions. Similarly, as the third etching condition, the ICP etching method is used, and the etching gas is CF. Four And Cl 2 Each gas flow ratio is 30/30 (sccm), 500 W RF power (13.56 MHz) is supplied to the coil-type electrode at a pressure of 1 Pa, plasma is generated, and etching is performed for about 60 seconds. Went. 20 W RF (13.56 MHz) power is applied to the substrate side (sample stage), and a lower self-bias voltage is applied than in the first etching process. CF Four And Cl 2 Under the third etching condition in which is mixed, the W film and the TaN film are etched to the same extent.
[0057]
Then, the resist mask is not removed and the etching condition is changed to the fourth etching condition. Four And Cl 2 And O 2 The gas flow ratio is 25/25/10 (sccm), and 500 W of RF (13.56 MHz) power is applied to the coil-type electrode at a pressure of 1 Pa to generate plasma for about 20 seconds. Etching was performed. 20 W RF (13.56 MHz) power is applied to the substrate side (sample stage), and a lower self-bias voltage is applied than in the first etching process. The W film is etched under this fourth etching condition.
[0058]
In this way, the W film is anisotropically etched under the third and fourth etching conditions, and the TaN film is anisotropically etched at a slower etching rate than the W film to form the second shape conductive layers 129 to 134 ( First conductive layers 129a to 134a and second
[0059]
CF for W and TaN films Four And Cl 2 The etching reaction by the mixed gas can be estimated from the generated radicals or ion species and the vapor pressure of the reaction product. When the vapor pressures of W and TaN fluoride and chloride are compared, WF, the fluoride of W 6 Is extremely high, other WCl Five , TaF Five , TaCl Five Are comparable. Therefore, CF Four And Cl 2 With this mixed gas, both the W film and the TaN film are etched. However, an appropriate amount of O is added to this mixed gas. 2 When CF is added Four And O 2 Reacts to CO and F, and a large amount of F radicals or F ions are generated. As a result, the etching rate of the W film having a high fluoride vapor pressure is increased. On the other hand, TaN has a relatively small increase in etching rate even when F increases. Also, since TaN is more easily oxidized than W, ON 2 When Ta is added, the surface of TaN is somewhat oxidized. Since the TaN oxide does not react with fluorine or chlorine, the etching rate of the TaN film further decreases. Therefore, it is possible to make a difference in the etching rate between the W film and the TaN film, and the etching rate of the W film can be made larger than that of the TaN film.
[0060]
Note that FIG. 9C corresponds to FIG. 1C, and the same reference numerals are used. As shown in FIG. 1C, in the
[0061]
Next, after removing the resist mask, a second doping process is performed as shown in FIG. In this case, an impurity element imparting n-type conductivity is doped as a condition of a high acceleration voltage by lowering the dose than in the first doping process. For example, the acceleration voltage is 70 to 120 keV, and in this embodiment, the acceleration voltage is 90 keV. 12 atoms / cm 2 Then, a new impurity region is formed in the semiconductor layer inside the first impurity region formed in FIG. 9B. Doping is performed using the second shape
[0062]
Note that the resist mask may be removed before the second doping process.
[0063]
Thus, the
[0064]
Note that FIG. 10A corresponds to FIG. 2A and the same reference numerals are used. As shown in FIG. 2A, in the
[0065]
Then, new resist
[0066]
Note that FIG. 10B corresponds to FIG. 2B, and the same reference numerals are used. As shown in FIG. 2B, in the
[0067]
Through the above steps, impurity regions are formed in the respective semiconductor layers. The second shape conductive layers 129 to 132 overlapping the semiconductor layer function as gate electrodes.
[0068]
Next, the resist
[0069]
Next, as shown in FIG. 10C, a step of activating the impurity element added to each semiconductor layer is performed. This activation process is performed by a thermal annealing method using a furnace annealing furnace. As the thermal annealing method, it may be performed at 400 to 700 ° C., typically 500 to 550 ° C. in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less. The activation treatment was performed by heat treatment. In addition to the thermal annealing method, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied.
[0070]
In this embodiment, simultaneously with the activation treatment, nickel used as a catalyst during crystallization is gettered to
[0071]
Further, an activation process may be performed before the first
[0072]
Furthermore, a heat treatment is performed at 300 to 550 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen to perform a step of hydrogenating the semiconductor layer. In this embodiment, heat treatment was performed at 410 ° C. for 1 hour in a nitrogen atmosphere containing about 3% hydrogen. This step is a step of terminating dangling bonds in the semiconductor layer with hydrogen contained in the interlayer insulating film. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.
[0073]
Alternatively, the semiconductor layer may be hydrogenated by performing heat treatment (heat treatment at 300 to 550 ° C. for 1 to 12 hours) using hydrogen contained in an interlayer insulating film formed of a silicon nitride film. In this case, if heat treatment is performed at 410 ° C. for 1 hour in a nitrogen atmosphere, dangling bonds in the semiconductor layer can be terminated by hydrogen contained in the interlayer insulating film.
[0074]
In the case where a laser annealing method is used as the activation treatment, it is desirable to irradiate a laser beam such as an excimer laser or a YAG laser after the hydrogenation.
[0075]
Next, a second
[0076]
In the driver circuit 406,
[0077]
In the
[0078]
11 and 3 correspond to each other, and the same reference numerals are used. As shown in FIG. 3, in the
[0079]
As described above, the driver circuit 406 including the n-channel TFT 401, the p-
[0080]
The n-channel TFT 401 of the driver circuit 406 includes a
[0081]
The
[0082]
In the pixel structure of this embodiment, the end of the pixel electrode overlaps with the source wiring so that the gap between the pixel electrodes is shielded from light without using a black matrix.
[0083]
A top view of a pixel portion of an active matrix substrate manufactured in this embodiment is shown in FIG. In addition, the same code | symbol is used for the part corresponding to FIGS. A chain line AA ′ in FIG. 11 corresponds to a cross-sectional view taken along the chain line AA ′ in FIG. Further, a chain line BB ′ in FIG. 11 corresponds to a cross-sectional view taken along the chain line BB ′ in FIG.
[0084]
Further, according to the steps shown in this embodiment, the number of photomasks necessary for manufacturing the active matrix substrate is five (semiconductor layer pattern mask, first wiring pattern mask (first electrode 132, second electrode 133). , Source wiring 134), p-type TFT source and drain region formation pattern mask, contact hole formation pattern mask, second wiring pattern mask (including
[0085]
[Example 2]
In this embodiment, a process for manufacturing an active matrix liquid crystal display device from the active matrix substrate manufactured in
[0086]
First, after obtaining the active matrix substrate in the state shown in FIG. 3 in accordance with
[0087]
Next, the
[0088]
Next, a counter electrode 414 was formed in the pixel portion, an
[0089]
Then, the active matrix substrate on which the pixel portion and the drive circuit are formed and the counter substrate are bonded together with a sealant. A filler is mixed in the sealing agent, and two substrates are bonded to each other with a uniform interval by the filler and the columnar spacer. Thereafter, a
[0090]
In this embodiment, the substrate shown in
[0091]
FIG. 12 is a simplified diagram showing a part of a pixel portion of the completed liquid crystal display device. In FIG. 12, the colored layer (B) 12 is formed so as to overlap with the
[0092]
In this way, the number of steps can be reduced by shielding the gaps between the pixels with the first light shielding part 15 or the second light shielding part 16 without forming a black mask.
[0093]
[Example 3]
The structure of the active matrix liquid crystal display device (FIG. 4) obtained by using Example 2 will be described with reference to the top view of FIG. In addition, the same code | symbol was used for the part corresponding to FIG.
[0094]
The top view shown in FIG. 7 includes a pixel portion, a driving circuit, an
[0095]
On the upper surface of the gate wiring
[0096]
FIG. 8A shows a cross-sectional view of the
[0097]
Further, an FPC composed of a
[0098]
FIG. 8B shows a detailed view thereof, and shows a cross-sectional view of the external input terminal shown in FIG. An external input terminal provided on the active matrix substrate side is formed of a
[0099]
The active matrix liquid crystal display device manufactured as described above can be used as a display portion of various electronic devices.
[0100]
[Example 4]
In this example, the example shown in Example 2, that is, the arrangement of colored layers provided on the counter substrate (FIG. 12) is shown in detail.
[0101]
FIG. 13A shows an example in which the first light-shielding portion 15, the second light-shielding portion 16, and the pixel openings 17 to 19 are formed by appropriately forming the three
[0102]
The first light shielding part 15 and the second light shielding part 16 are formed so as to shield the gap between the pixels. Accordingly, the incident light is absorbed by the first light-shielding part 15 and the second light-shielding part 16 and is recognized as almost black by the observer. Further, the first light shielding portion 15 and the second light shielding portion 16 are formed so as to overlap pixel TFTs (not shown here) of the element substrate, and serve to protect the pixel TFTs from external light.
[0103]
The first light shielding portion 15 is formed by laminating a green
[0104]
The second light shielding portion 16 is formed by laminating a blue colored layer 12 and a red colored layer 13. The blue colored layer 12 is patterned into a shape that partially overlaps the adjacent red colored layer 13.
[0105]
Note that FIG. 13B illustrates a cross-sectional structure in which the first light-blocking portion and the second light-blocking portion in FIG. 13A are cut by a chain line (A1-A1 ′). As shown in FIG. 13B, a colored layer 13 is laminated so as to cover the
[0106]
Also, a laminated film (first light shielding portion 15) of the green
[0107]
As shown in FIG. 29, R + B + Al (corresponding to the second light shielding portion 16) has a reflectance of about 35% in the wavelength region of 400 to 450 nm, and functions sufficiently as a light shielding mask. R + G + Al (corresponding to the first light shielding portion 15) has a reflectance of about 50% near 570 nm, but functions sufficiently as a light shielding mask.
[0108]
In addition, the non-single-crystal silicon film forming the active layer of the TFT tends to absorb light in the wavelength region of 500 nm. In the wavelength region of 500 nm, the first light-shielding part 15 and the second light-shielding part 16 can suppress the reflectance to 10% or less, so that deterioration of the TFT due to light can be suppressed.
[0109]
As described above, this embodiment is characterized in that the light shielding mask is formed of the laminated film (R + B or R + G) formed of two colored layers. As a result, the step of forming the black matrix can be omitted, and the number of steps is reduced.
[0110]
Note that, in the pixel opening, as in the conventional example (reflectance of a single layer) shown in FIG. 30, the blue colored layer exhibits a reflectivity exceeding 90% near 450 nm. The green colored layer shows a reflectance exceeding 90% at around 530 nm. The red colored layer shows a reflectance exceeding 90% at 600 to 800 nm.
[0111]
However, the cross-sectional view illustrated in FIG. 13B is an example and is not particularly limited. For example, after the colored layer (R) is first formed, the colored layer (B) and the colored layer (G) are stacked. The colored layer (G) may be formed first, then the colored layer (R) may be formed, and then the colored layer (B) may be laminated, or the colored layer (B) may be formed first. After that, the colored layer (R) may be formed, and then the colored layer (G) may be laminated.
[0112]
FIG. 14 shows the positional relationship between the wiring between the pixel electrodes, the pixel electrode, and the coloring layer. In FIG. 14A, the end surfaces of the colored layer (B) 58 and the colored layer (R) 59 are in contact with each other above the
[0113]
Note that the structure is not limited to the example illustrated in FIG. 14A, and a structure illustrated in FIGS. 14B and 14C may be employed in consideration of a shift during patterning of the colored layer. FIG. 14B shows a colored layer (R) 69 such that the end of the colored layer (B) 68 partially overlaps above the
[0114]
[Example 5]
In this embodiment, a method for manufacturing an active matrix substrate different from that in
[0115]
Since other configurations have already been described in the first embodiment, the first embodiment is referred to for the detailed configuration, and the description thereof is omitted here.
[0116]
First, the same state as in FIG. 9A is obtained according to the first embodiment. The drawing corresponding to FIG. 9A is FIG. 15A, and the same reference numerals are used. Note that FIG. 15A and FIG. 18A correspond and the same reference numerals are used. As shown in FIG. 18A, in the pixel portion 803, the
[0117]
Next, resist
[0118]
By the first etching process, the ends of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. The angle of this taper portion is 15 to 45 °. Thus, the W film and the TaN film are etched to form first shape
[0119]
Note that FIG. 15B corresponds to FIG. 18B, and the same reference numerals are used. As shown in FIG. 18B, in the pixel portion 803, the first shape conductive layers 903 to 906 are formed simultaneously with the first shape conductive layer 611 using
[0120]
Next, a second etching process is performed without removing the resist
[0121]
The W film is anisotropically etched by the second etching process, and the TaN film as the first conductive layer is slightly etched at a slower etching rate than the W film, so that the second shape
[0122]
Next, a first doping process is performed. The doping process may be performed by ion doping or ion implantation. In this case, an impurity element imparting n-type is doped as a high acceleration voltage condition. As an impurity element imparting n-type, an element belonging to Group 15, typically phosphorus (P) or arsenic (As), is used here, but phosphorus (P) is used. For example, the acceleration voltage is set to 70 to 120 keV, and the impurity regions (A) 622 to 626 are formed. (FIG. 15C) Doping uses the second shape
[0123]
Note that FIG. 15C corresponds to FIG. 18C, and the same reference numerals are used. As illustrated in FIG. 18C, in the pixel portion 803, the second shape
[0124]
Next, after removing the resist mask, the
[0125]
Note that FIG. 15D corresponds to FIG. 18D, and the same reference numerals are used.
[0126]
Next, resist
[0127]
Note that FIG. 16A and FIG. 19A correspond and the same reference numerals are used.
[0128]
In this manner, impurity regions (B) 630, 632, and 633 that become the source region or drain region of the n-channel TFT can be formed. In the pixel portion, a
[0129]
Then, after removing the resist
[0130]
Note that FIG. 16B corresponds to FIG. 19B, and the same reference numerals are used.
[0131]
By this third doping treatment, impurity regions (C) 640 to 644 in which an impurity element imparting a conductivity type opposite to the one conductivity type is added to the semiconductor layer that becomes the active layer of the p-channel TFT. . The second
[0132]
Next, the resist
[0133]
Next, as shown in FIG. 16C, a step of activating the impurity element added to each semiconductor layer is performed. This activation process is performed by a thermal annealing method using a furnace annealing furnace. The thermal annealing method may be performed at 400 to 700 ° C., typically 500 to 550 ° C. in a nitrogen atmosphere. In addition to the thermal annealing method, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied.
[0134]
In this embodiment, simultaneously with the activation treatment, nickel used as a catalyst during crystallization is gettered to the impurity regions (B) 630 to 634 containing high concentration phosphorus, and mainly the channel formation region. The nickel concentration in the resulting semiconductor layer is reduced. A TFT having a channel formation region manufactured in this manner has a low off-current value and good crystallinity, so that high field-effect mobility can be obtained and good characteristics can be achieved.
[0135]
Note that FIG. 16C corresponds to FIG. 19C, and the same reference numerals are used.
[0136]
Further, the activation treatment may be performed before the first
[0137]
Through the above steps, impurity regions are formed in the respective semiconductor layers. The second shape
[0138]
Further, a heat treatment is performed at 300 to 550 ° C. for 1 to 12 hours in a nitrogen atmosphere containing 3% hydrogen to perform a step of hydrogenating the semiconductor layer. Further, heat treatment may be performed in an atmosphere containing 3 to 100% hydrogen. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.
[0139]
Alternatively, the semiconductor layer may be hydrogenated by performing heat treatment (heat treatment at 300 to 550 ° C. for 1 to 12 hours) using hydrogen contained in an interlayer insulating film formed of a silicon nitride film. In this case, if heat treatment is performed at 410 ° C. for 1 hour in a nitrogen atmosphere, dangling bonds in the semiconductor layer can be terminated by hydrogen contained in the interlayer insulating film.
[0140]
In the case where a laser annealing method is used as the activation treatment, it is desirable to irradiate a laser beam such as an excimer laser or a YAG laser after the hydrogenation.
[0141]
Next, a second
[0142]
Then, wirings 647 to 652 that are electrically connected to the impurity region (B) or the impurity region (C), respectively, are formed in the driver circuit. Note that these wirings are formed by patterning a laminated film of a Ti film having a thickness of 50 nm and an alloy film (alloy film of Al and Ti) having a thickness of 500 nm.
[0143]
In the pixel portion, a
[0144]
As described above, a driver circuit including an n-channel TFT, a p-channel TFT, and an n-channel TFT, a pixel portion including a pixel TFT and a storage capacitor can be formed over the same substrate. In this specification, such a substrate is referred to as an active matrix substrate for convenience.
[0145]
The semiconductor layer of the n-channel TFT of the driver circuit includes a channel formation region, an impurity region (A) 622b (GOLD region) that overlaps with the second shape
[0146]
The semiconductor layer of the pixel TFT in the pixel portion includes a channel formation region, an impurity region (A) 625b (GOLD region) overlapping with the second shape conductive layer 618 forming the gate electrode, and an
[0147]
Further, according to the process of Example 2 using the active matrix substrate manufactured in this example, the liquid crystal display device shown in FIG. 20 is obtained. As shown in FIG. 20, convex portions 900 and 901 having different heights are formed in the pixel portion 803. The convex portions 900 and 901 can be formed without increasing the number of masks. In FIG. 20, when the semiconductor layer is patterned, a mask that does not form a semiconductor layer is used for the convex portion 901, so that the height of the convex portion 901 is lower than the convex portion 900 by the film thickness of the semiconductor layer.
[0148]
By doing so, the height difference of the unevenness formed on the surface of the pixel electrode can be increased without increasing the number of manufacturing steps, and the reflected light can be scattered.
[0149]
Note that this embodiment can be combined with any of
[0150]
[Example 6]
In this embodiment, a method for manufacturing an active matrix substrate different from that in
[0151]
First, according to Example 1, after performing the 1st etching process, the 1st doping process is performed and the state of FIG. 9 (B) is obtained. FIG. 21A is the same as FIG. 9B and uses the same reference numerals.
[0152]
Next, a second etching process is performed without removing the resist mask. CF as etching gas Four And Cl 2 And O 2 Then, the W film is selectively etched. At this time, the second conductive layers 701b to 706b are formed by the second etching process. On the other hand, the first conductive layers 117a to 122a are hardly etched, and the first
[0153]
Next, a third etching process is performed without removing the resist mask. In the third etching process, the tapered portion of the second conductive layer is partially etched to reduce a region overlapping with the semiconductor layer. In the third etching, CHF is used as an etching gas. Three And using a reactive ion etching method (RIE method). Second
[0154]
By the third etching, impurity regions (LDD regions) 707a to 711a that do not overlap with the second
[0155]
In this way, in this embodiment, the impurity concentration in the impurity regions (GOLD regions) 707 b to 711 b overlapping with the second
[0156]
Next, after removing the resist mask, new resist
[0157]
Through the above steps, impurity regions are formed in the respective semiconductor layers.
[0158]
Next, the resist
[0159]
Next, as shown in FIG. 22B, a step of activating the impurity element added to each semiconductor layer is performed. This activation process is performed by a thermal annealing method using a furnace annealing furnace. As the thermal annealing method, it may be performed at 400 to 700 ° C., typically 500 to 550 ° C. in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less. The activation treatment was performed by heat treatment. In addition to the thermal annealing method, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied.
[0160]
In this embodiment, simultaneously with the activation treatment, nickel used as a catalyst in crystallization is gettered into
[0161]
In addition, an activation process may be performed before forming the first interlayer insulating film. However, when the wiring material used is weak against heat, it is activated after an interlayer insulating film (insulating film containing silicon as a main component, for example, a silicon nitride film) is formed to protect the wiring and the like as in this embodiment. It is preferable to perform the conversion treatment.
[0162]
Furthermore, a heat treatment is performed at 300 to 550 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen to perform a step of hydrogenating the semiconductor layer. In this embodiment, heat treatment was performed at 410 ° C. for 1 hour in a nitrogen atmosphere containing about 3% hydrogen. This step is a step of terminating dangling bonds in the semiconductor layer with hydrogen contained in the interlayer insulating film. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.
[0163]
In the case where a laser annealing method is used as the activation treatment, it is desirable to irradiate a laser beam such as an excimer laser or a YAG laser after the hydrogenation.
[0164]
Subsequent steps are almost the same as those in the first embodiment. According to the first embodiment, the second interlayer insulating film, wirings connected to the respective semiconductor layers, and the like can be formed, and the state shown in FIG. 22C can be obtained. .
[0165]
Further, a liquid crystal display device can be obtained by following the steps of Example 2 using the active matrix substrate manufactured in this example.
[0166]
21 and 22 show the manufacturing steps for forming the driver circuit, the TFT of the pixel portion, and the storage capacitor. If the mask is changed as appropriate, a convex portion is formed in the pixel portion as shown in the first embodiment. In addition, irregularities can be formed on the surface of the pixel electrode.
[0167]
Note that this embodiment can be combined with any of
[0168]
[Example 7]
In Example 1, Example 5, and Example 6, an example of manufacturing a pixel electrode using a convex portion formed simultaneously with the manufacture of a top gate type TFT is shown. In this example, FIGS. 23 and 24 are used. An example of manufacturing a pixel electrode using a convex portion formed simultaneously with the manufacture of an inverted staggered TFT will be described.
[0169]
First, the
[0170]
Next, the
[0171]
Next, the first conductive film is patterned with a second mask (second photomask) to form a wiring made of the first conductive film (to be a source wiring and an electrode (drain electrode) later), and The second amorphous semiconductor film is patterned to form a second amorphous semiconductor film containing an impurity element imparting n-type, and the first amorphous semiconductor film is patterned to form a first non-crystalline semiconductor film. A crystalline semiconductor film is formed. Similarly, the first amorphous semiconductor film, the second amorphous semiconductor film containing an impurity element imparting n-type conductivity, and the first conductive film are also left over the
[0172]
Moreover, the shape of the
[0173]
Next, a resist mask is formed using a shadow mask in the terminal portion, and after the insulating
[0174]
Thereafter, a second conductive film is formed on the entire surface. Note that as the second conductive film, a reflective conductive film, for example, a material film made of Al or Ag is used.
[0175]
Next, the second conductive film is patterned with a third mask (third photomask) to form a
[0176]
Next, an
[0177]
With this configuration, the number of photomasks used in the photolithography technique can be three when the pixel TFT portion is manufactured.
[0178]
In addition, with such a structure, the insulating film formed over the
[0179]
Next, the counter substrate shown in Example 2 is prepared. In FIG. 23,
[0180]
Next, a
[0181]
In addition, the active matrix substrate on which the pixel portion and the driving circuit are formed and the counter substrate are bonded together with a sealant. A filler is mixed in the sealing agent, and two substrates are bonded to each other with a uniform interval by the filler and the columnar spacer. Thereafter, a
[0182]
FIG. 24 is a diagram illustrating the arrangement of the pixel portion and the terminal portion of the active matrix substrate. A
[0183]
An
[0184]
Note that this embodiment can be combined with
[0185]
[Example 8]
In this embodiment, an example in which a pixel electrode having unevenness on the surface is formed without increasing the number of manufacturing steps. For simplification, only differences from the seventh embodiment will be described below. In addition, the same code | symbol was used for the part corresponding to FIG.
[0186]
In this embodiment, as shown in FIG. 25, convex portions 1201 and 1202 having different heights are formed.
[0187]
The convex portions 1201 and 1202 can be formed by changing the mask of Example 7 without increasing the number of masks. In this embodiment, as shown in FIG. 25, when patterning the gate electrode, a mask that does not form a metal layer in the convex portion 1202 is used. Therefore, the height of the convex portion 1202 is greater than the thickness of the convex portion 1201. Min, it's getting lower. In this example, the mask used in the patterning of the metal layer used in Example 7 was changed, and two types of convex portions 1201 and 1202 having different heights were randomly formed at locations serving as display areas.
[0188]
By doing so, it is possible to increase the level difference of the unevenness formed on the surface of the pixel electrode 1200 without increasing the number of manufacturing steps, and to scatter reflected light.
[0189]
Note that this embodiment can be combined with
[0190]
[Example 9]
In this embodiment, an example in which a pixel electrode having unevenness on the surface is formed without increasing the number of manufacturing steps. For simplification, only differences from the seventh embodiment will be described below.
[0191]
In this embodiment, as shown in FIG. 26, after forming the
[0192]
The
[0193]
By doing so, the size of the unevenness formed on the surface of the
[0194]
Note that this embodiment can be combined with
[0195]
[Example 10]
The TFT and the active matrix substrate formed by implementing any one of the first to ninth embodiments can be used for various electro-optical devices (active matrix liquid crystal display, active matrix EC display). That is, the present invention can be implemented in all electronic devices in which these electro-optical devices are incorporated in the display unit.
[0196]
Such electronic devices include video cameras, digital cameras, projectors (rear type or front type), head mounted displays (goggles type displays), car navigation systems, car stereos, personal computers, personal digital assistants (mobile computers, mobile phones) Or an electronic book). Examples of these are shown in FIGS.
[0197]
FIG. 27A illustrates a personal computer, which includes a main body 2001, an image input portion 2002, a display portion 2003, a
[0198]
FIG. 27B illustrates a video camera, which includes a main body 2101, a display portion 2102, an
[0199]
FIG. 27C illustrates a mobile computer, which includes a main body 2201, a camera unit 2202, an
[0200]
FIG. 27D illustrates a goggle type display including a
[0201]
FIG. 27E shows a player using a recording medium (hereinafter referred to as a recording medium) on which a program is recorded, and includes a main body 2401, a
[0202]
FIG. 27F illustrates a digital camera, which includes a main body 2501, a
[0203]
FIG. 28A shows a cellular phone, which includes a
[0204]
FIG. 28B illustrates a portable book (electronic book) which includes a
[0205]
FIG. 28C illustrates a display which includes a
[0206]
As described above, the application range of the present invention is extremely wide and can be applied to electronic devices in various fields. Moreover, the electronic apparatus of a present Example is realizable even if it uses the structure which consists of what combination of Examples 1-9.
[0207]
【Effect of the invention】
According to the present invention, a pixel electrode having an uneven surface can be formed without increasing the number of steps.
[Brief description of the drawings]
FIGS. 1A to 1C are diagrams illustrating a manufacturing process of an AM-LCD (pixel portion). FIGS.
FIGS. 2A and 2B are diagrams illustrating a manufacturing process of an AM-LCD (pixel portion). FIGS.
FIGS. 3A and 3B are diagrams illustrating a manufacturing process of an AM-LCD (pixel portion). FIGS.
FIG. 4 illustrates a cross-sectional structure of an active matrix liquid crystal display device.
FIG. 5 is a diagram showing a top view of a pixel.
FIG. 6 is a diagram showing a top surface shape of a convex portion.
FIG. 7 is a diagram showing an external appearance of an AM-LCD.
FIG. 8 is a diagram showing a terminal portion of an AM-LCD.
FIGS. 9A and 9B are diagrams illustrating a manufacturing process of an AM-LCD. FIGS.
10A and 10B are diagrams illustrating a manufacturing process of an AM-LCD.
FIG. 11 is a diagram showing a manufacturing process of an AM-LCD.
FIG. 12 is a diagram illustrating a top view of an arrangement of a colored layer.
13A and 13B are a top view and a cross-sectional view of an arrangement of a colored layer.
FIG. 14 is a cross-sectional view of an arrangement of colored layers.
FIG. 15 illustrates a manufacturing process of an AM-LCD.
FIGS. 16A and 16B are diagrams illustrating a manufacturing process of an AM-LCD. FIGS.
FIG. 17 shows a manufacturing process of an AM-LCD.
18A and 18B are diagrams illustrating a manufacturing process of an AM-LCD (pixel portion).
FIG. 19 illustrates a manufacturing process of an AM-LCD (pixel portion).
FIG. 20 is a diagram showing a cross-sectional structure of an active matrix liquid crystal display device.
FIG. 21 shows a manufacturing process of an AM-LCD.
FIG. 22 shows a manufacturing process of an AM-LCD.
FIG. 23 is a cross-sectional view of an active matrix liquid crystal display device.
FIG. 24 is a diagram illustrating an arrangement of a pixel portion and a terminal portion of an active matrix substrate.
FIG 25 illustrates a cross-sectional structure diagram of an active matrix liquid crystal display device.
FIG. 26 is a cross-sectional view of an active matrix liquid crystal display device.
FIG 27 illustrates an example of an electronic device.
FIG 28 illustrates an example of an electronic device.
FIG. 29 is a graph showing the reflectance of stacked colored layers.
FIG. 30 is a graph showing the reflectance in a single layer of a colored layer.
Claims (9)
前記ＴＦＴは、非単結晶珪素を有する半導体層と、第２の絶縁層と、ゲート電極とを有し、The TFT includes a semiconductor layer including non-single crystal silicon, a second insulating layer, and a gate electrode.
前記凸部は、前記第２の絶縁層と同じ材料を有する層と、前記ゲート電極と同じ材料を有する層とを有し、The protrusion has a layer having the same material as the second insulating layer, and a layer having the same material as the gate electrode,
前記第１の絶縁層は、前記ＴＦＴ上と、前記凸部との上に設けられ、The first insulating layer is provided on the TFT and on the convex portion,
前記第１の絶縁層は、凸凹の表面を有し、The first insulating layer has an uneven surface;
前記画素電極は、前記第１の絶縁層上に設けられ、The pixel electrode is provided on the first insulating layer,
前記画素電極は、凸凹の表面を有し、The pixel electrode has an uneven surface,
前記第１の着色層は、前記第２の着色層の少なくとも一部と重なる第１の領域を有し、The first colored layer has a first region overlapping at least a part of the second colored layer;
前記第１の着色層は、赤色であり、The first colored layer is red;
前記第２の着色層は、緑色であり、The second colored layer is green;
前記第１の領域は、前記半導体層の少なくとも一部と重なる領域を有することを特徴とする半導体装置。The semiconductor device, wherein the first region has a region overlapping with at least part of the semiconductor layer.
前記ＴＦＴは、非単結晶珪素を有する半導体層と、前記半導体層上の第２の絶縁層と、前記第２の絶縁層上のゲート電極とを有し、The TFT includes a semiconductor layer including non-single-crystal silicon, a second insulating layer on the semiconductor layer, and a gate electrode on the second insulating layer,
前記凸部は、前記第２の絶縁層と同じ材料を有する層と、前記ゲート電極と同じ材料を有する層とを有し、The protrusion has a layer having the same material as the second insulating layer, and a layer having the same material as the gate electrode,
前記第１の絶縁層は、前記ＴＦＴ上と、前記凸部との上に設けられ、The first insulating layer is provided on the TFT and on the convex portion,
前記第１の絶縁層は、凸凹の表面を有し、The first insulating layer has an uneven surface;
前記画素電極は、前記第１の絶縁層上に設けられ、The pixel electrode is provided on the first insulating layer,
前記画素電極は、凸凹の表面を有し、The pixel electrode has an uneven surface,
前記第１の着色層は、前記第２の着色層の少なくとも一部と重なる第１の領域を有し、The first colored layer has a first region overlapping at least a part of the second colored layer;
前記第１の着色層は、赤色であり、The first colored layer is red;
前記第２の着色層は、緑色であり、The second colored layer is green;
前記第１の領域は、前記半導体層の少なくとも一部と重なる領域を有することを特徴とする半導体装置。The semiconductor device, wherein the first region has a region overlapping with at least part of the semiconductor layer.
前記ＴＦＴは、ゲート電極と、前記ゲート電極上の第２の絶縁層と、前記第２の絶縁層上の非単結晶珪素を有する半導体層とを有し、The TFT has a gate electrode, a second insulating layer on the gate electrode, and a semiconductor layer having non-single-crystal silicon on the second insulating layer,
前記凸部は、前記ゲート電極と同じ材料を有する層と、前記第２の絶縁層と同じ材料を有する層とを有し、The protrusion has a layer having the same material as the gate electrode and a layer having the same material as the second insulating layer,
前記第１の絶縁層は、前記ＴＦＴ上と、前記凸部との上に設けられ、The first insulating layer is provided on the TFT and on the convex portion,
前記第１の絶縁層は、凸凹の表面を有し、The first insulating layer has an uneven surface;
前記画素電極は、前記第１の絶縁層上に設けられ、The pixel electrode is provided on the first insulating layer,
前記画素電極は、凸凹の表面を有し、The pixel electrode has an uneven surface,
前記第１の着色層は、前記第２の着色層の少なくとも一部と重なる第１の領域を有し、The first colored layer has a first region overlapping at least a part of the second colored layer;
前記第１の着色層は、赤色であり、The first colored layer is red;
前記第２の着色層は、緑色であり、The second colored layer is green;
前記第１の領域は、前記半導体層の少なくとも一部と重なる領域を有することを特徴とする半導体装置。The semiconductor device, wherein the first region has a region overlapping with at least part of the semiconductor layer.
前記画素部は、第１のＴＦＴと、凸部と、第１の絶縁層と、画素電極と、第１の着色層と、第２の着色層とを有し、
前記駆動回路部は、第２のＴＦＴと、第３の着色層と、第４の着色層とを有し、
前記第１のＴＦＴは、非単結晶珪素を有する第１の半導体層と、第２の絶縁層と、第１のゲート電極とを有し、
前記凸部は、前記第２の絶縁層と同じ材料を有する層と、前記第１のゲート電極と同じ材料を有する層とを有し、
前記第１の絶縁層は、前記第１のＴＦＴと、前記凸部との上に設けられ、
前記第１の絶縁層は、凸凹の表面を有し、
前記画素電極は、前記第１の絶縁層上に設けられ、
前記画素電極は、凸凹の表面を有し、
前記第１の着色層は、前記第２の着色層の少なくとも一部と重なる第１の領域を有し、
前記第１の着色層は、赤色であり、
前記第２の着色層は、緑色であり、
前記第１の領域は、前記第１の半導体層の少なくとも一部と重なる領域を有し、
前記第２のＴＦＴは、非単結晶珪素を有する第２の半導体層と、第３の絶縁層と、第２のゲート電極とを有し、
前記第３の着色層は、前記第４の着色層の少なくとも一部と重なる第２の領域を有し、
前記第３の着色層は、赤色であり、
前記第４の着色層は、青色であり、
前記第２の領域は、前記第２の半導体層の少なくとも一部と重なる領域を有することを特徴とする半導体装置。A semiconductor device having a pixel portion and a drive circuit portion ,
The pixel portion includes a first TFT, a convex portion, a first insulating layer, a pixel electrode, a first colored layer, and a second colored layer,
The drive circuit unit includes a second TFT, a third colored layer, and a fourth colored layer,
The first TFT comprises: a first semiconductor layer having a non-single-crystal silicon, a second insulating layer, a first gate electrode,
The convex portion is a layer having the same material as the second insulating layer, and a layer having the same material as the first gate electrode,
The first insulating layer, said a first TF T, provided on said projecting portion,
The first insulating layer has an uneven surface;
The pixel electrode is provided on the first insulating layer ,
The pixel electrode has an uneven surface,
The first colored layer has a first region overlapping at least a part of the second colored layer;
The first colored layer is red;
The second colored layer is green;
The first region has a region overlapping at least a part of the first semiconductor layer;
The second TFT includes a second semiconductor layer including non-single crystal silicon, a third insulating layer, and a second gate electrode.
Before the third colored layer SL is to have a second region that overlaps with at least a portion of the fourth colored layer,
The third colored layer is red;
The fourth colored layer is blue;
Said second region, and wherein a Rukoto to have a least a portion overlaps the region of the second semiconductor layer.
前記画素部は、第１のＴＦＴと、凸部と、第１の絶縁層と、画素電極と、第１の着色層と、第２の着色層とを有し、
前記駆動回路部は、第２のＴＦＴと、第３の着色層と、第４の着色層とを有し、
前記第１のＴＦＴは、非単結晶珪素を有する第１の半導体層と、前記第１の半導体層上の第２の絶縁層と、前記第２の絶縁層上の第１のゲート電極とを有し、
前記凸部は、前記第２の絶縁層と同じ材料を有する層と、前記第１のゲート電極と同じ材料を有する層とを有し、
前記第１の絶縁層は、前記第１のＴＦＴと、前記凸部との上に設けられ、
前記第１の絶縁層は、凸凹の表面を有し、
前記画素電極は、前記第１の絶縁層上に設けられ、
前記画素電極は、凸凹の表面を有し、
前記第１の着色層は、前記第２の着色層の少なくとも一部と重なる第１の領域を有し、
前記第１の着色層は、赤色であり、
前記第２の着色層は、緑色であり、
前記第１の領域は、前記第１の半導体層の少なくとも一部と重なる領域を有し、
前記第２のＴＦＴは、非単結晶珪素を有する第２の半導体層と、前記第２の半導体層上の第３の絶縁層と、前記第３の絶縁層上の第２のゲート電極とを有し、
前記第３の着色層は、前記第４の着色層の少なくとも一部と重なる第２の領域を有し、
前記第３の着色層は、赤色であり、
前記第４の着色層は、青色であり、
前記第２の領域は、前記第２の半導体層の少なくとも一部と重なる領域を有することを特徴とする半導体装置。A semiconductor device having a pixel portion and a drive circuit portion ,
The pixel portion includes a first TFT, a convex portion, a first insulating layer, a pixel electrode, a first colored layer, and a second colored layer,
The drive circuit unit includes a second TFT, a third colored layer, and a fourth colored layer,
The first TFT comprises: a first semiconductor layer having a non-single-crystal silicon, a second insulating layer on said first semiconductor layer, a first gate electrode on the second insulating layer Have
The convex portion is a layer having the same material as the second insulating layer, and a layer having the same material as the first gate electrode,
The first insulating layer, said a first TF T, provided on said projecting portion,
The first insulating layer has an uneven surface;
The pixel electrode is provided on the first insulating layer ,
The pixel electrode has an uneven surface,
The first colored layer has a first region overlapping at least a part of the second colored layer;
The first colored layer is red;
The second colored layer is green;
The first region has a region overlapping at least a part of the first semiconductor layer;
The second TFT includes a second semiconductor layer including non-single-crystal silicon, a third insulating layer on the second semiconductor layer, and a second gate electrode on the third insulating layer. Have
Before the third colored layer SL is to have a second region that overlaps with at least a portion of the fourth colored layer,
The third colored layer is red;
The fourth colored layer is blue;
Said second region, and wherein a Rukoto to have a least a portion overlaps the region of the second semiconductor layer.
前記画素部は、第１のＴＦＴと、凸部と、第１の絶縁層と、画素電極と、第１の着色層と、第２の着色層とを有し、
前記駆動回路部は、第２のＴＦＴと、第３の着色層と、第４の着色層とを有し、
前記第１のＴＦＴは、前記第１のゲート電極と、前記第１のゲート電極上の第２の絶縁層と、前記第２の絶縁層上の非単結晶珪素を有する第１の半導体層とを有し、
前記凸部は、前記第１のゲート電極と同じ材料を有する層と、前記第２の絶縁層と同じ材料を有する層とを有し、
前記第１の絶縁層は、前記第１のＴＦＴと、前記凸部との上に設けられ、
前記第１の絶縁層は、凸凹の表面を有し、
前記画素電極は、前記第１の絶縁層上に設けられ、
前記画素電極は、凸凹の表面を有し、
前記第１の着色層は、前記第２の着色層の少なくとも一部と重なる第１の領域を有し、
前記第１の着色層は、赤色であり、
前記第２の着色層は、緑色であり、
前記第１の領域は、前記第１の半導体層の少なくとも一部と重なる領域を有し、
前記第２のＴＦＴは、第２のゲート電極と、前記第２のゲート電極上の第３の絶縁層と、前記第３の絶縁層上の非単結晶珪素を有する第２の半導体層とを有し、
前記第３の着色層は、前記第４の着色層の少なくとも一部と重なる第２の領域を有し、
前記第３の着色層は、赤色であり、
前記第４の着色層は、青色であり、
前記第２の領域は、前記第２の半導体層の少なくとも一部と重なる領域を有することを特徴とする半導体装置。A semiconductor device having a pixel portion and a drive circuit portion ,
The pixel portion includes a first TFT, a convex portion, a first insulating layer, a pixel electrode, a first colored layer, and a second colored layer,
The drive circuit unit includes a second TFT, a third colored layer, and a fourth colored layer,
The first TFT has a front Symbol first gate electrode, a second insulating layer on said first gate electrode, a first semiconductor layer having a non-single-crystal silicon on said second insulating layer And
The convex portion includes a layer having the same material as the first gate electrode and a layer having the same material as the second insulating layer ,
The first insulating layer, said a first TF T, provided on said projecting portion,
The first insulating layer has an uneven surface;
The pixel electrode is provided on the first insulating layer ,
The pixel electrode has an uneven surface,
The first colored layer has a first region overlapping at least a part of the second colored layer;
The first colored layer is red;
The second colored layer is green;
The first region has a region overlapping at least a part of the first semiconductor layer;
The second TFT includes a second gate electrode, a third insulating layer on the second gate electrode, and a second semiconductor layer having non-single-crystal silicon on the third insulating layer. Have
Before the third colored layer SL is to have a second region that overlaps with at least a portion of the fourth colored layer,
The third colored layer is red;
The fourth colored layer is blue;
Said second region, and wherein a Rukoto to have a least a portion overlaps the region of the second semiconductor layer.
前記画素電極の凸凹の凸部は、０．１μｍ以上４μｍ以下の曲率半径を有することを特徴とする半導体装置。In any one of Claims 1 thru | or 6 ,
The semiconductor device according to claim 1, wherein the uneven protrusion of the pixel electrode has a curvature radius of 0.1 μm to 4 μm.
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