JP5051344B2 - Ferroelectric memory - Google Patents

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本発明は、性能劣化が抑制された、強誘電体メモリに関する。   The present invention relates to a ferroelectric memory in which performance deterioration is suppressed.

高集積かつ高信頼性の強誘電体メモリを構築するには、強誘電体キャパシタの劣化を防止することが重要である。強誘電体キャパシタを形成した後、層間絶縁層や配線などを形成する際に強誘電体キャパシタを劣化させないようにする必要がある。強誘電体キャパシタは、一般には還元性雰囲気に曝されると、その電気特性が劣化することが分かっている。特に水素や水分は、電気特性の劣化を引き起こしやすく、強誘電体キャパシタがこれらの雰囲気に曝されないように、還元性物質を遮断する方法が種々考案されている。   In order to construct a highly integrated and highly reliable ferroelectric memory, it is important to prevent the deterioration of the ferroelectric capacitor. After forming the ferroelectric capacitor, it is necessary to prevent the ferroelectric capacitor from deteriorating when forming an interlayer insulating layer, wiring, or the like. It has been found that a ferroelectric capacitor generally deteriorates in electrical characteristics when exposed to a reducing atmosphere. In particular, hydrogen and moisture are liable to cause deterioration of electrical characteristics, and various methods for blocking the reducing substance have been devised so that the ferroelectric capacitor is not exposed to these atmospheres.

たとえば、特開２００２−１１０９３７号公報には、Ｐｂを含む強誘電体材料をシールド膜として用いる方法が提案されている。しかし、Ｐｂを含む強誘電体材料を用いると、その周囲に形成されるＳｉＯ２などからなる層間絶縁層とＰｂとの反応が起こってしまうため、シールド膜としての機能が十分発揮できない可能性がある。さらにＰｂを含む強誘電体材料をシールド膜として用いる場合は、Ｐｂの拡散による素子への悪影響も懸念される。
特開２００２−１１０９３７号公報 For example, Japanese Patent Laid-Open No. 2002-110937 proposes a method of using a ferroelectric material containing Pb as a shield film. However, if a ferroelectric material containing Pb is used, a reaction between an interlayer insulating layer made of SiO 2 or the like formed around the Pb and Pb may occur, so that the function as a shield film may not be sufficiently exhibited. is there. Further, when a ferroelectric material containing Pb is used as a shield film, there is a concern that the element may be adversely affected by the diffusion of Pb.
JP 2002-110937 A

本発明の目的は、使用環境下および製造工程中における特性の劣化が抑制された強誘電体メモリを提供することにある。   An object of the present invention is to provide a ferroelectric memory in which deterioration of characteristics is suppressed in a use environment and during a manufacturing process.

本発明にかかる第１の強誘電体メモリは、
半導体基板と、
前記半導体基板に設けられたトランジスタと、
前記半導体基板の上方に設けられ、かつ、第１電極と、前記第１電極の上に設けられた第１強誘電体層と、前記第１強誘電体層の上に設けられた第２電極と、を有するキャパシタと、
前記キャパシタを被覆して設けられ、かつ、第１絶縁体層と、前記第１絶縁体層の上に設けられた第２強誘電体層と、前記第２強誘電体層の上に設けられた第２絶縁体層と、を有する積層バリア層と、
を含む。 A first ferroelectric memory according to the present invention includes:
A semiconductor substrate;
A transistor provided on the semiconductor substrate;
A first electrode; a first ferroelectric layer provided on the first electrode; and a second electrode provided on the first ferroelectric layer. And a capacitor having
The capacitor is provided so as to cover the capacitor, and is provided on the first insulator layer, the second ferroelectric layer provided on the first insulator layer, and the second ferroelectric layer. A laminated barrier layer having a second insulator layer;
including.

また、本発明にかかる第２の強誘電体メモリは、
半導体基板と、
前記半導体基板に設けられたトランジスタと、
前記半導体基板の上方の異なった位置に設けられた複数の配線層と、
前記配線層を覆う複数の層間絶縁層と、
前記半導体基板の上方に設けられ、かつ、第１電極と、前記第１電極の上に設けられた第１強誘電体層と、前記第１強誘電体層の上に設けられた第２電極と、を有するキャパシタと、
第１絶縁体層と、前記第１絶縁体層の上に設けられた第２強誘電体層と、前記第２強誘電体層の上に設けられた第２絶縁体層と、を有する積層バリア層と、を含む。そして、前記積層バリア層は、前記層間絶縁層の少なくとも１つに設けられる。 The second ferroelectric memory according to the present invention is
A semiconductor substrate;
A transistor provided on the semiconductor substrate;
A plurality of wiring layers provided at different positions above the semiconductor substrate;
A plurality of interlayer insulating layers covering the wiring layer;
A first electrode; a first ferroelectric layer provided on the first electrode; and a second electrode provided on the first ferroelectric layer. And a capacitor having
A laminate having a first insulator layer, a second ferroelectric layer provided on the first insulator layer, and a second insulator layer provided on the second ferroelectric layer And a barrier layer. The laminated barrier layer is provided on at least one of the interlayer insulating layers.

このような構成によれば、使用環境下および製造工程中における特性の劣化が抑制された強誘電体メモリを提供することができる。   According to such a configuration, it is possible to provide a ferroelectric memory in which deterioration of characteristics is suppressed in a use environment and during a manufacturing process.

ここで、本発明において、特定のＡ部材（以下、「Ａ部材」という。）の上方に設けられた特定のＢ部材（以下、「Ｂ部材」という。）というとき、Ａ部材の上に直接Ｂ部材が設けられた場合と、Ａ部材の上に他の部材を介してＢ部材が設けられた場合とを含む意味である。   Here, in the present invention, when a specific B member (hereinafter referred to as “B member”) provided above a specific A member (hereinafter referred to as “A member”) is referred to directly on the A member. This includes the case where the B member is provided and the case where the B member is provided on the A member via another member.

本発明にかかる第２の強誘電体メモリは、さらに、
前記キャパシタを被覆して設けられ、かつ、第１絶縁体層と、前記第１絶縁体層の上に設けられた第２強誘電体層と、前記第２強誘電体層の上に設けられた第２絶縁体層と、を有する他の積層バリア層を含むことができる。 The second ferroelectric memory according to the present invention further includes:
The capacitor is provided so as to cover the capacitor, and is provided on the first insulator layer, the second ferroelectric layer provided on the first insulator layer, and the second ferroelectric layer. And a second barrier layer having a second insulator layer.

本発明にかかる強誘電体メモリは、前記第１絶縁体層および前記第２絶縁体層の構成元素として、少なくともアルミニウムおよび酸素を含むものとすることができる。   The ferroelectric memory according to the present invention may include at least aluminum and oxygen as constituent elements of the first insulator layer and the second insulator layer.

本発明にかかる強誘電体メモリは、前記第２強誘電体層が、ペロブスカイト型の結晶構造を有する複合酸化物、または前記複合酸化物と同構成元素の非晶質複合酸化物を含むことができる。   In the ferroelectric memory according to the present invention, the second ferroelectric layer includes a complex oxide having a perovskite crystal structure, or an amorphous complex oxide of the same constituent element as the complex oxide. it can.

本発明にかかる強誘電体メモリは、前記複合酸化物または前記非晶質複合酸化物は、その構成元素が、ＡＢＯ（Ａは、Ｐｂ、またはＰｂの一部をＢｉ、Ｌａ、Ｓｒ、Ｃａ、Ｂａ、ＳｉおよびＧｅから選ばれる少なくとも１種で置き換えたものである。Ｂは、ＺｒおよびＴｉ、または、Ｚｒ、ＴｉおよびＮｂである。Ｏは、酸素である。）であることができる。   In the ferroelectric memory according to the present invention, the composite oxide or the amorphous composite oxide has a constituent element of ABO (A is Pb, or a part of Pb is Bi, La, Sr, Ca, And B is Zr and Ti, or Zr, Ti and Nb, and O is oxygen.

以下に以下に本発明の好適な実施形態について、図面を参照しながら説明する。   Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.

１．第１の実施形態
１．１．強誘電体メモリ１００
図１は、本実施形態の強誘電体メモリ１００の一例の断面を模式的に示したものである。図２は、本実施形態の強誘電体メモリ１００の一部を強誘電体キャパシタ５０を中心として拡大して示した断面図である。 1. 1. First embodiment 1.1. Ferroelectric memory 100
FIG. 1 schematically shows a cross section of an example of the ferroelectric memory 100 of the present embodiment. FIG. 2 is an enlarged cross-sectional view showing a part of the ferroelectric memory 100 of the present embodiment with the ferroelectric capacitor 50 as the center.

本実施形態にかかる強誘電体メモリ１００は、半導体基板１０と、半導体基板１０の上方に設けられ、第１電極５４と第１電極５４の上に設けられた第１強誘電体層５６と第１強誘電体層５６の上に設けられた第２電極５８とを含むキャパシタ５０と、第１絶縁体層６２と第１絶縁体層６２の上に設けられた第２強誘電体層６４と第２強誘電体層６４の上に設けられた第２絶縁体層６６とを有する積層バリア層６０と、を含む。そして、積層バリア層６０は、キャパシタ５０を被覆して設けられる。以下には一例として、１Ｔ１Ｃ型のスタック構造を有する強誘電体メモリ１００について述べる。   The ferroelectric memory 100 according to the present embodiment includes a semiconductor substrate 10, a first ferroelectric layer 56 provided on the semiconductor substrate 10, a first ferroelectric layer 56 provided on the first electrode 54, and a first electrode. A capacitor 50 including a second electrode 58 provided on the first ferroelectric layer 56, a second ferroelectric layer 64 provided on the first insulator layer 62 and the first insulator layer 62; And a laminated barrier layer 60 having a second insulator layer 66 provided on the second ferroelectric layer 64. The multilayer barrier layer 60 is provided so as to cover the capacitor 50. As an example, a ferroelectric memory 100 having a 1T1C type stack structure will be described below.

半導体基板１０には、素子分離領域１２が設けられ、素子分離領域１２で区画された領域に、ＭＯＳトランジスタ１４が形成されている。ＭＯＳトランジスタ１４は、ソースまたはドレインを構成する不純物領域１３を有する。半導体基板１０の上に、第１層間絶縁層２０が設けられ、第１層間絶縁層２０には、第１コンタクト部３０が設けられている。ＭＯＳトランジスタ１４は第１層間絶縁層２０によって覆われている。また第１層間絶縁層２０の上には、第１配線層４０がパターニングされて設けられ、さらに、第１配線層を覆うように第２コンタクト部３２を含む第２層間絶縁層２２が設けられている。   An element isolation region 12 is provided in the semiconductor substrate 10, and a MOS transistor 14 is formed in a region partitioned by the element isolation region 12. The MOS transistor 14 has an impurity region 13 constituting a source or a drain. A first interlayer insulating layer 20 is provided on the semiconductor substrate 10, and a first contact portion 30 is provided on the first interlayer insulating layer 20. The MOS transistor 14 is covered with a first interlayer insulating layer 20. On the first interlayer insulating layer 20, a first wiring layer 40 is provided by patterning, and further, a second interlayer insulating layer 22 including a second contact portion 32 is provided so as to cover the first wiring layer. ing.

本実施形態では、第２層間絶縁層２２の上に第１バリア層２３が形成されている。第１バリア層２３は、絶縁性を有し、かつ、水素バリア性を有すれば、材質は特に限定されない。第１バリア層２３の材質としては、アルミナ、シリコン窒化膜などを例示できる。第１層間絶縁層２０および第２層間絶縁層２２の材質は、絶縁性を有する物質であれば任意であるが、好ましくは酸化シリコンである。第１コンタクト部３０および第２コンタクト部３２は、いわゆるプラグと呼ばれ、図示のように絶縁体を貫通して電気的な導通を図るために設けられ、タングステン、モリブデン、タンタルなどの高融点金属から構成することができる。第１配線層４０の材質は、アルミニウム、銅、イリジウム、ルテニウム、白金などを用いることができる。後述するキャパシタ５０のプロセス温度が高い場合には、銅、イリジウム、ルテニウム、白金などを用いることが好ましい。   In the present embodiment, the first barrier layer 23 is formed on the second interlayer insulating layer 22. The material of the first barrier layer 23 is not particularly limited as long as it has an insulating property and a hydrogen barrier property. Examples of the material of the first barrier layer 23 include alumina and a silicon nitride film. The material of the first interlayer insulating layer 20 and the second interlayer insulating layer 22 may be any material as long as it is an insulating material, but is preferably silicon oxide. The first contact portion 30 and the second contact portion 32 are called so-called plugs, and are provided for electrical conduction through the insulator as shown in the figure, and are refractory metals such as tungsten, molybdenum, and tantalum. It can consist of The material of the first wiring layer 40 can be aluminum, copper, iridium, ruthenium, platinum, or the like. When the process temperature of the capacitor 50 described later is high, it is preferable to use copper, iridium, ruthenium, platinum or the like.

キャパシタ５０は、第２バリア層５２と、第１電極５４と、第１強誘電体層５６と、第２電極５８とを有する。たとえば、第２バリア層５２は、第２層間絶縁層２２の上に、第１バリア層２３を介して設けることができる。第２バリア層５２は、少なくとも一部がキャパシタ５０に接続された第２コンタクト部（プラグ）３２上に形成されている。第２バリア層５２は、第２コンタクト部３２の酸化を防止するために設けられる。第２バリア層５２の材質は、導電性を有し、かつ、酸素バリア性を有する材質であれば、特に限定されない。第２バリア層５２としては、たとえば、ＴｉＡｌＮ、ＴｉＡｌ、ＴｉＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＳｉＮを挙げることができ、なかでも、チタン、アルミニウム、および窒素を含む物質（ＴｉＡｌＮ）であることが好ましい。   The capacitor 50 includes a second barrier layer 52, a first electrode 54, a first ferroelectric layer 56, and a second electrode 58. For example, the second barrier layer 52 can be provided on the second interlayer insulating layer 22 via the first barrier layer 23. The second barrier layer 52 is formed on the second contact portion (plug) 32 that is at least partially connected to the capacitor 50. The second barrier layer 52 is provided to prevent oxidation of the second contact portion 32. The material of the second barrier layer 52 is not particularly limited as long as it is conductive and has an oxygen barrier property. Examples of the second barrier layer 52 include TiAlN, TiAl, TiN, TiSiN, TaN, and TaSiN. Among them, a substance containing titanium, aluminum, and nitrogen (TiAlN) is preferable.

第１電極５４の材質は、白金、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、およびこれらの酸化物から選ばれる少なくとも１種とすることができ、好ましくは白金またはイリジウムであり、より好ましくは、イリジウムである。また、第１電極５４は例示した物質の単層膜でもよいし、例示した物質から選ばれる複数の物質を積層した多層膜としてもよい。   The material of the first electrode 54 can be at least one selected from platinum, ruthenium, rhodium, palladium, osmium, iridium, and oxides thereof, preferably platinum or iridium, more preferably iridium. It is. The first electrode 54 may be a single layer film of the exemplified substance, or may be a multilayer film in which a plurality of substances selected from the exemplified substances are stacked.

第１強誘電体層５６は、複合酸化物を含む。この複合酸化物は、ペロブスカイト型の結晶構造を有することができる。このような複合酸化物としては、Ｐｂ（Ｚｒ１−ｘ，Ｔｉｘ）Ｏ３（ＰＺＴ）が代表的な材料であり。この基本構成にさらに微量の添加元素を含んでもよい。また、複合酸化物としては、ペロブスカイト型の結晶構造を有するＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２（ＢＬＴ）、およびＰｂ（Ｚｒ１−ｘ−ｙ，Ｔｉｘ）ＮｂｙＯ３（ＰＺＴＮ）（０．０＜ｘ≦０．５、０．０＜ｙ≦０．２）などを用いることができる。第１強誘電体層５６の材質としては、ＰＺＴまたはＰＺＴＮが好ましく、この場合、素子の信頼性の観点から、第１電極５４は、イリジウムであることがより好ましい。また、第１強誘電体層５６としてＰＺＴまたはＰＺＴＮを用いる場合、より大きな自発分極量を得るために、ＰＺＴまたはＰＺＴＮにおけるチタンの含有量がジルコニウムの含有量より多いことが好ましい。第１強誘電体層５６は、ＴｉサイトにＮｂをドーピングしたＰＺＴＮを用いることができる。第１強誘電体層５６を構成するＰＺＴＮの組成比（モル比）は、一例として、Ｐｂ／Ｚｒ／Ｔｉ／Ｎｂ＝１１５／１５／７０／１５を挙げることができる。また、焼結温度を低く抑え、結晶化を容易にするために、該ＰＺＴＮにさらに０．５モル％以上のＳｉもしくは、ＳｉおよびＧｅ、より好ましくは０．５ないし１０モル％のＳｉもしくは、ＳｉおよびＧｅを含むことができる。 The first ferroelectric layer 56 includes a complex oxide. This composite oxide can have a perovskite crystal structure. As such a composite oxide, Pb (Zr 1-x , Ti x ) O 3 (PZT) is a typical material. This basic structure may further contain a trace amount of additive elements. As the composite oxide, SrBi 2 Ta 2 O 9 (SBT), (Bi, La) 4 Ti 3 O 12 (BLT) having a perovskite crystal structure, and Pb (Zr 1-xy , Ti x ) Nb y O 3 (PZTN) (0.0 <x ≦ 0.5, 0.0 <y ≦ 0.2) or the like can be used. The material of the first ferroelectric layer 56 is preferably PZT or PZTN. In this case, the first electrode 54 is more preferably iridium from the viewpoint of device reliability. Further, when PZT or PZTN is used as the first ferroelectric layer 56, it is preferable that the titanium content in the PZT or PZTN is larger than the zirconium content in order to obtain a larger spontaneous polarization amount. For the first ferroelectric layer 56, PZTN in which Ti sites are doped with Nb can be used. An example of the composition ratio (molar ratio) of PZTN constituting the first ferroelectric layer 56 is Pb / Zr / Ti / Nb = 115/15/70/15. Further, in order to keep the sintering temperature low and facilitate crystallization, the PZTN further contains 0.5 mol% or more of Si or Si and Ge, more preferably 0.5 to 10 mol% of Si or Si and Ge can be included.

第２電極５８の材質は、第１電極５４に使用可能な材質として例示した金属もしくはその酸化物を選ぶことができ、さらに、アルミニウム、銀、ニッケルなどを選ぶことができる。また、第２電極５８は、例示した物質の単層膜でもよいし、例示した物質から選ばれる複数の物質を積層した多層膜としてもよい。好ましくは、第２電極５８は、白金、あるいはイリジウム酸化物とイリジウムとの積層膜である。   As the material of the second electrode 58, the metal exemplified as the material usable for the first electrode 54 or its oxide can be selected, and further, aluminum, silver, nickel or the like can be selected. The second electrode 58 may be a single layer film of the exemplified substance, or may be a multilayer film in which a plurality of substances selected from the exemplified substances are stacked. Preferably, the second electrode 58 is platinum or a laminated film of iridium oxide and iridium.

積層バリア層６０は、図２に一例を示すように、少なくともキャパシタ５０を覆うように形成される。図示の場合は、積層バリア層６０は、キャパシタ５０および第１バリア層２３上に全面的に形成されている。積層バリア層６０は、第１絶縁体層６２と、第２強誘電体層６４と、第２絶縁体層６６とをこの順に積層して構成される。積層バリア層６０は、キャパシタ５０を構成する第１強誘電体層５６が、還元性物質と接触しないようにする機能を有する。すなわち、積層バリア層６０は、強誘電体メモリ１００の使用状態やその製造工程において、第１強誘電体層５６が、水素、水などの還元性を有する物質と接触することを避けるために設けられる。   The laminated barrier layer 60 is formed so as to cover at least the capacitor 50 as shown in an example in FIG. In the illustrated case, the multilayer barrier layer 60 is formed over the capacitor 50 and the first barrier layer 23. The laminated barrier layer 60 is configured by laminating a first insulator layer 62, a second ferroelectric layer 64, and a second insulator layer 66 in this order. The multilayer barrier layer 60 has a function of preventing the first ferroelectric layer 56 constituting the capacitor 50 from coming into contact with the reducing substance. That is, the laminated barrier layer 60 is provided in order to prevent the first ferroelectric layer 56 from coming into contact with a reducing substance such as hydrogen or water in the usage state of the ferroelectric memory 100 or the manufacturing process thereof. It is done.

第１絶縁体層６２は、積層バリア層６０の下層を構成する。第１絶縁体層６２は、内層の第２強誘電体層６４を周囲の環境から遮蔽する機能を有する。すなわち第１絶縁体層６２は、第２強誘電体層６４に含まれる、周囲の層間絶縁層の物質と反応を起こしやすい物質、たとえばＰｂなど、が外部へ拡散することを防止し、周囲の層間絶縁層の物質などと反応することを防ぐ機能を有する。このことにより、積層バリア層６０の前記機能は、安定に保たれる。第１絶縁体層６２の材質は、Ｐｂなどの物質と反応を起こしにくい物質であれば特に限定されないが、このような材質としては、好ましくは酸化アルミニウムである。   The first insulator layer 62 constitutes a lower layer of the laminated barrier layer 60. The first insulator layer 62 has a function of shielding the inner second ferroelectric layer 64 from the surrounding environment. That is, the first insulator layer 62 prevents the material contained in the second ferroelectric layer 64 that easily reacts with the material of the surrounding interlayer insulating layer, such as Pb, from diffusing to the outside. It has a function of preventing reaction with the material of the interlayer insulating layer. Thereby, the function of the laminated barrier layer 60 is kept stable. The material of the first insulator layer 62 is not particularly limited as long as it does not easily react with a substance such as Pb, but such a material is preferably aluminum oxide.

第２強誘電体層６４は、積層バリア層６０の内層を構成する。第２強誘電体層６４は、少なくとも２つの機能を有する。第２強誘電体層６４の機能の１つは、水素、水などの還元性物質を透過させないバリア層としての機能であり、もう１つは、水素、水などの還元性物質を自らが還元されることによって吸収する、トラップとしての機能である。   The second ferroelectric layer 64 constitutes an inner layer of the laminated barrier layer 60. The second ferroelectric layer 64 has at least two functions. One of the functions of the second ferroelectric layer 64 is a function as a barrier layer that does not allow the passage of reducing substances such as hydrogen and water, and the other is that the reducing substance such as hydrogen and water reduces itself. It is a function as a trap that absorbs by being absorbed.

第２強誘電体層６４は、複合酸化物を含む。第２強誘電体層６４は、前記機能を有するためには、必ずしも結晶化している必要はなく、非晶質（アモルファス）であってもよい。また、第２強誘電体層６４の複合酸化物は、一部または全部が結晶化していてもよい。この複合酸化物は、ペロブスカイト型の結晶構造を採ることができる。かかる複合酸化物としては、Ｐｂ（Ｚｒ１−ｘ，Ｔｉｘ）Ｏ３（ＰＺＴ）が代表的な材料であり。この基本組成にさらに微量の添加元素を含んでもよい。また、複合酸化物としては、ペロブスカイト型結晶構造を採りうるＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２（ＢＬＴ）、およびＰｂ（Ｚｒ１−ｘ−ｙ，Ｔｉｘ）ＮｂｙＯ３（ＰＺＴＮ）（０．０＜ｘ≦０．５、０．０＜ｙ≦０．２）などの組成物を用いることができる。第２強誘電体層６４の材料の組成としては、ＰＺＴまたはＰＺＴＮが好ましい。また、結晶化する場合には焼結温度を低く抑え、結晶化を容易にするために、該ＰＺＴＮにさらに０．５モル％以上のＳｉもしくは、ＳｉおよびＧｅ、より好ましくは０．５ないし１０モル％のＳｉもしくは、ＳｉおよびＧｅを含むことができる。第２強誘電体層６４の材質は、第１強誘電体層５６の材質と同じであっても異なっていてもよい。 The second ferroelectric layer 64 includes a complex oxide. The second ferroelectric layer 64 does not necessarily have to be crystallized in order to have the above function, and may be amorphous. The composite oxide of the second ferroelectric layer 64 may be partially or entirely crystallized. This composite oxide can take a perovskite crystal structure. As such a composite oxide, Pb (Zr 1-x , Ti x ) O 3 (PZT) is a typical material. This basic composition may further contain a trace amount of additive elements. In addition, examples of the composite oxide include SrBi 2 Ta 2 O 9 (SBT), (Bi, La) 4 Ti 3 O 12 (BLT), and Pb (Zr 1-xy , Ti that can take a perovskite crystal structure. A composition such as x ) Nb y O 3 (PZTN) (0.0 <x ≦ 0.5, 0.0 <y ≦ 0.2) can be used. The material composition of the second ferroelectric layer 64 is preferably PZT or PZTN. In the case of crystallization, in order to keep the sintering temperature low and to facilitate crystallization, 0.5 mol% or more of Si or Si and Ge, more preferably 0.5 to 10%, is added to the PZTN. It can contain mol% Si or Si and Ge. The material of the second ferroelectric layer 64 may be the same as or different from the material of the first ferroelectric layer 56.

第２絶縁体層６６は、積層バリア層６０の上層を構成する。第２絶縁体層６６は、第１絶縁体層６２と同様に、第２強誘電体層６４を周囲の環境から遮蔽する機能を有する。すなわち第２絶縁体層６６は、第２強誘電体層６４に含まれる、周囲の層間絶縁層の物質と反応しやすい元素、たとえばＰｂなど、が外部へ拡散することを防止し、周囲の層間絶縁層の物質などと反応することを防ぐ機能を有する。このことにより、積層バリア層６０の前記機能は、安定に保たれる。第２絶縁体層６６の材質は、Ｐｂなどの物質と反応を起こしにくい物質であれば特に限定されないが、このような材質としては、好ましくは酸化アルミニウムである。   The second insulator layer 66 constitutes the upper layer of the laminated barrier layer 60. Similar to the first insulator layer 62, the second insulator layer 66 has a function of shielding the second ferroelectric layer 64 from the surrounding environment. That is, the second insulator layer 66 prevents the elements contained in the second ferroelectric layer 64 that easily react with the material of the surrounding interlayer insulating layer, such as Pb, from diffusing to the outside. It has a function of preventing reaction with the material of the insulating layer. Thereby, the function of the laminated barrier layer 60 is kept stable. The material of the second insulator layer 66 is not particularly limited as long as it does not easily react with a substance such as Pb, but such a material is preferably aluminum oxide.

第３層間絶縁層２４は、積層バリア層６０の上に設けられ、所定位置に第３コンタクト部３４を有する。第３層間絶縁層２４の上には、第２配線層４４が形成されている。第３コンタクト部３４は、第３層間絶縁層２４、第１バリア層２３、および積層バリア層６０を貫通しており、その下部は第２コンタクト部３２または第２電極５８と接続され、その上部は第２配線層４４と接続されている。第３層間絶縁層２４の材質は、絶縁性を有する物質であれば任意であるが、好ましくは酸化シリコンである。第３コンタクト部３４は、タングステン、モリブデン、タンタルなどの高融点金属から構成することができる。   The third interlayer insulating layer 24 is provided on the laminated barrier layer 60 and has a third contact portion 34 at a predetermined position. A second wiring layer 44 is formed on the third interlayer insulating layer 24. The third contact portion 34 penetrates the third interlayer insulating layer 24, the first barrier layer 23, and the laminated barrier layer 60, and the lower portion thereof is connected to the second contact portion 32 or the second electrode 58, and the upper portion thereof. Is connected to the second wiring layer 44. The material of the third interlayer insulating layer 24 may be any material as long as it has an insulating property, but is preferably silicon oxide. The third contact portion 34 can be made of a refractory metal such as tungsten, molybdenum, or tantalum.

第２配線層４４は、下部電極バリア層４１、導電層４２、および上部電極バリア層４３を有する。導電層４２の材質としては、アルミニウム、銅、イリジウム、ルテニウム、白金などを用いることができる。後述するキャパシタ５０のプロセス温度が高い場合には、銅、イリジウム、ルテニウム、白金などを用いることが好ましい。下部電極バリア層４１および上部電極バリア層４３の材質は、前述の第２バリア層５２と同様の物質とすることができる。   The second wiring layer 44 includes a lower electrode barrier layer 41, a conductive layer 42, and an upper electrode barrier layer 43. As the material of the conductive layer 42, aluminum, copper, iridium, ruthenium, platinum, or the like can be used. When the process temperature of the capacitor 50 described later is high, it is preferable to use copper, iridium, ruthenium, platinum or the like. The material of the lower electrode barrier layer 41 and the upper electrode barrier layer 43 can be the same material as the second barrier layer 52 described above.

第４層間絶縁層２６は、第３層間絶縁層２４の上に設けられる。第２配線層４４は第４層間絶縁層２６によって覆われている。第４層間絶縁層２６は、所定位置に第４コンタクト部３６を有する。第４コンタクト部３６は、第４層間絶縁層２６を貫通しており、その下部は第２配線層４４と接続され、その上部は第３配線層４８と接続されている。第４層間絶縁層２６の材質は、絶縁性を有する物質であれば任意であるが、好ましくは酸化シリコンである。第４コンタクト部３６は、タングステン、モリブデン、タンタルなどの高融点金属から構成することができる。第４層間絶縁層２６の上には、第３配線層４８が形成されている。   The fourth interlayer insulating layer 26 is provided on the third interlayer insulating layer 24. The second wiring layer 44 is covered with the fourth interlayer insulating layer 26. The fourth interlayer insulating layer 26 has a fourth contact portion 36 at a predetermined position. The fourth contact portion 36 penetrates the fourth interlayer insulating layer 26, the lower part thereof is connected to the second wiring layer 44, and the upper part thereof is connected to the third wiring layer 48. The material of the fourth interlayer insulating layer 26 is arbitrary as long as it is an insulating material, but is preferably silicon oxide. The fourth contact portion 36 can be made of a refractory metal such as tungsten, molybdenum, or tantalum. A third wiring layer 48 is formed on the fourth interlayer insulating layer 26.

第３配線４８は、下部電極バリア層４５、導電層４６、および上部電極バリア層４７を有する。導電層４６の材質としては、アルミニウム、銅、イリジウム、ルテニウム、白金などを用いることができる。後述するキャパシタ５０のプロセス温度が高い場合には、銅、イリジウム、ルテニウム、白金などを用いることが好ましい。下部電極バリア層４５および上部電極バリア層４７の材質は、前述の第２バリア層５２と同様の物質とすることができる。   The third wiring 48 has a lower electrode barrier layer 45, a conductive layer 46, and an upper electrode barrier layer 47. As the material of the conductive layer 46, aluminum, copper, iridium, ruthenium, platinum, or the like can be used. When the process temperature of the capacitor 50 described later is high, it is preferable to use copper, iridium, ruthenium, platinum or the like. The material of the lower electrode barrier layer 45 and the upper electrode barrier layer 47 can be the same material as the second barrier layer 52 described above.

パッシベーション層２８は、第４層間絶縁層２６の上に設けられる。第３配線層４８は、パッシベーション層２８によって覆われている。パッシベーション層２８の材質は、絶縁性を有する物質であれば任意であるが、好ましくは酸化シリコンである。   The passivation layer 28 is provided on the fourth interlayer insulating layer 26. The third wiring layer 48 is covered with the passivation layer 28. The material of the passivation layer 28 is arbitrary as long as it is an insulating material, but is preferably silicon oxide.

以上に述べた強誘電体メモリ１００の構造は一例であり、配線層の層数、コンタクト部の結節形態などは、適宜、選択および変形することができる。   The structure of the ferroelectric memory 100 described above is merely an example, and the number of wiring layers, the form of nodal contact, and the like can be selected and modified as appropriate.

１．２．作用効果
本実施形態の強誘電体メモリ１００は、キャパシタ５０が、積層バリア層６０によって被覆されるため、使用環境下および製造工程中における特性の劣化が抑制される。 1.2. Operational Effect In the ferroelectric memory 100 of the present embodiment, since the capacitor 50 is covered with the multilayer barrier layer 60, deterioration of characteristics in the use environment and during the manufacturing process is suppressed.

本実施形態の強誘電体メモリ１００は、その劣化の中心となるキャパシタ５０の第１強誘電体層５６が、積層バリア層６０によって被覆されている。そして、この積層バリア層６０は、第１絶縁体層６２と、第２強誘電体層６４と、第２絶縁体層６６とを積層して構成されるために、水素、水などの還元性物質をバリアまたはトラップする作用効果が極めて高いものである。したがって第１強誘電体層５６は、外部からの還元性物質との接触を避けることができる。このような機構により、強誘電体メモリ１００は、使用環境下および製造工程中における特性の劣化が抑制される。   In the ferroelectric memory 100 of the present embodiment, the first ferroelectric layer 56 of the capacitor 50 that is the center of the deterioration is covered with the multilayer barrier layer 60. The laminated barrier layer 60 is formed by laminating the first insulator layer 62, the second ferroelectric layer 64, and the second insulator layer 66, so that reducing properties such as hydrogen and water are reduced. The effect of barrier or trapping substances is extremely high. Therefore, the first ferroelectric layer 56 can avoid contact with the reducing substance from the outside. With such a mechanism, the ferroelectric memory 100 is prevented from being deteriorated in characteristics in the use environment and during the manufacturing process.

さらに、積層バリア層６０は、外層の第１絶縁体層６２および第２絶縁体層６６によって、内層の第２強誘電体層６４が挟まれて構成されている。そのため、第２強誘電体層６４に含まれる、物質が外部へ拡散すること、および周囲の物質と反応することが防がれる。このことにより、積層バリア層６０は、水素、水などの還元性物質をバリアまたはトラップする効果を安定的に発揮することができる。このような理由から、本実施形態の強誘電体メモリ１００は、使用環境下および製造工程中における特性の劣化がさらに抑制されたものである。   Further, the laminated barrier layer 60 is configured by sandwiching an inner second ferroelectric layer 64 by an outer first insulating layer 62 and a second insulating layer 66. This prevents the substance contained in the second ferroelectric layer 64 from diffusing to the outside and reacting with the surrounding substance. Thereby, the laminated barrier layer 60 can stably exhibit the effect of barriering or trapping reducing substances such as hydrogen and water. For this reason, the ferroelectric memory 100 of this embodiment is one in which the deterioration of characteristics in the use environment and during the manufacturing process is further suppressed.

１．３．強誘電体メモリの製造方法
本実施形態の強誘電体メモリ１００の製造方法は、以下の工程を含む。 1.3. Method for Manufacturing Ferroelectric Memory The method for manufacturing the ferroelectric memory 100 of the present embodiment includes the following steps.

（１）図１に示すように、まず、半導体基板１０に、公知の方法により、素子分離領域１２、およびＭＯＳトランジスタ１４等を形成する。ついで、第１層間絶縁層２０を公知の方法によって形成する。ついで、第１コンタクト部３０を公知の方法によって形成する。第１コンタクト部３０は、たとえば、層間絶縁層２０にドライエッチングによって開口部（コンタクトホール）を形成したのち、該開口部にＣＶＤ法や、スパッタ法によって導電体を埋め込む。その後機械的化学的研磨などによって、第１層間絶縁層２０の上面を平坦化する。さらに、第１層間絶縁層２０の上に、公知の方法によって、第１配線層４０を形成する。第１配線層４０は、スパッタ法などにより金属を成膜したあと、公知のリソグラフィーおよびエッチングによってパターニングすることができる。ついで、第２層間絶縁層２２および第２コンタクト部３２を形成する。これらは、前記第１層間絶縁層２０および第１コンタクト部３０と同様の方法によって形成できる。   (1) As shown in FIG. 1, first, an element isolation region 12, a MOS transistor 14 and the like are formed on a semiconductor substrate 10 by a known method. Next, the first interlayer insulating layer 20 is formed by a known method. Next, the first contact portion 30 is formed by a known method. For example, after forming an opening (contact hole) in the interlayer insulating layer 20 by dry etching, the first contact portion 30 is filled with a conductor by CVD or sputtering. Thereafter, the upper surface of the first interlayer insulating layer 20 is planarized by mechanical chemical polishing or the like. Further, the first wiring layer 40 is formed on the first interlayer insulating layer 20 by a known method. The first wiring layer 40 can be patterned by known lithography and etching after a metal film is formed by sputtering or the like. Next, the second interlayer insulating layer 22 and the second contact portion 32 are formed. These can be formed by the same method as the first interlayer insulating layer 20 and the first contact part 30.

（２）第２層間絶縁層２２の上に第１バリア層２３を形成する。第１バリア層２３の形成方法としては、公知のＣｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）法、スパッタ法などを用いることができる。ついで、キャパシタ５０を構成する、第２バリア層５２となる層、第１電極５４となる層、第１強誘電体層５６となる複合酸化物層、および第２電極５８となる層の積層体を形成する。これらいずれの層も、公知の方法で形成される。たとえば前記の層のうち導電性を有する層は、ＣＶＤ法、スパッタ法などを用いることができ、複合酸化物層は、公知のゾルゲル法、ＣＶＤ法を用いて形成できる。ついで、公知のリソグラフィーおよびドライエッチングを用いて、上記積層体をパターニングしてキャパシタ５０を形成し、さらに酸素雰囲気中でラピッドサーマルアニールなどの公知の方法を用いて焼成し複合酸化物の結晶化を行い第１強誘電体層５６を形成する。   (2) The first barrier layer 23 is formed on the second interlayer insulating layer 22. As a method for forming the first barrier layer 23, a known Chemical Vapor Deposition (CVD) method, a sputtering method, or the like can be used. Next, a layered structure of the capacitor 50, which is a layer that becomes the second barrier layer 52, a layer that becomes the first electrode 54, a complex oxide layer that becomes the first ferroelectric layer 56, and a layer that becomes the second electrode 58. Form. Any of these layers is formed by a known method. For example, the conductive layer among the above layers can be formed by a CVD method, a sputtering method, or the like, and the composite oxide layer can be formed by a known sol-gel method or a CVD method. Next, the stacked body is patterned using known lithography and dry etching to form the capacitor 50, and further fired in a oxygen atmosphere using a known method such as rapid thermal annealing to crystallize the composite oxide. A first ferroelectric layer 56 is formed.

（３）つぎにキャパシタ５０を覆うように、積層バリア層６０を形成する。すなわち、第１絶縁体層６２をキャパシタ５０を覆うように形成し、ついで、その上に第２強誘電体層６４を形成し、さらにその上に第２絶縁体層６６を形成する。このときの成膜方法は、公知の方法を利用できるが、ステップカバレッジのよい成膜方法が望ましい。たとえば、第１絶縁体層６２および第２絶縁体層６６は、ＡＬ（Ａｔｏｍｉｃ Ｌａｙｅｒ）ＣＶＤ法を用いて形成することができる。また、第２強誘電体層６４は、ＭＯ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ）ＣＶＤ法を用いて形成することができる。   (3) Next, the multilayer barrier layer 60 is formed so as to cover the capacitor 50. That is, the first insulator layer 62 is formed so as to cover the capacitor 50, then the second ferroelectric layer 64 is formed thereon, and the second insulator layer 66 is further formed thereon. As a film forming method at this time, a known method can be used, but a film forming method with good step coverage is desirable. For example, the first insulator layer 62 and the second insulator layer 66 can be formed using an AL (Atomic Layer) CVD method. Further, the second ferroelectric layer 64 can be formed by using MO (Metal Organic) CVD method.

（４）積層バリア層６０の上に、第３層間絶縁層２４を形成し、第３コンタクト部３４を形成する。これらは前述の層間絶縁層およびコンタクト部の製造方法と同様である。   (4) The third interlayer insulating layer 24 is formed on the laminated barrier layer 60, and the third contact portion 34 is formed. These are the same as the method for manufacturing the interlayer insulating layer and the contact portion described above.

（５）第３層間絶縁層２４の上に、第２配線層４４を形成する。第２配線層４４を構成する導電性の下部電極バリア層４１、導電層４２および上部電極バリア層４３は、これらを形成するための層をスパッタなどの公知の方法によって順次形成したあと、公知のリソグラフィーおよびエッチングによってパターニングして形成することができる。ついで、第４層間絶縁層２６、および第４コンタクト部３６を形成する。第４層間絶縁層２６、および第４コンタクト部３６は、前述の層間絶縁層およびコンタクト部の製造方法と同様に形成される。   (5) A second wiring layer 44 is formed on the third interlayer insulating layer 24. The conductive lower electrode barrier layer 41, the conductive layer 42, and the upper electrode barrier layer 43 constituting the second wiring layer 44 are formed by sequentially forming layers for forming them by a known method such as sputtering. It can be formed by patterning by lithography and etching. Next, the fourth interlayer insulating layer 26 and the fourth contact portion 36 are formed. The fourth interlayer insulating layer 26 and the fourth contact portion 36 are formed in the same manner as the above-described method for manufacturing the interlayer insulating layer and the contact portion.

（６）第４層間絶縁層２６の上に、第３配線層４８が形成される。第３配線層４８は、下部電極バリア層４５、導電層４６、および上部電極バリア層４７から構成される。第３配線層４８は、前述の第２配線層４４の形成方法と同様の方法で形成される。第４層間絶縁層２６の上に、パッシベーション層２８が形成される。パッシベーション層２８の形成方法は、前述の層間絶縁層の形成方法と同様である。   (6) A third wiring layer 48 is formed on the fourth interlayer insulating layer 26. The third wiring layer 48 includes a lower electrode barrier layer 45, a conductive layer 46, and an upper electrode barrier layer 47. The third wiring layer 48 is formed by a method similar to the method for forming the second wiring layer 44 described above. A passivation layer 28 is formed on the fourth interlayer insulating layer 26. The method for forming the passivation layer 28 is the same as the method for forming the interlayer insulating layer described above.

２．第２の実施形態
２．１．強誘電体メモリ２００
本実施形態の強誘電体メモリ２００は、第１の実施形態の強誘電体メモリ１００と積層バリア層６０の位置と形状が異なる以外は、第１の実施形態の強誘電体メモリ１００と同様である。以下では、第１の実施形態における強誘電体メモリ１００の部材と実質的に同一の部材については同一の符号を付し、その詳細な説明を省略する。 2. Second Embodiment 2.1. Ferroelectric memory 200
The ferroelectric memory 200 of this embodiment is the same as the ferroelectric memory 100 of the first embodiment, except that the position and shape of the ferroelectric memory 100 of the first embodiment and the laminated barrier layer 60 are different. is there. In the following, substantially the same members as those of the ferroelectric memory 100 in the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.

図３は、本実施形態の強誘電体メモリ２００の断面を模式的に示したものである。   FIG. 3 schematically shows a cross section of the ferroelectric memory 200 of the present embodiment.

本実施形態にかかる強誘電体メモリ２００は、半導体基板１０と、半導体基板１０の上方に設けられ、第１電極５４と第１電極５４の上に設けられた第１強誘電体層５６と第１強誘電体層５６の上に設けられた第２電極５８とを含むキャパシタ５０と、第１絶縁体層６２と第１絶縁体層６２の上に設けられた第２強誘電体層６４と第２強誘電体層６４の上に設けられた第２絶縁体層６６とを有する積層バリア層６０と、を含む。そして、積層バリア層６０は、キャパシタ５０の上の第３層間絶縁層２４内部に平坦な形状で設けらる。以下は、第１の実施形態と異なる点について述べる。   A ferroelectric memory 200 according to the present embodiment is provided with a semiconductor substrate 10, a first ferroelectric layer 56 provided on the semiconductor substrate 10, a first ferroelectric layer 56 provided on the first electrode 54, and a first electrode. A capacitor 50 including a second electrode 58 provided on the first ferroelectric layer 56, a second ferroelectric layer 64 provided on the first insulator layer 62 and the first insulator layer 62; And a laminated barrier layer 60 having a second insulator layer 66 provided on the second ferroelectric layer 64. The multilayer barrier layer 60 is provided in a flat shape inside the third interlayer insulating layer 24 on the capacitor 50. The following points are different from the first embodiment.

本実施形態では積層バリア層６０は、図３に一例として示すように第３層間絶縁層２４の内部に形成される。積層バリア層６０の構成は、第１の実施形態と同様である。本実施形態の変形としては、積層バリア層６０が絶縁性を有するため、第３層間絶縁層２４と、第４層間絶縁層２６の間にも設けることもできる。   In the present embodiment, the laminated barrier layer 60 is formed inside the third interlayer insulating layer 24 as shown as an example in FIG. The configuration of the laminated barrier layer 60 is the same as that of the first embodiment. As a modification of the present embodiment, since the laminated barrier layer 60 has an insulating property, it can also be provided between the third interlayer insulating layer 24 and the fourth interlayer insulating layer 26.

２．２．作用効果
本実施形態の強誘電体メモリ２００は、積層バリア層６０が、キャパシタ５０の上の第３層間絶縁層２４内部に平坦な形状で設けられるため、使用環境下および製造工程中における特性の劣化が抑制される。 2.2. Operational effect In the ferroelectric memory 200 of the present embodiment, the multilayer barrier layer 60 is provided in a flat shape inside the third interlayer insulating layer 24 on the capacitor 50. Deterioration is suppressed.

本実施形態の強誘電体メモリ２００は、その劣化の中心となるキャパシタ５０（特に第１強誘電体層５６）が、キャパシタ５０の上の第３層間絶縁層２４内部に平坦な形状で設けられた積層バリア層６０によって保護される。そして、この積層バリア層６０は、第１絶縁体層６２と、第２強誘電体層６４と、第２絶縁体層６６とを積層して構成されるために、水素、水などの還元性物質をバリアまたはトラップする作用効果が極めて高いものである。したがってキャパシタ５０（特に第１強誘電体層５６）は、外部からの還元性物質との接触を避けることができる。このような機構により、強誘電体メモリ２００は、使用環境下および製造工程中における特性の劣化が抑制される。   In the ferroelectric memory 200 of the present embodiment, the capacitor 50 (particularly the first ferroelectric layer 56), which is the center of the deterioration, is provided in a flat shape inside the third interlayer insulating layer 24 above the capacitor 50. The laminated barrier layer 60 is protected. The laminated barrier layer 60 is formed by laminating the first insulator layer 62, the second ferroelectric layer 64, and the second insulator layer 66, so that reducing properties such as hydrogen and water are reduced. The effect of barrier or trapping substances is extremely high. Therefore, the capacitor 50 (particularly the first ferroelectric layer 56) can avoid contact with a reducing substance from the outside. With such a mechanism, the ferroelectric memory 200 is suppressed from deterioration of characteristics in the use environment and during the manufacturing process.

さらに、積層バリア層６０は、外層の第１絶縁体層６２および第２絶縁体層６６によって、内層の第２強誘電体層６４が挟まれて構成されている。そのため、第２強誘電体層６４に含まれる、物質が外部へ拡散すること、および周囲の物質と反応することが防がれる。このことにより、積層バリア層６０は、水素、水などの還元性物質をバリアまたはトラップする効果を安定的に発揮することができる。このような理由から、本実施形態の強誘電体メモリ２００は、使用環境下および製造工程中における特性の劣化がさらに抑制されたものである。   Further, the laminated barrier layer 60 is configured by sandwiching an inner second ferroelectric layer 64 by an outer first insulating layer 62 and a second insulating layer 66. This prevents the substance contained in the second ferroelectric layer 64 from diffusing to the outside and reacting with the surrounding substance. Thereby, the laminated barrier layer 60 can stably exhibit the effect of barriering or trapping reducing substances such as hydrogen and water. For this reason, the ferroelectric memory 200 of this embodiment is one in which the deterioration of characteristics in the use environment and during the manufacturing process is further suppressed.

２．３．強誘電体メモリ２００の製造方法
以下では、第１の実施形態における強誘電体メモリ１００の製造方法と実質的に同一の製造方法については、その詳細な説明を省略する。 2.3. Method for Manufacturing Ferroelectric Memory 200 Hereinafter, detailed description of the manufacturing method substantially the same as the method for manufacturing the ferroelectric memory 100 in the first embodiment will be omitted.

本実施形態にかかる積層バリア層６０は、平坦であるため、その製造方法において、第１の実施形態で述べた方法に加えて、さらに以下の態様を採ることができる。たとえば、第３層間絶縁層２４および第３コンタクト部３４を化学的機械的研磨により平坦化したのち、その上にＡＬＣＶＤ法などの気相法により、第１絶縁体層６２を成膜し、ゾルゲル法などの溶液法により第２強誘電体層６４を形成し、その上にＡＬＣＶＤ法などの気相法により第２絶縁体層６６を形成する方法を用いることができる。すなわち、第２強誘電体層６４を形成するために、平坦膜の形成に有利なゾルゲル法などの溶液法を用いることもできる。そして、更に第３層間絶縁層２４を形成し、第３コンタクト部３４を形成することが可能であり、引き続き第１の実施形態で述べた工程を行うことが可能である。あるいは、積層バリア層６０の上に、第１の実施形態で述べた、第２配線層４４を直接形成して、後の工程を継続することも可能である。   Since the laminated barrier layer 60 according to the present embodiment is flat, in addition to the method described in the first embodiment, the following aspect can be further employed in the manufacturing method thereof. For example, after the third interlayer insulating layer 24 and the third contact portion 34 are planarized by chemical mechanical polishing, the first insulator layer 62 is formed thereon by a vapor phase method such as the ALCVD method. It is possible to use a method in which the second ferroelectric layer 64 is formed by a solution method such as a method, and the second insulator layer 66 is formed thereon by a vapor phase method such as an ALCVD method. That is, in order to form the second ferroelectric layer 64, a solution method such as a sol-gel method that is advantageous for forming a flat film can be used. Further, the third interlayer insulating layer 24 can be further formed, and the third contact portion 34 can be formed. Subsequently, the steps described in the first embodiment can be performed. Alternatively, it is possible to directly form the second wiring layer 44 described in the first embodiment on the laminated barrier layer 60 and continue the subsequent steps.

２．４．変形例
本実施形態にかかる強誘電体メモリは、種々の変形が可能である。すなわち、積層バリア層６０の位置は、次のように配置することができる。以下では、第１の実施形態における強誘電体メモリ１００の部材と実質的に同一の部材については同一の符号を付し、その詳細な説明を省略する。 2.4. Modifications The ferroelectric memory according to the present embodiment can be variously modified. That is, the position of the laminated barrier layer 60 can be arranged as follows. In the following, substantially the same members as those of the ferroelectric memory 100 in the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.

図４は、本実施形態にかかる強誘電体メモリ３００の断面を模式的に示したものである。強誘電体メモリ３００は、積層バリア層６０が、キャパシタ５０を覆って、パターニングされて設けられており、かつ、さらに第４層間絶縁層２６の中にも平坦層として設けられている。すなわち、強誘電体メモリ３００は、第１の実施形態と本実施形態を組み合わせた一例を示している。   FIG. 4 schematically shows a cross section of the ferroelectric memory 300 according to the present embodiment. In the ferroelectric memory 300, the multilayer barrier layer 60 is provided by being patterned so as to cover the capacitor 50, and is further provided as a flat layer in the fourth interlayer insulating layer 26. That is, the ferroelectric memory 300 shows an example in which the first embodiment is combined with the present embodiment.

図５は、本実施形態にかかる強誘電体メモリ４００の断面を模式的に示したものである。強誘電体メモリ４００は、積層バリア層６０が、第３層間絶縁層２４の中に平坦層として設けられ、かつ、さらに第２層間絶縁層２２の中にも平坦層として設けられている。すなわち、強誘電体メモリ４００は、本実施形態の態様を組み合わせた一例を示している。   FIG. 5 schematically shows a cross section of the ferroelectric memory 400 according to the present embodiment. In the ferroelectric memory 400, the laminated barrier layer 60 is provided as a flat layer in the third interlayer insulating layer 24, and further provided as a flat layer in the second interlayer insulating layer 22. That is, the ferroelectric memory 400 shows an example in which aspects of the present embodiment are combined.

このような図示により例示した強誘電体メモリ３００および強誘電体メモリ４００もまた、積層バリア層６０によって、キャパシタ５０が構造的に遮蔽されているため、使用環境下および製造工程中における特性の劣化が抑制される。   In the ferroelectric memory 300 and the ferroelectric memory 400 illustrated by way of illustration as well, since the capacitor 50 is structurally shielded by the multilayer barrier layer 60, the characteristics are deteriorated in the use environment and during the manufacturing process. Is suppressed.

例示した強誘電体メモリ３００および強誘電体メモリ４００は、その劣化の中心となるキャパシタ５０（特に第１強誘電体層５６）が、積層バリア層６０によって保護される。そして、この積層バリア層６０は、第１絶縁体層６２と、第２強誘電体層６４と、第２絶縁体層６６とを積層して構成されるために、水素、水などの還元性物質をバリアまたはトラップする作用効果が極めて高いものである。したがってキャパシタ５０（特に第１強誘電体層５６）は、外部からの還元性物質との接触を避けることができる。このような機構により、例示した強誘電体メモリ３００および強誘電体メモリ４００は、使用環境下および製造工程中における特性の劣化が抑制される。   In the illustrated ferroelectric memory 300 and ferroelectric memory 400, the capacitor 50 (particularly the first ferroelectric layer 56) that is the center of the deterioration is protected by the laminated barrier layer 60. The laminated barrier layer 60 is formed by laminating the first insulator layer 62, the second ferroelectric layer 64, and the second insulator layer 66, so that reducing properties such as hydrogen and water are reduced. The effect of barrier or trapping substances is extremely high. Therefore, the capacitor 50 (particularly the first ferroelectric layer 56) can avoid contact with a reducing substance from the outside. By such a mechanism, the illustrated ferroelectric memory 300 and the ferroelectric memory 400 are prevented from being deteriorated in characteristics in the use environment and during the manufacturing process.

さらに、積層バリア層６０は、外層の第１絶縁体層６２および第２絶縁体層６６によって、内層の第２強誘電体層６４が挟まれて構成されている。そのため、第２強誘電体層６４に含まれる、物質が外部へ拡散すること、および周囲の物質と反応することが防がれる。このことにより、積層バリア層６０は、水素、水などの還元性物質をバリアまたはトラップする効果を安定的に発揮することができる。このような理由から、本実施形態の例示した強誘電体メモリ３００および強誘電体メモリ４００は、使用環境下および製造工程中における特性の劣化がさらに抑制されたものである。   Further, the laminated barrier layer 60 is configured by sandwiching an inner second ferroelectric layer 64 by an outer first insulating layer 62 and a second insulating layer 66. This prevents the substance contained in the second ferroelectric layer 64 from diffusing to the outside and reacting with the surrounding substance. Thereby, the laminated barrier layer 60 can stably exhibit the effect of barriering or trapping reducing substances such as hydrogen and water. For this reason, the ferroelectric memory 300 and the ferroelectric memory 400 exemplified in the present embodiment are those in which deterioration of characteristics in the use environment and during the manufacturing process is further suppressed.

本発明は、上述した実施形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施形態で説明した構成と実質的に同一の構成（たとえば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。   The present invention is not limited to the above-described embodiments, and various modifications can be made. For example, the present invention includes configurations that are substantially the same as the configurations described in the embodiments (for example, configurations that have the same functions, methods, and results, or configurations that have the same purposes and effects). In addition, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. In addition, the present invention includes a configuration that achieves the same effect as the configuration described in the embodiment or a configuration that can achieve the same object. In addition, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment.

第１の実施形態にかかる強誘電体メモリ１００を模式的に示す断面図。1 is a cross-sectional view schematically showing a ferroelectric memory 100 according to a first embodiment. 第１の実施形態にかかる強誘電体メモリ１００の一部をキャパシタ５０を中心に拡大して模式的に示した断面図。FIG. 3 is a cross-sectional view schematically showing an enlarged part of the ferroelectric memory 100 according to the first embodiment with a capacitor 50 as a center. 第２の実施形態にかかる強誘電体メモリ２００を模式的に示す断面図。Sectional drawing which shows typically the ferroelectric memory 200 concerning 2nd Embodiment. 第２の実施形態にかかる強誘電体メモリ３００を模式的に示す断面図。Sectional drawing which shows typically the ferroelectric memory 300 concerning 2nd Embodiment. 第２の実施形態にかかる強誘電体メモリ４００を模式的に示す断面図。Sectional drawing which shows typically the ferroelectric memory 400 concerning 2nd Embodiment.

符号の説明Explanation of symbols

１０ 半導体基板、１２ 素子分離領域、１４ ＭＯＳトランジスタ、２０ 第１層間絶縁層、２２ 第２層間絶縁層、２３ 第１バリア層、２４ 第３層間絶縁層、２６ 第４層間絶縁層、２８ パッシベーション層、３０ 第１コンタクト部、３２ 第２コンタクト部、３４ 第３コンタクト部、３６ 第４コンタクト部、４０ 第１配線層、４１ 下部電極バリア層、４２ 導電層、４３ 上部電極バリア層、４４ 第２配線層、４５ 下部電極バリア層、４６ 導電層、４７ 上部電極バリア層、４８ 第３配線層、５０ キャパシタ、５２ 第２バリア層、５４ 第１電極、５６ 第１強誘電体層、５８ 第２電極、６０ 積層バリア層、６２ 第１絶縁体層、６４ 第２強誘電体層、６６ 第２絶縁体層、１００ 強誘電体メモリ、２００ 強誘電体メモリ、３００ 強誘電体メモリ、４００ 強誘電体メモリ   DESCRIPTION OF SYMBOLS 10 Semiconductor substrate, 12 Element isolation region, 14 MOS transistor, 20 1st interlayer insulation layer, 22 2nd interlayer insulation layer, 23 1st barrier layer, 24 3rd interlayer insulation layer, 26 4th interlayer insulation layer, 28 Passivation layer 30 First contact portion, 32 Second contact portion, 34 Third contact portion, 36 Fourth contact portion, 40 First wiring layer, 41 Lower electrode barrier layer, 42 Conductive layer, 43 Upper electrode barrier layer, 44 Second Wiring layer, 45 Lower electrode barrier layer, 46 Conductive layer, 47 Upper electrode barrier layer, 48 Third wiring layer, 50 Capacitor, 52 Second barrier layer, 54 First electrode, 56 First ferroelectric layer, 58 Second Electrode, 60 Multilayer barrier layer, 62 First insulator layer, 64 Second ferroelectric layer, 66 Second insulator layer, 100 Ferroelectric memory, 200 Ferroelectric memory Li, 300 ferroelectric memory, 400 ferroelectric memory

Claims (8)

半導体基板と、
前記半導体基板にソース及びドレインが設けられたトランジスタと、
前記トランジスタに電気的に接続された第１電極と、前記第１電極の上に設けられた第１強誘電体層と、前記第１強誘電体層の上に設けられた第２電極と、を含むキャパシタと、
前記キャパシタを覆うように設けられ、かつ、第１絶縁体層と、前記第１絶縁体層の上に設けられた第２強誘電体層と、前記第２強誘電体層の上に設けられた第２絶縁体層と、を含み、還元性物質をバリアまたはトラップする積層バリア層と、
を含み、
前記第１絶縁体層および前記第２絶縁体層は、酸化アルミニウムである、強誘電体メモリ。 A semiconductor substrate;
A transistor having a source and a drain provided on the semiconductor substrate;
A first electrode electrically connected to the transistor; a first ferroelectric layer provided on the first electrode; a second electrode provided on the first ferroelectric layer; A capacitor including:
Provided to cover the capacitor, and provided on the first insulator layer, the second ferroelectric layer provided on the first insulator layer, and the second ferroelectric layer. A second barrier layer, and a laminated barrier layer that barriers or traps the reducing substance;
Only including,
The ferroelectric memory , wherein the first insulator layer and the second insulator layer are aluminum oxide . 半導体基板と、
前記半導体基板にソース及びドレインが設けられたトランジスタと、
前記半導体基板の上方に設けられた複数の配線層と、
前記配線層の各々を覆う複数の層間絶縁層と、
前記トランジスタに電気的に接続された第１電極と、前記第１電極の上に設けられた第１強誘電体層と、前記第１強誘電体層の上に設けられた第２電極と、を含むキャパシタと、
第１絶縁体層と、前記第１絶縁体層の上に設けられた第２強誘電体層と、前記第２強誘電体層の上に設けられた第２絶縁体層と、を含み、還元性物質をバリアまたはトラップする積層バリア層と、
を含み、
前記積層バリア層は、前記層間絶縁層の少なくとも１つに設けられ、
前記第１絶縁体層および前記第２絶縁体層は、酸化アルミニウムである、強誘電体メモリ。 A semiconductor substrate;
A transistor having a source and a drain provided on the semiconductor substrate;
A plurality of wiring layers provided above the semiconductor substrate;
A plurality of interlayer insulating layers covering each of the wiring layers;
A first electrode electrically connected to the transistor; a first ferroelectric layer provided on the first electrode; a second electrode provided on the first ferroelectric layer; A capacitor including:
A first insulator layer, a second ferroelectric layer provided on the first insulator layer, and a second insulator layer provided on the second ferroelectric layer, A laminated barrier layer that barriers or traps reducing substances; and
Including
The laminated barrier layer is provided on at least one of the interlayer insulating layers;
The ferroelectric memory , wherein the first insulator layer and the second insulator layer are aluminum oxide . 請求項２において、
さらに、前記キャパシタを覆うように設けられ、かつ、第１絶縁体層と、前記第１絶縁体層の上に設けられた第２強誘電体層と、前記第２強誘電体層の上に設けられた第２絶縁体層と、を含み、還元性物質をバリアまたはトラップする他の積層バリア層を有する、強誘電体メモリ。 In claim 2,
And a first insulator layer, a second ferroelectric layer provided on the first insulator layer, and on the second ferroelectric layer so as to cover the capacitor. A ferroelectric memory comprising: a second insulator layer provided; and having another stacked barrier layer that barriers or traps the reducing substance. 請求項１ないし請求項３のいずれかにおいて、
前記第２強誘電体層は、ペロブスカイト型の結晶構造を有する複合酸化物、または前記複合酸化物と同構成元素の非晶質複合酸化物を含む、強誘電体メモリ。 In any one of Claims 1 thru | or 3,
The ferroelectric memory, wherein the second ferroelectric layer includes a complex oxide having a perovskite crystal structure, or an amorphous complex oxide of the same constituent element as the complex oxide. 請求項４において、
前記複合酸化物または前記非晶質複合酸化物は、その構成元素が、ＡＢＯ（Ａは、Ｐｂ、またはＰｂの一部をＢｉ、Ｌａ、Ｓｒ、Ｃａ、Ｂａ、ＳｉおよびＧｅから選ばれる少なくとも１種で置き換えたものである。Ｂは、ＺｒおよびＴｉ、または、Ｚｒ、ＴｉおよびＮｂである。Ｏは、酸素である。）である、強誘電体メモリ。 In claim 4 ,
In the composite oxide or the amorphous composite oxide, the constituent element is ABO (A is Pb, or a part of Pb is selected from Bi, La, Sr, Ca, Ba, Si and Ge) A ferroelectric memory, wherein B is Zr and Ti or Zr, Ti and Nb, O is oxygen. 請求項１において、
前記積層バリア層の上に設けられた絶縁層をさらに含む、強誘電体メモリ。 In claim 1,
A ferroelectric memory further comprising an insulating layer provided on the stacked barrier layer. 請求項６において、
前記絶縁層は、酸化シリコンである、強誘電体メモリ。 In claim 6 ,
The ferroelectric memory, wherein the insulating layer is silicon oxide. 請求項１ないし請求項７のいずれかにおいて、
前記第２強誘電体層は、Ｐｂを含む、強誘電体メモリ。 In any one of Claims 1 thru | or 7 ,
The ferroelectric memory, wherein the second ferroelectric layer includes Pb.
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