JP5049400B2 - On-glass single-chip LCD - Google Patents
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Description
本発明は液晶表示装置に関するものであり、より詳細には、不良率を減少させ、さらに全体サイズまで減少させることができるオンガラスシングルチップを有する液晶表示装置液晶に関するものである。 The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device liquid crystal having an on-glass single chip that can reduce the defect rate and further reduce the overall size.
最近、情報処理機器は多様な形態、多様な機能、より高速の情報処理速度を有するように急速に発展している。このような情報処理装置で処理される情報は電気信号の形態を有する。使用者が情報処理装置で処理された情報を目で確認するためにはインターフェース機能を有するディスプレー装置を必要とする。 Recently, information processing devices have been rapidly developed to have various forms, various functions, and higher information processing speed. Information processed by such an information processing apparatus has a form of an electric signal. In order for the user to visually confirm the information processed by the information processing device, a display device having an interface function is required.
最近、情報処理機器は多様な形態、多様な機能、より高速の情報処理速度を有するように急速に発展している。このような情報処理装置で処理される情報は電気信号の形態を有する。使用者が情報処理装置で処理された情報を目で確認するためにはインターフェース機能を有するディスプレー装置を必要とする。 Recently, information processing devices have been rapidly developed to have various forms, various functions, and higher information processing speed. Information processed by such an information processing apparatus has a form of an electric signal. In order for the user to visually confirm the information processed by the information processing device, a display device having an interface function is required.
最近、ＣＲＴ方式のディスプレー装置に比べて、軽量、小形でありながら、フル−カラー、高解像度化などの機能を有する液晶表示装置の開発が進んでいる。 Recently, development of a liquid crystal display device having functions such as full-color and high resolution while being lighter and smaller than a CRT display device has been progressing.
この液晶表示装置のうち、二枚の基板に各々電極が形成され、各電極に印加される電圧をスイッチングするための薄膜トランジスターを備える装置が主に使用される。このように、薄膜トランジスターを使用する液晶表示装置は非結晶形と多結晶形に区分される。 Of these liquid crystal display devices, a device having electrodes formed on two substrates and having a thin film transistor for switching a voltage applied to each electrode is mainly used. Thus, a liquid crystal display device using a thin film transistor is classified into an amorphous form and a polycrystalline form.
多結晶形液晶表示装置は、素子動作を高速化することができ、素子の低電力駆動が可能であるという長所があり、一方、薄膜トランジスターの製造工程が複雑であるという短所がある。従って、多結晶形液晶表示装置は小形ディスプレー装置に主に適用され、非結晶形液晶表示装置は主にノートブック、ＰＣ、ＬＣＤモニター、ＨＤＴＶなどの大画面ディスプレー装置に適用される。 The polycrystalline liquid crystal display device has the advantages that the device operation can be speeded up and the device can be driven with low power, while the thin film transistor manufacturing process is complicated. Accordingly, the polycrystalline liquid crystal display device is mainly applied to a small display device, and the amorphous liquid crystal display device is mainly applied to a large screen display device such as a notebook, a PC, an LCD monitor, and an HDTV.
図１は従来の非結晶形液晶表示装置を示す平面図である。 FIG. 1 is a plan view showing a conventional amorphous liquid crystal display device.
図１に示すように、非結晶形液晶表示装置５０は画素アレイが形成された液晶表示パネル１０、液晶表示パネル１０に駆動信号を提供するための駆動印刷回路基板３６、４２及び液晶表示パネル１０と駆動印刷回路基板３６、４２を電気的に連結するためのテープキャリアパッケージ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ；以下、ＴＣＰと称する）３２、３８を備える。
As shown in FIG. 1, an amorphous liquid
駆動印刷回路基板３６、４２は液晶表示パネル１０に形成された複数のデータラインを駆動するためのデータ印刷回路基板３６と液晶表示パネル１０に形成された複数のゲートラインを駆動するためのゲート印刷回路基板４２を含む。一方、データ印刷回路基板３６はデータ側ＴＣＰ３２により複数のデータライン端子部と連結され、ゲート印刷回路基板４２はゲート側ＴＣＰ３８により前記複数のゲートライン端子部と連結される。
The driving printed
この時、データ側ＴＣＰ３２上にチップオンフィルム（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ；以下、ＣＯＦと称する）方式にデータ駆動チップ３４が形成され、ゲート側可撓性回路基板３８上にＣＯＦ方式にゲート駆動チップ４０が形成される。
At this time, the
最近、非結晶形液晶表示装置でも多結晶形液晶表示装置のように液晶表示パネルのガラス基板上にデータ駆動回路及びゲート駆動回路を形成することにより、組立工程数を減少しようとする技術開発が進んでいる。 Recently, even in the case of non-crystalline liquid crystal display devices, there has been a technology development aimed at reducing the number of assembly processes by forming a data driving circuit and a gate driving circuit on a glass substrate of a liquid crystal display panel like a polycrystalline liquid crystal display device. Progressing.
図２はゲート及びデータ駆動回路がパネル内に内蔵された非結晶形液晶表示装置を示す平面図である。 FIG. 2 is a plan view showing an amorphous liquid crystal display device in which a gate and a data driving circuit are built in a panel.
図２に示すように、非結晶形液晶表示装置９０は画素アレイが形成された表示領域６０ａ及び表示領域の周辺領域６０ｂを有するガラス基板６０を備える。周辺領域６０ｂには複数のデータ駆動チップ６１及びゲート駆動チップ６２が形成される。この時、複数のデータ駆動チップ６１の出力端子は複数のデータラインに連結され、複数のゲート駆動チップ６２の出力端子は複数のゲートラインに連結される。データ駆動チップ６１及びゲート駆動チップ６２の入力端子は可撓性印刷回路基板７０を通じて統合印刷回路基板（図示せず）と連結される。
As shown in FIG. 2, the amorphous liquid
一方、可撓性回路基板７０にはデータ駆動チップ６１及びゲート駆動チップ６２にタイミング信号及び映像データ信号を提供するためのコントロール駆動チップ７１及び共通電圧を発生する共通電圧発生チップ７２が装着される。
On the other hand, a
このように、ガラス基板６０内にデータ駆動チップ６１及びゲート駆動チップ６２を装着する構造は製造費用を低下させ、駆動回路の一体化により電力損失を最少化することができる。
As described above, the structure in which the
しかし、いろいろな駆動チップをガラス基板６０上に装着すると、次のような問題点が発生される。
However, when various driving chips are mounted on the
第一に、ガラス基板に多数個のチップを装着すると、不良率もチップの個数ほど増加される。即ち、チップ一つにのみ不良が発生されても液晶表示モジュール全体が不良処理されるために、収率が低下され、また、不良率が上昇するとともに工程時間も長くなるために、生産性が低下される。 First, when a large number of chips are mounted on a glass substrate, the defect rate is increased by the number of chips. That is, even if a defect occurs in only one chip, the entire liquid crystal display module is processed as a defect, resulting in a decrease in yield, an increase in the defect rate, and a longer process time. Is lowered.
第二に、機構的な側面でガラス基板に多数個のチップを装着すると、液晶表示パネルの大きさが全体的に増加される。即ち、チップの個数が増加すると、ガラス基板に形成されるパターンの数が増加され、パターンの形成空間を確保するためには、液晶表示パネルの大きさが大きくなるしかない。これにより、サイズが限定された液晶表示パネルで高解像度を具現することが不可能である。 Second, when a large number of chips are mounted on a glass substrate from a mechanical side, the overall size of the liquid crystal display panel is increased. That is, as the number of chips increases, the number of patterns formed on the glass substrate increases, and the size of the liquid crystal display panel can only be increased in order to secure a pattern formation space. Accordingly, it is impossible to realize high resolution with a liquid crystal display panel with a limited size.
第三に、チップは液晶表示パネルの一部領域にのみ装着されるために、液晶表示パネルの構造が左右対称型がされなくて一側に偏る。従って、液晶表示装置の大きさがさらに大きくなる。 Third, since the chip is mounted only in a partial region of the liquid crystal display panel, the structure of the liquid crystal display panel is not symmetrical and is biased to one side. Therefore, the size of the liquid crystal display device is further increased.
第四に、画面特性の面で、ガラス基板に装着されるチップの接触抵抗により画質の均一性が低下される。 Fourth, in terms of screen characteristics, the uniformity of image quality is degraded by the contact resistance of the chip mounted on the glass substrate.
本発明の第１目的は、チップを装着するに所要される工程時間及び不良率を減少させることができ、さらに全体的なサイズを減少させることができるオンガラスシングルチップ液晶表示装置を提供することにある。 SUMMARY OF THE INVENTION A first object of the present invention is to provide an on-glass single-chip liquid crystal display device capable of reducing the process time and defect rate required for mounting a chip, and further reducing the overall size. It is in.
また、本発明の第２目的は、統合駆動チップのチャンネルの端子とデータラインと互換性を確保することができるオンガラスシングルチップ液晶表示装置を提供することにある。 A second object of the present invention is to provide an on-glass single-chip liquid crystal display device that can ensure compatibility with the channel terminals and data lines of an integrated driving chip.
また、本発明の第３目的は、表示領域の左右対称的な配置が可能であり、基板上でゲート駆動回路の十分な形成空間を確保することができるので、高い垂直解像度を有する装置にも適用可能であるオンガラスシングルチップ液晶表示装置を提供することにある。 The third object of the present invention is that the display area can be symmetrically arranged and a sufficient space for forming the gate driving circuit on the substrate can be secured. It is an object to provide an on-glass single-chip liquid crystal display device that can be applied.
また、本発明の第４目的は液晶表示装置が左右対称型をなすことができ、有効ディスプレー面積を増加させることができるオンガラスシングルチップ液晶表示装置を提供することにある。 A fourth object of the present invention is to provide an on-glass single-chip liquid crystal display device in which the liquid crystal display device can be symmetric and can increase the effective display area.
表示領域及び前記表示領域の周辺領域を含む第１基板と、
前記第１基板と対面する第２基板及び前記第１及び第２基板間に封入される液晶を含む液晶表示装置において、
前記第１基板は、
前記表示領域にマトリックス状に提供される複数のスイッチング素子と、
前記表示領域にマトリックス状に提供され、前記複数のスイッチング素子のうち、対応するスイッチング素子の第１電流電極に連結される複数の画素電極と、
前記複数のスイッチング素子のうちの各ロー方向のスイッチング素子の制御電極に共通に連結される複数のゲートラインと、
前記複数のスイッチング素子のうちの各コラム方向のスイッチング素子の第２電流電極に共通に連結される複数のデータラインと、
前記複数のデータラインの一端が延びた周辺領域に集積され、ブロック単位のアナログ駆動信号を入力し、前記複数のデータラインの各ラインブロックを選択し、選択されたラインブロックのデータラインに前記ブロック単位のアナログ駆動信号をスイッチングするためのラインブロック選択回路と、
前記ラインブロック選択回路が形成された周辺領域に取付けられ、外部映像データ及び外部制御信号を入力して前記複数のゲートラインのうちの奇数番目ラインに第１ゲート駆動信号を提供し、前記複数のゲートラインのうちの偶数番目ラインに第２ゲート駆動信号を提供し、前記ラインブロック選択回路にラインブロック選択信号及びブロック単位のアナログ駆動信号を出力するための統合駆動チップとを備え、
前記統合駆動チップは、
前記奇数番目ラインに前記第１ゲート駆動信号を提供する第１ゲート駆動部と、
前記偶数番目ラインに前記第２ゲート駆動信号を提供する第２ゲート駆動部と、を含むことを特徴とするオンガラスシングルチップ液晶表示装置を提供する。
A first substrate including a display region and a peripheral region of the display region;
In a liquid crystal display device including a second substrate facing the first substrate and a liquid crystal sealed between the first and second substrates,
The first substrate is
A plurality of switching elements provided in a matrix in the display area;
A plurality of pixel electrodes provided in a matrix in the display region and connected to a first current electrode of a corresponding switching element among the plurality of switching elements;
A plurality of gate lines commonly connected to a control electrode of each row direction switching element among the plurality of switching elements;
A plurality of data lines commonly connected to the second current electrodes of the switching elements in the column direction among the plurality of switching elements;
The plurality of data lines are integrated in a peripheral region where one end of the plurality of data lines extends, and an analog drive signal is input in block units, each line block of the plurality of data lines is selected, and the block is added to the data line of the selected line block. A line block selection circuit for switching the analog drive signal of the unit;
The line block selection circuit is attached to a peripheral region, and external video data and an external control signal are input to provide a first gate driving signal to odd-numbered lines of the plurality of gate lines, An integrated driving chip for providing a second gate driving signal to even-numbered lines of the gate lines and outputting a line block selection signal and an analog driving signal in units of blocks to the line block selection circuit;
The integrated drive chip is
A first gate driver for providing the first gate drive signal to the odd-numbered lines;
An on-glass single-chip liquid crystal display device comprising: a second gate driving unit that provides the second gate driving signal to the even-numbered lines.
ここで、前記統合駆動チップは、
前記外部映像データ及び外部制御信号の入力をインターフェイシングするためのインターフェース部と、
前記外部映像データを貯蔵するためのメモリ部と、
前記メモリ部から読出されたブロック単位の映像データを入力してブロック単位のアナログ駆動信号を出力するためのソース駆動部と、
第１駆動制御信号、第２駆動制御信号及びラインブロック選択信号のレベルをシフティングトして出力するためのレベルシフト部と、
前記インターフェース部を通じて入力された前記外部制御信号に応答し、前記外部映像データを前記メモリ部に貯蔵し、前記第１、第２駆動制御信号及びラインブロック選択信号を生成して前記レベルシフト部に提供し、前記メモリ部に貯蔵された映像データをブロック単位に読出して前記ソース駆動部に提供するコントローラ部をさらに備える。
Here, the integrated driving chip is
An interface unit for interfacing the input of the external video data and the external control signal;
A memory unit for storing the external video data;
A source driver for inputting block-unit video data read from the memory unit and outputting a block-unit analog drive signal;
A level shift unit for shifting and outputting levels of the first drive control signal, the second drive control signal, and the line block selection signal;
In response to the external control signal input through the interface unit, the external video data is stored in the memory unit, and the first and second drive control signals and the line block selection signal are generated to the level shift unit. And a controller for reading the video data stored in the memory unit in units of blocks and providing the read data to the source driver.
ここで、前記統合駆動チップの第１ゲート駆動信号出力端子は、前記複数のゲートラインの一端が延びた前記周辺領域で前記複数のゲートラインのうちの奇数番目ゲートラインと連結される。 Here, the first gate driving signal output terminal of the integrated driving chip is connected to an odd-numbered gate line of the plurality of gate lines in the peripheral region where one ends of the plurality of gate lines extend.
ここで、前記統合駆動チップの第２ゲート駆動信号出力端子は、前記複数のゲートラインの他端が延びた前記周辺領域で、前記複数のゲートラインのうちの偶数番目ゲートラインと連結される。 Here, the second gate driving signal output terminal of the integrated driving chip is connected to an even-numbered gate line of the plurality of gate lines in the peripheral region where the other ends of the plurality of gate lines extend.
ここで、前記統合駆動チップは、
共通電圧を発生して前記液晶表示パネル上に形成された共通電極ラインに提供するための共通電圧発生部と、
外部から電圧の供給を受けて前記外部電圧のレベルアップ又はダウンさせ、前記コントローラ部、レベルシフト部、ソース駆動部及び共通電圧発生部に提供するためのＤＣ／ＤＣコンバータをさらに含む。
Here, the integrated driving chip is
A common voltage generator for generating a common voltage and providing it to a common electrode line formed on the liquid crystal display panel;
It further includes a DC / DC converter for receiving a voltage supply from the outside to increase or decrease the level of the external voltage and provide the controller unit, the level shift unit, the source driving unit, and the common voltage generating unit.
ここで、前記複数のスイッチング素子のうち、水平方向に隣接する２つのスイッチング素子は、１つのデータラインを共有することを特徴とする。 Here, two switching elements adjacent in the horizontal direction among the plurality of switching elements share one data line.
ここで、前記駆動制御信号は、開始信号、第１クロック信号及び第２クロック信号を含むことを特徴とする。 Here, the drive control signal includes a start signal, a first clock signal, and a second clock signal.
上述したオンガラスシングルチップ液晶表示装置によると、液晶表示パネル上に装着され、前記液晶表示パネルの全般的な駆動を制御することにより、映像をディスプレーさせるための統合駆動チップが装着される。従って、液晶表示装置の不良を最少化することができ、全体的なサイズを減少させることができる。 According to the above-described on-glass single-chip liquid crystal display device, an integrated driving chip is mounted on the liquid crystal display panel and displays an image by controlling the overall driving of the liquid crystal display panel. Therefore, defects of the liquid crystal display device can be minimized and the overall size can be reduced.
以下、図面を参照して本発明の望ましい実施形態を詳細に説明する。 Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.
図３は、本発明の望ましい一実施形態による液晶表示装置の分解斜視図である。 FIG. 3 is an exploded perspective view of a liquid crystal display device according to an exemplary embodiment of the present invention.
図３に示すように、液晶表示装置５００は大きく液晶表示パネルアセンブリ１００、バックライトアセンブリ２００、シャーシ３００及びカバー４００を含む。
As shown in FIG. 3, the liquid
液晶表示パネルアセンブリ１００は液晶表示パネル１１０、可撓性印刷回路基板（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ；以下、ＦＰＣと称する）１９０及び統合駆動チップ１８０を含む。
The liquid crystal
前記液晶表示パネル１１０は下部基板である薄膜トランジスター基板１２０、上部基板であるカラーフィルタ基板１３０及びその間に提供する液晶層（図示せず）を含む。薄膜トランジスター基板１２０にはａ−Ｓｉ薄膜工程により表示セルアレイ回路及びゲート駆動回路が形成される。また、薄膜トランジスター基板１２０上には統合駆動チップ１８０が取り付けられる。統合駆動チップ１８０はＦＰＣ１９０により外部回路基板（図示せず）と電気的に連結される。
The liquid
一方、カラーフィルタ基板１３０にはＲＧＢ画素及び透明共通電極が形成される。
Meanwhile, the RGB filter and the transparent common electrode are formed on the
前記バックライトアセンブリ２００はランプアセンブリ２２０、導光板２４０、光学シート２６０、反射板２８０及びモールドフレーム２９０を含む。
The
図４は図３に図示された薄膜トランジスター基板の一実施形態を示した平面図である。 FIG. 4 is a plan view showing an embodiment of the thin film transistor substrate shown in FIG.
図４に示すように、薄膜トランジスター基板１２０はカラーフィルタ基板１３０と対応する第１領域及び対応しない第２領域に区分される。また、第１領域は表示領域と周辺領域を含み、表示領域にはマトリックス状に提供される複数のスイッチング素子と、ロー方向に延びた複数のデータラインＤＬと、コラム方向に延びた複数のゲートラインＧＬが形成される。画素電極はスイッチング素子の第１電流電極に連結され、ゲートラインＧＬはロー方向のスイッチング素子の制御電極に共通に連結され、データラインＤＬはカラム方向のスイッチング素子の第２電流電極に共通に連結される。一方、表示領域の左側の周辺領域には複数のゲートラインＧＬと連結されたゲート駆動回路１４０が集積され、ゲート駆動回路１４０は、複数のゲートラインを順にスキャンニングする。
As shown in FIG. 4, the thin
前記薄膜トランジスター基板１２０の第２領域には、液晶表示パネル１１０の全般的な駆動を制御するための統合駆動チップ１８０が装着される。統合駆動チップ１８０には液晶表示パネル１１０の外部に配置された回路基板から外部映像データ信号１８１ａ及び外部制御信号１８１ｂが入力される。また、統合駆動チップ１８０はゲート駆動回路１４０に駆動制御信号ＧＣを出力し、複数のデータラインＤＬにアナログ画素データを提供する。
An
この時、統合駆動チップ１８０の外部連結端子は回路基板と統合駆動チップ１８０を電気的に連結するためのＦＰＣ１９０と連結される。
At this time, the external connection terminal of the
前記統合駆動チップ１８０の複数の出力端子のうちの駆動制御信号出力端子は、ゲート駆動回路１４０の入力端子と連結され、複数のチャンネル端子ＣＨは複数のデータラインＤＬに各々連結される。具体的に、駆動制御信号出力端子は開示信号出力端子、第１クロック信号出力端子、第２クロック信号出力端子、第１電源電圧端子及び第２電源電圧端子の５個の端子を含む。
Of the plurality of output terminals of the
図５は、図３に示した薄膜トランジスター基板の他の実施形態を示した平面図である。 FIG. 5 is a plan view showing another embodiment of the thin film transistor substrate shown in FIG.
図５に示すように、薄膜トランジスター基板１２０はカラーフィルタ基板１３０と対応する第１領域及び対応しない第２領域に区分される。また、第１領域は表示領域と周辺領域を含み、表示領域にはロー方向へ延びて複数のデータラインＤＬが形成され、コラム方向に延びて複数のゲートラインＧＬが形成される。一方、表示領域の左側周辺領域には複数のゲートラインＧＬと連結されたゲート駆動回路１４０が集積され、表示領域の上側周辺領域には複数のデータラインＤＬと連結されたラインブロック選択回路１５０が集積される。
As shown in FIG. 5, the thin
この時、薄膜トランジスター基板１２０の第２領域には、液晶表示パネル１１０の全般的な駆動を制御するための統合駆動チップ１８０が装着される。統合駆動チップ１８０には液晶表示パネル１１０の外部に配置された回路基板から外部映像データ信号１８１ａ及び外部制御信号１８１ｂが入力される。また、統合駆動チップ１８０はゲート駆動回路１４０に駆動制御信号ＧＣを出力し、複数のデータラインＤＬにアナログ画素データを提供する。
At this time, an
この時、統合駆動チップ１８０の外部連結端子は回路基板と統合駆動チップ１８０を電気的に連結するためのＦＰＣ１９０と連結される。
At this time, the external connection terminal of the
統合駆動チップ１８０の複数の出力端子のうちの駆動制御信号出力端子は、ゲート駆動回路１４０の入力端子と連結され、ラインブロック選択信号出力端子はラインブロック選択回路１５０の制御端子と連結される。一方、複数のチャンネル端子ＣＨは、ラインブロック選択回路１５０の入力端子と連結される。ラインブロック選択回路１５０の出力端子は各々複数のデータラインＤＬに連結される。この時、複数のデータラインＤＬの個数は統合駆動チップ１８０のチャンネル端子ＣＨ個数の正の定数倍である。
The drive control signal output terminal of the plurality of output terminals of the
ここで、ラインブロック選択回路１５０は複数のデータラインＤＬの各ラインブロックを選択し、選択されたラインブロックのデータラインＤＬにブロック単位のアナログ駆動信号をスイッチングする。また、ゲート駆動回路１４０に駆動制御信号を出力し、ラインブロック選択回路１５０にラインブロック選択信号及びブロック単位のアナログ駆動信号を出力する。
Here, the line
図６は図４及び図５に図示された統合駆動チップの内部構成を示したブロック図である。 FIG. 6 is a block diagram illustrating an internal configuration of the integrated driving chip illustrated in FIGS. 4 and 5.
図６に示すように、統合駆動チップ１８０はインターフェース部１８１、メモリ部１８３、ソース駆動部１８５、レベルシフト部１８４、共通電圧（Ｖｃｏｍ）発生部１８６及びコントローラ部１８２とを含む。
As shown in FIG. 6, the
前記インターフェース部１８１は外部から外部映像データ信号１８１ａ及び外部制御信号１８１ｂの入力を受けてコントローラ部１８２と外部装置のインターフェイシングを実施する。前記インターフェース部１８１はＣＰＵインターフェース、ビデオグラフィックボード（ＶＧＤ）インターフェース及びメディア−Ｑ（Ｍｅｄｉａ−Ｑ）インターフェースに対して互換性を有する。
The
前記コントローラ部１８２はインターフェース部１８１から外部映像データ信号１８１ａ及び外部制御信号１８１ｂの入力を受けて、外部映像データ信号１８１ａを前記メモリ部１８３に貯蔵する。外部制御信号１８１ｂは水平及び垂直同期信号、メインクロック信号、データイネーブル信号及びモード選択信号を含む。この時、コントローラ部１８２はモード選択信号に応答してラインブロック選択信号ＴＧを生成する。ここで、外部映像データ信号１８１ａは、例えばＲＧＢ各々６ビットで合計１８ビットの並列データである。また、モード選択信号とは、データラインをブロック単位に駆動するためにブロック単に連結されたＴＧ信号に選択的にハイ信号を印加する信号である。つまり、データラインが二つのブロックに区分された場合、ＴＧ１とＴＧ２はモード選択信号により互いに逆位相の信号として出力される。
The
また、コントローラ部１８２は前記レベルシフト１８４に駆動制御信号ＧＣ及びラインブロック選択信号ＴＧを提供する。この時、駆動制御信号ＧＣは開示信号ＳＴ、第１クロック信号ＣＫ、第２クロック信号ＣＫＢ、第１電源電圧ＶＳＳ及び第２電源電圧ＶＤＤとを含む。
The
また、コントローラ部１８２はソース駆動部１８５にデジタル映像データ信号を提供する。即ち、コントローラ部１８２はメモリ部１８３に貯蔵された外部映像データ信号１８１ａをブロック単位に出力してソース駆動部１８５に提供する。
The
前記メモリ部１８３はコントローラ部１８２から提供された外部映像データ信号１８１ａを一時的に貯蔵する。この時、メモリ部１８３は外部映像データ信号１８１ａをフレーム（ｆｒａｍｅ）又はライン単位に貯蔵する。万一、ラインメモリを使用する場合、出力が３６０チャンネルとすれば、２ラインに該当する３６０ｘ３ｘ６ｘ２＝１２，９６０ｂｉｔメモリが内蔵される。前述のように、メモリ部１８３は、外部映像データ信号１８１ａをフレーム単位またはライン単位に長蔵するが、フレーム単位で貯蔵する場合には、メモリ部１８３の容量が十分に確保されなければならない。そこで、メモリ部１８３の容量を減少するには、外部映像データ信号１８１ａをライン単位に貯蔵する。ここで、２ライン単位に貯蔵すると、１ライン単位に貯蔵する場合と比較して待機時間の発生を抑制することができる。
The
ソース駆動部１８５はメモリ部１８３から読出されたブロック単位のデジタル映像データの入力を受けてブロック単位アナログ画素データを出力する。この時、ソース駆動部１８５の出力端子、即ちチャンネル端子ＣＨは、複数のデータラインＤＬと連結される。
The
前記レベルシフト部１８４はコントローラ部１８２から駆動制御信号ＧＣ及びラインブロック選択信号ＴＧをレベルシフティングして出力する。この時、レベルシフティングされた駆動制御信号ＧＣはレベルがシフティングされた開示信号ＳＴ、第１クロック信号ＣＫ、第２クロック信号ＣＫＢ、第１電源電圧ＶＳＳ及び第２電源電圧ＶＤＤなどを含む。
The
また、共通電圧発生部１８６は液晶層の電圧維持率を高めるために液晶層と並列に形成された共通電極ラインに共通電圧（Ｖｃｏｍ）を印加する。
The
図７は本発明他の実施形態による統合駆動チップの内部構成を示すブロック図である。また、図７に示すようにおいて、図６と同一の構成要素については同じ参照番号を使用し、その構成要素における説明は省略する。 FIG. 7 is a block diagram showing an internal configuration of an integrated driving chip according to another embodiment of the present invention. Further, in FIG. 7, the same reference numerals are used for the same components as those in FIG. 6, and descriptions of the components are omitted.
図７に示すように、統合駆動チップ１８０はインターフェース部１８１、メモリ部１８３、レベルシフト部１８４、ソース駆動部１８５、共通電圧発生部１８６、ＤＣ／ＤＣコンバータ１８７及びコントローラ部１８２とを含む。
As shown in FIG. 7, the
ＤＣ／ＤＣコンバータ１８７は外部から提供される第１ＤＣ電源電圧１８７ａの供給を受けて、第１ＤＣ電源電圧１８７ａからレベルがアップ又はダウンされた第２ＤＣ電源電圧ＡＶＤＤ、ＶＳＳ、ＶＤＤ、ＶＣＣを統合駆動チップ１８０の各部に提供する。一般に、前記ＤＣ／ＤＣコンバータ１８７は７乃至１２Ｖの第１ＤＣ電源電圧１８７ａの提供を受けて５Ｖの第２ＤＣ電源電圧ＡＶＤＤ、ＶＳＳ、ＶＤＤ、ＶＣＣにレベルをアップ又はダウンさせる。
The DC /
前記ＤＣ／ＤＣコンバータ１８７によりダウンされた第２ＤＣ電源電圧ＡＶＤＤ、ＶＳＳ、ＶＤＤ、ＶＣＣは前記レベルシフト部１８４、ソース駆動部１８５、共通電圧発生部１８６及びコントローラ部１８２に提供される。具体的に、ＤＣ／ＤＣコンバータ１８７は第２ＤＣ電源電圧ＡＶＤＤ、ＶＳＳ、ＶＤＤ、ＶＣＣのうちのアナログ駆動電源ＡＶＤＤを前記ソース駆動部１８５及び共通電圧発生部１８６に提供し、画像駆動用電源ＶＳＳ、ＶＤＤをレベルシフト部１８４に提供する。また、デジタル駆動電源ＶＣＣを前記コントローラ部１８２に提供する。上記のように、ＤＣ／ＤＣコンバータ１８７は、統合駆動チップ１８０に備えられた各部位に適切な電圧を印加する。このＤＣ／ＤＣコンバータ１８７が統合駆動チップ１８０内に設けられることで、統合駆動チップ１８０外に設けられる場合と比較して、統合駆動チップ１８０とＤＣ／ＤＣコンバータ１８７とを電気的に接続する各種配線が不要となる。よって、液晶表示装置のサイズを小さくすることができ、また配線形成時に発生される不良による液晶表示装置の収率低下を低減することができる。
The second DC power supply voltages AVDD, VSS, VDD, and VCC that are lowered by the DC /
以下、図面を参照して統合駆動チップ１８０からのチャンネル端子と前記データラインＤＬとの間に連結され統合駆動チップ１８０からの画素データを前記複数のデータラインＤＬに選択的に印加するためのラインブロック選択回路１５０を具体的に説明する。
A line for selectively applying pixel data from the
図８は複数のデータラインを二つのブロックに区分して選択的に駆動するための第１ラインブロック選択回路を具体的に示した平面図であり、図９は第１ラインブロック選択回路の波形図である。 FIG. 8 is a plan view specifically showing a first line block selection circuit for selectively driving a plurality of data lines divided into two blocks, and FIG. 9 is a waveform of the first line block selection circuit. FIG.
図８に示すように、前記第１ラインブロック選択回路１５１は前記薄膜トランジスター基板１２０の上側周辺領域に形成され、統合駆動チップ１８０から提供されるブロック単位のアナログ画素データを前記複数のデータライン（ＤＬ１〜ＤＬ２ｍ）に時間差を有して印加する。
As shown in FIG. 8, the first line
具体的に、第１ラインブロック選択回路１５１は前記２ｍ個のデータライン（ＤＬ１〜ＤＬ２ｍ）を２分割して各々ｍ個のデータラインを含む第１ブロック（ＢＬ１）及び第２ブロック（ＢＬ２）からなる。具体的に、第１ブロック（ＢＬ１）はｍ個の奇数番目データライン（ＤＬ１〜ＤＬ２ｍ−１）を含み、前記第２ブロック（ＢＬ２）はｍ個の偶数番目データライン（ＤＬ２〜ＤＬ２ｍ）を含む。
Specifically, the first line
この時、前記統合駆動チップ１８０のチャンネル端子（ＣＨ１〜ＣＨｍ）は各々二つのデータラインに共通的に連結される。即ち、統合駆動チップ１８０の第１チャンネル端子ＣＨは第１及び第２データラインＤＬ１、ＤＬ２に共通的に連結される。
At this time, the channel terminals (CH1 to CHm) of the
前記第１ラインブロック選択回路１５１の第１ブロック（ＢＬ１）は前記統合駆動チップ１８０のチャンネル端子ＣＨと前記奇数番目データライン（ＤＬ１〜ＤＬ２ｍ−１）に連結され、前記統合駆動チップ１８０からの第１ラインブロック選択回路（以下、ＴＧ１と称する）により駆動される第１選択トランジスターＳＷ１を含む。また、第２ブロック（ＢＬ２）は前記統合駆動チップ１８０のチャンネル端子ＣＨと前記偶数番目データライン（ＤＬ２〜ＤＬ２ｍ）に連結され、統合駆動チップ１８０からの第２ラインブロック選択回路（以下、ＴＧ２と称する）により駆動される第２選択トランジスターＳＷ２を含む。この時、前記ＴＧ１信号及びＴＧ２信号は相互に交互的にハイ区間を有する。
The first block (BL1) of the first line
具体的に、前記ＴＧ１信号にハイ信号が印加されると、前記ＴＧ１信号により前記第１選択トランジスターＳＷ１が駆動され、前記チャンネル端子ＣＨからのアナログ画素データが前記奇数番目データライン（ＤＬ１〜ＤＬ２ｍ−１）に印加される。一方、前記ＴＧ２信号にハイ信号が印加されると、前記ＴＧ２信号により前記第２選択トランジスターＳＷ２が駆動され、前記チャンネル端子ＣＨからのアナログ画素データが前記偶数番目データライン（ＤＬ２〜ＤＬ２ｍ）に印加される。 Specifically, when a high signal is applied to the TG1 signal, the first selection transistor SW1 is driven by the TG1 signal, and analog pixel data from the channel terminal CH is transferred to the odd-numbered data lines (DL1 to DL2m−). Applied to 1). On the other hand, when a high signal is applied to the TG2 signal, the second selection transistor SW2 is driven by the TG2 signal, and analog pixel data from the channel terminal CH is applied to the even-numbered data lines (DL2 to DL2m). Is done.
図９に示すように、前記ゲート駆動回路１４０により前記複数のゲートライン（ＧＬ１〜ＧＬｎ）が順に駆動されると、前記複数のゲートライン（ＧＬ１〜ＧＬｎ）のアクティブ区間で、前記ＴＧ１及びＴＧ２信号が交互的にハイレベル区間を有する。
As shown in FIG. 9, when the plurality of gate lines GL1 to GLn are sequentially driven by the
即ち、前記ＴＧ１信号は前記複数のゲートライン（ＧＬ１〜ＧＬｎ）のアクティブ区間の１／２区間ほどハイレベルを維持し、前記ＴＧ２信号は前記複数のゲートライン（ＧＬ１〜ＧＬｎ）アクティブ区間であるその他の１／２区間ほどハイレベルを維持する。 That is, the TG1 signal is maintained at a high level for about 1/2 of the active period of the plurality of gate lines (GL1 to GLn), and the TG2 signal is the active period of the plurality of gate lines (GL1 to GLn). The high level is maintained for about 1/2 section.
従って、第１ゲートラインＧＬ１アクティブ区間で、前記ＴＧ１信号がハイレベルになると、前記第１選択トランジスターＳＷ１が駆動され前記第１ブロック（ＢＬ１）のデータライン（ＤＬ２ｍ−１）に前記アナログ画素データが印加される。また、前記ＴＧ２信号がハイレベルになると、前記第２選択トランジスターＳＷ２が駆動され前記第２ブロック（ＢＬ２）のデータライン（ＤＬ２ｍ）に前記アナログ駆動信号が印加される。 Accordingly, when the TG1 signal becomes high level in the active period of the first gate line GL1, the first selection transistor SW1 is driven and the analog pixel data is transferred to the data line (DL2m-1) of the first block (BL1). Applied. When the TG2 signal becomes high level, the second selection transistor SW2 is driven and the analog drive signal is applied to the data line (DL2m) of the second block (BL2).
また、第２ゲートラインＧＬ２アクティブ区間で、前記ＴＧ１信号がハイレベルになると、前記第１選択トランジスターＳＷ１が駆動され前記第１ブロック（ＢＬ１）のデータライン（ＤＬ２ｍ−１）に前記アナログ画素データが印加される。また、前記ＴＧ２信号がハイレベルになると、前記第２選択トランジスターＳＷ２が駆動され前記第２ブロック（ＢＬ２）のデータライン（ＤＬ２ｍ）に前記アナログ画素データが印加される。 In addition, when the TG1 signal becomes a high level in the second gate line GL2 active period, the first selection transistor SW1 is driven and the analog pixel data is transferred to the data line (DL2m-1) of the first block (BL1). Applied. When the TG2 signal becomes high level, the second selection transistor SW2 is driven and the analog pixel data is applied to the data line (DL2m) of the second block (BL2).
図１０は複数のデータラインを三つのブロックに区分して選択的に駆動するための第２ラインブロック選択回路を具体的に示した平面図であり、図１１は図１０に図示された第２ラインブロック選択回路の波形図である。 FIG. 10 is a plan view specifically showing a second line block selection circuit for selectively driving a plurality of data lines divided into three blocks, and FIG. 11 shows a second line block selection circuit shown in FIG. It is a wave form diagram of a line block selection circuit.
図１０に示すように、前記第２ラインブロック選択回路１５２は前記薄膜トランジスター基板１２０の上側周辺領域に形成され、前記統合駆動チップ１８０から提供されるブロック単位のアナログ画素データを前記複数のデータライン（ＤＬ１〜ＤＬ３ｍ）からなったブロックに時間差を有して印加する。
Referring to FIG. 10, the second line
具体的に、前記第２ラインブロック選択回路１５２は前記３ｍ個のデータライン（ＤＬ１〜ＤＬ３ｍ）を３分割してｍ個のデータラインを含む３個のブロック、即ち、第１、第２及び第３ブロック（ＢＬ１、ＢＬ２、ＢＬ３）からなる。この時、前記第１ブロック（ＢＬ１）はｍ個の１、４、７．．．番目データライン（ＤＬ３ｍ−２）を含み、前記第２ブロック（ＢＬ２）はｍ個の２、５、８．．．番目データライン（ＤＬ３ｍ−１）を含み、前記第３ブロック（ＢＬ３）はｍ個の３、６、９．．．番目データライン（ＤＬ３ｍ）を含む。
Specifically, the second line
前記統合駆動チップ１８０のチャンネル端子ＣＨは、各々三つのデータラインに共通的に連結される。即ち、統合駆動チップ１８０の第１チャンネル端子ＣＨ１は、第１、第２及び第３データラインＤＬ１、ＤＬ２、ＤＬ３に共通的に連結される。
The channel terminals CH of the
この時、第２ラインブロック選択回路部１５２の前記第１ブロック（ＢＬ１）は、前記統合駆動チップ１８０のチャンネル端子ＣＨと１、４、７．．．番目データライン（ＤＬ３ｍ−２）に連結され、前記統合駆動チップ１８０からの第１ラインブロック選択信号（以下、ＴＧ１）により駆動される第１選択トランジスターＳＷ１を含む。また、第２ブロック（ＢＬ２）は前記統合駆動チップ１８０のチャンネル端子ＣＨと、前記２、５、８．．．番目データライン（ＤＬ３ｍ−１）に連結され、前記統合駆動チップ１８０から第２ラインブロック選択信号（以下、ＴＧ２）により駆動される第２選択トランジスターＳＷ２を含む。また、前記第３ブロック（ＢＬ３）は前記統合駆動チップ１８０のチャンネル端子ＣＨと前記３、６、９．．．番目データライン（ＤＬ３ｍ）に連結され、前記統合駆動チップ１８０からの第３ラインブロック選択信号（以下、ＴＧ３）により駆動される第３選択トランジスターＳＷ３を含む。この時、前記ＴＧ１、ＴＧ２、ＴＧ３信号は相互に、交互的にハイ区間を有する。
At this time, the first block (BL1) of the second line block
具体的に、前記ＴＧ１信号がハイ信号が印加されると、前記ＴＧ１信号により前記第１選択トランジスターＳＷ１が駆動され、前記チャンネル端子ＣＨからのアナログ画素データが１、４、７．．．番目データライン（ＤＬ３ｍ−２）に印加される。一方、前記ＴＧ２信号にハイ信号が印加されると、前記ＴＧ２信号により前記第２選択トランジスターＳＷ２が駆動されて前記チャンネル端子ＣＨからのアナログ画素データが前記２、５、８．．．番目データライン（ＤＬ３ｍ−１）に印加される。また、前記ＴＧ３信号にハイ信号が印加されると、前記ＴＧ３信号により前記第３選択トランジスターＳＷ３が駆動され、前記チャンネル端子ＣＨからのアナログ画素データが前記３、６、９．．．番目データライン（ＤＬ３ｍ）に印加される。 Specifically, when a high signal is applied to the TG1 signal, the first selection transistor SW1 is driven by the TG1 signal, and analog pixel data from the channel terminal CH is 1, 4, 7. . . Applied to the second data line (DL3m-2). On the other hand, when a high signal is applied to the TG2 signal, the second selection transistor SW2 is driven by the TG2 signal, and the analog pixel data from the channel terminal CH becomes the 2, 5, 8,. . . Applied to the second data line (DL3m-1). When a high signal is applied to the TG3 signal, the third selection transistor SW3 is driven by the TG3 signal, and the analog pixel data from the channel terminal CH is stored in the 3, 6, 9,. . . Applied to the second data line (DL3m).
図１１に示すように、前記ゲートライン駆動回路１４０により前記複数のゲートライン（ＧＬ１〜ＧＬｎ）が順に駆動されると、前記複数のゲートライン（ＧＬ１〜ＧＬｎ）のアクティブ区間で前記ＴＧ１、ＴＧ２及びＴＧ３信号が交互的にハイレベル区間を有する。即ち、前記ＴＧ１、ＴＧ２及びＴＧ３信号は前記複数のゲートライン（ＧＬ１〜ＧＬｎ）のアクティブ区間を１／３に分割し、分割された区間ほどハイレベルを維持する。
As shown in FIG. 11, when the gate lines GL1 to GLn are sequentially driven by the gate
従って、第１ゲートラインＧＬ１のアクティブ区間で前記ＴＧ１信号がハイレベルになると、前記第１選択トランジスターＳＷ１が駆動され、前記第１ブロック（ＢＬ１）のデータライン（ＤＬ３ｍ−２）に前記アナログ画素データが印加される。また、前記ＴＧ２信号がハイレベルになると、前記第２選択トランジスターSW２が駆動され、前記第２ブロック（ＢＬ２）のデータライン（ＤＬ３ｍ−１）に前記アナログ画素データが印加される。また、前記ＴＧ３信号がハイレベルになると、前記第３選択トランジスターＳＷ３が駆動され、前記第３ブロック（ＢＬ３）のデータライン（ＤＬ３ｍ）に前記アナログ画素データが印加される。 Accordingly, when the TG1 signal becomes high level during the active period of the first gate line GL1, the first selection transistor SW1 is driven, and the analog pixel data is transferred to the data line (DL3m-2) of the first block (BL1). Is applied. When the TG2 signal becomes high level, the second selection transistor SW2 is driven, and the analog pixel data is applied to the data line (DL3m-1) of the second block (BL2). Further, when the TG3 signal becomes high level, the third selection transistor SW3 is driven, and the analog pixel data is applied to the data line (DL3m) of the third block (BL3).
第２ゲートラインＧＬｎのアクティブ区間で、前記ＴＧ１信号がハイレベルになると、前記第１選択トランジスターＳＷ１が駆動され、前記第１ブロック（ＢＬ１）のデータライン（ＤＬ３ｍ−２）に前記アナログ画素データが印加される。また、前記ＴＧ２信号がハイレベルになると、前記第２選択トランジスターＳＷ２が駆動され、前記第２ブロック（ＢＬ２）のデータライン（ＤＬ３ｍ−１）に前記アナログ画素データが印加される。また、ＴＧ３信号がハイレベルになると、前記第３選択トランジスターＳＷ３が駆動され、前記第３ブロック（ＢＬ３）のデータライン（ＤＬ３ｍ）に前記アナログ画素データが印加される。 When the TG1 signal becomes a high level in the active period of the second gate line GLn, the first selection transistor SW1 is driven, and the analog pixel data is transferred to the data line (DL3m-2) of the first block (BL1). Applied. Further, when the TG2 signal becomes high level, the second selection transistor SW2 is driven, and the analog pixel data is applied to the data line (DL3m-1) of the second block (BL2). Further, when the TG3 signal becomes high level, the third selection transistor SW3 is driven, and the analog pixel data is applied to the data line (DL3m) of the third block (BL3).
図１２は複数のデータラインを四つのブロックに区分して選択的に駆動するための第３ラインブロック選択回路を具体的に示した平面図であり、図１３は図１２に図示された第３ラインブロック選択回路の波形図である。 FIG. 12 is a plan view specifically showing a third line block selection circuit for selectively driving a plurality of data lines divided into four blocks, and FIG. 13 shows a third line block shown in FIG. It is a waveform diagram of a line block selection circuit.
図１２に示すように、前記第３ラインブロック選択回路１５３は前記薄膜トランジスター基板１２０の上側周辺領域に形成され、前記統合駆動チップ１８０から提供されるブロック単位のアナログ画素データを前記複数のデータライン（ＤＬ１〜ＤＬ４ｍ）からなったブロックに時間差を有して印加する。
Referring to FIG. 12, the third line
具体的に、前記第３ラインブロック選択回路１５３は前記４ｍ個のデータライン（ＤＬ１〜ＤＬ４ｍ）を４分割して、ｍ個のデータラインを含む四つのブロック、即ち、第１、第２、第３及び第４ブロックＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４を有する。この時、第１ブロック（ＢＬ１）はｍ個の１、５、９．．．番目データライン（ＤＬ４ｍ−３）を含み、前記第２ブロック（ＢＬ２）はｍ個の２、６、１０．．．番目データライン（ＤＬ４ｍ−２）を含み、前記第３ブロック（ＢＬ３）はｍ個の３、７、１１．．．番目データライン（ＤＬ４ｍ−１）を含み、前記第４ブロック（ＢＬ４）は前記ｍ個の４、８、１２．．．番目データライン（ＤＬ４ｍ）を含む。
Specifically, the third line
前記統合駆動チップ１８０のチャンネル端子ＣＨは各々四つのデータラインに共通的に連結される。即ち、統合駆動チップ１８０の第１チャンネル端子ＣＨ１は、第１、第２、第３及び第４データラインＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４に共通的に連結される。
The channel terminals CH of the
この時、前記第３データライン選択回路１５３の前記第１ブロック（ＢＬ１）は、前記統合駆動チップ１８０のチャンネル端子ＣＨと前記１、５、９．．．番目データライン（ＤＬ４ｍ−３）に連結され、前記統合駆動チップ１８０からの第１ラインブロック選択信号（以下、ＴＧ１）により駆動される第１選択トランジスターＳＷ１を含む。また、前記第２ブロック（ＢＬ２）は前記統合駆動チップ１８０のチャンネル端子ＣＨと２、６、１０．．．番目データライン（ＤＬ４ｍ−２）に連結され前記統合駆動チップ１８０からの第２ラインブロック選択信号（以下、ＴＧ２）により駆動される第２選択トランジスターＳＷ２を含む。また、前記第３ブロック（ＢＬ３）は前記統合駆動チップ１８０のチャンネル端子ＣＨと前記３、７、１１．．．番目データライン（ＤＬ４ｍ−１）に連結され、前記統合駆動チップ１８０からの第３ラインブロック選択信号（以下、ＴＧ３）により駆動される第３選択トランジスターＳＷ３を含む。また、前記第４ブロック（ＢＬ４）は前記統合駆動チップ１８０のチャンネル端子ＣＨと４、８、１２．．．番目データライン（ＤＬ４ｍ）に連結され、前記統合駆動チップ１８０からの第４ラインブロック選択信号（以下、ＴＧ４）により駆動される第４選択トランジスターＳＷ４を含む。この時、前記ＴＧ１、ＴＧ２、ＴＧ３及びＴＧ４信号は交互的にハイ区間を有する。
At this time, the first block (BL1) of the third data
具体的に、前記ＴＧ１信号にハイ信号が印加されると、前記ＴＧ１信号により前記第１選択トランジスターＳＷ１が駆動され、前記チャンネル端子ＣＨからのアナログ画素データが前記１、５、９．．．番目データライン（ＤＬ４ｍ−３）に印加される。一方、前記ＴＧ２信号にハイ信号が印加されると、前記ＴＧ２信号により前記第２選択トランジスターＳＷ２が駆動され、前記チャンネル端子ＣＨからのアナログ画素データが前記２、６、１０．．．番目データライン（ＤＬ４ｍ−２）に印加される。また、前記ＴＧ３信号にハイ信号が印加されると、前記ＴＧ３信号により前記第３選択トランジスターＳＷ３が駆動され前記チャンネル端子ＣＨからアナログ画素データが前記３、７、１１．．．番目データライン（ＤＬ４ｍ−１）に印加される。また、前記ＴＧ４信号にハイ信号が印加されると、前記ＴＧ４信号により前記第４選択トランジスターＳＷ４が駆動され、前記チャンネル端子ＣＨからのアナログ画素データが前記４、８、１２．．．番目データライン（ＤＬ４ｍ）に印加される。 Specifically, when a high signal is applied to the TG1 signal, the first selection transistor SW1 is driven by the TG1 signal, and the analog pixel data from the channel terminal CH is the 1, 5, 9,. . . Applied to the second data line (DL4m-3). On the other hand, when a high signal is applied to the TG2 signal, the second selection transistor SW2 is driven by the TG2 signal, and the analog pixel data from the channel terminal CH is 2, 6, 10. . . Applied to the second data line (DL4m-2). Further, when a high signal is applied to the TG3 signal, the third selection transistor SW3 is driven by the TG3 signal, and the analog pixel data from the channel terminal CH is 3, 7, 11,. . . Applied to the second data line (DL4m-1). When a high signal is applied to the TG4 signal, the fourth selection transistor SW4 is driven by the TG4 signal, and the analog pixel data from the channel terminal CH is stored in the 4, 8, 12,. . . Applied to the second data line (DL4m).
図１３に示すように、前記ゲートライン駆動回路１４０により前記複数のゲートライン（ＧＬ１〜ＧＬｎ）が順に駆動されると、前記複数のゲートライン（ＧＬ１〜ＧＬｎ）のアクティブ区間で前記ＴＧ１、ＴＧ２、ＴＧ３及びＴＧ４信号交互的にハイレベル区間を有する。即ち、前記ＴＧ１、ＴＧ２、ＴＧ３及びＴＧ４信号は前記複数のゲートライン（ＧＬ１〜ＧＬｎ）のアクティブ区間を１／４に分割して分割された区間ほどハイレベルを維持する。
As shown in FIG. 13, when the gate lines GL1 to GLn are sequentially driven by the gate
従って、第１ゲートラインＧＬ１のアクティブ区間で前記ＴＧ１信号がハイレベルになると、前記第１選択トランジスターＳＷ１が駆動され前記第１ブロック（ＢＬ１）のデータライン（ＤＬ４ｍ−３）に前記アナログ画素データが印加される。また、前記ＴＧ２信号がハイレベルになると、前記第２選択トランジスターＳＷ２が駆動され前記第２ブロック（ＢＬ２）のデータライン（ＤＬ４ｍ−２）に前記アナログ画素データが印加される。また、前記ＴＧ３信号がハイレベルになると、前記第３選択トランジスターＳＷ３が駆動され、前記第３ブロック（ＢＬ３）のデータライン（ＤＬ４ｍ−１）に前記アナログ画素データが印加される。また、前記ＴＧ４信号がハイレベルになると、前記第４選択トランジスターＳＷ４が駆動され前記第４ブロック（ＢＬ４）のデータライン（ＤＬ４ｍ）に前記アナログ画素データが印加される。 Accordingly, when the TG1 signal becomes high level during the active period of the first gate line GL1, the first selection transistor SW1 is driven and the analog pixel data is transferred to the data line (DL4m-3) of the first block (BL1). Applied. When the TG2 signal becomes high level, the second selection transistor SW2 is driven and the analog pixel data is applied to the data line (DL4m-2) of the second block (BL2). Further, when the TG3 signal becomes high level, the third selection transistor SW3 is driven, and the analog pixel data is applied to the data line (DL4m-1) of the third block (BL3). Further, when the TG4 signal becomes high level, the fourth selection transistor SW4 is driven, and the analog pixel data is applied to the data line (DL4m) of the fourth block (BL4).
前記第２ゲートラインＧＬ２のアクティブ区間で前記ＴＧ１信号がハイレベルになると、前記第１選択トランジスターＳＷ１が駆動され前記第１ブロック（ＢＬ１）のデータライン（ＤＬ４ｍ−３）に前記アナログ画素データが印加される。また、前記ＴＧ２信号がハイレベルになると、前記第２選択トランジスターＳＷ２が駆動され、前記第２ブロック（ＢＬ２）のデータライン（ＤＬ４ｍ−２）に前記アナログ画素データが印加される。また、前記ＴＧ３信号がハイレベルになると、前記第３選択トランジスターＳＷ３が駆動され前記第３ブロック（ＢＬ３）のデータライン（ＤＬ４ｍ−１）に前記アナログ画素データが印加される。また、前記ＴＧ４信号がハイレベルになると、前記第４選択トランジスターＳＷ４が駆動され、前記第４ブロック（ＢＬ４）のデータライン（ＤＬ４ｍ）に前記アナログ画素データが印加される。 When the TG1 signal becomes high level during the active period of the second gate line GL2, the first selection transistor SW1 is driven and the analog pixel data is applied to the data line (DL4m-3) of the first block (BL1). Is done. Further, when the TG2 signal becomes high level, the second selection transistor SW2 is driven, and the analog pixel data is applied to the data line (DL4m-2) of the second block (BL2). Further, when the TG3 signal becomes high level, the third selection transistor SW3 is driven and the analog pixel data is applied to the data line (DL4m-1) of the third block (BL3). Further, when the TG4 signal becomes high level, the fourth selection transistor SW4 is driven, and the analog pixel data is applied to the data line (DL4m) of the fourth block (BL4).
図８乃至図１３に示したように、前記統合駆動チップ１８０のチャンネル端子ＣＨの個数がｍ個に固定されたとしても、前記各々のチャンネル端子ＣＨに共通的に連結されるデータラインの数を２、３、４．．．に増加させ、前記複数のデータラインに選択的に画素データを印加することにより、前記液晶表示装置５００の解像度を多様に具現することができる。つまり、ブロック単位をデータラインの本数、所謂水平解像度の１／１、１／２、１／３、１／４．．．にすることで、解像度を多様に変えることができる。
8 to 13, even if the number of channel terminals CH of the
ただ、前記液晶表示装置５００の解像度を高めるために、前記メインクロックを２、３、４．．．に分割すると、前記液晶表示装置５００の画素データがチャージング（ｃｈａｒｇｉｎｇ）される時間がそのほど減少される。従って、前記画素データのチャージング時間を考慮して前記液晶表示装置５００の解像度を増加させることが望ましい。
However, in order to increase the resolution of the liquid
以下、前記液晶表示パネルの左側周辺領域に形成されたゲート駆動回路を図面を参照して具体的に説明する。 Hereinafter, a gate driving circuit formed in the left peripheral region of the liquid crystal display panel will be described in detail with reference to the drawings.
図１４は図５に示したゲート駆動回路を構成する本発明の第１実施形態による第１シフトレジスタの構成図である。また、図１５は図１４に図示された第１シフトレジスタの各ステージの具体的な回路図であり、図１６は図１５の出力波形図である。 FIG. 14 is a block diagram of a first shift register according to the first embodiment of the present invention that constitutes the gate driving circuit shown in FIG. 15 is a specific circuit diagram of each stage of the first shift register shown in FIG. 14, and FIG. 16 is an output waveform diagram of FIG.
ここで、図１４乃至図１６は、前記液晶表示パネルの左側周辺領域に集積されたゲート駆動回路を示す。 Here, FIGS. 14 to 16 show a gate driving circuit integrated in the left peripheral region of the liquid crystal display panel.
図１４に示すように、ゲート駆動回路１４０は複数のステージ（ＳＲＣ１〜ＳＲＣｎ）が従属連結された一つの第１シフトレジスタ１４１により構成される。即ち、各ステージの出力端子ＯＵＴが次のステージの入力端子ＩＮに連結されることにより、前記各ステージが従属的に連結される。前記第１シフトレジスタ１４１はゲートライン（ＧＬ１〜ＧＬｎ）に対応するｎ個のステージ（ＳＲＣ１〜ＳＲＣｎ）と一つのダミーステージ（ＳＲＣｎ＋１）により構成される。各ステージは入力端子ＩＮ、出力端子ＯＵＴ、制御端子ＣＴ、クロック信号入力端子、第１電源電圧端子ＶＳＳ及び第２電源電圧端子ＶＤＤを有する。
As shown in FIG. 14, the
第一ステージの入力端子ＩＮには、開示信号ＳＴが入力される。ここで、前記開示信号ＳＴは図５に図示された前記コントローラ部１８２からの前記垂直同期信号ＶＳＹＮに同期されたパルス信号である。
The disclosure signal ST is input to the input terminal IN of the first stage. Here, the disclosure signal ST is a pulse signal synchronized with the vertical synchronization signal VSYN from the
各ステージの出力信号（ＯＵＴ１〜ＯＵＴｎ）は対応される各ゲートライン（ＧＬ１〜ＧＬｎ）に連結される。奇数番目ステージ（ＳＲＣ１、ＳＲＣ３）には第１クロック信号ＣＫが提供され、偶数番目ステージ（ＳＲＣ２、ＳＲＣ４）には第２クロック信号ＣＫＢが提供される。この時、第１クロック信号ＣＫと第２クロック信号ＣＫＢは相互に反対の位相を有する。 The output signals (OUT1 to OUTn) of each stage are connected to the corresponding gate lines (GL1 to GLn). The first clock signal CK is provided to the odd-numbered stages (SRC1, SRC3), and the second clock signal CKB is provided to the even-numbered stages (SRC2, SRC4). At this time, the first clock signal CK and the second clock signal CKB have opposite phases.
各ステージＳＲＣ１、ＳＲＣ２、ＳＲＣ３の各制御端子ＣＴには、次のステージＳＲＣ２、ＳＲＣ３、ＳＲＣ４の出力信号（ＯＵＴ２、ＯＵＴ３、ＯＵＴ４）が制御信号に入力される。即ち、制御端子ＣＴに入力される制御信号は、前のステージの出力信号をローレベルにダウンさせるために使用される。 The output signals (OUT2, OUT3, OUT4) of the next stages SRC2, SRC3, SRC4 are inputted to the control terminals CT of the respective stages SRC1, SRC2, SRC3 as control signals. That is, the control signal input to the control terminal CT is used to lower the output signal of the previous stage to a low level.
従って、各ステージの出力信号が順にアクティブ区間（ハイ状態）を有することにより、各出力信号のアクティブ区間で対応されるゲートラインが順に選択される。 Accordingly, since the output signals of the respective stages have active sections (high state) in order, the gate lines corresponding to the active sections of the respective output signals are sequentially selected.
図１５に示すように、前記第１シフトレジスタ１４１の各ステージはプルアップ部１４２、プルダウン部１４４、プルアップ駆動部１４６及びプルダウン駆動部１４８を含む。
As shown in FIG. 15, each stage of the
前記プルアップ部１４２はクロック信号入力端子にドレーンが連結され、第３ノードＮ３にゲートが連結され、出力端子ＯＵＴにソースが連結された第１ＮＭＯＳトランジスターＮＴ１により構成される。
The pull-up
前記プルダウン部１４４は出力端子ＯＵＴにドレーンが連結され、第４ノードＮ４にゲートが連結され、ソースが第１電源電圧端子ＶＳＳに連結された第２ＮＭＯＳトランジスターＮＴ２により構成される。
The pull-down
前記プルアップ駆動部１４６はキャパシタＣ、第３乃至第５ＮＭＯＳトランジスター（ＮＴ３〜ＮＴ５）により構成される。前記キャパシタＣは第３ノードＮ３と出力端子ＯＵＴとの間に連結される。前記第３ＮＭＯＳトランジスターＮＴ３は第２電源電圧端子ＶＤＤにドレーンが連結され、入力端子ＩＮにゲートが連結され、第３ノードＮ３にソースが連結される。前記第４ＮＭＯＳトランジスターＮＴ４は第３ノードＮ３にドレーンが連結され、制御端子ＣＴにゲートが連結され、ソースが第１電源電圧端子ＶＳＳに連結される。前記第５ＮＭＯＳトランジスターＮＴ５は第３ノードＮ３にドレーンが連結され、第４ノードＮ４にゲートが連結され、ソースが第１電源電圧端子ＶＳＳに連結される。
The pull-up
この時、前記第３ＮＭＯＳトランジスターＮＴ３のサイズは第５ＮＭＯＳトランジスターＮＴ５のサイズより約２倍程度大きく形成される。 At this time, the size of the third NMOS transistor NT3 is about twice as large as the size of the fifth NMOS transistor NT5.
前記プルダウン駆動部１４８は第６及び第７ＮＭＯＳトランジスターＮＴ６、ＮＴ７により構成される。前記第６ＮＭＯＳトランジスターＮＴ６は第２電源電圧端子ＶＤＤにドレーンとゲートが共通に連結され、第４ノードＮ４にソースが連結される。前記第７ＮＭＯＳトランジスターＮＴ７は第４ノードＮ４にドレーン連結され、第３ノードＮ３にゲートが連結され、ソースが第１電源電圧端子ＶＳＳに連結される。
The pull-down
この時、第６ＮＭＯＳトランジスターＮＴ６のサイズは第７ＮＭＯＳトランジスターＮＴ７のサイズより約１０倍程度大きく形成される。
以上のように、シフトレジスタの各ステージは、一つのキャパシタＣとＮＴ３〜ＮＴ７の５つのトランジスタで構成されているので、液晶表示装置のサイズを減少させ、収率を増大させることができる。
At this time, the size of the sixth NMOS transistor NT6 is about 10 times larger than the size of the seventh NMOS transistor NT7.
As described above, each stage of the shift register includes one capacitor C and five transistors NT3 to NT7, so that the size of the liquid crystal display device can be reduced and the yield can be increased.
図１６に示したように、第１及び第２クロック信号（ＣＫ、ＣＫＢ）と開示信号ＳＴが前記第１シフトレジスタ１４１に供給されると、第一のステージＳＲＣ１では、前記開示信号ＳＴのエッジに応答してキャパシタＣを充電してプルアップ手段１４２をターンオンし、前記第１クロック信号ＣＫのハイレベル区間が出力端子ＯＵＴに第１出力信号ＯＵＴ１に発生される。次のゲートラインの駆動信号のエッジに応答してキャパシタＣを放電し、プルアップ手段１４２をターンオフさせる。一方、第３ノードＮ３の電位が放出されることにより第７ＮＭＯＳトランジスターＮＴ７がターンオフされ、第４ノードＮ４の電位が上昇する。第４ノードＮ４の上昇により第５ＮＭＯＳトランジスターＮＴ５がターンオンされ、プルアップ手段１４２はターンオフされる。また、次のゲートラインの駆動信号のエッジに応答して前記プルダウン手段１４４をターンオンさせる。
以後、第二ステージＳＲＣ２では、前記第一のステージＳＲＣ１の第１出力信号ＯＵＴ１に応答して、第２クロック信号ＣＫＢのハイレベル区間が出力端子ＯＵＴに第２出力信号ＯＵＴ２に発生される。このように、各ステージの出力端子ＯＵＴには第１乃至第ｎ出力信号（ＯＵＴ１〜ＯＵＴｎ）が順に発生される。
As shown in FIG. 16, when the first and second clock signals (CK, CKB) and the disclosure signal ST are supplied to the
Thereafter, in the second stage SRC2, in response to the first output signal OUT1 of the first stage SRC1, a high level interval of the second clock signal CKB is generated at the output terminal OUT as the second output signal OUT2. As described above, the first to n-th output signals (OUT1 to OUTn) are sequentially generated at the output terminal OUT of each stage.
図１７は図５に示したゲート駆動回路を構成する本発明の第２実施形態による第２シフトレジスタの構成図である。 FIG. 17 is a block diagram of a second shift register according to the second embodiment of the present invention that constitutes the gate driving circuit shown in FIG.
図１７に示すように、前記ゲート駆動回路１４０は複数のステージ（ＳＲＣ１〜ＳＲＣｎ）が従属連結された一つの第２シフトレジスタ１４２により構成される。即ち、各ステージの出力端子ＯＵＴが次のステージの入力端子ＩＮに連結され、また、前のステージの制御端子ＣＴに連結されることにより、前記各ステージが従属的に連結される。
As shown in FIG. 17, the
前記第２シフトレジスタ１４２は前記ゲートライン（ＧＬ１〜ＧＬｎ）に対応するｎ個のステージ（ＳＲＣ１〜ＳＲＣｎ）と一つのダミーステージ（ＳＲＣｎ＋１）により構成される。即ち、一つフレームの間に前記各ステージが順に駆動されることにより、前記ｎ個のゲートラインＧＬを順にスキャンニングする。
The
ここで、前記ダミーステージ（ＳＲＣｎ＋１）は、前記Ｎ番目ステージＳＲＣｎの制御端子ＣＴに制御信号を提供するために用意されたステージである。しかし、前記ダミーステージ（ＳＲＣｎ＋１）はシフトレジスタの最後のステージとして、次のステージが存在しないために、前記ダミーステージ（ＳＲＣｎ＋１）の制御端子ＣＴはフローティング状態になって、前記ダミーステージ（ＳＲＣｎ＋１）が不安定に動作する可能性がある。 Here, the dummy stage (SRCn + 1) is a stage prepared for providing a control signal to the control terminal CT of the Nth stage SRCn. However, since the dummy stage (SRCn + 1) is the last stage of the shift register and there is no next stage, the control terminal CT of the dummy stage (SRCn + 1) is in a floating state, and the dummy stage (SRCn + 1) It may work unstable.
このような、ダミーステージ（ＳＲＣｎ＋１）の不安定動作を解消するために、図１７に示したように、前記ダミーステージ（ＳＲＣｎ＋１）の制御端子ＣＴには第一のステージＳＲＣ１に開示信号を提供するための開示信号入力端子が連結される。即ち、前記ダミーステージ（ＳＲＣｎ＋１）の制御端子ＣＴは前記開示信号を制御信号として供給される。 In order to eliminate such unstable operation of the dummy stage (SRCn + 1), as shown in FIG. 17, a disclosure signal is provided to the first stage SRC1 to the control terminal CT of the dummy stage (SRCn + 1). Disclosure signal input terminals for connecting. That is, the control signal CT of the dummy stage (SRCn + 1) is supplied with the disclosed signal as a control signal.
動作時に、一つのフレームが終わって、次のフレームのために前記第一のステージＳＲＣ１の開示信号入力端子にハイレベル区間を有する開示信号が入力されると、前のフレームで駆動された前記ダミーステージ（ＳＲＣｎ＋１）の制御端子ＣＴには前記開示信号のハイレベル区間が制御信号に提供される。 In operation, when a disclosure signal having a high level period is input to the disclosure signal input terminal of the first stage SRC1 for the next frame after one frame ends, the dummy driven in the previous frame is input. The control terminal CT of the stage (SRCn + 1) is provided with a high level section of the disclosed signal as a control signal.
このように、前記ダミーステージ（ＳＲＣｎ+１）の制御端子ＣＴに開示信号が入力される前記第一のステージＳＲＣ１の入力端子ＩＮと連結させることにより、前記ダミーステージ（ＳＲＣｎ＋１）の不安定動作を防止することができる。 As described above, the dummy stage (SRCn + 1) is connected to the input terminal IN of the first stage SRC1 to which the disclosure signal is input to the control terminal CT of the dummy stage (SRCn + 1), thereby preventing the unstable operation of the dummy stage (SRCn + 1). Can be prevented.
勿論、前記ダミーステージ（ＳＲＣｎ＋１）の不安定動作を解消するために、図１８のように、すぐに前のステージから制御信号を受けることもできる。 Of course, in order to eliminate the unstable operation of the dummy stage (SRCn + 1), it is possible to immediately receive a control signal from the previous stage as shown in FIG.
図１８は図５に図示されたゲート駆動回路を構成する本発明の第３実施形態による第３シフトレジスタの構成図であり、図１９は図１８に図示された第３シフトレジスタを具体的に示した回路図である。 18 is a block diagram of a third shift register according to the third embodiment of the present invention that constitutes the gate driving circuit shown in FIG. 5, and FIG. 19 is a block diagram illustrating the third shift register shown in FIG. It is the circuit diagram shown.
図１８に示すように、前記ゲート駆動回路１４０は複数のステージ（ＳＲＣ１〜ＳＲＣｎ）が従属連結された一つの第３シフトレジスタ１４３により構成される。即ち、各ステージの出力端子ＯＵＴが次のステージの入力端子ＩＮに連結され、また、前のステージの制御端子ＣＴに連結されることにより、前記各ステージが従属的に連結される。
As shown in FIG. 18, the
前記第３シフトレジスタ１４３は前記ゲートライン（ＧＬ１〜ＧＬｎ）に対応するｎ個のステージ（ＳＲＣ１〜ＳＲＣｎ）と一つのダミーステージ（ＳＲＣｎ＋１）により構成される。ここで、前記ダミーステージ（ＳＲＣｎ＋１）は前記Ｎ番目ステージＳＲＣｎの制御端子ＣＴに制御信号を提供するために用意されたステージである。しかし、前記ダミーステージ（ＳＲＣｎ＋１）は最後のステージとして、次のステージが存在しないために、前記ダミーステージ（ＳＲＣｎ＋１）の制御端子ＣＴには次のステージの出力端子が連結されない。
The
従って、前記ダミーステージ（ＳＲＣｎ＋１）の制御端子ＣＴは、前記Ｎ番目ステージＳＲＣｎの第４ノードＮ４と連結される。 Accordingly, the control terminal CT of the dummy stage (SRCn + 1) is connected to the fourth node N4 of the Nth stage SRCn.
そうすると、添付する図１９を参照して前記第４ノードＮ４の電位について簡略に説明する。 Then, the potential of the fourth node N4 will be briefly described with reference to FIG.
まず、前記Ｎ番目ステージＳＲＣｎで、前のステージの出力信号が入力端子ＩＮに提供され、第７ＮＭＯＳトランジスターＮＴ７をターンオンさせる。従って、前記第４ノードＮ４の電位が第１電源電圧端子ＶＳＳにダウンされる。 First, in the Nth stage SRCn, the output signal of the previous stage is provided to the input terminal IN to turn on the seventh NMOS transistor NT7. Accordingly, the potential of the fourth node N4 is lowered to the first power supply voltage terminal VSS.
以後、前記第７ＮＭＯＳトランジスターＮＴ７がターンオンされても、第６ＮＭＯＳトランジスターＮＴ６のサイズが前記第７ＮＭＯＳトランジスターＮＴ７のサイズより約１６倍程度大きいために、第４ノードＮ４は第１電源電圧端子ＶＳＳ状態に続けて維持される。この時、Ｎ番目ステージＳＲＣｎの制御端子ＣＴに提供される前記ダミーステージ（ＳＲＣｎ＋１）の出力信号がターンオン電圧に上昇すると、前記第７ＮＭＯＳトランジスターＮＴ７がターンオフされるので、前記第６ＮＭＯＳトランジスターＮＴ６を通じて前記第４ノードＮ４に第２電源電圧端子ＶＤＤのみ供給される状態になる。従って、前記第４ノードＮ４の電位は第１電源電圧端子ＶＳＳから第２電源電圧端子ＶＤＤに上昇され始める。 Thereafter, even if the seventh NMOS transistor NT7 is turned on, the size of the sixth NMOS transistor NT6 is about 16 times larger than the size of the seventh NMOS transistor NT7, so that the fourth node N4 continues to be in the state of the first power supply voltage terminal VSS. Maintained. At this time, when the output signal of the dummy stage (SRCn + 1) provided to the control terminal CT of the Nth stage SRCn rises to a turn-on voltage, the seventh NMOS transistor NT7 is turned off, and thus the sixth NMOS transistor NT6 is used to turn the seventh NMOS transistor NT6 on. Only the second power supply voltage terminal VDD is supplied to the four nodes N4. Accordingly, the potential of the fourth node N4 starts to rise from the first power supply voltage terminal VSS to the second power supply voltage terminal VDD.
続いて、前記制御端子ＣＴに印加されるダミーステージ（ＳＲＣｎ＋１）の出力信号がローレベルに下降され、第４ＮＭＯＳトランジスターＮＴ４がターンオフされても、前記第４ノードＮ４は前記第６ＮＭＯＳトランジスターＮＴ６を通じて第２電源電圧端子ＶＤＤにバイアスされた状態を維持する。 Subsequently, even if the output signal of the dummy stage (SRCn + 1) applied to the control terminal CT is lowered to a low level and the fourth NMOS transistor NT4 is turned off, the fourth node N4 is connected to the second node through the sixth NMOS transistor NT6. The state of being biased to the power supply voltage terminal VDD is maintained.
ここで、前記第４ノードＮ４は前記ダミーステージ（ＳＲＣｎ＋１）の制御端子ＣＴに連結されるために、前記第４ノードＮ４の電位により前記ダミーステージ（ＳＲＣｎ＋１）の第４ＮＭＯＳトランジスターＮＴ４がターンオンされることにより、前記ダミーステージ（ＳＲＣｎ＋１）の出力端子ＯＵＴの出力信号をターンオフ電圧状態に遷移させる。これにより、前記ダミーステージ（ＳＲＣｎ＋１）は安定動作を実施することができる。 Here, since the fourth node N4 is connected to the control terminal CT of the dummy stage (SRCn + 1), the fourth NMOS transistor NT4 of the dummy stage (SRCn + 1) is turned on by the potential of the fourth node N4. Thus, the output signal of the output terminal OUT of the dummy stage (SRCn + 1) is changed to the turn-off voltage state. Thereby, the dummy stage (SRCn + 1) can perform a stable operation.
このように、前記ダミーステージ（ＳＲＣｎ＋１）の制御端子ＣＴをＮ番目ステージＳＲＣｎの第４ノードＮ４に連結させることにより、図１７に図示された本発明の第２実施例による前記第２シフトレジスタ１４２でのように、前記第一のステージＳＲＣ１の入力端子ＩＮと前記ダミーステージ（ＳＲＣｎ＋１）の制御端子ＣＴを連結するための別途の配線を必要としない。
In this way, the
図２０は図３に図示された単一パターン層からなった可撓性印刷回路基板ＦＰＣを図示した斜視図である。 20 is a perspective view illustrating a flexible printed circuit board FPC having a single pattern layer illustrated in FIG.
図２０に示すように、前記ＦＰＣ１９０は前記液晶表示パネル１１０の外部に配置される回路基板及び前記液晶表示パネル１１０を電気的に連結させるための複数のパターン１９１ａを備える。即ち、前記ＦＰＣ１９０は前記回路基板から発生された信号を前記統合駆動チップ１８０に提供する役割を有する。
As shown in FIG. 20, the
この時、前記統合駆動チップ１８０には外部映像データ信号１８１ａ及び外部制御信号１８１ｂが入力される。具体的に、前記外部制御信号１８１ｂは垂直及び水平同期信号（ＶＳＹＮＣ、ＨＳＹＮＣ）、メインクロック信号（ＭＣＬＫ）を含む。
At this time, an external video data signal 181a and an
即ち、前記統合駆動チップ１８０を前記液晶表示パネル１００内に装着することにより、前記ＦＰＣ１９０を通じて前記液晶表示パネル１００に提供される信号の数が減少することにより、前記ＦＰＣ１９０に備えられるパターン１９１ａの数もそれに応じて減少される。
That is, by mounting the
一方、前記複数のパターン１９１ａは前記ＦＰＣ１９０の第１フィルム１９１上に形成され、前記第１フィルム１９１と対向して備えられる第２フィルム１９２によりカバーされる。上述したように、前記パターン１９１ａの数減少により、前記ＦＰＣ１９０は単一パターン層を備えることになる。
Meanwhile, the plurality of
図２１は、本発明のまた他の実施形態による液晶表示パネルを図示した平面図である。また、図２２は図２１に図示された液晶表示パネルを具体的に示したブロック図であり、図２３は図２２に図示されたシフトレジスタの出力波形図である。 FIG. 21 is a plan view illustrating a liquid crystal display panel according to another embodiment of the present invention. 22 is a block diagram specifically showing the liquid crystal display panel shown in FIG. 21, and FIG. 23 is an output waveform diagram of the shift register shown in FIG.
図２１に示すように、前記薄膜トランジスター基板１２０はカラーフィルタ基板１３０と対応する第１領域及び対応しない第２領域に区分される。また、前記第１領域は表示領域と周辺領域を含み、前記表示領域にはロー方向に延びて複数のデータラインＤＬが形成され、コラム方向に延びて複数のゲートラインＧＬが形成される。
As shown in FIG. 21, the thin
この時、前記表示領域の左右周辺領域には、各々第１及び第２ゲート駆動回路１６０、１７０が左右対称的に配置される。すなわち、前記表示領域の左側周辺領域には、前記複数のゲートラインＧＬのうちの奇数番目ラインと連結された第１ゲート駆動回路１６０が配置され、前記表示領域の右側周辺領域には前記複数のゲートラインのうちの偶数番目ラインと連結された第２ゲート駆動回路１７０が配置される。また、前記左側周辺領域及び右側周辺領域に隣接する上側周辺領域には、前記複数のデータラインと連結されたラインブロック選択回路１５０が配置される。
ラインブロック選択回路１５０は、ブロック単位のアナログ駆動信号を入力し、複数のデータラインＤＬの各ラインブロックを選択し、選択されたラインブロックのデータラインＤＬブロック単位のアナログ駆動信号をスイッチングする。
At this time, the first and second
The line
この時、前記薄膜トランジスター基板１２０の第２領域には前記液晶表示パネル１１０の全般的な駆動を制御する統合駆動チップ１８０が装着される。前記統合駆動チップ１８０には前記液晶表示パネル１１０の外部に配置された回路基板から外部映像データ信号１８１ａ及び外部制御信号１８１ｂが入力される。また、前記統合駆動チップ１８０は前記第１及び第２ゲート駆動回路１６０、１７０の駆動を制御する第１及び第２駆動制御信号（ＧＣ１、ＧＣ２）を出力し、ラインブロック選択回路１５０にラインブロック選択信号ＴＧを出力し、前記複数のデータラインＤＬの各々にアナログ画素データを出力する。
At this time, an
前記統合駆動チップ１８０の複数の出力端子のうちの第１及び第２駆動制御信号出力端子は、前記第１及び第２ゲート駆動回路１６０、１７０の入力端子と連結され、前記ラインブロック選択信号出力端子は、前記ラインブロック選択回路１５０の制御端子と連結される。一方、複数のチャンネル端子ＣＨは前記ラインブロック選択回路１５０の入力端子と連結される。前記ラインブロック選択回路１５０の出力端子は各々前記複数のデータラインＤＬに連結される。
Of the plurality of output terminals of the
具体的に、前記第１駆動制御信号ＧＣ１は開示信号ＳＴ、第１クロック信号ＣＫ、第１電源電圧ＶＯＦＦ又はＶＳＳ及び第２電源電圧ＶＯＮ又はＶＤＤを含み、前記第２駆動制御信号ＧＣ２は第２クロック信号ＣＫＢ、第１電源電圧ＶＯＦＦ又はＶＳＳ及び第２電源電圧ＶＯＮ又はＶＤＤを含む。 Specifically, the first drive control signal GC1 includes a disclosure signal ST, a first clock signal CK, a first power supply voltage VOFF or VSS, and a second power supply voltage VON or VDD, and the second drive control signal GC2 is a second signal. The clock signal CKB, the first power supply voltage VOFF or VSS, and the second power supply voltage VON or VDD are included.
図２２に示すように、前記第１ゲート駆動回路１６０は奇数番目ゲートライン（ＧＬ１〜ＧＬ２ｎ−１）が延びた表示領域の右側周辺領域に配置され、各々の出力端子（ＯＵＴ１〜ＯＵＴ２ｎ−１）が前記奇数番目ゲートライン（ＧＬ１〜ＧＬ２ｎ−１）に連結された第１シフトレジスタトランジスター１６１により構成される。一方、前記第２ゲート駆動回路１７０は偶数番目ゲートライン（ＧＬ２〜ＧＬ２ｎ）が延びた表示領域の右側周辺領域に配置され、各々の出力端子（ＯＵＴ２〜ＯＵＴ２ｎ）が前記偶数番目ゲートライン（ＧＬ２〜ＧＬ２ｎ）に連結された第２シフトレジスタトランジスター１７１により構成される。
As shown in FIG. 22, the first
前記第１シフトレジスタ１６１のｉ番目ステージＳＲＣｉの出力は、ｉ番目ゲートラインＧＬｉを通じて右側周辺領域に第２シフトレジスタ１７１のｊ番目ステージＳＲＣｊの入力端子ＩＮｊに提供され、同時にｊ−ｉ番目ステージ（ＳＲＣｊ−ｉ）の制御端子ＣＴｊ−１に制御信号に提供される。同様に、前記第２シフトレジスタ１７１のｊ番目ステージＳＲＣｊの出力は第１シフトレジスタトランジスター１６１のｉ＋１番目ステージＳＲＣｉ＋１の入力端子ＩＮｉ＋１に提供され、同時に第１シフトレジスタ１６１のｉ番目ステージＳＲＣｉの制御端子ＣＴｉに制御信号に提供される。ここで、ｉ，ｊは例えば、ｉ＝２ｎ−１，ｊ＝２ｎである。
The output of the i-th stage SRCi of the
前記第１シフトレジスタ１６１の最後ステージＳＲＣｎ＋１は、ダミーステージに前記第２シフトレジスタ１７１の最後ステージＳＲＣｎの制御端子ＣＴｎに制御信号を提供するために付加される。
The last stage SRCn + 1 of the
図２３に示すように、奇数番目ゲートライン（ＧＬ１〜ＧＬ２ｎ−１）と偶数番目ゲートライン（ＧＬ２〜ＧＬ２ｎ）が開示信号ＳＴにより順にシフトされ、前記第１及び第２クロック信号ＣＫ、ＣＫＢに同期され互いに交互的にスキャンニングされることが分かる。 As shown in FIG. 23, the odd-numbered gate lines (GL1 to GL2n-1) and the even-numbered gate lines (GL2 to GL2n) are sequentially shifted by the disclosed signal ST and synchronized with the first and second clock signals CK and CKB. It can be seen that they are scanned alternately.
一つの水平ラインをなす複数の画素のうちの奇数番目画素は対応される奇数番目ゲートライン（ＧＬ１〜ＧＬ２ｎ−１）により駆動され、偶数番目画素は対応される偶数番目ゲートライン（ＧＬ２〜ＧＬ２ｎ）により駆動される。 Of the plurality of pixels forming one horizontal line, odd-numbered pixels are driven by corresponding odd-numbered gate lines (GL1 to GL2n-1), and even-numbered pixels are corresponding to even-numbered gate lines (GL2 to GL2n). Driven by.
だから、一つの水平ラインの全ての画素を駆動するためには、二つのゲートラインＧＬ１、ＧＬ２が駆動される。従って、ゲートラインの数は２倍に増加され、垂直解像度が１６０水平ラインである場合には３２０ゲートラインが配置される。 Therefore, in order to drive all the pixels of one horizontal line, the two gate lines GL1 and GL2 are driven. Therefore, the number of gate lines is doubled, and 320 gate lines are arranged when the vertical resolution is 160 horizontal lines.
このようなゲート駆動方式により水平方向へ隣接する二つの薄膜トランジスターが一つのデータラインを共有し、二つの薄膜トランジスターは互いに分離されたゲートラインに連結される。従って、同一な水平ラインにある画素であっても奇数番目画素は第１ゲート駆動回路１６０によりまず充填され、偶数番目画素は第２ゲート駆動回路１７０により１クロック遅延され充填される。
According to such a gate driving method, two thin film transistors adjacent in the horizontal direction share one data line, and the two thin film transistors are connected to gate lines separated from each other. Accordingly, even if the pixels are on the same horizontal line, the odd-numbered pixels are first filled by the first
図２４は本発明のまた他の実施形態による液晶表示パネルを具体的に示した平面図である。 FIG. 24 is a plan view specifically showing a liquid crystal display panel according to another embodiment of the present invention.
図２４に示すように、前記薄膜トランジスター基板１２０はカラーフィルタ基板１３０と対応する第１領域及び対応しない第２領域に区分される。また、前記第１領域は表示領域と周辺領域を含み、前記表示領域にはロー方向に延びて複数のデータラインＤＬが形成され、コラム方向に延びて複数のゲートラインが形成される。前記表示領域の上側周辺領域には前記複数のデータラインＤＬを選択的に駆動するためのラインブロック選択回路１５０が形成される。
As shown in FIG. 24, the thin
一方、前記第２領域には前記液晶表示パネル１１０の全般的な駆動を制御する統合駆動チップ２００が備えられる。
Meanwhile, an
具体的に、前記統合駆動チップ２００に前記液晶表示パネル１１０の外部に配置された回路基板から外部映像データ信号１８１ａ及び外部制御信号１８１ｂが入力されると、奇数番目ゲートライン（ＧＬ２ｎ−１）を駆動するための第１ゲート駆動信号ＧＤ１及び偶数番目ゲートライン（ＧＬ２ｎ）を駆動するための第２ゲート駆動信号ＧＤ２を出力する。また、前記統合駆動チップ２００は前記複数のデータラインＤＬ各々にアナログ画素データを出力する。
Specifically, when an external video data signal 181a and an
前記統合駆動チップ２００の第１ゲート駆動信号出力端子は、前記奇数番目ゲートライン（ＧＬ２ｎ−１）と連結され、第２ゲート駆動信号出力端子は前記偶数番目ゲートライン（ＧＬ２ｎ）と連結される。また、統合駆動チップ２００のチャンネル端子（ＣＨ）は前記ラインブロック選択回路１５０に連結され、前記統合駆動チップ２００から出力された選択信号ＴＧはラインブロック選択回路１５０に印加される。
The first driving signal output terminal of the
図２５は図２４に図示された統合駆動チップの内部構成を具体的に示したブロックである。図２５を説明するにおいて、図７に図示された構成要素と同一な機能を実施する構成要素に対しては同じ参照番号を併記し、その駆動要素の説明は省略する。 FIG. 25 is a block diagram specifically showing the internal configuration of the integrated driving chip shown in FIG. In the description of FIG. 25, the same reference numerals are given to components that perform the same functions as the components illustrated in FIG. 7, and description of the drive elements is omitted.
図２５に示すように、前記統合駆動チップ２００はインターフェース部１８１、メモリ部１８３、レベルシフト部１８４、ソース駆動部１８５、第１ゲート駆動部１８８、第２ゲート駆動部１８９及びコントローラ部１８２とを含む。
As shown in FIG. 25, the
前記コントローラ部１８２は前記レベルシフト部１８４に第１及び第２駆動制御信号ＧＣ１、ＧＣ２及びラインブロック選択信号ＴＧを提供する。この時、前記第１及び第２駆動制御信号ＧＣ１、ＧＣ２は開示信号ＳＴ、第１クロック信号ＣＫ、第２クロック信号ＣＫＢ、第１電源電圧端子ＶＳＳ及び第２電源電圧端子ＶＤＤを含む。
The
前記レベルシフト部１８４は前記コントローラ部１８２から提供された第１及び第２駆動制御信号ＧＣ１、ＧＣ２のレベルをシフティングして第１ゲート駆動部１８８及び第２ゲート駆動部１８９に各々提供する。
The
前記第１ゲート駆動部１８８は前記第１駆動制御信号ＧＣ１により前記奇数番目ゲートライン（ＧＬ２ｎ−１）を駆動するための第１ゲート駆動信号ＧＤ１を出力し、前記第２ゲート駆動部１８９は前記第２駆動制御信号ＧＣ２により、前記偶数番目ゲートライン（ＧＬ２ｎ）を駆動するための第２ゲート駆動信号ＧＤ２を出力する。
The
また、前記統合駆動チップ２００は共通電圧Ｖｃｏｍを発生して前記液晶表示パネル１１０上に形成された共通電極ラインに提供するための共通電圧発生部１８６及び外部からＤＣ電源１８７ａの供給を受けて前記第１ＤＣ電源電圧１８７ａのレベルをアップ又はダウンさせて、前記タイミングコントローラ部１８２、レベルシフト部１８４、ソース駆動部１８５及び共通電圧発生部１８６に提供するためのＤＣ／ＤＣコンバータ１８７をさらに含む。統合駆動チップ２００内に、ゲートラインを２グループに分離して駆動するための第１ゲート駆動部１８８及び第２ゲート駆動部１８９を内蔵することで、液晶表示パネルに装着される駆動チップが一側面にのみ取り付けられることとなる。よって、液晶表示装置のサイズを減少させることができる。
The
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できるであろう。 As described above, the embodiments of the present invention have been described in detail. However, the present invention is not limited to the embodiments, and as long as it has ordinary knowledge in the technical field to which the present invention belongs, without departing from the spirit and spirit of the present invention, The present invention may be modified or changed.
上述したオンガラスシングルチップ液晶表示装置によると、表示領域の周辺領域に液晶表示パネルを駆動する一つの統合駆動チップを装着することにより、チップを装着するに所要される工程時間及び不良率を減少させることができ、さらに全体的なサイズを減少させることができる。 According to the above-described on-glass single-chip liquid crystal display device, by mounting one integrated driving chip for driving the liquid crystal display panel in the peripheral area of the display area, the process time and the defect rate required for mounting the chip are reduced. And the overall size can be reduced.
また、表示領域の周辺領域にデータラインが延びた表示領域の周辺領域にラインブロック選択回路を表示領域の薄膜トランジスターと同一工程により形成し、１ライン分の画素データをラインブロック選択回路を通じて時分割して駆動することにより、前記統合駆動チップのチャンネル端子と前記データラインとの互換性を確保することができる。 In addition, a line block selection circuit is formed in the peripheral area of the display area in which the data lines extend in the peripheral area of the display area by the same process as the thin film transistor in the display area, and pixel data for one line is time-divided through the line block selection circuit By driving in this manner, compatibility between the channel terminal of the integrated driving chip and the data line can be ensured.
また、ゲートラインが延びた表示領域の左右周辺領域にゲートライン駆動回路を表示領域の薄膜トランジスターと同一工程により、ジグザグに配置されるように形成することにより、表示領域の左右対称的配置が可能であり、基板上で高い垂直解像度を有した装置にも適用可能である。 In addition, the display area can be symmetrically arranged by forming the gate line driving circuit in the zigzag manner in the same process as the thin film transistor in the display area in the left and right peripheral area of the display area where the gate line extends. The present invention can also be applied to an apparatus having a high vertical resolution on a substrate.
また、液晶表示パネル上に複数のゲートラインを駆動するためのゲート駆動部及び複数のデータラインを駆動するためのソース駆動部を内蔵する統合駆動チップを装着することにより、液晶表示装置が左右対称形からなり、有効ディスプレー面積を増加させることができる。 In addition, the liquid crystal display device is symmetrically mounted on the liquid crystal display panel by mounting an integrated driving chip including a gate driving unit for driving a plurality of gate lines and a source driving unit for driving a plurality of data lines. Due to the shape, the effective display area can be increased.
１００ 液晶表示パネルアセンブリ
１１０ 液晶表示パネル
１２０ 薄膜トランジスター
１３０ カラーフィルタ基板
１５０ ラインブロック選択回路
１６０ 第１ゲート駆動回路
１６１ 第１シフトレジスタトランジスター
１７１ 第２シフトレジスタトランジスター
１７０ 第２ゲート駆動回路
１８０ 統合駆動チップ
１８１ インターフェース部
１８１ａ 外部映像データ信号
１８１ｂ 外部制御信号
１８２ コントローラ部
１８３ メモリ部
１８４ レベルシフト部
１８５ ソース駆動部
１８６ 共通電圧発生部
１９０ ＦＰＣ
１９１ 第１フィルム
１９２ 第２フィルム
２００ 統合駆動チップ
２２０ ランプアセンブリ
２４０ 導光板
２６０ 光学シート
２８０ 反射板
２９０ モールドフレーム
３００ シャーシ
４００ カバー
100 Liquid crystal
191
Claims (7)
前記第１基板と対面する第２基板及び前記第１及び第２基板間に封入される液晶を含む液晶表示装置において、
前記第１基板は、
前記表示領域にマトリックス状に提供される複数のスイッチング素子と、
前記表示領域にマトリックス状に提供され、前記複数のスイッチング素子のうち、対応するスイッチング素子の第１電流電極に連結される複数の画素電極と、
前記複数のスイッチング素子のうちの各ロー方向のスイッチング素子の制御電極に共通に連結される複数のゲートラインと、
前記複数のスイッチング素子のうちの各コラム方向のスイッチング素子の第２電流電極に共通に連結される複数のデータラインと、
前記複数のデータラインの一端が延びた周辺領域に集積され、ブロック単位のアナログ駆動信号を入力し、前記複数のデータラインの各ラインブロックを選択し、選択されたラインブロックのデータラインに前記ブロック単位のアナログ駆動信号をスイッチングするためのラインブロック選択回路と、
前記ラインブロック選択回路が形成された周辺領域に取付けられ、外部映像データ及び外部制御信号を入力して前記複数のゲートラインのうちの奇数番目ラインに第１ゲート駆動信号を提供し、前記複数のゲートラインのうちの偶数番目ラインに第２ゲート駆動信号を提供し、前記ラインブロック選択回路にラインブロック選択信号及びブロック単位のアナログ駆動信号を出力するための統合駆動チップとを備え、
前記統合駆動チップは、
前記奇数番目ラインに前記第１ゲート駆動信号を提供する第１ゲート駆動部と、
前記偶数番目ラインに前記第２ゲート駆動信号を提供する第２ゲート駆動部と、を含むことを特徴とするオンガラスシングルチップ液晶表示装置。 A first substrate including a display region and a peripheral region of the display region;
In a liquid crystal display device including a second substrate facing the first substrate and a liquid crystal sealed between the first and second substrates,
The first substrate is
A plurality of switching elements provided in a matrix in the display area;
A plurality of pixel electrodes provided in a matrix in the display region and connected to a first current electrode of a corresponding switching element among the plurality of switching elements;
A plurality of gate lines commonly connected to a control electrode of each row direction switching element among the plurality of switching elements;
A plurality of data lines commonly connected to the second current electrodes of the switching elements in the column direction among the plurality of switching elements;
The plurality of data lines are integrated in a peripheral region where one end of the plurality of data lines extends, and an analog drive signal is input in block units, each line block of the plurality of data lines is selected, and the block is added to the data line of the selected line block. A line block selection circuit for switching the analog drive signal of the unit;
The line block selection circuit is attached to a peripheral region, and external video data and an external control signal are input to provide a first gate driving signal to odd-numbered lines of the plurality of gate lines, An integrated driving chip for providing a second gate driving signal to even-numbered lines of the gate lines and outputting a line block selection signal and an analog driving signal in units of blocks to the line block selection circuit;
The integrated drive chip is
A first gate driver for providing the first gate drive signal to the odd-numbered lines;
An on-glass single-chip liquid crystal display device, comprising: a second gate driving unit that provides the second gate driving signal to the even-numbered lines.
前記外部映像データ及び外部制御信号の入力をインターフェイシングするためのインターフェース部と、
前記外部映像データを貯蔵するためのメモリ部と、
前記メモリ部から読出されたブロック単位の映像データを入力してブロック単位のアナログ駆動信号を出力するためのソース駆動部と、
第１駆動制御信号、第２駆動制御信号及びラインブロック選択信号のレベルをシフティングトして出力するためのレベルシフト部と、
前記インターフェース部を通じて入力された前記外部制御信号に応答し、前記外部映像データを前記メモリ部に貯蔵し、前記第１、第２駆動制御信号及びラインブロック選択信号を生成して前記レベルシフト部に提供し、前記メモリ部に貯蔵された映像データをブロック単位に読出して前記ソース駆動部に提供するコントローラ部をさらに備える、請求項１に記載のオンガラスシングルチップ液晶表示装置。 The integrated drive chip is
An interface unit for interfacing the input of the external video data and the external control signal;
A memory unit for storing the external video data;
A source driver for inputting block-unit video data read from the memory unit and outputting a block-unit analog drive signal;
A level shift unit for shifting and outputting levels of the first drive control signal, the second drive control signal, and the line block selection signal;
In response to the external control signal input through the interface unit, the external video data is stored in the memory unit, and the first and second drive control signals and the line block selection signal are generated to the level shift unit. 2. The on-glass single-chip liquid crystal display device according to claim 1, further comprising a controller unit that provides and reads the video data stored in the memory unit in units of blocks and provides the data to the source driver.
共通電圧を発生して前記液晶表示パネル上に形成された共通電極ラインに提供するための共通電圧発生部と、
外部から電圧の供給を受けて前記外部電圧のレベルアップ又はダウンさせ、前記コントローラ部、レベルシフト部、ソース駆動部及び共通電圧発生部に提供するためのＤＣ／ＤＣコンバータをさらに含む、請求項２に記載のオンガラスシングルチップ液晶表示装置。 The integrated drive chip is
A common voltage generator for generating a common voltage and providing it to a common electrode line formed on the liquid crystal display panel;
The power supply further includes a DC / DC converter for receiving a voltage supply from the outside to increase or decrease the level of the external voltage and to provide the controller unit, a level shift unit, a source driver, and a common voltage generator. An on-glass single-chip liquid crystal display device as described in 1.
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