JP5045167B2 - 発振回路及び半導体装置 - Google Patents
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Description
(付記1)
第1の発振回路と、
該第1の発振回路より長い発振安定時間を有する第2の発振回路と、
該第2の発振回路の発振安定時間の経過を示す安定信号を出力する信号生成回路と、
選択信号に基づいて該第1及び第2の発振回路の出力の一方を選択出力するスイッチ回路と、
抑止信号に基づいて該第2の発振回路の起動を抑止する抑止回路とを備え、
該第1及び第2の発振回路が同時に起動されて該スイッチ回路により該第1の発振回路の出力が選択出力された後に該第2の発振回路の出力に切り替えられるモードと、
該第1の発振回路が起動されて該抑止回路により該第2の発振回路が起動されず該スイッチ回路により該第1の発振回路の出力のみが選択出力されるモードと
を有することを特徴とする発振回路。
(付記2)
該信号生成回路は、該第1の発振回路の出力をカウントして該安定信号を生成することを特徴とする付記1記載の発振回路。
(付記3)
該第1の発振回路はCR発振回路からなり、該第2の発振回路は水晶発振回路又はセラミック発振回路からなることを特徴とする付記1又は2記載の発振回路。
(付記4)
該安定信号が該信号生成回路からMCUのソフトウェアにより参照可能に設定されると共に、該ソフトウェアにより該選択信号及び該抑止信号が設定される制御レジスタ部を更に備えたことを特徴とする付記1乃至3のいずれか1項記載の発振回路。
(付記5)
第1の発振回路と、
該第1の発振回路より長い発振安定時間を有する第2の発振回路と、
外部からも情報を設定可能であると共に、外部より設定されている情報を参照可能な制御レジスタ部と、
該第2の発振回路の発振安定時間の経過を示す安定フラグを出力して該制御レジスタ部に設定する信号生成回路と、
該制御レジスタ部に設定されている選択ビットに基づいて該第1及び第2の発振回路の出力の一方を選択出力するスイッチ回路とを備え、
該第1及び第2の発振回路が同時に起動されて該スイッチ回路により該第1の発振回路の出力が選択出力された後に該第2の発振回路の出力に切り替えられる第1のモードを有することを特徴とする発振回路。
(付記6)
該制御レジスタ部に設定されている抑止信号に基づいて該第2の発振回路の起動を抑止する抑止回路を更に備え、
該第1の発振回路が起動されて該抑止回路により該第2の発振回路が起動されず該スイッチ回路により該第1の発振回路の出力のみが選択出力される第2のモードを有することを特徴とする付記5記載の発振回路。
(付記7)
該制御レジスタ部は、該外部に対する割り込み信号を発生するための割り込みフラグが該信号生成回路から設定されると共に、該割り込みフラグが設定された場合に割り込みを許可するためのビットが該外部から設定され、該第2の発振回路の発振安定時間の経過後に割り込み信号を発生することを特徴とする付記6記載の発振回路。
(付記8)
クロック生成回路と、制御レジスタ部と、CPUを備えた半導体装置であって、
該クロック生成回路は第1の発振回路と、該第1の発振回路より長い発振安定時間を有する第2の発振回路と、該CPUのソフトウェアからも情報を設定可能であると共に該ソフトウェアより設定されている情報を参照可能な制御レジスタ部と、該第2の発振回路の発振安定時間の経過を示す安定フラグを出力して該制御レジスタ部に設定する信号生成回路と、該制御レジスタ部に設定されている選択ビットに基づいて該第1及び第2の発振回路の出力の一方を選択出力するスイッチ回路とを備え、
該半導体装置の電源投入後、リセット後又はスタンバイ状態から動作状態への復帰後に、該第1及び第2の発振回路が同時に起動されて該スイッチ回路により該第1の発振回路の出力が選択出力された後に該第2の発振回路の出力に切り替えられる第1のモードを有することを特徴とする半導体装置。
(付記9)
該クロック生成回路は、該制御レジスタ部に設定されている抑止信号に基づいて該第2の発振回路の起動を抑止する抑止回路を更に備え、
該半導体装置は、該第1の発振回路が起動されて該抑止回路により該第2の発振回路が起動されず該スイッチ回路により該第1の発振回路の出力のみが選択出力される第2のモードを有することを特徴とする付記8記載の半導体装置。
(付記10)
該制御レジスタ部は、該ソフトウェアに対する割り込み信号を発生するための割り込みフラグが該信号生成回路から設定されると共に、該割り込みフラグが設定された場合に該ソフトウェアへの割り込みを許可するためのビットが該ソフトウェアから設定され、該第2の発振回路の発信安定時間の経過後に割り込み信号を発生することを特徴とする付記9記載の半導体装置。
(付記11)
該スイッチ回路の出力は、クロックとして該CPUに供給されることを特徴とする付記8乃至10のいずれか1項記載の半導体装置。
(付記12)
該制御レジスタ部は、該クロック生成回路の一部を構成することを特徴とする付記11記載の半導体装置。
11 クロック生成回路
12 CPU
13 レジスタ部
110 発振回路
CRO1 CR発振回路
OSC1 セラミック発振回路
Claims (2)
- 第1の発振回路と、
前記第1の発振回路より長い発振安定時間を有する第2の発振回路と、
外部からも情報を設定可能であると共に、外部より設定されている情報を参照可能な制御レジスタ部と、
前記第2の発振回路の発振安定時間の経過を示す安定フラグを出力して前記制御レジスタ部に設定する信号生成回路と、
前記制御レジスタ部に設定されている選択ビットに基づいて前記第1及び第2の発振回路の出力の一方を選択出力するスイッチ回路と、
前記制御レジスタ部に設定されている抑止信号に基づいて前記第2の発振回路の起動を抑止する抑止回路を備え、
前記第1及び第2の発振回路が同時に起動されて前記スイッチ回路により前記第1の発振回路の出力が選択出力された後に前記第2の発振回路の出力に切り替えられる第1のモードと、前記第1の発振回路が起動されて前記抑止回路により前記第2の発振回路が起動を抑止され前記スイッチ回路により前記第1の発振回路の出力のみが選択出力される第2のモードを有し、
前記信号生成回路は、前記安定フラグを前記制御レジスタ部に設定すると共に、前記外部に対する割り込み信号を発生するための割り込みフラグを前記制御レジスタ部に設定し、
前記制御レジスタ部は、前記割り込みフラグが設定されると共に前記割り込みフラグが設定された場合に割り込みを許可するためのビットが前記外部から設定され、前記第2の発振回路の発振安定時間の経過後に割り込み信号を発生した後に前記割り込みフラグを解除することを特徴とする発振回路。 - クロック生成回路と、制御レジスタ部と、CPUを備えた半導体装置であって、
前記クロック生成回路は第1の発振回路と、前記第1の発振回路より長い発振安定時間を有する第2の発振回路と、前記第2の発振回路の発振安定時間の経過を示す安定フラグを出力して前記制御レジスタ部に設定する信号生成回路と、前記制御レジスタ部に設定されている選択ビットに基づいて前記第1及び第2の発振回路の出力の一方を選択出力するスイッチ回路と、前記制御レジスタ部に設定されている抑止信号に基づいて前記第2の発振回路の起動を抑止する抑止回路を備え、
前記制御レジスタは、前記CPUのソフトウェアからも情報を設定可能であると共に前記ソフトウェアより設定されている情報を参照可能であり、
前記半導体装置の電源投入後、リセット後又はスタンバイ状態から動作状態への復帰後に、前記第1及び第2の発振回路が同時に起動されて前記スイッチ回路により前記第1の発振回路の出力が選択出力された後に前記第2の発振回路の出力に切り替えられる第1のモードと、前記第1の発振回路が起動されて前記抑止回路により前記第2の発振回路が起動を抑止され前記スイッチ回路により前記第1の発振回路の出力のみが選択出力される第2のモードを有し、
前記信号生成回路は、前記安定フラグを前記制御レジスタ部に設定すると共に、前記ソフトウェアに対する割り込み信号を発生するための割り込みフラグを前記制御レジスタ部に設定し、
前記制御レジスタ部は、前記割り込みフラグが前記信号生成回路から設定されると共に前記割り込みフラグが設定された場合に前記ソフトウェアへの割り込みを許可するためのビットが前記ソフトウェアから設定され、前記第2の発振回路の発振安定時間の経過後に割り込み信号を発生し、前記割り込みフラグを解除することを特徴とする半導体装置。
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