JP5040913B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
図1はゲート電極形成の基本原理説明図の一例である。
以下、上記のような方法について具体例を挙げて詳細に説明する。ここでは、CMOSFETのゲート電極形成を例に、具体的に説明する。
図2は第1の実施の形態のCMOSFETの要部断面図の一例である。
図2に示すCMOSFET1aは、Si(シリコン)基板2にSTI(Shallow Trench Isolation)3が形成され、STI3により、nMOS領域30及びpMOS領域40が画定されている。それぞれの領域にはMOSFET10とMOSFET20が形成されている。
図4はnMOS領域及びpMOS領域形成工程の要部断面図の一例である。
図5はpoly−Si層形成工程の要部断面図の一例である。
次に、pMOS領域40のpoly−Si層5上にマスク6aを形成し、nMOS領域30のpoly−Si層5に不純物を注入するために、P(リン)イオンを10keV程度で1×1015/cm2程度のドース量で注入する(ステップS12)。尚、注入後、poly−Si層5中に存在する不純物の活性化アニールをしてもよい。
図6に示すマスク6aを除去した後、poly−Si5層上に、ハードマスク7を形成する。このハードマスク7がゲート電極形成用のマスクになる(ステップS13)。この工程の詳細については後述する。
次に、ハードマスク7をゲート電極形状にパターニングした後(不図示)、nMOS領域30及びpMOS領域40にゲート電極12、22を形成する(ステップS14)。この工程の詳細については後述する。
図8に示すゲート電極12、22を形成した後に、nMOS領域30のソース・ドレイン・エクステンション領域24に不純物を注入する(ステップS15)。
さらにゲート電極12にp型不純物としてBイオンを注入する(不図示)。
次いで、活性化アニールを行った後、図8に示すゲート電極12、22及びソース・ドレイン領域15,25に対応する部分のゲート絶縁膜4を除去して、ゲート電極12、22及びソース・ドレイン領域15,25の表面を露出させる(ステップS18)。
ここで、上述した図7、図8に示すハードマスク形成工程及びゲート電極形成工程について詳細に説明する。
図11は第1の方法によるゲート電極形成工程の原理説明図の一例である。また、図12〜図17は、第1の方法によるゲート電極形成における各工程の要部断面図の一例である。以下、図11に示す第1の方法によるゲート電極形成工程の原理を、図12〜図17に示す第1の方法によるゲート電極形成における各工程と共に詳細に説明する。
先ず、図12に示すように、ゲート絶縁膜4上に、poly−Si層5を形成する(ステップS20)。その厚さは、例えば120nmである。
そして、SiN層51上に反射防止層52を形成する(ステップS22)。その厚さは、例えば80nmである。
次に、図13に示すように、レジスト層53をマスクにして反射防止層52を例えば、O2(酸素)/CF4(テトラフルオロカーボン)の混合ガスによるプラズマを用いてエッチングし(ステップS24)、SiN層51を例えば、フロロカーボン系ガス(CF4、CHF3等)によるプラズマを用いてエッチングする(ステップS25)。エッチング後のレジスト層53、SiN層51及び反射防止層52の幅は、例えば60nmである。
次に、図13に示す反射防止層52及びレジスト層53を除去し(ステップS26)、SiN層51を露出させる。
次に、図15に示すように、SiN層51の表層部を変質させるために、例えば、基板温度が250℃程度で、ダウンフロー型プラズマアッシング法を用い、O2ガスを含んだプラズマにより、SiN層51の表面に、酸化膜51aを形成する(ステップS27)。酸化膜51aはSiON膜又はSiO2膜である。
尚、基板温度を250℃としているのは、前工程で注入した不純物の拡散を防止するためである。この温度は400℃以下にするのが望ましい。
次に、図15に示す酸化膜51aを希釈HF溶液(例えば0.5%wt)を用いたエッチングにより選択的に除去する。そして、材質がSiNであるハードマスク51bが形成される(ステップS28)。ハードマスク51bの幅は、例えば30nmである。
ハードマスク51bをマスクにしてpoly−Si層5をHBr(臭化水素)等を用いたプラズマにより、エッチングする。これにより、ゲート電極12が形成される(ステップS29)。その幅は、例えば30nmである。
図18は第2の方法によるゲート電極形成工程の原理説明図の一例である。また、図19〜図23は、第2の方法によるゲート電極形成における各工程の要部断面図の一例である。以下、図18に示す第2の方法によるゲート電極形成工程の原理を、図19〜図23に示す第2の方法によるゲート電極形成における各工程と共に詳細に説明する。
先ず、図19に示すように、ゲート絶縁膜4上に、poly−Si層5を形成する(ステップS30)。その厚さは、例えば120nmである。
そして、図8に示すゲート電極12に対応する部分のSiC層54上に、レジスト層55を形成する(ステップS32)。その厚さと幅は、プロセス中に変形、倒れ等がおきない程度にする。具体的には、その厚さが300nmで、その幅は80nmにする。
次に、図20に示すように、レジスト層55をマスクにしてSiC層54を例えばフッ素含有ガス(CF4、SF6等)又はO2/CH2F2(ハイドロフルオロカーボン)の混合ガスを用いたプラズマによりエッチングする(ステップS33)。
次に、図21に示すように、SiC層54の側面部を変質させるために、例えば、基板温度が250℃程度で、ダウンフロー型プラズマアッシング法を用い、O2ガスを含んだプラズマによるin−situ処理で、SiC層54の側面に、酸化膜54aを形成する(ステップS34)。尚、基板温度を250℃としているのは、前工程で注入した不純物の拡散を防止するためである。
次に、図21に示すレジスト層55を除去し(ステップS35)、酸化膜54aを希釈HF溶液(例えば0.5%wt)を用いたエッチングにより選択的に除去する。そして、材質がSiCであるハードマスク54bを形成する(ステップS36)。ハードマスク54bの幅は、例えば20nmである。
ハードマスク54bをマスクにしてpoly−Si層5をHBr等を用いたプラズマによりエッチングする。これにより、ゲート電極12が形成される(ステップS38)。その幅は、例えば20nmである。
図24は第3の方法によるゲート電極形成工程の原理説明図の一例である。また、図25〜図30は、第3の方法によるゲート電極形成における各工程の要部断面図の一例である。以下、図24に示す第3の方法によるゲート電極形成工程の原理を、図25〜図30に示す第3の方法によるゲート電極形成における各工程と共に詳細に説明する。
先ず、図25に示すように、ゲート絶縁膜4上にpoly−Si層5を形成する(ステップS40)。その厚さは、例えば120nmである。
次いで、SiC層71上にSiO2層72をLPCVDにより形成する(ステップS42)。その厚さは、例えば30nmである。
そして、図8に示すゲート電極12に対応する部分の反射防止層73上にレジスト層74を形成する(ステップS44)。その厚さと幅は、プロセス中に変形、倒れ等がおきない程度にする。具体的には、その厚さが250nmで、その幅は80nmとする。
次に、図26に示すように、レジスト層74をマスクにして反射防止層73を例えば、O2/CF4の混合ガスを用いたプラズマによりエッチングし(ステップS45)、SiO2層72を例えば、フッ素含有ガス(CF4等)を用いたプラズマによりエッチングする(ステップS46)。
図27はレジスト層及び反射防止層除去工程の要部断面図の一例である。
図28はSiC層側面酸化膜形成工程の要部断面図の一例である。
次に、図28に示すSiO2層72及び酸化膜71aを希釈HF溶液(例えば0.5%wt)を用いたエッチングにより選択的に除去する。そして、材質がSiCであるハードマスク71bを形成する(ステップS50)。ハードマスク71bの幅は、例えば20nmである。
ハードマスク71bをマスクにして、poly−Si層5をHBr等を用いたプラズマによりエッチングする。これにより、ゲート電極12が形成される(ステップS52)。その幅は、例えば20nmである。
以下、第2の実施の形態のCMOSFETについて、第1の実施の形態で説明したCMOSFET及びその製造方法の相違点を中心に説明し、図2に示した要素と同一の構成については、同一の符号を附し、その説明の詳細は省略する。
図31に示す第2の実施の形態のCMOSFET1bは、pMOS領域40に不純物であるBが注入されている点で、図2に示す第1の実施の形態のCMOSFET1aと異なっている。他の構成については、図2に示した要素と同一の構成である。
尚、ステップS60からステップS62までは、図3に示すステップS10からステップS12までと同内容なので、その工程図については省略する。また、ステップS64からステップS67までは、図3に示すステップS13からステップS16と同内容なので、その工程図については省略する。さらに、ステップS69からステップS70までは、図3に示すステップS18からステップS19と同内容なので、その工程図については省略する。
pMOS領域40に不純物が注入されるようにマスク6bをして、Ge(ゲルマニウム)を20keVで1×1015/cm2のドース量で注入して、プリアモルファス化を行う。次に、Bイオンを5keVで1×1015/cm2のドース量で注入する(ステップS63)。
ゲート電極22の両側にPイオンを注入し、ゲート電極12の両側にBイオンを注入して、ソース・ドレイン領域15、25を形成する(ステップS68)。
これにより、図31に示す第2の実施の形態のCMOSFET1bを製造することができる。
以上、本発明の半導体装置の製造方法を、フロー及び図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。また、上述した各実施の形態の任意の2以上の構成を組み合わせたものであってもよい。
例えば、ゲート電極の構成をSiN層/WSi(珪化タングステン)層/poly−Si層の3層構造にすることにより、上記第1の方法がそのまま転用できる。また、第2、3の方法を転用するには、SiC層形成前に、予めSiN層を形成させる。即ち、SiC層/SiN層/WSi層/poly−Si層の4層構造にすることで、上記第2、3の方法を容易に転用できる。
2 Si基板
3 STI
4、11、21 ゲート絶縁膜
5 poly−Si層
6a マスク
7、51b、54b、71b ハードマスク
10、20 MOSFET
12、22 ゲート電極
13、23 側壁絶縁膜
14、24 ソース・ドレイン・エクステンション領域
15、25 ソース・ドレイン領域
16、17、26、27 シリサイド膜
30 nMOS領域
40 pMOS領域
51 SiN層
51a、54a、71a 酸化膜
52、73 反射防止層
53、55、74 レジスト層
54、71 SiC層
72 SiO2層
Claims (7)
- 導電層上に第1のマスク層を形成する工程と、
前記第1のマスク層上に絶縁層を形成する工程と、
前記絶縁層上に第2のマスク層を形成する工程と、
前記第2のマスク層をパターニングする工程と、
パターニング後の前記第2のマスク層を用いて前記絶縁層及び前記第1のマスク層をパターニングする工程と、
露出する前記第1のマスク層の側壁を変質させる工程と、
変質された前記側壁と共に前記絶縁層を除去する工程と、
前記側壁及び前記絶縁層を除去した後に、前記第1のマスク層を用いて前記導電層をパターニングする工程と、
を有することを特徴とする半導体装置の製造方法。 - 露出する前記第1のマスク層の前記側壁を変質させる工程においては、
前記側壁を酸化して酸化膜を形成することを特徴とする請求項1記載の半導体装置の製造方法。 - パターニング後の前記第2のマスク層を用いて前記絶縁層及び前記第1のマスク層をパターニングする工程後に、
前記第2のマスク層を除去する工程を有し、
前記第2のマスク層を除去する工程後に、
露出する前記第1のマスク層の前記側壁を変質させることを特徴とする請求項1又は2に記載の半導体装置の製造方法。 - 前記第2のマスク層をパターニングする工程においては、
前記第2のマスク層をレジストを用いて形成し、パターニング後の前記第2のマスク層を用いて前記第1のマスク層をパターニングするまでの間に前記第2のマスク層の形状を維持することのできる寸法でパターニングすることを特徴とする請求項1乃至3のいずれかに記載の半導体装置の製造方法。 - 前記絶縁層を形成する工程後に、
前記絶縁層上に反射防止層を形成する工程を有し、
前記絶縁層上に前記第2のマスク層を形成する工程においては、
前記反射防止層上に前記第2のマスク層をレジストを用いて形成することを特徴とする請求項1乃至4のいずれかに記載の半導体装置の製造方法。 - 前記第1のマスク層は、SiC又はSiOCであることを特徴とする請求項1乃至5のいずれかに記載の半導体装置の製造方法。
- 前記絶縁層は、SiO 2 であることを特徴とする請求項1乃至6のいずれかに記載の半導体装置の製造方法。
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