JP5031705B2 - Ｄｃオフセット除去回路および受信機 - Google Patents

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Description

本発明は、ｚｅｒｏ−ＩＦやｌｏｗ−ＩＦ無線受信機等でよく用いられるＤＣオフセット除去回路に関するものである。
無線受信機の集積化、特に、低コスト化が期待されるＣＭＯＳプロセスでの集積化には、外付け部品が不要となるｚｅｒｏ−ＩＦやｌｏｗ−ＩＦアーキテクチュアが有効である。
図１５は、一般的なｚｅｒｏ−ＩＦアーキテクチュアの無線受信機の構成例を示すブロック図である。無線受信機２００は、アンテナ２１０、可変利得増幅回路（ＲＦ−ＶＧＡ、Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ−Ｖａｒｉａｂｌｅ Ｇａｉｎ Ａｍｐｌｉｆｉｅｒ）２２０、周波数シンセサイザ（Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｚｅｒ）２３０、Ｉチャンネル信号パス２４０、Ｑチャンネル信号パス２５０およびＤＳＰ復調回路（デジタル信号処理ブロック）２６０を備えている。
アンテナ２１０から出力される無線信号は、ＲＦ−ＶＧＡ２２０によって増幅され、Ｉチャンネル信号パス２４０およびＱチャンネル信号パス２５０に出力される。また、周波数シンセサイザ２３０は、受信したい無線信号周波数に対応したローカル信号を生成してＩチャンネル信号パス２４０およびＱチャンネル信号パス２５０に出力する。Ｉチャンネル信号パス２４０およびＱチャンネル信号パス２５０は、ＲＦ−ＶＧＡ２２０の出力をゼロ周波数付近へ変換し、増幅とフィルタリングを行い、デジタル信号をＤＳＰ復調回路２６０に出力する。ＤＳＰ復調回路２６０は、当該デジタル信号を処理して復調を行う。
Ｉチャンネル信号パス２４０は、ミキサ２４１、信号処理回路２４２、ＡＤ変換回路２４３およびＤＣオフセット除去回路（ＤＣＯＣ）２４４を備えており、信号処理回路２４２は、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）２４２ａと可変利得増幅回路（ＩＦ−ＶＧＡ、Ｉｎｔｅｒｍｅｄｉａｔｅ Ｆｒｅｑｕｅｎｃｙ−Ｖａｒｉａｂｌｅ Ｇａｉｎ Ａｍｐｌｉｆｉｅｒ）２４２ｂとを備えている。同様に、Ｑチャンネル信号パス２５０は、ミキサ２５１、信号処理回路２５２、ＡＤ変換回路２５３およびＤＣオフセット除去回路２５４を備えており、信号処理回路２５２は、ＬＰＦ２５２ａとＩＦ−ＶＧＡ２５２ｂとを備えている。
ミキサ２４１・２５１は、ＲＦ−ＶＧＡ２２０からの出力に周波数シンセサイザ２３０からのローカル信号をミキシングする。ＬＰＦ２４２ａ・２５２ａは、ミキサ２４１・２５１からの出力信号をフィルタリングして、ＩＦ−ＶＧＡ２４２ｂ・２５２ｂは、ＬＰＦ２４２ａ・２５２ａの出力を増幅する。各ＩＦ−ＶＧＡ２４２ｂ・２５２ｂからの出力は、ＡＤ変換回路２４３・２５３によってデジタル値に変換される。
ＬＰＦ２４２ａ・２５２ａにおいて受信チャネル以外の信号を減衰させるフィルタリング処理を低周波で行うことができるため、急峻なフィルタを集積化でき、外付け部品の削減ができる。一方、ミキサ２４１・２５１、ＬＰＦ２４２ａ・２５２ａ、ＩＦ−ＶＧＡ２４２ｂ・２５２ｂはアナログ回路で構成されるため、これら回路のＤＣオフセット、２次歪みに起因した不要信号がゼロ周波数付近に発生し、Ｉチャンネル信号パス２４０およびＱチャンネル信号パス２５０の回路を飽和させてしまう可能性がある。ＤＣオフセット除去回路２４４・２５４は、これらのＤＣ付近の不要信号およびＤＣオフセットを除去するために必須となる回路である。
図１６は、非特許文献１に記載のＤＣオフセット除去回路３００およびアナログ信号処理回路（ＡＳＰＣ、Ａｎａｌｏｇ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｃｉｒｃｕｉｔ）３１０の構成を示す回路図である。ＤＣオフセット除去回路３００は、ＬＳＩとして集積化されており、トランスコンダクタンス段３０１、キャパシタ３０２、バッファ回路３０３および減算回路３０４を備えている。
トランスコンダクタンス段３０１は、ＡＳＰＣ３１０の出力電圧を電流に変換する。トランスコンダクタンス段３０１の出力電流は、キャパシタ３０２によって積分され、バッファ回路３０３は、キャパシタ３０２の出力電圧を出力信号Ｘ＿ＤＣに変換して減算回路３０４にフィードバックする。減算回路３０４は、入力信号Ｘからバッファ回路３０３の出力信号Ｘ＿ＤＣを減算して、ＤＣオフセットを除去した信号Ｙを出力する。信号Ｙは、ＡＳＰＣ３１０によって処理されて信号Ｚとして出力される。
以上のように、ＤＣオフセット除去回路３００全体をアナログ回路で構成することができる。
図１７は、特許文献１に記載のＤＣオフセット除去回路４００および信号処理回路（Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｃｉｒｃｕｉｔ）４１０の構成を示す回路図である。ＤＣオフセット除去回路４００は、デジタル積分回路４０１、ゲイン段４０２、ノイズシェーピング回路４０３および減算器４０４を備えている。信号処理回路４１０は、ローパスフィルタやマルチプライヤで構成され、入力信号Ｙを処理してデジタル出力信号Ｚを出力する。
出力信号Ｚは、デジタル積分回路４０１によって積分され、デジタル積分回路４０１の出力信号は、ゲイン段４０２によって増幅または減衰される。ノイズシェーピング回路４０３は、ゲイン段の出力をノイズシェーピングしてオフセット信号Ｘ＿ＤＣを減算器４０４にフィードバックする。減算器４０４は、デジタル入力信号Ｘからオフセット信号Ｘ＿ＤＣを除去して、信号Ｙを信号処理回路４１０に出力する。
この構成により、デジタル入力信号Ｘに含まれるＤＣオフセットが除去され、信号処理回路４１０において所望の信号処理を施された後、出力信号Ｚとして出力される。特許文献１では、フィードバック系にノイズシェーピング回路を用いることで、回路規模を削減できることが示されている。
H. Kawamura, T. Fujiwara, et. al., "A 184mW Fully Integrated DVB-H Tuner Chip with Distortion Compensated Variable Gain LNA," 2006 Symposium on VLSI Circuits Digest of Technical Papers. 米国特許第６，３２４，２３１号明細書（２００１年１１月２７日登録）
図１６に示す非特許文献１の構成では、信号Ｘから信号Ｚへの入出力特性は、ゼロ周波数付近において１次のハイパスフィルタ（ＨＰＦ）の特性を示す。通常、このＨＰＦのカットオフ周波数は１００Ｈｚ〜１ｋＨｚと、低く設定する。ＡＳＰＣ３１０がゲインＧを有する増幅回路であり、キャパシタ３０２の容量をＣｅｘｔとし、トランスコンダクタンス段３０１のトランスコンダクタンスをＧｍとすると、カットオフ周波数ｆｃおよび入出力特性Ｚ／Ｘは、それぞれ以下の式（１）および式（２）で表される。
Figure 0005031705
Figure 0005031705
通常、ゲインＧの最大値は３０ｄＢ程度と大きいため、カットオフ周波数ｆｃを５００Ｈｚ程度と低くするためには、トランスコンダクタンスＧｍ値を小さくする必要がある。トランスコンダクタンスＧｍ値を１ｍＳにする場合、容量Ｃｅｘｔの値は１０ｕＦと非常に大きくなり、ＤＣオフセット除去回路３００を集積化できない。このとき、外付けキャパシタをＬＳＩ内部回路と接続するために多くの端子が必要となる。さらに、外付けキャパシタを用いる場合でも、容量が大きいため、大きいサイズのキャパシタが必要となり、該ＬＳＩを搭載するモジュールのサイズ、高さを小さくできない。
さらに、小さいトランスコンダクタンスを実現するとき、トランスコンダクタンス段３０１を構成するトランジスタサイズを小さくする必要がある。そのため、トランスコンダクタンス段３０１の入力換算オフセット電圧が大きくなり、また、そのオフセット電圧が出力Ｚに現れてしまい、ＤＣオフセット除去性能が劣化する。さらに、図１６に示すＤＣオフセット除去回路３００を図１５に示すＤＣオフセット除去回路２４４および２５４に適用した構成では、ＡＤＣから発生するオフセットを除去できず、ＡＤＣ出力に大きな残留ＤＣオフセットが残ってしまう。
以上のように、図１６に示す非特許文献１の構成では、低いカットオフ周波数を有するハイパスフィルタを実現するために、大きな容量を有するキャパシタが必要になり、ＤＣオフセット除去回路を実現するアナログ回路の性能に依存して、ＤＣオフセット除去性能も劣化してしまうという問題を生じる。
また、図１７に示す特許文献１の構成では、信号処理回路４１０の出力信号Ｚはデジタル信号である。しかしながら、図１５に示す無線受信機２００では、信号処理回路２４２がアナログ信号処理回路であるため、ＤＣオフセットを除去するべき信号は、ミキサ２４１・２５１の出力からＡＤ変換器２４３・２５３の出力信号までであり、ＡＤ変換器２４３・２５３を除くと、全てアナログ信号の処理が必要となる。したがって、図１７に示す特許文献１のＤＣオフセット除去回路４００は、図１５に示す無線受信機２００にそのまま適用できないという問題を生じる。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、アナログ信号の処理回路に適用でき、回路規模が小さく高精度にＤＣオフセット成分を除去できるＤＣオフセット除去回路を実現することにある。
本発明に係るＤＣオフセット除去回路は、上記課題を解決するために、アナログ入力信号に対して信号処理を行なう信号処理回路のデジタル出力信号に混入するＤＣオフセット成分を除去するＤＣオフセット除去回路であって、上記デジタル出力信号を量子化するための第１量子化回路と、上記第１量子化回路の出力信号を積分するデジタル積分回路と、上記デジタル積分回路の出力信号をシェーピングする第１ノイズシェーピング回路と、上記第１ノイズシェーピング回路の出力信号をアナログ信号に変換するＤＡ変換回路と、上記ＤＡ変換回路の出力信号を上記アナログ入力信号にフィードバックするフィードバック回路とを備え、上記第１量子化回路は、ノイズシェーピングを行う第２ノイズシェーピング回路であることを特徴としている。
上記の構成によれば、従来のアナログ回路を用いたＤＣオフセット除去回路と異なり、デジタル回路にて積分回路を構成できるため、積分回路のために容量の大きなキャパシタは不要となる。また、アナログ積分器に比べて、デジタル積分器では、ビット数を増やすことで、高精度な積分器を容易に実現できるため、ＤＣオフセット除去性能を高くしやすいので、回路規模を小さくでき、高精度にＤＣオフセットを除去できる。また、アナログ信号の処理回路に適用でき、回路規模が小さく高精度にＤＣオフセット成分を除去できるＤＣオフセット除去回路を実現できるという効果を奏する。さらに、ＤＣ付近での解像度を劣化させることなく第１ノイズシェーピング回路の出力ビット数を低く設定できるため、ＤＡ変換回路の解像度を低く抑えることが可能であり、ＤＡ変換回路の回路面積を削減できると共に、ＤＡ変換回路の設計が容易になる。
本発明に係るＤＣオフセット除去回路では、上記第１量子化回路の出力信号のビット数は、上記デジタル出力信号のビット数よりも小さいことが好ましい。
上記の構成によれば、第１量子化回路において信号のビット数が減少するので、第１量子化回路以降に設けられるデジタル積分回路等の回路規模および消費電力を削減できる。
本発明に係るＤＣオフセット除去回路では、上記ＤＡ変換回路と上記フィードバック回路との間に、ローパスフィルタを備えることが好ましい。
上記の構成によれば、第１ノイズシェーピング回路によりシェーピングされた量子化ノイズをフィルタリングして入力アナログ信号にフィードバックできるため、シェーピング動作に起因したノイズおよびスプリアスを低減できる。
本発明に係るＤＣオフセット除去回路では、上記フィードバック回路は、上記ＤＡ変換回路の出力信号を上記アナログ入力信号から減算する減算回路であることが好ましい。
本発明に係るＤＣオフセット除去回路は、アナログ入力信号に対して信号処理を行なう信号処理回路のデジタル出力信号に混入するＤＣオフセット成分を除去するＤＣオフセット除去回路であって、上記デジタル出力信号を量子化するための第１量子化回路と、上記第１量子化回路の出力信号を積分するデジタル積分回路と、上記デジタル積分回路の出力信号を量子化する第２量子化回路と、上記第２量子化回路の入力信号と出力信号との差分をシェーピングする第１ノイズシェーピング回路と、上記第２量子化回路の出力信号をアナログ信号に変換する第１ＤＡ変換回路と、上記第１ノイズシェーピング回路の出力信号をアナログ信号に変換する第２ＤＡ変換回路と、上記第１ＤＡ変換回路の出力信号と上記第２ＤＡ変換回路の出力信号とを上記アナログ入力信号にフィードバックするフィードバック回路とを備えることを特徴としている。
上記の構成によれば、回路規模が小さく高精度にＤＣオフセット成分を除去できるだけでなく、さらなる低ノイズ化と回路面積削減を図ることのできるＤＣオフセット除去回路を実現できる。
本発明に係るＤＣオフセット除去回路では、上記第２ＤＡ変換回路と上記フィードバック回路との間に、ローパスフィルタを備えることが好ましい。
上記の構成によれば、第１ノイズシェーピング回路によりシェーピングされた量子化ノイズをフィルタリングして入力アナログ信号にフィードバックできるため、シェーピング動作に起因したノイズおよびスプリアスを低減できる。
本発明に係るＤＣオフセット除去回路では、上記フィードバック回路は、上記第１ＤＡ変換回路の出力信号と上記第２ＤＡ変換回路の出力信号とを加算する加算回路と、上記加算回路の出力信号を上記アナログ入力信号から減算する減算器とから構成されることが好ましい。
本発明に係るＤＣオフセット除去回路では、上記第２ＤＡ変換回路は、出力レベル数が２〜５値であることが好ましい。
上記の構成によれば、ＤＡ変換回路は、ビット数が小さい方が、回路が簡単となるので、第２ＤＡ変換回路の回路規模を削減できる。
本発明に係るＤＣオフセット除去回路では、上記第２ＤＡ変換回路は、同一サイズの１ビットＤＡ変換回路を複数備え、上記１ビットＤＡ変換回路は、互いに並列に接続されていることが好ましい。
上記の構成によれば、高速動作する第２ＤＡ変換回路のスイッチング動作に起因するグリッチ、スプリアス等を低減することができる。
本発明に係るＤＣオフセット除去回路では、上記第２ＤＡ変換回路は、入力されるデジタル信号を電流に変換するカレントステアリング型ＤＡ変換回路と、上記電流を電圧に変換する第１ＭＯＳトランジスタと、上記第１ＭＯＳトランジスタと共にカレントミラー回路を構成し、上記電圧を上記第２ＤＡ変換回路の出力電流に変換する第２ＭＯＳトランジスタとを備え、上記ローパスフィルタは、上記第１ＭＯＳトランジスタのゲートと上記第２ＭＯＳトランジスタのゲートとの間に設けられることが好ましい。
上記の構成によれば、第２ＤＡ変換回路とローパスフィルタとを、簡単でコンパクトに実装することができる。
本発明に係るＤＣオフセット除去回路では、上記第１ノイズシェーピング回路の次数が１次であることが好ましい。
上記の構成によれば、第１ノイズシェーピング回路の回路規模を小さくすることができる。また、１次のシェーピングで十分なＤＣオフセット除去性能が得られる。
本発明に係るＤＣオフセット除去回路では、上記第１ノイズシェーピング回路は第１擬似ランダム雑音発生回路を有することが好ましい。
上記の構成によれば、第１ノイズシェーピング回路内の周期性を低減することができ、第１ノイズシェーピング回路が発生するスプリアスを低減でき、ＤＣオフセット除去回路の高精度化を図ることができる。
本発明に係るＤＣオフセット除去回路では、上記第２量子化回路はヒステリシス特性を有することが好ましい。
上記の構成によれば、第２量子化回路の出力信号レベルが第２量子化回路の隣接する２つの出力閾値の中間値となる場合に、第２量子化回路の出力レベルが該２つの出力閾値レベル間へ高速に変動する現象を回避することができ、該現象によるＤＣオフセット除去回路の性能劣化を回避することができる。
本発明に係るＤＣオフセット除去回路では、上記第２量子化回路は、ミッドライズ型量子化器とミッドトレッド型量子化器とを備え、１ビットの状態に応じて、上記ミッドライズ型量子化器の出力と上記ミッドトレッド型量子化器の出力とを切り替えることにより、上記ヒステリシス特性を有することが好ましい。
上記の構成によれば、ヒステリシス特性を簡単に実現することができる。
本発明に係るＤＣオフセット除去回路では、上記第１量子化回路は、ノイズシェーピングを行う第２ノイズシェーピング回路であることが好ましい。
上記の構成によれば、ＤＣオフセット除去回路の出力信号に含まれるＤＣオフセット成分を高いダイナミックレンジで量子化することができ、ＤＣオフセット除去性能を高めることができる。また、シェーピング動作により、第１量子化回路の出力ビット数を減らすことができ、第１量子化回路以降の回路やデジタル積分回路の回路規模、消費電力を削減することができる。
本発明に係るＤＣオフセット除去回路では、上記第２ノイズシェーピング回路は、ビット数が１ビットであり、次数が１次であることが好ましい。
上記の構成によれば、第１量子化回路の構成を簡単化することができると同時に、第１量子化回路の出力ビット数を１ビットにすることができるため、第１量子化回路以降の回路やデジタル積分回路の回路規模、消費電力を削減することができる。
本発明に係るＤＣオフセット除去回路では、上記第２ノイズシェーピング回路は第２擬似ランダム雑音発生回路を有することが好ましい。
上記の構成によれば、ＤＣオフセット除去回路のハイパス特性のカットオフ周波数を入力アナログ信号の信号レベルに依存せず、所望の値に設定することができる。
本発明に係るＤＣオフセット除去回路では、上記第１量子化回路と上記デジタル積分回路との間、または、上記デジタル積分回路と上記第１ノイズシェーピング回路との間に配置される可変ゲイン段と、上記信号処理回路内のいずれかの回路の出力が飽和したことを検出する飽和状態検出回路とを備え、上記可変ゲイン段は、飽和状態検出回路の検出結果に応じてゲインが制御されることが好ましい。
上記の構成によれば、ＤＣオフセット除去回路内の回路が飽和した場合に、ＤＣオフセット変動に対する追従速度が劣化するのを回避できるので、短時間で飽和状態から回復可能である。
本発明に係るＤＣオフセット除去回路では、上記飽和状態検出回路は、上記出力の飽和頻度を検出する飽和頻度検出回路をさらに備え、上記可変ゲイン段は、上記飽和頻度に応じて上記ゲインが制御されることが好ましい。
上記の構成によれば、飽和状態検出回路の構成を簡単にできる。また、飽和時の時定数が飽和していない通常動作のときの時定数と近似的に等しくできる。
本発明に係るＤＣオフセット除去回路では、上記第１量子化回路は、第１のＬＳＩに配置され、上記ＤＣオフセット除去回路の上記第１量子化回路以外の回路は、第２のＬＳＩに配置されることが好ましい。
上記の構成によれば、第１量子化回路のビット数が小さいので、ＤＣオフセット除去回路が２つのＬＳＩに分割されて搭載される場合においても、ＬＳＩ間のインターフェスを簡単化することができ、ＬＳＩのピン数、Ｉ／Ｏの消費電力、ＰＣＢの面積を削減することができる。
本発明に係るＤＣオフセット除去回路では、上記第１量子化回路のビット数が１ビットであることが好ましい。
上記の構成によれば、ＬＳＩのピン数、Ｉ／Ｏの消費電力、ＰＣＢの面積をさらに削減することができる。
本発明に係るＤＣオフセット除去回路は、アナログ入力信号に対して信号処理を行なう信号処理回路のデジタル出力信号に混入するＤＣオフセット成分を除去するＤＣオフセット除去回路であって、上記デジタル出力信号を積分するデジタル積分回路と、上記デジタル積分回路の出力信号を量子化する第２量子化回路と、上記第２量子化回路の入力信号と出力信号との差である量子化ノイズをシェーピングする第１ノイズシェーピング回路と、上記第２量子化回路の出力信号をアナログ信号に変換する第１ＤＡ変換回路と、上記第１ノイズシェーピング回路の出力信号をアナログ信号に変換する第２ＤＡ変換回路と、上記第１ＤＡ変換回路の出力信号と上記第２ＤＡ変換回路の出力信号とを上記アナログ入力信号にフィードバックするフィードバック回路とを備えることを特徴としている。
上記の構成によれば、積分回路に入力される信号のビット数が大きくなるが、積分回路をデジタル積分回路で構成でき、量子化回路を不要とすることができるので、回路規模を小さくできる。
本発明に係る受信機は、ミキサの出力信号を処理するベースバンドアナログ回路と、該ベースバンドアナログ回路の出力信号をデジタル信号に変換するＡＤ変換回路とを備える信号パスを少なくとも１つ有する受信機において、上記のＤＣオフセット除去回路を、上記信号パスの出力信号に混入するＤＣオフセット成分を除去するＤＣオフセット除去回路として備えることを特徴としている。
上記の構成によれば、信号パスのＤＣオフセット成分を簡単な構成で高精度に除去できる受信機を実現できる。
本発明に係るＤＣオフセット除去回路は、以上のように、アナログ入力信号に対して信号処理を行なう信号処理回路のデジタル出力信号に混入するＤＣオフセット成分を除去するＤＣオフセット除去回路であって、上記デジタル出力信号を量子化するための第１量子化回路と、上記第１量子化回路の出力信号を積分するデジタル積分回路と、上記デジタル積分回路の出力信号をシェーピングする第１ノイズシェーピング回路と、上記第１ノイズシェーピング回路の出力信号をアナログ信号に変換するＤＡ変換回路と、上記ＤＡ変換回路の出力信号を上記アナログ入力信号にフィードバックするフィードバック回路とを備え、上記第１量子化回路は、ノイズシェーピングを行う第２ノイズシェーピング回路であるので、アナログ信号の処理回路に適用でき、回路規模が小さく高精度にＤＣオフセット成分を除去できるＤＣオフセット除去回路を実現できるという効果を奏する。
〔実施形態１〕
本発明の第１の実施形態について図１に基づいて説明すると以下の通りである。本実施形態では、アナログ入力信号を処理してデジタル信号を出力する信号処理回路に、ＤＣオフセット除去回路を適用する場合について説明する。
図１は、本実施形態に係るＤＣオフセット除去回路１００の構成を示すブロック図である。ＤＣオフセット除去回路１００は、信号処理回路１１０の出力信号Ｚに混入するＤＣオフセット成分を除去する回路であり、量子化器１、ゲイン段２、デジタル積分器３、ノイズシェーピング回路４、ＤＡ変換器５、ローパスフィルタ６および減算器７を備えている。信号処理回路１１０は、アナログ信号処理回路１１１、ＡＤ変換器１１２およびデジタルフィルタ１１３を備えている。アナログ信号処理回路１１１は、減算器７からの出力信号Ｙ０に対しフィルタリングや増幅処理等を行い、信号Ｙ１を出力する。ＡＤ変換器１１２は、アナログ信号処理回路１１１からの出力信号Ｙ１をデジタル信号Ｙ２に変換する。デジタルフィルタ１１３は、デジタル信号Ｙ２にフィルタリング処理を行い、Ｍビットのデジタル信号Ｚを信号処理回路１１０の出力信号として出力する。
量子化器１は、信号Ｚを量子化してＮビット（Ｎ＜Ｍ）の信号ＺＱを出力する。ゲイン段２は、信号ＺＱを増幅または減衰させて信号ＺＩを出力する。なお、ゲイン段２を設けなくても、ＤＣオフセット除去の機能を果たすことは可能であるが、ゲイン段２は、ＤＣオフセット除去のカットオフ周波数を調整するため、通常のオフセット除去回路では設けられる。また、ゲイン段２をデジタル積分器３とノイズシェーピング回路４との間に配置してもよい。
デジタル積分器３は、図１７に示すデジタル積分回路４０１と略同一であり、ゲイン段２の出力信号ＺＩを積分して、信号ＺＯを出力する。信号ＺＯは、ノイズシェーピング回路４によってノイズシェーピングされる。ＤＡ変換器５は、ノイズシェーピング回路４からのデジタル出力信号をアナログ信号に変換し、ローパスフィルタ６は、ＤＡ変換器５からの出力信号に含まれるＤＣ成分以外の不要信号を減衰させて、ＤＣオフセット信号Ｘ＿ＤＣを減算器７にフィードバックする。減算器７は、以上のように出力信号Ｚから算出したＤＣオフセット信号Ｘ＿ＤＣをアナログ入力信号Ｘから減算して、信号Ｙ０をアナログ信号処理回路１１１に出力する。
ここで、ノイズシェーピング回路４は、一般的によく知られた回路であり、加算器４Ａ、量子化器４Ｂ、減算器４Ｃおよび１クロック遅延器４Ｄを備えている。加算器４Ａは、デジタル積分器３からの信号ＺＯと１クロック遅延器４Ｄからのフィードバック信号とを加算する。量子化器４Ｂは、加算器４Ａの出力を量子化する。減算器４Ｃは、量子化器４Ｂの入力信号と出力信号との差を計算する。減算器４Ｃからの差分は、１クロック遅延器４Ｄを介して加算器４Ａにフィードバック信号として出力される。また、ローパスフィルタ６は、抵抗６Ａとキャパシタ６Ｂとを備えている。なお、ローパスフィルタ６は、抵抗６Ａとキャパシタ６Ｂとに接続されるバッファを備えていてもよい。
ＤＣオフセット除去回路１００は、従来のアナログ回路を用いたＤＣオフセット除去回路と異なり、デジタル回路にて積分器を構成できるため、積分器用に容量の大きなキャパシタは不要となる。また、アナログ積分器に比べて、デジタル積分器では、ビット数を増やすことで、高精度な積分器を容易に実現できるため、ＤＣオフセット除去性能を高くしやすい。
信号処理回路１１０の出力信号Ｚは通常１０〜１６ビットと、解像度の高いデジタル信号である。しかしながら、出力信号ＺのＤＣ成分のみ抽出できればよいため、ＤＣオフセット除去回路１００のフィードバック信号として、高い解像度は不要な場合が多い。その場合には、量子化器１において、ビット数をＭビットからＮビット（Ｎ＜Ｍ）に減らすことで、ゲイン段２やデジタル積分器３の回路規模および消費電力を削減できる。
但し、ＤＣオフセット除去回路１００は、出力信号Ｚに含まれるＤＣオフセット成分を除去（すなわち、ゼロに）する回路であるため、量子化器１において、ビット切捨て等の処理により、出力信号ＺにＤＣ成分が混入しないように注意する必要がある。また、ビット切捨てではなく、丸め処理を行ったとしても、ＤＣオフセット除去回路１００の出力信号の特性によっては、出力信号ＺにＤＣオフセット成分が混入してしまう可能性がある。すなわち、量子化器１は非線形素子であるため、例えば、２次歪み等により、出力信号ＺのＤＣ以外の周波数成分からＺＱに不要なＤＣ成分を発生してしまう可能性がある。従って、量子化器１に入力される信号Ｚに十分な擬似ノイズを入力し量子化を行う方法や、後述の実施形態２にて説明する１ビットノイズシェーピング回路を用いることが好ましい。
また、量子化器１より混入する量子化ノイズは、ゲインがほぼ１倍であり、ＤＣオフセット除去回路１００のカットオフ周波数と同じカットオフ周波数を有するローパスフィルタによりフィルタリングされたノイズが出力信号Ｚに現れる。量子化ビット数等の選定時にこの出力信号Ｚに現れる量子化器１の量子化ノイズ成分を考慮する必要がある。
ここで、量子化器１の出力信号を量子化ノイズＱと入力信号との和で表し、デジタル積分器３をＺ−１／（１−Ｚ−１）〜１／(ｓ・Ｔｓ)とし、ゲイン段２のゲインをｋとし、ノイズシェーピング回路４、ＤＡＣ５およびローパスフィルタ６を低周波においてゲイン１の周波数特性のない回路とし、アナログ信号処理回路１１１をゲインがＧＩＦＶＧＡで周波数特性がないとし、ＡＤ変換器１１２およびデジタルフィルタ１１３もゲイン１の周波数特性のない回路と仮定すると、ＤＣオフセット除去回路の入力信号Ｘおよび量子化ノイズＱに対するフィルタ特性は、周波数がゼロ付近であることを用いて、各ブロックを簡単化した場合、
Figure 0005031705
と表される。ここでＴｓはＤＣオフセット除去回路の動作周期である。この式（３）から、低周波において、入力信号Ｘから出力信号Ｚへの周波数特性はハイパス特性を有し、また、そのカットオフ周波数ｆｃはゲイン段２とアナログ信号処理回路１１１のゲインに依存することが分かる（ｆｃ＝ｋ・ＧＩＦＶＧＡ／（２πＴｓ））。また、量子化器１に混入する量子化ノイズＱから出力信号Ｚへの周波数特性は、ローパス特性を有することが分かる。
図１に示すＤＣオフセット除去回路１００をダイレクトコンバージョン無線受信器用ベースバンド回路に適用する場合、アナログ信号処理回路１１１の最大ゲインは４０〜５０ｄＢと大きいため、ＤＣオフセット信号Ｘ＿ＤＣに含まれるスプリアスがアナログ信号処理回路１１１により増幅され出力信号Ｚに現れる。このとき、ノイズシェーピング回路４やローパスフィルタ６を使わず、デジタル積分器３の出力をそのままＤＡ変換器５にてアナログ信号に変換し、減算器７へフィードバックする場合、該スプリアス成分を十分小さくする必要があるため、ＤＡ変換器５に１２〜１４ビット程度の高い分解能が必要とされる。しかしながら、このような高性能ＤＡ変換器の設計には多くの時間が必要であり、また、回路面積も増大する。
一方、図１のように、デジタル積分器３の出力をノイズシェーピング回路４により、低ビットに変換することで、ＤＡ変換器５に必要なビット数を大幅に減らすことができる（７ビット程度）。ＤＡ変換器５の出力には、デジタル積分器３の出力成分に加えて、ノイズシェーピング回路４のノイズシェーピング動作により、量子化器４Ｂで発生した量子化ノイズがＨ（ｚ）＝１−Ｚ−１の特性でシェーピングされたノイズ成分が含まれる。このノイズ成分はＤＣ付近では小さいが、高周波（ノイズシェーピング回路４の動作周波数ｆｓ）になるにつれて、大きくなる特性を有する。
このノイズ成分を除去するためにローパスフィルタ６が配置される。このローパスフィルタ６は、抵抗６ＡとキャパシタＢを備える１次フィルタであり、そのカットオフ周波数は、該シェーピングされたノイズ成分を十分に減衰できるように低周波に設定すればよい。該カットオフ周波数は、図１６に示す従来のＤＣオフセット除去回路３００のハイパス特性のカットオフ周波数ｆｃに比べ大きく設定できるため、ローパスフィルタ６を構成するキャパシタ６Ｂの大きさを小さくできる。従って、図１に示すＤＣオフセット除去回路１００の構成を用いることで、必要とされるキャパシタサイズが小さく、ＤＡ変換器５の構成も簡単であるので、回路面積が小さく高精度なＤＣオフセット除去回路を実現できる。
なお、図１では、説明の簡略化のために、ノイズシェーピング回路４の次数およびローパスフィルタ６の次数として１次を選んだが、高次でもよい。
また、図１では、ノイズシェーピング回路４によりシェーピングされた高周波の量子化ノイズを除去するために、ローパスフィルタ６を配置したが、該量子化ノイズが入力されても入力信号Ｘに含まれる所望の信号を劣化させない場合や、アナログ信号処理回路１１１においてローパスフィルタ６の役割を兼用できる場合には、ローパスフィルタ６を配置する必要はない。
また、本実施形態では、減算器７がＤＣオフセット信号Ｘ＿ＤＣを入力信号Ｘから減算することでフィードバックしていたが、これに限定されない。例えば、ＤＣオフセット除去回路内に、ゲインが−１のゲイン段を設け、減算器７の代わりに加算器を設けることにより、ＤＣオフセット信号Ｘ＿ＤＣを入力信号Ｘにフィードバックしてもよい。
〔実施形態２〕
本発明の第２の実施形態について図２ないし図１１を用いて説明すれば以下の通りである。
図２は、本実施の形態に係るＤＣオフセット除去回路１２０の構成を示すブロック図である。ＤＣオフセット除去回路１２０は、量子化器１１、ゲイン段１２、デジタル積分器３、ノイズシェーピング回路１４、ＤＡ変換器１５、ローパスフィルタ１６および減算器７を備えている。すなわち、図１に示すＤＣオフセット除去回路１００において、量子化器１、ゲイン段２、ノイズシェーピング回路４、ＤＡ変換器５およびローパスフィルタ６の代わりに、量子化器１１、ゲイン段１２、ノイズシェーピング回路１４、ＤＡ変換器１５およびローパスフィルタ１６を設けた構成である。量子化器１１は、後述するように、１ビット１次のノイズシェーピング回路で構成されることが好ましい。
信号処理回路１１０は、図１に示す信号処理回路１１０と略同一の構成であり、アナログ信号処理回路１１１、ＡＤ変換器１１２およびデジタルフィルタ１１３を備えている。アナログ信号処理回路１１１は、例えば、アナログ入力信号Ｙ０から所望の周波数成分のみを抽出するためのアナログフィルタ１１１Ａと、フィルタ出力を増幅するための可変ゲイン段１１１Ｂを備えており、減算器７からの出力信号Ｙ０にフィルタリングや増幅処理等を行う。
図２のＤＣオフセット除去回路１２０をダイレクトコンバージョン無線受信器用ベースバンド回路に適用する場合、可変ゲイン段１１１Ｂの最大ゲインは３０〜４０ｄＢ、ゲインレンジは３０ｄＢと広いレンジが必要となる。また、ゲイン段１２のゲインは入力信号Ｘの振幅に応じて制御されるため、ＤＣオフセット除去回路１２０のフィードバックループとは独立に制御される。従って、可変ゲイン段１１１Ｂのゲイン変化がＤＣオフセット除去回路１２０のフィルタ特性に影響を与えてしまう。
この影響を小さくするため、ゲイン段１２はループの時定数を決定するためのゲイン段１２Ａと、可変ゲイン段１１１Ｂのゲイン変化を補正するゲイン段１２Ｂとを有する。ゲイン段１１１ＢのゲインをＧＩＦＶＧＡとすると、ゲイン段１２Ｂのゲインは１／ＧＩＦＶＧＡになるように制御される。なお、図２では図示していないが、ゲイン段１２Ａには、ゲイン段１２Ａのゲインを制御するための飽和状態検出回路が接続されている。飽和状態検出回路については、図８において詳述する。
ノイズシェーピング回路１４、ＤＡ変換器１５およびローパスフィルタ１６の構成は、実施形態１のＤＣオフセット除去回路１００におけるノイズシェーピング回路４、ＤＡ変換器５およびローパスフィルタ６のように簡単な構成を用いてもよい。しかしながら、実施形態１の構成では、減算器７に出力される抵抗６Ａの熱ノイズが問題となる。抵抗６Ａの抵抗値を下げずに熱ノイズを低減するためには、ローパスフィルタ６の出力を減衰させて減算器にフィードバックする方法がある。しかし、この方法では入力信号Ｘに含まれるＤＣオフセット成分の除去可能な範囲を決めるＤＣオフセット信号Ｘ＿ＤＣの振幅レンジが小さくなる。このＸ＿ＤＣの振幅レンジを犠牲にせずに抵抗６Ａの熱ノイズの影響を小さくするためには、抵抗６Ａの抵抗値を小さく設定しなければならない。このとき、ローパスフィルタ６のキャパシタを大きくする必要があり、キャパシタ面積が増大する。
これに対し、本実施形態では、ＤＡ変換器を２つのＤＡ変換器に分割することで、この問題を回避している。
図３は、図２に示すＤＡ変換器１５およびローパスフィルタ１６の詳細な構成を示すブロック図である。ＤＡ変換器１５は、ＭＳＢ側ＤＡ変換器１５ＡとＬＳＢ側ＤＡ変換器１５Ｂとに分割されている。ノイズシェーピング回路１４の出力Ｐビットを、ＭＳＢ側ＬビットとＬＳＢ側Ｐ−Ｌビットとに分割し、ＭＳＢ側ＬビットをＭＳＢ側ＤＡ変換器１５Ａに入力し、ＬＳＢ側Ｐ−ＬビットをＬＳＢ側ＤＡ変換器１５Ｂに入力する。ローパスフィルタ１６は、抵抗１６、キャパシタ１６Ｂおよびゲインが１／２Ｌであるゲイン段１６Ｃを備えている。ローパスフィルタ１６と減算器７との間には、加算器１７が設けられており、加算器１７は、ＭＳＢ側ＤＡ変換器１５Ａの出力とローパスフィルタ１６の出力とを加算する。
ＭＳＢ側ＤＡ変換器１５Ａの出力は、ローパスフィルタ１６を経由せずに、ローパスフィルタ１６と減算器７との間に設けられる加算器１７に出力される。これにより、ＭＳＢ側ＤＡ変換器１５Ａの出力は、入力信号Ｘへ直接フィードバックされる。一方、ＬＳＢ側ＤＡ変換器１５Ｂの出力は、ローパスフィルタ１６を経由して加算器１７に出力される。すなわち、ＬＳＢ側ＤＡ変換器１５Ｂの出力は、ローパスフィルタ１６を経由して入力信号へフィードバックされる。
ＤＣオフセット信号Ｘ＿ＤＣの振幅レンジは、ＭＳＢ側ＤＡ変換器１５Ａの出力レンジにより設定される。一方、ローパスフィルタ１６の出力レンジは、ＤＣオフセット信号Ｘ＿ＤＣの振幅レンジに比べて１／２Ｌに小さくすることができる。この構成を用いることで、ローパスフィルタ１６を構成する抵抗１６Ａの熱ノイズはゲイン段１６Ｃにより１／２Ｌに減衰されるため、該熱ノイズの影響を小さくすることができる。従って、ローパスフィルタ１６の抵抗１６Ａの抵抗値を大きい値に設定することができ、キャパシタ１６Ｂのサイズを小さくすることができる。
なお、図３の構成は、熱ノイズの問題（ローパスフィルタ１６のキャパシタサイズの問題）が回避できるということを簡単に説明するための概念図であるので、より現実的な回路構成を、ノイズシェーピング回路１４も含めて、図４に基づいて以下に説明する。
図４は、図２に示すノイズシェーピング回路１４およびＤＡ変換器１５の詳細な構成を示すブロック図である。ノイズシェーピング回路１４は、量子化器１４Ａ、ＭＳＢ側量子化器１４Ｂ、減算器１４Ｃ、ゲイン段１４Ｄ、加算器１４Ｅ、ＬＳＢ側量子化器１４Ｆ、減算器１４Ｇおよび１クロック遅延素子１４Ｈを備えている。
量子化器１４Ａは、図２に示す積分器３の出力２４ビットを１５ビットに量子化する。ＭＳＢ側量子化器１４Ｂは、量子化器１４Ａの１５ビット量子化出力を７ビット（dac_msb[6:0]）に量子化してＭＳＢ側ＤＡ変換器１５Ａに出力する。減算器１４Ｃは、量子化器１４Ａの出力とＭＳＢ側量子化器１４Ｂによる量子化後の出力との差を出力する。ゲイン段１４Ｄは、減算器１４Ｃの出力を増幅する。加算器１４Ｅ・ＬＳＢ側量子化器１４Ｆ・減算器１４Ｇ・１クロック遅延素子１４Ｈは、１ビットノイズシェーピング回路を構成しており、ゲイン段１４Ｄの出力を４値出力（３ビット幅、dac_lsb[2:0]）にてノイズシェーピングする。
なお、量子化器１４Ａを設けず、積分器３の出力をＭＳＢ側量子化器１４Ｂに入力してもよい。ただし、この場合、減算器１４Ｃの出力ビット数が大きくなるので、ゲイン段１４Ｄ以降の回路規模を大きくする必要がある。
ＬＳＢ側ＤＡ変換器１５Ｂは、ノイズシェーピングされた４値出力(dac_lsb[2:0])をＤＡ変換し、ＭＳＢ側ＤＡ変換器１５Ａは、ＭＳＢ側量子化器１４Ｂの出力(dac_msb[6:0])をＤＡ変換する。ローパスフィルタ１６は、ＬＳＢ側ＤＡ変換器１５Ｂの出力をローパスフィルタリングし、ＭＳＢ側ＤＡ変換器１５Ａの出力とローパスフィルタ１６の出力とが、加算器１７によって加算される。
ＭＳＢ側ＤＡ変換器１５Ａの入力信号は、ノイズシェーピングされた信号ではなく、積分器３の出力の上位ビットによって決まる値である。一方、ＬＳＢ側ＤＡ変換器１５Ｂの入力信号は、ＭＳＢ側量子化器１４Ｂの残差がノイズシェーピングされた信号である。ＬＳＢ側量子化器１４Ｆの出力は、４値をとりうるサーモメータコードに変換され、ＬＳＢ側ＤＡ変換器１５Ｂに入力される（dac_lsb[2:0]=”000” or “001” or “011” or “111”）。なお、該サーモメータコードは、２、４または５値であってもよい。ＭＳＢ側ＤＡ変換器１５Ａの出力は、ＤＣオフセット除去回路１２０のフィードバックループが安定になるまではゆっくりと変化するが、安定後は変化しないため、ＭＳＢ側ＤＡ変換器１５Ａの出力にローパスフィルタは不要である。
なお、フィードバックループが安定後、ＭＳＢ側量子化器１４Ｂの量子化閾値を超えて入力信号が変化しないと仮定すると、ＭＳＢ側量子化器１４Ｂの出力および、ＭＳＢ側ＤＡ変換器１５Ａの出力が変化しない。したがって、フィードバックループが安定後、ＭＳＢ側量子化器１４Ｂの出力が変化しない程度に、ＭＳＢ側量子化器１４Ｂの量子化ビット数を低く設定するのが好ましい。
一方、ＬＳＢ側ＤＡ変換器１５Ｂは、フィードバックループが安定になる前でも後でも常時高速に動作し、ＬＳＢ側ＤＡ変換器１５Ｂの出力にはシェーピングされたＬＳＢ側量子化器１４Ｆの量子化ノイズが含まれる。該量子化ノイズを低減するためにローパスフィルタ１６が必要となる。また、ＬＳＢ側ＤＡ変換器１５Ｂとしては、ＬＳＢ側ＤＡ変換器１５Ｂのスプリアス成分を減らしやすいサーモメータコードを入力とするＤＡ変換器を用いる方がよい。この場合、バイナリウェイト型ＤＡ変換器よりもサーモメータコード型ＤＡ変換器の方が高速動作時のスプリアス特性がよい。
図４の構成を用いる場合、ＤＣオフセット信号Ｘ＿ＤＣに含まれるＤＣ成分がＭＳＢ側ＤＡ変換器１５Ａの隣接する２出力レベルの中間値になると、ＭＳＢ側ＤＡ変換器１５Ａの出力、つまり、ＭＳＢ側量子化器１４Ｂの出力が該２出力レベルに相当するデジタル値間で高速に変動し、ＤＣオフセット信号Ｘ＿ＤＣに多くのスプリアスが発生してしまう。これを回避するために、ＭＳＢ側量子化器１４Ｂにヒステリシス特性をもたせると該変動を回避できる。以下、図５に基づいて、ＭＳＢ側量子化器１４Ｂにヒステリシス特性をもたせるための実現方法を簡単に説明する。なお、図４のＭＳＢ側量子化器１４Ｂの出力ビット数は７ビットであり、出力値のとりうる値は２７＝１２８レベルであるが、ここでは説明を簡単化するためにＭＳＢ側量子化器１４Ｂの出力値のとりうる値を７レベルとする。
ＭＳＢ側量子化器１４Ｂは、図５（ａ）および（ｂ）に示すように、出力の変化する閾値が異なる２つの量子化特性、ミッドライズ（Ｍｉｄ−ｒｉｓｅ）型とミッドトレッド（Ｍｉｄ−ｔｒｅａｄ）型の量子化器が並列に組み合わさって構成される。図５（ａ）は、ミッドライズ型量子化器の入力ＩＮＰＵＴと出力ＯＵＴＰＵＴとの関係を示すグラフであり、図５（ｂ）は、ミッドトレッド型量子化器の入力ＩＮＰＵＴと出力ＯＵＴＰＵＴとの関係を示すグラフである。
ミッドライズ型量子化器のとりうる出力値は−３、−１、１、３の４レベルである。一方、ミッドトレッド型量子化器のとりうる出力値は、−２、０、２の３レベルである。２つの量子化器を合わせると合計で７レベルを有する。ミッドライズ型量子化器とミッドトレッド型量子化器との一方の量子化器のみが有効であり、そのとき他方の量子化器の出力はゼロである。ミッドライズ型量子化器を使うか、ミッドトレッド型量子化器を使うかは、以下のようにして決める。
ＭＳＢ側量子化器１４Ｂは１ビットの状態（ｓｔａｔｅ）を有する。ＭＳＢ側量子化器１４Ｂは、以下の（１）〜（３）の処理を行う。
（１）ｓｔａｔｅ＝０のときミッドライズ型量子化器を使い、ｓｔａｔｅ＝１のときミッドトレッド型量子化器を使い、入力信号を量子化し、出力する。
（２）ＭＳＢ側量子化器１４Ｂの出力値が変化したときは、図５（ｃ）の量子化器１４Ｂの入力値ＩＮＰＵＴとｓｔａｔｅ値との対応関係を示すグラフに応じて、次のｓｔａｔｅに更新する。量子化器１４Ｂの出力が変化しない場合は現在のｓｔａｔｅ値を維持する。
（３）次のクロックでは上記（１）に戻って同じ処理を繰り返す。
この動作により、ヒステリシス特性を実現することができ、上述のようなデジタル値間で高速変動することがなくなり、スプリアス発生も起こらない。なお、上述のヒステリシス特性の実現方法は一例であり、この方法に限定されるものではない。
ここで図４において、加算器１４Ｅ・ＬＳＢ側量子化器１４Ｆ・減算器１４Ｇ・１クロック遅延素子１４Ｈで構成される１ビットノイズシェーピング回路は、１次のノイズシェーピングを仮定したが、高次のノイズシェーピング回路を用いてもよい。また、擬似ランダム雑音を発生する擬似ランダム雑音発生器を設け、量子化器１４Ｆの入力部等に擬似ランダム雑音を加算し、該１ビットノイズシェーピング回路の周期性に起因するスプリアスを低減ことがより好ましい。このスプリアス成分は図４のＬＳＢ側ＤＡ変換器１５Ｂ・ローパスフィルタ１６、図２のアナログ信号処理回路１１１、ＡＤ変換器１１２およびデジタルフィルタ１１３を通して、ＤＣオフセット除去回路１２０の出力Ｚに現れる。なお、上記の擬似ランダム雑音発生器は、特許請求の範囲に記載の第１擬似ランダム雑音発生器に相当する。
また、図４に示す加算器１４Ｅ・ＬＳＢ側量子化器１４Ｆ・減算器１４Ｇ・１クロック遅延素子１４Ｈで構成されるノイズシェーピング回路および量子化器１４ＢをＤＣオフセット除去回路１２０に用いる構成は、入力信号Ｘがアナログ信号ではなくデジタル信号であって、図２に示すＤＣオフセット除去回路１２０が全てデジタル信号を用いて構成される場合にも有効である。ただし、この場合には、ＤＡ変換器１５は不要であり、また、ローパスフィルタ１６はデジタル回路で実現される。
続いて、ＭＳＢ側ＤＡ変換器１５Ａの具体的な構成について説明する。
図６は、フル差動型のＭＳＢ側ＤＡ変換器１５Ａの具体的構成例を示す回路図である。図６の構成は、一般的によく知られたカレントステアリング型ＤＡ変換器であり、電流源Ｍ１・Ｍ４・Ｍ５および、差動対Ｍ２・Ｍ３を備えている。電流源Ｍ１は、Ｎチャネル型ＭＯＳトランジスタで実現されており、２のＩ乗で重み付けされている。差動対Ｍ２及びＭ３は、電流源Ｍ１の電流を差動出力端子ｖｏｕｔｐまたは差動出力端子ｖｏｕｔｍのどちらに流すかを決定する。電流源Ｍ４及びＭ５はそれぞれ、電源ＶＤＤ側から一定の電流を差動出力端子ｖｏｕｔｐ及び差動出力端子ｖｏｕｔｍに流す。また、電流源Ｍ１及び電流源Ｍ４・Ｍ５のゲートには、電流源電流値を所望の値に設定するためのバイアス電圧ｖｂ１＿ｍｓｂ及びバイアス電圧ｖｂ２＿ｍｓｂがそれぞれ印加される。なお、ＭＳＢ側ＤＡ変換器１５Ａの構成はこの方法に限定されるものではない。
続いて、図４に示すＬＳＢ側ＤＡ変換器１５Ｂおよびローパスフィルタ１６の具体的な構成について説明する。
図７は、フル差動型のＬＳＢ側ＤＡ変換器１５Ｂおよびローパスフィルタ１６の具体的構成例を示す回路図である。図７に示すＬＳＢ側ＤＡ変換器１５Ｂは、図６のＭＳＢ側ＤＡ変換器１５Ａと同様に、カレントステアリング型ＤＡ変換器である。また、ＬＳＢ側ＤＡ変換器１５Ｂは、左右対称なフル差動構成である。
ＬＳＢ側ＤＡ変換器１５Ｂは、同一サイズの１ビットＤＡ変換回路が複数並列に接続された構成であり、電流源Ｍ１１、差動対Ｍ１２・Ｍ１３、２つのＰチャネルＭＯＳトランジスタＭ１６、２つのＰチャネルＭＯＳトランジスタＭ１７および２つの電流源Ｍ１８を備えている。ローパスフィルタ１６は、抵抗１６Ａおよびキャパシタ１６Ｂを備えている。
電流源Ｍ１１は、３個のＮチャネルＭＯＳトランジスタから構成されており、各電流源Ｍ１１は同じサイズである。差動対Ｍ１２・Ｍ１３は、電流源Ｍ１１の電流を切り換えて、２つのＰチャネルＭＯＳトランジスタＭ１６の一方側に流す。ＰチャネルＭＯＳトランジスタＭ１６は、ゲートとドレインとが接続されており（ダイオード接続）、各差動対Ｍ２・Ｍ３の出力電流を加算し、電圧に変換する。
抵抗１６Ａおよびキャパシタ１６Ｂは、ＰチャネルＭＯＳトランジスタＭ１６の出力電圧をローパスフィルタリングして出力する。ＰチャネルＭＯＳトランジスタＭ１７は、該ローパスフィルタリングされた電圧を電流として取り出し、電流源Ｍ１８は、差動出力端子ｖｏｕｔｐ及び差動出力端子ｖｏｕｔｍからＧＮＤ側へ一定の電流を引き抜く。
ＬＳＢ側ＤＡ変換器１５Ｂの電流出力範囲は、ＭＳＢ側ＤＡ変換器１５Ａに比べて小さくできるため（ＬＳＢ側ＤＡ変換器が７ビットの場合、１／２５程度）、抵抗１６Ａの熱ノイズの影響を無視できる程度に小さくすることができる。
以上のように、ＭＳＢ側ＤＡ変換器１５ＡおよびＬＳＢ側ＤＡ変換器１５Ｂを共にカレントステアリング型ＤＡ変換器として構成し、図６に示す差動出力端子ｖｏｕｔｐおよび図７に示す差動出力端子ｖｏｕｔｐ並びに図６に示す差動出力端子ｖｏｕｔｍおよび図７に示す差動出力端子ｖｏｕｔｍを、それぞれ互いに接続することで、図４に示す加算器１７を実現できる。但し、出力信号が電流信号であるため、差動出力端子ｖｏｕｔｐ・ｖｏｕｔｍに接続される減算器７またはアナログ信号処理回路１１１の入力インピーダンスを低くする必要がある。
なお、ＭＳＢ側ＤＡ変換器１５ＡおよびＬＳＢ側ＤＡ変換器１５Ｂの一例としてカレントステアリング型ＤＡ変換器の構成例を示したが、複数の抵抗ラダーおよびバッファから構成されるような電圧出力のＤＡ変換器でもよい。この場合には、差動出力端子ｖｏｕｔｐ・ｖｏｕｔｍに接続される減算器７またはアナログ信号処理回路１１１の入力インピーダンスを高く設定する方が好ましい。
次に、図２のゲイン段１２Ａの構成例について説明する。ＤＣオフセット除去回路１２０において信号飽和がなく、ループの時定数を一定に保ちたい場合には、ゲイン段１２Ａは常に一定のゲインに設定すればよい。また、出力信号Ｚに含まれるＤＣオフセット成分が大きい場合には、ゲイン段１２Ａのゲインを大きく設定し、ＤＣオフセット成分が小さい場合には、ゲイン段１２Ａのゲインを小さく設定する、というように、出力信号ＺのＤＣオフセット量に応じてゲイン段１２Ａのゲインを変更してもよい。このような設定を行うことで、大きなＤＣオフセットが発生しても、短時間でＤＣオフセットを低減することができ、出力信号ＺへのＤＣオフセット起因の歪みを低減することができる。なお、このようなゲイン設定は容易に発想できるため、ここではこれ以上の詳細な説明は省略する。
次に、信号処理回路１１０において信号飽和（クリッピング）が発生する場合について説明する。ＡＤ変換器１１２の入力レンジは有限であり、入力信号Ｘに突然大きなＤＣオフセットが発生したり、可変ゲイン段１１１Ｂのゲインが大きく変化し、大きなＤＣオフセットが発生すると、ＡＤ変換器１１２は飽和する。特に可変ゲイン段１１１Ｂのゲインが大きく設定されるとき、この信号飽和が発生しやすい。ＡＤ変換器１１２が飽和している間、出力信号Ｚには大きな歪みが発生する。このとき、ＡＤ変換器１１２の飽和により、ＡＤ変換器１１２の出力値は信号飽和がないと仮定した場合に得られる出力値に比べ小さくなり、ＤＣオフセット除去ループの１部である信号処理回路１１０のゲインが著しく小さくなる。このような状態は、電源投入時にも発生すると考えられる。これは、電源投入時の各回路の内部状態は不定であり、ＡＤ変換器１１２等は飽和状態にある可能性が高いためである。このとき、ＤＣオフセット除去に対するセトリングが極端に遅くなり、出力信号Ｚが歪んだ状態が長く続く可能性がある。
この課題を解決するため、本実施形態では、例えば、デジタル信号Ｙ２や出力信号Ｚが飽和する頻度に応じて、ゲイン段１２Ａのゲインを変更する。つまり、フィードバックループに配置された回路、例えば、ＡＤ変換器１１２が飽和しているときには、ゲイン段１２Ａのゲインを高く設定し、飽和していないときは、所望のループ時定数になるゲインに設定することで、フィードバックループに配置されたＡＤ変換器１１２が飽和した場合にでも、すぐに飽和状態から復帰でき、出力信号Ｚの飽和状態を減らすことができる。このような制御を行うためのゲイン段１２Ａおよび飽和状態検出回路８の構成例を、図８に基づいて説明する。
図８は、ゲイン段１２Ａおよび飽和状態検出回路８の具体的な構成例を示すブロック図である。ゲイン段１２Ａは、飽和状態検出回路８からの出力に基づいてゲインが制御される可変ゲイン段である。飽和状態検出回路８は、ルックアップテーブル８Ａ、カウンター８Ｂ、比較器８Ｃおよび絶対値回路８Ｄを備えている。絶対値回路８Ｄは、飽和しているかどうかを確認したい信号の絶対値をとる回路であり、ここでは飽和検知する信号を信号処理回路１１０の出力信号Ｚとする。比較器８Ｃは、絶対値回路８Ｄの出力をある閾値ＴＨＲＥＳＨＯＬＤと比較する。カウンター８Ｂは、比較器８Ｃの出力をカウントし、出力信号Ｚが飽和している頻度をカウントする。ルックアップテーブル８Ａは、カウンター８Ｂの出力値に対応するゲイン設定を保持しており、ゲイン段１２Ａは、ルックアップテーブル８Ａに応じてゲインが変更される。
ここで、カウンター８Ｂは、ある一定期間毎にリセットされ、リセット直前のカウント値をルックアップテーブル８Ａに出力することで、出力信号Ｚの飽和頻度を得ることができる。
図９（ａ）は、ルックアップテーブル８Ａに保持されるデータの一例を示すグラフである。横軸は信号Ｚの飽和頻度であり、縦軸は飽和しないと仮定したときの信号Ｚの振幅と、ある飽和頻度で飽和させたときの信号Ｚの振幅との振幅比の平均値である。
ここで、三角波の場合を例に、該飽和頻度と振幅比の平均値との関係について、図９（ｂ）を用いて説明する。
図９（ｂ）は、三角波がクリッピングされている状態における回路の出力波形を示すグラフである。このように、三角波が連続して出力されている場合、回路によって、ある飽和レベルで三角波がクリッピングされる。破線は、本来出力されるべき波形を示しており、破線で示されている信号がクリッピングされて飽和レベルになる。飽和頻度とは、三角波がクリッピングされる時間的割合であり、Ｄ／Ｃで表される。一方、振幅比の平均値は、（領域Ａの面積＋領域Ｂの面積）／領域Ａの面積で表される。ここで、領域Ａは飽和レベルより下側に形成される台形を指し、領域Ｂは飽和レベルより上側の三角形を指す。
図９（ａ）において、一点鎖線は、ある信号Ｚが正弦波である場合のルックアップテーブル特性を示しており、破線は、ある信号Ｚがランダム信号である場合のルックアップテーブル特性を示している。この正弦波やランダム信号の特性に近い特性を有するルックアップテーブルを用意することで、フィードバックループに配置された回路が飽和している場合でも、飽和しない場合と同様のセトリング特性を近似的に実現することができる。
また、図９（ａ）において実線で示すルックアップテーブル特性は、上述の正弦波やランダム信号の場合の特性に近い特性になるように近似したものである。この特性は、飽和頻度の閾値が０．５、０．５＊（１＋１／２）、０．５＊（１＋１／２＋１／４）、…となっており、ルックアップテーブルをプライオリティエンコーダを用いてコンパクトに実現できる。
次に、図２に示す量子化器１１の好適な例について、図１０および図１１を用いて説明する。量子化器１１はＤＣオフセットのみを高い分解能で量子化できればよいため、１ビット１次のノイズシェーピング回路が好ましい。
図１０は、１ビット１次のノイズシェーピング回路で構成される量子化器１１を示す回路図である。量子化器１１は、加算器１１Ａ、遅延器１１Ｂ、ＬＦＳＲ（Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ）１１Ｃ、ゲイン段１１Ｄ、加算器１１Ｅ、量子化器１１Ｆおよび減算器１１Ｇを備えている。加算器１１Ａは、信号Ｚと減算器１１Ｇからのフィードバック信号とを加算する。遅延器１１Ｂは、加算器１１Ａの出力を１クロック遅延する。ＬＦＳＲ１１Ｃは、擬似ランダム雑音を発生する回路である。ゲイン段１１Ｄは、ＬＦＳＲ１１Ｃの出力を増幅または減衰する。加算器１１Ｅは、遅延器１１Ｂとゲイン段１１Ｄの出力とを加算する。量子化器１１Ｆは、加算器１１Ｅの出力を１ビット量子化し、減算器１１Ｇは、遅延器１１Ｂの出力と量子化器１１Ｆの出力との差を計算する。なお、ＬＦＳＲ１１Ｃは、特許請求の範囲に記載の第２擬似ランダム雑音発生回路に相当する。
ここで、擬似ランダム雑音をノイズシェーピング回路で用いることの重要性を、図１１を用いて説明する。
図１１は、図２に示す信号処理回路１１０にＤＣオフセット除去回路１２０を適用した場合の出力信号ＺのＦＦＴスペクトルを示すグラフであり、（ａ）は、量子化器１１において、ゲイン段１１Ｄのゲインをゼロにした場合、つまり擬似ランダム雑音を入力しない場合を示しており、（ｂ）は、ゲイン段１１Ｄのゲインを所望の値にした場合を示している。ここで、入力信号Ｘに、１ＭＨｚの正弦波と回路ノイズに対応する適当なレベルの雑音とを入力した。また、ＡＤ変換器１１２以降のデジタル回路の動作周波数は２０ＭＨｚに設定した。さらに、ＤＣオフセット除去回路１２０のハイパスフィルタ特性のカットオフ周波数が２．８ｋＨｚ付近になるようにゲイン段１２Ａのゲインを設定した。
これにより、図１１（ａ）および（ｂ）のグラフで、入力信号Ｘに入力された１ＭＨｚの正弦波出力が観測された。また、８ＭＨｚ付近からノイズフロアが上昇しているのは、図２のＡＤ変換器１１２としてΔΣ型ＡＤ変換器を用いたため、ＡＤ変換器１１２の量子化ノイズが高周波へシェーピングされるためである。１０ｋＨｚ以下の周波数では、入力された擬似ランダム雑音がＤＣオフセット除去回路１２０のハイパス特性に従って減衰される。
図１１（ａ）に示すように、擬似ランダム雑音を入力しない場合、ハイパス特性のカットオフ周波数が８ｋＨｚ程度になる。一方、図１１（ｂ）に示すように、擬似ランダム雑音を入力する場合、ハイパス特性のカットオフ周波数は、２．５ｋＨｚ付近であり、当初の設定値２．８ｋＨｚに近い値となる。擬似ランダム雑音を入力しない場合のハイパス特性のカットオフ周波数のズレは、出力ＺＱにおける信号成分が小さい場合に顕著に現れる。これは、図１０に示す１ビット量子化器である量子化器１１の特性に起因している。具体的には、量子化器１１が、擬似ランダム雑音を入力せず、かつ、信号Ｚのレベルが小さい場合、信号Ｚから出力ＺＱへのゲインが所望の値である１よりも大きくなるために、上記のカットオフ周波数のズレが発生すると考えられる。
また、ノイズシェーピング回路である図１０の量子化器１１において、擬似ランダム雑音を入力せず、かつ、信号Ｚのレベルが小さい場合、量子化器１１の内部状態に周期性が表れ、その周期性に応じて、信号Ｚから出力ＺＱへのゲインが時間的に変動する。このゲイン変動により、該周期性に応じてハイパスフィルタのカットオフ周波数が時間的に変動する。このようなカットオフ周波数の変動が生じないように、図１０に示す１ビット量子化器において、擬似ランダム雑音を入力することが好ましい。
また、量子化器１１は、ノイズシェーピング機能を持たない１ビット量子化器である場合、大きな量子化ノイズが帯域内に混入し、出力信号Ｚに現れる。しかしながら、この量子化ノイズが問題とならないのであれば、量子化器１１がノイズシェーピング機能を持たない１ビット量子化器であってもよい。
〔実施形態３〕
本発明の第３の実施形態について図１２を用いて説明すれば以下の通りである。実施形態２に係るＤＣオフセット除去回路１２０では、信号処理回路の入力信号はアナログ信号、出力信号はデジタル信号を仮定したが、信号処理回路の出力信号がアナログ信号でもよい。本実施形態では、信号処理回路の出力信号がアナログ信号である場合について説明する。
図１２は、本実施形態に係るＤＣオフセット除去回路１３０の構成を示すブロック図である。ＤＣオフセット除去回路１３０は、量子化器２１、ゲイン段１２、デジタル積分器３、ノイズシェーピング回路１４、ＤＡ変換器１５、ローパスフィルタ１６および減算器７を備えており、アナログ信号処理回路１１１の出力信号に混入するＤＣオフセット成分を除去する回路である。すなわち、ＤＣオフセット除去回路１３０は、図２に示すＤＣオフセット除去回路１２０において、量子化器１１の代わりに量子化器２１を設ける構成である。
ＡＤ変換器１１２およびデジタルフィルタ１１３を設けていないため、出力信号Ｚはアナログ信号である。量子化器２１としては、出力ビット数が１ビットであるΔΣ型ＡＤ変換器が好適に用いられ、量子化器２１は、出力信号Ｚをデジタル信号ＺＱに変換する。量子化器２１の出力ビット数が１ビットであることから、量子化器２１以降のゲイン段１２、デジタル積分器３の回路規模を小さくできる。また、ΔΣＡＤ変換器は設計が容易である。
なお、量子化器２１として、ΔΣ型ではなくナイキスト型ＡＤ変換器を用いてもよい。この場合、該ＡＤ変換器の出力ビット数は、１〜１２ビットであることが望ましい。
ここで、量子化器２１が発生したＤＣオフセット成分は除去できないため、高精度にＤＣオフセット成分を除去したい場合には、量子化器２１にＤＣオフセット成分を除去するための何らかの機能を加えることが好ましい。例えば、当該機能を実現する技術として、オートゼロ技術、チョッピング技術等が挙げられる。これらの技術は一般に知られた技術であるため、ここでは説明を省略する。
なお、実施形態２に係るＤＣオフセット除去回路１２０および本実施形態に係るＤＣオフセット除去回路１３０において、ローパスフィルタ１６は、ノイズシェーピング回路１４が発生する不要な高周波信号を除去すると同時に、ＤＡ変換器１５の波形を滑らかにするために設けている。一方、そのような処理がなくても問題がない場合や、ローパスフィルタ１６の機能をアナログ信号処理回路１１１内のアナログフィルタ１１１Ａで代用することができる場合には、ローパスフィルタ１６を設けなくてもよい。
〔実施形態４〕
本発明の第４の実施形態について図１３を用いて説明すれば以下の通りである。本実施形態では、実施形態３に係るＤＣオフセット除去回路１３０をさらにできるだけアナログ回路で構成した場合について説明する。
図１３は、本実施形態に係るＤＣオフセット除去回路１４０の構成を示すブロック図である。ＤＣオフセット除去回路１４０は、アナログゲイン段２２、アナログ積分器１３、ノイズシェーピング型ＡＤ変換回路２４、ＤＡ変換器１５、ローパスフィルタ１６および減算器７を備えている。すなわち、ＤＣオフセット除去回路１４０は、図１２に示すＤＣオフセット除去回路１３０において、量子化器２１を設けず、ゲイン段１２、デジタル積分器３およびノイズシェーピング回路１４の代わりに、アナログゲイン段２２、アナログ積分器１３およびノイズシェーピング型ＡＤ変換回路２４を設けた構成である。量子化器２１を設けていないため、アナログゲイン段２２からノイズシェーピング型ＡＤ変換回路２４までの各回路は、アナログ信号を処理可能に構成されている。これにより、量子化器２１を不要とすることができる。
また、図１および図２に示す信号処理回路１１０のように、出力信号Ｚがデジタル信号である場合も、量子化器を設けずに、信号Ｚをゲイン段２またはゲイン段１２に出力してもよい。この場合でも、積分器をデジタル積分器で構成できるので、回路規模を小さくできる。
〔実施形態５〕
本発明の第５の実施形態について図１４を用いて説明すれば以下の通りである。特に信号処理回路が無線機のミキサからの出力信号を処理するために用いられる場合、入力信号Ｘは、外乱ノイズの影響を非常に受けやすい。このため、信号処理回路のうち、アナログ信号処理を処理する部分とデジタル信号を処理する部分とを別のチップに搭載することが好ましい。そこで、本実施形態では、ＤＣオフセット除去回路が集積化される場合に、ＤＣオフセット除去回路および信号処理回路を２つの集積回路に分割して搭載する構成について説明する。
図１４は、本実施形態に係るＤＣオフセット除去回路１５０、信号処理回路１１０およびＤＳＰ復調回路２６０の構成を示すブロック図である。信号処理回路１１０およびＤＳＰ復調回路２６０は、図２に示す信号処理回路１１０および図１５に示すＤＳＰ復調回路２６０とそれぞれ略同一である。
信号処理回路１１０を構成する回路のうち、アナログ信号処理回路１１１が集積回路ＬＳＩ１に搭載され、ＡＤ変換器１１２およびデジタルフィルタ１１３が集積回路ＬＳＩ２に搭載されている。なお、ＡＤ変換器１１２は、集積回路ＬＳＩ１に搭載してもよい。
ＤＣオフセット除去回路１５０は、図２に示すＤＣオフセット除去回路１２０において、量子化器１１の代わりに図１２に示す量子化器２１を設けた構成である。ＤＣオフセット除去回路１５０を構成する回路のうち、量子化器２１のみ集積回路ＬＳＩ１に搭載され、ゲイン段１２、デジタル積分器３、ノイズシェーピング回路１４、ＤＡ変換器１５、ローパスフィルタ１６および減算器７は、集積回路ＬＳＩ２に搭載されている。これにより、ＤＣオフセット除去回路１５０では、量子化器２１の出力信号ＺＱが、集積回路ＬＳＩ１と集積回路ＬＳＩ２と間のインターフェスとして用いられる。このように、量子化器として１ビットノイズシェーピング回路を用いることにより、出力信号ＺＱが１ビット信号となるため、ＬＳＩ間のインターフェス数、すなわちＬＳＩのピン数、ＰＣＢ（プリント回路基板）の配線数を大幅に減らすことができる。これにより、ＬＳＩのコンパクト化、ＰＣＢの面積節約が可能となる。
〔実施形態の総括〕
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明に係るＤＣオフセット除去回路は、無線受信機だけでなく、有線受信機にも適用できる。
本発明の第１の実施形態に係るＤＣオフセット除去回路の構成を示すブロック図である。 本発明の第２の実施形態に係るＤＣオフセット除去回路の構成を示すブロック図である。 図２に示すＤＣオフセット除去回路のＤＡ変換器およびローパスフィルタの詳細な構成を示すブロック図である。 図２に示すＤＣオフセット除去回路のノイズシェーピング回路およびＤＡ変換器の詳細な構成を示すブロック図である。 （ａ）は、ミッドライズ型量子化器の入力ＩＮＰＵＴと出力ＯＵＴＰＵＴとの関係を示すグラフであり、（ｂ）は、ミッドトレッド型量子化器の入力ＩＮＰＵＴと出力ＯＵＴＰＵＴとの関係を示すグラフである。 フル差動型のＭＳＢ側ＤＡ変換器の具体的構成例を示す回路図である。 フル差動型のＬＳＢ側ＤＡ変換器およびローパスフィルタの具体的構成例を示す回路図である。 図２に示すＤＣオフセット除去回路のゲイン段および飽和状態検出回路の具体的な構成例を示すブロック図である。 （ａ）は、上記飽和状態検出回路のルックアップテーブルに保持されるデータの一例を示すグラフであり、（ｂ）は、三角波がクリッピングされている状態における回路の出力波形を示すグラフである。 １ビット１次のノイズシェーピング回路で構成される量子化器を示す回路図である。 ＤＣオフセット除去回路の出力のＦＦＴスペクトルを示すグラフであり、（ａ）は、量子化器において、ゲイン段のゲインをゼロにした場合を示しており、（ｂ）は、ゲイン段のゲインを所望の値にした場合を示している。 本発明の第３の実施形態に係るＤＣオフセット除去回路の構成を示すブロック図である。 本発明の第４の実施形態に係るＤＣオフセット除去回路の構成を示すブロック図である。 本発明の第５の実施形態に係るＤＣオフセット除去回路、信号処理回路およびＤＳＰ復調回路の構成を示すブロック図である。 一般的なｚｅｒｏ−ＩＦアーキテクチュアの無線受信機の構成例を示すブロック図である。 従来のＤＣオフセット除去回路およびアナログ信号処理回路の構成を示す回路図である。 従来の他のＤＣオフセット除去回路およびアナログ信号処理回路の構成を示す回路図である。
符号の説明
１ 量子化器（第１量子化回路）
２ ゲイン段（可変ゲイン段）
３ デジタル積分器（デジタル積分回路）
４ ノイズシェーピング回路（第１ノイズシェーピング回路）
５ ＤＡ変換器（ＤＡ変換回路）
６ ローパスフィルタ
７ 減算器（フィードバック回路、減算回路）
８ 飽和状態検出回路
８Ｂ カウンター（飽和頻度検出回路）
１１ 量子化器（第１量子化回路）
１１Ｃ ＬＦＳＲ（第２擬似ランダム雑音発生回路）
１２Ａ ゲイン段（可変ゲイン段）
１３ アナログ積分器（アナログ積分回路）
１４Ｂ ＭＳＢ側量子化器（第２量子化回路）
１４Ｅ 加算器（第１ノイズシェーピング回路）
１４Ｆ ＬＳＢ側量子化器（第１ノイズシェーピング回路）
１４Ｇ 減算器（第１ノイズシェーピング回路）
１４Ｈ １クロック遅延素子（第１ノイズシェーピング回路）
１５Ａ ＭＳＢ側ＤＡ変換器（第１ＤＡ変換回路）
１５Ｂ ＬＳＢ側ＤＡ変換器（第２ＤＡ変換回路）
１６ ローパスフィルタ
１７ 加算器（加算回路）
２１ 量子化器（第１量子化回路、ＡＤ変換回路、ΔΣ型ＡＤ変換回路）
２４ ノイズシェーピング型ＡＤ変換回路（第１ノイズシェーピング回路）
１００、１２０、１３０、１４０、１５０ ＤＣオフセット除去回路
１１０ 信号処理回路
１１１ アナログ信号処理回路
２００ 無線受信機（受信機）
２４１、２５１ ミキサ
２４２、２５２ 信号処理回路（ベースバンドアナログ回路）

Claims (23)

  1. アナログ入力信号に対して信号処理を行なう信号処理回路のデジタル出力信号に混入するＤＣオフセット成分を除去するＤＣオフセット除去回路であって、
    上記デジタル出力信号を量子化するための第１量子化回路と、
    上記第１量子化回路の出力信号を積分するデジタル積分回路と、
    上記デジタル積分回路の出力信号をシェーピングする第１ノイズシェーピング回路と、
    上記第１ノイズシェーピング回路の出力信号をアナログ信号に変換するＤＡ変換回路と、
    上記ＤＡ変換回路の出力信号を上記アナログ入力信号にフィードバックするフィードバック回路とを備え、
    上記第１量子化回路は、ノイズシェーピングを行う第２ノイズシェーピング回路であることを特徴とするＤＣオフセット除去回路。
  2. 上記第１量子化回路の出力信号のビット数は、上記デジタル出力信号のビット数よりも小さいことを特徴とする請求項１に記載のＤＣオフセット除去回路。
  3. 上記ＤＡ変換回路と上記フィードバック回路との間に、ローパスフィルタを備えることを特徴とする請求項１または２に記載のＤＣオフセット除去回路。
  4. 上記フィードバック回路は、上記ＤＡ変換回路の出力信号を上記アナログ入力信号から減算する減算回路であることを特徴とする請求項１〜３のいずれか１項に記載のＤＣオフセット除去回路。
  5. アナログ入力信号に対して信号処理を行なう信号処理回路のデジタル出力信号に混入するＤＣオフセット成分を除去するＤＣオフセット除去回路であって、
    上記デジタル出力信号を量子化するための第１量子化回路と、
    上記第１量子化回路の出力信号を積分するデジタル積分回路と、
    上記デジタル積分回路の出力信号を量子化する第２量子化回路と、
    上記第２量子化回路の入力信号と出力信号との差分をシェーピングする第１ノイズシェーピング回路と、
    上記第２量子化回路の出力信号をアナログ信号に変換する第１ＤＡ変換回路と、
    上記第１ノイズシェーピング回路の出力信号をアナログ信号に変換する第２ＤＡ変換回路と、
    上記第１ＤＡ変換回路の出力信号と上記第２ＤＡ変換回路の出力信号とを上記アナログ入力信号にフィードバックするフィードバック回路とを備えることを特徴とするＤＣオフセット除去回路。
  6. 上記第２ＤＡ変換回路と上記フィードバック回路との間に、ローパスフィルタを備えることを特徴とする請求項５に記載のＤＣオフセット除去回路。
  7. 上記フィードバック回路は、上記第１ＤＡ変換回路の出力信号と上記第２ＤＡ変換回路の出力信号とを加算する加算回路と、
    上記加算回路の出力信号を上記アナログ入力信号から減算する減算器とから構成されることを特徴とする請求項５または６に記載のＤＣオフセット除去回路。
  8. 上記第２ＤＡ変換回路は、出力レベル数が２〜５値であることを特徴とする請求項５〜７のいずれか１項に記載のＤＣオフセット除去回路。
  9. 上記第２ＤＡ変換回路は、同一サイズの１ビットＤＡ変換回路を複数備え、
    上記１ビットＤＡ変換回路は、互いに並列に接続されていることを特徴とする請求項５〜８のいずれか１項に記載のＤＣオフセット除去回路。
  10. 上記第２ＤＡ変換回路は、入力されるデジタル信号を電流に変換するカレントステアリング型ＤＡ変換回路と、
    上記電流を電圧に変換する第１ＭＯＳトランジスタと、
    上記第１ＭＯＳトランジスタと共にカレントミラー回路を構成し、上記電圧を上記第２ＤＡ変換回路の出力電流に変換する第２ＭＯＳトランジスタとを備え、
    上記ローパスフィルタは、上記第１ＭＯＳトランジスタのゲートと上記第２ＭＯＳトランジスタのゲートとの間に設けられることを特徴とする請求項６に記載のＤＣオフセット除去回路。
  11. 上記第１ノイズシェーピング回路の次数が１次であることを特徴とする請求項１〜１０のいずれか１項に記載のＤＣオフセット除去回路。
  12. 上記第１ノイズシェーピング回路は第１擬似ランダム雑音発生回路を有することを特徴とする請求項１〜１１のいずれか１項に記載のＤＣオフセット除去回路。
  13. 上記第２量子化回路はヒステリシス特性を有することを特徴とする請求項５〜１０のいずれか１項に記載のＤＣオフセット除去回路。
  14. 上記第２量子化回路は、ミッドライズ型量子化器とミッドトレッド型量子化器とを備え、１ビットの状態に応じて、上記ミッドライズ型量子化器の出力と上記ミッドトレッド型量子化器の出力とを切り替えることにより、上記ヒステリシス特性を有することを特徴とする請求項１３に記載のＤＣオフセット除去回路。
  15. 上記第１量子化回路は、ノイズシェーピングを行う第２ノイズシェーピング回路であることを特徴とする請求項５〜１０のいずれか１項に記載のＤＣオフセット除去回路。
  16. 上記第２ノイズシェーピング回路は、ビット数が１ビットであり、次数が１次であることを特徴とする請求項１５に記載のＤＣオフセット除去回路。
  17. 上記第２ノイズシェーピング回路は第２擬似ランダム雑音発生回路を有することを特徴とする請求項１５または１６に記載のＤＣオフセット除去回路。
  18. 上記第１量子化回路と上記デジタル積分回路との間、または、上記デジタル積分回路と上記第１ノイズシェーピング回路との間に配置される可変ゲイン段と、
    上記信号処理回路内のいずれかの回路の出力が飽和したことを検出する飽和状態検出回路とを備え、
    上記可変ゲイン段は、飽和状態検出回路の検出結果に応じてゲインが制御されることを特徴とする請求項１〜１７のいずれか１項に記載のＤＣオフセット除去回路。
  19. 上記飽和状態検出回路は、上記出力の飽和頻度を検出する飽和頻度検出回路をさらに備え、
    上記可変ゲイン段は、上記飽和頻度に応じて上記ゲインが制御されることを特徴とする請求項１８に記載のＤＣオフセット除去回路。
  20. 上記第１量子化回路は、第１のＬＳＩに配置され、
    上記ＤＣオフセット除去回路の上記第１量子化回路以外の回路は、第２のＬＳＩに配置されることを特徴とする請求項１〜１９のいずれか１項に記載のＤＣオフセット除去回路。
  21. 上記第１量子化回路のビット数が１ビットであることを特徴とする請求項２０に記載のＤＣオフセット除去回路。
  22. アナログ入力信号に対して信号処理を行なう信号処理回路のデジタル出力信号に混入するＤＣオフセット成分を除去するＤＣオフセット除去回路であって、
    上記デジタル出力信号を積分するデジタル積分回路と、
    上記デジタル積分回路の出力信号を量子化する第２量子化回路と、
    上記第２量子化回路の入力信号と出力信号との差である量子化ノイズをシェーピングする第１ノイズシェーピング回路と、
    上記第２量子化回路の出力信号をアナログ信号に変換する第１ＤＡ変換回路と、
    上記第１ノイズシェーピング回路の出力信号をアナログ信号に変換する第２ＤＡ変換回路と、
    上記第１ＤＡ変換回路の出力信号と上記第２ＤＡ変換回路の出力信号とを上記アナログ入力信号にフィードバックするフィードバック回路とを備えることを特徴とするＤＣオフセット除去回路。
  23. ミキサの出力信号を処理するベースバンドアナログ回路と、該ベースバンドアナログ回路の出力信号をデジタル信号に変換するＡＤ変換回路とを備える信号パスを少なくとも１つ有する受信機において、
    請求項１〜２２のいずれか１項に記載のＤＣオフセット除去回路を、上記信号パスの出力信号に混入するＤＣオフセット成分を除去するＤＣオフセット除去回路として備えることを特徴とする受信機。
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