JP5025394B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体素子の電極と接続されることにより内部抵抗を低減するストラップ部材が設けられた半導体装置及びその製造方法に関する。
半導体装置の一例として、電流のスイッチングや増幅に使用されるＦＥＴを含むトランジスタパッケージを挙げることができる。このトランジスタパッケージにおいて、半導体素子上の電極とリードの電極とは、金（Ａｕ）やアルミニウム（Ａｌ）等の導電性を有する金属から形成された複数本のワイヤによって電気的に接続されている。
近年の半導体市場では、高速に動作し高い処理能力を有しつつ、動作中の消費電力は低い半導体装置が求められている。例えば携帯電話やノートパソコン等に使用される場合等はバッテリー駆動されることが多いが、その内部に使用される電子部品の抵抗値が高いと消費電力が多くなりバッテリーの駆動時間が短くなる。このような相反する２つの課題を克服するために、半導体装置の回路の微細化が進められるとともに、供給された電力を半導体装置全体で効率よく利用するために、内部抵抗（ＯＮ抵抗）の低抵抗化が進められている。
この内部抵抗の例としては、電流経路部材として用いられる金属ワイヤを挙げることができるが、この金属ワイヤの抵抗が半導体装置全体の内部抵抗値に対して無視できない程に大きくなることもある。
このような問題を解決するための１つの方法として、以下の特許文献１には、半導体装置全体の低抵抗化を図るため、導電性を有する平板状の金属材料を用いて半導体素子の電極とリードの電極とを電気的に接続する半導体装置が提示されている。すなわち、この方法により半導体素子の電極とリードの電極との間の電流の流路断面積が拡大されるので、電極とリードとの間における抵抗を下げることができるとされる。
ここで、特許文献１に示される半導体装置を簡易に平面図として表わしたのが図１４である。この半導体装置１００は、第１のリード１０１と、半導体素子１０２と、第２のリード１０３と、第３のリード１０４と、半導体素子１０２と第２のリード１０３とを電気的に接続するストラップ部材１０５と、半導体素子１０２と第３のリード１０４とを電気的に接続する金属ワイヤ１０６とから構成される。また、第１のリード１０１と、半導体素子１０２と、第２のリード１０３と、第３のリード１０４と、ストラップ部材１０５と、金属ワイヤ１０６とは、封止樹脂１０７（以下、「外囲器１０７」と表わす。）によって覆われている。なお、図１４に示される半導体素子１０２では、ソース電極Ｓ及びゲート電極Ｇの領域を破線で表わしている。
第１のリード１０１は、図示しない第１のリード電極１０１ａを備え、半導体素子１０２のドレイン電極Ｄとダイボンド材を介して電気的に接続される。第２のリード１０３は、図示しない第２のリード電極を備え、半導体素子１０２のソース電極Ｓとストラップ部材１０５を介して電気的に接続される。さらに、第３のリード１０４は、図示しない第３のリード電極を備え、半導体素子１０２のゲート電極Ｇと金属ワイヤ１０６を介して電気的に接続される。この第３のリード１０４、金属ワイヤ１０６を介してゲート電極Ｇに電圧が印加されると、ソース電極Ｓとドレイン電極Ｄとの間で電流が流れる。
特許第３２４０２９２号公報
しかしながら、上記特許文献１に開示された発明においては、半導体素子１０２のゲート電極Ｇと第３のリード１０４との間は金属ワイヤ１０６で接続されるため、半導体装置内部の低抵抗化を図るには限界がある。
また、平板状の金属材料を接合させるために、例えば、導電性ペーストや高融点はんだが用いられる。この高融点はんだとしては鉛リッチはんだが使用されることが多い。昨今基板実装時に使用されるはんだに関して鉛の使用が規制されている。半導体装置内部のはんだに関しては鉛の使用は規制対象外であるが、鉛が環境に与える影響の大きさを考えると、半導体装置内とはいえその使用はできるだけ控えることが好ましい。
この鉛を含まない鉛フリーはんだとして、錫（Ｓｎ）を主成分としたはんだがある。但し、この鉛フリーはんだは融点が２５０℃以下と低く、基板実装時のリフロー温度が最大およそ２６０℃にもなることを考えると、リフロー時に半導体装置内部ではんだの再溶融が発生してしまう。
一方、融点が高い鉛フリーはんだとして金−錫（Ａｕ−Ｓｎ）はんだがあり、このはんだを用いての接続の方法としては、ペレットやペーストを用いる方法が考えられる。但し、ペレットを使用する方法は加工コストが高くなり、また、ペーストを使用する方法では接続後洗浄が必要となるため、ワイヤボンディングを用いた半導体装置と比較しても半導体装置の製造工程が多くなる。
本発明は上記課題を解決するためになされたものであり、本発明の目的は、信頼性が高く、かつ、容易に製造することができるとともに、内部抵抗の一層の低抵抗化を図ることのできる半導体装置及びその製造方法を提供することである。
本発明の実施の形態に係る第１の特徴は、半導体装置において、半導体素子と、前記半導体素子のソース電極と接続される電極を有する第１のリードと、前記半導体素子のゲート電極と接続される電極を有する第２のリードと、前記半導体素子のドレイン電極と接続される電極を有する第３のリードと、前記半導体素子のドレイン電極と前記第３のリードの電極とを電気的に接続する金属膜を接続側全面にわたって被覆したストラップ部材と、を備え、前記第１のリード、前記第２のリード、および、前記第３のリードには、基板に配置されると上面が同一平面となるように、基板に実装した際に接続端子となる部分が一端にそれぞれ形成されており、前記第１のリードの上面には、前記ソース電極と接触するダイボンド材が設けられ、前記第２のリードの上面には、前記ゲート電極と接触するダイボンド材が設けられ、前記第３のリードの上面には、前記ソース電極と接する領域に絶縁層が設けられている。
なお、半導体装置において、半導体素子と、前記半導体素子のソース電極と接続される電極を有する第１のリードと、前記半導体素子のゲート電極と接続される電極を有する第２のリードと、基板実装の際に使用する端子を一端に備えるとともに、他端を前記半導体素子のドレイン電極と電気的に接続する金属膜を被覆したストラップ部材と、を備え、前記第１のリードおよび前記第２のリードには、基板に配置されると上面が同一平面となるように、基板に実装した際に接続端子となる部分が一端にそれぞれ形成されており、前記第１のリードの上面には、前記ソース電極と接触するダイボンド材が設けられ、前記第２のリードの上面には、前記ゲート電極と接触するダイボンド材が設けられるとともに、前記ソース電極と接する領域に絶縁層が設けられている、構成にしてもよい。
本発明の実施の形態に係る第２の特徴は、半導体装置の製造方法において、半導体素子のソース電極と接続される第１のリードと、前記半導体素子のゲート電極と接続される第２のリードと、前記半導体素子のドレイン電極と接続される第３のリードとが基板に配置されると上面が同一平面となるように、前記第１のリード、前記第２のリード、および、前記第３のリードに、基板に実装した際に接続端子となる部分を一端にそれぞれ形成する工程と、前記第１のリードの上面に、前記ソース電極と接触するダイボンド材を塗布する工程と、前記第２のリードの上面に、前記ゲート電極と接触するダイボンド材を塗布する工程と、前記第３のリードの上面であって前記半導体素子のソース電極と接する領域に絶縁層を形成する工程と、前記第１のリード、前記第２のリード及び前記第３のリード上に前記半導体素子を接続する工程と、前記半導体素子のドレイン電極と前記第３のリードとを接続する金属膜を接続側全面にわたってストラップ部材に被覆する工程と、前記金属膜を被覆された前記ストラップ部材を前記半導体素子のドレイン電極と前記第３のリードに設けられた電極との間で熱圧着により前記金属膜を溶融して電気的に接続する工程と、を備える。
なお、半導体装置の製造方法において、半導体素子のソース電極と接続される第１のリードと、前記半導体素子のゲート電極と接続される第２のリードとを基板に配置すると上面が同一平面となるように、前記第１のリードおよび前記第２のリードに、基板に実装した際に接続端子となる部分を一端にそれぞれ形成する工程と、前記第１のリードの上面に、前記ソース電極と接触するダイボンド材を塗布する工程と、前記第２のリードの上面に、前記ソース電極と接触するダイボンド材を塗布する工程と、前記第２のリードの上面であって前記半導体素子のソース電極と接する領域に絶縁層を形成する工程と、前記第１のリード及び前記第２のリードに前記半導体素子を接続する工程と、基板実装の際に使用する端子を一端に備えるストラップ部材に金属膜を被覆する工程と、前記金属膜を被覆された前記ストラップ部材の他端を前記半導体素子のドレイン電極と熱圧着により前記金属膜を溶融して電気的に接続する工程とを備える、としてもよい。
本発明によれば信頼性が高く、かつ、容易に製造することができるとともに、内部抵抗の一層の低抵抗化を図ることのできる半導体装置及びその製造方法を提供することができる。
以下、本発明の実施の形態について図面を参照して詳細に説明する。
（第１の実施の形態）
まず、第１の実施の形態に係る半導体装置の構成を説明する。本発明の実施の形態に係る半導体装置１は、半導体素子２と、半導体素子２のソース電極Ｓと接続される電極を有する第１のリード３と、半導体素子２のゲート電極Ｇと接続される電極を有する第２のリード４と、半導体素子２のドレイン電極Ｄと接続される電極を有する第３のリード５と、半導体素子２のドレイン電極Ｄと第３のリード５の電極とを電気的に接続する金属膜を被覆したストラップ部材６とを備える。また、これら半導体素子２と、第１のリード３と、第２のリード４と、第３のリード５と、ストラップ部材６とを覆う封止樹脂７（以下、「外囲器７」と表わす。）とを備える。
図１は半導体装置１の全体を示す斜視図である。半導体装置１は、そのほぼ外部全体を外囲器７で覆われている。本発明の実施の形態では、半導体装置１は第１のリード３を２本、第２のリード４を１本、第３のリード５を３本、計６本備えているが、各リードが設けられる本数は任意に定めることができる。
図２は、図１に示す半導体装置１をＡ−Ａ線において切断して見た半導体装置１の平面図である。第１のリード３、第２のリード４と、第３のリード５の一端が、対向するように外囲器７の両側から外側に露出されている。第１のリード３、第２のリード４及び第３のリード５の他端は外囲器７に覆われている。各リードの一端は、基板に実装した際に接続端子となる部分である。図２に明らかなように、半導体素子２のドレイン電極Ｄが半導体装置１の平面に見えている。また、ソース電極Ｓとゲート電極Ｇはドレイン電極Ｄの裏面に設けられているため、図２では表わされておらず破線でその位置が示されている。
また、図３は、図２に示す半導体装置１をＢ−Ｂ線において切断して見た半導体装置１の切断断面図である。図３に示すように、第２のリード４上にはダイボンド材Ｍを介して半導体素子２のゲート電極Ｇが電気的に接続されている。本発明の実施の形態においては、ダイボンド材Ｍを介して第２のリード４と接続されている半導体素子２の一方の面２ａにはゲート電極Ｇ及びソース電極Ｓとが設けられており、この面と対向する他方の面２ｂ（以下、「表面２ｂ」という。）には、ドレイン電極Ｄが設けられている。
半導体素子２の一方の面２ａはまた、第３のリード５上に載置されている。但し、この一方の面２ａにはソース電極Ｓが設けられており、第３のリード５はドレイン電極Ｄと接続されることになるため、半導体素子２が第３のリード５と電気的に接続することはできない。そこで、半導体素子２のソース電極Ｓが設けられている領域よりも大きな領域であって、第３のリード５と接する領域には絶縁層Ｉが形成されており、半導体素子２はこの絶縁層Ｉを挟んで第３のリード５上に載置される。
半導体素子２が第１のリード３、第２のリード４及び第３のリード５上に載置された場合に傾くことのないように、第１のリード３、第２のリード４及び第３のリード５はそれぞれダイボンド材Ｍと絶縁層Ｉとが設けられる面が同一平面を構成するように高さが揃えられている。
半導体素子２の表面２ｂに設けられるドレイン電極Ｄは、第３のリード５に設けられるリード電極と接続される。本発明の実施の形態においては、金属膜を被覆したストラップ部材６によって電気的に接続される。但し、表面２ｂと第３のリード５のリード電極が設けられている面（以下、「表面５ａ」という。）との間には段差が生じている。従って、これらの電極を電気的に接続するストラップ部材６は、この段差を吸収するべく曲げ加工が施されている。なお、図３では表面２ｂと表面５ａとの間が直線状になるように曲げ加工がされたストラップ部材６が示されているが、表面２ｂに設けられたドレイン電極Ｄとの接続が確実に行われるのであれば、例えば、表面２ｂと表面５ａとの間を弧を描くように曲げ加工されたり、或いはクランク状に曲げ加工される等、ストラップ部材６はどのような形状に加工されていても構わない。
ストラップ部材６は、半導体素子２の表面２ｂに設けられたドレイン電極Ｄと第３のリード５上に設けられたリード電極との間を電気的に接続する。ストラップ部材６は、本発明の実施の形態においては銅（Ｃｕ）で形状が成形された後、金と錫（Ａｕ−Ｓｎ）からなる金属膜が被覆されている。この金属膜はストラップ部材６の全面に被覆されるように行っても良いが、例えば、コストを押さえるため、或いはストラップ部材６を半導体素子２等に載置する際に使用されるツールによる吸着性を良くするために表面２ｂ及び表面５ａの各電極と接続される領域にのみ設けても良い。
この金と錫（Ａｕ−Ｓｎ）からなる金属膜はどのように形成されても良い。例えば、ストラップ部材６にはんだを施す場合におけるはんだの方法は電解めっき、無電解めっき等いずれでも良い。めっきを行う場合には、レジストを塗布することで必要とする領域にのみめっきすることができる。また、金と錫のはんだペーストを塗布、硬化する方法でもよい。はんだペーストを用いる場合は、必要領域にのみ塗布し、硬化、洗浄することにより必要な領域に金と錫（Ａｕ−Ｓｎ）はんだを供給することができる。
これら半導体素子２と、第１のリード３と、第２のリード４と、第３のリード５と、ストラップ部材６とが外囲器７に覆われることで半導体装置１となる。
次に、図４ないし図７を用いて、本発明の第１の実施の形態にかかる半導体装置１の製造方法を説明する。なお、図４ないし図７では図２の切断線Ｂ−Ｂ線に沿って切断して示す半導体装置１を用いて説明を行うため、第２のリード４のみが示されているが、この第２のリード４の奥に第１のリード３が設けられている。
まず、図４に示すように、図示しない第１のリード３、第２のリード４及び第３のリード５を用意する。上述したように、第１のリード３及び第２のリード４のダイボンド材Ｍが配置される面と表面５ａとは、第１のリード３、第２のリード４と、第３のリード５が対向した位置に配置されたときに同一平面となるように高さが揃えられて加工される。すなわち、この加工によりダイボンド材Ｍを介して表面２ａと接続される第１のリード３の表面３ａ及び第２のリード４の表面４ａと、表面５ａとは、例えば仮想の同一平面を構成することになる。
次に、第１のリード３及び第２のリード４の上にダイボンド材Ｍを配置する。また、第３のリード５の表面５ａには絶縁層Ｉを形成する。（図５参照）。このダイボンド材Ｍとしては、ストラップ部材６に形成される金属膜（金と錫（Ａｕ−Ｓｎ））よりも高融点の、例えば、金とゲルマニウム（Ａｕ−Ｇｅ）や金とシリコン（Ａｕ−Ｓｉ）を好適に使用することができる。
絶縁層Ｉの形成方法としては、例えば、絶縁シートを表面５ａ上にマウントし、キュアする方法や表面５ａにポリイミドを塗布する方法等も挙げることができ、いずれの方法であっても良い。
そして、図６に示すように、このダイボンド材Ｍ及び絶縁層Ｉ上に半導体素子２を載置して接続する。すなわち、ダイボンド材Ｍが配置された第１のリード３上には半導体素子２のソース電極Ｓが接続されるように、また、第２のリード４上には半導体素子２のゲート電極Ｇが接続されるようにする。半導体素子２の第１のリード３及び第２のリード４を接続されない領域は、第３のリード５の表面５ａ上の絶縁層Ｉ上に配置される。
さらに、予め別工程で金と錫（Ａｕ−Ｓｎ）の金属膜６ａが被覆されたストラップ部材６を製造し用意しておく。
次に、図７に示すように、半導体素子２の表面２ｂに設けられたドレイン電極Ｄと第３のリード５上のリード電極とをストラップ部材６を用いて接続する。このストラップ部材６は、図７において図示しないツールを用いて吸着されて接続箇所であるドレイン電極Ｄ及びリード電極が設けられている表面５ａの位置まで搬送され載置される。その後、このツールによってストラップ部材６の上面に加圧されドレイン電極Ｄ及びリード電極に押し当てられて接続される。このことによってストラップ部材６は上述した仮想の同一平面を構成する表面５ａとドレイン電極Ｄとの間をつなぐように形成されることになる。
このストラップ部材６の接続にあたっては、表面２ｂ及び表面５ａが酸化していると良好な接続を行うことができない。また、ストラップ部材６に施されている金と錫（Ａｕ−Ｓｎ）の金属膜６ａは溶融して接続材として使用される。そこで、第３のリード５（第１のリード３及び第２のリード４）が例えば３２０℃のステージに載せられて加熱されるとともに、半導体素子２及び第３のリード５とストラップ部材６との接続は還元雰囲気中で行われる。このようにしてストラップ部材６を熱圧着により表面２ｂ及び表面５ａに接続する。
その後、外囲器７で半導体素子２、第１のリード３、第２のリード４、第３のリード５、ストラップ部材６を覆う。モールドの方法としては、例えば、トランスファーモールドやポッティングモールド等を挙げることができる。この外囲器７については、半導体素子の特性を阻害するものでなければその種類は問わない。このような製造工程を経ることで、図１に示すような半導体装置１を得ることができる。
このように、本発明の実施の形態における半導体装置では、半導体素子２のソース電極Ｓとゲート電極Ｇをそれぞれリードと直接接続することにより、これまで行われていたゲート電極Ｇをリードに金属ワイヤを用いての接続が不要となるとともに、半導体素子とリードとの接続箇所がソース電極Ｓとゲート電極Ｇの２カ所からドレイン電極Ｄの１カ所へと減る。そのため、半導体素子がこれまでと同一の大きさならば半導体装置全体の大きさを小さくすることができ、半導体装置の小型化に寄与する。また、半導体装置の大きさがこれまでと同一であるならば半導体素子の大きさを大きくすることができるため、半導体装置の性能向上に寄与する。
また、半導体素子の構造上、ドレイン電極Ｄ面にはドレイン電極Ｄのみが設けられ対向する面にはソース電極Ｓ及びゲート電極Ｇとが設けられている。上述したように本発明の実施の形態ではリード電極とドレイン電極Ｄとの間をストラップ部材でつなぐ構成を採用する。そのため、リード電極とドレイン電極Ｄとの間を接続することを考えた場合にストラップ部材の接続位置を自由に設定することができる利点が生ずる。
さらに、本発明の実施の形態における半導体装置では、金と錫（Ａｕ−Ｓｎ）の金属膜が形成されたストラップ部材を使用し、この金属膜が熱圧着される際に溶融することで半導体素子の電極と第３のリードの電極との間をストラップ部材によって電気的に接続する。
すなわち、従来のように、接続材を半導体素子及びリードに塗布し、ストラップ部材を載置しリフロー、その後に洗浄工程を経るという一連の製造工程を経ずとも、金と錫（Ａｕ−Ｓｎ）のめっきが施されたストラップ部材を使用して半導体素子及びリードを熱圧着により接続するだけで足り、従来の製造工程をまとめて行うことができる。
また、ストラップ部材６に形成された金と錫（Ａｕ−Ｓｎ）の金属膜が熱圧着時に溶融することでストラップ部材６と半導体素子及びリードとが接続される。そのため鉛を含まない接続材を使用することができるとともに、この金属膜の融点がおよそ２８０℃と半導体装置を基板に実装する際のリフロー温度（およそ２６０℃）よりも高いことから、リプロー時に再溶融が発生せず、ストラップ部材６と半導体素子及びリードとの各々の接続の安定化を図ることができる。
さらに、金と錫（Ａｕ−Ｓｎ）をはんだペーストとしてストラップ部材６と半導体素子及びリードとの接続に使用していないので、接続の際に加熱してもペーストに含まれる溶剤やフラックス等がしみ出したり気泡（ボイド）が発生したりすることもないことから、洗浄工程が不要となるとともに、ボイド発生による接続不良や消費電力の増大といった弊害を避けることができる。
そのため、高い信頼性と製造の容易さを確保した上で、内部抵抗の一層の低抵抗化を図ることのできる半導体装置及びその製造方法を提供することができる。
（第２の実施の形態）
次に本発明の第２の実施の形態について説明する。なお、第２の実施の形態において、上述の第１の実施の形態において説明した構成要素と同一の構成要素には同一の符号を付し、同一の構成要素の説明は重複するので省略する。
第１の実施の形態においては、上述したように、半導体装置１ではストラップ部材６が半導体素子２及び第３のリード５にそれぞれ設けられた電極の間を電気的に接続する構成としていた。これに対して、本発明の第２の実施の形態においては、ストラップ部材が第３のリードの役割をも担うように構成する。
すなわち、図８に示す半導体装置１０において、外囲器７の外に露出している基板実装の際に使用する端子は、第１の実施の形態における第２のリードではなくストラップ部材１５である。また、ソース電極Ｓと接続される第１のリード１３とゲート電極Ｇと接続される第２のリード１４の形状も第１の実施の形態における第１のリード３、第２のリード４とはその形状を異にする。
図８に示す半導体装置１０をＣ−Ｃ線において切断して見た半導体装置１０の平面図を表わす図９において示されているように、半導体装置１０では、半導体素子２は第１のリード１３と第２のリード１４上に載置、接続されている。なお、第１のリード１３、第２のリード１４とストラップ部材１５の一端（基板実装の際に使用する端子。以下、ストラップ部材１５の一端を「端子１５ｂ」と表わす）が、対向するように外囲器７の両側から外側に露出されている。第１のリード１３、第２のリード１４とストラップ部材１５の他端は外囲器７に覆われている。
また、図１０は、図９に示す半導体装置１０をＥ−Ｅ線において切断して見た半導体装置１０の切断断面図である。図１０に示すように、第１のリード１３、第２のリード１４上にはダイボンド材Ｍを介してそれぞれ半導体素子２のソース電極Ｓとゲート電極Ｇが電気的に直接（金属ワイヤを用いずに）接続されている。なお、ソース電極Ｓと接続される第１のリード１３上はその全面にダイボンド材Ｍが設けられていても構わないが、ゲート電極Ｇと接続される第２のリード１４上であって半導体素子２のソース電極Ｓが接する領域には半導体素子２と第２のリード１４とを絶縁するために絶縁層Ｉが設けられる。
ストラップ部材１５は、その一端が端子１５ｂであり、他端は半導体素子２の表面２ｂに設けられたドレイン電極Ｄと電気的に接続される。半導体素子２は第１のリード１３と第２のリード１４上に載置、接続されるものであることから、図１０に示すように、ストラップ部材１５の端子１５ｂと、ドレイン電極Ｄとの接続部との間には段差が生じている。そのため、これらの電極を接続するストラップ部材１５は、この段差を吸収するべく曲げ加工が施されている。なお、図１０では表面２ｂと端子１５ｂとの間が直線状になるように曲げ加工がされたストラップ部材１５が示されているが、表面３ｂに設けられた電極との接続が確実に行われるのであれば、例えば、ストラップ部材１５の他端が表面２ｂの角に接触しないように他端と端子１５ｂとの間を弧を描くように曲げ加工されたり、或いはクランク状に曲げ加工される等、ストラップ部材１５はどのような形状に加工されていても構わない。
ストラップ部材１５は、本発明の実施の形態においては銅（Ｃｕ）で形状が成形された後、金と錫（Ａｕ−Ｓｎ）からなる金属膜が形成されている。このストラップ部材１５に形成された金属膜は、表面２ｂ上の電極と接続を行う際の接続材としての役割を有することから、第２の実施の形態においては表面２ｂ上のドレイン電極Ｄと接続される領域にのみ形成されている。
次に、図１１ないし図１３を用いて、本発明の第２の実施の形態にかかる半導体装置１０の製造方法を説明する。なお、図１１ないし図１３では図９の切断線Ｅ−Ｅ線に沿って切断して示す半導体装置１０を用いて説明を行うため、第２のリード１４のみが示されているが、この第２のリード１４の奥に第１のリード１３が設けられている。
まず、図１１に示すように、第２のリード１４を用意する。この第２のリード１４の高さは、半導体装置１０の高さに合わせて適切な高さに加工される。そして、この第２のリード１４の上にダイボンド材Ｍ及び絶縁層Ｉを介して半導体素子２を接続する（図１２参照）。また、予め別工程で金と錫（Ａｕ−Ｓｎ）の金属膜１５ａが形成されたストラップ部材１５を製造し用意しておく。
次に、図１３に示すように、半導体素子２の表面２ｂに設けられたドレイン電極Ｄとストラップ部材１５とを接続する。このストラップ部材１５は、図１３において図示しないツールを用いて吸着されて表面２ｂとの接続領域（ドレイン電極Ｄ）に搬送され載置される。そしてこのツールによってストラップ部材１５の上面に加圧され表面２ｂに押し当てられて接続される。
この接続は、還元雰囲気中で第２のリード１４（第１のリード１３）が例えば３２０℃のステージに載せられて加熱された状態で熱圧着されて行われる。熱圧着することによってストラップ部材１５に形成されている金と錫（Ａｕ−Ｓｎ）の金属膜１５ａが溶融して表面２ｂ上の電極に接続される。その後、外囲器７で半導体素子２、第１のリード１３、第２のリード１４、ストラップ部材１５を覆う。このような製造工程を経ることで、図８に示すような半導体装置１を得ることができる。
このように、本発明の実施の形態における半導体装置では、半導体素子２のソース電極Ｓとゲート電極Ｇをそれぞれリードと直接接続することにより、これまで行われていたゲート電極Ｇをリードに金属ワイヤを用いての接続が不要となるとともに、半導体素子とリードとの接続箇所がソース電極Ｓとゲート電極Ｇの２カ所からドレイン電極Ｄの１カ所へと減る。そのため、半導体素子がこれまでと同一の大きさならば半導体装置全体の大きさを小さくすることができ、半導体装置の小型化に寄与する。また、半導体装置の大きさがこれまでと同一であるならば半導体素子の大きさを大きくすることができるため、半導体装置の性能向上に寄与する。そして、金と錫（Ａｕ−Ｓｎ）の金属膜が形成されたストラップ部材を使用し、この金属膜が熱圧着される際に溶融することで半導体素子の電極とストラップ部材とを電気的に接続する。そのため、高い信頼性と製造の容易さを確保した上で、内部抵抗の一層の低抵抗化を図ることのできる半導体装置及びその製造方法を提供することができる。
すなわち、上述した第１の実施の形態における効果を全て備えた上で、第３のリードが不要になることから半導体装置の部品点数を少なくすることができるため、さらに高い信頼性、製造の容易さ、内部抵抗の低抵抗化を図ることのできる半導体装置及びその製造方法を提供することができる。
なお、この発明は、上記実施の形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施の形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。例えば、実施の形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施の形態に亘る構成要素を適宜組み合わせても良い。
本発明の第１の実施の形態に係る半導体装置全体を示す斜視図である。 本発明の第１の実施の形態に係る半導体装置を示す平面図である。 本発明の第１の実施の形態に係る半導体装置を示すＢ−Ｂ線切断断面図である。 本発明の第１の実施の形態に係る半導体装置の製造方法を説明する第１の工程断面図である。 本発明の第１の実施の形態に係る半導体装置の製造方法を説明する第２の工程断面図である。 本発明の第１の実施の形態に係る半導体装置の製造方法を説明する第３の工程断面図である。 本発明の第１の実施の形態に係る半導体装置の製造方法を説明する第４の工程断面図である。 本発明の第２の実施の形態に係る半導体装置全体を示す斜視図である。 本発明の第２の実施の形態に係る半導体装置を示す平面図である。 本発明の第２の実施の形態に係る半導体装置を示すＥ−Ｅ線切断断面図である。 本発明の第２の実施の形態に係る半導体装置の製造方法を説明する第１の工程断面図である。 本発明の第２の実施の形態に係る半導体装置の製造方法を説明する第２の工程断面図である。 本発明の第２の実施の形態に係る半導体装置の製造方法を説明する第３の工程断面図である。 従来の半導体装置を示す平面図である。
符号の説明
１…半導体装置、２…半導体素子、３…第１のリード、４…第２のリード、５…第３のリード、６…ストラップ部材、６ａ…金と錫（Ａｕ−Ｓｎ）の金属膜、７…外囲器、Ｄ…ドレイン電極、Ｇ…ゲート電極、Ｉ…絶縁層、Ｍ…ダイボンド材、Ｓ…ソース電極。

Claims (3)

  1. 半導体素子と、
    前記半導体素子のソース電極と接続される電極を有する第１のリードと、
    前記半導体素子のゲート電極と接続される電極を有する第２のリードと、
    前記半導体素子のドレイン電極と接続される電極を有する第３のリードと、
    前記半導体素子のドレイン電極と前記第３のリードの電極とを電気的に接続する金属膜を接続側全面にわたって被覆したストラップ部材と、
    を備え、
    前記第１のリード、前記第２のリード、および、前記第３のリードには、基板に配置されると上面が同一平面となるように、基板に実装した際に接続端子となる部分が一端にそれぞれ形成されており、
    前記第１のリードの上面には、前記ソース電極と接触するダイボンド材が設けられ、
    前記第２のリードの上面には、前記ゲート電極と接触するダイボンド材が設けられ、
    前記第３のリードの上面には、前記ソース電極と接する領域に絶縁層が設けられている
    ことを特徴とする半導体装置。
  2. 前記ストラップ部材に被覆される金属膜は金と錫の合金からなることを特徴とする請求項１に記載の半導体装置。
  3. 半導体素子のソース電極と接続される第１のリードと、前記半導体素子のゲート電極と接続される第２のリードと、前記半導体素子のドレイン電極と接続される第３のリードとが基板に配置されると上面が同一平面となるように、前記第１のリード、前記第２のリード、および、前記第３のリードに、基板に実装した際に接続端子となる部分を一端にそれぞれ形成する工程と、
    前記第１のリードの上面に、前記ソース電極と接触するダイボンド材を塗布する工程と、
    前記第２のリードの上面に、前記ゲート電極と接触するダイボンド材を塗布する工程と、
    前記第３のリードの上面であって前記半導体素子のソース電極と接する領域に絶縁層を形成する工程と、
    前記第１のリード、前記第２のリード及び前記第３のリード上に前記半導体素子を接続する工程と、
    前記半導体素子のドレイン電極と前記第３のリードとを接続する金属膜を接続側全面にわたってストラップ部材に被覆する工程と、
    前記金属膜を被覆された前記ストラップ部材を前記半導体素子のドレイン電極と前記第３のリードに設けられた電極との間で熱圧着により前記金属膜を溶融して電気的に接続する工程と、
    を備えることを特徴とする半導体装置の製造方法。
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