JP5019210B2 - 携帯可能電子装置、icカード、および携帯可能電子装置の制御方法 - Google Patents
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Description
図1は、第1の実施の形態に係る携帯可能電子装置としてのICカード1およびICカード1を含むICカードシステムの構成例を示すブロック図である。
上記ICカード1は、外部装置としてのICカード処理装置2からの電源供給により動作可能な状態となる。動作可能となったICカード1は、上記ICカード処理装置2からのコマンドに応じて種々の処理を行う。上記ICカード処理装置2は、ICカード1を動作させるための電源を供給するとともに、当該ICカード1に対して種々の処理を要求するコマンドを供給する。上記ICカード処理装置2がICカード1に対して供給するコマンドは、用途あるいは運用形態などに応じた処理を要求するものである。
図1に示すように、上記ICカード1は、CPU10、プログラムメモリ11、ワーキングメモリ12、データメモリ13、乱数生成部14、通信制御部15、電源部16、および、インターフェース17などにより構成される。
また、上記ICカード1は、カード状の本体により構成される。上記ICカード1を形成するカード状の本体には、1つ(あるいは複数)のICチップ1aとアンテナ17とが埋設される。上記ICチップ1aは、CPU10、プログラムメモリ11、ワーキングメモリ12、データメモリ13、通信制御部15および電源部16などにより構成される。上記ICチップ1aは、上記インターフェース17としてのアンテナに接続された状態でモジュール化され、当該ICカード1を形成するカード状の本体内に埋設される。たとえば、図2は、非接触式ICカード全体の構成例を示す図である。図2に示す非接触式ICカードは、カード状の本体1cを有している。この本体1c内には、図2に点線で示すように、1つ(あるいは複数)のICチップ1aとアンテナ17とを有するモジュール1bが埋め込まれている。
上記通信制御部15は、上記インターフェース17を介して外部装置(たとえば、ICカード処理装置2)とのデータ通信を制御するものである。外部装置からデータを受信する場合、上記通信制御部15は、上記インターフェース17により受信した電波としての送信データを復調し、復調した信号を上記CPU10に供給する。また、外部装置へデータを送信する場合、上記通信制御部15は、上記CPU10から与えられるデータを変調し、変調したデータを上記インターフェース17としてのアンテナにより電波として発信する。なお、接触式ICカードの場合、上記インターフェース17は、外部装置のコンタクト部と物理的に接触する端子などにより構成されるものとなる。
上記ICカード処理装置2は、図1に示すように、制御装置21およびカードリーダライタ22を有している。上記制御装置21は、パーソナルコンピュータ(PC)などにより構成される。上記制御装置21は、CPUなどの演算処理部、RAM、ROM、不揮発性メモリおよびハードディスクドライブなどの各種メモリ、通信インターフェースなどの各種インターフェースなどにより構成される。上記制御装置21では、上記演算処理部がメモリに記憶されている各種の制御プログラムを実行することにより各種の処理を実現している。また、上記制御装置21は、ICカード1とのデータ通信を行う上記カードリーダライタ22とのデータの入出力を行うようになっている。
上記ICカード処理装置2からコマンドを受信した場合、上記ICカード1は、コマンドの種類によっては、当該コマンドを実行するための実行条件のチェック処理を前処理として実行する。また、上記データメモリ13などに記憶されている各種のデータに対するアクセス権を設定されている場合、当該ICカード1では、外部からのコマンド処理を行う前の処理(前処理)として、各種のデータに対するアクセス権を設定する処理を実行することもある。ここでは、これらのような外部装置からのコマンドに対応する所定の処理を実行する前に実行される処理を前処理と総称するものとする。
上記のように、各フラグには、処理結果あるいは設定内容などに応じて、複数ビット長の第1のデータあるいは複数ビット長の第2のデータが格納される。第1のデータは、当該フラグが第1の状態(オン状態)であることを示し、第2のデータは、当該フラグが第2の状態(オフ状態)であることを示すものである。各フラグに格納される第1のデータおよび第2のデータは、ICカード1内のCPU10が識別できるようになっている必要がある。このため、各フラグに格納される第1のデータおよび第2のデータを示す情報は、たとえば、CPU10内のレジスタ10aなどの当該ICカード1内のメモリに格納される。
なお、以下の説明では、ICカード1は、リセット処理において、上記乱数生成部14が生成する乱数に基づいて第1のデータとしての基準値Rを決定し、第1のデータの反転値を第2のデータとするものとする。また、第1のデータとしての基準値Rは、上記内部レジスタ10aに格納されるものとする。
図3(a)は、基準値Rの設定例を示す図である。図3(a)に示す例では、基準値Rとして、8ビットのデータ「10100011」がCPU10の内部メモリとしてのレジスタ10aに格納されている。すなわち、図3(a)に示す例では、外部装置からの電力供給を受けてリセットされたICカード1のCPU10は、上記乱数生成部14により乱数を生成させ、生成された乱数に基づく基準値(第1のデータ)Rとして、8ビットのデータ「10100011」をレジスタ10aに格納する。これにより、当該ICカード1のCPU10は、次に当該ICカード1がリセットされるまで、レジスタ10aに格納した基準値Rと基準値Rの反転値R´とを識別する。
各フラグは、たとえば、ワーキングメモリ12などのICカード1内のメモリ上に設けられる。ここでは、図1に示すように、各フラグは、ワーキングメモリ12上のフラグ領域12aに設定されるものとする。
図3(b)、(c)、(d)、(e)は、フラグ領域12aに設定された3つのフラグA、B、Cの設定例を示す図である。図3(b)は、3つのフラグが初期化された状態を示している。各フラグA、B、Cは、第1のデータおよび第2のデータのデータ長に応じたワーキングメモリ12上の領域が設定される。図3(b)に示す例では、図3(a)に示す基準値R(第1のデータ)および反転値R´(第2のデータ)が8ビットのデータであるため、各フラグは、8ビットのデータが格納可能な領域として設定されている。なお、図3(b)に示す例では、初期化された状態の各フラグには、初期値として「00000000」が格納されている。
この第1の処理例は、コマンドに対応する処理を実行するための種々の実行条件が設定されている場合の処理例である。すなわち、第1の処理例において、上記ICカード1では、外部装置から与えられたコマンドに対応する処理を実行するための種々の実行条件を順次チェックし、それらのチェック結果を順次各フラグに格納する(前処理)。この場合、各実行条件について、実行条件を満たしていれば、対応するフラグに基準値R(第1のデータ)が格納され、実行条件を満たしていなければ、対応するフラグに反転値R´(第2のデータ)が格納されるようになっている。なお、第1の実施の形態として説明する第1の処理例および第2の処理例は、上記CPU10がプログラムメモリ11あるいはデータメモリ13に記憶されているプログラムを実行することにより実現されるものとする。
内部レジスタ10aに基準値Rを格納すると、上記CPU10は、ICカード処理装置2からのコマンドに対する処理が実行可能な状態となる。この状態においてICカード処理装置2からコマンドを受信すると、上記CPU10は、当該コマンドの実行準備として、当該コマンドを実行するための実行条件に対応づけたフラグの初期化を行う(ステップS14)。ここで、上記ICカード処理装置2から受信したコマンドには、3つの実行条件が設定されているものとする。このような場合、上記CPU10は、たとえば、図3(b)に示すように、当該コマンドに対応する処理の3つの実行条件に対応する3つのフラグA、B、Cを初期化する。
また、上記判定により各フラグが基準値Rまたは反転値R´であると判定した場合(ステップS21、YES)、上記CPU10は、各フラグの値が全て基準値Rであるか否かを判定する(ステップS23)。これは、コマンドに応じた処理の全ての実行条件を満たしているか否かを判定する処理である。
また、上記判定により各フラグA、B、Cの値が全て基準値Rであると判定した場合(ステップS23、YES)、上記CPU10は、ICカード処理装置2から受信したコマンドに応じた本処理を実行する(ステップS25)。
この第2の処理例では、設定情報をフラグに格納し、フラグに格納されている情報に基づいて各種の処理を実行する場合の処理例である。ここでは、各種のデータのアクセス権を示す情報をフラグに格納する処理(前処理)を実行し、各フラグに格納しているアクセス権に従ってデータの出力処理を行う処理例について説明する。また、アクセス可能なデータに対応するフラグには基準値R(第1のデータ)が格納され、アクセスが禁止されているデータに対応するフラグには反転値R´(第2のデータ)が格納されるものとする。
図5は、複数の使用者ごとの各種のデータに対するアクセス権を示す情報を記憶するデータテーブル13aの例を示す図である。図5に示す例では、各使用者ごとに、各使用者の識別情報としてのID、各使用者のパスワード、各データX、Y、Zに対するアクセスの可否を示す情報が格納されている。上記IDは、各使用者を識別するための識別情報であり、上記パスワードは、各使用者に与えられている認証情報である。これにより、上記CPU10は、上記データテーブル13aを参照して、上記IDおよび上記パスワードにより使用者が特定(認証)できる。また、上記のようなデータテーブル13aを参照して、上記CPU10は、認証が成功した使用者に対する各データX、Y、Zへのアクセス権が判別できるようになっている。
図7は、第2の処理例の流れを説明するためのフローチャートである。
すなわち、上記ICカード処理装置2から電力供給を受けて起動すると、上記ICカード1のCPU10は、リセット処理を行う(ステップS31)。上記リセット処理が完了すると、上記ICカード1のCPU10は、上記乱数生成部14により乱数を生成する(ステップS32)。上記乱数生成部14により乱数が生成されると、上記ICカード1のCPU10は、生成された乱数に基づいて所定の桁数(ビット数)の基準値(第1のデータ)Rを決定し、決定した基準値Rを内部レジスタ10aに格納する(ステップS33)。
また、上記判定によりアクセスが要求されたデータがアクセス可能なデータであると判定した場合、つまり、当該データに対応するフラグの値が基準値Rである場合(ステップS44、YES)、上記CPU10は、ICカード処理装置2から受信したコマンドに応じた本処理を実行する(ステップS46)。
本第2の実施の形態では、上記CPU内のハードウエア構成によって、上記第1の実施の形態で説明したような処理におけるフラグによる制御を実現するものである。すなわち、第2の実施の形態は、たとえば、上記第1の実施の形態で説明したステップS21およびS23の処理、あるいは、ステップS12およびS13の処理などをCPU内のハードウエア構成によって実現するものである。
図8に示すICカード101およびICカードシステムは、図1に示すICカード1およびICカードシステムとほぼ同様な機能を有している。このため、図8に示すICカード101およびICカードシステムにおいて、図1に示すICカード1と同様な構成については、同一箇所に同一符号を付して詳細な説明を省略するものとする。なお、上記ICカード101は、ICチップ101aを有するモジュール101bが埋設された本体101cにより構成されている。
図9に示す構成例では、上記CPU110内のレジスタ110aに設定データ領域131とステータスフラグ領域132とが設けられている。また、図9に示す構成例では、各種のステータスフラグとして、ゼロフラグ132a、キャリーフラグ132b、×××フラグ132c、…が上記ステータスフラグ領域132に設けられている。また、図9に示す構成例では、上記設定データ領域131には、予め決定されている1つの基準値Rが記憶されているものとする。従って、各ステータスフラグ132a、132b、132c、…には、上記基準値Rあるいはその反転値R´の何れかの値が格納されるようになっている。
図10に示す構成例では、上記CPU110内のレジスタ110aの設定データ領域131には、各種のステータスフラグに対する複数の基準値を格納するための複数の基準値格納領域131a、131b、131c、…が設けられている。また、上記CPU110内のレジスタ110aのステータスフラグ領域132には、図9に示す第1の構成例と同様に、各種のステータスフラグとして、ゼロフラグ132a、キャリーフラグ132b、×××フラグ132c、…が設けられている。つまり、図10に示す第2の構成例では、各ステータスフラグごとに基準値が設定されている。
図11に示す第3の構成例では、図9に示す第1の構成例に加えて、上記CPU110内のロジック回路110bに乱数生成回路142が追加されている。上記乱数生成回路142は、リセット信号を受けて乱数を生成し、生成した乱数を基準値Rとしてレジスタ110a内の設定データ領域131に格納する。上記設定データ領域131に基準値Rが設定された状態では、上述した図9に示す第1の構成例と同様な動作を行う。
図12は、上記CPU110内の第4の構成例を示す図である。
図12に示す第4の構成例では、図10に示す第2の構成例に加えて、上記CPU110内のロジック回路110bに乱数生成回路142が追加されている。上記乱数生成回路142は、リセット信号を受けて各基準値格納領域131a、131b、131c、…ごとに乱数を生成し、生成した各乱数を基準値Ra、Rb、Rcとしてレジスタ110a内の各基準値格納領域131a、131b、131c、…に格納する。各基準値格納領域131a、131b、131c、…に基準値Ra、Rb、Rcが設定された状態において、上記第4の構成例では、上述した第2の構成例と同様な動作を行う。
Claims (12)
- 外部装置から供給されるコマンドに応じて動作する携帯可能電子装置において、
複数ビット長の第1のデータを格納する第1の記憶手段と、
当該携帯可能電子装置の状態を示す情報として、前記第1の記憶手段に記憶されている前記第1のデータ、あるいは、前記第1のデータとは異なる第2のデータの何れかを格納する第2の記憶手段と、
前記第2の記憶手段に記憶されているデータが前記第1のデータあるいは前記第2のデータの何れかと一致するか否かを判断する判断手段と、
この判断手段により前記第2の記憶手段に記憶されているデータが前記第1のデータあるいは前記第2のデータの何れかと一致すると判断した場合、前記第2の記憶手段に記憶されている内容に応じて外部装置から供給されるコマンドに対応する本処理を実行する実行手段と、
を有することを特徴とする携帯可能電子装置。 - さらに、乱数を生成する乱数生成手段を有し、
前記第1の記憶手段は、前記乱数生成手段により生成された乱数に基づくデータを第1のデータとして格納する、
ことを特徴とする前記請求項1に記載の携帯可能電子装置。 - 前記乱数生成手段は、互いに異なる2つの乱数を生成し、
前記第1の記憶手段は、前記乱数生成手段により生成された一方の乱数に基づく第1のデータと前記乱数生成手段により生成された他方の乱数に基づく第2のデータとを記憶する、
ことを特徴とする前記請求項2に記載の携帯可能電子装置。 - さらに、前記判断手段により前記第2の記憶手段に記憶されているデータが前記第1のデータあるいは前記第2のデータの何れかとも一致しないと判断した場合、当該携帯可能電子装置の動作を停止する停止手段を有することを特徴とする前記請求項1又は3に記載の携帯可能電子装置。
- さらに、前記判断手段により前記第2の記憶手段に記憶されているデータが前記第1のデータあるいは前記第2のデータの何れかとも一致しないと判断した場合、前記第2の記憶手段に異常が発生していることを示す情報を前記外部装置へ送信するエラー処理手段を有することを特徴とする前記請求項1又は3に記載の携帯可能電子装置。
- さらに、前記外部装置から受信したコマンドに対応する処理を実行するための実行条件をチェックし、そのチェック結果を前記第2の記憶手段に記憶する処理を行う前処理手段を有する、
ことを特徴とする前記請求項1乃至5に記載の携帯可能電子装置。 - さらに、各種のデータを記憶する第3の記憶手段と、
前記第3の記憶手段に記憶されている各種のデータに対するアクセス権を示す情報を前記第2の記憶手段に格納する処理を行う前処理手段と、を有する、
ことを特徴とする前記請求項1乃至5に記載の携帯可能電子装置。 - さらに、使用者を認証する認証手段を有し、
前記前処理手段は、前記認証手段により認証が成功した使用者に対する各種のデータに対するアクセス権を示す情報を前記第2の記憶手段に格納する処理を行う、
ことを特徴とする前記請求項7に記載の携帯可能電子装置。 - 前記判断手段は、前記第2の記憶手段に記憶されているデータが前記第1のデータと一致する場合に第1の状態であることを示す信号を出力し、前記第2の記憶手段に記憶されているデータが前記第2のデータと一致する場合には第2の状態であることを示す信号を出力し、前記第2の記憶手段に記憶されているデータが前記第1のデータあるいは前記第2のデータの何れとも一致しない場合にはエラー状態であることを示す信号を出力する比較回路である、
ことを特徴とする前記請求項1乃至8に記載の携帯可能電子装置。 - 前記第2の記憶手段は、第1のデータあるいは第2のデータを格納するための複数のフラグを有し、
前記第1の記憶手段は、前記第2の記憶手段の各フラグに対応する種々の第1のデータを格納する、
ことを特徴する前記請求項1乃至9に記載の携帯可能電子装置。 - 外部装置から供給されるコマンドに応じて動作する携帯可能電子装置に用いられる制御方法であって、
複数ビット長の第1のデータを第1の記憶手段に格納しておき、
当該携帯可能電子装置の状態を示す情報として、前記第1の記憶手段に記憶されている前記第1のデータ、あるいは、前記第1のデータとは異なる第2のデータの何れかを前記第2の記憶手段に格納し、
前記第2の記憶手段に記憶されているデータが前記第1のデータあるいは前記第2のデータの何れかと一致するか否かを判断し、
この判断により前記第2の記憶手段に記憶されているデータが前記第1のデータあるいは前記第2のデータの何れかと一致すると判断した場合、前記第2の記憶手段に記憶されている内容に応じて外部装置から供給されるコマンドに対応する本処理を実行する、
ことを特徴とする携帯可能電子装置の制御方法。 - 外部装置から供給されるコマンドに応じて動作するICカードにおいて、
複数ビット長の第1のデータを格納する第1の記憶手段と、当該携帯可能電子装置の状態を示す情報として、前記第1の記憶手段に記憶されている前記第1のデータ、あるいは、前記第1のデータとは異なる第2のデータの何れかを格納する第2の記憶手段と、前記第2の記憶手段に記憶されているデータが前記第1のデータあるいは前記第2のデータの何れかと一致するか否かを判断する判断手段と、この判断手段により前記第2の記憶手段に記憶されているデータが前記第1のデータあるいは前記第2のデータの何れかと一致すると判断した場合、前記第2の記憶手段に記憶されている内容に応じて外部装置から供給されるコマンドに対応する本処理を実行する実行手段とを具備するモジュールと、
前記モジュールを具備する本体と、
を有することを特徴とするICカード。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007157870A JP5019210B2 (ja) | 2007-06-14 | 2007-06-14 | 携帯可能電子装置、icカード、および携帯可能電子装置の制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007157870A JP5019210B2 (ja) | 2007-06-14 | 2007-06-14 | 携帯可能電子装置、icカード、および携帯可能電子装置の制御方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2008310595A JP2008310595A (ja) | 2008-12-25 |
JP2008310595A5 JP2008310595A5 (ja) | 2010-04-30 |
JP5019210B2 true JP5019210B2 (ja) | 2012-09-05 |
Family
ID=40238137
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007157870A Active JP5019210B2 (ja) | 2007-06-14 | 2007-06-14 | 携帯可能電子装置、icカード、および携帯可能電子装置の制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5019210B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5262941B2 (ja) * | 2009-04-10 | 2013-08-14 | ソニー株式会社 | 認証装置、認証方法、及びプログラム |
JP7020969B2 (ja) * | 2018-03-16 | 2022-02-16 | 株式会社東芝 | 携帯可能電子装置、及びicカード |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005027403A1 (ja) * | 2003-09-11 | 2005-03-24 | Renesas Technology Corp. | 情報処理装置 |
JP2005149438A (ja) * | 2003-11-20 | 2005-06-09 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
2007
- 2007-06-14 JP JP2007157870A patent/JP5019210B2/ja active Active
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Publication number | Publication date |
---|---|
JP2008310595A (ja) | 2008-12-25 |
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A521 | Request for written amendment filed |
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A977 | Report on retrieval |
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TRDD | Decision of grant or rejection written | ||
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
RD04 | Notification of resignation of power of attorney |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R151 | Written notification of patent or utility model registration |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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