JP5014622B2 - Insulated gate type semiconductor device manufacturing method - Google Patents

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Description

本発明は絶縁ゲート型半導体装置の製造方法に係り、特に高耐圧用途の絶縁ゲート型半導体装置において製造工程中のマスク枚数を削減できる絶縁ゲート型半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing an insulated gate semiconductor device, and more particularly to a method for manufacturing an insulated gate semiconductor device capable of reducing the number of masks during the manufacturing process in an insulated gate semiconductor device for high withstand voltage applications.

ドレイン領域における低抵抗化を目的として、チャネル領域間の半導体層表面にｎ型不純物領域を配置した構成が知られている（例えば特許文献１参照。）。   For the purpose of reducing the resistance in the drain region, a configuration in which an n-type impurity region is disposed on the surface of the semiconductor layer between the channel regions is known (see, for example, Patent Document 1).

図１９を参照し、従来の絶縁ゲート型半導体装置の製造方法をｎチャネル型のＭＯＳＦＥＴを例に説明する。   Referring to FIG. 19, a conventional method for manufacturing an insulated gate semiconductor device will be described by taking an n-channel MOSFET as an example.

ｎ＋型シリコン半導体基板２１の上にｎ−型半導体層２２を積層してドレイン領域２０を設ける。ｎ−型半導体層２２の全面にｎ型不純物をイオン注入および拡散し、当該半導体層２２より高濃度のｎ型不純物層４０を形成する（図１９（Ａ））。   A drain region 20 is provided by laminating an n− type semiconductor layer 22 on an n + type silicon semiconductor substrate 21. An n-type impurity is ion-implanted and diffused over the entire surface of the n − -type semiconductor layer 22 to form an n-type impurity layer 40 having a higher concentration than the semiconductor layer 22 (FIG. 19A).

ゲート酸化膜３１を形成後、ポリシリコンを所望の形状にパターンニングしてゲート電極３３を形成し、ゲート電極３３をマスクとしてｐ型不純物をイオン注入及び拡散し、ゲート電極３３間に複数のｐ型のチャネル領域２４を形成する（図１９（Ｂ））。   After forming the gate oxide film 31, polysilicon is patterned into a desired shape to form a gate electrode 33, and p-type impurities are ion-implanted and diffused using the gate electrode 33 as a mask. A mold channel region 24 is formed (FIG. 19B).

その後、チャネル領域２４表面にはｎ＋型のソース領域３５が形成され、ソース領域３５間のチャネル領域２４表面にはｐ＋型のボディ領域３７が形成される。ゲート電極３３はその周囲を層間絶縁膜３６で被覆され、その上にソース電極３８が形成される（図１９（Ｃ））。   Thereafter, an n + -type source region 35 is formed on the surface of the channel region 24, and a p + -type body region 37 is formed on the surface of the channel region 24 between the source regions 35. The periphery of the gate electrode 33 is covered with an interlayer insulating film 36, and a source electrode 38 is formed thereon (FIG. 19C).

図のＭＯＳＦＥＴは基板表面にゲート電極を設けたいわゆるプレーナ構造の縦型ＭＯＳＦＥＴである。
特開平５−１２１７４７号公報 The MOSFET shown in the figure is a vertical MOSFET having a so-called planar structure in which a gate electrode is provided on a substrate surface.
JP-A-5-121747

上記のＭＯＳＦＥＴにおいて、ゲート電極３３下方のドレイン領域２０はＭＯＳＦＥＴがオン状態のときは基板垂直方向に電流を流す領域として働く。つまり、オン状態ではドレイン領域２２の抵抗が低い方が望ましいため、隣合うチャネル領域間のドレイン領域２０表面にｎ−型半導体層２２より不純物濃度の高いｎ型不純物層４０を配置している。   In the MOSFET described above, the drain region 20 below the gate electrode 33 functions as a region through which current flows in the direction perpendicular to the substrate when the MOSFET is in the on state. That is, since it is desirable that the drain region 22 has a lower resistance in the ON state, the n-type impurity layer 40 having an impurity concentration higher than that of the n − -type semiconductor layer 22 is disposed on the surface of the drain region 20 between adjacent channel regions.

しかし、従来では全面に形成されたｎ型不純物層４０に重ねてチャネル領域２４を形成しており、ｎ型不純物層４０の不純物濃度を高めると、チャネル領域２４での反転が不十分となりリーク電流が増加する問題があった。   However, conventionally, the channel region 24 is formed so as to overlap the n-type impurity layer 40 formed on the entire surface. When the impurity concentration of the n-type impurity layer 40 is increased, the inversion in the channel region 24 becomes insufficient and the leakage current is increased. There was a problem of increasing.

また、この問題を回避するため、マスクによりチャネル領域２４間、すなわちゲート電極３３下方に選択的にｎ型不純物層４０を形成する方法も知られている。しかし、この場合ｎ型不純物層４０形成のためのマスクが必要となる。またＭＯＳＦＥＴの均一な動作を実現するために、ｎ型不純物層４０はゲート電極３３の中央部に配置する必要がある。しかし、マスクを用いてｎ型不純物層４０を形成する方法ではゲート電極３３のパターンニング用のマスクとｎ型不純物層４０形成用のマスクとの合わせ精度を高める必要がある。特にゲート電極３３の微細化が進むとマスクの合わせずれは大きな問題であった。   In order to avoid this problem, a method of selectively forming the n-type impurity layer 40 between the channel regions 24 using the mask, that is, below the gate electrode 33 is also known. However, in this case, a mask for forming the n-type impurity layer 40 is required. In order to achieve uniform operation of the MOSFET, the n-type impurity layer 40 needs to be disposed at the center of the gate electrode 33. However, in the method of forming the n-type impurity layer 40 using the mask, it is necessary to increase the alignment accuracy between the mask for patterning the gate electrode 33 and the mask for forming the n-type impurity layer 40. In particular, when the gate electrode 33 is miniaturized, the misalignment of the mask is a serious problem.

本発明はかかる課題に鑑みてなされ、第１に、一導電型半導体基板に一導電型半導体層を積層し、該一導電型半導体層表面に第１絶縁膜を形成する工程と、前記第１絶縁膜の一部に開口部を形成し、該開口部に前記第１絶縁膜より膜厚が薄い第２絶縁膜を形成する工程と、前記開口部の側壁に導電材料によるサイドウォールを形成する工程と、前記サイドウォール間の前記半導体層表面に一導電型不純物注入領域を形成する工程と、前記第１絶縁膜を除去し、隣り合う前記一導電型不純物注入領域間の前記半導体層表面に逆導電型不純物注入領域を形成する工程と、前記一導電型不純物注入領域を拡散し、第１の一導電型不純物領域を形成する工程と、前記逆導電型不純物注入領域を拡散し、前記第１の一導電型不純物領域と隣り合う第１の逆導電型不純物領域を形成する工程と、前記第１の逆導電型不純物領域表面に、第２の一導電型不純物領域を形成する工程と、前記第１の逆導電型不純物領域表面に前記第２の一導電型不純物領域と隣り合う第２の逆導電型不純物領域を形成する工程と、を具備することにより解決するものである。   The present invention has been made in view of the above problems. First, a step of laminating a one-conductivity-type semiconductor layer on a one-conductivity-type semiconductor substrate and forming a first insulating film on the surface of the one-conductivity-type semiconductor layer; Forming an opening in a part of the insulating film, forming a second insulating film having a thickness smaller than the first insulating film in the opening, and forming a sidewall made of a conductive material on the side wall of the opening; A step of forming a one-conductivity type impurity implantation region on the surface of the semiconductor layer between the sidewalls; and removing the first insulating film to form a surface of the semiconductor layer between the adjacent one-conductivity type impurity implantation regions. Forming a reverse conductivity type impurity implantation region; diffusing the one conductivity type impurity implantation region; forming a first one conductivity type impurity implantation region; diffusing the reverse conductivity type impurity implantation region; A first conductivity type impurity region adjacent to the first conductivity type impurity region; Forming a conductivity type impurity region; forming a second one conductivity type impurity region on the surface of the first reverse conductivity type impurity region; and And a step of forming a second opposite conductivity type impurity region adjacent to the one conductivity type impurity region.

第２に、一導電型半導体基板に一導電型半導体層を積層し、該一導電型半導体層表面に第１絶縁膜を形成する工程と、前記第１絶縁膜の一部に開口部を形成し、該開口部に前記第１絶縁膜より膜厚が薄い第２絶縁膜を形成する工程と、前記開口部の側壁に第１の導電材料によるサイドウォールを形成する工程と、前記サイドウォール間の前記半導体層表面に一導電型不純物注入領域を形成する工程と、前記開口部に第２の導電材料を堆積し、ゲート電極を形成する工程と、前記第１絶縁膜を除去し、隣り合う前記ゲート電極間の前記半導体層表面に逆導電型不純物注入領域を形成する工程と、前記一導電型不純物注入領域を拡散し、前記ゲート電極下方に位置する一導電型不純物領域を形成する工程と、前記逆導電型不純物注入領域を拡散し、前記一導電型不純物領域と隣り合うチャネル領域を形成する工程と、前記チャネル領域表面に、一導電型のソース領域を形成する工程と、前記チャネル領域表面に前記ソース領域と隣接する逆導電型のボディ領域を形成する工程と、を具備することにより解決するものである。   Second, a step of laminating one conductivity type semiconductor layer on the one conductivity type semiconductor substrate and forming a first insulating film on the surface of the one conductivity type semiconductor layer, and forming an opening in a part of the first insulating film A step of forming a second insulating film having a thickness smaller than that of the first insulating film in the opening, a step of forming a side wall made of a first conductive material on the side wall of the opening, and a space between the side walls Forming a one-conductivity type impurity implantation region on the surface of the semiconductor layer, depositing a second conductive material in the opening and forming a gate electrode, removing the first insulating film, and adjoining each other Forming a reverse conductivity type impurity implantation region on the surface of the semiconductor layer between the gate electrodes, diffusing the one conductivity type impurity implantation region, and forming a one conductivity type impurity region located below the gate electrode; Diffusing the reverse conductivity type impurity implantation region Forming a channel region adjacent to the one conductivity type impurity region; forming a one conductivity type source region on the surface of the channel region; and a reverse conductivity type adjacent to the source region on the channel region surface. And a step of forming a body region.

第３に、一導電型半導体基板に一導電型半導体層を積層し、該一導電型半導体層表面に第１絶縁膜を形成する工程と、前記第１絶縁膜の一部に開口部を形成し、該開口部に前記第１絶縁膜より膜厚が薄い第２絶縁膜を形成する工程と、前記開口部の側壁にサイドウォール形状のゲート電極を形成する工程と、前記ゲート電極間の前記半導体層表面に一導電型不純物注入領域を形成する工程と、前記第１絶縁膜を除去し、隣り合う前記一導電型不純物注入領域間の前記半導体層表面に逆導電型不純物注入領域を形成する工程と、前記一導電型不純物注入領域を拡散し、前記ゲート電極下方に位置する一導電型不純物領域を形成する工程と、前記逆導電型不純物注入領域を拡散し、前記一導電型不純物領域と隣り合うチャネル領域を形成する工程と、前記チャネル領域表面に、一導電型のソース領域を形成する工程と、前記チャネル領域表面に前記ソース領域と隣接する逆導電型のボディ領域を形成する工程と、を具備することにより解決するものである。   Third, a step of laminating one conductivity type semiconductor layer on the one conductivity type semiconductor substrate and forming a first insulating film on the surface of the one conductivity type semiconductor layer, and forming an opening in a part of the first insulating film And forming a second insulating film having a thickness smaller than that of the first insulating film in the opening, forming a sidewall-shaped gate electrode on a side wall of the opening, and the gap between the gate electrodes. Forming a first conductivity type impurity implantation region on the surface of the semiconductor layer; removing the first insulating film; and forming a reverse conductivity type impurity implantation region on the surface of the semiconductor layer between the adjacent one conductivity type impurity implantation regions. Diffusing the one conductivity type impurity implantation region to form a one conductivity type impurity region located below the gate electrode; diffusing the reverse conductivity type impurity implantation region; and Process for forming adjacent channel regions And a step of forming a source region of one conductivity type on the surface of the channel region and a step of forming a body region of opposite conductivity type adjacent to the source region on the surface of the channel region. It is.

本発明によれば、第１に、絶縁膜の開口部側壁にポリシリコンのサイドウォールを形成し、これをマスクとしてセルフアラインでｎ型不純物層を形成する。サイドウォールはゲート電極となり、尚かつｎ型不純物層形成のためのマスクが不要となる。   According to the present invention, first, a polysilicon sidewall is formed on the opening sidewall of the insulating film, and an n-type impurity layer is formed by self-alignment using the sidewall as a mask. The sidewall becomes a gate electrode, and a mask for forming the n-type impurity layer is not necessary.

第２に、ゲート電極の下方にセルフアラインでｎ型不純物層を形成できるため、ゲート電極のパターンニングとｎ型不純物層形成のマスク合わせが不要となる。従って、ゲート電極の微細化が進んだ場合でも、電流経路となるゲート電極下方に、高精度でｎ型不純物層を形成できる。   Second, since the n-type impurity layer can be formed below the gate electrode by self-alignment, the patterning of the gate electrode and the mask alignment for forming the n-type impurity layer are not required. Therefore, even when the gate electrode is further miniaturized, the n-type impurity layer can be formed with high accuracy under the gate electrode serving as a current path.

第３に、チャネル領域とｎ型不純物領域の不純物濃度を個別に選択できる。従って、チャネル領域の不純物濃度を所望の値に維持したまま、高濃度のｎ型不純物領域を形成できる。従って、チャネル領域に影響を与えることなく、ｎ型不純物層の不純物濃度を高めることができ、ドレイン領域における抵抗の低減に寄与できる。   Third, the impurity concentration of the channel region and the n-type impurity region can be individually selected. Therefore, a high concentration n-type impurity region can be formed while maintaining the impurity concentration of the channel region at a desired value. Therefore, the impurity concentration of the n-type impurity layer can be increased without affecting the channel region, which can contribute to a reduction in resistance in the drain region.

第４に、ゲート電極を分離させることにより、高周波特性を向上させることができる。すなわち、逆バイアス印加時にはチャネル領域から空乏層が伸びるが、このときピンチオフ領域の上方にはゲート電極が配置されない。このため空乏層が後退し始めるオン状態（ドレイン−ソース間電圧ＶＤＳの電圧降下時）のゲート−ドレイン容量Ｃｇｄ（帰還容量Ｃｒｓｓ）を大幅に低減できる。帰還容量Ｃｒｓｓの低減によりスイッチング特性を改善することができる。   Fourth, the high frequency characteristics can be improved by separating the gate electrode. That is, a depletion layer extends from the channel region when a reverse bias is applied, but at this time, no gate electrode is disposed above the pinch-off region. For this reason, the gate-drain capacitance Cgd (feedback capacitance Crss) in the ON state (when the drain-source voltage VDS drops) where the depletion layer begins to recede can be greatly reduced. Switching characteristics can be improved by reducing the feedback capacitance Crss.

図１から図１８を参照し、本実施形態の絶縁ゲート型半導体装置の製造方法について、ｎチャネル型ＭＯＳＦＥＴを例に説明する。まず、図１から図９には、第１の実施形態を示す。   With reference to FIGS. 1 to 18, a method for manufacturing an insulated gate semiconductor device according to this embodiment will be described by taking an n-channel MOSFET as an example. First, FIG. 1 to FIG. 9 show a first embodiment.

第１工程（図１参照）：一導電型半導体基板に一導電型半導体層を積層し、該一導電型半導体層表面に第１絶縁膜を形成する工程。   1st process (refer FIG. 1): The process of laminating | stacking a 1 conductivity type semiconductor layer on a 1 conductivity type semiconductor substrate, and forming a 1st insulating film on this 1 conductivity type semiconductor layer surface.

ｎ＋型シリコン半導体基板１にｎ−型半導体層２をエピタキシャル成長させるなどしてドレイン領域１０を形成する。ｎ−型半導体層２の表面に、ゲート電極形成のマスクとなる第１絶縁膜３を堆積する。   The drain region 10 is formed by epitaxially growing the n− type semiconductor layer 2 on the n + type silicon semiconductor substrate 1. A first insulating film 3 serving as a mask for forming a gate electrode is deposited on the surface of the n − type semiconductor layer 2.

第２工程（図２参照）：第１絶縁膜の一部に開口部を形成し、開口部に第１絶縁膜より膜厚が薄い第２絶縁膜を形成する工程。   Second step (see FIG. 2): a step of forming an opening in a part of the first insulating film and forming a second insulating film having a thickness smaller than that of the first insulating film in the opening.

ゲート電極形成領域の第１絶縁膜３をエッチングにより除去して開口部ＯＰを形成する。その後全面を熱酸化（１０００℃程度）し、膜厚が数百Åの第２絶縁膜４を形成する。第２絶縁膜４は、開口部ＯＰに露出したｎ−型半導体層２を被覆し、ゲート酸化膜４となる。   The opening OP is formed by removing the first insulating film 3 in the gate electrode formation region by etching. Thereafter, the entire surface is thermally oxidized (about 1000 ° C.) to form a second insulating film 4 having a film thickness of several hundreds of millimeters. The second insulating film 4 covers the n − type semiconductor layer 2 exposed in the opening OP and becomes the gate oxide film 4.

尚、図示は省略するが、ゲート酸化膜４は第１絶縁膜３と融合する。   Although not shown, the gate oxide film 4 is fused with the first insulating film 3.

第３工程（図３参照）：開口部の側壁に第１の導電材料によるサイドウォールを形成する工程。   Third step (see FIG. 3): a step of forming a side wall of the first conductive material on the side wall of the opening.

全面にノンドープのポリシリコン層５ａを堆積し、例えばリン（Ｐ）を高濃度に注入・拡散して高導電率化を図る。開口部ＯＰにはポリシリコン層５ａが埋め込まれる（図３（Ａ））。   A non-doped polysilicon layer 5a is deposited on the entire surface, and phosphorus (P), for example, is implanted and diffused at a high concentration to increase the conductivity. A polysilicon layer 5a is embedded in the opening OP (FIG. 3A).

その後全面のポリシリコン層５ａをエッチバックし、第１絶縁膜３表面を露出し、第２絶縁膜４の表面の一部を露出する。これにより、開口部ＯＰの第１絶縁膜３の側壁に、ポリシリコン層のサイドウォール５ｂが形成される。尚、不純物がドープされたポリシリコン層５ａを全面に堆積後、エッチバックしてサイドウォール５ｂを形成してもよい。   Thereafter, the entire polysilicon layer 5a is etched back to expose the surface of the first insulating film 3, and a part of the surface of the second insulating film 4 is exposed. Thereby, the sidewall 5b of the polysilicon layer is formed on the sidewall of the first insulating film 3 in the opening OP. The sidewall 5b may be formed by depositing the polysilicon layer 5a doped with impurities over the entire surface and then etching back.

第４工程（図４参照）：サイドウォール間の半導体層表面に一導電型不純物注入領域を形成する工程。   Fourth step (see FIG. 4): a step of forming one conductivity type impurity implantation region on the surface of the semiconductor layer between the sidewalls.

サイドウォール５ｂから露出したゲート酸化膜４を膜厚制御エッチングする。エッチング後のゲート酸化膜４の膜厚は例えば２５０Åである（図４（Ａ））。   The gate oxide film 4 exposed from the side wall 5b is subjected to film thickness control etching. The thickness of the gate oxide film 4 after the etching is, for example, 250 mm (FIG. 4A).

その後、サイドウォール５ｂをマスクとしてｎ型の不純物（例えばリン：Ｐ）をイオン注入する。イオン注入条件は、加速エネルギー：１２０ＫｅＶ、ドーズ量：２×１０１３ｃｍ−２程度である。これによりｎ型不純物はセルフアラインで、サイドウォール５ｂ間の開口部ＯＰのｎ−型半導体層２表面に注入され、ｎ型不純物注入領域６’が形成される（図４（Ｂ））。 Thereafter, n-type impurities (for example, phosphorus: P) are ion-implanted using the sidewall 5b as a mask. The ion implantation conditions are acceleration energy: 120 KeV and dose amount: about 2 × 10 13 cm −2 . As a result, n-type impurities are self-aligned and implanted into the surface of the n − -type semiconductor layer 2 in the opening OP between the sidewalls 5b, thereby forming an n-type impurity implanted region 6 ′ (FIG. 4B).

第５工程（図５参照）：開口部に第２の導電材料を堆積し、ゲート電極を形成する工程。   Fifth step (see FIG. 5): a step of depositing a second conductive material in the opening to form a gate electrode.

全面に第２の導電材料５ｃを堆積する。すなわち再びノンドープのポリシリコン層５ｃを堆積し、不純物（例えばリン（Ｐ））を高濃度に注入・拡散して高導電率化を図る。あるいは不純物をドープしたポリシリコン層５ｃを全面に堆積する（図５（Ａ））。   A second conductive material 5c is deposited on the entire surface. That is, the non-doped polysilicon layer 5c is deposited again, and impurities (for example, phosphorus (P)) are implanted and diffused at a high concentration to increase the conductivity. Alternatively, a polysilicon layer 5c doped with impurities is deposited on the entire surface (FIG. 5A).

その後、全面をエッチバックし、再び第１絶縁膜３の表面を露出する。これにより開口部ＯＰにはポリシリコン層５ｃが埋め込まれ、サイドウォール５ｂおよびポリシリコン層５ｃよりなるゲート電極５が形成される。   Thereafter, the entire surface is etched back, and the surface of the first insulating film 3 is exposed again. As a result, the polysilicon layer 5c is buried in the opening OP, and the gate electrode 5 composed of the sidewall 5b and the polysilicon layer 5c is formed.

サイドウォール５ｂをマスクとしてセルフアラインで形成されたｎ型不純物注入領域６’は、ゲート電極５の中央部に位置する（図５（Ｂ））。   The n-type impurity implantation region 6 ′ formed by self-alignment using the sidewall 5 b as a mask is located at the center of the gate electrode 5 (FIG. 5B).

第６工程（図６参照）：第１絶縁膜を除去し、隣り合うゲート電極間の半導体層表面に逆導電型不純物注入領域を形成する工程。   Sixth step (see FIG. 6): a step of removing the first insulating film and forming a reverse conductivity type impurity implantation region on the surface of the semiconductor layer between adjacent gate electrodes.

第１絶縁膜３を異方性エッチングにより除去し、ゲート電極５周囲のｎ−型半導体層２表面を露出する（図６（Ａ））。   The first insulating film 3 is removed by anisotropic etching to expose the surface of the n − type semiconductor layer 2 around the gate electrode 5 (FIG. 6A).

ゲート電極５をマスクとして、露出したｎ−型半導体層２表面にｐ型の不純物（例えばボロン：Ｂ）をイオン注入する。イオン注入条件は、加速エネルギー：８０ＫｅＶ、ドーズ量：２×１０１３ｃｍ−２程度である。これにより、隣り合うゲート電極５間のｎ−型半導体層表面にｐ型不純物注入領域７’が形成される（図６（Ｂ））。 Using the gate electrode 5 as a mask, p-type impurities (for example, boron: B) are ion-implanted into the exposed n − -type semiconductor layer 2 surface. The ion implantation conditions are acceleration energy: 80 KeV and dose amount: about 2 × 10 13 cm −2 . Thereby, a p-type impurity implantation region 7 ′ is formed on the surface of the n − -type semiconductor layer between the adjacent gate electrodes 5 (FIG. 6B).

第７工程および第８工程（図７参照）：一導電型不純物注入領域を拡散し、ゲート電極下方に位置する一導電型不純物領域を形成する工程、および逆導電型不純物注入領域を拡散し、一導電型不純物領域と隣り合うチャネル領域を形成する工程。   Seventh step and eighth step (see FIG. 7): diffusing one conductivity type impurity implantation region, forming one conductivity type impurity region located below the gate electrode, and diffusing reverse conductivity type impurity implantation region, Forming a channel region adjacent to the one conductivity type impurity region;

熱処理（１１５０℃、１８０分）を行ってｎ型不純物注入領域６’を拡散し、不純物濃度が１×１０１７ｃｍ−３程度のｎ型不純物領域６を形成する。ｎ型不純物領域６上はゲート電極５で覆われ、ゲート電極５の中央にｎ型不純物領域６が配置される。 Heat treatment (1150 ° C., 180 minutes) is performed to diffuse the n-type impurity implantation region 6 ′, and the n-type impurity region 6 having an impurity concentration of about 1 × 10 17 cm −3 is formed. The n-type impurity region 6 is covered with the gate electrode 5, and the n-type impurity region 6 is disposed in the center of the gate electrode 5.

同時に、ｐ型不純物注入領域７’を拡散し、ゲート電極５間のｎ−型半導体層２表面に、ｎ型不純物領域６と隣り合うチャネル領域７を形成する。ｎ型不純物領域６とチャネル領域７は、例えば同程度の深さに形成される。   At the same time, the p-type impurity implantation region 7 ′ is diffused to form a channel region 7 adjacent to the n-type impurity region 6 on the surface of the n − -type semiconductor layer 2 between the gate electrodes 5. For example, the n-type impurity region 6 and the channel region 7 are formed to have the same depth.

ｎ型不純物領域６は、電流経路となるゲート電極５下方の抵抗を低減する。すなわち、ゲート電極５の両側に形成されるＭＯＳＦＥＴの各セルが均一に動作するためにはゲート電極５の中心（ｃ−ｃ線）に対してｎ型不純物領域６を左右対称に配置する必要がある。   The n-type impurity region 6 reduces the resistance below the gate electrode 5 that serves as a current path. That is, in order for the MOSFET cells formed on both sides of the gate electrode 5 to operate uniformly, it is necessary to arrange the n-type impurity regions 6 symmetrically with respect to the center (cc line) of the gate electrode 5. is there.

この場合、従来（図１９）の如く全面にイオン注入によりｎ型不純物層４０を形成する方法では、チャネル領域２３の不純物濃度プロファイルが影響を受けてしまう。また、マスクにより選択的にｎ型不純物層を形成する方法では、ゲート電極とｎ型不純物層とのマスクあわせに高い精度が要求される。特に、ゲート電極の微細化が進むと、マスク合わせずれは大きな問題となる。   In this case, the impurity concentration profile of the channel region 23 is affected by the method of forming the n-type impurity layer 40 by ion implantation over the entire surface as in the prior art (FIG. 19). In the method of selectively forming an n-type impurity layer using a mask, high accuracy is required for mask alignment between the gate electrode and the n-type impurity layer. In particular, when the gate electrode is miniaturized, mask misalignment becomes a serious problem.

しかし、本実施形態によれば、サイドウォール５ｂをマスクとしたセルフアラインによりｎ型不純物領域６を形成でき、更にゲート電極５の中心に対して左右対称にｎ型不純物領域６を配置できる。   However, according to the present embodiment, the n-type impurity region 6 can be formed by self-alignment using the sidewall 5b as a mask, and the n-type impurity region 6 can be arranged symmetrically with respect to the center of the gate electrode 5.

つまり、ｎ型不純物領域６形成のためのマスクが不要となり、ゲート電極５とのマスク合わせも不要となる。   That is, a mask for forming the n-type impurity region 6 becomes unnecessary, and mask alignment with the gate electrode 5 becomes unnecessary.

更に、チャネル領域７もゲート電極５をマスクとして形成できる。ここで、ゲート電極５は、例えば図４（Ｂ）の如くサイドウォール５ｂのみで構成し、中央が離間した状態であっても良い。しかしその構成においてチャネル領域７を形成するには、サイドウォール５ｂ間に露出したｎ−型半導体層２表面を、フォトレジスト膜などのマスクで覆う必要がある。しかし、フォトリソグラフィ技術にも限界があり、膜厚が厚いほど微細なパターンニングができない問題がある。   Further, the channel region 7 can also be formed using the gate electrode 5 as a mask. Here, the gate electrode 5 may be constituted by only the sidewall 5b as shown in FIG. 4B, for example, and may be in a state where the center is separated. However, in order to form the channel region 7 in the configuration, it is necessary to cover the surface of the n − type semiconductor layer 2 exposed between the sidewalls 5b with a mask such as a photoresist film. However, there is a limit to the photolithography technique, and there is a problem that fine patterning cannot be performed as the film thickness increases.

つまり、レジスト膜のフォトリソグラフィの限界値より微細な幅までゲート電極の幅（ゲート電極幅Ｌｇ）を微細化したゲート電極５の場合には、図４（Ｂ）に示すサイドウォール５ｂ間のみを被覆するレジストマスクを形成することは、現実的には非常に困難である。   That is, in the case of the gate electrode 5 in which the width of the gate electrode (gate electrode width Lg) is reduced to a width finer than the limit value of photolithography of the resist film, only between the sidewalls 5b shown in FIG. In reality, it is very difficult to form a resist mask to be covered.

そこで、本実施形態では、ｎ型不純物注入領域６’形成後、離間したサイドウォール５ｂ間を第２のポリシリコン層５ｃで埋め込み、１つのゲート電極５とする。これにより、サイドウォール５ｂ間にレジストマスクを設けることなく、チャネル領域７の不純物をイオン注入することができる。   Therefore, in this embodiment, after the n-type impurity implantation region 6 ′ is formed, the space between the separated sidewalls 5 b is filled with the second polysilicon layer 5 c to form one gate electrode 5. Thereby, the impurity of the channel region 7 can be ion-implanted without providing a resist mask between the sidewalls 5b.

また、本実施形態ではｎ型不純物領域６とチャネル領域７の不純物濃度を個別に選択できる。従って、チャネル領域７の不純物濃度を所望の値に維持したまま、ｎ−型半導体層２より高濃度のｎ型不純物領域６を形成できる。   In the present embodiment, the impurity concentrations of the n-type impurity region 6 and the channel region 7 can be individually selected. Therefore, the n-type impurity region 6 having a higher concentration than the n − -type semiconductor layer 2 can be formed while maintaining the impurity concentration of the channel region 7 at a desired value.

更に、チャネル領域７とｎ型不純物領域６は、上述の如く同一の熱処理工程により拡散、形成することができる。   Further, the channel region 7 and the n-type impurity region 6 can be diffused and formed by the same heat treatment process as described above.

尚、図ではｎ型不純物領域６とチャネル領域４は当接しているが、これらは当接していなくてもよい。   Although the n-type impurity region 6 and the channel region 4 are in contact with each other in the drawing, they may not be in contact with each other.

第９工程および第１０工程（図８および図９参照）：チャネル領域表面に、一導電型のソース領域を形成する工程、およびチャネル領域表面にソース領域と隣接する逆導電型のボディ領域を形成する工程。   Ninth step and tenth step (see FIGS. 8 and 9): forming a source region of one conductivity type on the surface of the channel region, and forming a body region of opposite conductivity type adjacent to the source region on the surface of the channel region Process.

新たなフォトレジスト膜によりチャネル領域７の一部が露出するレジストマスク（不図示）を形成し、ｎ型不純物（例えばヒ素：Ａｓ）をイオン注入する。注入エネルギーは１４０ＫｅＶ程度、ドーズ量は５×１０１５ｃｍ−２程度とする。また、チャネル領域７の他の一部が露出するレジストマスク（不図示）を形成し、ｐ型不純物（例えばボロン：Ｂ）をイオン注入する。注入エネルギーは８０ＫｅＶ程度、ドーズ量は２×１０１５ｃｍ−２程度とする（図８（Ａ））。 A resist mask (not shown) from which a part of the channel region 7 is exposed is formed by a new photoresist film, and n-type impurities (for example, arsenic: As) are ion-implanted. The implantation energy is about 140 KeV, and the dose is about 5 × 10 15 cm −2 . Further, a resist mask (not shown) from which another part of the channel region 7 is exposed is formed, and p-type impurities (for example, boron: B) are ion-implanted. The implantation energy is about 80 KeV and the dose is about 2 × 10 15 cm −2 (FIG. 8A).

その後全面に、層間絶縁膜となるＰＳＧなどの絶縁膜８’をＣＶＤ法により堆積する。この成膜時の熱処理（１０００℃未満、６０分程度）により、ｎ型不純物を拡散し、チャネル領域７表面に、ゲート酸化膜４を介してゲート電極５と隣り合うソース領域９を形成する。同時にｐ型不純物を拡散し、ソース領域９間のチャネル領域７表面にボディ領域１１を形成する（図８（Ｂ））。尚、ソース領域９およびボディ領域１１は不純物注入の順序を入れ替えても良い。   Thereafter, an insulating film 8 'such as PSG, which becomes an interlayer insulating film, is deposited on the entire surface by a CVD method. By this heat treatment during film formation (less than 1000 ° C., about 60 minutes), n-type impurities are diffused, and a source region 9 adjacent to the gate electrode 5 is formed on the surface of the channel region 7 via the gate oxide film 4. At the same time, a p-type impurity is diffused to form a body region 11 on the surface of the channel region 7 between the source regions 9 (FIG. 8B). The source region 9 and the body region 11 may be changed in the order of impurity implantation.

更に図９の如く、新たなレジストマスク（不図示）により絶縁膜８’をエッチングし、ゲート電極５の周囲を被覆する層間絶縁膜８を残すと共に、コンタクトホールＣＨを形成する（図９（Ａ））。   Further, as shown in FIG. 9, the insulating film 8 ′ is etched with a new resist mask (not shown), leaving the interlayer insulating film 8 covering the periphery of the gate electrode 5 and forming a contact hole CH (FIG. 9A). )).

その後、全面にバリアメタル層（不図示）を形成し、アルミニウム合金を２００００〜５００００Å程度の膜厚にスパッタする。合金化熱処理を行い所望の形状にパターンニングしたソース電極１２を形成し、図９（Ｂ）に示す最終構造を得る。   Thereafter, a barrier metal layer (not shown) is formed on the entire surface, and an aluminum alloy is sputtered to a thickness of about 20000 to 50000 mm. The source electrode 12 patterned into a desired shape is formed by alloying heat treatment, and the final structure shown in FIG. 9B is obtained.

次に、図１０から図１７を参照して、第２の実施形態について説明する。第２の実施形態は、サイドウォールのみでゲート電極を構成する場合の一例である。尚、第１の実施形態と同一の工程については説明を省略する。   Next, a second embodiment will be described with reference to FIGS. The second embodiment is an example in the case where the gate electrode is configured only by the sidewall. In addition, description is abbreviate | omitted about the process same as 1st Embodiment.

図１０の如く、第１実施形態と同様の第１工程および第２工程により、ｎ＋型半導体基板１にｎ−型半導体層２を積層し、ｎ−型半導体層２表面に第１絶縁膜３を形成する。第１絶縁膜３の一部に開口部ＯＰを形成し、全面を熱酸化して開口部に第１絶縁膜３より膜厚が薄い第２絶縁膜（ゲート酸化膜）４を形成する。   As shown in FIG. 10, the n − type semiconductor layer 2 is stacked on the n + type semiconductor substrate 1 and the first insulating film 3 is formed on the surface of the n − type semiconductor layer 2 by the same first and second steps as in the first embodiment. Form. An opening OP is formed in a part of the first insulating film 3, and the entire surface is thermally oxidized to form a second insulating film (gate oxide film) 4 having a thickness smaller than that of the first insulating film 3 in the opening.

第３工程（図１１参照）：開口部の第１絶縁膜の側壁にサイドウォール形状のゲート電極を形成する工程。   Third step (see FIG. 11): a step of forming a sidewall-shaped gate electrode on the side wall of the first insulating film in the opening.

全面にノンドープのポリシリコン層５ａを堆積し、例えばリン（Ｐ）を高濃度に注入・拡散して高導電率化を図る。開口部ＯＰにはポリシリコン層５ａが埋め込まれる（図１１（Ａ））。   A non-doped polysilicon layer 5a is deposited on the entire surface, and phosphorus (P), for example, is implanted and diffused at a high concentration to increase the conductivity. A polysilicon layer 5a is embedded in the opening OP (FIG. 11A).

その後全面のポリシリコン層５ａをエッチバックし、第１絶縁膜３の表面を露出し、第２絶縁膜４の表面の一部を露出する。これにより、開口部ＯＰの第１絶縁膜３の側壁に、サイドウォールを形成する。この対向配置されたサイドウォールによってゲート電極５が構成される。   Thereafter, the entire polysilicon layer 5a is etched back to expose the surface of the first insulating film 3 and part of the surface of the second insulating film 4 is exposed. Thereby, a sidewall is formed on the sidewall of the first insulating film 3 in the opening OP. The gate electrode 5 is constituted by the oppositely disposed side walls.

尚、不純物がドープされたポリシリコン層５ａを全面に堆積後、エッチバックしてサイドウォール形状のゲート電極５を形成してもよい（図１１（Ｂ））。   Alternatively, the polysilicon layer 5a doped with impurities may be deposited on the entire surface, and then etched back to form the sidewall-shaped gate electrode 5 (FIG. 11B).

第４工程（図１２参照）：ゲート電極間の半導体層表面に一導電型不純物注入領域を形成する工程。   Fourth step (see FIG. 12): a step of forming one conductivity type impurity implantation region on the surface of the semiconductor layer between the gate electrodes.

ゲート電極５から露出したゲート酸化膜４を膜厚制御エッチングする。エッチング後のゲート酸化膜４の膜厚は例えば２５０Åである（図１２（Ａ））。   The gate oxide film 4 exposed from the gate electrode 5 is subjected to film thickness control etching. The thickness of the gate oxide film 4 after the etching is, for example, 250 mm (FIG. 12A).

その後、ゲート電極５をマスクとしてｎ型の不純物（例えばリン：Ｐ）をイオン注入する。イオン注入条件は、加速エネルギー：１２０ＫｅＶ、ドーズ量：２×１０１３ｃｍ−２程度である。これによりｎ型不純物はセルフアラインで、サイドウォール５から露出したｎ−型半導体層２表面に注入され、ｎ型不純物注入領域６’が形成される（図１２（Ｂ））。 Thereafter, n-type impurities (for example, phosphorus: P) are ion-implanted using the gate electrode 5 as a mask. The ion implantation conditions are acceleration energy: 120 KeV and dose amount: about 2 × 10 13 cm −2 . As a result, the n-type impurity is self-aligned and implanted into the surface of the n − -type semiconductor layer 2 exposed from the sidewall 5 to form an n-type impurity implanted region 6 ′ (FIG. 12B).

ゲート電極５をマスクとしてセルフアラインで形成されたｎ型不純物注入領域６’は、ゲート電極５の中央部に位置する。   The n-type impurity implantation region 6 ′ formed by self-alignment using the gate electrode 5 as a mask is located at the center of the gate electrode 5.

第５工程（図１３参照）：第１絶縁膜を除去し、隣り合う一導電型不純物注入領域間の半導体層表面に逆導電型不純物注入領域を形成する工程。   Fifth step (see FIG. 13): a step of removing the first insulating film and forming a reverse conductivity type impurity implantation region on the surface of the semiconductor layer between adjacent one conductivity type impurity implantation regions.

第１絶縁膜３を異方性エッチングにより除去し、ゲート電極５周囲のｎ−型半導体層２表面を露出する。その後、フォトレジスト膜を全面に設けてパターンニングし、ゲート電極５間の開口部ＯＰのｎ−型半導体層２の上のゲート酸化膜４の表面を選択的に被覆するレジストマスクＰＲを形成する。（図１３（Ａ））。   The first insulating film 3 is removed by anisotropic etching to expose the surface of the n − type semiconductor layer 2 around the gate electrode 5. Thereafter, a photoresist film is provided on the entire surface and patterned to form a resist mask PR that selectively covers the surface of the gate oxide film 4 on the n − type semiconductor layer 2 in the opening OP between the gate electrodes 5. . (FIG. 13A).

その後、露出したｎ−型半導体層２表面にｐ型の不純物（例えばボロン：Ｂ）をイオン注入する。イオン注入条件は、加速エネルギー：８０ＫｅＶ、ドーズ量：２×１０１３ｃｍ−２程度である。これにより、隣り合うゲート電極５間のｎ−型半導体層表面にｐ型不純物注入領域７’が形成される（図１３（Ｂ））。 Thereafter, p-type impurities (for example, boron: B) are ion-implanted into the exposed n − -type semiconductor layer 2 surface. The ion implantation conditions are acceleration energy: 80 KeV and dose amount: about 2 × 10 13 cm −2 . Thus, a p-type impurity implantation region 7 ′ is formed on the surface of the n − type semiconductor layer between the adjacent gate electrodes 5 (FIG. 13B).

これにより、ポリシリコン層５ａによるサイドウォールをそのままゲート電極５として採用できる。つまり、１つのゲート電極５の中央部が分離された構成となり、これによりスイッチングスピードを向上させることができる。従って、特に、チップサイズが１ｍｍ角以下と小さく、高速動作が要求されるＭＯＳＦＥＴについては、第２の実施形態の構成が好適であるが、これについては後述する。   As a result, a side wall made of the polysilicon layer 5 a can be used as the gate electrode 5 as it is. That is, the central portion of one gate electrode 5 is separated, thereby improving the switching speed. Accordingly, the configuration of the second embodiment is suitable for a MOSFET whose chip size is as small as 1 mm square or less and which requires high-speed operation, which will be described later.

第６工程および第７工程（図１４）：一導電型不純物注入領域を拡散し、ゲート電極下方に位置する一導電型不純物領域を形成する工程、および逆導電型不純物注入領域を拡散し、一導電型不純物領域と隣り合うチャネル領域を形成する工程。   Sixth step and seventh step (FIG. 14): a step of diffusing the one conductivity type impurity implantation region to form a one conductivity type impurity region located below the gate electrode, and a step of diffusing the reverse conductivity type impurity implantation region. Forming a channel region adjacent to the conductive impurity region;

熱処理（１１５０℃、１８０分）を行ってｎ導電型不純物注入領域６’を拡散し、不純物濃度が１×１０１７ｃｍ−３程度のｎ型不純物領域６を形成する。ｎ型不純物領域６の中央部の上にはゲート電極５が配置されず、ｎ型不純物領域６の端部上に、サイドウォール形状のゲート電極５が配置される。この場合でも、ゲート電極５の（開口部ＯＰの）中心（ｃ−ｃ線）に対して、左右対称にｎ型不純物領域６が配置される。 Heat treatment (1150 ° C., 180 minutes) is performed to diffuse the n-conductivity type impurity implantation region 6 ′, and the n-type impurity region 6 having an impurity concentration of about 1 × 10 17 cm −3 is formed. The gate electrode 5 is not disposed on the central portion of the n-type impurity region 6, and the sidewall-shaped gate electrode 5 is disposed on the end portion of the n-type impurity region 6. Even in this case, the n-type impurity region 6 is arranged symmetrically with respect to the center (the cc line) of the gate electrode 5 (of the opening OP).

同時に、ｐ型不純物注入領域７’を拡散し、ｎ型不純物領域６間のｎ−型半導体層２表面に、ｎ型不純物領域６と隣り合うチャネル領域７を形成する。ｎ型不純物領域６とチャネル領域７は、例えば同程度の深さに形成される。   At the same time, the p-type impurity implantation region 7 ′ is diffused to form a channel region 7 adjacent to the n-type impurity region 6 on the surface of the n − -type semiconductor layer 2 between the n-type impurity regions 6. For example, the n-type impurity region 6 and the channel region 7 are formed to have the same depth.

このように第２の実施形態によれば、ゲート電極５をマスクとしたセルフアラインによりｎ型不純物領域６を形成でき、更にゲート電極５の中心に対して左右対称にｎ型不純物領域６を配置できる。また、ｎ型不純物領域６形成のためのマスクが不要となり、ゲート電極５とのマスク合わせも不要となる。   Thus, according to the second embodiment, the n-type impurity region 6 can be formed by self-alignment using the gate electrode 5 as a mask, and the n-type impurity region 6 is disposed symmetrically with respect to the center of the gate electrode 5. it can. In addition, a mask for forming the n-type impurity region 6 is not required, and mask alignment with the gate electrode 5 is also unnecessary.

更に、チャネル領域７もゲート電極５をマスクとして形成でき、ｎ型不純物領域６とチャネル領域７の不純物濃度を個別に選択できる。従って、チャネル領域７の不純物濃度を所望の値に維持したまま、ｎ−型半導体層２より高濃度のｎ型不純物領域６を形成できる。   Further, the channel region 7 can also be formed using the gate electrode 5 as a mask, and the impurity concentrations of the n-type impurity region 6 and the channel region 7 can be individually selected. Therefore, the n-type impurity region 6 having a higher concentration than the n − -type semiconductor layer 2 can be formed while maintaining the impurity concentration of the channel region 7 at a desired value.

更に、チャネル領域７とｎ型不純物領域６は、上述の如く同一の熱処理工程により拡散、形成することができる。   Further, the channel region 7 and the n-type impurity region 6 can be diffused and formed by the same heat treatment process as described above.

以下、第１の実施形態の第９工程および第１０工程と同様の工程により、図１５に示す最終構造を得る。   Thereafter, the final structure shown in FIG. 15 is obtained through steps similar to the ninth step and the tenth step of the first embodiment.

図１６および図１７を参照し、第２の実施形態のゲート電極構造について説明する。   The gate electrode structure of the second embodiment will be described with reference to FIGS.

図１６は、ドレイン−ソース間電圧ＶＤＳが低い状態における、ＭＯＳＦＥＴを示す図である。図１６（Ａ）が従来構造（図１９）のＭＯＳＦＥＴの断面図であり、図１６（Ｂ）が第２の実施形態のＭＯＳＦＥＴの断面図である。   FIG. 16 is a diagram illustrating the MOSFET in a state where the drain-source voltage VDS is low. FIG. 16A is a cross-sectional view of a MOSFET having a conventional structure (FIG. 19), and FIG. 16B is a cross-sectional view of the MOSFET of the second embodiment.

プレーナー構造のＭＯＳＦＥＴでは、ドレイン−ソース間電圧ＶＤＳを印加すると、チャネル領域７から空乏層５０が広がり、ゲート電極の中央部下方でピンチオフする。そして、ドレイン−ソース間電圧ＶＤＳがある電圧（例えば１０Ｖ程度）を下回ると、チャネル領域から延びる空乏層５０の幅が狭くなる。空乏層５０が広がる領域には空乏容量Ｃ１が発生し、ゲート電極とゲート酸化膜および基板表面にはゲート酸化膜容量Ｃ２が発生する。ここで、高周波スイッチング特性に影響する帰還容量Ｃｒｓｓ（ゲート−ドレイン間容量Ｃｇｄ）は、空乏容量Ｃ１とゲート酸化膜容量Ｃ２の和である。高周波スイッチング特性を向上させるには、帰還容量Ｃｒｓｓはなるべく低い方がよい。   In the planar MOSFET, when the drain-source voltage VDS is applied, the depletion layer 50 spreads from the channel region 7 and is pinched off below the central portion of the gate electrode. When the drain-source voltage VDS falls below a certain voltage (for example, about 10 V), the width of the depletion layer 50 extending from the channel region becomes narrow. A depletion capacitance C1 is generated in a region where the depletion layer 50 extends, and a gate oxide capacitance C2 is generated on the gate electrode, the gate oxide film and the substrate surface. Here, the feedback capacitance Crss (gate-drain capacitance Cgd) that affects the high-frequency switching characteristics is the sum of the depletion capacitance C1 and the gate oxide film capacitance C2. In order to improve the high-frequency switching characteristics, the feedback capacitance Crss should be as low as possible.

図１６（Ａ）の如く、従来構造において、ドレイン−ソース間電圧ＶＤＳが低下し、空乏層５０の幅が狭くなり出した状態の空乏容量Ｃ１は、その容量値が小さい。しかし空乏層５０が消滅した領域（ゲート電極３３の中央付近）ではゲート酸化膜容量Ｃ２のみとなり、非常に大きい容量となる。つまり、この構造ではドレイン−ソース間電圧ＶＤＳの低下に伴い、特にゲート電極３３中央付近での帰還容量Ｃｒｓｓが急激に増大する。   As shown in FIG. 16A, in the conventional structure, the depletion capacity C1 in a state where the drain-source voltage VDS is lowered and the width of the depletion layer 50 is becoming narrower has a small capacity value. However, in the region where the depletion layer 50 disappears (near the center of the gate electrode 33), only the gate oxide film capacitance C2 is obtained, which is a very large capacitance. That is, in this structure, the feedback capacitance Crss increases particularly near the center of the gate electrode 33 as the drain-source voltage VDS decreases.

一方、第２の実施形態では、図１６（Ｂ）の如くポリシリコン層５ａのサイドウォールをゲート電極５とすることにより、１つのゲート電極５の中央が分離された構造が実現できる。この構造において、ドレイン−ソース間電圧ＶＤＳが低下し、空乏層５０の幅が狭くなると、ゲート電極５が配置されない開口部ＯＰの中央付近においては、理論上ゲート酸化膜容量Ｃ２は発生しない。また実際には、開口部ＯＰの中央付近では両側のゲート電極５の影響によりゲート酸化膜容量Ｃ２が発生するものの、その値は微小である。すなわち、ドレイン−ソース間電圧ＶＤＳの低下に伴い、ゲート−ドレイン容量Ｃｇｄ（帰還容量Ｃｒｓｓ）の増加は避けられないものの、第２の実施形態ではゲート酸化膜容量Ｃ２が小さい分、帰還容量Ｃｒｓｓを低減することができる。   On the other hand, in the second embodiment, a structure in which the center of one gate electrode 5 is separated can be realized by using the sidewall of the polysilicon layer 5a as the gate electrode 5 as shown in FIG. In this structure, when the drain-source voltage VDS is reduced and the width of the depletion layer 50 is narrowed, the gate oxide film capacitance C2 is theoretically not generated near the center of the opening OP where the gate electrode 5 is not disposed. Actually, although the gate oxide film capacitance C2 is generated near the center of the opening OP due to the influence of the gate electrodes 5 on both sides, the value is very small. That is, as the drain-source voltage VDS decreases, an increase in the gate-drain capacitance Cgd (feedback capacitance Crss) is unavoidable. However, in the second embodiment, the feedback capacitance Crss is reduced because the gate oxide film capacitance C2 is small. Can be reduced.

図１７は、図１６の状態を説明する、帰還容量Ｃｒｓｓと、ドレイン−ソース間電圧ＶＤＳの関係を示す特性図である。図１７（Ａ）は、図１６（Ａ）の従来構造の特性図であり図１７（Ｂ）は図１６（Ｂ）の第２の実施形態の特性図である。尚、図１７（Ｂ）においては従来構造の特性を破線で示した。   FIG. 17 is a characteristic diagram illustrating the relationship between the feedback capacitance Crss and the drain-source voltage VDS, explaining the state of FIG. FIG. 17A is a characteristic diagram of the conventional structure of FIG. 16A, and FIG. 17B is a characteristic diagram of the second embodiment of FIG. 16B. In FIG. 17B, the characteristics of the conventional structure are indicated by broken lines.

ゲート酸化膜は非常に薄い絶縁膜である。つまり、従来構造（図１６（Ａ））では、ドレイン−ソース間電圧ＶＤＳがある電圧（例えば１０Ｖ）を下回り、ゲート電極下方においてゲート酸化膜容量Ｃ２のみとなった場合は、図１７（Ａ）の如く帰還容量Ｃｒｓｓ（ゲート−ドレイン容量Ｃｇｄ）が急激に増加し始める。そして帰還容量Ｃｒｓｓが急激に増大した後、ドレイン−ソース間電圧ＶＤＳがオン電圧になるまでの帰還容量Ｃｒｓｓの総量、すなわちハッチングで示す領域ｘの積分値が、ゲート−ドレイン間電荷量Ｑｇｄとなる。   The gate oxide film is a very thin insulating film. That is, in the conventional structure (FIG. 16A), when the drain-source voltage VDS is lower than a certain voltage (for example, 10V) and only the gate oxide film capacitance C2 is provided below the gate electrode, FIG. As shown, the feedback capacitance Crss (gate-drain capacitance Cgd) starts to increase rapidly. Then, after the feedback capacitance Crss increases rapidly, the total amount of the feedback capacitance Crss until the drain-source voltage VDS becomes the on-voltage, that is, the integrated value of the region x indicated by hatching becomes the gate-drain charge amount Qgd. .

ゲート−ドレイン間電荷量Ｑｇｄとは、ＭＯＳＦＥＴがオン状態（ドレイン−ソース間電圧ＶＤＳの電圧降下時）においてゲート−ドレイン間に蓄積される電荷量である。そして、スイッチング時にはこれらの電荷量を放出した後オフ状態となるため、ゲート−ドレイン間電荷量Ｑｇｄが多い場合は、スイッチング速度が遅くなる。つまり、高周波スイッチング特性を改善するには、領域ｘの積分値が小さい方が望ましい。   The gate-drain charge amount Qgd is the amount of charge accumulated between the gate and drain when the MOSFET is on (when the drain-source voltage VDS drops). Since these charge amounts are released during switching, the switch is turned off. Therefore, when the gate-drain charge amount Qgd is large, the switching speed is slow. That is, in order to improve the high frequency switching characteristics, it is desirable that the integral value of the region x is small.

本実施形態では、開口部ＯＰの中央付近におけるゲート酸化膜容量Ｃ２は、両側のゲート電極５の影響により発生するものの微小である。つまり、帰還容量Ｃｒｓｓが増大する限界のドレイン−ソース間電圧ＶＤＳを低減できる。従って、図１７（Ｂ）の実線の如く従来の特性（破線）をドレイン−ソース間電圧ＶＤＳが低い方へシフトできる。   In the present embodiment, the gate oxide film capacitance C2 in the vicinity of the center of the opening OP is very small although it occurs due to the influence of the gate electrodes 5 on both sides. That is, the drain-source voltage VDS at the limit where the feedback capacitance Crss increases can be reduced. Therefore, the conventional characteristic (broken line) can be shifted to the lower drain-source voltage VDS as shown by the solid line in FIG.

つまり、第２の実施形態によれば、ドレイン−ソース間電圧ＶＤＳの低下に伴い帰還容量Ｃｒｓｓが増大することは避けられないが、従来構造と比較して領域ｘの積分値を小さくできる。従って、高周波スイッチングに大変有利となる。   That is, according to the second embodiment, it is inevitable that the feedback capacitance Crss increases as the drain-source voltage VDS decreases, but the integrated value of the region x can be reduced as compared with the conventional structure. Therefore, it is very advantageous for high frequency switching.

図１８の断面図を参照して更に説明する。本実施形態において、ｎ型不純物領域６とチャネル領域７の深さは、ｎ型不純物領域６がチャネル領域７と同等かそれより浅い必要がある。ここでは図１８の如く、ｎ型不純物領域６とチャネル領域７の底部をほぼ同等の深さとし、これらの接合面を垂直に形成し、逆バイアス時にチャネル領域７から伸びた空乏層５０がｎ型不純物領域６の深さ方向に均一にピンチオフする構成にすると、より好適である。このような構造にするには、ｎ−型半導体層２の不純物濃度、ゲート電極５のゲート電極幅Ｌｇ、ｎ型不純物領域６の不純物濃度およびその幅、およびチャネル領域７の不純物濃度を適宜選択する。   This will be further described with reference to the sectional view of FIG. In the present embodiment, the depth of the n-type impurity region 6 and the channel region 7 needs to be equal to or shallower than that of the channel region 7. Here, as shown in FIG. 18, the bottoms of the n-type impurity region 6 and the channel region 7 have substantially the same depth, their junction surfaces are formed perpendicularly, and the depletion layer 50 extending from the channel region 7 at the time of reverse bias is an n-type. It is more preferable to use a configuration in which the impurity regions 6 are uniformly pinched off in the depth direction. For such a structure, the impurity concentration of the n − type semiconductor layer 2, the gate electrode width Lg of the gate electrode 5, the impurity concentration and width of the n type impurity region 6, and the impurity concentration of the channel region 7 are appropriately selected. To do.

これにより、空乏層５０に曲率が発生せず、基板垂直方向に均一に広がるので、オフ時のドレイン−ソース間電圧ＶＤＳ（耐圧）も向上させることができる。   As a result, no curvature is generated in the depletion layer 50 and the depletion layer 50 spreads uniformly in the vertical direction of the substrate, so that the drain-source voltage VDS (withstand voltage) at the time of off can also be improved.

これは、第２の実施形態の如く、１つのゲート電極５が分離した構造であっても同様である。   The same applies to a structure in which one gate electrode 5 is separated as in the second embodiment.

以上、本発明の実施の形態ではｎチャネル型のＭＯＳＦＥＴを例に説明したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴであってもよく、プレーナ構造の縦型ＭＯＳＦＥＴであれば同様に実施できる。更には、一導電型半導体基板１下方に、逆導電型半導体層を配置したＩＧＢＴであっても同様に実施できる。
As described above, in the embodiment of the present invention, an n-channel MOSFET has been described as an example. However, a p-channel MOSFET having a reversed conductivity type may be used, and any planar MOSFET having a planar structure can be similarly implemented. . Further, even an IGBT in which a reverse conductivity type semiconductor layer is disposed below the one conductivity type semiconductor substrate 1 can be similarly implemented.

本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the insulated gate semiconductor device of this invention. 本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the insulated gate semiconductor device of this invention. 本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the insulated gate semiconductor device of this invention. 本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the insulated gate semiconductor device of this invention. 本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the insulated gate semiconductor device of this invention. 本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the insulated gate semiconductor device of this invention. 本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the insulated gate semiconductor device of this invention. 本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the insulated gate semiconductor device of this invention. 本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the insulated gate semiconductor device of this invention. 本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the insulated gate semiconductor device of this invention. 本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the insulated gate semiconductor device of this invention. 本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the insulated gate semiconductor device of this invention. 本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the insulated gate semiconductor device of this invention. 本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the insulated gate semiconductor device of this invention. 本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the insulated gate semiconductor device of this invention. 本発明および従来の絶縁ゲート型半導体装置を説明する断面図である。It is sectional drawing explaining this invention and the conventional insulated gate semiconductor device. 本発明の絶縁ゲート型半導体装置を説明するための特性図である。It is a characteristic view for demonstrating the insulated gate semiconductor device of this invention. 本発明の絶縁ゲート型半導体装置を説明する断面図である。It is sectional drawing explaining the insulated gate semiconductor device of this invention. 従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the conventional insulated gate semiconductor device.

符号の説明Explanation of symbols

１ ｎ＋型半導体基板
２ ｎ−型半導体層
３ 第１絶縁膜
４ ゲート酸化膜
５ａ、５ｃ ポリシリコン層
５ｂ サイドウォール
５ ゲート電極
６’ ｎ型不純物注入領域
６ ｎ型不純物領域
７’ ｐ型不純物注入領域
７ チャネル領域
８ 層間絶縁膜
９ ソース領域
１０ ドレイン領域
１１ ボディ領域
１２ ソース電極
２０ ドレイン領域
２１ ｎ＋半導体基板
２２ ｎ−型エピタキシャル層
２４ チャネル領域
３１ ゲート酸化膜
３３ ゲート電極
３５ ソース領域
３６ 層間絶縁膜
３７ ボディ領域
３８ ソース電極
５０ 空乏層
1 n + type semiconductor substrate
2 n-type semiconductor layer
3 First insulating film
4 Gate oxide film
5a, 5c polysilicon layer
5b sidewall
5 Gate electrode
6 'n-type impurity implantation region
6 n-type impurity region
7 'p-type impurity implantation region
7 channel region
8 Interlayer insulation film
9 Source area
10 Drain region
11 Body area
12 Source electrode
20 Drain region
21 n + semiconductor substrate
22 n-type epitaxial layer
24 channel region
31 Gate oxide film
33 Gate electrode
35 Source area
36 Interlayer insulation film
37 body area
38 Source electrode
50 Depletion layer

Claims (5)

一導電型半導体基板に一導電型半導体層を積層し、該一導電型半導体層表面に第１絶縁膜を形成する工程と、
前記第１絶縁膜の一部に開口部を形成し、該開口部に前記第１絶縁膜より膜厚が薄い第２絶縁膜を形成する工程と、
前記開口部の側壁に第１の導電材料によるサイドウォールを形成する工程と、
前記サイドウォール間の前記半導体層表面に一導電型不純物注入領域を形成する工程と、
前記開口部に第２の導電材料を堆積し、前記サイドウォール及び前記第２の導電材料によりゲート電極を形成する工程と、
前記第１絶縁膜を除去し、隣り合う前記ゲート電極間の前記半導体層表面に逆導電型不純物注入領域を形成する工程と、
前記一導電型不純物注入領域を拡散し、前記ゲート電極下方に位置する一導電型不純物領域を形成する工程と、
前記逆導電型不純物注入領域を前記一導電型不純物注入領域と同時に拡散し、前記一導電型不純物領域と隣り合うチャネル領域を形成する工程と、
前記チャネル領域表面に、一導電型のソース領域を形成する工程と、
前記チャネル領域表面に前記ソース領域と隣接する逆導電型のボディ領域を形成する工程と、
を具備することを特徴とする絶縁ゲート型半導体装置の製造方法。 Laminating a one-conductivity-type semiconductor layer on a one-conductivity-type semiconductor substrate, and forming a first insulating film on the surface of the one-conductivity-type semiconductor layer;
Forming an opening in a part of the first insulating film, and forming a second insulating film having a thickness smaller than the first insulating film in the opening;
Forming a side wall of a first conductive material on the side wall of the opening;
Forming one conductivity type impurity implantation region on the surface of the semiconductor layer between the sidewalls;
Depositing a second conductive material in the opening, and forming a gate electrode with the sidewall and the second conductive material ;
Removing the first insulating film and forming a reverse conductivity type impurity implantation region on the surface of the semiconductor layer between the adjacent gate electrodes;
Diffusing the one conductivity type impurity implantation region to form a one conductivity type impurity region located under the gate electrode;
Diffusing the reverse conductivity type impurity implantation region simultaneously with the one conductivity type impurity implantation region, and forming a channel region adjacent to the one conductivity type impurity region;
Forming a source region of one conductivity type on the surface of the channel region;
Forming a reverse conductivity type body region adjacent to the source region on the surface of the channel region;
A method of manufacturing an insulated gate semiconductor device, comprising: 前記ゲート電極は、前記一導電型不純物領域上を覆って形成されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置の製造方法。 2. The method of manufacturing an insulated gate semiconductor device according to claim 1 , wherein the gate electrode is formed so as to cover the one conductivity type impurity region. 一導電型半導体基板に一導電型半導体層を積層し、該一導電型半導体層表面に第１絶縁膜を形成する工程と、
前記第１絶縁膜の一部に開口部を形成し、該開口部に前記第１絶縁膜より膜厚が薄い第２絶縁膜を形成する工程と、
前記開口部の側壁にサイドウォール形状のゲート電極を形成する工程と、
前記ゲート電極間の前記半導体層表面に一導電型不純物注入領域を形成する工程と、
前記第１絶縁膜を除去し、前記一導電型不純物領域上をレジスト膜で被覆した後、隣り合う前記一導電型不純物注入領域間の前記半導体層表面に逆導電型不純物注入領域を形成する工程と、
前記一導電型不純物注入領域を拡散し、前記ゲート電極下方に位置する一導電型不純物領域を形成する工程と、
前記逆導電型不純物注入領域を前記一導電型不純物領域と同時に拡散し、前記一導電型不純物領域と隣り合うチャネル領域を形成する工程と、
前記チャネル領域表面に、一導電型のソース領域を形成する工程と、
前記チャネル領域表面に前記ソース領域と隣接する逆導電型のボディ領域を形成する工程と、
を具備することを特徴とする絶縁ゲート型半導体装置の製造方法。 Laminating a one-conductivity-type semiconductor layer on a one-conductivity-type semiconductor substrate, and forming a first insulating film on the surface of the one-conductivity-type semiconductor layer;
Forming an opening in a part of the first insulating film, and forming a second insulating film having a thickness smaller than the first insulating film in the opening;
Forming a sidewall-shaped gate electrode on the sidewall of the opening;
Forming one conductivity type impurity implantation region on the surface of the semiconductor layer between the gate electrodes;
Removing the first insulating film , covering the one conductivity type impurity region with a resist film, and then forming a reverse conductivity type impurity implantation region on the surface of the semiconductor layer between the adjacent one conductivity type impurity implantation regions; When,
Diffusing the one conductivity type impurity implantation region to form a one conductivity type impurity region located under the gate electrode;
Diffusing the reverse conductivity type impurity implantation region simultaneously with the one conductivity type impurity region to form a channel region adjacent to the one conductivity type impurity region;
Forming a source region of one conductivity type on the surface of the channel region;
Forming a reverse conductivity type body region adjacent to the source region on the surface of the channel region;
A method of manufacturing an insulated gate semiconductor device, comprising: 前記一導電型不純物領域上で対向する２つの前記ゲート電極を一体で被覆する第３絶縁膜を形成することを特徴とする請求項３に記載の絶縁ゲート型半導体装置の製造方法。 4. The method of manufacturing an insulated gate semiconductor device according to claim 3 , wherein a third insulating film that integrally covers the two gate electrodes facing each other on the one conductivity type impurity region is formed. 前記一導電型不純物領域および前記チャネル領域は、同程度の深さに形成されることを特徴とする請求項３または請求項４に記載の絶縁ゲート型半導体装置の製造方法。 The one conductivity type impurity region and the channel region, method of manufacturing the insulated gate semiconductor device according to claim 3 or claim 4, characterized in that it is formed in the same degree of depth.
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