JP5014166B2 - Plasma processing method and plasma processing apparatus - Google Patents
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Description
本発明は、半導体製造方法に関し、特に、メタルゲート／ｈｉｇｈ−ｋ構造と段差構造、立体構造を有し、下地膜とマスク層に対して高い選択性が要求され、かつ垂直形状が要求されるゲート電極形成を行うプラズマ処理方法、およびその装置に関する。 The present invention relates to a semiconductor manufacturing method, and in particular, has a metal gate / high-k structure, a step structure, and a three-dimensional structure, requires high selectivity for a base film and a mask layer, and requires a vertical shape. The present invention relates to a plasma processing method and apparatus for forming a gate electrode.
デジタル家電、パーソナルコンピュータ、携帯電話等に使用されるＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）デバイスにおいては、高集積化、高速化、高機能化が継続的に要求されている。この要求に対し、従来のＰｏｌｙ−Ｓｉ／ＳｉＯ２構造ゲート電極の微細化とともに、新材料、新構造のゲート電極が検討されている。 MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) devices used in digital home appliances, personal computers, mobile phones and the like are continuously required to have high integration, high speed, and high functionality. In response to this demand, a new material and a new structure gate electrode are being studied along with the miniaturization of the conventional poly-Si / SiO2 structure gate electrode.
このようなメタルゲート／ｈｉｇｈ−ｋ構造を有するプレーナ型ＭＯＳＦＥＴやＦＩＮ−ＦＥＴのゲート電極を形成する方法として用いられるドライエッチング加工の原理は、電磁波で反応性ガスをプラズマ化し、生じたイオンと中性ラジカルを用いたイオンアシスト反応である。したがって、この方法を具現化するプラズマ処理装置は、プラズマ発生機構、反応性ガス導入機構、圧力制御機構、Ｓｉウェハを設置するための下部電極機構、Ｓｉウェハ搬送機構、それらの動作タイミング等を制御する機構で構成される。この中で下部電極機構は、Ｓｉウェハを固定する静電吸着機構、Ｓｉウェハの温度制御機構、そして、バイアス印加機構から構成される。 The principle of dry etching processing used as a method for forming a gate electrode of a planar type MOSFET or FIN-FET having such a metal gate / high-k structure is that a reactive gas is converted into plasma by electromagnetic waves, and the generated ions and medium Ion-assisted reaction using a reactive radical. Therefore, the plasma processing apparatus embodying this method controls the plasma generation mechanism, the reactive gas introduction mechanism, the pressure control mechanism, the lower electrode mechanism for installing the Si wafer, the Si wafer transport mechanism, the operation timing thereof, and the like. It consists of a mechanism to do. Among these, the lower electrode mechanism includes an electrostatic adsorption mechanism for fixing the Si wafer, a temperature control mechanism for the Si wafer, and a bias application mechanism.
以上のような機構を持つプラズマ処理装置を用いて、イオンエネルギー分布（Ion Energy Distribution Function；ＩＥＤＦ）を制御する方法として、印加するバイアスの波形や周波数も影響を及ぼすことが知られている。例えば、パルス状のバイアスを印加する方法と２５ｋＨｚ以下の低周波数と２ＭＨｚ以上の高周波数を持つ２周波数バイアスを印加する方法により、絶縁膜エッチング時の対Ｓｉのエッチングの選択性を向上することが提案されている（たとえば、特許文献１参照）。また、バイアス機構で出力される周波数については、プラズマのシースを通過する時間に依存して、ＩＥＤＦを持つことが報告されている（例えば、非特許文献１参照）。 As a method for controlling ion energy distribution (IEDF) using a plasma processing apparatus having the above-described mechanism, it is known that the waveform and frequency of an applied bias also have an effect. For example, the selectivity of etching with respect to Si during the insulating film etching can be improved by applying a pulsed bias and applying a two-frequency bias having a low frequency of 25 kHz or less and a high frequency of 2 MHz or more. It has been proposed (see, for example, Patent Document 1). Further, it has been reported that the frequency output by the bias mechanism has IEDF depending on the time of passing through the plasma sheath (for example, see Non-Patent Document 1).
一方、プラズマ状態検知モニタについては、高周波の電圧、電流、位相をモニタして、チャンバー内壁や下部電極の絶縁被膜の絶縁劣化等の異常を検出する技術が、提案されている（例えば、特許文献２参照）。
図３(a)に示される、ＳＴＩ段差３１０を有し、多層膜構造を持つメタルゲート／ｈｉｇｈ−ｋゲート電極をドライエッチングして形成する際、従来のプラズマ処理装置を用いた場合では、図３（ｂ）に示すように、ｈｉｇｈ−ｋゲート絶縁膜の下地抜け３１２を防止し、裾引き形状３１４の発生を防止して垂直な裾形状を得ることを両立させることは困難であった。同様の下地選択性と垂直加工性、基板上に設けた配線の疎密に基づく疎密形状差の発生といった問題は、ＦＩＮ‐ＦＥＴのゲートエッチングにおいてはさらに厳しい。５０ｎｍ程度のＦＩＮの段差上部の下地抜けとゲート長部分の上部のサイドエッチと下部の裾残りなど垂直方向の形状差が特性バラツキの要因となるからである。
When a conventional plasma processing apparatus is used to form a metal gate / high-k gate electrode having an
本発明の目的は、ＳＴＩ構造や立体ゲート構造（ＦＩＮ‐ＦＥＴ等）を有し、金属材料とｈｉｇｈ‐ｋ材料を含む複数層の膜から構成されるゲート電極材料をドライエッチング加工する際、下地膜選択性が高く垂直加工を安定に実現するプラズマ処理方法またはプラズマ処理装置を提供することにある。 An object of the present invention is to perform a dry etching process on a gate electrode material having a STI structure or a three-dimensional gate structure (FIN-FET, etc.) and composed of a plurality of layers including a metal material and a high-k material. An object of the present invention is to provide a plasma processing method or a plasma processing apparatus that has high selectivity to the ground film and that can realize vertical processing stably.
上記目的は、真空容器と、この真空容器の処理室内に配置されその上面にエッチング対象のウェハを設置する下部電極と、この下部電極にバイアス電位を形成するための複数の周波数のバイアス電力を供給するバイアス印加機構と、前記処理室内に反応性ガスを導入するガス供給機構と、前記処理室内のガス圧力を調整する機構と、前記処理室内にプラズマを生成するための電磁波供給機構を具備するプラズマ処理装置において、前記ウェハに入射するイオンのエネルギーとＩＥＤＦとを独立に変化させるＩＥＤＦ制御機構と、バイアス周波数に対するプラズマ状態を検知する機構とを備えたプラズマ処理装置により達成される。 The purpose is to supply a vacuum vessel, a lower electrode arranged in the processing chamber of the vacuum vessel, and a wafer to be etched on the upper surface thereof, and a plurality of frequencies of bias power for forming a bias potential on the lower electrode. A bias applying mechanism, a gas supply mechanism for introducing a reactive gas into the process chamber, a mechanism for adjusting a gas pressure in the process chamber, and an electromagnetic wave supply mechanism for generating plasma in the process chamber In the processing apparatus, this is achieved by a plasma processing apparatus including an IEDF control mechanism for independently changing the energy of ions incident on the wafer and IEDF, and a mechanism for detecting a plasma state with respect to a bias frequency.
このとき、ＩＥＤＦ制御機構が、複数の周波数を発振する電源部と各々の整合器から構成され、さらに、プラズマ状態を検知する機構が、バイアス印加機構側からの各々の周波数に対するプラズマインピーダンスを検知する機構を備えたプラズマ処理装置により達成される。 At this time, the IEDF control mechanism is composed of a power supply unit that oscillates a plurality of frequencies and each matching unit, and the mechanism that detects the plasma state detects the plasma impedance for each frequency from the bias applying mechanism side. This is achieved by a plasma processing apparatus equipped with a mechanism.
また、上記目的は、その表面にｈｉｇｈ‐ｋ材料上に金属材料を含む複数層の膜から構成され段差構造を有する膜構造を備えたウェハを真空容器内部の処理室内の下部電極上に設置する工程と、この処理室内にエッチングガスを導入する工程と、処理圧力を調整する工程と、前記処理室内にプラズマを生成する工程と、前記ウェハ上にバイアス電位を形成するための１または複数の周波数のバイアス電力を供給する工程と、前記バイアス電力の出力を異ならせて前記膜構造をエッチングするプラズマ処理方法において、前記バイアス印加機構側からプラズマインピーダンスの時間変化を検知する工程と、その検知結果に応じて終点判定する工程と、終点判定した後に前記ウェハ上に入射するイオンエネルギーとその分布を独立に制御する工程とを有することを特徴とするプラズマ処理方法により達成される。 Further, the above object is to place a wafer having a step structure on a surface of a lower electrode in a processing chamber inside a vacuum chamber, which is formed of a plurality of layers including a metal material on a high-k material. One or more frequencies for forming a bias potential on the wafer, a step of introducing an etching gas into the processing chamber, a step of adjusting a processing pressure, a step of generating plasma in the processing chamber, In the plasma processing method for etching the film structure by varying the output of the bias power, detecting the time change of the plasma impedance from the bias applying mechanism side, and the detection result And a step of independently controlling the ion energy incident on the wafer and the distribution thereof after the end point is determined. Is achieved by the plasma processing method characterized in that it comprises a.
また、前記ウェハ上に入射するイオンエネルギーとその分布を独立に制御する工程が、複数の周波数のバイアス電力の出力とそれらの混合比を変化させること、また、前記プラズマのインピーダンスの時間変化を検知する工程後に、壁面状態成分とウェハ直上成分のインピーダンスを分離する工程を含み、分離されたデータをデータベースまたは、変動モデルと比較する工程と、その比較結果に応じて、壁面クリーニングする工程、もしくは、次回のウェハ処理条件を変化させる工程を有するプラズマ処理方法により実現することができる。 In addition, the step of independently controlling the ion energy incident on the wafer and its distribution changes the output of the bias power of multiple frequencies and their mixing ratio, and also detects the time change of the impedance of the plasma. Including a step of separating the impedance of the wall state component and the component immediately above the wafer after the step of performing a step of comparing the separated data with a database or a variation model, and a step of cleaning the wall according to the comparison result, or This can be realized by a plasma processing method having a step of changing the next wafer processing condition.
以下に、図面を参照して本発明の実施の形態を説明する。まず、本発明の実施の形態が対象とする膜構造の一例を、図３を用いて説明する。図３（ａ）は、メタルゲート／ｈｉｇｈ‐ｋ構造を持つプレーナ型ＣＭＯＳのエッチング処理前のサンプル断面図、図３（ｂ）は従来方法でのエッチング処理後の断面図、図３（ｃ）本発明でのエッチング処理後の断面図を示している。 Embodiments of the present invention will be described below with reference to the drawings. First, an example of the film structure targeted by the embodiment of the present invention will be described with reference to FIG. 3A is a cross-sectional view of a sample of a planar type CMOS having a metal gate / high-k structure before etching, FIG. 3B is a cross-sectional view after etching by a conventional method, and FIG. 3C. The sectional view after the etching process in the present invention is shown.
図３（ａ）において、ウェハは、Ｓｉ基板３０９の上に形成されたＳＴＩ３０８と、Ｓｉ基板３０９とＳＴＩ３０８の上に形成されたＨｆＳｉＯＮ（ｈｉｇｈ−ｋ）絶縁膜３０７と、Ｈｉｇｈ−ｋ絶縁膜３０７の上に形成されたメタルゲート電極層３０６と、この上に順次積層形成されたゲートＣａｐ層３０５と、下層マスク３０４と、中間層マスク３０３と、ＢＡＲＣ（反射防止膜）層３０２と、この上に形成されたレジスト３０１とからなる。この図に示すような、ＳＴＩ３０８形成に起因するＳＴＩ段差３１０を有するプレーナ型積層メタル／ｈｉｇｈ‐ｋゲート電極を、４００ｋＨｚ単一のバイアス周波数を持つ従来機構のゲートエッチング装置でＣｌ２／ＨＢｒガスを用いてエッチングした場合、図３（ｂ）に示すように、ＭＯＳ型ＦＥＴとなるアクティブ部分のゲート電極下部３１１で、ＨｆＳｉＯＮ（ｈｉｇｈ-ｋ）膜の下地抜け３１２が発生した。また、ＳＴＩ段差３１０の隅部には裾広がり状にＳＴＩ段差部のゲート電極材料の残り３１３が生じてしまった。一方、配線部分であるフィールド部分のゲート下部では下地抜けはないものの形状が裾広がりとなる裾引き形状３１４やＳＴＩ表面にＳＴＩ上のゲート電極材料の残り３１５が発生してしまった。
3A, the wafer includes an STI 308 formed on the
すなわち、積層メタル／ｈｉｇｈ‐ｋゲート電極のエッチング加工においては、ゲート電極近傍の下地ｈｉｇｈ‐ｋ選択性の向上と裾引き形状発生の防止との両立が困難であることが分かった。 That is, it has been found that it is difficult to improve both the base high-k selectivity in the vicinity of the gate electrode and the prevention of the trailing shape in the etching process of the laminated metal / high-k gate electrode.
図３（ｂ）に示した４００ｋＨｚバイアスで下地選択性の向上と裾引き形状発生の防止が困難な原因は、イオンのエネルギー分布（Ion Energy Distribution Function；ＩＥＤＦ）が平均エネルギーを中心に広がりを持つこと、薄膜で光学的に不透明な材料のエッチング終点判定が遅れてしまうことが原因である。 The reason why it is difficult to improve the substrate selectivity and prevent the occurrence of the trailing shape with the 400 kHz bias shown in FIG. 3B is that the ion energy distribution (IEDF) spreads around the average energy. This is because the determination of the etching end point of the thin film and optically opaque material is delayed.
まず、このようなイオンのエネルギー分布について、同じ時間平均のイオンエネルギーで異なる分布の例を図２に示す。図２は、電子温度３ｅＶ、入射イオンの質量数７９．９、プラズマ密度１×１０ １０ ｃｍ −３ のプラズマ下で、低周波数４００ｋＨｚ、高周波数１３．５６ＭＨｚにおけるウェハ上にＶｐｐ＝２００ＶのＲＦを印加した場合の複数のＩＥＤＦの例を示す模式図である。４００ｋＨｚのＩＥＤＦ２０３では、時間平均の１００ｅＶに対して、分布幅２０４は約２００ｅＶで、０Ｖ近辺と２００Ｖ近辺に２つのピークをもつことがわかる。一方、高周波数の１３．５６ＭＨｚのＩＥＤＦ２０１は、分布幅２０２は約５０ｅＶと狭くなる。そして、低周波数と高周波数２つの周波数を１００Ｖｐｐずつ混合させたＩＥＤＦ２０５は、中間の分布を持つことがわかる。これは、高周波バイアスほど、イオンを加速させるシース電圧変化の周期が早くなり、イオンがシースを通過する時間よりシース振動時間が小さく、イオンがシース変動に追随できず電場の平均値で加速されるようになるためである。
First, FIG. 2 shows an example of such different ion energy distributions with the same time-average ion energy. FIG. 2 shows an RF of Vpp = 200 V on a wafer at a low frequency of 400 kHz and a high frequency of 13.56 MHz under a plasma having an electron temperature of 3 eV, a mass number of incident ions of 79.9, and a plasma density of 1 × 10 10 cm −3. It is a schematic diagram which shows the example of several IEDF at the time of applying. In the 400 kHz IEDF 203, the
このように、４００ｋＨｚの周波数でエッチングをした場合、時間平均のイオンエネルギーの２倍程度の高エネルギーイオンが選択性を劣化させると同時に０ｅＶ程度の低エネルギーイオンが裾引き形状の原因となり、両者の課題の両立が困難であったと考えられる。したがって、選択性と裾引き形状を両立させるためには、高周波でイオンエネルギー分布を狭くすることが好ましい。一方、低周波時の大きな広がりを持つ分布は、例えば、高エネルギーのイオンで表面の変質層を物理的にスパッタする時や、高エネルギーイオンが必要な絶縁膜エッチング時などに利用するとよい。また、低周波を用いることで、プラズマの解離や分布に影響することなく、平均イオンエネルギーに対して広がった分布の高エネルギーイオンを活用することができる。このように、多層膜を一貫してエッチングする場合は、ＩＥＤＦを制御できることが必要となる。 In this way, when etching is performed at a frequency of 400 kHz, high energy ions that are about twice the time average ion energy deteriorate the selectivity, and at the same time, low energy ions of about 0 eV cause the trailing shape. It seems that it was difficult to balance the issues. Therefore, in order to achieve both selectivity and tail shape, it is preferable to narrow the ion energy distribution at a high frequency. On the other hand, a distribution having a large spread at low frequencies may be used, for example, when the altered layer on the surface is physically sputtered with high energy ions or when an insulating film is etched that requires high energy ions. In addition, by using a low frequency, it is possible to utilize high energy ions having a distribution that is broader than the average ion energy without affecting the dissociation and distribution of the plasma. Thus, when etching a multilayer film consistently, it is necessary to be able to control IEDF.
一方、図３（ｂ）の形状異常のもうひとつの原因である終点判定の遅れは、ゲート電極の薄膜化（１０〜３０ｎｍ程度）に対応するために、エッチング速度を低下させる必要があることに起因する。すなわち、従来の発光分光を用いた方法では、エッチング速度が遅い場合、反応生成物のプラズマ中の組成比が小さくなるため、プラズマ中の発光強度も弱くその変化も小さい。 On the other hand, the delay of the end point determination, which is another cause of the shape abnormality in FIG. 3B, is that the etching rate needs to be reduced in order to cope with the thinning of the gate electrode (about 10 to 30 nm). to cause. That is, in the conventional method using emission spectroscopy, when the etching rate is low, the composition ratio of the reaction product in the plasma is small, so the emission intensity in the plasma is weak and the change is small.
また、従来の膜厚干渉方式で終点判定する場合では、被エッチング材料であるゲート電極の厚さが検知する光源波長（２００〜８００ｎｍ）の１／４波長に対して小さいので周期性を見出しにくい領域であり、かつ、ゲート電極材料の表面ラフネスが存在したり、下地ｈｉｇｈ‐ｋ膜が２ｎｍ程度と薄く均質でない場合が多いので、干渉波形の強度も小さくなり、膜厚換算の誤差が大きく再現性が悪い。さらに、干渉波形の強度が、干渉光の視野角内の被エッチング面積に依存するため、パターン付きウェハではさらに終点判定が困難である。 In the case of determining the end point by the conventional film thickness interference method, it is difficult to find periodicity because the thickness of the gate electrode which is the material to be etched is smaller than the quarter wavelength of the light source wavelength (200 to 800 nm) to be detected. In many cases, the surface roughness of the gate electrode material is present, and the underlying high-k film is thin and inhomogeneous, about 2 nm, so the intensity of the interference waveform is reduced and the error in film thickness conversion is greatly reproduced. The nature is bad. Furthermore, since the intensity of the interference waveform depends on the area to be etched within the viewing angle of the interference light, it is further difficult to determine the end point with a patterned wafer.
一方、本発明で使用するプラズマの電気特性を検知する方式は、ウェハ直上の反応生成物の密度が高いシース部分の変化に敏感なため、初期膜厚が薄くとも、ラフネスがあろうとも検知可能である。さらに、装置の安定稼動に関して、低周波と高周波の複数の周波数のウェハ直上のインピーダンスを検知することで、プラズマ壁面状態の変化とウェハ直上の変化を分離して終点検知実施することが可能となる。 On the other hand, the method for detecting the electrical characteristics of plasma used in the present invention is sensitive to changes in the sheath part where the density of reaction products directly on the wafer is high, so even if the initial film thickness is thin, it can be detected regardless of roughness. It is. Furthermore, regarding the stable operation of the apparatus, it is possible to detect the end point by separating the change in the plasma wall state and the change directly above the wafer by detecting the impedance immediately above the wafer at a plurality of frequencies of low frequency and high frequency. .
一般に、プラズマ中に印加させるバイアスについて等価回路表示すると、高周波の角速度ωＨ、低周波の角速度ωＬウェハ直上のシースのインピーダンス（Ｚ１ｙ、ｙ＝Ｈ、Ｌ）だけでなく、チャンバー壁面に形成されるシースのインピーダンス（Ｚ２ｙ，ｙ＝Ｈ、Ｌ）から成る電気回路として下記（１）式および（２）式で表記される。尚、高周波数の高周波バイアス電力が供給された時の電圧と電流をそれぞれＶ Ｈ 、Ｉ Ｈ とし、低周波数の高周波バイアス電力が供給された時の電圧と電流をそれぞれＶ Ｌ 、Ｉ Ｌ とし、ウェハ直上成分の抵抗成分とリアクタンス成分とインダクタンス成分と容量成分をそれぞれＲ １ 、Ｘ １ 、Ｌ １ 、Ｃ １ とし、処理室の壁面状態成分の抵抗成分とリアクタンス成分とインダクタンス成分と容量成分をそれぞれＲ ２ 、Ｘ ２ 、Ｌ ２ 、Ｃ ２ とする。すなわち、異なる周波数での電圧（Ｖ１ｙ、ｙ＝Ｈ、Ｌ）、電流（Ｉ１ｙ、ｙ＝Ｈ、Ｌ）、位相のモニタ値を検出し、高周波側の（１）式、低周波側の（２）式、インピーダンスと周波数の関係である（３）式の連立方程式を実部、虚部に対し解くことで、ウェハ直上とチャンバー壁面のインピーダンス情報を分離することが可能となる。
本発明は、このような複数の周波数によって複数種のインピーダンスを分離して検知できるという知見に基づいて想起されたものであり、以下説明する実施の例において、段差構造を有するプレーナ型ＣＭＯＳＦＥＴの多層構造ゲートをエッチングする際生じる各種の形状異常（疎密形状差、ノッチング、サイドエッチ、下地膜の損傷、裾、下地抜け、テーパ形状等）といった問題点を、複数の周波数を有するイオンエネルギー分布（ＩＥＤＦ）制御機構と複数のプラズマインピーダンス検知器を有するバイアス印加機構を備えたプラズマ処理装置を用いて解決する。 The present invention has been conceived based on the knowledge that a plurality of types of impedances can be separated and detected by a plurality of frequencies, and in the embodiment described below, a multi-layered planar CMOSFET having a step structure is provided. Ion energy distribution (IEDF) with multiple frequencies, such as various shape abnormalities (dense shape difference, notching, side etching, damage to the underlying film, bottom, missing base, tapered shape, etc.) that occur when etching the structure gate This is solved by using a plasma processing apparatus having a bias applying mechanism having a control mechanism and a plurality of plasma impedance detectors.
［実施例１］まず、本発明を具現化する装置の実施例を説明する。図１は、本発明の実施例に係るプラズマ処理装置の構成の概略を示す縦断面図である。この図に示すプラズマ処理装置では、真空容器の内部に配置された処理室の内側でプラズマを形成し、このプラズマを用いてその処理室内に配置された半導体ウェハ等の被エッチング材料である基板状の試料を処理するプラズマ処理装置となっている。このプラズマ処理装置におけるプラズマの発生機構は、４５０ＭＨｚのＵＨＦ電源１０１と、インピーダンス検出器付高速応答ＵＨＦ整合器１０２と、アンテナ１０３と、電磁石１０４を備えて構成されている。
[Embodiment 1] First, an embodiment of an apparatus embodying the present invention will be described. FIG. 1 is a longitudinal sectional view schematically showing the configuration of a plasma processing apparatus according to an embodiment of the present invention. In the plasma processing apparatus shown in this figure, a plasma is formed inside a processing chamber disposed inside a vacuum vessel, and this plasma is used to form a substrate that is a material to be etched such as a semiconductor wafer disposed in the processing chamber. This is a plasma processing apparatus for processing the sample. The plasma generation mechanism in this plasma processing apparatus includes a 450 MHz
真空容器を構成するエッチングチャンバー１０７内へＵＨＦ波を放出するアンテナ１０３は、真空を維持する石英板１０５より大気側に設置されている。エッチングガスは、マスフローコントローラとストップバルブから構成されるガス流量を数秒で変えられる高速応答反応性ガス導入機構１１１を通して、エッチングガスを混合した後、シャワープレート１０６から、エッチングチャンバー１０７内に導入される。エッチング中のガス圧力は、高真空ポンプ１０９の直上にある高速応答圧力制御機構１１０で制御することが可能である。
An
被エッチング材料であるＳｉウェハ１１２を設置する下部電極１１３は、その上面であってＳｉウェハ１１２が載せられる載置面の外周側及び側壁を覆って配置された略リング形状のサセプタ１１４を備え、同心円状に２つ以上で、熱的に異なる領域となるように構成されており、温度制御機構１１５を用いて、各々の領域で下部電極の温度を所定に制御することが可能である。エッチング処理中は、直流電源１１６で発生される−２０００ｖ〜＋２０００Ｖの直流電圧を用いてウェハ１１２を静電吸着させ、Ｓｉウェハ１１２と下部電極１１３の隙間にＨｅを充填し、圧力制御を行っている。このような静電吸着技術を用いることで、エッチング中のＳｉウェハ１１２の温度を調節している。
The
そして、下部電極１１３には、プラズマ中からウェハ１１２にイオンを引き込み、そのイオンエネルギー分布を制御するためのバイアス印加機構１１７が接続されている。このバイアス印加機構１１７は、入射イオンエネルギー分布を制御するＩＥＤＦ制御機構１２７とプラズマ状態検知器（plasma impedance monitor：以下、ＰＩＭと表記することがある）１２６から構成される。本実施例では、ＩＥＤＦ制御機構１２７として、複数の周波数の電力を発信して供給する電源を備えたものであり、低周波バイアス電源部１２０と、低周波用整合部１２１と、高周波バイアス電源部１１８と、高周波用整合部１１９で構成したものを使用した。低周波バイアス電源部１２０の周波数に４００ｋＨｚ、高周波バイアス電源部１１８の周波数に１３.５６ＭＨｚを用い、それぞれが、最低１Ｗ程度から最大電力１５０Ｗ程度（連続正弦波）／１２インチ径相当で出力でき、５００Ｈｚ〜３ｋＨｚの範囲でｏｎ−ｏｆｆ変調を行う、時間変調（Time Modulate：以下、ＴＭと表記することがある）機能を備えているものを用いた（変調時最大電力５００Ｗ程度）。
The
この際、高周波整合部１１９、低周波用整合部１２１は、最低の出力において、例えば最大出力の０.５％以上の出力、１Ｗの出力から整合できるような感度にする必要がある。一方、プラズマ状態検知器１２６として、プラズマ状態検知器１２６をＩＥＤＦ制御機構１２７と下部電極１１３の間に設置することで、各々の周波数に対する電圧、電流、位相の時間変化、すなわち電子密度、電子温度の時間的な変化を含んだインピーダンスの変化を検知する。
At this time, the high-
なお、本実施例に係るプラズマ処理装置では、エッチング処理中のプラズマ発光を受光する発光受光部１２２が、例えばエッチングチャンバー１０７を構成する容器低部に配置されている。この発光受光部１２２からの出力は発光分光器１２３に送信される。
In the plasma processing apparatus according to the present embodiment, the light emitting / receiving
また、下部電極１１３上のＳｉウェハ１１２に対向して、プラズマ中、もしくは外部光源の干渉光を受光することでＳｉウェハ表面の膜厚を検出する膜厚干渉モニタ１２４が備えられている。さらに、エッチングチャンバー１０７の側壁の外周表面には、これを覆って配置され、この側壁の温度をプラズマ処理中、処理前後とで各々適切な値に調節するためのヒータ１０８が配置されている。
In addition, a film thickness interference monitor 124 that detects the film thickness of the surface of the Si wafer by receiving interference light from plasma or an external light source is provided facing the
さらに、本実施例のプラズマ処理装置には、事前に設定した値に基づき各部の出力値とそのタイミングを制御したり、その各部に配置された各部の動作を検知するセンサからの出力を受信し、これらの受信した結果を用いて演算したり、または記憶装置からデータを読み出して各部の動作の指令を発信したりする制御装置１２５が備えられている。この制御装置１２５は、上記ＵＨＦ電源１０１、インピーダンス検出器付高速応答ＵＨＦ整合器１０２、ヒータ１０８、真空ポンプ１０９、高速応答圧力制御機構１１０、高速応答反応性ガス導入機構１１１、温度制御機構１１５、ＩＥＤＦ制御機構１２７とこの内部に配置された高周波バイアス電源部１１８等、さらに、発光分光器１２３、膜厚干渉モニタ１２４、プラズマ状態検知器１２６と通信可能に構成され、これらからの出力を受けてこれら各部に動作信号を発信する。例えば、プラズマ状態検知器１２６または発光分光器１２３または膜厚干渉モニタ１２４からの出力を受けてＳｉウェハの膜厚や処理の終点（End Point）等処理の状態を検出し、この検出結果に応じてＩＥＤＦ制御機構１２７、ＵＨＦ電源１０１、インピーダンス検出器付高速応答ＵＨＦ整合器１０２、ヒータ１０８、真空ポンプ１０９、高速応答圧力制御機構１１０、高速応答反応性ガス導入機構１１１、温度制御機構１１５へ動作信号を算出し発信して動作を調節する。インピーダンス検出機付高速応答ＵＨＦ整合器１０２は、ＵＨＦ電源１０１に対して複数以上の整合点を記録しその整合経路を選択して整合させる整合装置として働く。
Furthermore, the plasma processing apparatus of the present embodiment receives the output from the sensor that controls the output value and timing of each part based on a preset value, or detects the operation of each part arranged in each part. A
このような、図１のプラズマ処理装置を用いて、図３（ａ）に示すようなＳＴＩ段差３１０とＡｒＦレジスト３０１／ＢＡＲＣ３０２／中間層マスク３０３／下層マスク３０４／ゲートＣａｐ層３０５／メタルゲート電極層３０６／ＨｆＳｉＯＮ絶縁膜３０７構造を有するプレーナ型のＭＯＳの、１０〜３０ｎｍの薄いメタルゲート電極層３０６（ＴｉＮ）部分を、本発明を用いてエッチングする場合の例を、図４のタイムチャートを用いて、以下に説明する。
Using such a plasma processing apparatus of FIG. 1, the
ＢＡＲＣ３０２からゲートＣａｐ層３０５まで、同一チャンバーでエッチング処理した後、ＴｉＮ（メタルゲート電極層）３０６のブレークスルー（Break‐through：以下、ＢＴと表記することがある）ステップを実施する。このＢＴステップの目的は、ＢＡＲＣ３０２のオーバーエッチング（以下、ＯＥと表記することがある）時の酸素と結合してできた、ＴｉＮエッチングを阻害するＴｉＯ表面層を除去するためである。ＢＴステップの条件としては、Ａｒ１００〜２００ｃｃ、圧力１Ｐａ、ＵＨＦ印加電力５００Ｗ、４００ｋＨｚ、バイアス低周波印加電力５０〜１００Ｗを使用した。４００ｋＨｚ低周波バイアスを用いることで、ＴｉＯの除去に必要な高エネルギーを得やすくした。
After etching from the
図４（ａ）は、プラズマ状態検知器１２６内の４００ｋＨｚ用のプラズマインピーダンスモニタで、電圧、電流、位相を検知した結果のインピーダンスの時間変化による終点判定（ＥＰＤ）である。ＴｉＮのＢＴステップが進行するにつれて、表面のＴｉＯが除去されＴｉ、Ｎ等がプラズマシース近傍に放出されたことで、電子密度、シース厚さなどの電気特性が変化したことに起因する。このようにインピーダンスが大きくなる時刻４０１で、メインエッチング（以下、ＭＥと表記することがある）に移行した。
FIG. 4A shows end point determination (EPD) based on a change in impedance over time as a result of detecting voltage, current, and phase in a plasma impedance monitor for 400 kHz in the
ＴｉＮ３０６のＭＥステップでは、Ｃｌ２もしくはＨＣｌをベースにＨＢｒ、ＮＦ３、ＣＦ４、ＳＦ６を添加して、圧力０.２Ｐａ、ＵＨＦ印加電力５００Ｗの条件で行っている。ＴｉＮのＭＥステップのバイアスには、４００ＫＨｚ低周波バイアスに１３.５６ＭＨｚ高周波バイアスを５０％混合して使用した（図４（ｂ）、ＴｉＮのＭＥ時の２周波混合比４０３）。その理由は、高周波バイアス印加の利点である狭い分布幅で低エネルギーイオンによる裾のこりを押さえつつ、低周波バイアス印加の利点である高エネルギーイオンによる異方性を得るためと、チャンバー壁面に形成されたシースとウェハ直上に形成されたシースのインピーダンスを分離して、ウェハ直上インピーダンスで高精度な終点判定をできるようにするためである。ＭＥステップの終点判定は、プラズマ状態検知器１２６で検知されたプラズマインピーダンスが変化し始めた時刻４０２でＴｉＮのＯＥ１ステップに切り替えて、ＩＥＤＦ制御機構１２７の出力４０４を、高周波バイアス電力１００％で処理した。これは、次のＯＥ１ステップでは、ＳＴＩ段差、膜厚、回路パターンの疎密差や被エッチング材料差、ウェハ面内差に起因して異なってくるエッチング量をそろえる必要があるため、下地まで到達したパターンでは、下地ｈｉｇｈ‐ｋとの選択性を維持しつつ、下地まで到達していない部分をエッチングする必要があるからである。
In the ME step of
このときに、プラズマ状態検知器１２６の信号を使用することで、図４（ｃ）に示す従来の反応生成物やエッチャントの発光ピークの時間変化を検知する方式で得られた終点４０６より１〜５秒程度早めにＭＥの終点を取得でき、下地ｈｉｇｈ‐ｋ膜へのイオンによる損傷を軽減することが可能となる。
At this time, by using the signal of the
その後、プラズマ状態検知器１２６の信号が安定する時刻で、ＯＥ２ステップへ移行した。ＯＥ２ステッププラズマ条件は、ＨＢｒ／Ｏ２、Ａｒ希釈、全流量２００〜４００ｃｃ、圧力３〜１０Ｐａ、ＵＨＦ高周波電源１０１の出力５００〜７００Ｗである。高周波バイアス電力８０％、低周波バイアス電力２０％の混合バイアス電力を使用した（図４（ｃ）、ＴｉＮのＯＥ２時の2周波混合比４０５）。これは、下地選択性とＳＴＩの段差部分や非開口部分の裾引き形状を低減しつつ、電子シェーディングダメージの低減が目的である。すなわち、平均イオンエネルギーの倍近い高イオンエネルギーの比率をわずかに混在させることで、裾引き形状の低減と選択性を維持しイオン衝撃による物理ダメージを抑制できる。すなわち、ソース、ドレインのリセッションを低減することができる。そして、マスク上部に帯電した電子を低エネルギーのイオンで中和させることで、電子シェーディングによりノッチングが生起されることを回避することができる。
After that, the OE2 step was started at the time when the signal of the
以上、本発明を適用することで、図３（ｃ）のようなメタルゲート電極加工において、下地抜けなく垂直加工することが可能となる。 As described above, by applying the present invention, in the metal gate electrode processing as shown in FIG.
本実施例のゲート電極構造以外に、その他のｈｉｇｈ−ｋ材料として、ＺｒＯ２、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＬａＡｌＯｘ、ＬａＳｉＯｘ、Ａｌ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯ（Ｎ）などの絶縁材料であったり、メタルゲート電極層として、ＴｉＮ以外に、ＴａＮ、ＴａＳｉＮ、ＴａＣ、Ｒｕ、ＨｆＮ、ＭｏＮ等金属材料であったりする場合にも、同様な効果を得ることができる。 In addition to the gate electrode structure of the present embodiment, as other high-k materials, an insulating material such as ZrO2, Y2O3, La2O3, LaAlOx, LaSiOx, Al2O3, HfO2, HfAlO (N), or a metal gate electrode layer, In addition to TiN, a similar effect can be obtained when the material is a metal material such as TaN, TaSiN, TaC, Ru, HfN, and MoN.
上記実施例では、ＩＥＤＦ制御機構１２７に２つの異なる周波数を発振する電源部１１８、１２０と整合部１１９、１２１で構成される機構を用いた。この方法は、他のＩＥＤＦ制御、たとえば、クリップバイアスと比較して、発振器や整合器の構造が簡便である利点がある。バイアス印加機構１１７としてクリップバイアス電源を用いた場合、連続する複数の周波数の重ね合わせと同じことになるので，高価にはなるが、連続する周波数レンジをもつプラズマ状態検知器１２６を備えることで対応することが可能となる。
In the above embodiment, the
また、混合比率の制御は、本実施例ではイオンを加速する電圧の目安になるＶｐｐを指標にしたが、Ｖｐｐだけではなく、出力パワーの比率で行っても良い。その際、出力パワーは電流と電圧の掛け算となること、アースの配置や面積等によってＶｐｐ値も異なるので、この点を考慮する必要がある。もしくは、図２に示すような計算モデルを元に、所望のエネルギー分布となるよう各電源の出力を制御する方式も可能である。その際は、エネルギー分布を計算するために必要なプラズマ密度、電子温度等検出する機構を備えることで制御精度を向上することが可能である。 In addition, in the present embodiment, the mixing ratio is controlled by using Vpp as an index of the voltage for accelerating ions. However, the mixing ratio may be controlled not only by Vpp but also by the ratio of output power. At this time, the output power is a product of the current and the voltage, and the Vpp value varies depending on the arrangement and area of the ground, so this point needs to be considered. Alternatively, a method of controlling the output of each power supply so as to obtain a desired energy distribution based on a calculation model as shown in FIG. 2 is also possible. In that case, it is possible to improve control accuracy by providing a mechanism for detecting plasma density, electron temperature, and the like necessary for calculating the energy distribution.
さらに、今回はＩＥＤＦ制御に、バイアス電源として、高周波数側は１３．５６ＭＨｚを低周波数側は４００ｋＨｚを使用したが、基本的に２つの周波数の差が開いている方が、ＩＥＤＦの制御範囲が広がり、また、チャンバー壁面とウェハ直上のインピーダンスを分離する観点でも好ましい。また、それぞれの周波数の高調波も活用できるように、御互いが整数倍とならないほうがよい。この際、プラズマ生成との独立性や良好な面内分布を維持するため、高周波数側の周波数は、プラズマ生成機構の周波数よりは低いことが望ましい。例えば、ＥＣＲの場合は、１００ＭＨｚ以上でイオンエネルギーとプラズマ密度の独立制御性が困難となるので、４ＭＨｚ以上１００ＭＨｚ以下が望ましい。一方、低周波側の周波数は、１００ｋＨｚ未満では、Ｓｉ上の絶縁層でチャージアップが発生しやすく不適である。したがって、低周波数には、１００ｋＨｚ以上４ＭＨｚ未満を、高周波には１ＭＨｚ以上１００ＭＨｚ未満の周波数のうち、できるだけ周波数差の大きいものを組み合わせることが望ましい。また、混合する周波数帯は、プラズマ発生機構にも依存する。例えば、今回のように分布制御に磁場を使用するプラズマ発生機構では、Ｅ×Ｂのクロスインピーダンスの影響も考慮して高周波数側で１３．５６ＭＨｚを用いた。ＩＣＰ、ＣＣＰ等は、プラズマソース周波数との兼ね合いを調整した上、２７．６０ＭＨｚ等を用いることも可能である。 Furthermore, this time, for the IEDF control, 13.56 MHz was used on the high frequency side and 400 kHz was used on the low frequency side as the bias power supply. Basically, the IEDF control range is larger when the difference between the two frequencies is wide. It is also preferable from the viewpoint of spreading and isolating the impedance directly above the chamber wall surface and the wafer. Also, it is better not to be an integral multiple of each other so that harmonics of each frequency can be used. At this time, in order to maintain independence from plasma generation and good in-plane distribution, the frequency on the high frequency side is preferably lower than the frequency of the plasma generation mechanism. For example, in the case of ECR, since independent controllability of ion energy and plasma density becomes difficult at 100 MHz or higher, 4 MHz or higher and 100 MHz or lower is desirable. On the other hand, if the frequency on the low frequency side is less than 100 kHz, charge-up is likely to occur in the insulating layer on Si, which is inappropriate. Therefore, it is desirable to combine a low frequency with a frequency difference of 100 kHz or more and less than 4 MHz, and a high frequency with a frequency of 1 MHz or more and less than 100 MHz with a frequency difference as large as possible. The frequency band to be mixed also depends on the plasma generation mechanism. For example, in this plasma generation mechanism that uses a magnetic field for distribution control, 13.56 MHz is used on the high frequency side in consideration of the influence of the cross impedance of E × B. For ICP, CCP, etc., 27.60 MHz or the like can be used after adjusting the balance with the plasma source frequency.
［実施例２］実施例１では、壁面状態のインピーダンスが変わらないとしてウェハ単体処理におけるインピーダンスの絶対値で終点を得たが、ウェハ量産加工ではチェンバー壁面状態起因の経時変化が存在する場合がある。このチャンバー壁面状態変動を分離して、終点を取得する実施例を以下に示す。実施例１で記載した、ＴiＮのＭＥにおける２周波混合比５０％で終点判定を実施する場合、図５の終点判定フローに示すように、複数の周波数に応じたインピーダンスを検知する工程５０１の後、壁面とウェハ直上の夫々のインピーダンスを前記（１）、（２）、（３）式に基づき分離する工程５０２を行い、終点判定を行なう工程５０３を実施し、ＩＥＤＦ制御機構１２７、ＵＨＦ電源１０１、高速応答圧力制御機構１１０、高速応答反応性ガス導入機構１１１、温度制御機構１１５の出力を変化させる工程を行う５０４。このとき使用した終点判定の模式図を図６に示す。
[Embodiment 2] In
図６（ａ）は、分離工程後の壁面部分のインピーダンス変化を除いたウェハ直上のインピーダンス変化を複素インピーダンスによるイミタンスチャート上にプロットしたものである。例えば、終点判定前のインピーダンス６０２が完全にエッチング膜が除去されたときのインピーダンス６０１に移行する場合を考える。整合器に依存するチューニング用コンデンサやチューニング用コイルによって、整合経路６０３をとる際、設定した複素インピーダンス範囲６０４を通過した点６０５の時刻で終点判定を実施する。
FIG. 6A is a plot of the impedance change immediately above the wafer excluding the impedance change of the wall surface portion after the separation process on an immittance chart based on complex impedance. For example, consider a case where the
一方、図６（ｂ）は、従来法である単一バイアス周波数で検出されたインピーダンス変化をイミタンスチャート上にプロットした模式図である。経時変化が存在する場合、エッチング処理時間が増加するにつれて、チャンバーの壁面インピーダンスが変化し６０６、終点判定する以前に設定インピーダンス範囲６０４を超えてしまい、終点判定前ができなくなる。この現象を、本発明の複数の周波数のインピーダンス検知し、壁面とウェハ直上を分離する工程を実施する方法によれば、壁面状態に影響なく、ウェハ終点を安定に取得でき、ＩＥＤＦ制御と組み合わせることで、下地抜けなく、裾引き形状も生じないメタルゲート／ｈｉｇｈ‐ｋ構造のエッチング形状を安定に得ることができる。
On the other hand, FIG. 6B is a schematic diagram in which impedance changes detected at a single bias frequency, which is a conventional method, are plotted on an immittance chart. If there is a change over time, the wall impedance of the chamber changes as the etching process time increases, and the
図５のフローは、制御装置１２５内の制御プログラムによって実行したり、プラズマ状態検知器１２６の制御ソフトに記載することで実施する。本実施例では、図３（ａ）の断面構造サンプルの各層のうち、デバイス特性にインパクトの大きい、メタルゲート電極層（ＴｉＮ）３０６について記述したが、各ＢＡＲＣ３０２、中間層マスク３０３、下層マスク３０４、ゲートＣａｐ層３０５等各層における終点判定に使用してもよい。
The flow in FIG. 5 is executed by a control program in the
［実施例３］次に、分離されたチャンバー壁面とウェハ直上のインピーダンス変化を利用する実施例を以下に示す。図３（ａ）記載のメタルゲート／ｈｉｇｈ−ｋゲート電極のエッチング処理を複数枚実施する場合のＴｉＮのＭＥ終点判定ステップのフロー図を、図７に示す。実施例２の要領で、複数の周波数に応じたインピーダンスを検知する工程５０１の後、壁面とウェハ直上の夫々のインピーダンスを（１）、（２）、（３）式に基づき分離する工程５０２を実施し、分離したチャンバー壁面のインピーダンスとウェハ直上のインピーダンスを過去の同じステップの状態（過去のインピーダンス変化などのデータ、変動モデル式）と比較する工程７０１を実施する。
[Embodiment 3] Next, an embodiment utilizing the separated chamber wall surface and the impedance change directly above the wafer will be described below. FIG. 7 shows a flowchart of the TiN ME end point determination step in the case where a plurality of metal gate / high-k gate electrode etching processes shown in FIG. After the
比較工程７０１において、現在進行中のインピーダンスや電流、電圧、位相をデータベースに記録し、過去のデータと比較することで、ウェハ毎の経時変化を分類する。その分類に応じて、壁面状態を判断し、壁面状態をリセットするクリーニング処理や変化を補正するように各装置出力の値を適正に調整する工程７０２を実行することで、分離されたインピーダンス情報を経時変化抑制に活用することができる。
In the
例えば、この分類時に、高周波バイアス側の電圧、電流、位相もしくはインピーダンスのみが極端に変化している場合は、ウェハ面内のバイアスの均一性が変化していると判断し、次のウェハ処理においてバイアスの面内分布が均一になるようにバイアスの面内分布を調整することで、バイアス均一性をフィードバック制御して、歩留まり低下を抑制することが可能となる。このバイアスの均一性補正方法として、２周波数バイアスの混合比を調整することで実現できる。例えば、低周波（４００ｋＨｚ：ＶｐｐＬ）と高周波（１３.５６ＭＨｚ：ＶｐｐＨ）の混合比（ＶｐｐＨ／（ＶｐｐＨ＋ＶｐｐＬ））を０％、２０％、１００％時と変化させた場合のＰｏｌｙ−Ｓｉエッチングレートの分布の変化を図８（ａ）、（ｂ）、（ｃ）、に示す。エッチング条件は、処理ガスとしてＨＢｒ／Ｏ２を用い、その圧力を３Ｐａとし、ＵＨＦ電力を５００Ｗとした。
For example, if only the voltage, current, phase, or impedance on the high-frequency bias side changes drastically during this classification, it is determined that the bias uniformity in the wafer surface has changed, and the next wafer processing By adjusting the in-plane distribution of the bias so that the in-plane distribution of the bias is uniform, it is possible to feedback control the bias uniformity and suppress a decrease in yield. This bias uniformity correction method can be realized by adjusting the mixing ratio of the two frequency biases. For example, the Poly-Si etching rate when the mixing ratio (VppH / (VppH + VppL)) of the low frequency (400 kHz: VppL) and the high frequency (13.56 MHz: VppL) is changed to 0%, 20%, and 100%. Changes in the distribution are shown in FIGS. 8 (a), (b), and (c). The etching conditions were such that HBr /
バイアス電力として１３．５６ＭＨｚの混合比０％の時Ｐｏｌｙ−Ｓｉのエッチングレートの中高分布は１１％である（図８（ａ））。バイアス電力として１３．５６ＭＨｚの混合比２０パーセントのときＰｏｌｙ−Ｓｉのエッチングレートの中高分布は０％である（図８（ｂ））。バイアス電力として１３．５６ＭＨｚの混合比１００％のときＰｏｌｙ−Ｓｉのエッチングレートの中高分布は１２％である（図８（ｃ））。すなわち、高周波バイアス電力１３．５６ＭＨｚ混合比が増加するにつれウェハ端部の分布が持ち上がり、混合比９７%で端高の１２％とバイアス混合比でウェハの分布を制御できる。 When the bias power is 13.56 MHz and the mixing ratio is 0%, the medium-high distribution of the etching rate of Poly-Si is 11% (FIG. 8A). When the bias power is 20.56 MHz and the mixing ratio is 20%, the medium-high distribution of the Poly-Si etching rate is 0% (FIG. 8B). When the bias power is 13.56 MHz and the mixing ratio is 100%, the middle-high distribution of the etching rate of Poly-Si is 12% (FIG. 8C). That is, as the high-frequency bias power 13.56 MHz mixing ratio increases, the wafer edge distribution increases, and the wafer distribution can be controlled with the mixing ratio of 97% and the edge height of 12%.
図８（ｄ）は、この高周波バイアス１３.５６ＭＨｚと低周波バイアス４００ｋＨｚのモニタ電圧ＶＨ、ＶＬの混合比を、ＶＨ＋ＶＬがほぼ一定となるように変化させて、２００ｍｍウェハ上のｐｏｌｙ−Ｓｉエッチングレート８０１、ＳｉＯ２エッチングレート８０２を測定した結果である。ＳｉＯ２エッチングレート８０２は、１０倍して示してある。高周波バイアス１３．５６ＭＨｚの混合比率が増加するにつれ、ｐｏｌｙ−Ｓｉエッチングレートは２割程度の減少で一定なのに対し、ＳｉＯ２エッチングレートは激減し、対酸化膜の選択性（選択比）８０３が増加する。このように、バイアスの混合比を変化させて、ウェハ面内レートを制御する際、混合比３０％以上で制御すると、ＯＥに十分耐えられる高い選択性の領域（選択比２００のライン８０４以上）となり、好ましい。その他、エッチングレートや形状の面内分布を修正する手段としては、電磁石１０４の出力やガス流れ分布、ウェハステージの面内分布等と組み合わせて制御することも可能である。
FIG. 8D shows a poly-Si etching rate on a 200 mm wafer by changing the mixing ratio of the monitor voltages VH and VL of the high frequency bias 13.56 MHz and the low frequency bias 400 kHz so that VH + VL is substantially constant. 801 is the result of measuring the
また、ウェハ処理枚数が進むにつれ、同じエッチングステップでチャンバー壁面の低周波インピーダンスと高周波インピーダンスのみが変化していく場合には、チャンバー壁面状態が変化していると、観察者が判断し、もしくは制御装置１２５で判断し、プラズマ処理装置のプラズマクリーニングを自動または手動で行ったり、部品の交換を促したり、変動を補正するモデルに基づき、ＩＥＤＦ制御機構１２７、ＵＨＦ電源１０１、高速応答圧力制御機構１１０、高速応答反応性ガス導入機構１１１、温度制御機構１１５の出力を変化させる。
In addition, as the number of wafers processed increases, if only the low-frequency impedance and high-frequency impedance of the chamber wall change in the same etching step, the observer determines that the chamber wall state has changed, or controls it. Based on a model that is determined by the
以上、ウェハ直上またはチャンバー壁面のインピーダンス、または、低周波バイアスのインピーダンスまたは高周波バイアスのインピーダンスで装置状態やウェハ処理状態を分類する例を挙げたが、さらに、変化する方向（例えば、インダクター側かコンダクター側か）の情報も考慮することで、より詳細な分類とデータベース構築と変動要因抽出が可能で、その変動要因に応じた適切なフィードバック制御を実施することが可能となる。 As mentioned above, the example of classifying the device state and the wafer processing state by the impedance of the wafer directly above or the chamber wall surface, the impedance of the low frequency bias or the impedance of the high frequency bias has been given, but further, the changing direction (for example, inductor side or conductor) By considering the information on the other side, more detailed classification, database construction and variation factor extraction are possible, and appropriate feedback control according to the variation factor can be performed.
このように、加工形状に大きな影響を与えるエッチングステップ（ＭＥステップや終点判定ステップ）に２周波数混合のＩＥＤＦ制御バイアスを使用し、そのインピーダンスを計測し、記録し、過去のデータベースや変動モデルと比較する方法によって、エッチング特性変動に対して、自動補正することが可能となる。 In this way, the IEDF control bias of two-frequency mixing is used for the etching step (ME step and end point determination step) that has a large influence on the processing shape, and the impedance is measured, recorded, and compared with past databases and fluctuation models. By this method, it is possible to automatically correct the etching characteristic variation.
この方法を具現化する機構を図９に示す。制御装置１２５にデータベース９０１が接続されている。制御装置１２５への入力信号としては、実施例１、２記載のバイアス印加機構１１７内のプラズマ状態検知器１２６の出力だけに限られない。すなわち、制御装置１２５への入力信号としては、従来のプラズマ発光分光器１２３の出力（発光スペクトル）やインピーダンス検出器付高速応答ＵＨＦ整合器１０２（プラズマ発生周波数から見たプラズマのインピーダンス、電流、電圧、位相）と膜厚干渉モニタ１２４の出力（ウェハ上の残膜）の出力、そして、その他機構、例えば、ＵＨＦ電源１０１、電磁石１０４、ヒータ１０８、高速応答圧力制御機構１１０、高速応答反応性ガス導入機構１１１、温度制御機構１１５、直流電源１１６の各モニタ値を用いることができる。制御装置１２５は夫々の入力データを記憶する。制御装置１２５は、データベース９０１内に記録してある過去のデータと新たに入力されたデータを比較または参照し、データベース９０１内もしくは制御装置１２５内の変動モデルと照合した結果をもとに、ＩＥＤＦ制御機構１２７や各制御装置の制御信号を出力する。このように、本発明の複数の周波数に対応するプラズマ状態検知器１２６の情報のみならず、発光スペクトル等の各制御機構のモニタ値も参照することで、より詳細な装置状態、ウェハ処理状態の分類し、適切な処置を施すことが可能となる。
A mechanism that embodies this method is shown in FIG. A
［実施例４］次に、図１０を参照して、図１０（ａ）に示すプレーナ型のＡｒＦレジスト３０１／ＢＡＲＣ３０２／ＴＥＯＳ（ハードマスク）１００１／Ｐｏｌｙ−Ｓｉ１００２／ＨｆＳｉＯ２３０７がＳｉ基板３０９上に積層された構造を有するＣＭＯＳゲートを、本発明を用いて加工する場合の実施例を説明する。 [Embodiment 4] Next, referring to FIG. 10, planar type ArF resist 301 / BARC302 / TEOS (hard mask) 1001 / Poly-Si1002 / HfSiO2307 shown in FIG. An embodiment in which a CMOS gate having the above structure is processed using the present invention will be described.
図１０（ａ）はハードマスクを含む多層膜マスク構造を持つプレーナＣＭＯＳのエッチング前の断面形状、図１０（ｂ）は従来方法の高周波数バイアスでハードマスクエッチングした後の断面形状、図１０（ｃ）は従来方法の高周波数バイアスでゲートエッチングした後の断面形状、図１０（ｄ）は本発明でエッチング処理した後の断面形状をそれぞれ示している。 10A shows a cross-sectional shape of a planar CMOS having a multilayer mask structure including a hard mask before etching, FIG. 10B shows a cross-sectional shape after hard mask etching with a high frequency bias of a conventional method, and FIG. c) shows the cross-sectional shape after gate etching with a high-frequency bias of the conventional method, and FIG. 10 (d) shows the cross-sectional shape after etching processing according to the present invention.
図１０（ａ）に示すＢＡＲＣ膜３０２の下方にハードマスク１００１、及びその下方にＰｏｌｙ−Ｓｉゲート電極層１００２が配置された断面構造を持つＳｉウェハを、２６ＭＨｚや１３.５６ＭＨｚの比較的高周波の従来技術（単一周波数バイアス電源）を用いて、ハードマスクパターン１００１をエッチングした場合の例が図１０（ｂ）である。この図で示したようにハードマスク１００１部分には側壁保護膜１００４が付着し、テーパ形状１００３になる。また、図１０（ｃ）に示すようにＰｏｌｙ−Ｓｉゲート電極層１００２の下部とＨｆＳｉＯＮ絶縁膜３０７との境目において、密パターン側部分でノッチング１００５が発生し、且つ下地ＨｆＳｉＯＮ絶縁膜３０７の一部絶縁破壊が発生し易い。
A Si wafer having a cross-sectional structure in which a
以下、本発明のプラズマ状態検知器１２６とＩＥＤＦ制御バイアスを適用して図１０（ａ）に示す断面構造を持つ１２インチウェハをエッチングする例を説明する。図１のエッチング装置の下部電極１１３に図１０（ａ）に示す断面を持つＳｉウェハ１１２を設置し、トリミングとエッチング処理を行った。
Hereinafter, an example of etching a 12-inch wafer having the cross-sectional structure shown in FIG. 10A by applying the
図１１を用いて、このトリミングまたはエッチングする場合の２周波数バイアスを印加する動作を説明する。図１１は、図１に示す実施例に係るプラズマ処理装置が行う処理の動作の時間に伴う変化を示すグラフである。このグラフは動作を縦軸に時間を横軸にとって示したタイムシーケンスを示す図と成っている。なお、本図において、図１のプラズマ処理装置の動作のトリガーは、実施例１、２記載のような本発明を用いた終点判定方法や、プラズマからの発光分光器１２３からの出力の波形を用いており、図１１（ａ）の発光強度の縦軸は相対値となっている。また、図１１（ｂ）は、それぞれ２つの周波数のバイアスのオン／オフの状態と高周波数側のバイアス電力の混合比を示している。
The operation of applying a two-frequency bias in the case of trimming or etching will be described with reference to FIG. FIG. 11 is a graph showing changes with time of the operation of the processing performed by the plasma processing apparatus according to the embodiment shown in FIG. This graph is a diagram showing a time sequence in which the operation is plotted on the vertical axis and the time is plotted on the horizontal axis. In this figure, the trigger of the operation of the plasma processing apparatus of FIG. 1 is the end point determination method using the present invention as described in Examples 1 and 2, and the waveform of the output from the
ＢＡＲＣ３０２のＭＥステップには、Ｏ２／Ａｒガスにハロゲン系（ＣＦ４、ＣＨＦ３、ＣＨ２Ｆ２、ＣＨ２Ｃｌ２、Ｃｌ２、ＨＢｒ、ＨＣｌ等）ガスを添加して、全ガス流量を１００〜４００ｃｃ、圧力を０.８Ｐａ〜１０Ｐａ程度に調整して、５００Ｗ〜８００ＷのＵＨＦ電源出力で生成したプラズマを用いた。１２インチウェハの面内のプラズマ分布を、複数の電磁石１０４の電流値で制御する。プラズマが着火した後、図１１（ｂ）に示すように、４００ｋＨｚの低周波バイアス電源部１２０を３０Ｗ〜５０Ｗ程度印加し、レジスト３０１をトリミングしつつ、ＢＡＲＣ層３０２をエッチングする（ＢＡＲＣのＭＥ処理）。このとき、１３．５６ＭＨｚの高周波バイアスは印加せず、高周波バイアスの混合比は０％である。
In the ME step of BARC302, halogen-based (CF4, CHF3, CH2F2, CH2Cl2, Cl2, HBr, HCl, etc.) gas is added to O2 / Ar gas, the total gas flow rate is 100 to 400 cc, and the pressure is 0.8 Pa to Plasma adjusted to about 10 Pa and generated with a UHF power output of 500 W to 800 W was used. The plasma distribution within the surface of the 12-inch wafer is controlled by the current values of the plurality of
４００ｋＨｚの低周波のＩＥＤＦを用いることで、低イオンが側壁部分にも入射しやすくなり等方的トリミングが効率的に実施され、また高エネルギーイオンにより、側壁のラインエッジ粗さ（Line Edge Roughness：ＬＥＲ）をそぎ落として、低減する効果を両立することができる。この時のトリミング量は、ガスの混合比や圧力、プラズマソースパワー（ＵＨＦ電源１０１の出力）、下部電極の温度、ＯＥ時間で適宜制御した。ＢＡＲＣのＭＥの終点１１０１は、プラズマ中のＣＮ３８７ｎｍの発光強度の変極点を用いた。 By using the low frequency IEDF of 400 kHz, low ions are easily incident on the side wall portion, and isotropic trimming is efficiently performed, and the line edge roughness (Line Edge Roughness: LER) can be scraped off to achieve both effects of reduction. The trimming amount at this time was appropriately controlled by the gas mixture ratio and pressure, the plasma source power (output of the UHF power supply 101), the temperature of the lower electrode, and the OE time. As the end point 1101 of the BARC ME, an inflection point of emission intensity of CN 387 nm in plasma was used.
ＢＡＲＣのＭＥの終点を検出した後、ＢＡＲＣをオーバーエッチング（ＯＥ）する。ＯＥ中は、選択性を向上するため、バイアス電力を１０Ｗ程度低下させ、さらに、１３.５６ＭＨｚの高周波バイアスに切り替え、低周波バイアス０として、高周波バイアスの混合比を１００％とした（ＢＡＲＣのＯＥ処理）。 After detecting the BARC ME end point, the BARC is over-etched (OE). During OE, in order to improve the selectivity, the bias power is reduced by about 10 W, further switched to the high frequency bias of 13.56 MHz, the low frequency bias is 0, and the mixing ratio of the high frequency bias is 100% (BARC OE processing).
次いで、ハードマスクであるＴＥＯＳ１００１のＭＥステップには、ＳＦ６、ＣＦ４、ＣＨＦ３、ＣＨ２Ｆ２、Ｏ２、Ａｒ、Ｈｅのガスのうちから適宜のガスを混合し、全ガス流量を１００ｃｃ〜４００ｃｃ、圧力を０.４〜１.５Ｐａ、ＵＨＦ出力を５００〜８００Ｗとしてプラズマを生成し、下部電極バイアスパワーを８０Ｗ〜１５０Ｗとしてエッチングした（ハードマスクのＭＥ処理）。バイアス電力の周波数は、高エネルギーピークを持つブロードなＩＥＤＦとなる低周波バイアス電源部の出力を混合比１００％で使用した。これは、ＴＥＯＳエッチングに必要な高パワーでもウェハ近傍で反応生成物の再解離を抑制するためである。この再解離を抑制することで、図１０（ｂ）のようなテーパ形状１００３を有し、疎密形状差のあるハードマスクではなく、垂直に加工することができた（図１０（ｄ））。この低周波バイアス、高パワーを使用する際、ウェハ上同様にアース部分にもイオン衝撃がおこるため、削られたアース材料を含む反応生成物が石英表面に付着しエッチング特性の経時変化や異物発生を引き起こす場合がある。この場合は、過解離せず、面内の加工寸法を維持するような範囲で、高周波混合比を増加させることで、アーススパッタを軽減することが可能となる。
Next, in the ME step of
このようなハードマスクエッチングの終点１１０２で、ＯＥ切り替えた。ＯＥステップでは、下地Ｐｏｌｙ−Ｓｉ１００２との選択性を向上させる目的で高周波１００％に切り替え、処理時間がＳＴＩ段差相当分となるようにした（ハードマスクのＯＥ処理）。
At the end point 1102 of such hard mask etching, OE is switched. In the OE step, the frequency is switched to 100% for the purpose of improving the selectivity with the base Poly-
その後、Ｐｏｌｙ−Ｓｉ１００２のブレークスルー（ＢＴ）ステップを開始した。Ｐｏｌｙ−ＳｉのＢＴ処理におけるプラズマ条件は、ガス系としてＣｌ２、ＨＢｒ、Ｏ２、ＡｒまたはＨｅ等のガスの単体またはそれらの混合ガスを用い、全流量を２００〜３００ｃｃ、圧力を０.４〜０.８Ｐａ、ＵＨＦ出力を５００〜７００Ｗとした。ＩＥＤＦ制御機構１２７の条件は、４００ｋＨｚ低周波数バイアスを１００％印加した（Ｐｏｌｙ−ＳｉのＢＴ処理）。これは、高エネルギーイオンでパターン底面カーボン系物質、酸化物質等を除去し、低エネルギーイオンで側壁の保護膜も除去しやすくなるためである。Ｐｏｌｙ‐Ｓｉエッチングでは、その加工形状がデバイス特性に大きな影響を与えるので、実施例１、２に記載する本発明を適用した方法で終点判定を行った。
Thereafter, a breakthrough (BT) step of Poly-
Ｐｏｌｙ−Ｓｉ１００２のＭＥは、１３.５６ＭＨｚの高周波比率５０％のＩＥＤＦを使用した（Ｐｏｌｙ−ＳｉのＭＥ処理）。Ｐｏｌｙ−ＳｉのＭＥの終点１１０４は、プラズマ状態検知器１２６の信号を実施例２に示した方法で取得した。
As the ME of Poly-
Ｐｏｌｙ−ＳｉのＭＥ処理の終点を検出した後、ＯＥ処理を行う。このＯＥ処理はＯＥ１とＯＥ２の２つのステップで行われる。ＯＥ１ステップでは、下地選択性とエッチング形状（垂直性、裾形状なし）を両立させるため、低圧条件が望ましい。低圧条件で下地選択性を得るためには、一般に、イオンエネルギーを低下させる必要があるが、４００ｋＨｚの低周波数で、低バイアスにすると低エネルギーイオンが存在するため、イオンの指向性がさらに低下し、裾形状が残りやすい。したがって、ＯＥ１ステップには、ＭＥと同じ処理ガスを用いて、１３．５６ＭＨｚの高周波バイアスを１００％混合したＩＥＤＦを使用した（Ｐｏｌｙ−ＳｉのＯＥ１処理）。バイアス電力は１０Ｗ〜５０Ｗ（Ｖｐｐ２５０Ｖ以下）である。 After detecting the end point of the Poly-Si ME process, the OE process is performed. The OE process is performed in two steps of OE1 and OE2. In the OE1 step, low-pressure conditions are desirable in order to achieve both substrate selectivity and etching shape (perpendicularity, no skirt shape). In order to obtain substrate selectivity under low pressure conditions, it is generally necessary to reduce the ion energy. However, if low bias is applied at a low frequency of 400 kHz, the ion directivity further decreases. , Hem shape is likely to remain. Therefore, in the OE1 step, IEDF in which a high frequency bias of 13.56 MHz is mixed 100% using the same processing gas as that of ME (Poly-Si OE1 processing) was used. The bias power is 10 W to 50 W (Vpp 250 V or less).
そして、ＳＴＩ段差部分や面内、ｐ／ｎゲート差、疎密パターン差に起因するＰｏｌｙ−Ｓｉを除去するＯＥ２ステップへ移行した。ＯＥ２ステッププラズマ条件は、処理ガスはＨＢｒ／Ｏ２をＡｒで希釈し、全流量２００〜４００ｃｃ、圧力３〜１０Ｐａ、ＵＨＦ出力は５００〜７００Ｗである。高周波バイアス８０％と低周波バイアス２０％の２周波数混合バイアスを使用した（Ｐｏｌｙ−ＳｉのＯＥ２処理）。これは、下地選択性と電子シェーディング低減を両立させる目的である。すなわち、平均イオンエネルギーの倍近い高イオンエネルギーの比率を低減することで、下地選択性を維持し、イオン衝撃による物理ダメージを抑制できる。そして、低エネルギーのイオンによるマスク上部に帯電した電子を中和させることで、電子シェーディングによるノッチングを回避することができる。 And it shifted to OE2 step which removes Poly-Si resulting from a STI level difference part, an in-plane, p / n gate difference, and a density pattern difference. The OE2 step plasma conditions are such that the processing gas is HBr / O2 diluted with Ar, the total flow rate is 200 to 400 cc, the pressure is 3 to 10 Pa, and the UHF output is 500 to 700 W. A two-frequency mixed bias of 80% high frequency bias and 20% low frequency bias was used (Poly-Si OE2 treatment). This is for the purpose of achieving both background selectivity and electronic shading reduction. That is, by reducing the ratio of high ion energy that is nearly twice the average ion energy, the substrate selectivity can be maintained and physical damage due to ion bombardment can be suppressed. Further, by neutralizing the electrons charged on the upper part of the mask by low energy ions, notching due to electron shading can be avoided.
以上、多層膜構造のエッチングサンプルで、被エッチング材料が変わると、プラズマ状態検知器１２６や発光分光器１２３、または膜厚干渉モニタ１２４の信号をトリガーにして次のステップへ移行する際のＩＥＤＦ制御機構１２７の設定例について説明したが、図１５に、ステップ切り替え時にＩＥＤＦ制御電源の出力電圧（Ｖｐｐ）がオーバーシュートして過剰な電圧が被エッチング材料に印加されることで、選択性が低下しないようにするための制御装置の構成の概略を示す。
As described above, when the material to be etched is changed in an etching sample having a multilayer structure, IEDF control is performed when the
図１５は、図１に示す実施例に係るプラズマ処理装置の制御装置の機能構成の概略を示す模式図である。予め設定されたエッチングの処理条件（レシピ）に従い、プラズマソース電源（ＵＨＦ電源１０１）、高速応答圧力制御機構１１０、高速応答反応性ガス導入機構１１１の出力値やタイミングを制御する制御装置１２５によって、ＩＥＤＦ制御機構１２７の出力電圧とタイミングが制御されている。ＩＥＤＦ制御機構１２７には、遅くともＸ−１番目のエッチングステップ中に、Ｘ番目の高周波バイアス電源部１１８の出力設定値ＳＶＨｘと低周波バイアス電源部１２０の出力設定値ＳＶＬｘや、Ｘ番目のステップの高周波用整合部１１９の安定点の設定値ＳＰＨｘと低周波用整合部１２１の安定点の設定値ＳＰＬｘが、制御装置１２５からの信号で事前にセットされている。
FIG. 15 is a schematic diagram showing an outline of a functional configuration of the control device of the plasma processing apparatus according to the embodiment shown in FIG. According to the etching process conditions (recipe) set in advance, the
この際に、Ｘ−１番目終了からＸ番目の高周波用整合部１１９の安定点の過渡的設定値ＳＰＨｙと低周波用整合部１２１の安定点の過渡的設定値ＳＰＬｙも適宜複数点設定しておくことで、Ｘ番目ステップへ移行する際、オーバーシュート等せず、スムースに応答することができる。このとき、移行中のモニタ値のＭＰＨｘ、ＭＰＬｘ（負荷からの入射電力と反射電力、整合状態など）をもとに、過渡的設定点の値ＳＰＨｙ、ＳＰＬｙや電源出力値ＳＶＨｘ、ＳＶＬｘを出力させることで、フィードバック制御することも可能である。また、高周波用整合部１１９、低周波用整合部１２１の信号だけでなく、プラズマ状態検知器１２６の電圧、電流、位相、インピーダンス信号をモニタしてフィードバク制御してもよいし、データベース９０１の過去の値を参照してもよい。このように、次の目標点に対し、最短時間でスムースに単調的に時間変化する機構と方法を示したが、ＩＥＤＦ制御機構１２７の過渡現象制御と同様に、ＵＨＦ電源１０１、高速応答圧力制御機構１１０、高速応答反応性ガス導入機構１１１、温度制御機構１１５に対しても同様に実施可能である。
At this time, the transient set value SPHy of the stable point of the X-th high
［実施例５］次に、図１のプラズマ処理装置を用いて、図１２に示す高段差を所有する立体構造ＦＩＮ−ＦＥＴを形成する際の処理方法の実施例を説明する。図１２（ａ）はエッチング前の膜構造を示す斜視図、図１２（ｂ）は本実施例を用いてエッチングした後の膜構造を示す斜視図、図１２（ｃ）は図１２（ａ）に示すＡ−Ａ線を通る面で切った縦断面図である。 [Embodiment 5] Next, an embodiment of a processing method for forming a three-dimensional structure FIN-FET having a high step shown in FIG. 12 using the plasma processing apparatus of FIG. 1 will be described. 12A is a perspective view showing a film structure before etching, FIG. 12B is a perspective view showing a film structure after etching using this embodiment, and FIG. 12C is a perspective view showing FIG. It is the longitudinal cross-sectional view cut | disconnected by the surface which passes along the AA line shown in FIG.
図１２（ａ）および図１２（ｃ）において、高段差を所有する立体構造ＦＩＮ−ＦＥＴのエッチング前の膜構造は、Ｓｉ基板３０９上に形成されたＳｉＯ２層１２０３と、Ｓｉ層１２０２と、ＴｉＮ層１２０４と、ＢＡＲＣ３０２と、レジスト３０１とからなる。ＳｉＯ２層１２０３の上には、ＦＩＮ部分１２０１が形成され、さらにＳｉＯ２層１２０３とＦＩＮ部分１２０１の上には、ｈｉｇｈ−ｋ絶縁膜１２０５が形成されている。１２０８はＦＩＮ部分１２０１とゲート電極の際部分を示している。本例では、図１２（ａ）の膜構造からレジスト３０１をマスクにしてエッチングを開始し、図１２（ｂ）に示す膜構造を得るドライエッチングである。図１２（ｂ）では、１２０５はｈｉｇｈ−ｋ絶縁膜、１２０６はＴｉＮ層１２０４をエッチングして形成したＴｉＮゲート電極を示す。また、Ｓｉ層１２０２はＴｉＮゲート電極１２０６の両側に位置しこれに向かって延在する複数のＦＩＮ部分１２０１を備えている。このＦＩＮ部分１２０１を有する図１２（ａ）の膜構造の縦断面を図１２（ｃ）に示す。
In FIG. 12A and FIG. 12C, the film structure before etching of the three-dimensional structure FIN-FET having a high step is as follows:
図１２（ａ）に示したような構造を持つウェハでは、ＦＩＮ部分１２０１の段差の上部と下部のＯＥ量差が大きく、デバイス特性に大きな影響を与えるゲート長部分が垂直方向となるので、実施例１から実施例４までに記したＩＥＤＦ制御だけでなく、ガス、圧力、整合器、電極温度を連動させて、反応生成物やエッチャント、イオンのフラックスに関連したステップ間の過渡現象の制御が重要となる。
In the wafer having the structure as shown in FIG. 12A, the difference in the OE amount between the upper and lower steps of the
このようなエッチング処理の過渡現象に追随するための機構として、高速応答ＵＨＦ整合器１０２には、ステップ間の連続放電時にプラズマ入射電力がオーバーシュートやアンダーシュートせず、単調増加、または、単調減少変化を１秒程度で安定させる性能を備えるものを用いることが好ましい。その性能を実現するためには、例えば、着火と安定点といった複数の整合パラメータとその整合経路の最適値を設定する機能を有することで実現できる。単調増加は応答曲線の時間微分が常に正、単調減少応答曲線の時間微分が常に負と定義する。
As a mechanism for following such a transient phenomenon of the etching process, the high-speed response
また、反応生成物やエッチャントのフラックス量の過渡現象に追随するため、高速応答反応性ガス導入機構１１１には、プラズマ放電中に新たにガスを添加したり、減少させたりする際、流量がオーバーシュート、アンダーシュートしないようにすることができるような機構、例えば、ガスが溜まって突発しないように待ち時間の間ガスを流し続けるような機構を用いることで実現することができる。
In addition, in order to follow the transient phenomenon of the flux of reaction products and etchants, the rapid response reactive
さらに、このようなガス流量の変化に伴うプラズマの圧力変動に追随して、２秒程度で圧力を安定化できる高速応答圧力制御機構１１０を備えることが望ましい。このような機能は、例えば、圧力差ができるだけ生じないようなガス配管構造にしたり、圧力制御アルゴリズムを最適化することで実現できる。そして、反応生成物のＳｉウェハ面内分布の変化に追随することにも対応するために、下部電極１１３は、できる限りの高速（１℃／ｓｅｃ以上）でステップ間で温度を昇降でき、かつ分割された内側、外側、もしくはそれ以上の部分が独立に制御できる性能を持つことが望ましい。これは、例えば、下部電極部に内部にヒータと温度センサ、Ｈｅガス圧制御する等を備えた温度制御機構１１５を備えることで実現することができる。
Furthermore, it is desirable to provide a fast response
このような機能を有する機構を備えた図１に示したエッチング装置用いてＳＯＩ（Si on Insulator）基板上に作成されたＦＩＮＦＥＴエッチングを実施した際のエッチング処理のタイムシーケンスを、図１３に示す。図１３（ａ）は例えば発光強度を用いたＥＰＤ用の信号の時間変化、図１３（ｂ）は処理中の下部電極１１３の温度、図１３（ｃ）はエッチングチャンバー１０７に供給される添加ガスの流量、図１３（ｄ）はエッチングチャンバー１０７内のガスの圧力、図１３（ｅ）はアンテナ１０３からエッチングチャンバー内に導入されるＵＨＦ電力の値、図１３（ｆ）はＩＥＤＦ制御機構１２７が行う複数の周波数によるバイアスの分配比を示すグラフである。
FIG. 13 shows a time sequence of an etching process when FINFET etching formed on an SOI (Si on Insulator) substrate is performed using the etching apparatus shown in FIG. 1 having a mechanism having such a function. 13A shows, for example, the time change of the signal for EPD using the emission intensity, FIG. 13B shows the temperature of the
下部電極１１３の電極温度を制御する温度制御機構１１５の初期設定値は、図１３（ｂ）のように内周部１３１１および外周部１３１２の温度をそれぞれ４０℃で開始した。まず、ＢＡＲＣ層３０２のＭＥステップを、Ｏ２／Ｃｌ２／Ａｒ／ＣＦ４を用いて上記の実施例４で示したプロセスの手順に準じて行い、プラズマ発光強度が減少始めた時刻１３０２でＢＡＲＣのＯＥステップへ移行した。ＯＥ中は、下地のＴｉＮ１２０４との選択性が必要となるため、ＴｉＮのエッチャントとなるＣｌ２を、発光強度が落ちきる時間１３０１以下で次第に単調減少させたランプ制御を行った（１３０３）。従来技術のガス流量制御波形１３０４では、Ｃｌ２ガスのエアオペレーションバルブの開閉制御のみだったため、瞬時減少となっていた。また、従来技術でのプラズマ中の圧力変動１３０７は、Ｃｌ２ガスのストップバルブを瞬時に閉じたため、急激に減少した後、５秒くらいかけて設定圧力へと戻っていた。
As the initial setting value of the
一方、本実施例では、高速応答反応性ガス導入機構１１１と高速応答圧力制御機構１１０を用いることで反応生成物の減少に合わせてエッチャント量を徐々に減少させ、それによる圧力変動を補正することで一定にすることができる。また、圧力が一定となるので、従来技術のＵＨＦ整合器で発生していたプラズマ入射電力の変動１３０９や、Ｖｐｐの変動も抑制することができ、形状異常を抑制できる。
On the other hand, in this embodiment, by using the fast response reactive
さらに、ＢＡＲＣのＯＥ中のＩＥＤＦ制御機構１２７の周波数は、実施例１の記載と同様に４００ｋＨｚ低周波から１３.５６ＭＨｚの高周波に切り替えている。バイアス出力は、３０Ｗから５０Ｗの範囲を使用した。ＦＩＮ段差１２０７をエッチングできる時間だけＯＥ処理を行った後、ＴｉＮ層１２０４のＢＴステップへ移行する。この際、ガスを入れ替えるため一度、ＵＨＦ波出力およびバイアス電力をｏｆｆしている。そして、放電を中断してガス置換を行っている１０数秒間の間、ＴｉＮエッチ中の内周部分の電極温度１３１１を２０℃上昇させておく。これは、ＴｉＮエッチング中の再入射する反応生成物の再付着を抑制するためである。また、下部電極１１３の外周部分の温度１３１２は、排気効率に起因する反応生成物分布の違いを考慮して、内周部分より１０〜２０℃低くなるように調節されている。
Further, the frequency of the
ＴｉＮ層は、ＢＴ、ＭＥ、ＯＥ１、ＯＥ２からなるが、ＢＴ、ＭＥは実施例１と同様な本発明による、終点判定方法とエッチング条件を適用した。 The TiN layer is composed of BT, ME, OE1, and OE2, and BT and ME were subjected to the same endpoint determination method and etching conditions according to the present invention as in Example 1.
従来技術のＵＨＦ整合器の場合、ＢＴステップＳへの移行の際、着火時プラズマ入射電力の変動１３０８が出現していたが、高速応答ＵＨＦ整合器１０２を用いることで、入射電力がオーバーシュート、アンダーシュートなくスムースに移行することができる。これは、高速応答ＵＨＦ整合器１０２が着火時と安定時に異なる整合パラメータへ移行する際、その整合経路を適宜設定できるためである。
In the case of the UHF matching device of the prior art, when the transition to BT step S, the
ＢＴステップは、ＢＴ処理ガスを導入するとともに、ＵＨＦ電力を印加しバイアスを低周波数側として行う。ＢＴステップの終了１３１０を検出すると、ＢＴ処理ガスの供給を停止し、ＵＨＦ電力および低周波数側倍す電力の供給を停止する。
In the BT step, the BT process gas is introduced, and UHF power is applied so that the bias is set to the low frequency side. When the end of the
次いで、ＭＥステップにおいては、ＭＥ処理ガスを供給するとともに、アンテナへのＵＨＦ電力の供給を開始し、バイアス電力は低周波数側と高周波数側の電力が１：１となるように供給する。ＭＥステップにおいて、プラズマ状態検知器１２６のインピーダンスが落ち始めた時刻１３１４でＴｉＮ ＯＥ１ステップに切り替えている。
Next, in the ME step, the ME process gas is supplied and the supply of UHF power to the antenna is started, and the bias power is supplied so that the power on the low frequency side and the high frequency side are 1: 1. In the ME step, the
ＯＥ１ステップは、段差や疎密、面内差に起因したエッチング量をそろえる役目がある。すなわち、早く下地に到達したパターンとまだ下地まで届いていないパターンが混在している。したがって、下地まで到達したパターンで、ｈｉｇｈ‐ｋとの選択性を維持しつつ、下地まで到達していない部分、特に垂直方向のゲート長部分においては、テーパ形状と裾形状低減が必要である。選択性を向上させるために図１３（ｃ）に示すように単調増加で次第に減る反応生成物量に合わせて制御するようにＦ系ガスが添加されている。添加ガスとしては、下地材料とゲート材料を考慮してＮＦ３、ＳＦ６、ＣＦ４、Ｏ２、Ｎ２、ＣＨ２Ｃｌ２等を用いても良い。ゲート電極／ゲート絶縁膜構造がＰｏｌｙ‐Ｓｉ／ＳｉＯ２の場合は、酸素、もしくは窒素が同様な働きをなす。このとき、高速応答反応性ガス導入機構１１１、高速応答圧力制御機構１１０、高速応答ＵＨＦ整合器１０２により、ガス流量のオーバーシュート１３０５や圧力変動１３０６、入射ＵＨＦ波の変動１３０８やＶｐｐの変動を生じさせることなく、これらのガスを添加することができる。ＯＥ１中は、ＩＥＤＦ制御機構１２７は、選択性向上のため狭いエネルギー分布を持つよう高周波１００％で処理することで、開口部の形状異常（サイドエッチ、下地抜け）なく。疎密パターン差やＰ／Ｎゲート部の差を低減することができる。
The OE1 step has the role of aligning the etching amount due to steps, density, and in-plane differences. That is, a pattern that has reached the ground early and a pattern that has not yet reached the ground are mixed. Accordingly, it is necessary to reduce the taper shape and the skirt shape in the portion that does not reach the base, particularly the gate length portion in the vertical direction, while maintaining the selectivity to high-k in the pattern reaching the base. In order to improve the selectivity, as shown in FIG. 13 (c), an F-based gas is added so as to be controlled in accordance with the amount of reaction product that gradually decreases with a monotonous increase. As the additive gas, NF3, SF6, CF4, O2, N2, CH2Cl2, or the like may be used in consideration of the base material and the gate material. In the case where the gate electrode / gate insulating film structure is Poly-Si / SiO2, oxygen or nitrogen performs the same function. At this time, the
また、本実施例では、ＴｉＮのＭＥの終点１３１４と同時に電極温度を２０℃下げることにより、少なくなる反応生成物の吸着確率を増加させ、選択性を出現させる堆積物の付着量を増加させた。これは反応生成物が少なくなることで、エッチャント比率が上昇することでサイドエッチが入ることを抑制するためである。
In this example, the electrode temperature was lowered by 20 ° C. at the same time as the
一方、ＯＥ２では、ＦＩＮ部分とゲート電極の際部分１２０８に残るＴｉＮを除去する必要がある。ゲート長となるので高精度な制御が必要である。そのため２周波数バイアス１３１３の高周波１３．５６ＭＨｚを８０％Ｖｐｐ、全電源出力をＩＥＤＦの平均が５０Ｖ以下となるような値（１００Ｖｐｐ以下）を使用した。この理由は、ＦＩＮ上部のｈｉｇｈ-ｋ絶縁膜に対する高選択性が必要なためである。そして、ゲート電極１２０６とＦＩＮ部分１２０１の際部１２０８をエッチングするのに低エネルギールギーイオンで際の上部からそぎ落とすためである。バイアスの全出力を１００Ｖｐｐ以下に抑えることで、選択性とエッチングを両立させることができた。このときのバイアスパワーは、おおよそ１Ｗ程度／１２インチであった。
On the other hand, in OE2, it is necessary to remove TiN remaining in the
さらなるＯＥ時間を確保するためには、ＯＥ２の途中で次第に低くなる際部の高さに連動させて、混合比を高選択側に増加させるランプ制御波形１３１６を使用したほうが効果的である。また、上記ＢＡＲＣエッチ、ＴｉＮエッチ時の２周波混合比は、パターン密度やＦＩＮ高さ(段差の高さ)に応じて適宜調整を行なう必要がある。
In order to secure further OE time, it is more effective to use the
また、ＩＥＤＦ制御機構１２７内の高周波用整合部１１９、低周波整合部１２１も、高速応答ＵＨＦ整合器１０２と同様に、複数整合ポイントとその整合経路を適宜設定する工程を有した方が、イオンエネルギー、もしくはＶｐｐ、もしくは出力パワーのハンチングや、オーバーシュート、アンダーシュートを防ぐことができるため好ましい。さらに、エッチングのイオンアシスト反応がスムースに移行できるよう、エッチングに影響のあるプラズマの内部パラメータ（ラジカル種と密度、イオン密度、入射イオンエネルギー、）がスムース（単調増加、または単調減少）で移行するように各機構を制御するアルゴリズムで実施するとよい。プラズマの内部パラメータとは、プラズマの特徴を示す量であるが、それらの量は、ラジカル種、密度、イオン密度は、発光分光器１２３や新たな密度検知プローブを用いて、また、入射イオンエネルギーに関しては、プラズマ状態検知器１２６の信号にて検知したものをフィードバック制御したり、事前のデータベースにて、移行点を複数準備して制御するとよい。その際、ステップ移行間のそれぞれの機構の設定値を同時に変化させる必要があるので制御が発散しないようにする必要がある。
Also, the high-
［実施例６］次に、μ波−ＥＣＲ装置を用いたプラズマ処理装置において、ゲート電極以外の膜構造を処理して形成する例を図１４に示す。この例では、図１４（ａ）のようなＳｉ基板３０９に深孔を形成する場合を説明する。この場合のエッチングステップは、ＢＡＲＣ３０２とハードマスク１００１とＳｉ３０９のエッチングステップからなり、ＢＡＲＣ層３０２とハードマスク１００１エッチングステップは、実施例４の要領でＭＥ、ＯＥプロセスを行った。その後、ＳＦ６、ＣＦ４、ＣＨＦ３、ＣＨ２Ｆ２、ＳｉＣｌ４、ＳｉＦ４等のＦ含有ガスや酸素を混合して、１００ｃｃ〜３００ｃｃのガス流量、０.４〜１.５Ｐａの圧力、プラズマ生成機構であるμ波出力５００〜８００Ｗでプラズマを生成し、電極温度内／外差５℃から２０℃程度内側を高くしてＳｉ層のエッチングを行っている。図１４（ｂ）に示す１４０１はハードマスクエッチング後のトレンチである。
[Embodiment 6] FIG. 14 shows an example in which a film structure other than the gate electrode is processed and formed in a plasma processing apparatus using a μ-wave ECR apparatus. In this example, a case where deep holes are formed in the
本実施例では、ＩＥＤＦ制御機構１２７は、イオンエネルギー分布が狭くなうような高周波１３.５６ＭＨｚが１００％の成分を使用した。これは、低周波ＩＥＤＦで存在する低エネルギーのイオンエネルギーが、図１４（ｃ）に示すＳｉ層のボーイング１４０２を助長することを抑制するためである。また、エネルギー分布がそろうことで、レジストのファセット角が大きくなることも抑制でき、深孔の寸法が広がることなく、図１４（ｄ）に示すようなボーイングの発生しないホールの高精度加工が可能となる。このような、酸素、ＳｉＦ４、ＳｉＣｌ４
などのデポガス等とのタイミング制御を行うことで、より微細で高アスペクト加工を実施することができる。
In the present embodiment, the
By performing timing control with a deposition gas such as the above, finer and higher aspect processing can be performed.
以上に示した方法、機構により、段差と金属材料とｈｉｇｈ-ｋ材料を含む多層構造を持つプレーナ型ＣＭＯＳ−ＦＥＴ、立体構造（ＦｉＮ−ＦＥＴ）等のゲート電極のエッチング処理において、形状異常（疎密形状差、ノッチング、サイドエッチ、下地膜の損傷、裾、下地抜け、テーパ形状等）がないエッチング加工を安定に、実現することできる。 In the etching process of gate electrodes such as planar CMOS-FETs and three-dimensional structures (FiN-FETs) having a multi-layer structure including steps, metal materials, and high-k materials by the methods and mechanisms described above, shape abnormalities (dense / dense) It is possible to stably realize an etching process having no difference in shape, notching, side etching, damage to the underlying film, bottom, missing base, tapered shape, and the like.
これらの機構、実施例は、Ｓｉウェハの半導体加工において実施したが、下部電極１１３の形状を対応させることで、プラズマディスプレイ、液晶、ＭＥＭＳ製造などプラズマエッチング処理全般に適用可能である。
These mechanisms and examples are implemented in the semiconductor processing of the Si wafer, but can be applied to plasma etching processes such as plasma display, liquid crystal, and MEMS manufacturing by making the shape of the
１０１：ＵＨＦ電源、１０２：インピーダンス検出器付高速応答ＵＨＦ整合器、１０３：アンテナ、１０４：電磁石、１０５：石英板、１０６：シャワープレート、１０７：エッチングチャンバー、１０８：ヒータ、１０９：高真空ポンプ、１１０：高速応答圧力制御機構、１１１：高速応答反応性ガス導入機構、１１２：Ｓｉウエハ、１１３：下部電極、１１４：サセプタ、１１５：温度制御機構、１１６：直流電源、１１７：バイアス印加機構、１１８：高周波バイアス電源部、１１９：高周波用整合部、１２０：低周波バイアス電源部、１２１：低周波用整合部、１２２：発光受光部、１２３：発光分光器、１２４：膜厚干渉モニタ、１２５：制御装置、１２６：プラズマ状態検知器、１２７：ＩＥＤＦ制御機構、２０１：高周波数（１３．５６ＭＨｚ）のＩＥＤＦ、２０２：高周波数時の分布幅、２０３：低周波数(４００ｋＨｚ)のＶｐｐ２００ＶのＩＥＤＦ、２０４：低周波数時の分布幅、２０５：低周波数(４００ｋＨｚ)のＶｐｐ１００Ｖと高周波(１３．５６ＭＨｚ)Ｖｐｐ１００Ｖ混合時のＩＥＤＦ、３０１：レジスト、３０２：ＢＡＲＣ、３０３：中間層マスク、３０４：下層マスク、３０５：ゲートＣａｐ層、３０６：メタルゲート電極層、３０７：ＨｆＳｉＯＮ絶縁膜、３０８：ＳＴＩ、３０９：Ｓｉ基板、３１０：ＳＴＩ段差、３１１：アクティブ部分のゲート電極下部、３１２：ＨｆＳｉＯＮ膜の下地抜け、３１３：ＳＴＩ段差部のゲート電極材料の残り、３１４：裾引き形状、３１５：ＳＴＩ上のゲート電極材料の残り、３１６：本発明で処理したゲート電極、４０１：ＢＴ終点(インピーダンスが大きくなった時刻)、４０２：ＴｉＮのＭＥ終点（インピーダンスが変化し始めた時刻）、４０３：ＴｉＮのＭＥ時の２周波混合比、４０４：ＴｉＮのＯＥ１時の２周波混合比、４０５：ＴｉＮのＯＥ２時の２周波混合比、４０６：従来発光ピークによるＴｉＮのＭＥ終点、４０７：膜厚干渉モニタによるＴｉＮのＢＴ、ＭＥ時の出力波形、４０８：膜厚干渉モニタによるＴｉＮのＭＥ終点、６０１：完全にエッチング膜が除去されたときのインピーダンス、６０２：終点判定前のインピーダンス、６０３：整合経路、６０４：設定した複素インピーダンス範囲、６０５：６０４を整合経路が通過する点、６０６：経時変化が存在する場合の終点判定前のインピーダンス、６０７：経時変化が存在する場合の終点判定後のインピーダンス、８０１：ｐｏｌｙ−Ｓｉレート、８０２：ＳｉＯ２レート、８０３：対酸化膜の選択性、８０４：選択比２００のライン、９０１：データベース、１００１：ハードマスク、１００２：Ｐｏｌｙ-Ｓｉゲート電極層、１００３：テーパ形状、疎密形状差のあるハードマスク、１００４：側壁に付着した反応生成物、１００５：ノッチング、１１０１：ＢＡＲＣの終点、１１０２：ハードマスクエッチングの終点、１１０３：Ｐｏｌｙ-ＳｉのＢＴステップの終点、１１０４：Ｐｏｌｙ-ＳｉのＭＥステップの終点、１１０５：ＢＡＲＣエッチング時の２周波混合比、１１０６：ハードマスクエッチング時の２周波混合比、１１０７：Ｐｏｌｙ-Ｓｉエッチングング時の２周波混合比、１１０８：Ｐｏｌｙ-ＳｉのＯＥエッチングング時の２周波混合比、１２０１：ＦＩＮ部分、１２０２：Ｓｉ層、１２０３：ＳｉＯ２層、１２０４：ＴｉＮ層、１２０５：Hｉｇｈ-ｋ絶縁膜、１２０６：エッチングされたＴｉＮゲート電極、１２０７：ＦＩＮ段差、１２０８：ＦＩＮ部分とゲート電極の際部分、１３０１：発光強度が落ちきる時間、１３０２：ＣＮ発光強度の減少始め時刻、１３０３：ランプ制御、１３０４：従来技術のガス流量制御波形、１３０５：ガス流量オーバーシュート、１３０６：圧力変動、１３０７：従来技術でのプラズマ中の圧力変動、１３０８：着火時プラズマ入射電力の変動、１３０９：プラズマ入射電力の変動、１３１０：発光強度が充分立ち上がった時刻、１３１１：ＴｉＮエッチング中の内周部分の電極温度、１３１２：ＴｉＮエッチ中の外周部分の温度、１３１３：ＴｉＮのＭＥステップの２周波数バイアス、１３１４：Ｔｉ発光強度が落ち始めた時刻、１３１５：高速応答反応性ガス導入機構で単調増加に制御されたＦ系添加ガス流量、１３１６：ランプ制御波形、１４０１：ハードマスクエッチング後のトレンチ、１４０２：ボーイング。 101: UHF power supply, 102: High-speed response UHF matching unit with impedance detector, 103: Antenna, 104: Electromagnet, 105: Quartz plate, 106: Shower plate, 107: Etching chamber, 108: Heater, 109: High vacuum pump, 110: Fast response pressure control mechanism, 111: Fast response reactive gas introduction mechanism, 112: Si wafer, 113: Lower electrode, 114: Susceptor, 115: Temperature control mechanism, 116: DC power supply, 117: Bias application mechanism, 118 : High frequency bias power supply unit, 119: high frequency matching unit, 120: low frequency bias power supply unit, 121: low frequency matching unit, 122: light emitting and receiving unit, 123: emission spectrometer, 124: film thickness interference monitor, 125: Control device 126: Plasma state detector 127: IEDF control mechanism 201: High frequency ( 3.56) IEDF, 202: High frequency distribution width, 203: Low frequency (400 kHz) Vpp 200 V IEDF, 204: Low frequency distribution width, 205: Low frequency (400 kHz) Vpp 100 V and high frequency (13 .56 MHz) IEDF when mixed with Vpp 100V, 301: resist, 302: BARC, 303: intermediate layer mask, 304: lower layer mask, 305: gate cap layer, 306: metal gate electrode layer, 307: HfSiON insulating film, 308: STI 309: Si substrate, 310: STI step, 311: Lower part of gate electrode of active part, 312: HfSiON film missing, 313: Remaining gate electrode material of STI step part, 314: Bottom shape, 315: Over STI 316: gate treated with the present invention Pole, 401: BT end point (time when impedance increases), 402: TiN ME end point (time when impedance begins to change), 403: Two-frequency mixing ratio when TiN is ME, 404: TiN when OE1 405: TiN ME end point by conventional emission peak, 407: TiN BT by ME film thickness monitor, ME output waveform at ME, 408: Film thickness interference TiN ME end point by monitor, 601: Impedance when etching film is completely removed, 602: Impedance before end point determination, 603: Matching path, 604: Set complex impedance range, 605: 604 passing through matching path 606: Impedance before end point determination when time change exists, 607: Time change exists 801: poly-Si rate, 802: SiO2 rate, 803: selectivity of oxide film, 804: line of selectivity 200, 901: database, 1001: hard mask, 1002: Poly- Si gate electrode layer, 1003: taper shape, hard mask with a difference in density shape, 1004: reaction product adhering to the side wall, 1005: notching, 1101: end point of BARC, 1102: end point of hard mask etching, 1103: Poly- End point of BT step of Si, 1104: End point of ME step of Poly-Si, 1105: Two-frequency mixing ratio during BARC etching, 1106: Two-frequency mixing ratio during hard mask etching, 1107: During poly-Si etching 2 frequency mixing ratio, 1108: Poly-Si Two-frequency mixing ratio during OE etching, 1201: FIN portion, 1202: Si layer, 1203: SiO2 layer, 1204: TiN layer, 1205: High-k insulating film, 1206: Etched TiN gate electrode, 1207: FIN Step, 1208: FIN portion and the portion between the gate electrode, 1301: Time when emission intensity falls, 1302: Start time when CN emission intensity decreases, 1303: Lamp control, 1304: Gas flow rate control waveform of the prior art, 1305: Gas Flow rate overshoot, 1306: Pressure fluctuation, 1307: Pressure fluctuation in plasma in the prior art, 1308: Fluctuation of plasma incident power at ignition, 1309: Fluctuation of plasma incident power, 1310: Time when emission intensity sufficiently rises, 1311 : Electrode temperature of inner peripheral part during TiN etching, 1312: Ti Temperature of outer peripheral part during etching, 1313: Dual frequency bias of ME step of TiN, 1314: Time when Ti emission intensity starts to drop, 1315: F-based additive gas controlled monotonically by the fast response reactive gas introduction mechanism Flow rate, 1316: ramp control waveform, 1401: trench after hard mask etching, 1402: bowing.
Claims (8)
前記ウェハに複数の異なる周波数の高周波バイアス電力を供給しながらプラズマのインピーダンスの時間変化を検知する工程と、
前記検知されたプラズマのインピーダンスの時間変化を処理室の壁面状態成分とウェハ直上成分のインピーダンスとに分離する工程と、
前記分離されたウェハ直上成分のインピーダンスの検知結果に応じて前記プラズマエッチングの終点を判定する工程とを有することを特徴とするプラズマ処理方法。 In a plasma processing method of forming a gate electrode having a metal gate / high-k structure on a wafer having a high-k material and a metal material provided on the high-k material by plasma etching,
Detecting time variation of plasma impedance while supplying a plurality of high frequency bias powers of different frequencies to the wafer;
Separating the time variation of the detected plasma impedance into the wall state component of the processing chamber and the impedance of the component directly above the wafer;
The plasma processing method characterized by a step of determining the endpoint of the plasma etching in accordance with the detection result of the impedance of the separated wafer immediately above components.
前記ウェハに複数の異なる周波数の高周波バイアス電力を供給しながらプラズマのインピーダンスの時間変化を検知する工程と、
前記検知されたプラズマのインピーダンスの時間変化を処理室の壁面状態成分とウェハ直上成分のインピーダンスとに分離する工程と、
前記処理室の壁面状態成分とウェハ直上成分のインピーダンスとに分離する工程後に、前記分離された処理室の壁面状態成分のインピーダンスと前記分離されたウェハ直上成分のインピーダンスを過去のインピーダンス変化のデータである変動モデルと比較する工程と、
前記比較する工程での比較結果に応じて、処理室の壁面をクリーニングする、または、次回のウェハ処理条件を変化させる工程とを有することを特徴とするプラズマ処理方法。 In a plasma processing method of forming a gate electrode having a metal gate / high-k structure on a wafer having a high-k material and a metal material provided on the high-k material by plasma etching,
Detecting time variation of plasma impedance while supplying a plurality of high frequency bias powers of different frequencies to the wafer;
Separating the time variation of the detected plasma impedance into the wall state component of the processing chamber and the impedance of the component directly above the wafer;
After the step of separating the wall state component of the processing chamber and the impedance of the component immediately above the wafer, the impedance of the wall state component of the separated processing chamber and the impedance of the separated component immediately above the wafer are the past impedance change data. A process to compare with a variation model;
In accordance with the comparison result in the step of the comparison, to clean the wall surface of the processing chamber, or, a plasma processing method characterized by a step of Ru by changing the next wafer processing conditions.
前記分離する工程は、高周波数の高周波バイアス電力が供給された時の電圧と電流とウェハ直上成分のインピーダンスと処理室の壁面状態成分のインピーダンスをそれぞれＶ Ｈ 、Ｉ Ｈ 、Ｚ １Ｈ 、Ｚ ２Ｈ とする（１）式と、低周波数の高周波バイアス電力が供給された時の電圧と電流とウェハ直上成分のインピーダンスと処理室の壁面状態成分のインピーダンスをそれぞれＶ Ｌ 、Ｉ Ｌ 、Ｚ １Ｌ 、Ｚ ２Ｌ とする（２）式と、高周波数の高周波バイアスの角速度と低周波数の高周波バイアスの角速度をそれぞれω Ｈ 、ω Ｌ とし高周波数の高周波バイアス電力が供給された時のウェハ直上成分のインピーダンスと低周波数の高周波バイアス電力が供給された時のウェハ直上成分のインピーダンスとウェハ直上成分の抵抗成分とリアクタンス成分とインダクタンス成分と容量成分をそれぞれＺ １Ｈ 、Ｚ １Ｌ 、Ｒ １ 、Ｘ １ 、Ｌ １ 、Ｃ １ とし高周波数の高周波バイアス電力が供給された時の処理室の壁面状態成分のインピーダンスと低周波数の高周波バイアス電力が供給された時の処理室の壁面状態成分のインピーダンスと処理室の壁面状態成分の抵抗成分とリアクタンス成分とインダクタンス成分と容量成分をそれぞれＺ ２Ｈ 、Ｚ ２Ｌ 、Ｒ ２ 、Ｘ ２ 、Ｌ ２ 、Ｃ ２ とする（３）式とを用いて前記検知されたプラズマのインピーダンスの時間変化を処理室の壁面状態成分とウェハ直上成分のインピーダンスとに分離することを特徴とするプラズマ処理方法。
In the separating step, the voltage, current, impedance of the component directly above the wafer, and impedance of the wall surface state component of the processing chamber when the high-frequency high-frequency bias power is supplied are V H , I H , Z 1H , Z 2H , respectively. And the voltage, current, impedance of the component directly above the wafer, and impedance of the wall surface state component of the processing chamber when the low frequency high frequency bias power is supplied are V L , I L , Z 1L , Z 2L, respectively. (2) and the angular velocity of the high-frequency high-frequency bias and the low-frequency high-frequency bias are ω H and ω L , respectively , and the impedance of the component directly above the wafer when the high-frequency high-frequency bias power is supplied and low Impedance of the component directly above the wafer and resistance component and reactance of the component directly above the wafer when the high frequency bias power of the frequency is supplied Min and an inductance component and a capacitance component, respectively Z 1H, Z 1L, R 1 , X 1, L 1, C 1 and impedance and low frequency wall state components of the processing chamber when the RF bias power is supplied in the high frequency Z 2H , Z 2L , R 2 , and X 2 represent the impedance of the wall state component of the processing chamber, the resistance component, the reactance component, the inductance component, and the capacitance component of the wall state component of the processing chamber when high frequency bias power is supplied. , L 2 , and C 2, and the time variation of the detected plasma impedance is separated into the wall state component of the processing chamber and the impedance of the component directly above the wafer. Method.
前記ゲート電極は、ＦＩＮ−ＦＥＴのゲート電極であることを特徴とするプラズマ処理方法。 In the plasma processing method of Claim 1 or Claim 2,
Wherein the gate electrode, the plasma processing method, wherein the gate electrode der Rukoto of FIN-FET.
前記バイアス印加機構は、前記ウェハへの入射イオンエネルギー分布を制御するイオンエネルギー分布制御機構と、
プラズマ状態を検知するプラズマ状態検知器とを具備し、
前記プラズマ状態検知器は、前記ウェハに複数の異なる周波数の高周波バイアス電力が供給された時のプラズマのインピーダンスを検知して前記検知されたプラズマのインピーダンスを処理室の壁面状態成分とウェハ直上成分のインピーダンスとに分離し、前記制御装置は、前記ウェハ直上成分のインピーダンスの時間変化に基づいて前記ウェハのプラズマ処理の終点を判定することを特徴とするプラズマ処理装置。 A vacuum vessel, a lower electrode disposed in a processing chamber of the vacuum vessel, on which a wafer can be placed, a bias applying mechanism for supplying bias power of a plurality of different frequencies to the lower electrode, and a reactive gas in the processing chamber A gas supply mechanism to be introduced; a pressure adjustment mechanism for adjusting a pressure in the processing chamber; an electromagnetic wave supply mechanism for supplying an electromagnetic wave for generating plasma in the processing chamber; the bias application mechanism; the gas supply mechanism; In a plasma processing apparatus comprising a pressure adjustment mechanism and a control device for controlling the electromagnetic wave supply mechanism,
The bias application mechanism includes an ion energy distribution control mechanism that controls an incident ion energy distribution on the wafer;
A plasma state detector for detecting the plasma state,
The plasma state detector detects the impedance of the plasma when a plurality of high frequency bias powers having different frequencies are supplied to the wafer, and the detected impedance of the plasma is calculated using the wall surface state component of the processing chamber and the component directly above the wafer. separated into impedance, the control device, a plasma processing apparatus characterized that you determine the endpoint of the plasma treatment of the wafer on the basis of the time variation of the impedance of the wafer immediately above components.
前記バイアス印加機構は、複数の異なる周波数を発振する電源部と、複数の異なる周波数に対応する整合部と、複数の異なる周波数に対するインピーダンス検知器とを、または、複数の異なる周波数を発振する電源部と、複数の異なる周波数に対応する整合部と、複数の異なる周波数に対する電流、電圧、位相をそれぞれ検知する機構とを具備することを特徴とするプラズマ処理装置。 The plasma processing apparatus according to claim 5 , wherein
The bias applying mechanism includes a power supply unit that oscillates a plurality of different frequencies, a matching unit that corresponds to the plurality of different frequencies, and an impedance detector for a plurality of different frequencies, or a power supply unit that oscillates a plurality of different frequencies. When plasma processing apparatus comprising: the matching unit corresponding to a plurality of different frequencies, the current for a plurality of different frequencies, voltages, that comprises a mechanism for detecting the phase, respectively.
前記プラズマ状態検知器は、高周波数の高周波バイアス電力が供給された時の電圧と電流とウェハ直上成分のインピーダンスと処理室の壁面状態成分のインピーダンスをそれぞれＶ Ｈ 、Ｉ Ｈ 、Ｚ １Ｈ 、Ｚ ２Ｈ とする（１）式と、低周波数の高周波バイアス電力が供給された時の電圧と電流とウェハ直上成分のインピーダンスと処理室の壁面状態成分のインピーダンスをそれぞれＶ Ｌ 、Ｉ Ｌ 、Ｚ １Ｌ 、Ｚ ２Ｌ とする（２）式と、高周波数の高周波バイアスの角速度と低周波数の高周波バイアスの角速度をそれぞれω Ｈ 、ω Ｌ とし高周波数の高周波バイアス電力が供給された時のウェハ直上成分のインピーダンスと低周波数の高周波バイアス電力が供給された時のウェハ直上成分のインピーダンスとウェハ直上成分の抵抗成分とリアクタンス成分とインダクタンス成分と容量成分をそれぞれＺ １Ｈ 、Ｚ １Ｌ 、Ｒ １ 、Ｘ １ 、Ｌ １ 、Ｃ １ とし高周波数の高周波バイアス電力が供給された時の処理室の壁面状態成分のインピーダンスと低周波数の高周波バイアス電力が供給された時の処理室の壁面状態成分のインピーダンスと処理室の壁面状態成分の抵抗成分とリアクタンス成分とインダクタンス成分と容量成分をそれぞれＺ ２Ｈ 、Ｚ ２Ｌ 、Ｒ ２ 、Ｘ ２ 、Ｌ ２ 、Ｃ ２ とする（３）式とを用いて前記検知されたプラズマのインピーダンスの時間変化を処理室の壁面状態成分とウェハ直上成分のインピーダンスとに分離することを特徴とするプラズマ処理装置。
The plasma state detector has voltages V H , I H , Z 1H , Z 2H respectively for the voltage, current, impedance of the component directly above the wafer, and impedance of the wall state component of the processing chamber when high frequency high frequency bias power is supplied. And the voltage, current, impedance of the component directly above the wafer, and impedance of the wall state component of the processing chamber when the low-frequency high-frequency bias power is supplied are V L , I L , Z 1L , Z 2L , and the high frequency high frequency bias angular velocity and the low frequency high frequency bias angular velocity ω H and ω L respectively , and the impedance of the component immediately above the wafer when the high frequency high frequency bias power is supplied. The impedance of the component directly above the wafer and the resistance component and reactor of the component directly above the wafer when a low frequency high frequency bias power is supplied. Nsu component and an inductance component and a capacitance component, respectively Z 1H, Z 1L, R 1 , X 1, L 1, C 1 and to the impedance of the wall surface state components of the processing chamber when the RF bias power of a high frequency is supplied low The impedance of the wall surface state component of the processing chamber when the high frequency bias power of the frequency is supplied, the resistance component, the reactance component, the inductance component, and the capacitance component of the wall surface state component of the processing chamber are respectively expressed as Z 2H , Z 2L , R 2 , X 2 , L 2 , and C 2 are used to separate the detected time variation of the detected plasma impedance into the wall state component of the processing chamber and the impedance of the component directly above the wafer. Processing equipment.
前記電磁波供給機構は、前記電磁波の電力を供給する電源と、前記電源に対して複数の整合点を記録し、その整合経路を選択して整合させる整合装置とを具備したことを特徴とするプラズマ処理装置。 The plasma processing apparatus according to claim 5 , wherein
The electromagnetic wave supply mechanism includes a power source that supplies electric power of the electromagnetic wave, and a matching device that records a plurality of matching points with respect to the power source and selects and matches the matching path. Processing equipment.
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