JP5007422B2

JP5007422B2 - Buffer circuit

Info

Publication number: JP5007422B2
Application number: JP2007207365A
Authority: JP
Inventors: 春夫小林; 安行木村
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2007-08-09
Filing date: 2007-08-09
Publication date: 2012-08-22
Anticipated expiration: 2018-10-22
Also published as: JP2008042923A

Description

本発明は、バッファ回路に関し、特に、ＡＤコンバータの前段に用いて好適なトラックホールド回路などに用いられるバッファ回路に関する。 The present invention relates to a buffer circuit, and more particularly, to a buffer circuit used for a track hold circuit suitable for use in a preceding stage of an AD converter.

一般的に、非常に早く変化するアナログ信号をＡＤコンバータで高精度にデジタルに変換することは困難である。しかし、ＡＤコンバータの前段に、信号に追随し、あるタイミングでその信号の電圧値を保持するトラックホールド回路を設けることで、高周波の信号を高精度にデジタルに変換することができる。 In general, it is difficult to convert an analog signal that changes very quickly to digital with an AD converter with high accuracy. However, by providing a track hold circuit that follows the signal and holds the voltage value of the signal at a certain timing before the AD converter, a high-frequency signal can be converted to digital with high accuracy.

一般的に、トラックホールド回路には、図５に示される開ループ構成のものと、図６に示される閉ループ構成のものがある。図５のトラックホールド回路に於いて、入力バッファ回路１には入力信号Ｖｉｎが印加され、出力バッファ２の入力には電圧を保持するためのコンデンサ３が接続され、また、入力バッファ１の出力と出力バッファ２の入力との間には、タイミング信号によって制御されるサンプリングスイッチ４が設けられる。一方、図６のトラックホールド回路では、入力バッファ回路５と出力バッファ回路６にオペアンプが用いられ、入力バッファ回路５の一方の入力に入力信号Ｖｉｎが印加され、他方の入力には出力バッファ回路６の出力が帰還される。出力バッファ回路６の出力とその一方の入力には電圧を保持するためのコンデンサ７が接続され、他方の入力は所定電位、例えば接地電位に接続される。入力バッファ回路５の出力と出力バッファ回路６の一方の入力との間にはサンプリングスイッチ８が設けられる。 Generally, the track hold circuit includes an open loop configuration shown in FIG. 5 and a closed loop configuration shown in FIG. In the track hold circuit of FIG. 5, an input signal Vin is applied to the input buffer circuit 1, a capacitor 3 for holding a voltage is connected to the input of the output buffer 2, and the output of the input buffer 1 is A sampling switch 4 controlled by a timing signal is provided between the input of the output buffer 2. On the other hand, in the track hold circuit of FIG. 6, an operational amplifier is used for the input buffer circuit 5 and the output buffer circuit 6, the input signal Vin is applied to one input of the input buffer circuit 5, and the output buffer circuit 6 is applied to the other input. Is returned. A capacitor 7 for holding a voltage is connected to the output of the output buffer circuit 6 and one input thereof, and the other input is connected to a predetermined potential, for example, a ground potential. A sampling switch 8 is provided between the output of the input buffer circuit 5 and one input of the output buffer circuit 6.

図５及び図６のトラックホールド回路において、サンプリングスイッチ４及び８がオフの状態では、入力バッファ回路１及び５は入力信号Ｖｉｎの電圧に追随した出力信号が得られる。サンプリングスイッチ４及び８がオンすると入力バッファ回路１及び５の出力電圧がコンデンサ３及び７に保持される。そして、サンプリングスイッチ４及び８がオフするとコンデンサ３及び７に保持された電圧が出力バッファ回路４及び６から出力され、その電圧が保持され続けられる。 5 and FIG. 6, when the sampling switches 4 and 8 are OFF, the input buffer circuits 1 and 5 can obtain an output signal that follows the voltage of the input signal Vin. When the sampling switches 4 and 8 are turned on, the output voltages of the input buffer circuits 1 and 5 are held in the capacitors 3 and 7. When the sampling switches 4 and 8 are turned off, the voltage held in the capacitors 3 and 7 is output from the output buffer circuits 4 and 6, and the voltage is continuously held.

図５に示された開ループ構成のトラックホールド回路の特徴は、簡単な構造と高速性があげられるが、フィードバックループがないために精度が悪いという欠点がある。また、図６に示された閉ループ構成のトラックホールド回路の特徴は、帰還路を含むため高い精度が得られることがあげられるが、この帰還路の影響で動作スピードが遅くなってしまう欠点がある。 The feature of the track-and-hold circuit of the open loop configuration shown in FIG. 5 is that it has a simple structure and high speed, but has a drawback that accuracy is poor because there is no feedback loop. Further, the feature of the track-and-hold circuit of the closed loop configuration shown in FIG. 6 is that high accuracy can be obtained because it includes a feedback path, but there is a disadvantage that the operation speed is slowed down due to the influence of this feedback path. .

本発明は、高速性と高精度を兼ね備えたトラックホールド回路を得んとするものであり、図５に示された開ループ構成のトラックホールド回路における精度を高めることを目的とする。そこで、開ループ構成のトラックホールド回路の精度が悪化する原因を検討した結果、２つの大きな要因が把握できた。１つは、サンプリングスイッチ４として通常使用されるＭＯＳトランジスタの浮遊容量によるチャージインジェクションの影響であり、もう１つは、入力バッファと出力バッファに用いられるソースフォロアバッファの非線形性の影響である。 An object of the present invention is to obtain a track-hold circuit having both high speed and high accuracy, and an object thereof is to improve the accuracy of the track-hold circuit having the open loop configuration shown in FIG. Thus, as a result of examining the cause of the deterioration of the accuracy of the track-and-hold circuit of the open loop configuration, two major factors were grasped. One is the influence of charge injection due to the stray capacitance of a MOS transistor normally used as the sampling switch 4, and the other is the influence of the nonlinearity of the source follower buffer used for the input buffer and the output buffer.

チャージインジェクションは、ＭＯＳトランジスタがオフしたときに、ソースとゲート間の浮遊容量にコンデンサ３に蓄積された電荷が取られる現象であり、これにより出力バッファ２の出力電圧が変化してしまう。この変化量は、バッファ回路１の出力信号電圧に非線形に依存する。即ち、ＮチャネルＭＯＳトランジスタの場合、ゲートに電源電圧Ｖｄｄが印加された状態でＭＯＳトランジスタがオンするが、この時、入力バッファ回路１の出力信号電圧がＭＯＳトランジスタを介して、コンデンサ３にチャージされるとともに、ゲートとソース間の浮遊容量にもチャージされる。従って、ゲートとソース間の浮遊容量にチャージされる電荷は、出力信号の電圧値と電源電圧Ｖｄｄの差電圧に従うことになり、出力信号電圧が変化すれば浮遊容量にチャージされる電荷量が変化する。この状態からＭＯＳトランジスタのゲートに接地電圧が印加されると、ＭＯＳトランジスタはオフし、バッファ回路１とバッファ回路２が切り離される。この時、ゲート電圧が接地電位となるために、浮遊容量にチャージされた電荷に応じてコンデンサ３から電荷が流出してしまい、出力バッファ２の信号入力電圧が低下し、出力信号電圧Ｖｏｕｔの電圧も低下してしまう。この出力信号電圧の低下量は、浮遊容量の電荷量、即ち、入力バッファ回路１の出力信号電圧の大きさに依存することになる。従って、トラックホールド回路全体が非線形特性となり、精度が劣化する原因となっていた。 Charge injection is a phenomenon in which, when the MOS transistor is turned off, the charge accumulated in the capacitor 3 is taken to the stray capacitance between the source and the gate, whereby the output voltage of the output buffer 2 changes. This amount of change depends nonlinearly on the output signal voltage of the buffer circuit 1. That is, in the case of an N-channel MOS transistor, the MOS transistor is turned on with the power supply voltage Vdd being applied to the gate. At this time, the output signal voltage of the input buffer circuit 1 is charged to the capacitor 3 via the MOS transistor. In addition, the stray capacitance between the gate and the source is charged. Therefore, the charge charged in the stray capacitance between the gate and the source follows the difference voltage between the voltage value of the output signal and the power supply voltage Vdd, and the amount of charge charged in the stray capacitance changes when the output signal voltage changes. To do. When a ground voltage is applied to the gate of the MOS transistor from this state, the MOS transistor is turned off and the buffer circuit 1 and the buffer circuit 2 are disconnected. At this time, since the gate voltage becomes the ground potential, the charge flows out from the capacitor 3 according to the charge charged in the stray capacitance, the signal input voltage of the output buffer 2 decreases, and the voltage of the output signal voltage Vout Will also decline. The amount of decrease in the output signal voltage depends on the charge amount of the stray capacitance, that is, the magnitude of the output signal voltage of the input buffer circuit 1. Therefore, the entire track hold circuit has non-linear characteristics, which causes a deterioration in accuracy.

一方、入力バッファ回路１や出力バッファ回路２は、図７に示される如く、ＰチャネルＭＯＳトランジスタ９のソースフォロアバッファ回路で構成される。出力電圧Ｖｏｕｔは、定電流回路１０によってＭＯＳトランジスタ９に定電流を流すために必要なゲート・ソース間電圧だけ入力電圧Ｖｉｎより高い電圧になるが、ソース・ドレイン間電圧は、入力電圧Ｖｉｎの関数として表されるため、チャネル長変調効果により出力電圧は、入力電圧に関して非線形特性となってしまう。 On the other hand, the input buffer circuit 1 and the output buffer circuit 2 are constituted by a source follower buffer circuit of a P-channel MOS transistor 9 as shown in FIG. The output voltage Vout is higher than the input voltage Vin by a gate-source voltage necessary for causing a constant current to flow through the MOS transistor 9 by the constant current circuit 10, but the source-drain voltage is a function of the input voltage Vin. Therefore, the output voltage becomes non-linear with respect to the input voltage due to the channel length modulation effect.

入力電圧がゲートに直接印加されるＮチャネルＭＯＳトランジスタと、当該ＮチャネルＭＯＳトランジスタのソースと交流的グランドとの間に設けられた第１の定電流源と、前記ＮチャネルＭＯＳトランジスタのソースの電位がゲートに印加される第１のＰチャネルＭＯＳトランジスタと、前記入力電圧がゲートに印加されると共に前記第１のＰチャネルＭＯＳトランジスタのソースがドレインに接続される第２のＰチャネルＭＯＳトランジスタと、当該第２のＰチャネルＭＯＳトランジスタのソースに接続される第２の定電流源と、を備え、前記第２のＰチャネルＭＯＳトランジスタのソースから、当該第２のＰチャネルＭＯＳトランジスタのゲート・ソース間電圧だけ前記入力電圧より高い電圧が出力されることを特徴としたバッファ回路を提供する。 An N-channel MOS transistor to which an input voltage is directly applied to the gate; a first constant current source provided between the source of the N-channel MOS transistor and an AC ground; and a potential of the source of the N-channel MOS transistor A first P-channel MOS transistor in which is applied to the gate; a second P-channel MOS transistor in which the input voltage is applied to the gate and the source of the first P-channel MOS transistor is connected to the drain; A second constant current source connected to the source of the second P-channel MOS transistor, and from the source of the second P-channel MOS transistor to the gate and source of the second P-channel MOS transistor buffer times were characterized by a higher voltage than just the input voltage voltage output To provide.

バッファ回路のソースフォロアを構成するＭＯＳトランジスタのソース・ドレイン間の入力電圧による変動が、出力に与える影響を防止できるので、バッファ回路の線形性が向上するものである。 The fluctuation due to the input voltage between the source and drain of the MOS transistor constituting the source follower of the buffer circuit can be prevented from affecting the output, so that the linearity of the buffer circuit is improved.

図１は、本発明の実施形態を示すトラックホールド回路のブロック図である。入力信号Ｖｉｎは、第１のバッファ回路１１及び第２のバッファ回路１２の入力に印加される。第３のバッファ回路１３の入力には信号電圧保持用のコンデンサ１４が接続され、また、バッファ回路１２とバッファ回路１３の入力の間には、サンプリングスイッチであるＮチャネルのＭＯＳトランジスタ１５が接続される。コンデンサ１６は、電源電圧Ｖｄｄを保持し、入力信号Ｖｉｎに加算してＭＯＳトランジスタ１５のゲートに印加するためのコンデンサであり、コンデンサ１６の一端と電源電圧ＶｄｄにスイッチＳＷ１が設けられ、コンデンサ１６の一端とＭＯＳトランジスタ１５のゲートの間には、スイッチＳＷ２が設けられる。また、コンデンサ１６の他端と接地ＧＮＤとの間にはスイッチＳＷ３が設けられ、コンデンサ１６とバッファ回路１の出力との間には、スイッチＳＷ４が設けられる。更に、ＭＯＳトランジスタ１５のゲートと接地ＧＮＤとの間にはスイッチＳＷ５が設けられる。これらのスイッチの内、第１のスイッチ群であるスイッチＳＷ１、ＳＷ３、及びＳＷ５のオン及びオフが連動して駆動され、また、第２のスイッチ群であるスイッチＳＷ２とＳＷ４のオン及びオフが連動して駆動されるが、第１のスイッチ群と第２のスイッチ群は、互いに相補的に動作する。 FIG. 1 is a block diagram of a track and hold circuit showing an embodiment of the present invention. The input signal Vin is applied to the inputs of the first buffer circuit 11 and the second buffer circuit 12. A signal voltage holding capacitor 14 is connected to the input of the third buffer circuit 13, and an N-channel MOS transistor 15 as a sampling switch is connected between the inputs of the buffer circuit 12 and the buffer circuit 13. The The capacitor 16 is a capacitor for holding the power supply voltage Vdd, adding it to the input signal Vin, and applying it to the gate of the MOS transistor 15. A switch SW1 is provided at one end of the capacitor 16 and the power supply voltage Vdd. A switch SW 2 is provided between one end and the gate of the MOS transistor 15. Further, a switch SW3 is provided between the other end of the capacitor 16 and the ground GND, and a switch SW4 is provided between the capacitor 16 and the output of the buffer circuit 1. Further, a switch SW5 is provided between the gate of the MOS transistor 15 and the ground GND. Among these switches, the switches SW1, SW3, and SW5 that are the first switch group are driven on and off in conjunction with each other, and the switches SW2 and SW4 that are the second switch group are on and off in conjunction with each other. However, the first switch group and the second switch group operate complementarily to each other.

次に、動作を説明する。先ず、ホールドモードの場合、スイッチＳＷ１、ＳＷ３、ＳＷ５がオンで、ＳＷ２、ＳＷ４がオフとなり、コンデンサ１６は、電源電圧Ｖｄｄと接地ＧＮＤの間に接続されるため、コンデンサ１６には電源電圧Ｖｄｄが充電される。ＭＯＳトランジスタ１５のゲートには接地電位が印加されるため、ＭＯＳトランジスタ１５は、オフであり、バッファ回路１３の出力電圧Ｖｏｕｔは、コンデンサ１４に保持された電圧に従う電圧となる。 Next, the operation will be described. First, in the hold mode, the switches SW1, SW3, and SW5 are turned on, SW2 and SW4 are turned off, and the capacitor 16 is connected between the power supply voltage Vdd and the ground GND, so that the power supply voltage Vdd is applied to the capacitor 16. Charged. Since the ground potential is applied to the gate of the MOS transistor 15, the MOS transistor 15 is off, and the output voltage Vout of the buffer circuit 13 becomes a voltage according to the voltage held in the capacitor 14.

次に、トラックモードの場合、スイッチＳＷ１、ＳＷ３、ＳＷ５がオフし、ＳＷ２、ＳＷ４がオンとなり、コンデンサ１６は、バッファ回路１とＭＯＳトランジスタ１５のゲートの間に接続されることになる。従って、ＭＯＳトランジスタ１５のゲートには、コンデンサ１６に充電された電圧がバッファ回路１１の出力電圧Ｖ１に加算された電圧が印加され、ＭＯＳトランジスタ１５はオンする。バッファ回路１１及び１２は、同一構成で形成されるため、その出力電圧Ｖ１及びＶ２は、同一となる。従って、ＭＯＳトランジスタ１５のゲート電圧は、コンデンサ１４にチャージされる電圧Ｖ２より電源電圧Ｖｄｄだけ高い電圧になる。即ち、ＭＯＳトランジスタ１５のゲート・ソース間の浮遊容量にチャージされる電圧は、バッファ回路１２の出力電圧に拘わらず常に、電源電圧Ｖｄｄがチャージされる。従って、ホールドモードに移行したとき、即ち、スイッチＳＷ２とＳＷ４がオフし、スイッチＳＷ１、ＳＷ３、ＳＷ５がオンした時、ＭＯＳトランジスタ１５のゲートに接地電位ＧＮＤが印加されても、コンデンサ１４から浮遊容量に引き抜かれる電荷は、電源電圧Ｖｄｄに応じたほぼ一定の電荷となるため、バッファ回路１３の入力に印加される信号電圧の変化は一定となり、線形性が維持される。更に、ＭＯＳトランジスタ１５のゲートには、電源電圧Ｖｄｄ以上の電圧が印加されるため、ＭＯＳトランジスタのオン抵抗が減少する効果もある。 Next, in the track mode, the switches SW1, SW3, SW5 are turned off, SW2, SW4 are turned on, and the capacitor 16 is connected between the buffer circuit 1 and the gate of the MOS transistor 15. Therefore, a voltage obtained by adding the voltage charged in the capacitor 16 to the output voltage V1 of the buffer circuit 11 is applied to the gate of the MOS transistor 15, and the MOS transistor 15 is turned on. Since the buffer circuits 11 and 12 are formed with the same configuration, the output voltages V1 and V2 are the same. Therefore, the gate voltage of the MOS transistor 15 is higher than the voltage V2 charged in the capacitor 14 by the power supply voltage Vdd. That is, the voltage charged in the floating capacitance between the gate and source of the MOS transistor 15 is always charged with the power supply voltage Vdd regardless of the output voltage of the buffer circuit 12. Accordingly, when the switch enters the hold mode, that is, when the switches SW2 and SW4 are turned off and the switches SW1, SW3, and SW5 are turned on, even if the ground potential GND is applied to the gate of the MOS transistor 15, the stray capacitance is supplied from the capacitor 14. Since the electric charge drawn out to becomes an almost constant electric charge according to the power supply voltage Vdd, the change of the signal voltage applied to the input of the buffer circuit 13 becomes constant, and the linearity is maintained. Further, since a voltage equal to or higher than the power supply voltage Vdd is applied to the gate of the MOS transistor 15, the ON resistance of the MOS transistor is also reduced.

図２は、図１に示された実施形態の具体的な回路図である。バッファ回路１１及び１２は、同一構成であり、電源Ｖｄｄと接地ＧＮＤの間に、ＰチャネルＭＯＳトランジスタが４個直列接続された構成である。バイアス電圧Ｖｂ１とＶｂ２がゲートに印加されたＭＯＳトランジスタ１７、１８、１９、２０は、各々定電流源を形成し、入力信号Ｖｉｎが印加されたＭＯＳトランジスタ２１、２２のソースから各々出力が取り出され、ソースフォロアが形成される。更に、ＭＯＳトランジスタ２３、２４のゲートには、入力信号Ｖｉｎの電圧から固定電圧Ｅだけ低下される電圧が印加される。このＭＯＳトランジスタ２３、２４を設けることにより、ＭＯＳトランジスタ２１、２２のソース・ドレイン間電圧が入力信号Ｖｉｎの電圧値に拘わらず一定となる。 FIG. 2 is a specific circuit diagram of the embodiment shown in FIG. The buffer circuits 11 and 12 have the same configuration, in which four P-channel MOS transistors are connected in series between the power supply Vdd and the ground GND. The MOS transistors 17, 18, 19, and 20 to which the bias voltages Vb1 and Vb2 are applied to the gates form constant current sources, respectively, and outputs are respectively taken out from the sources of the MOS transistors 21 and 22 to which the input signal Vin is applied. A source follower is formed. Further, a voltage that is lowered by a fixed voltage E from the voltage of the input signal Vin is applied to the gates of the MOS transistors 23 and 24. By providing the MOS transistors 23 and 24, the source-drain voltages of the MOS transistors 21 and 22 become constant regardless of the voltage value of the input signal Vin.

スイッチＳＷ１、ＳＷ３、ＳＷ５は、ＮチャネルＭＯＳトランジスタで構成され、そのゲートには、制御クロックＣＬＫ１が印加される。スイッチＳＷ２はＰチャネルＭＯＳトランジスタで構成され、また、ＳＷ４はトランスミッションゲートで構成され、そのゲートには制御クロックＣＬＫ２及びその反転信号＊ＣＬＫ２が印加される。 The switches SW1, SW3, SW5 are composed of N-channel MOS transistors, and a control clock CLK1 is applied to their gates. The switch SW2 is composed of a P-channel MOS transistor, and SW4 is composed of a transmission gate, to which a control clock CLK2 and its inverted signal * CLK2 are applied.

図３は、ＣＬＫ１及びＣＬＫ２のタイミング図である。ＣＬＫ１がＨレベルの期間は、スイッチＳＷ１、ＳＷ３、ＳＷ５がオンとなるホールドモードであり、ＣＬＫ２がＨレベルとなる期間は、スイッチＳＷ２、ＳＷ４がオンとなるトラックモードである。このＣＬＫ１とＣＬＫ２のＨレベルのタイミングは、重ならないように設定される。 FIG. 3 is a timing diagram of CLK1 and CLK2. The period when CLK1 is at H level is a hold mode in which the switches SW1, SW3 and SW5 are on, and the period when CLK2 is at H level is a track mode in which the switches SW2 and SW4 are on. The H level timings of CLK1 and CLK2 are set so as not to overlap.

図４は、図１に示されたバッファ回路１１、１２の説明をするための回路図である。定電流源２４は、図２に示されたＭＯＳトランジスタ１２、１９で形成された定電流源であり、定電流源２４、ＭＯＳトランジスタ２１、及び２３が電源Ｖｄｄと接地ＧＮＤ間に直列接続される。一方、固定電圧Ｅを発生する回路は、電源Ｖｄｄと接地ＧＮＤ間に直列接続されたＮチャネルのＭＯＳトランジスタ２５と、定電流源２６によって構成され、ＭＯＳトランジスタ２５のゲートにはＭＯＳトランジスタ２１のゲートと同じ入力信号Ｖｉｎが印加される。また、ＭＯＳトランジスタ２５のソースと定電流源２６の接続点がＭＯＳトランジスタ２３のゲートに接続される。即ち、ＭＯＳトランジスタ２５の出力は、ソースフォロアとなるため、ＭＯＳトランジスタ２３のゲートに印加される電圧は、入力信号ＶｉｎからＭＯＳトランジスタ２５のゲート・ソース間電圧Ｅだけ低下した電圧となる。更に、ＭＯＳトランジスタ２１のドレイン電圧は、ＭＯＳトランジスタ２３のゲート・ソース間電圧だけ高い電圧となる。従って、ＭＯＳトランジスタ２１のドレイン・ソース間電圧は、入力信号Ｖｉｎの電圧値によらず一定となるので、出力Ｖｏｕｔへの影響が防止でき、線形性を保ったバッファ回路が実現できる。 FIG. 4 is a circuit diagram for explaining the buffer circuits 11 and 12 shown in FIG. The constant current source 24 is a constant current source formed by the MOS transistors 12 and 19 shown in FIG. 2, and the constant current source 24 and the MOS transistors 21 and 23 are connected in series between the power supply Vdd and the ground GND. . On the other hand, the circuit for generating the fixed voltage E is constituted by an N-channel MOS transistor 25 connected in series between the power supply Vdd and the ground GND, and a constant current source 26. The gate of the MOS transistor 25 is connected to the gate of the MOS transistor 21. The same input signal Vin is applied. The connection point between the source of the MOS transistor 25 and the constant current source 26 is connected to the gate of the MOS transistor 23. That is, since the output of the MOS transistor 25 is a source follower, the voltage applied to the gate of the MOS transistor 23 is a voltage that is reduced by the gate-source voltage E of the MOS transistor 25 from the input signal Vin. Further, the drain voltage of the MOS transistor 21 is higher than the gate-source voltage of the MOS transistor 23. Accordingly, since the drain-source voltage of the MOS transistor 21 is constant regardless of the voltage value of the input signal Vin, the influence on the output Vout can be prevented, and a linear buffer circuit can be realized.

本発明の実施形態を示すブロック図である。It is a block diagram which shows embodiment of this invention. 図１に示された実施形態の具体的回路図である。FIG. 2 is a specific circuit diagram of the embodiment shown in FIG. 1. 図２に示された回路の動作を説明するためのタイミング図である。FIG. 3 is a timing diagram for explaining the operation of the circuit shown in FIG. 2. トラックホールド回路に使用されるバッファ回路の回路図である。It is a circuit diagram of the buffer circuit used for a track hold circuit. 従来の開ループ型トラックホールド回路を示すブロック図である。It is a block diagram which shows the conventional open loop type track hold circuit. 従来の閉ループ型トラックホールド回路を示すブロック図である。It is a block diagram which shows the conventional closed loop type track hold circuit. 従来のバッファ回路を示す回路図である。It is a circuit diagram which shows the conventional buffer circuit.

符号の説明Explanation of symbols

１１第１のバッファ回路
１２第２のバッファ回路
１３第３のバッファ回路
１４コンデンサ
１５サンプリング用ＭＯＳトランジスタ
１６コンデンサ
２４定電流源
２６定電流源 DESCRIPTION OF SYMBOLS 11 1st buffer circuit 12 2nd buffer circuit 13 3rd buffer circuit 14 Capacitor 15 MOS transistor for sampling 16 Capacitor 24 Constant current source 26 Constant current source

Claims

入力電圧がゲートに直接印加されるＮチャネルＭＯＳトランジスタと、当該ＮチャネルＭＯＳトランジスタのソースと交流的グランドとの間に設けられた第１の定電流源と、前記ＮチャネルＭＯＳトランジスタのソースの電位がゲートに印加される第１のＰチャネルＭＯＳトランジスタと、前記入力電圧がゲートに直接印加されると共に前記第１のＰチャネルＭＯＳトランジスタのソースがドレインに接続される第２のＰチャネルＭＯＳトランジスタと、当該第２のＰチャネルＭＯＳトランジスタのソースに接続される第２の定電流源と、を備え、前記第２のＰチャネルＭＯＳトランジスタのソースから、当該第２のＰチャネルＭＯＳトランジスタのゲート・ソース間電圧だけ前記入力電圧より高い電圧が出力されることを特徴としたバッファ回路。 An N-channel MOS transistor to which an input voltage is directly applied to the gate; a first constant current source provided between the source of the N-channel MOS transistor and an AC ground; and a potential of the source of the N-channel MOS transistor And a second P-channel MOS transistor in which the input voltage is directly applied to the gate and the source of the first P-channel MOS transistor is connected to the drain; A second constant current source connected to the source of the second P channel MOS transistor, and from the source of the second P channel MOS transistor to the gate and source of the second P channel MOS transistor buffer a voltage higher than the input voltage only while voltage is characterized in that the output Circuit.