JP5005856B2 - Method of forming an inductor for a high performance integrated circuit overlaying a surface of a semiconductor substrate - Google Patents

Method of forming an inductor for a high performance integrated circuit overlaying a surface of a semiconductor substrate Download PDF

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【０００１】
本出願は、1998年12月21日付け出願の米国特許出願第09/216,791号の一部継続出願である。
【０００２】
【発明の属する技術分野】
本発明は高性能集積回路(IC)の製造に関し、さらに詳細には、半導体基板の表面において一般的に受ける電磁気損失を減少させることによって、高性能電装品(例えばインダクター)を半導体基板の表面上に作製する方法に関する。
【０００３】
【従来の技術及び発明が解決しようとする課題】
半導体技術において絶えず重要視されているのは、改良された性能の半導体素子を低価格で製造することである。多年にわたるこうした重点開発により、半導体素子の極度の小型化が果たされているが、これは、半導体プロセスと半導体物質の絶えざる進歩と高性能の新規素子設計物とが組み合わさって可能になった。今日製造されている半導体素子のほとんどは、デジタルデータを処理することを目的としたものである。しかしながら、デジタルデータとアナログデータを同時に処理する素子中に、あるいはアナログデータだけを処理するのに使用できる素子中にアナログ機能を組み込むことを目的としている多くの半導体設計物と半導体アプローチがある。アナログ処理回路を製造(デジタル加工の手順と装置を使用して)する際の主要な問題の1つは、アナログ回路用に使用される素子の多くが、サイズが大きいために、一般にはサブミクロンの範囲に近い特徴的サイズを有する素子に集積するのが容易でないということである。こうした問題を起こす主要な素子はコンデンサとインダクターである。これらの素子はいずれも、通常のアナログ処理回路の場合にはサイズがかなり大きめだからである。
【０００４】
本発明のインダクターが一般的に応用できるのは、コンパクトな高周波装置を利用する最新の移動体通信用途の分野である。この装置の性能特性に対しては絶えざる改良が長年にわたって達成されているが、装置の消費電力の減少、装置のサイズの減少、使用できる周波数の増大、およびノイズレベルを低くすることに対しさらなる改良の重点が置かれるであろう。移動体通信の分野における半導体素子の主要な用途の1つは、高周波(RF)増幅器の製造である。RF増幅器は多くの標準的な素子を含む。一般的なRF増幅器の主要素子は、誘導性素子と容量性素子とを含む同調回路である。同調回路は、誘導性素子および容量性素子の値に依存し、またこれらの値によって異なるが、周波数依存性のインピーダンスを形成し、これにより同調回路は、ある特定の周波数の信号に対して高インピーダンスまたは低インピーダンスを与えることができる。従って同調回路は、アナログ信号の成分の周波数に基づいて、アナログ信号の成分を拒絶するか又は通過させることができ、そしてさらにアナログ信号の成分を増幅させることもできる。同調回路は、このような態様にて、特定周波数の信号を除外もしくは除去するための、あるいはアナログ信号の処理を目的としている回路構成物からノイズを除去するためのフィルターとして使用することができる。同調回路はさらに、回路のLC共振を使用することによって高い電気インピーダンスを形成させるために、またこれにより回路の一部である寄生キャパシタンスの影響を弱めるために使用することもできる。半導体基板の表面上にインダクターを作製する際に起こる問題の1つは、(螺旋状の)インダクターとその下側の基板との間の寄生キャパシタンスによって引き起こされる自己共振(self-resonance)により、高い周波数でのインダクターの使用が制限される、という点である。このようなインダクターを設計する上で、作製されたインダクターと下側の基板との間の静電結合を少なくすることが重要である。
【０００５】
高周波数においては、インダクターによって生成される電磁場が下側のシリコン基板中に渦電流を発生する。シリコン基板は抵抗性導体であるので、渦電流が電磁エネルギーを消費し、従ってエネルギー損失が大きくなり、この結果コンデンサのQ値が低くなる。これがコンデンサのQ値が低いことの主要な理由であり、このため1/√(LC)の共振周波数は周波数の上限を限定するにすぎない。さらに、インダクターにより誘起される渦電流が、コンデンサに物理的に極めて接近している回路の性能を妨害する。
【０００６】
既に指摘されているように、高周波アナログ半導体素子を作製する際に使用される重要な素子の1つは、LC共振回路の一部を形成するインダクターである。半導体素子において一般的に見られる高い素子密度、およびそれによる基板表面エリアの高度使用(intense use)を考慮して、インダクターの作製には、インダクターに対する高いQ値を保持しつつ、インダクターのために必要とされる表面エリアを小型化することを組み込まなければならない。一般には、基板の表面上に作製されるインダクターは螺旋形状を有しており、これにより基板の平面に平行な平面において螺旋形状物が作製される。基板の表面上にインダクターを作製するのに使用される従来の方法は、幾つかの契約を受ける。高いQ値を有するインダクターのほとんどは、ハイブリッド素子構成物もしくはモノリシックマイクロ波集積回路(MMIC)の一部を形成するか、あるいはディスクリートの素子として作製されるが、こうした作製は、集積回路の一般的な製造プロセスへの統合が容易ではない。はっきり言えることは、アナログデータの操作とアナログデータ保存の機能を目的とする回路を1つのモノリシック半導体基板上に作製することと、デジタルデータの操作とデジタルデータ保存の機能とを組合わせることによって、多くの重要な利点が達成される、ということである。このような利点としては、製造コストの低減および組み合わさった機能の消費電力の減少などがある。しかしながら、半導体基板の表面上に作製されるインダクターの形状が螺旋状であることか線ダクターの物理的サイズのために、インダクターの配線と下側の基板との間に寄生キャパシタンスが発生し、下側の抵抗性シリコン基板において電磁エネルギーの損失が引き起こされる。これらの寄生キャパシタンスは、使用されている同調回路の共振周波数を急激に減少させることによって、作製されたLC回路の機能性に対して重大な悪影響を及ぼす。さらに深刻なことには、インダクターにより生起される電磁場が、下側の抵抗性シリコン基板に渦電流を発生し、このため大きなエネルギー損失が起こってインダクターのQ値が低くなる。
【０００７】
インダクターの性能パラメーターは、一般にはインダクターの品質(Quality)(Q)ファクターとして示される。インダクターの品質ファクターQは、Q=Es/Elと定義され、このときEsは素子の反応性部分において貯蔵されるエネルギーであり、Elは素子の反応性部分において失われるエネルギーである。素子の品質が高いほど、素子の抵抗値がゼロに近づき、素子のQファクターが無限大に近づく。シリコン基板をオーバーレイする状態で作製されているインダクターの場合、インダクターによって造り出される電磁エネルギーは主として、下側の抵抗性シリコン基板において、およびインダクターを形成させるために作製されている金属線において失われる。素子に対する品質ファクターは、フィルタまたは共振器に関連した品質とは異なる。素子に関して、品質ファクターは、素子のリアクタンス(またはサセプタンス)の純度の目安として役立つ。リアクタンス(またはサセプタンス)の純度は、抵抗性シリコン基板、金属線の抵抗、および誘電損失のために低下することがある。実際の配置構成においては常に、エネルギーを散逸する幾つかの物理的な抵抗器が存在し、これによって回復しうるエネルギーを減少させている。品質ファクターQは無次元の値である。Q値が100より大きい場合は、プリント回路基板の表面上に実装されているディスクリートのインダクターの性能が極めて高いと考えられる。集積回路の一部を形成するインダクターでは、Q値は通常約3〜10の範囲である。
【０００８】
追加の半導体素子が作製されているモノリシック基板上にインダクターを作製する際、この作製の一部として生じる寄生キャパシタンスにより、従来のシリコンプロセスを使用しているインダクターに対して達成できるカットオフ周波数の上限が限定される。多くの用途にとって、こうした限定は受け入れられない。LC回路が共振するように設計されている周波数に依存して、かなり大きな値の品質ファクター(例えば50以上)が得られなければならない。この点において、従来の技術は、より高い品質ファクターの値を別個のユニットとして得ること、およびこれら別個のユニットと周囲の素子機能とを集積することに限定されている。これでは、インダクターと周囲の素子とが1つのそして同じ半導体基板上に作製されているモノリシック構造物を使用する際に得られる利点が打ち消されてしまう。非モノリシック的なアプローチも、アセンブリのサブコンポーネントを相互接続するのに追加の配線が必要となり、このため相互接続している配線網の全体にわたってさらなる寄生キャパシタンスと抵抗性損失が導入される、という欠点を有している。RF増幅器の多くの用途(例えば電池式形態用途)では、消費電力が重要なポイントであり、できるだけ低くなければならない。消費電力を増やすことによって寄生キャパシタンスと抵抗性電力損失の影響をある程度は補償できるが、このアプローチにも限界がある。ワイヤレス用途(例えば携帯電話など)の急速な広がりと共に、これらの問題点の早急な解決が求められている。無線通信は急速に拡大している市場であり、RF集積回路の集積化が最も重要な課題の1つである。1つのアプローチは、動作周波数を例えば10〜100GHzの範囲に大幅に増大させることである。このような高い周波数では、シリコンベースのインダクターから得られる品質ファクターの値が著しく低下する。こうした周波数範囲での応用に対しては、シリコン以外の物質をインダクター作製用のベースとして使用するモノリシックインダクターが研究されている。このようなモノリシックインダクターは、例えば、サファイアまたはGaAsをベースに使用して作製されている。これらのインダクターは、シリコンを使用した対応物に比べて基板損失がかなり少なく(渦電流が発生せず、このため電磁エネルギーの損失がない)、従ってはるかに高いQ値を有するインダクターが得られる。これらのインダクターはさらに、寄生キャパシタンスがより低く、従ってより高い周波数での動作能力を有する。しかしながら、より複雑な応用が求められる場合、シリコンを基板とするインダクターを作製する必要性が依然として存在する。種々の応用に対し、シリコン以外のベース物質を使用するアプローチはあまりにも複雑で非能率であることがわかっており、例えば、半導体素子を作製するための媒体としてのGaAsには、まだ解決しなければならない技術的な課題が残されている。GaAsは、高い周波数においては半絶縁性物質であり、GaAs基板の表面で起こる電磁損失を減少させ、GaAs表面上に作製されるインダクターのQ値を増大させる、ということが明らかになっている。しかしながらGaAsのRFチップは高価であるため、GaAsのRFチップを使用しなくて済むプロセスがコスト的に有利である。
【０００９】
基板損失(substrate loss)によって素子の性能を犠牲にすることなく、インダクターを半導体環境(semiconductor environment)中に組み込むために、異なった多くのアプローチが試みられている。これらのアプローチの1つは、インダクターの下のシリコンをエッチングによって選択的に除去し(微細加工法を使用して)、これにより基板の抵抗性エネルギー損失と寄生キャパシタンスの影響を取り除く、というものである。別の方法は、金属(例えばアルミニウム)相互接続物または銅ダマスク相互接続物の複数層を使用する、というものである。
【００１０】
他のアプローチでは、抵抗率の高いシリコン基板を使用し、これによってシリコン基板における抵抗性損失(resistive loss)を少なくしている。下側基板の表面における抵抗性基板損失は、シリコンインダクターのQ値を決定する上で主要なファクターを形成する。さらに、螺旋状導体の下にバイアスウェル(bias wells)が配置されているが、これも基板の表面における誘導損失を少なくすることを目的としている。より複雑なアプローチは、能動回路に使用されたときのインダクターの電気特性をシミュレートする能動性の誘導素子を作製する、というものである。しかしながらこのアプローチでは、シミュレートされたインダクターによる消費電力が多く、また低電力で高周波数の用途に対しては許容しえないようなノイズが発生する。これらのアプローチはいずれも、インダクターの品質(Q)値を高めること、およびインダクターの作製に必要とされる表面積を少なくすることを共通の目標としている。この点において最も考慮すべきことは、シリコン基板における電磁誘導渦電流による電磁エネルギー損失である。
【００１１】
集積回路の幾何学的寸法を縮小すると、ダイ1つ当たりのコストが減少すると共に幾つかの性能が改良される。集積回路を他の回路もしくはシステム素子に接続する金属接続物が比較的重要なものとなってきており、ICのさらなる小型化と相俟って回路の性能に対して益々悪影響を及ぼすようになっている。金属相互接続物の寄生キャパシタンスと抵抗が増大し、このためチップの性能が大幅に悪化する。この点に関して最も重要なのは、電源バス(power bus)と接地バス(ground bus)に沿った電圧降下、およびクリティカル信号路のRC遅延である。より広い金属線を使用することによって抵抗を少なくしようとすると、これらワイヤのキャパシタンスがより大きくなってしまう。
【００１２】
半導体基板の表面上にインダクターを作製する最新の方法は、細線法(fine-line technique)を使用してインダクターをパッシベーション層の下に作製するという方法である。しかしながら、これは作製されたインダクターとインダクターが作製されている基板表面との間の物理的距離が極めて小さくなる(一般には10um未満)ということを示しており、この結果シリコン基板における電磁損失が大きくなり、従ってインダクターのQ値が低下する。インダクターと半導体表面との間の距離を増大させることにより、シリコン基板における電磁場を距離に反比例して減少させ、インダクターのQ値を大きくすることができる。従ってパッシベーション層をオーバーレイするインダクターを作製することにより(ポストパッシベーション法よって)、そしてさらに、パッシベーション層の表面上に付着もしくは接着させた厚い誘電体(例えばポリマー)層の表面上にインダクターを作製することにより、インダクターのQ値を増大させることができる。さらに、インダクターを作製するのに幅広で厚めの金属を使用することによって、寄生抵抗を減少させることができる。本発明の方法は、ポストパッシベーション法によるインダクター作製というこれらの原理を適用するが、このときインダクターは、厚めで幅広の金属を使用して厚い誘電体層上に作製される。
【００１３】
米国特許第5,212,403号(Nakanishi)は、(チップ上の配線基板における)内側と外側に、配線接続物の長さに依存する論理回路のための配線接続物を形成させる方法を開示している。
【００１４】
米国特許第5,501,006号(Gehman, Jr.ら)は、集積回路(IC)と配線基板との間に絶縁層を組み込んだ構造物を開示している。配電リード線により、ICのボンディング・パッドが基板のボンディングパッドに接続される。
【００１５】
米国特許第5,055,907号(Jacobs)は、支持体基板上およびチップ上に薄膜多層の配線デカル(wiring decal)を形成することによって、チップの境界を越えて回路を集積することを可能にする拡張集積半導体構造物について開示している。しかしながら、この特許文献は本発明とは異なる。
【００１６】
米国特許第5,106,461号(Volfsonら)は、TAB構造物におけるIC上の、ポリイミド(誘電体)と金属とを交互に組合わせてなる多層相互接続構造物を開示している。
【００１７】
米国特許第5,635,767号(Wenzelら)は、複数の金属層を隔離するPBGAによってRC遅延を少なくする方法を開示している。
米国特許第5,686,764号(Fulcher)は、電源と1/0トレースとを隔離することによってRC遅延を少なくするようなフリップチップ基板を開示している。
【００１８】
米国特許第6,008,102号(Alforedら)は、バイアスによって接続された2つの金属層を使用する螺旋状インダクターを開示している。
米国特許第5,372,967号(Sundaramら)は、螺旋状インダクターを開示している。
【００１９】
米国特許第5,576,680号(Ling)と米国特許第5,884,990号(Burghartzら)は、他の螺旋状インダクター設計物を開示している。
【００２０】
【課題を解決するための手段】
本発明の主要な目的は、高性能集積回路のRF性能を改良することにある。
本発明の他の目的は、Q値の高いインダクターを作製する方法を提供することにある。
【００２１】
本発明の他の目的は、Q値の高いインダクターを作製するベースとして、GaAsチップをシリコンチップで置き換えることにある。
本発明のさらに他の目的は、シリコン基板の表面上に作製するインダクターの周波数範囲を広げることにある。
【００２２】
本発明のさらに他の目的は、シリコン基板の表面をオーバーレイする高品質の受動電気素子を作製することにある。
本一部継続出願では、ポストパッシベーション法のシーケンスにおいて、誘電体の厚い層をパッシベーション層の上に、そして幅広で厚い金属ラインを誘電体の厚い層の上に加える。本発明は、高品質の電気素子(例えばインダクター、コンデンサ、または抵抗器)をパッシベーション層上または厚い誘電体層の表面上にさらに作製することによって、本一部継続出願をより広い範囲に広げている。本発明の方法はさらに、ディスクリートの受動電気素子を、下側のシリコン表面から実質的に離れた距離にて実装する方法を提供する。
【００２３】
本一部継続出願は、再配電層(re-distribution layer)と相互接続金属層が従来のICの表面上の誘電体層において作製されている集積回路構造物について開示している。再配電層と相互接続金属層の誘電体上にパッシベーション層を付着させ、パッシベーション層の表面上に厚めのポリマー層を付着させる。本発明では、高品質の電気素子を厚いポリマー層の表面上に作製する。
【００２４】
本発明は、他にもいくつかある中で特に、当業界によく知られている半導体素子の作製法と作製手順を使用したインダクターの作製(Q値の高いインダクターを半導体基板の表面上に作製することに重点が置かれている)に取り組んでいる。本発明のインダクターは高品質であるので、電力損失をできるだけ少なく抑えつつ高周波用途に使用することができる。本発明はさらに、コンデンサと抵抗器をシリコン基板の表面上に作製することに取り組んでいる〔従って、コンデンサと抵抗器を作製する本発明の方法の主要な目的は、下側のシリコン基板においてこれら素子によって一般的に引き起こされる寄生キャパシタンス(parasitics)を減少させることにある〕。
【００２５】
より具体的に説明するために図1を参照すると、本出願の1つの実施態様の断面が示されている。シリコン基板10の表面にトランジスタと他の素子(図1には図示せず)が取り付けられている。基板10の表面が誘電体層12で被覆されており、従って誘電体層12は、基板10の表面中および基板10上に取り付けられている素子の上に付着している。導電相互接続線11が層12の内部に供給されており、これらの線が、基板10の表面に供給されている半導体素子に接続している。
【００２６】
層14(2つの例が示されている)は、通常は誘電体層12の上に作製される金属層と誘電体層の全てを示しており、従って図1に示されている層14は、複数の誘電体層または絶縁層などを含んでもよく、導電相互接続線13が、層14の全体にわたって作製されている電気的接続物のネットワークを構成している。電気接点16が、層14をオーバーレイしていて層14の表面上に存在している。これらの電気接点16は、例えば、基板10の表面に供給されているトランジスタや他の素子に対する電気的相互接続物を確実に形成するようなボンディング・パッドであってもよい。これらの電気接点16は、周囲の回路にさらに接続する必要のあるIC集成体内の相互接続箇所である。下側層を湿気や汚染などから防ぐために、層14の上にパッシベーション層18(例えば窒化ケイ素で形成されている)が付着されている。
【００２７】
本出願の重要な工程は、厚いポリイミド層20を付着させること(層18の表面上に付着させる)から始まる。電気接点16へのアクセスを設けなければならず、このため開口22、36、および38のパターンがポリイミド層20とパッシベーション層18を通してエッチングされ、開口22、36、および38のパターンが電気接点16のパターンと整列する。電気接点16は、ポリイミド層20に作製されている開口22/36/38によって、層20の表面にまで電気的に延ばされている。
【００２８】
層20の付着のために使用される前記物質はポリイミドであるが、この層に使用できる物質はポリイミドに限定されず、公知のいかなるポリマー(例えばSiClxOy)も含まれる。上記のポリイミドは、厚いポリマー層20を作製する上で、本発明の方法に対し使用すべき好ましい物質である。使用できるポリマーの例としては、ケイ素化合物(silicons)、炭素化合物(carbons)、フッ化物(fluorides)、塩化物(chlorides)、酸素化合物(oxygens)、パリレンもしくはテフロン、ポリカーボネート(PC)、ポリスチレン(PS)、ポリオキシド(polyoxide)(PO)、ポリポロオキシド(poly polooxide)(PPO)、およびベンゾシクロブテン(BCB)などがある。
【００２９】
接点16との電気的接触は、開口22/36/38に導電性物質を充填することによって確実に果たすことができる。これら金属導体の上表面24が開口22/36/38中に含まれ、ICをその環境(environment)に接続させるのに、そして周囲の電気回路中にさらに集積するのに使用することができる。この後者の説明は、基板10の表面に取り付けられている半導体素子を、開口22/36/38に収容されている導電性相互接続物を介して周囲の素子および回路にさらに接続することができる、と言っているのと同じことである。開口22、36、および38中に収容されている金属相互接続物の表面24の上に相互接続パッド26と28が形成される。これらのパッド26と28は、特定の回路設計要件に適応できるものであれば、いかなる幅と厚さを有する設計物であってもよい。1つのパッドを、例えばフリップ・チップ・パッドとして使用することができる。他のパッドを、配電用に、あるいはアース端子もしくは信号バスとして使用することができる。例えば、図1に示すように、下記のような接続物をパッドに作り上げることができる: パッド26はフリップ・チップ・パッドとして機能させることができ、パッド28はフリップ・チップ・パッドとして機能させるか、あるいは電源、アース端子、もしくは電気信号バスに接続することができる。図1に示すパッドのサイズとこのパッドが使用できる可能な電気的接続物との間に接続物は存在しない。パッドのサイズ、標準的なやり方、および電気回路を設計する上での制約条件により、ある与えられたパッドが役立つような電気的接続物が得られるかどうかが決まる。
【００３０】
以下に記載の説明は、図1における接点16のサイズと数に関する。これらの接点16は薄い誘電体(図1の層14)の上に位置しているので、パットのサイズが大きすぎてはいけない。なぜなら、パッドのサイズが大きいと、大きなキャパシタンスが発生するからである。さらに、パッドのサイズが大きいと、該金属層のルーティング能力(routing capability)を阻害する。従って、パッド16のサイズを比較的小さく保持するのが好ましい。しかしながら、パッド16のサイズはさらに、バイアス22/36/38のアスペクト比に直接関係する。エッチングと充填が施されることを考慮すると、許容しうるアスペクト比は約5である。これらの考察に基づいて、接点パッド16のサイズは0.5um〜30umのオーダーであり、正確なサイズは層18と20の厚さに依存する。
【００３１】
本出願によって設計物中に組み込むことのできる接点パッドの数が制限されることはなく、この数はパッケージ設計上の要件に依存している。図1における層18は、一般的なICパッシベーション層であってよい。
【００３２】
最新の技術において最もよく使用されるパッシベーション層は、プラズマエンハンストCVD(PECVD)酸化物層とプラズマエンハンストCVD窒化物層である。パッシベーション層18を作製する際には、先ず約0.2um.のPECVD酸化物層を付着させ、次いで約0.7um.の窒化物層を付着させる。パッシベーション層18は、素子ウエハー(device wafer)を湿気や異物によるイオン汚染から保護するので極めて重要なものである。(集積回路の)サブ-ミクロンプロセスと、(相互接続用金属化構造物)のテンズ-ミクロンプロセス(tens-micron process)との間にこの層を配置することは極めて重要なことである。なぜなら、相互接続用金属化構造物を作製するプロセスに対し、クリーンルーム要件がそれほど厳しくはないより安価なプロセスが可能となるからである。
【００３３】
層20は、2umを越える厚さ(硬化後)を有する厚いポリマー(例えばポリイミド)誘電体層である。ポリマー厚さの範囲は2um〜150umであってよく、電気的設計要件に依存する。
【００３４】
層20の付着に対しては、例えば日立-デュポン製のポリイミドHD2732または2734を使用することができる。このポリイミドは、スピンオンコーティングすることができ、そして硬化させることができる。スピンオンコーティング(spin-on coating)の後、ポリイミドを減圧雰囲気または窒素雰囲気にて400℃で1時間硬化させる。より厚いポリイミドを得るためには、ポリイミド皮膜を複数回コーティングして硬化させる。
【００３５】
層20を作製するのに使用できる他の物質はベンゾシクロブテン(BCB)のポリマーである。このポリマーは、現在例えばダウケミカル社で工業的に製造されており、一般的なポリイミド用途の代わりに使用できることが最近明らかになっている。
【００３６】
開口22、36、および38の寸法については従来より種々の意見がある。開口と誘電体厚さとが一緒になったときの寸法によって開口のアスペクト比が決まる。このアスペクト比により、バイア・エッチプロセス(via etch process)と金属充填能力とが問題となってくる。この結果、開口22/36/38に対する直径は約0.5um.〜30um.の範囲であってよく、開口22/36/38に対する高さは約2um.〜150um.の範囲であってよい。開口22/36/38のアスペクト比は、バイア(via)を金属と共に充填できるように設計されている。バイアは、ダマスク模様の金属充填法を使用して、CVD金属(例えば、CVDタングステンやCVD銅)と共に、無電解ニッケルと共に、あるいは電気メッキ銅と共に充填することができる。
【００３７】
複数のポリマー(例えばポリイミド)層を施すことによって本出願をさらに拡大することができ、またより多種類の用途に適合させることができる。図1に示されている構造物の機能は、あらかじめ付着させてある層20の上に第2のポリイミド層を付着させ、そしてパッド26と28をオーバーレイすることによってさらに拡大することができる。選択的なエッチングと金属付着により、第2のポリイミド層の表面上に、パッド26および28に相互接続できる追加接点をさらに作製することができる。追加のポリイミド層とその上に作製される接点パッドは特定の用途にカスタマイズすることができ、複数のポリイミド層による用途拡大により、本一部継続出願の汎用性と有用性が大幅に増大する。
【００３８】
図1は、本一部継続出願の基本的な設計上の利点を示している。こうした利点により、金属層14と接点16のすぐ近くを通っているミクロン以下の細い線を、金属相互接続物36を介して上方30に延ばすことが可能となり、この延在が金属相互接続物28の水平面において方向32に続き、そして金属相互接続物38を介して下方34に戻る。パッシベーション層18と絶縁層20の機能と構造は前記した通りである。本発明の基本的な設計上の利点は、細線相互接続物を“上昇させる(elevate)”か又は“展開させ(fan-out)”、そしてこれらの相互接続物をミクロレベルおよびサブミクロのレベルから金属相互接続物のレベル(かなり大きめの寸法を有しており、従って抵抗とキャパシタンスがより小さく、製造するのがより簡単でしかも原価効率がより良好である)まで取り除くことにある。本出願のこの態様は、ラインの再配分(line re-distribution)を行ういかなる態様も含んでおらず、従って単純性という固有の特質を有している。従って、ミクロおよびサブミクロの配線を幅広で厚い金属のレベルにてアクセス可能にするという点において、この態様は本出願の重要性をさらに高める。相互接続物20、36、および38は、パッシベーション層とポリマー(例えばポリイミド)誘電体層を貫いて上昇し、幅広で厚い金属レベル上にてある距離にわたって延在を続け、そして幅広で厚い金属レベルから微細な金属レベルまで、再びパッシベーション層とポリマー(例えばポリイミド)誘電体層を貫いて下降して延在を続けることによって、微細レベルの金属を相互接続する。このようにしてなされる延在は、幅広で厚い金属線26と28を含んだ特定タイプの微細な金属相互接続箇所16(例えば、信号または電源または接地)への延在に限定する必要はない。どのようなタイプの相互接続物を確実に設けることができるかについては物理学と電子光学の法則により制約が加えられ、制約ファクター(limiting factor)は、抵抗、伝搬遅延、RC定数、および他のファクター等の従来の電気的制約ファクターであろう。本出願が重要であるのは、これらの法則を適用できる点において本一部継続出願がはるかに広い許容範囲を与えるという点、そしてそうする際に、集積回路の用途と使用について、またこれら回路の幅広で厚い金属環境への適合についてかなり拡大された範囲をもたらすという点である。
【００３９】
図2は、本一部継続出願の基本的な相互接続態様を、どのようにして本発明に従って微細金属を幅広で厚い金属の平面にまで上昇させるだけでなく、厚いポリイミド層20の表面上にインダクターを加えるように拡大できるかを示している。インダクターは、基板10の表面と平行であって、且つ層12、14、18、および20が組み合わさった高さ分だけ基板10の表面と隔離している平面において作製される。図2は、基板10の表面に垂直な平面にて切り取ったときのインダクターの断面40を示している。幅広で厚い金属も、抵抗によるエネルギー損失の節減に寄与する。さらに、電気メッキ法を使用して抵抗率の低い金属(例えば金、銀、および銅)も適用することができる。
【００４０】
図3は、誘電体層20の表面上に作製されたインダクター42の上面図を示している。図2におけるインダクターの断面40は、図3のライン2-2'に沿って切り取ったときの図である。インダクター42を作製するのに使用される方法は、金属(例えば金や銅など)を処理する従来の方法、および電気メッキ法もしくは金属スパッタ法を使用する。
【００４１】
図4はインダクター44の上面図を示しており、強磁性物質の層44を加えることにより、インダクターが基板10の表面からさらに隔離されている。導体34と38用の強磁性物質の層44において開口が作製されており、層44は、実験的に測定することができて、使用する物質の種類と層〔図4の断面において示されている構造物を作製するために、強磁性物質(例えば層20)をオーバーレイして使用される〕の厚さに影響され且つある程度依存するような厚さに、従来の方法を使用して付着させてある。強磁性物質層44の表面エリアは一般に、インダクター40が層44と整列し、層44をオーバーレイするように層18の表面上に広がっており、層44の表面エリアがこれらの境界を幾分越えて広がっていて、基板10の表面をインダクター42(図3)の電磁場から遮蔽するという点でさらなる改良をもたらしている。
【００４２】
図5は、わかりやすくするために、基板および本発明の方法に従って基板の表面上に作製した層の単純化した断面を示している。強調して示されているエリアは前記にて定義した通りである。すなわち、
- 10はシリコン基板であり、
- 12は、基板の表面上に付着させた誘電体層であり、
- 14は、相互接続線、バイアス、および接点を含んだ相互接続層であり、
- 16は、相互接続層14の表面上の接点であり、
- 18は、接点16がアクセスできる開口が作製されているパッシベーション層であり、
- 20は厚いポリマー層であり、そして
- 21は、ポリイミド層20を通して設けられている導電プラグである。
【００４３】
厚いポリマー層20は、パッシベーション層18の表面上に液状形態にて塗被することもできるし、あるいはパッシベーション層18の表面上に乾燥皮膜を施すことにより積層することもできる。導電プラグ21の作製に必要とされるバイアスは、従来の写真平板法によって作製することもできるし、あるいはレーザー(ドリル)技術を使用して作製することもできる。
【００４４】
上記の説明から明らかなように、図5の断面において示されている層の配列は、導体やコンデンサ等の追加の電気的素子が、ポリイミド層20の表面上において、そして導電プラグ21と電気的に接触した状態にて作製できるように造られている。図5に示す断面における誘電体層12は層14の一部であってもよい。なぜなら、層14は、層12を容易に集積することのできるイントラ・レベル・ジエレクトリック(Intra Level Dielectric; ILD)の層であるからである。
【００４５】
図6に示す断面に対しては、図5に関して説明したのと同じ層がこの断面にも与えられている。能動半導体素子を含むシリコン基板10の上層17がさらに示されている。さらに、パッシベーション層18の表面上に作製されているインダクター19の断面が示されている。この場合も、インダクター19のための使用される金属のオーム抵抗ができるだけ低くなければならない、ということを強調しておく。このため、インダクター19の形成に対しては、例えば金の厚い層を使用するのが好ましい。金の厚い層は、2.4GHzの用途に対してインダクター19のQ値を約5から約20まで増大させたことが明らかになっており、これはインダクター19のQ値が相当改良されたことを示している。
【００４６】
図7は、基板10の表面上に作製されたコンデンサの断面を示している。導電相互接続線と接点を含んだ層14が基板10の表面上に作製されており、パッシベーション層18が層14の表面上に付着しており、接点パッド16がアクセスできる開口が、パッシベーション層18中に作製されている。
【００４７】
よく知られているように、コンデンサは、下側プレート、上側プレート、および上側プレートと下側プレートとを隔離する誘電体層を含む。コンデンサのこれらの構成要素は、図7に示されている断面から下記のように容易に識別することができる。
- 42は、コンデンサの下側プレートを形成する導電層であり、
- 44は、コンデンサの上側プレートを形成する導電層であり、
- 46は、コンデンサの上側プレートを下側プレートから隔離する誘電体層である。
【００４８】
図7に示されている断面からわかるように、コンデンサはパッシベーション層18の表面上に作製されていることに留意すべきであり、従って、コンデンサを作製するこの方法はポストパッシベーション・プロセシング・シーケンスと呼ばれる。個々の層42、44、および46を作製するのに使用できる処理条件と物質についてはすでに記載しており、従ってここでさらに詳細に説明する必要はない。
【００４９】
重要な点は、3つの層42、44、および46を付着させることのできる種々の厚さであり、以下の通りである。
- パッシベーション層18の厚さは約0.1〜0.3umであり、
- 導電性物質層42の厚さは約0.5〜20umであり、
- 誘電体層44の厚さは約500〜10,000オングストロームであり、そして
- 導電性物質層46の厚さは約0.5〜20umである。
【００５０】
図7における断面で示されている、ポストパッシベーション法により作製されたコンデンサは、
- コンデンサと下側のシリコン基板との間の寄生キャパシタンスを減少させ、
- 導電性物質の厚い層の使用を可能にし(これによりコンデンサの抵抗が減少する; このことはワイヤレス用途において特に重要である)、そして
- コンデンサの上側プレートと下側プレートとの間の誘電体に対して高誘電性物質(例えばTiO2やTa2O5)の使用を可能にした(この結果、コンデンサの容量値がより高くなる)。
【００５１】
図8は、パッシベーション層18の表面上に作製されているインダクター19の三次元図を示している。図8において強調されているのは、
- 23、すなわちインダクターの金属の上側レベルと下側レベルの相互接続のために図5の厚いポリマー層において作製されているバイアス、
- 25、すなわちインダクターの底部金属、および
- 27、すなわちインダクターのための上側金属
である。
【００５２】
図9は、先ずポリイミドの厚い層を付着させ、その上にポリマー層を付着させ、そしてポリマーの厚い層20(図5)中にバイアス23を作製することによってパットベーション層の表面上に作製されたインダクターの三次元図を示している。図9は、前記にて強調した層の他にポリイミド層29を示している。インダクター19は、インダクター19の底部金属25、インダクターの上部金属27、およびポリマーを含んでよい(ポリイミドを含むのが好ましい)層20(図5)中に作製されるバイアス23を造り上げることによって作製される。
【００５３】
図10は、図7のように基板10の表面上にコンデンサが作製されている場合の断面を示している。しかしながら、図10に示されている断面においては、厚いポリイミド層20がパッシベーション層18の表面上に付着していて、厚いポリイミド層20を通してアクセスできる接点パッド16を造るために、パターン焼付け処理とエッチング処理が施されている。厚いポリマー層20により、コンデンサの大部分が押しのけられる。すなわち、下側プレート42、上側プレート44、および誘電体46が、基板10の表面から層20の厚さに等しい距離だけ押しのけられる。前述したように、ポリイミドの厚さ範囲は2um.〜150um.の範囲で変わってよく、これは電気的な設計要件に依存する。この説明は、図10に示されている断面に対しても同様に当てはまり、従ってコンデンサの主要層を、2um.〜150um.の距離を越えて基板10の表面から押しのけることができる。この結果、コンデンサと下側のシリコン基板との間の距離が大幅に増大し、従って明らかに寄生キャパシタンスが大幅に減少するであろう。
【００５４】
図11は、基板10の表面上にパッシベーション層18が付着していて、パッシベーション層の表面上に抵抗器が作製されている場合の基板10の断面を示している。よく知られているように、抵抗器は、電流の通過に対して電気対抗を生じる物質と2箇所(two points)とを接続することによって作製される。図11において断面で示されている抵抗の一部である2箇所は、相互接続層14の表面に作製されている接点パッド16である。2つの接点パッドを相互接続し、そしてパッシベーション層18の表面上に配置される層48を2つの接点パッド間に作製することによって、本発明の方法に従って抵抗器を作製した。層48を作製するためには、抵抗率の高い物質〔例えば、TaN、窒化ケイ素、ホスホシリケートガラス(PSG)、オキシ窒化ケイ素、アルミニウム、酸化アルミニウム(AlxOy)、タンタル、ニオブ、またはモリブデン〕を使用することができる。高抵抗率物質の層48の寸法(例えば厚さ、長さ、および幅)は用途によって異なり、従ってここでは特定できない。図11における断面で示されている抵抗器は、図7と図10のコンデンサの場合と同じように、パッシベーション層18の表面上にポストパッシベーション法によって作製される。
【００５５】
図12は基板10の断面を示しており、基板の表面上に相互接続層14が作製されている。相互接続用金属層14の上にパッシベーション層18が付着しており、パッシベーション層18の表面上に厚いポリイミド層20が付着している。ポリイミド層20の表面上に抵抗器48が作製されている。抵抗器48は、2つの接点パッド16と高抵抗率の薄い金属層とを接続した状態で作製されている。抵抗器本体と基板表面との間の距離を増大させることによって(ポリイミド層20の厚さを増大させることによって)抵抗器本体と基板との間の寄生キャパシタンスが減少し、従って改良された抵抗性構成要素が得られる(寄生容量損失の減少、高周波性能の向上)。
【００５６】
本発明のポストパッシベーション法のさらなる応用が図13と14に示されており、接点パッド16とオーバーレイしている電気素子(例えばディスクリートのインダクター)との間にボール状接点を作製することに重点を置いている。基板10の表面から上方に向かっての、図13の層のほとんどは、3つの層に関して上記で使用したのと同じ参照番号を使用して識別してある。図13においてまだ識別されていないのは、
- 50、厚いポリマー層20を通して形成されている接点プラグ、
- 52、選択的ハンダ付着法(プラグ50の表面上に電気メッキまたはボール・マウンティングを施し、付着させたハンダ上へフラックスを施し、そしてハンダをフローさせて接点ボール52を形成させる)という従来法を使用して接点プラグ50の表面上に形成されている接点ボール、および
- 54、ディスクリートの電気素子(例えば、インダクターやディスクリートのコンデンサもしくは抵抗器)の断面
である。
【００５７】
図14はシリコン基板10の断面を示しており、基板表面の上にディスクリートの電気素子54が実装されており、接点ボール56が使用されていて、これにより基板10と電気素子54との間の距離が相当程度の値になる。パッシベーション層18にて作製されている開口中に接点ボールが挿入されており、この(比較的大きな)接点ボール56が、基板10の表面とディスクリートの電気素子54との間に相当程度の隔離をもたらす。
【００５８】
図13と14に示されている方法は、
- 受動素子54が基板10の表面から相当程度の距離にて取り除かれていること、および
- プリント回路基板(PCB)の表面上にディスクリートの受動素子54を実装する代わりに、本発明においては半導体素子により近い受動素子54を実装できる
ということを示している。
【００５９】
添付図面で断面にて示した実施例を挙げつつ説明してきた方法と手順の全体を通して下記のような点を強調してきた:
- シリコン基板から受動素子をさらに取り除き、これにより、基板が受ける電磁損失のために基板によって引き起こされる悪影響が減少する、
- 本発明のポストパッシベーション法はディスクリート素子の設計パラメーターの選択を可能にし、この結果、ディスクリートのコンデンサとディスクリートのインダクターの抵抗が減少する。このことは、従来技術の方法と本発明の方法との下記比較からより一層明確になる。
【００６０】
従来技術では、インダクターの作製および薄い金属の使用が必要とされるため、インダクターに対し幅広のコイルの作製が要求され、この結果、インダクターに必要とされる表面エリアが増大し、従ってインダクターの寄生キャパシタンスが増大し、このため基板表面において渦電流損失を引き起こす。
【００６１】
これとは対照的に本発明は、受動素子の金属が(厚いポリマー層によって)(薄い金属)相互接続層14から取り除かれるので厚い金属を使用することができ、従ってインダクターに必要とされる表面エリアが少なくて済み、またインダクターの抵抗率が減少し、これによってインダクターのQ値が増大する。
【００６２】
本発明の好ましい実施態様について説明し、またその形態を詳細に記載してきたが、当業者にとっては、本発明の精神を逸脱することなく、また特許請求の範囲を逸脱することなく種々の変形が可能であることは言うまでもない。
本発明の実施態様は、次ぎの通りである。
【００６３】
１ 半導体基板の表面をオーバーレイする高性能集積回路用のインダクターを形成する方法であって、
(a) 半導体素子に設けられる電気接点を半導体基板の能動表面中もしくは能動表面上に有する半導体基板を、半導体素子が作製されている表面中もしくは表面上に供給する工程;
(b) 相互接続物の１つ以上の層を含んだオーバーレイする相互接続用金属化構造物を前記半導体基板の能動表面上に作製する工程、このとき前記相互接続物の層が、電気接点が前記オーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアスを1つ以上の層において含み、前記電気接点の少なくとも1つが、前記オーバーレイする相互接続用金属化構造物の前記1つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアスの少なくとも1つと接触し、前記金属線または前記接点または前記導電バイアスの少なくとも1つが、前記基板の表面中もしくは表面上にて前記半導体素子に設けられる前記電気接点の少なくとも1つと接触する;
c) 前記オーバーレイする相互接続用金属化構造物上にパッシベーション層を付着させる工程;
d) 前記パッシベーション層より実質的に厚くて、しかも前記相互接続用金属化構造物を作製するのに使用される誘電体中間層より実質的に厚い絶縁・分離用ポリマー層を前記前記パッシベーション層上に付着させる工程;
e) 前記の絶縁・分離用ポリマー層を貫いて、および前記パッシベーション層を貫いて開口を形成させて、前記オーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている前記電気接点の少なくとも一対を露出させる工程;
f) 前記開口に導電性物質を充填して、前記開口を通る金属接点を作製する工程; および
g) 前記絶縁・分離用ポリマー層の表面上に前記インダクターを形成させる工程、このとき前記インダクターが、前記オーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている前記電気接点の少なくとも一対に接続されている;
を含む前記方法。
【００６４】
２ 前記オーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている前記電気接点のサイズが約0.3um.〜約50um.の範囲である、上記1記載の方法。
【００６５】
３ 前記オーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている前記電気接点が、スパッタアルミニウム、CVDタングステン、CVD銅、電気メッキ金、電気メッキ銀、電気メッキ銅、無電解金、および無電解ニッケルを含む群から選ばれる物質を含む、上記1記載の方法。
【００６６】
４ 前記インダクターが誘電体中に埋め込まれ、そしてさらにパッシベーション層によって被覆される、上記1記載の方法。
５ 前記誘電体がlow-K誘電体である、上記4記載の方法。
【００６７】
６ 厚さが約2,000〜50,000オングストロームより大きくて、そして表面積が、前記インダクターが前記絶縁・分離用ポリマー層をほぼオーバーレイする表面積より大きい、前記パッシベーション層をオーバーレイする強磁性物質の1つ以上の層を追加することにより、前記パッシベーション層の表面とその上に付着させた絶縁・分離用ポリマー層との間に、前記強磁性物質の1つ以上の層を挿入する、上記1記載の方法。
【００６８】
７ 前記インダクターが螺旋状設計物であって、前記絶縁・分離用ポリマー層の表面上に、および前記絶縁・分離用ポリマー層の表面に平行な平面中に作製される、上記1記載の方法。
【００６９】
８ 前記インダクターが、ダマスク模様加工法を使用して作製される、上記1記載の方法。
９ 前記インダクターが、写真焼き付けの方法と写真エッチングの方法を使用して作製される、上記1記載の方法。
【００７０】
１０ 上板、底板、および前記上板と前記底板との間に挿入された誘電体層を含む、高性能集積回路用のコンデンサを半導体基板の表面上に形成する方法であって、
(a) 半導体素子に設けられる電気接点を半導体基板の能動表面中もしくは能動表面上に有する半導体基板を、半導体素子が作製されている表面中もしくは表面上に供給する工程;
(b) 相互接続物の１つ以上の層を含んだオーバーレイする相互接続用金属化構造物を前記半導体基板の能動表面上に作製する工程、このとき前記相互接続物の層が、電気接点が前記のオーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアスを1つ以上の層において含み、前記電気接点の少なくとも1つが、前記オーバーレイする相互接続用金属化構造物の前記1つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアスの少なくとも1つと接触し、前記金属線または前記接点または前記導電バイアスの少なくとも1つが、前記基板の表面中もしくは表面上にて前記半導体素子に設けられる前記電気接点の少なくとも1つと接触し、前記オーバーレイする相互接続用金属化構造物の表面上に設けられる前記電気接点が、偶数と奇数の隣接接点箇所の対に分けられ、これにより1つの電気接点が一つの対だけに属することができる;
(c) 前記オーバーレイする相互接続用金属化構造物上にパッシベーション層を付着させる工程;
(d) 前記パッシベーション層に対しパターン焼付け処理とエッチング処理を施し、前記パッシベーション層に開口を作製する工程、このとき少なくとも1つの開口が、前記オーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている前記電気接点の少なくとも1つの平らな接点をオーバーレイする;
(e) 前記パッシベーション層に作製される前記開口を含めた前記パッシベーション層の表面上に導電性物質の第1の層を付着させる工程;
(f) 前記第1の導電性物質層に対しパターン焼付け処理とエッチング処理を施し、前記オーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられる前記偶数箇所の電気接点の少なくとも1つに開口を作製し、そして前記コンデンサの前記底板を作製する工程;
(g) 前記偶数箇所の電気接点の少なくとも1つに対する前記開口を含めた前記第1の導電性物質層の表面上に誘電体層を付着させる工程;
(h) 前記誘電体層に対しパターン焼付け処理とエッチング処理を施し、前記偶数箇所の電気接点の少なくとも1つに対する前記誘電体層に開口を作製し、前記偶数箇所の電気接点の少なくとも1つを部分的に露出させ、そして前記上板と前記底板との間に挿入される前記誘電体層を作製する工程;
(i) 前記誘電体層に作製される少なくとも1つの開口を含めた前記誘電体層の表面上に第2の導電性物質層を付着させる工程; および
(j) 前記第2の導電性物質層に対しパターン焼付け処理とエッチング処理を施し、前記コンデンサの前記上板を作製する工程;
を含む前記方法。
【００７１】
１１ 前記パッシベーション層をパターン焼付けおよびエッチングする前記工程の後に行われる追加の処理工程として、
前記パッシベーション層において作製される前記開口を含めた前記のパターン焼付け・エッチング処理したパッシベーション層の表面上に、絶縁・分離用ポリマー層を付着させる工程; および
前記絶縁・分離用ポリマー層に対しパターン焼付け処理とエッチング処理を施し、前記オーバーレイする相互接続用金属化構造物の表面上の前記偶数箇所の電気接点の少なくとも1つと整列する少なくとも1つの開口を前記絶縁・分離用ポリマー層に作製する工程;
を含む、上記10記載の方法。
【００７２】
１２ 硬化後の前記絶縁・分離用ポリマー層の厚さが約1.0〜150um.の範囲である、上記11記載の方法。
１３ 前記絶縁・分離用ポリマー層がスピンオンコーティングされ、そして硬化される、上記11記載の方法。
【００７３】
１４ 半導体基板の表面上に高性能集積回路用の抵抗器を形成する方法であって、
(a) 半導体素子に設けられる電気接点を半導体基板の能動表面中もしくは能動表面上に有する半導体基板を、半導体素子が作製されている表面中もしくは表面上に供給する工程;
(b) 相互接続物の１つ以上の層を含んだオーバーレイする相互接続用金属化構造物を前記半導体基板の能動表面上に作製する工程、このとき前記相互接続物の層が、電気接点が前記のオーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアスを1つ以上の層において含み、前記電気接点の少なくとも1つが、前記オーバーレイする相互接続用金属化構造物の前記1つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアスの少なくとも1つと接触し、前記金属線または前記接点または前記導電バイアスの少なくとも1つが、前記基板の表面中もしくは表面上にて前記半導体素子に設けられる前記電気接点の少なくとも1つと接触する;
(c) 前記オーバーレイする相互接続用金属化構造物上にパッシベーション層を付着させる工程;
(d) 前記パッシベーション層に対しパターン焼付け処理とエッチング処理を施し、前記パッシベーション層に開口を作製する工程、このとき前記開口の少なくとも2つが、前記オーバーレイする相互接続用金属化構造物の表面中に設けられている電気接点の少なくとも一対をオーバーレイする;
(e) 前記パッシベーション層に作製される前記開口を含めた前記パッシベーション層の表面上に導電性物質層を付着させる工程; および
(f) 前記導電性物質層に対しパターン焼付け処理とエッチング処理を施し、前記パッシベーション層に作製される前記開口の少なくとも一対に相互接続する導電性物質層を作製し、そして前記抵抗器を作製する工程;
を含む前記方法。
【００７４】
１５ 半導体基板の表面上に高性能集積回路用の抵抗器を形成する方法であって、
(a) 半導体素子に設けられる電気接点を半導体基板の能動表面中もしくは能動表面上に有する半導体基板を、半導体素子が作製されている表面中もしくは表面上に供給する工程;
(b) 相互接続物の１つ以上の層を含んだオーバーレイする相互接続用金属化構造物を前記半導体基板の能動表面上に作製する工程、このとき前記相互接続物の層が、電気接点が前記のオーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアスを1つ以上の層において含み、前記電気接点の少なくとも1つが、前記オーバーレイする相互接続用金属化構造物の前記1つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアスの少なくとも1つと接触し、前記金属線または前記接点または前記導電バイアスの少なくとも1つが、前記基板の表面中もしくは表面上にて前記半導体素子に設けられる前記電気接点の少なくとも1つと接触する;
(c) 前記オーバーレイする相互接続用金属化構造物上にパッシベーション層を付着させる工程;
(d) 前記パッシベーション層に対しパターン焼付け処理とエッチング処理を施し、前記パッシベーション層に開口を作製する工程、このとき前記開口の少なくとも2つが、前記オーバーレイする相互接続用金属化構造物の表面中に設けられている電気接点の少なくとも一対をオーバーレイし、部分的に露出させる;
(e) 前記パッシベーション層に作製される前記開口を含めた前記パターン焼付け・エッチング処理したパッシベーション層の表面上に絶縁・分離用ポリマー層を付着させる工程;
(f) 前記絶縁・分離用ポリマー層に対しパターン焼付け処理とエッチング処理を施し、前記パッシベーション層に作製される少なくとも一対の開口と整列する少なくとも一対の開口を前記絶縁・分離用ポリマー層に作製し、そして前記オーバーレイする相互接続用金属化構造物の表面中に設けられている電気接点の少なくとも一対を部分的に露出させる工程;
(g) 前記絶縁・分離用ポリマー層に作製される前記開口を含めた前記絶縁・分離用ポリマー層の表面上に導電性物質層を付着させる工程; および
(h) 前記導電性物質層に対しパターン焼付け処理とエッチング処理を施し、前記パッシベーション層に作製される前記開口の少なくとも一対と相互接続する導電性物質層を作製し、そして前記抵抗器を作製する工程;
を含む前記方法。
【００７５】
１６ 前記パッシベーション層が約0.15〜2.0um.の範囲の厚さのプラズマエンハンストCVD(PECVD)酸化物層を含み、前記酸化物層の上に約0.5〜2.0um.の範囲の厚さのPECVD窒化物層が付着されている、上記15記載の方法。
【００７６】
１７ 前記絶縁・分離用ポリマー層がポリイミドまたはベンゾシクロブテン(BCB)のポリマーを含む、上記15記載の方法。
１８ 硬化後の前記絶縁・分離用ポリマー層の厚さが約1.0〜150um.の範囲である、上記15記載の方法。
【００７７】
１９ 前記絶縁・分離用ポリマー層がスピンオンコーティングされ、そして硬化される、上記15記載の方法。
２０ 前記絶縁・分離用ポリマー層が、スピンオンコーティングと硬化の複数処理工程に付される、上記19記載の方法。
【００７８】
２１ 半導体基板の表面上にディスクリートの電装品を実装する方法であって、
(a) 半導体素子に設けられる電気接点を半導体基板の能動表面中もしくは能動表面上に有する半導体基板を、半導体素子が作製されている表面中もしくは表面上に供給する工程;
(b) 相互接続物の１つ以上の層を含んだオーバーレイする相互接続用金属化構造物を前記半導体基板の能動表面上に作製する工程、このとき前記相互接続物の層が、電気接点が前記のオーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアスを1つ以上の層において含み、前記電気接点の少なくとも1つが、前記オーバーレイする相互接続用金属化構造物の前記1つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアスの少なくとも1つと接触し、前記金属線または前記接点または前記導電バイアスの少なくとも1つが、前記基板の表面中もしくは表面上にて前記半導体素子に設けられる前記電気接点の少なくとも1つと接触する;
(c) 前記オーバーレイする相互接続用金属化構造物上にパッシベーション層を付着させる工程;
(d) 前記パッシベーション層に対しパターン焼付け処理とエッチング処理を施し、前記パッシベーション層に開口を作製する工程、このとき前記開口の少なくとも2つが、前記オーバーレイする相互接続用金属化構造物の表面中に設けられている電気接点の少なくとも一対をオーバーレイし、少なくとも一対の電気接点を前記パッシベーション層にもたらす;
(e) 前記パッシベーション層に作製される前記開口を含めた前記パターン焼付け・エッチング処理したパッシベーション層の表面上に絶縁・分離用ポリマー層を付着させる工程;
(f) 前記絶縁・分離用ポリマー層に対しパターン焼付け処理とエッチング処理を施し、前記パッシベーション層にもたらされる少なくとも一対の電気接点と整列する少なくとも一対の開口を前記絶縁・分離用ポリマー層に作製する工程;
(g) 前記パッシベーション層にもたらされる少なくとも一対の電気接点の表面上に導電性物質層を選択的に付着させ、前記絶縁・分離用ポリマー層に作製される前記開口を充填し、前記絶縁・分離用ポリマー層を通して導電プラグを作製する工程、このとき前記導電プラグが、前記パッシベーション層にもたらされる電気接点の少なくとも一対をオーバーレイする;
(h) 前記導電プラグの表面上にはんだ層を選択的に作製する工程;
(i) 前記ディスクリートの電装品が前記の選択的に作製されるはんだ層と整列するよう、前記ディスクリートの電装品を、前記の選択的に作製されるはんだ層の上に、且つ前記の選択的に作製されるはんだ層と整列した状態にて配置する工程; および
(j) 前記の選択的に作製されるはんだ層を流し、前記ディスクリートの電装品と前記導電プラグとを接続するはんだボールを前記絶縁・分離用ポリマー層において作製し、これによって前記ディスクリートの電装品と一対の電気接点とを前記パッシベーション層において接続する工程;
を含む前記方法。
【００７９】
２２ 前記絶縁・分離用ポリマー層がポリイミドまたはベンゾシクロブテン(BCB)のポリマーを含む、上記21記載の方法。
２３ 硬化後の前記絶縁・分離用ポリマー層の厚さが約1.0〜150um.の範囲である、上記21記載の方法。
【００８０】
２４ 前記絶縁・分離用ポリマー層が、スピンオンコーティングと硬化の複数処理工程に付される、上記21記載の方法。
２５ 前記ディスクリートの電装品が、抵抗器、コンデンサ、およびインダクターを含む群から選ばれる、上記21記載の方法。
【００８１】
２６ 半導体基板の表面上にディスクリートの電装品を実装する方法であって、
(a) 半導体素子に設けられる電気接点を半導体基板の能動表面中もしくは能動表面上に有する半導体基板を、半導体素子が作製されている表面中もしくは表面上に供給する工程;
(b) 相互接続物の１つ以上の層を含んだオーバーレイする相互接続用金属化構造物を前記半導体基板の能動表面上に作製する工程、このとき前記相互接続物の層が、電気接点が前記のオーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアスを1つ以上の層において含み、前記電気接点の少なくとも1つが、前記オーバーレイする相互接続用金属化構造物の前記1つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアスの少なくとも1つと接触し、前記金属線または前記接点または前記導電バイアスの少なくとも1つが、前記基板の表面中もしくは表面上にて前記半導体素子に設けられる前記電気接点の少なくとも1つと接触する;
(c) 前記オーバーレイする相互接続用金属化構造物上にパッシベーション層を付着させる工程;
(d) 前記パッシベーション層に対しパターン焼付け処理とエッチング処理を施し、前記パッシベーション層に開口を作製する工程、このとき前記開口の少なくとも2つが、前記オーバーレイする相互接続用金属化構造物の表面中に設けられている電気接点の少なくとも一対をオーバーレイし、少なくとも一対の電気接点を前記パッシベーション層にもたらす;
(e) 前記パッシベーション層において、少なくとも一対の電気接点の表面上にはんだ層を選択的に作製する工程;
(f) 前記ディスクリートの電装品の電気接点が前記の選択的に作製されるはんだ層と整列するよう、前記ディスクリートの電装品を、前記の選択的に作製されるはんだ層の上に、且つ前記の選択的に作製されるはんだ層と整列した状態にて配置する工程; および
(g) 前記の選択的に作製されるはんだ層を流し、前記ディスクリートの電装品と少なくとも一対の電気接点とを前記パッシベーション層において接続するはんだボールを作製する工程;
を含む前記方法。
【００８２】
２７ 前記ディスクリートの電装品が、抵抗器、コンデンサ、およびインダクターを含む群から選ばれる、上記26記載の方法。
２８ (a) 半導体素子に設けられる電気接点を半導体基板の能動表面中もしくは能動表面上に有する、半導体素子が作製されている表面中もしくは表面上における半導体基板;
(b) 前記基板の能動表面上の、相互接続物の1つ以上の層を含むオーバーレイする相互接続用金属化構造物、このとき前記相互接続物の層が、電気接点が前記のオーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアスを1つ以上の層において含み、前記電気接点の少なくとも1つが、前記オーバーレイする相互接続用金属化構造物の前記1つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアスの少なくとも1つと接触し、前記金属線または前記接点または前記導電バイアスの少なくとも1つが、前記基板の表面中もしくは表面上にて前記半導体素子に設けられる前記電気接点の少なくとも1つと接触する;
(c) 前記オーバーレイする相互接続用金属化構造物上に付着させるパッシベーション層;
(d) 前記パッシベーション層より実質的に厚くて、前記相互接続用金属化構造物を作製するのに使用される誘電体中間層よりも実質的に厚い、前記パッシベーション層上に付着させる絶縁・分離用ポリマー層; および
(e) 前記オーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている前記電気接点の少なくとも一対を露出させるために、前記絶縁・分離用ポリマー層を通して、および前記パッシベーション層を通して形成される開口、このとき前記開口に導電性物質が充填されて、前記開口を通る金属接点が作製される;
を含み、前記絶縁・分離用ポリマー層の表面上に形成され、前記オーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている前記電気接点の少なくとも一対に接続されている、半導体基板の表面をオーバーレイする高性能集積回路のためのインダクター。
【００８３】
２９ 前記オーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている前記電気接点のサイズが約0.3um.〜約50um.の範囲である、上記28記載のインダクター。
【００８４】
３０ 前記パッシベーション層が約0.15〜2.0um.の範囲の厚さのプラズマエンハンストCVD(PECVD)酸化物層を含み、前記酸化物層の上に約0.5〜2.0um.の範囲の厚さのPECVD窒化物層が付着されている、上記28記載のインダクター。
【００８５】
３１ 前記絶縁・分離用ポリマー層がポリイミドまたはベンゾシクロブテン(BCB)のポリマーを含む、上記28記載のインダクター。
３２ 硬化後の前記絶縁・分離用ポリマー層の厚さが約1.0〜150um.の範囲である、上記28記載のインダクター。
【００８６】
３３ 前記絶縁・分離用ポリマー層がスピンオンコーティングされ、そして硬化される、上記28記載のインダクター。
３４ 前記絶縁・分離用ポリマー層が、スピンオンコーティングと硬化の複数処理工程に付される、上記28記載のインダクター。
【００８７】
３５ 前記オーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている前記電気接点が、スパッタアルミニウム、CVDタングステン、CVD銅、電気メッキ金、電気メッキ銅、電気メッキ銀、無電解金、および無電解ニッケルを含む群から選ばれる物質を含む、上記28載のインダクター。
【００８８】
３６ 前記インダクターが誘電体中に埋め込まれ、そしてさらにパッシベーション層によって被覆される、上記28記載のインダクター。
３７ 前記誘電体が前記誘電体がlow-K誘電体である、上記36
記載のインダクター。
【００８９】
３８ 厚さが約2〜50キロオングストロームより大きくて、そして表面積が、前記インダクターが前記絶縁・分離用ポリマー層をほぼオーバーレイする表面積より大きい、前記パッシベーション層をオーバーレイする強磁性物質の1つ以上の層を追加することにより、前記パッシベーション層の表面とその上に付着させた絶縁・分離用ポリマー層との間に、前記強磁性物質の1つ以上の層が挿入される、上記28記載のインダクター。
【００９０】
３９ 前記インダクターが螺旋状設計物であって、前記絶縁・分離用ポリマー層の表面上に、および前記絶縁・分離用ポリマー層の表面に平行な平面中に作製される、上記28記載のインダクター。
【００９１】
４０ 前記インダクターが、ダマスク模様加工法を使用して作製される、上記28記載のインダクター。
４１ 前記インダクターが、写真焼き付けの方法と写真エッチングの方法を使用して作製される、上記28記載のインダクター。
【００９２】
４２ 上板、底板、および前記上板と前記底板との間に挿入された誘電体層を含む、半導体基板の表面上の高性能集積回路用コンデンサであって、
(a) 半導体素子に設けられる電気接点を半導体基板の能動表面中もしくは能動表面上に有する、半導体素子が作製されている表面中もしくは表面上の半導体基板;
(b) 相互接続物の１つ以上の層を前記基板の能動表面上に含んだオーバーレイする相互接続用金属化構造物、このとき前記相互接続物の層が、電気接点が前記のオーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアスを1つ以上の層において含み、前記電気接点の少なくとも1つが、前記オーバーレイする相互接続用金属化構造物の前記1つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアスの少なくとも1つと接触し、前記金属線または前記接点または前記導電バイアスの少なくとも1つが、前記基板の表面中もしくは表面上にて前記半導体素子に設けられる前記電気接点の少なくとも1つと接触し、前記オーバーレイする相互接続用金属化構造物の表面上に設けられる前記電気接点が、偶数と奇数の隣接接点箇所の対に分けられ、これにより1つの電気接点が一つの対だけに属することができる;
(c) 前記オーバーレイする相互接続用金属化構造物上に付着させたパッシベーション層;
(d) 前記パッシベーション層に作製された開口、このとき少なくとも1つの開口が、前記オーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている前記電気接点の少なくとも1つの平らな接点をオーバーレイする;
(e) 前記パッシベーション層に作製された前記開口を含む前記パッシベーション層の表面上に付着させた導電性物質の第1の層;
(f) 前記オーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられた前記偶数箇所の電気接点の少なくとも1つに対する、前記第1の導電性物質層に作製された開口、このとき前記第1の導電性物質層が前記コンデンサの前記底板を形成する;
(g) 前記偶数箇所の電気接点の少なくとも1つに対する前記開口を含めた前記第1の導電性物質層の表面上に付着させた誘電体層;
(h) 前記偶数箇所の電気接点の少なくとも1つに対する、前記誘電体層における開口、このとき前記開口が、前記偶数箇所の電気接点の少なくとも1つを部分的に露出させ、前記上板と前記底板との間に挿入された前記誘電体層を構成する; および
(i) 前記誘電体層に作製された少なくとも1つの開口を含めた前記誘電体層の表面上に付着させた第2の導電性物質層;
を含み、前記コンデンサの前記上板が、前記第2の導電性物質層にパターン焼付け処理とエッチング処理を施すことによって作製されている前記コンデンサ。
【００９３】
４３ 前記のパターン焼付け・エッチング処理したパッシベーション層上に、
前記パッシベーション層に作製された前記開口を含めた前記パターン焼付け・エッチング処理したパッシベーション層の表面上に付着させた絶縁・分離用ポリマー層; および
前記オーバーレイする相互接続用金属化構造物の表面上における前記偶数箇所の電気接点の少なくとも1つと整列している、前記絶縁・分離用ポリマー層に作製された少なくとも1つの開口;
をさらに含む、上記42記載のコンデンサ。
【００９４】
４４ 前記パッシベーション層が約0.15〜2.0um.の範囲の厚さのプラズマエンハンストCVD(PECVD)酸化物層を含み、前記酸化物層の上に約0.5〜2.0um.の範囲の厚さのPECVD窒化物層が付着されている、上記42記載のコンデンサ。
【００９５】
４５ 前記絶縁・分離用ポリマー層がポリイミドまたはベンゾシクロブテン(BCB)のポリマーを含む、上記43記載のコンデンサ。
４６ 硬化後の前記絶縁・分離用ポリマー層の厚さが約1.0〜150um.の範囲である、上記43記載のコンデンサ。
【００９６】
４７ 前記絶縁・分離用ポリマー層がスピンオンコーティングされ、そして硬化される、上記43記載の方法。
４８ (a) 半導体素子に設けられる電気接点を半導体基板の能動表面中もしくは能動表面上に有する、半導体素子が作製されている表面中もしくは表面上の半導体基板;
(b) 相互接続物の１つ以上の層を前記基板の能動表面上に含んだオーバーレイする相互接続用金属化構造物、このとき前記相互接続物の層が、電気接点が前記のオーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアスを1つ以上の層において含み、前記電気接点の少なくとも1つが、前記オーバーレイする相互接続用金属化構造物の前記1つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアスの少なくとも1つと接触し、前記金属線または前記接点または前記導電バイアスの少なくとも1つが、前記基板の表面中もしくは表面上にて前記半導体素子に設けられる前記電気接点の少なくとも1つと接触する;
(c) 前記オーバーレイする相互接続用金属化構造物上に付着させたパッシベーション層;
(d) 前記パッシベーション層に作製された開口、このとき前記開口の少なくとも2つが、前記オーバーレイする相互接続用金属化構造物の表面中に設けられている前記電気接点の少なくとも一対をオーバーレイする;
(e) 前記パッシベーション層に作製された前記開口を含む前記パッシベーション層の表面上に付着させた導電性物質の層;および
(f) 前記パッシベーション層に作製された前記開口の少なくとも一対を相互接続する導電性物質の層、これにより抵抗器が作製される;
を含む、半導体基板の表面上における高性能集積回路のための抵抗器。
【００９７】
４９ 前記パッシベーション層が約0.15〜2.0um.の範囲の厚さのプラズマエンハンストCVD(PECVD)酸化物層を含み、前記酸化物層の上に約0.5〜2.0um.の範囲の厚さのPECVD窒化物層が付着されている、上記48記載の抵抗器。
【００９８】
５０ (a) 半導体素子に設けられる電気接点を半導体基板の能動表面中もしくは能動表面上に有する、半導体素子が作製されている表面中もしくは表面上の半導体基板;
(b) 相互接続物の１つ以上の層を前記基板の能動表面上に含んだオーバーレイする相互接続用金属化構造物、このとき前記相互接続物の層が、電気接点が前記のオーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアスを1つ以上の層において含み、前記電気接点の少なくとも1つが、前記オーバーレイする相互接続用金属化構造物の前記1つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアスの少なくとも1つと接触し、前記金属線または前記接点または前記導電バイアスの少なくとも1つが、前記基板の表面中もしくは表面上にて前記半導体素子に設けられる前記電気接点の少なくとも1つと接触する;
(c) 前記オーバーレイする相互接続用金属化構造物上に付着させたパッシベーション層;
(d) 前記パッシベーション層に作製された開口、このとき前記開口の少なくとも2つが、前記オーバーレイする相互接続用金属化構造物の表面中に設けられている電気接点の少なくとも一対をオーバーレイし、そして部分的に露出させる;
(e) 前記パッシベーション層に作製された前記開口を含む前記パターン焼付け・エッチング処理したパッシベーション層の表面上に付着させた絶縁・分離用ポリマー層;
(f) 前記パッシベーション層に作製された開口の少なくとも一対と整列し、前記オーバーレイする相互接続用金属化構造物の表面中に設けられている電気接点の少なくとも一対を部分的に露出させる、前記絶縁・分離用ポリマー層における少なくとも一対の開口;
(g) 前記絶縁・分離用ポリマー層において作製された前記開口を含む前記絶縁・分離用ポリマー層の表面上に付着させた導電性物質の層; および
(h) 前記パッシベーション層に作製された前記開口の少なくとも一対を相互接続する導電性物質の層、これにより抵抗器が作製される;
を含む、半導体基板の表面上における高性能集積回路のための抵抗器。
【００９９】
５１ 前記パッシベーション層が約0.15〜2.0um.の範囲の厚さのプラズマエンハンストCVD(PECVD)酸化物層を含み、前記酸化物層の上に約0.5〜2.0um.の範囲の厚さのPECVD窒化物層が付着されている、上記50記載の抵抗器。
【０１００】
５２ 前記絶縁・分離用ポリマー層がポリイミドまたはベンゾシクロブテン(BCB)のポリマーを含む、上記50記載の抵抗器。
５３ 硬化後の前記絶縁・分離用ポリマー層の厚さが約1.0〜150um.の範囲である、上記50記載の抵抗器。
【０１０１】
５４ 前記絶縁・分離用ポリマー層がスピンオンコーティングされ、そして硬化される、上記50記載の抵抗器。
５５ 前記絶縁・分離用ポリマー層が、スピンオンコーティングと硬化の複数処理工程に付される、上記50記載の抵抗器。
【０１０２】
５６ 半導体基板の表面上におけるディスクリートの電装品であって、
(a) 半導体素子に設けられる電気接点を半導体基板の能動表面中もしくは能動表面上に有する、半導体素子が作製されている表面中もしくは表面上の半導体基板;
(b) 相互接続物の１つ以上の層を前記基板の能動表面上に含んだオーバーレイする相互接続用金属化構造物、このとき前記相互接続物の層が、電気接点が前記のオーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアスを1つ以上の層において含み、前記電気接点の少なくとも1つが、前記オーバーレイする相互接続用金属化構造物の前記1つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアスの少なくとも1つと接触し、前記金属線または前記接点または前記導電バイアスの少なくとも1つが、前記基板の表面中もしくは表面上にて前記半導体素子に設けられる前記電気接点の少なくとも1つと接触する;
(c) 前記オーバーレイする相互接続用金属化構造物上に付着させたパッシベーション層;
(d) 前記パッシベーション層に作製された開口、このとき前記開口の少なくとも2つが、前記オーバーレイする相互接続用金属化構造物の表面中に設けられている電気接点の少なくとも一対をオーバーレイし、少なくとも一対の電気接点を前記パッシベーション層にもたらす;
(e) 前記パッシベーション層に作製された前記開口を含む前記パターン焼付け・エッチング処理したパッシベーション層の表面上に付着させた絶縁・分離用ポリマー層;
(f) 前記パッシベーション層に設けられた電気接点の少なくとも一対と整列していて、前記絶縁・分離用ポリマー層に作製された少なくとも一対の開口;
(g) 前記パッシベーション層にもたらされた電気接点の少なくとも一対の表面上に選択的に付着させた導電性物質の層、このとき前記絶縁・分離用ポリマー層に作製された前記開口が充填され、前記絶縁・分離用ポリマー層を通して導電プラグが作製され、前記導電プラグが、前記パッシベーション層にもたらされた電気接点の少なくとも一対をオーバーレイする; および
(h) 前記導電プラグの表面上に選択的に作製されたはんだ層;
を含み、このとき前記ディスクリートの電装品の電気接点が前記選択的に作製されたはんだ層と整列するよう、前記ディスクリートの電装品が、前記選択的に作製されたはんだ層の上で且つ前記選択的に作製されたはんだ層と整列した状態で配置され、前記選択的に作製されたはんだ層が流され、前記絶縁・分離用ポリマー層における前記導電プラグと前記ディスクリートの電装品とを接続するはんだボールが作製され、これによって前記パッシベーション層における一対の電気接点と前記ディスクリートの電装品とが接続される、前記ディスクリートの電装品。
【０１０３】
５７ 前記パッシベーション層が約0.15〜2.0um.の範囲の厚さのプラズマエンハンストCVD(PECVD)酸化物層を含み、前記酸化物層の上に約0.5〜2.0um.の範囲の厚さのPECVD窒化物層が付着されている、上記56記載のディスクリートの電装品。
【０１０４】
５８ 前記絶縁・分離用ポリマー層がポリイミドまたはベンゾシクロブテン(BCB)のポリマーを含む、上記56記載のディスクリートの電装品。
５９ 硬化後の前記絶縁・分離用ポリマー層の厚さが約1.0〜150um.の範囲である、上記56記載のディスクリートの電装品。
【０１０５】
６０ 前記絶縁・分離用ポリマー層がスピンオンコーティングされ、そして硬化される、上記56記載のディスクリートの電装品。
６１ 前記絶縁・分離用ポリマー層が、スピンオンコーティングと硬化の複数処理工程に付される、上記56記載のディスクリートの電装品。
【０１０６】
６２ 前記ディスクリートの電装品が、抵抗器、コンデンサ、およびインダクターを含む群から選ばれる、上記56記載のディスクリートの電装品。
６３ 半導体基板の表面上に実装されたディスクリートの電装品であって、
(a) 半導体素子に設けられる電気接点を半導体基板の能動表面中もしくは能動表面上に有する、半導体素子が作製されている表面中もしくは表面上の半導体基板;
(b) 相互接続物の１つ以上の層を前記基板の能動表面上に含んだオーバーレイする相互接続用金属化構造物、このとき前記相互接続物の層が、電気接点が前記のオーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアスを1つ以上の層において含み、前記電気接点の少なくとも1つが、前記オーバーレイする相互接続用金属化構造物の前記1つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアスの少なくとも1つと接触し、前記金属線または前記接点または前記導電バイアスの少なくとも1つが、前記基板の表面中もしくは表面上にて前記半導体素子に設けられる前記電気接点の少なくとも1つと接触する;
(c) 前記オーバーレイする相互接続用金属化構造物上に付着させたパッシベーション層;
(d) 前記パッシベーション層に作製された開口、このとき前記開口の少なくとも2つが、前記オーバーレイする相互接続用金属化構造物の表面中に設けられている電気接点の少なくとも一対をオーバーレイし、少なくとも一対の電気接点を前記パッシベーション層にもたらす; および
(e) 前記パッシベーション層における少なくとも一対の電気接点の表面上に選択的に付着させたはんだ層;
を含み、このとき前記ディスクリートの電装品の電気接点が前記選択的に付着させたはんだ層と整列するよう、前記ディスクリートの電装品が、前記選択的に付着させたはんだ層の上で且つ前記選択的に付着させたはんだ層と整列した状態で配置され、前記選択的に付着させたはんだ層が流され、前記パッシベーション層における少なくとも一対の電気接点と前記ディスクリートの電装品とが接続される、前記ディスクリートの電装品。
【０１０７】
６４ 前記パッシベーション層が約0.15〜2.0um.の範囲の厚さのプラズマエンハンストCVD(PECVD)酸化物層を含み、前記酸化物層の上に約0.5〜2.0um.の範囲の厚さのPECVD窒化物層が付着されている、上記63記載のディスクリートの電装品。
【０１０８】
６５ 前記ディスクリートの電装品が、抵抗器、コンデンサ、およびインダクターを含む群から選ばれる、上記63記載のディスクリートの電装品。
６６ 前記インダクターがパッシベーション層の表面をオーバーレイするように作製され、これによってポリイミドの層が施されない、上記1記載の方法。
【０１０９】
６７ 前記インダクターがポリマー層をオーバーレイする螺旋状構造物であって、前記ポリマー層がパッシベーション層をオーバーレイする、上記1記載の方法。
【０１１０】
６８ 前記インダクターがパッシベーション層をオーバーレイする螺旋状構造物であって、これによりポリイミドの層が施されない、上記1記載の方法。
６９ 前記絶縁・分離用ポリマー層が乾燥ラミネートフィルムである、上記11記載の方法。
【０１１１】
７０ 前記絶縁・分離用ポリマー層が乾燥ラミネートフィルムである、上記15記載の方法。
７１ 前記はんだボールが、電気メッキ、スクリーン印刷、およびボールマウンティングによって作製される、上記21記載の方法。
【０１１２】
７２ 前記絶縁・分離用ポリマー層が乾燥ラミネートフィルムである、上記21記載の方法。
７３ 前記絶縁・分離用ポリマー層が乾燥ラミネートフィルムである、上記28記載の方法。
【０１１３】
７４ 前記インダクターが螺旋状設計物であって、前記絶縁・分離用ポリマー層の表面上に、および前記絶縁・分離用ポリマー層の表面に平行な平面中に作製され、これによって前記ポリマー層がパッシベーション層の表面上に付着される、上記28記載のインダクター。
【０１１４】
７５ 前記インダクターが螺旋状設計物であって、前記絶縁・分離用ポリマー層の表面上に、および前記絶縁・分離用ポリマー層の表面に平行な平面中に作製され、これによって前記ポリマー層がポリイミド層の表面上に付着され、これによって前記ポリイミド層がパッシベーション層の表面上に付着される、上記28記載のインダクター。
【０１１５】
７６ 前記絶縁・分離用ポリマー層が乾燥ラミネートフィルムである、上記43記載のコンデンサ。
７７ 前記絶縁・分離用ポリマー層が乾燥ラミネートフィルムである、上記50記載の抵抗器。
【０１１６】
７８ 前記絶縁・分離用ポリマー層が乾燥ラミネートフィルムである、上記56記載のディスクリートの電装品。
【図面の簡単な説明】
【図１】図1は、本一部継続出願による発明の相互接続スキームの断面を示している。
【図２】図2は、厚いポリイミド層の表面上にインダクターが作製されているという本一部継続出願が拡大された場合の断面を示している。
【図３】図3は、本発明の方法に従って作製されるインダクターの上面図を示している。
【図４】図4は、基板とオーバーレイしている層の断面を示しており、厚いポリイミド層の表面上にインダクーが作製され、インダクターを下側のシリコン基板から絶縁するために強磁性物質の層がさらに加えられている。
【図５】図5は、本一部継続出願の方法に従って基板表面上に作製されている複数層と基板とを単純化させた場合の断面を示している。
【図６】図6は、パッシベーション層の上にインダクターが加えられた場合の、図5の断面を示している。
【図７】図7は、基板の表面上にパッシベーション層を付着させ、パッシベーション層の表面上にコンデンサが作製されている場合の断面を示している。
【図８】図8は、厚いポリマー層中にバイアスを作製することによってパッシベーション層の表面上に作製されたインダクターの三次元図を示している。
【図９】図9は、厚いポリイミド層の表面上に付着させた厚いポリマー層中に作製されたインダクターの三次元図を示している。
【図１０】図10は、基板の表面上にパッシベーション層を付着させ、パッシベーション層の上に厚いポリイミド層を付着させ、そして厚いポリイミド層の表面上にコンデンサが作製されている場合の断面を示している。
【図１１】図11は、基板の表面上にパッシベーション層を付着させ、パッシベーション層の表面上に抵抗器が作製されている場合の断面を示している。
【図１２】図12は、基板の表面上にパッシベーション層を付着させ、パッシベーション層の上に厚いポリイミド層を付着させ、そして厚いポリイミド層の表面上に抵抗器が作製されている場合の断面を示している。
【図１３】図13は、シリコン基板の表面上にディスクリートの電気素子が実装され、接点ボールが使用されていて、これにより基板と電気素子との間の距離が相当程度の値となり、そして厚いポリイミド層が使用されている、という場合の断面を示している。
【図１４】図14は、シリコン基板の表面上にディスクリートの電気素子が実装され、厚い接点ボールが使用されていて、これにより基板と電気素子との間の距離が相当程度の値となり、そしてポリイミド層が使用されていない、という場合の断面を示している。[0001]
This application is a continuation-in-part of US patent application Ser. No. 09 / 216,791, filed Dec. 21, 1998.
[0002]
BACKGROUND OF THE INVENTION
The present invention relates to the manufacture of high performance integrated circuits (ICs), and more particularly, by reducing high frequency electrical components (e.g., inductors) on the surface of a semiconductor substrate by reducing electromagnetic losses typically experienced at the surface of the semiconductor substrate. It relates to a method of manufacturing.
[0003]
[Prior art and problems to be solved by the invention]
A constant emphasis in semiconductor technology is to produce semiconductor devices with improved performance at a low cost. These key developments over the years have resulted in extreme miniaturization of semiconductor devices, which is made possible by a combination of semiconductor processes and constant advances in semiconductor materials and high-performance new device designs. It was. Most of the semiconductor devices manufactured today are intended to process digital data. However, there are many semiconductor designs and approaches that are aimed at incorporating analog functionality into elements that process digital and analog data simultaneously, or elements that can be used to process only analog data. One of the major problems in manufacturing analog processing circuits (using digital processing procedures and equipment) is that many of the elements used for analog circuits are generally sub-micron due to their large size. It is not easy to integrate into a device having a characteristic size close to the above range. The main elements that cause these problems are capacitors and inductors. This is because all of these elements are considerably larger in the case of a normal analog processing circuit.
[0004]
The inductor of the present invention is generally applicable in the field of the latest mobile communication applications using a compact high-frequency device. While constant improvements to the performance characteristics of this device have been achieved over the years, further improvements have been made to reduce device power consumption, reduce device size, increase available frequencies, and lower noise levels. The emphasis will be on improvement. One of the main uses of semiconductor devices in the field of mobile communications is in the manufacture of radio frequency (RF) amplifiers. An RF amplifier includes many standard elements. A main element of a general RF amplifier is a tuning circuit including an inductive element and a capacitive element. The tuning circuit depends on the values of the inductive and capacitive elements and, depending on these values, forms a frequency-dependent impedance, which makes the tuning circuit high for signals of a certain frequency. Impedance or low impedance can be provided. Thus, the tuning circuit can reject or pass the analog signal component based on the frequency of the analog signal component, and can further amplify the analog signal component. In this manner, the tuning circuit can be used as a filter for removing or removing a signal at a specific frequency, or for removing noise from a circuit component intended for analog signal processing. The tuning circuit can also be used to create a high electrical impedance by using the LC resonance of the circuit and thereby reduce the effects of parasitic capacitance that is part of the circuit. One of the problems that arise when fabricating inductors on the surface of a semiconductor substrate is high due to self-resonance caused by the parasitic capacitance between the (spiral) inductor and its underlying substrate. The use of inductors at frequencies is limited. In designing such an inductor, it is important to reduce electrostatic coupling between the fabricated inductor and the lower substrate.
[0005]
At high frequencies, the electromagnetic field generated by the inductor generates eddy currents in the lower silicon substrate. Since the silicon substrate is a resistive conductor, eddy currents consume electromagnetic energy and thus energy loss increases, resulting in a lower Q value for the capacitor. This is the main reason for the low Q value of the capacitor, so the resonant frequency of 1 / √ (LC) only limits the upper frequency limit. In addition, eddy currents induced by the inductor interfere with the performance of circuits that are physically very close to the capacitor.
[0006]
As already pointed out, one of the important elements used in making high frequency analog semiconductor elements is an inductor that forms part of an LC resonant circuit. In view of the high device density commonly found in semiconductor devices and the resulting intense use of the substrate surface area, inductors are manufactured for inductors while maintaining a high Q value for the inductor. It must incorporate the miniaturization of the required surface area. In general, an inductor manufactured on the surface of a substrate has a spiral shape, whereby a spiral-shaped object is formed in a plane parallel to the plane of the substrate. Conventional methods used to make inductors on the surface of a substrate are subject to several contracts. Most inductors with high Q values form part of a hybrid element structure or monolithic microwave integrated circuit (MMIC), or are made as discrete elements, but such fabrication is common in integrated circuits Integration into a simple manufacturing process is not easy. What can be said clearly is that by creating a circuit for the purpose of analog data manipulation and analog data storage on one monolithic semiconductor substrate, combining digital data manipulation and digital data storage functions, Many important advantages are achieved. Such advantages include reduced manufacturing costs and reduced power consumption of combined functions. However, due to the spiral shape of the inductor fabricated on the surface of the semiconductor substrate or the physical size of the line ductor, parasitic capacitance occurs between the inductor wiring and the lower substrate, causing A loss of electromagnetic energy is caused in the resistive silicon substrate on the side. These parasitic capacitances have a significant adverse effect on the functionality of the fabricated LC circuit by sharply reducing the resonant frequency of the tuning circuit being used. More seriously, the electromagnetic field generated by the inductor generates eddy currents in the lower resistive silicon substrate, which causes significant energy loss and lowers the Q value of the inductor.
[0007]
Inductor performance parameters are generally expressed as inductor quality (Q) factors. The quality factor Q of the inductor is defined as Q = Es / El, where Es is the energy stored in the reactive part of the device and El is the energy lost in the reactive part of the device. The higher the quality of the element, the closer the resistance value of the element approaches zero, and the Q factor of the element approaches infinity. In the case of an inductor made with a silicon substrate overlaid, the electromagnetic energy created by the inductor is lost primarily in the underlying resistive silicon substrate and in the metal wire being made to form the inductor. . The quality factor for the element is different from the quality associated with the filter or resonator. For a device, the quality factor serves as a measure of the purity of the reactance (or susceptance) of the device. The purity of reactance (or susceptance) may be reduced due to resistive silicon substrate, metal wire resistance, and dielectric loss. In practical arrangements, there are always some physical resistors that dissipate energy, thereby reducing the recoverable energy. The quality factor Q is a dimensionless value. When the Q value is greater than 100, the discrete inductor mounted on the surface of the printed circuit board is considered to have extremely high performance. For inductors that form part of an integrated circuit, the Q factor is typically in the range of about 3-10.
[0008]
When creating an inductor on a monolithic substrate on which additional semiconductor elements are fabricated, the upper limit of the cutoff frequency that can be achieved for inductors using conventional silicon processes due to the parasitic capacitance that occurs as part of this fabrication Is limited. For many applications, this limitation is unacceptable. Depending on the frequency at which the LC circuit is designed to resonate, a fairly large value of quality factor (eg 50 or more) must be obtained. In this regard, the prior art is limited to obtaining higher quality factor values as separate units and integrating these separate units and surrounding device functions. This negates the advantages obtained when using a monolithic structure in which the inductor and surrounding elements are made on one and the same semiconductor substrate. Non-monolithic approaches also require additional wiring to interconnect assembly sub-components, which introduces additional parasitic capacitance and resistive losses throughout the interconnecting network have. In many RF amplifier applications (eg battery powered applications), power consumption is an important point and should be as low as possible. Although increasing the power consumption can compensate to some extent for the effects of parasitic capacitance and resistive power loss, this approach also has limitations. With the rapid spread of wireless applications (such as mobile phones), there is a need for an immediate solution to these problems. Wireless communication is a rapidly expanding market, and the integration of RF integrated circuits is one of the most important issues. One approach is to significantly increase the operating frequency, for example in the range of 10-100 GHz. At such high frequencies, the quality factor values obtained from silicon-based inductors are significantly reduced. For applications in such a frequency range, monolithic inductors using materials other than silicon as the base for making inductors have been studied. Such a monolithic inductor is manufactured using, for example, sapphire or GaAs. These inductors have significantly less substrate loss than their counterparts using silicon (no eddy currents and hence no loss of electromagnetic energy), and thus inductors with much higher Q values are obtained. These inductors also have lower parasitic capacitance and thus have the ability to operate at higher frequencies. However, there is still a need to make silicon based inductors when more complex applications are required. For various applications, approaches using base materials other than silicon have proved too complex and inefficient, for example GaAs as a medium for fabricating semiconductor devices still has to be solved. There are technical challenges that must be addressed. GaAs has been shown to be a semi-insulating material at high frequencies, reducing electromagnetic losses that occur on the surface of the GaAs substrate and increasing the Q value of inductors fabricated on the GaAs surface. However, since a GaAs RF chip is expensive, a process that does not require the use of a GaAs RF chip is advantageous in terms of cost.
[0009]
Many different approaches have been attempted to incorporate the inductor into the semiconductor environment without sacrificing device performance due to substrate loss. One of these approaches is to selectively remove the silicon under the inductor by etching (using micromachining), thereby removing the effects of resistive energy loss and parasitic capacitance on the substrate. is there. Another method is to use multiple layers of metal (eg, aluminum) interconnects or copper damascene interconnects.
[0010]
Another approach uses a high resistivity silicon substrate, thereby reducing resistive loss in the silicon substrate. Resistive substrate loss at the surface of the lower substrate forms a major factor in determining the Q value of the silicon inductor. Furthermore, bias wells are arranged under the spiral conductor, and this is also intended to reduce induction loss on the surface of the substrate. A more complex approach is to create an active inductive element that simulates the electrical characteristics of the inductor when used in an active circuit. However, this approach consumes much power due to the simulated inductor and generates noise that is unacceptable for low power, high frequency applications. Both of these approaches have the common goal of increasing the quality (Q) value of the inductor and reducing the surface area required to make the inductor. The most important point in this regard is electromagnetic energy loss due to electromagnetically induced eddy currents in the silicon substrate.
[0011]
Reducing the integrated circuit geometry reduces the cost per die and improves some performance. Metal connections that connect integrated circuits to other circuits or system elements have become relatively important and, along with further miniaturization of ICs, have increasingly negative effects on circuit performance. ing. The parasitic capacitance and resistance of the metal interconnect increases, which significantly degrades chip performance. Most important in this regard is the voltage drop along the power and ground buses and the RC delay of the critical signal path. Attempting to reduce resistance by using wider metal lines results in greater capacitance of these wires.
[0012]
The latest method for fabricating an inductor on the surface of a semiconductor substrate is to fabricate the inductor under a passivation layer using a fine-line technique. However, this indicates that the physical distance between the fabricated inductor and the substrate surface on which the inductor is fabricated is extremely small (typically less than 10um), which results in large electromagnetic losses on the silicon substrate. Therefore, the Q value of the inductor is lowered. By increasing the distance between the inductor and the semiconductor surface, the electromagnetic field in the silicon substrate can be decreased inversely proportional to the distance, and the Q value of the inductor can be increased. Therefore, by creating an inductor that overlays the passivation layer (by post-passivation method), and additionally, creating an inductor on the surface of a thick dielectric (e.g. polymer) layer deposited or adhered on the surface of the passivation layer Thus, the Q value of the inductor can be increased. Furthermore, the parasitic resistance can be reduced by using a wide and thick metal to make the inductor. The method of the present invention applies these principles of post-passivation inductor fabrication, where the inductor is fabricated on a thick dielectric layer using a thicker and wider metal.
[0013]
U.S. Pat. No. 5,212,403 (Nakanishi) discloses a method of forming wiring connections for logic circuits depending on the length of the wiring connections on the inside and outside (in the wiring board on the chip).
[0014]
US Pat. No. 5,501,006 (Gehman, Jr. et al.) Discloses a structure incorporating an insulating layer between an integrated circuit (IC) and a wiring board. Distribution lead leads connect the IC bonding pads to the substrate bonding pads.
[0015]
U.S. Pat.No. 5,055,907 (Jacobs) is an extended integration that allows circuits to be integrated across chip boundaries by forming thin film multilayer wiring decals on support substrates and chips. A semiconductor structure is disclosed. However, this patent document is different from the present invention.
[0016]
US Pat. No. 5,106,461 (Volfson et al.) Discloses a multilayer interconnect structure comprising alternating combinations of polyimide (dielectric) and metal on an IC in a TAB structure.
[0017]
US Pat. No. 5,635,767 (Wenzel et al.) Discloses a method for reducing RC delay by PBGA isolating multiple metal layers.
US Pat. No. 5,686,764 (Fulcher) discloses a flip-chip substrate that reduces RC delay by isolating the power supply from the 1/0 trace.
[0018]
US Pat. No. 6,008,102 (Alfored et al.) Discloses a spiral inductor that uses two metal layers connected by a bias.
US Pat. No. 5,372,967 (Sundaram et al.) Discloses a helical inductor.
[0019]
US Pat. No. 5,576,680 (Ling) and US Pat. No. 5,884,990 (Burghartz et al.) Disclose other helical inductor designs.
[0020]
[Means for Solving the Problems]
A primary object of the present invention is to improve the RF performance of high performance integrated circuits.
Another object of the present invention is to provide a method for producing an inductor having a high Q value.
[0021]
Another object of the present invention is to replace a GaAs chip with a silicon chip as a base for producing an inductor having a high Q value.
Still another object of the present invention is to widen the frequency range of inductors fabricated on the surface of a silicon substrate.
[0022]
Yet another object of the present invention is to produce a high quality passive electrical device that overlays the surface of a silicon substrate.
In this continuation application, in a post-passivation sequence, a thick layer of dielectric is added over the passivation layer, and a wide and thick metal line is added over the thick layer of dielectric. The present invention extends this partially continued application to a wider range by further fabricating high quality electrical elements (e.g., inductors, capacitors, or resistors) on the passivation layer or on the surface of the thick dielectric layer. Yes. The method of the present invention further provides a method for mounting discrete passive electrical elements at a distance substantially away from the underlying silicon surface.
[0023]
This continuation-in-part application discloses an integrated circuit structure in which a re-distribution layer and an interconnect metal layer are made in a dielectric layer on the surface of a conventional IC. A passivation layer is deposited on the dielectric of the redistribution layer and the interconnect metal layer, and a thicker polymer layer is deposited on the surface of the passivation layer. In the present invention, high quality electrical elements are made on the surface of a thick polymer layer.
[0024]
The present invention is, among other things, manufacturing inductors using semiconductor device manufacturing methods and manufacturing procedures well known in the art (manufacturing high-Q inductors on the surface of a semiconductor substrate). Is focused on). Since the inductor of the present invention is of high quality, it can be used for high frequency applications while minimizing power loss. The present invention further addresses the fabrication of capacitors and resistors on the surface of a silicon substrate [the main objective of the method of the present invention for fabricating capacitors and resistors is therefore to form these in the underlying silicon substrate. It is to reduce the parasitic capacitances commonly caused by the device].
[0025]
Referring to FIG. 1 for a more specific description, a cross section of one embodiment of the present application is shown. Transistors and other elements (not shown in FIG. 1) are attached to the surface of the silicon substrate 10. The surface of the substrate 10 is covered with a dielectric layer 12, so that the dielectric layer 12 is deposited in the surface of the substrate 10 and on the elements mounted on the substrate 10. Conductive interconnect lines 11 are provided inside the layer 12, and these lines connect to the semiconductor elements supplied on the surface of the substrate 10.
[0026]
Layer 14 (two examples are shown) shows all of the metal and dielectric layers normally made on the dielectric layer 12, so the layer 14 shown in FIG. A plurality of dielectric layers, insulating layers, etc., and the conductive interconnect lines 13 constitute a network of electrical connections made throughout the layer 14. Electrical contacts 16 overlay layer 14 and are present on the surface of layer 14. These electrical contacts 16 may be, for example, bonding pads that reliably form electrical interconnects for transistors and other elements supplied on the surface of the substrate 10. These electrical contacts 16 are interconnection points within the IC assembly that need to be further connected to surrounding circuitry. A passivation layer 18 (eg, formed of silicon nitride) is deposited on layer 14 to prevent the lower layer from moisture and contamination.
[0027]
An important step of the application begins with depositing a thick polyimide layer 20 (depositing on the surface of layer 18). Access to electrical contact 16 must be provided, so that the pattern of openings 22, 36, and 38 is etched through polyimide layer 20 and passivation layer 18, and the pattern of openings 22, 36, and 38 is Align with the pattern. The electrical contacts 16 are electrically extended to the surface of the layer 20 by openings 22/36/38 made in the polyimide layer 20.
[0028]
The material used for the deposition of layer 20 is polyimide, but the material that can be used for this layer is not limited to polyimide and includes any known polymer (eg, SiClxOy). The above polyimide is a preferred material to be used for the method of the present invention in making the thick polymer layer 20. Examples of polymers that can be used include silicons, carbons, fluorides, chlorides, oxygens, parylene or Teflon, polycarbonate (PC), polystyrene (PS ), Polyoxide (PO), poly polooxide (PPO), and benzocyclobutene (BCB).
[0029]
Electrical contact with the contacts 16 can be ensured by filling the openings 22/36/38 with a conductive material. The upper surface 24 of these metal conductors is included in the openings 22/36/38 and can be used to connect the IC to its environment and further integrate into the surrounding electrical circuitry. This latter description allows the semiconductor elements attached to the surface of the substrate 10 to be further connected to surrounding elements and circuits via conductive interconnects contained in the openings 22/36/38. Is the same as saying. Interconnect pads 26 and 28 are formed on the surface 24 of the metal interconnect received in openings 22, 36, and 38. These pads 26 and 28 may be designs having any width and thickness as long as they can accommodate specific circuit design requirements. One pad can be used as a flip chip pad, for example. Other pads can be used for power distribution or as ground terminals or signal buses. For example, as shown in FIG. 1, the following connections can be made into pads: pad 26 can function as a flip chip pad and pad 28 can function as a flip chip pad Alternatively, it can be connected to a power source, ground terminal, or electrical signal bus. There is no connection between the pad size shown in FIG. 1 and the possible electrical connections that this pad can use. The pad size, standard practice, and constraints on designing the electrical circuit determine whether an electrical connection can be obtained for which a given pad is useful.
[0030]
The following description relates to the size and number of contacts 16 in FIG. Since these contacts 16 are located on a thin dielectric (layer 14 in FIG. 1), the pad size should not be too large. This is because a large capacitance is generated when the pad size is large. In addition, a large pad size interferes with the routing capability of the metal layer. Therefore, it is preferable to keep the size of the pad 16 relatively small. However, the size of the pad 16 is further directly related to the aspect ratio of the bias 22/36/38. In view of the etching and filling, the acceptable aspect ratio is about 5. Based on these considerations, the size of the contact pad 16 is on the order of 0.5 um to 30 um, and the exact size depends on the thickness of the layers 18 and 20.
[0031]
This application does not limit the number of contact pads that can be incorporated into a design, and this number depends on package design requirements. Layer 18 in FIG. 1 may be a general IC passivation layer.
[0032]
The most commonly used passivation layers in the state of the art are plasma enhanced CVD (PECVD) oxide layers and plasma enhanced CVD nitride layers. In forming the passivation layer 18, about 0.2um. Of PECVD oxide layer is deposited first, followed by about 0.7um. Of nitride layer. The passivation layer 18 is extremely important because it protects the device wafer from ionic contamination by moisture and foreign matter. It is very important to place this layer between the sub-micron process (for integrated circuits) and the tens-micron process (for interconnected metallization structures). This is because a cheaper process with less stringent clean room requirements is possible for the process of making interconnected metallized structures.
[0033]
Layer 20 is a thick polymer (eg, polyimide) dielectric layer having a thickness (after curing) greater than 2 um. The range of polymer thickness can be from 2um to 150um, depending on the electrical design requirements.
[0034]
For the deposition of the layer 20, it is possible to use, for example, polyimide HD2732 or 2734 made by Hitachi-DuPont. The polyimide can be spin-on coated and can be cured. After spin-on coating, the polyimide is cured at 400 ° C. for 1 hour in a vacuum or nitrogen atmosphere. In order to obtain a thicker polyimide, the polyimide film is coated and cured several times.
[0035]
Another material that can be used to make layer 20 is a polymer of benzocyclobutene (BCB). This polymer is currently manufactured industrially, for example by Dow Chemical Company, and it has recently become clear that it can be used in place of general polyimide applications.
[0036]
There are various opinions regarding the dimensions of the openings 22, 36, and 38. The aspect ratio of the opening is determined by the dimension when the opening and the dielectric thickness are combined. This aspect ratio creates a problem with via etch process and metal filling capability. As a result, the diameter for opening 22/36/38 may range from about 0.5 um. To 30 um., And the height for opening 22/36/38 may range from about 2 um. To 150 um. The aspect ratio of the openings 22/36/38 is designed so that the via can be filled with the metal. Vias can be filled with CVD metal (eg, CVD tungsten or CVD copper), with electroless nickel, or with electroplated copper, using a damascene metal filling method.
[0037]
The application can be further expanded by applying multiple polymer (eg polyimide) layers and can be adapted to a wider variety of applications. The function of the structure shown in FIG. 1 can be further expanded by depositing a second polyimide layer on the pre-deposited layer 20 and overlaying the pads 26 and 28. Additional contacts that can be interconnected to pads 26 and 28 can be made on the surface of the second polyimide layer by selective etching and metal deposition. Additional polyimide layers and contact pads made thereon can be customized for specific applications, and the expanded use of multiple polyimide layers greatly increases the versatility and usefulness of this continuation-in-part application.
[0038]
Figure 1 illustrates the basic design advantages of this continuation-in-part application. These advantages allow a submicron fine line passing in close proximity to the metal layer 14 and the contact 16 to extend upward 30 through the metal interconnect 36, which extension extends to the metal interconnect 28. Continue in direction 32 in the horizontal plane and return downward 34 through the metal interconnect 38. The functions and structures of the passivation layer 18 and the insulating layer 20 are as described above. The basic design advantage of the present invention is that the thin wire interconnects are “elevate” or “fan-out”, and these interconnects are taken from the micro and sub-micro levels. It is to be removed to the level of metal interconnects (which have much larger dimensions and thus have lower resistance and capacitance, are easier to manufacture and are more cost effective). This aspect of the present application does not include any aspect of performing line re-distribution and thus has the inherent property of simplicity. Thus, this aspect further increases the importance of this application in that it allows micro and sub-micro wiring to be accessed at the level of wide and thick metals. Interconnects 20, 36, and 38 rise through the passivation layer and the polymer (e.g. polyimide) dielectric layer, continue to extend over a distance on a wide and thick metal level, and wide and thick metal levels The fine level metal is interconnected by continuing to extend down through the passivation layer and the polymer (eg polyimide) dielectric layer from 1 to the fine metal level. The extension made in this way need not be limited to extending to a specific type of fine metal interconnect point 16 (e.g., signal or power or ground) that includes wide and thick metal lines 26 and 28. . The types of interconnects that can be reliably provided are constrained by the laws of physics and electron optics, and the limiting factors are resistance, propagation delay, RC constant, and other It may be a conventional electrical constraint factor such as a factor. The present application is important in that the continuation-in-part application gives a much wider tolerance in that these laws can be applied, and in doing so, regarding the use and use of the integrated circuit and the circuit The result is a considerably expanded range for adapting to a wide and thick metal environment.
[0039]
FIG. 2 illustrates how the basic interconnect aspect of this continuation application is not only how to raise a fine metal to a wide and thick metal plane according to the present invention, but also on the surface of a thick polyimide layer 20. It shows how it can be expanded to add inductors. The inductor is fabricated in a plane that is parallel to the surface of the substrate 10 and is separated from the surface of the substrate 10 by the combined height of the layers 12, 14, 18, and 20. FIG. 2 shows a cross section 40 of the inductor when cut in a plane perpendicular to the surface of the substrate 10. Wide and thick metals also contribute to energy loss savings due to resistance. In addition, low resistivity metals (eg, gold, silver, and copper) can be applied using electroplating methods.
[0040]
FIG. 3 shows a top view of the inductor 42 fabricated on the surface of the dielectric layer 20. The section 40 of the inductor in FIG. 2 is a view taken along line 2-2 ′ in FIG. The methods used to make the inductor 42 use conventional methods for treating metals (eg, gold, copper, etc.) and electroplating or metal sputtering.
[0041]
FIG. 4 shows a top view of the inductor 44, which is further isolated from the surface of the substrate 10 by adding a layer 44 of ferromagnetic material. Openings are made in the layer of ferromagnetic material 44 for the conductors 34 and 38, and the layer 44 can be measured experimentally and the type of material used and the layer [shown in the cross section of FIG. Is deposited using conventional methods to a thickness that is influenced and to some extent depends on the thickness of the ferromagnetic material (e.g., used to overlay the ferromagnetic material (e.g., layer 20)). It is. The surface area of the ferromagnetic material layer 44 generally extends over the surface of the layer 18 so that the inductor 40 is aligned with the layer 44 and overlays the layer 44, with the surface area of the layer 44 slightly beyond these boundaries. Providing further improvements in that the surface of the substrate 10 is shielded from the electromagnetic field of the inductor 42 (FIG. 3).
[0042]
FIG. 5 shows, for the sake of clarity, a simplified cross section of a substrate and a layer made on the surface of the substrate according to the method of the present invention. The highlighted area is as defined above. That is,
-10 is the silicon substrate,
-12 is a dielectric layer deposited on the surface of the substrate,
-14 is an interconnect layer that includes interconnect lines, bias, and contacts;
-16 are contacts on the surface of the interconnect layer 14,
-18 is a passivation layer in which an opening accessible by the contact 16 is made,
-20 is a thick polymer layer, and
Reference numeral 21 denotes a conductive plug provided through the polyimide layer 20.
[0043]
The thick polymer layer 20 can be applied in liquid form on the surface of the passivation layer 18, or can be laminated by applying a dry film on the surface of the passivation layer 18. The bias required for the production of the conductive plug 21 can be produced by a conventional photolithographic method, or can be produced by using a laser (drill) technique.
[0044]
As is clear from the above description, the arrangement of layers shown in the cross section of FIG. 5 is such that additional electrical elements such as conductors and capacitors are electrically connected to the surface of the polyimide layer 20 and to the conductive plug 21. It is built so that it can be manufactured in a state in contact with. The dielectric layer 12 in the cross section shown in FIG. This is because the layer 14 is an Intra Level Dielectric (ILD) layer on which the layer 12 can be easily integrated.
[0045]
For the cross section shown in FIG. 6, the same layers as described with respect to FIG. 5 are also provided for this cross section. Further shown is an upper layer 17 of the silicon substrate 10 containing active semiconductor elements. In addition, a cross section of an inductor 19 fabricated on the surface of the passivation layer 18 is shown. Again, it is emphasized that the ohmic resistance of the metal used for the inductor 19 must be as low as possible. For this reason, for the formation of the inductor 19, it is preferable to use a thick layer of gold, for example. A thick layer of gold has been shown to increase the Q value of inductor 19 from about 5 to about 20 for 2.4 GHz applications, which means that the Q value of inductor 19 has been significantly improved. Show.
[0046]
FIG. 7 shows a cross section of the capacitor fabricated on the surface of the substrate 10. A layer 14 containing conductive interconnect lines and contacts is fabricated on the surface of the substrate 10, a passivation layer 18 is deposited on the surface of the layer 14, and an opening accessible to the contact pad 16 is formed on the passivation layer 18. It is made inside.
[0047]
As is well known, a capacitor includes a lower plate, an upper plate, and a dielectric layer that separates the upper and lower plates. These components of the capacitor can be easily identified from the cross section shown in FIG. 7 as follows.
-42 is a conductive layer that forms the lower plate of the capacitor,
-44 is a conductive layer that forms the upper plate of the capacitor,
-46 is a dielectric layer that isolates the upper plate of the capacitor from the lower plate.
[0048]
It should be noted that the capacitor is fabricated on the surface of the passivation layer 18, as can be seen from the cross section shown in FIG. 7, so this method of fabricating the capacitor is a post-passivation processing sequence and be called. The processing conditions and materials that can be used to make the individual layers 42, 44 and 46 have already been described and therefore need not be described in further detail here.
[0049]
The important points are the various thicknesses to which the three layers 42, 44 and 46 can be deposited, as follows.
-The thickness of the passivation layer 18 is about 0.1-0.3um,
-The thickness of the conductive material layer 42 is about 0.5-20um,
-The thickness of the dielectric layer 44 is about 500-10,000 angstroms, and
-The thickness of the conductive material layer 46 is about 0.5-20um.
[0050]
The capacitor produced by the post-passivation method shown in the cross section in FIG.
-Reduce the parasitic capacitance between the capacitor and the lower silicon substrate,
-Allows the use of a thick layer of conductive material (this reduces the resistance of the capacitor; this is particularly important in wireless applications) and
-High dielectric material (e.g. TiO) against the dielectric between the upper and lower plates of the capacitor 2 And Ta 2 O Five (As a result, the capacitance value of the capacitor is higher).
[0051]
FIG. 8 shows a three-dimensional view of the inductor 19 fabricated on the surface of the passivation layer 18. The emphasis in Figure 8 is
-23, the bias being made in the thick polymer layer of Fig. 5 for the upper and lower level interconnects of the inductor metal,
-25, ie the bottom metal of the inductor, and
-27, ie upper metal for inductor
It is.
[0052]
FIG. 9 is made on the surface of the pavation layer by first depositing a thick layer of polyimide, then depositing a polymer layer thereon, and creating a bias 23 in the thick layer of polymer 20 (FIG. 5). 3D shows a three-dimensional view of the inductor. FIG. 9 shows a polyimide layer 29 in addition to the layers highlighted above. The inductor 19 is made by building up a bias 23 made in the bottom metal 25 of the inductor 19, the top metal 27 of the inductor, and a layer 20 (preferably containing polyimide) 20 (FIG. 5). The
[0053]
FIG. 10 shows a cross section when a capacitor is formed on the surface of the substrate 10 as shown in FIG. However, in the cross-section shown in FIG. 10, a thick polyimide layer 20 is deposited on the surface of the passivation layer 18, and a pattern baking process and etching is performed to create a contact pad 16 accessible through the thick polyimide layer 20. Processing has been applied. The thick polymer layer 20 displaces most of the capacitor. That is, the lower plate 42, the upper plate 44, and the dielectric 46 are pushed away from the surface of the substrate 10 by a distance equal to the thickness of the layer 20. As mentioned above, the polyimide thickness range may vary from 2um. To 150um., Depending on the electrical design requirements. This description applies to the cross section shown in FIG. 10 as well, so that the main layer of the capacitor can be pushed away from the surface of the substrate 10 over a distance of 2 μm to 150 μm. As a result, the distance between the capacitor and the underlying silicon substrate will be greatly increased, and thus obviously the parasitic capacitance will be greatly reduced.
[0054]
FIG. 11 shows a cross-section of the substrate 10 when the passivation layer 18 is attached on the surface of the substrate 10 and a resistor is formed on the surface of the passivation layer. As is well known, a resistor is made by connecting two points with a substance that creates an electrical resistance to the passage of current. Two portions which are part of the resistance shown in cross section in FIG. 11 are contact pads 16 formed on the surface of the interconnect layer 14. Resistors were made according to the method of the present invention by interconnecting the two contact pads and creating a layer 48 between the two contact pads that is disposed on the surface of the passivation layer 18. To produce layer 48, a high resistivity material (e.g., TaN, silicon nitride, phosphosilicate glass (PSG), silicon oxynitride, aluminum, aluminum oxide (Al x O y ), Tantalum, niobium, or molybdenum]. The dimensions (eg, thickness, length, and width) of the layer 48 of high resistivity material vary depending on the application and are therefore not specified here. The resistor shown in the cross section in FIG. 11 is fabricated on the surface of the passivation layer 18 by the post-passivation method, as in the case of the capacitors in FIGS.
[0055]
FIG. 12 shows a cross section of the substrate 10, with an interconnect layer 14 formed on the surface of the substrate. A passivation layer 18 is deposited on the interconnect metal layer 14 and a thick polyimide layer 20 is deposited on the surface of the passivation layer 18. Resistor 48 is fabricated on the surface of polyimide layer 20. Resistor 48 is fabricated with two contact pads 16 connected to a thin metal layer having a high resistivity. By increasing the distance between the resistor body and the substrate surface (by increasing the thickness of the polyimide layer 20), the parasitic capacitance between the resistor body and the substrate is reduced, and thus improved resistance Components can be obtained (reduction of parasitic capacitance loss, improvement of high frequency performance).
[0056]
A further application of the post-passivation method of the present invention is illustrated in FIGS. 13 and 14, with an emphasis on creating a ball contact between the contact pad 16 and an overlying electrical element (e.g., a discrete inductor). I put it. Most of the layers of FIG. 13 from the surface of the substrate 10 upwards are identified using the same reference numbers used above for the three layers. What has not yet been identified in FIG.
-50, contact plugs, formed through a thick polymer layer 20
-52, the conventional method of selective solder deposition (electroplating or ball mounting on the surface of the plug 50, flux on the deposited solder, and flowing the solder to form the contact ball 52) Contact balls that are formed on the surface of the contact plug 50 using, and
-54, cross-section of discrete electrical elements (eg inductors, discrete capacitors or resistors)
It is.
[0057]
FIG. 14 shows a cross-section of the silicon substrate 10, with a discrete electrical element 54 mounted on the substrate surface, and contact balls 56 are used, thereby providing a gap between the substrate 10 and the electrical element 54. The distance is a considerable value. A contact ball is inserted into the opening made in the passivation layer 18 and this (relatively large) contact ball 56 provides a considerable degree of isolation between the surface of the substrate 10 and the discrete electrical element 54. Bring.
[0058]
The method shown in FIGS. 13 and 14 is
The passive element 54 has been removed at a considerable distance from the surface of the substrate 10, and
-Instead of mounting discrete passive elements 54 on the surface of a printed circuit board (PCB), in the present invention, passive elements 54 closer to semiconductor elements can be mounted.
It shows that.
[0059]
The following points have been emphasized throughout the methods and procedures that have been described with reference to the embodiments shown in cross-section in the accompanying drawings:
-Further removing passive components from the silicon substrate, thereby reducing the negative effects caused by the substrate due to the electromagnetic losses it receives,
-The post-passivation method of the present invention allows the selection of discrete element design parameters, which results in a decrease in the resistance of the discrete capacitor and the discrete inductor. This becomes even clearer from the following comparison between the prior art method and the method of the present invention.
[0060]
The prior art requires the fabrication of the inductor and the use of thin metal, which requires the inductor to have a wider coil, which increases the surface area required for the inductor, and thus the parasitic nature of the inductor. The capacitance increases, which causes eddy current loss at the substrate surface.
[0061]
In contrast, the present invention allows the use of thick metal since the passive component metal is removed from the (thin metal) interconnect layer 14 (by the thick polymer layer), and thus the surface required for the inductor. Less area is required, and the resistivity of the inductor is reduced, which increases the Q value of the inductor.
[0062]
While preferred embodiments of the invention have been described and described in detail, various modifications may be made by those skilled in the art without departing from the spirit of the invention and without departing from the scope of the claims. It goes without saying that it is possible.
Embodiments of the present invention are as follows.
[0063]
1. A method of forming an inductor for a high-performance integrated circuit that overlays a surface of a semiconductor substrate,
(a) supplying a semiconductor substrate having an electrical contact provided on the semiconductor element in or on the active surface of the semiconductor substrate into or on the surface where the semiconductor element is fabricated;
(b) producing an overlying interconnect metallization structure comprising one or more layers of interconnects on the active surface of the semiconductor substrate, wherein the layers of interconnects are electrically contacted; Conductive interconnect lines or conductive contacts or conductive biases in one or more layers, provided in or on the surface of the overlying interconnect metallization structure, at least one of the electrical contacts One of the conductive interconnect lines or the conductive contacts or the conductive bias provided in the one or more layers of the overlaying interconnect metallization structure, the metal line or the contacts or the At least one of the conductive biases contacts at least one of the electrical contacts provided in the semiconductor element in or on the surface of the substrate;
c) depositing a passivation layer on the overlying interconnect metallization structure;
d) an insulating / separating polymer layer on the passivation layer that is substantially thicker than the passivation layer and substantially thicker than the dielectric intermediate layer used to fabricate the interconnect metallization structure; Adhering to;
e) the electricity provided in or on the surface of the overlying interconnected metallization structure through the insulation / separation polymer layer and through the passivation layer to form openings. Exposing at least a pair of contacts;
f) filling the opening with a conductive material to create a metal contact through the opening; and
g) forming the inductor on the surface of the insulating / separating polymer layer, wherein the inductor is provided in or on the surface of the overlying interconnected metallization structure; Connected to at least a pair of;
Including said method.
[0064]
2. The method of claim 1, wherein the size of the electrical contacts provided in or on the surface of the overlaying interconnected metallized structure ranges from about 0.3 um. To about 50 um.
[0065]
3 The electrical contact provided in or on the surface of the metallization structure for interconnection to be overlaid is sputtered aluminum, CVD tungsten, CVD copper, electroplated gold, electroplated silver, electroplated copper, electroless 2. The method according to 1 above, comprising a material selected from the group comprising gold and electroless nickel.
[0066]
4. The method of claim 1, wherein the inductor is embedded in a dielectric and further covered by a passivation layer.
5. The method according to 4 above, wherein the dielectric is a low-K dielectric.
[0067]
One or more layers of ferromagnetic material overlaying the passivation layer, the thickness being greater than about 2,000-50,000 angstroms and the surface area being greater than the surface area over which the inductor substantially overlays the insulating polymer layer The method according to claim 1, wherein one or more layers of the ferromagnetic material are inserted between the surface of the passivation layer and the insulating / separating polymer layer deposited thereon by adding
[0068]
7. The method according to 1 above, wherein the inductor is a spiral design and is produced on the surface of the insulating / separating polymer layer and in a plane parallel to the surface of the insulating / separating polymer layer.
[0069]
8. The method according to 1 above, wherein the inductor is produced using a damascene patterning method.
9. The method according to 1 above, wherein the inductor is produced using a photographic printing method and a photolithography method.
[0070]
10. A method for forming a capacitor for a high-performance integrated circuit on a surface of a semiconductor substrate, comprising a top plate, a bottom plate, and a dielectric layer inserted between the top plate and the bottom plate,
(a) supplying a semiconductor substrate having an electrical contact provided on the semiconductor element in or on the active surface of the semiconductor substrate into or on the surface where the semiconductor element is fabricated;
(b) producing an overlying interconnect metallization structure comprising one or more layers of interconnects on the active surface of the semiconductor substrate, wherein the layers of interconnects are electrically contacted; Conductive interconnect lines or conductive contacts or conductive biases in one or more layers, provided in or on the surface of the overlaying interconnect metallization structure, at least of the electrical contacts One in contact with at least one of the conductive interconnect lines or the conductive contacts or the conductive bias provided in the one or more layers of the overlaid interconnect metallization structure, the metal lines or the contacts or At least one of the conductive biases contacts at least one of the electrical contacts provided on the semiconductor element in or on the surface of the substrate; The electrical contacts provided on the surface of the overlaying interconnected metallization structure are divided into even and odd pairs of adjacent contact locations so that one electrical contact can belong to only one pair. ;
(c) depositing a passivation layer on the overlying interconnect metallization structure;
(d) performing a pattern baking process and an etching process on the passivation layer to form an opening in the passivation layer, wherein at least one opening is in or on the surface of the interconnected metallized structure for overlaying Overlaying at least one flat contact of the electrical contact provided thereon;
(e) attaching a first layer of a conductive material on the surface of the passivation layer including the opening made in the passivation layer;
(f) applying a pattern baking process and an etching process to the first conductive material layer, and at least one of the even-numbered electrical contacts provided in or on the surface of the interconnected metallization structure to be overlaid Making an opening in one and making the bottom plate of the capacitor;
(g) depositing a dielectric layer on the surface of the first conductive material layer including the opening for at least one of the even electrical contacts;
(h) performing a pattern baking process and an etching process on the dielectric layer, creating an opening in the dielectric layer for at least one of the even-numbered electrical contacts, and providing at least one of the even-numbered electrical contacts Making the dielectric layer partially exposed and inserted between the top and bottom plates;
(i) depositing a second conductive material layer on a surface of the dielectric layer including at least one opening made in the dielectric layer; and
(j) performing a pattern baking process and an etching process on the second conductive material layer to produce the upper plate of the capacitor;
Including said method.
[0071]
11 As an additional processing step performed after the step of pattern baking and etching the passivation layer,
Attaching an insulating / separating polymer layer on the surface of the passivation layer that has been subjected to the pattern baking / etching treatment including the opening formed in the passivation layer; and
Patterning and etching the insulating / separating polymer layer to form at least one opening aligned with at least one of the even-numbered electrical contacts on the surface of the overlaid interconnect metallization structure; A process for producing a polymer layer for insulation and separation;
The method according to 10 above, comprising:
[0072]
12. The method according to 11 above, wherein the thickness of the insulating / separating polymer layer after curing is in the range of about 1.0 to 150 um.
13. The method of claim 11, wherein the insulating / separating polymer layer is spin-on coated and cured.
[0073]
14. A method of forming a resistor for a high performance integrated circuit on a surface of a semiconductor substrate, comprising:
(a) supplying a semiconductor substrate having an electrical contact provided on the semiconductor element in or on the active surface of the semiconductor substrate into or on the surface where the semiconductor element is fabricated;
(b) producing an overlying interconnect metallization structure comprising one or more layers of interconnects on the active surface of the semiconductor substrate, wherein the layers of interconnects are electrically contacted; Conductive interconnect lines or conductive contacts or conductive biases in one or more layers, provided in or on the surface of the overlaying interconnect metallization structure, at least of the electrical contacts One in contact with at least one of the conductive interconnect lines or the conductive contacts or the conductive bias provided in the one or more layers of the overlaid interconnect metallization structure, the metal lines or the contacts or At least one of the conductive biases contacts at least one of the electrical contacts provided on the semiconductor element in or on the surface of the substrate. ;
(c) depositing a passivation layer on the overlying interconnect metallization structure;
(d) performing a pattern baking process and an etching process on the passivation layer to form an opening in the passivation layer, wherein at least two of the openings are in the surface of the overlying interconnect metallization structure. Overlay at least a pair of provided electrical contacts;
(e) depositing a conductive material layer on a surface of the passivation layer including the opening made in the passivation layer; and
(f) subjecting the conductive material layer to pattern baking and etching to produce a conductive material layer interconnected with at least a pair of the openings made in the passivation layer, and producing the resistor; Process;
Including said method.
[0074]
15. A method of forming a resistor for a high performance integrated circuit on a surface of a semiconductor substrate, comprising:
(a) supplying a semiconductor substrate having an electrical contact provided on the semiconductor element in or on the active surface of the semiconductor substrate into or on the surface where the semiconductor element is fabricated;
(b) producing an overlying interconnect metallization structure comprising one or more layers of interconnects on the active surface of the semiconductor substrate, wherein the layers of interconnects are electrically contacted; Conductive interconnect lines or conductive contacts or conductive biases in one or more layers, provided in or on the surface of the overlaying interconnect metallization structure, at least of the electrical contacts One in contact with at least one of the conductive interconnect lines or the conductive contacts or the conductive bias provided in the one or more layers of the overlaid interconnect metallization structure, the metal lines or the contacts or At least one of the conductive biases contacts at least one of the electrical contacts provided on the semiconductor element in or on the surface of the substrate. ;
(c) depositing a passivation layer on the overlying interconnect metallization structure;
(d) performing a pattern baking process and an etching process on the passivation layer to form an opening in the passivation layer, wherein at least two of the openings are in the surface of the overlying interconnect metallization structure. Overlay and partially expose at least a pair of electrical contacts provided;
(e) a step of attaching an insulating / separating polymer layer on the surface of the passivation layer that has been subjected to the pattern baking / etching treatment including the opening formed in the passivation layer;
(f) A pattern baking process and an etching process are performed on the insulating / separating polymer layer to form at least a pair of openings in the insulating / separating polymer layer aligned with at least the pair of openings formed in the passivation layer. And partially exposing at least a pair of electrical contacts provided in the surface of the overlaying interconnect metallization structure;
(g) attaching a conductive material layer on the surface of the insulating / separating polymer layer including the opening formed in the insulating / separating polymer layer; and
(h) subjecting the conductive material layer to pattern baking and etching to produce a conductive material layer interconnected with at least one of the openings formed in the passivation layer, and producing the resistor; Process;
Including said method.
[0075]
16 The passivation layer includes a plasma enhanced CVD (PECVD) oxide layer having a thickness in the range of about 0.15 to 2.0 um., And a PECVD nitridation having a thickness in the range of about 0.5 to 2.0 um. On the oxide layer. 16. The method according to 15 above, wherein a physical layer is attached.
[0076]
17. The method according to 15, wherein the insulating / separating polymer layer comprises a polymer of polyimide or benzocyclobutene (BCB).
18. The method according to 15 above, wherein the thickness of the insulating / separating polymer layer after curing is in the range of about 1.0 to 150 um.
[0077]
19. The method of claim 15, wherein the insulating and separating polymer layer is spin-on coated and cured.
20. The method according to 19, wherein the insulating / separating polymer layer is subjected to a plurality of spin-on coating and curing processes.
[0078]
21. A method of mounting discrete electrical components on a surface of a semiconductor substrate,
(a) supplying a semiconductor substrate having an electrical contact provided on the semiconductor element in or on the active surface of the semiconductor substrate into or on the surface where the semiconductor element is fabricated;
(b) producing an overlying interconnect metallization structure comprising one or more layers of interconnects on the active surface of the semiconductor substrate, wherein the layers of interconnects are electrically contacted; Conductive interconnect lines or conductive contacts or conductive biases in one or more layers, provided in or on the surface of the overlaying interconnect metallization structure, at least of the electrical contacts One in contact with at least one of the conductive interconnect lines or the conductive contacts or the conductive bias provided in the one or more layers of the overlaid interconnect metallization structure, the metal lines or the contacts or At least one of the conductive biases contacts at least one of the electrical contacts provided on the semiconductor element in or on the surface of the substrate. ;
(c) depositing a passivation layer on the overlying interconnect metallization structure;
(d) performing a pattern baking process and an etching process on the passivation layer to form an opening in the passivation layer, wherein at least two of the openings are in the surface of the overlying interconnect metallization structure. Overlaying at least one pair of provided electrical contacts and providing at least one pair of electrical contacts to the passivation layer;
(e) a step of attaching an insulating / separating polymer layer on the surface of the passivation layer that has been subjected to the pattern baking / etching treatment including the opening formed in the passivation layer;
(f) A pattern baking process and an etching process are performed on the insulating / separating polymer layer to form at least a pair of openings in the insulating / separating polymer layer aligned with at least a pair of electrical contacts provided in the passivation layer. Process;
(g) A conductive material layer is selectively attached on the surface of at least one pair of electrical contacts provided to the passivation layer, and the opening formed in the insulating / separating polymer layer is filled, and the insulating / separating method is performed. Creating a conductive plug through the protective polymer layer, wherein the conductive plug overlays at least a pair of electrical contacts provided to the passivation layer;
(h) a step of selectively producing a solder layer on the surface of the conductive plug;
(i) placing the discrete electrical component over the selectively fabricated solder layer and the selective electrical component so that the discrete electrical component is aligned with the selectively fabricated solder layer; Placing in alignment with the solder layer produced on; and
(j) Flowing the selectively produced solder layer and producing solder balls for connecting the discrete electrical component and the conductive plug in the insulating / separating polymer layer, thereby the discrete electrical component And a pair of electrical contacts in the passivation layer;
Including said method.
[0079]
22. The method of claim 21, wherein the insulating / separating polymer layer comprises a polymer of polyimide or benzocyclobutene (BCB).
23. The method according to 21 above, wherein the thickness of the insulating / separating polymer layer after curing is in the range of about 1.0 to 150 um.
[0080]
24. The method of claim 21, wherein the insulating / separating polymer layer is subjected to a plurality of spin-on coating and curing processes.
25. The method of claim 21, wherein the discrete electrical component is selected from the group comprising a resistor, a capacitor, and an inductor.
[0081]
26 A method of mounting discrete electrical components on the surface of a semiconductor substrate,
(a) supplying a semiconductor substrate having an electrical contact provided on the semiconductor element in or on the active surface of the semiconductor substrate into or on the surface where the semiconductor element is fabricated;
(b) producing an overlying interconnect metallization structure comprising one or more layers of interconnects on the active surface of the semiconductor substrate, wherein the layers of interconnects are electrically contacted; Conductive interconnect lines or conductive contacts or conductive biases in one or more layers, provided in or on the surface of the overlaying interconnect metallization structure, at least of the electrical contacts One in contact with at least one of the conductive interconnect lines or the conductive contacts or the conductive bias provided in the one or more layers of the overlaid interconnect metallization structure, the metal lines or the contacts or At least one of the conductive biases contacts at least one of the electrical contacts provided on the semiconductor element in or on the surface of the substrate. ;
(c) depositing a passivation layer on the overlying interconnect metallization structure;
(d) performing a pattern baking process and an etching process on the passivation layer to form an opening in the passivation layer, wherein at least two of the openings are in the surface of the overlying interconnect metallization structure. Overlaying at least one pair of provided electrical contacts and providing at least one pair of electrical contacts to the passivation layer;
(e) a step of selectively producing a solder layer on the surface of at least a pair of electrical contacts in the passivation layer;
(f) placing the discrete electrical component on the selectively fabricated solder layer and in order that electrical contacts of the discrete electrical component are aligned with the selectively fabricated solder layer; Placing in alignment with the selectively produced solder layer; and
(g) flowing the selectively produced solder layer, and producing a solder ball that connects the discrete electrical component and at least a pair of electrical contacts in the passivation layer;
Including said method.
[0082]
27. The method of claim 26, wherein the discrete electrical component is selected from the group comprising resistors, capacitors, and inductors.
28 (a) a semiconductor substrate in or on the surface on which the semiconductor element is fabricated, having electrical contacts provided on the semiconductor element in or on the active surface of the semiconductor substrate;
(b) an overlying interconnect metallization structure comprising one or more layers of interconnects on the active surface of the substrate, wherein the interconnect layers are interconnected with electrical contacts on the overlay Conductive interconnect lines or conductive contacts or conductive biases in one or more layers, provided in or on the surface of the connecting metallization structure, wherein at least one of the electrical contacts is the overlay In contact with at least one of the conductive interconnect lines or the conductive contacts or the conductive bias provided in the one or more layers of the interconnecting metallization structure, and at least of the metal lines or the contacts or the conductive bias One contacts at least one of the electrical contacts provided in the semiconductor element in or on the surface of the substrate;
(c) a passivation layer deposited on the overlying interconnect metallization structure;
(d) insulation / separation deposited on the passivation layer that is substantially thicker than the passivation layer and substantially thicker than the dielectric intermediate layer used to fabricate the interconnect metallization structure; Polymer layer for; and
(e) through the insulating / separating polymer layer and through the passivation layer to expose at least one pair of the electrical contacts provided in or on the surface of the overlying interconnecting metallization structure. An opening to be formed, wherein the opening is filled with a conductive material to create a metal contact through the opening;
Is formed on the surface of the insulating / separating polymer layer, and is connected to at least a pair of the electrical contacts provided in or on the surface of the overlying interconnecting metallization structure, Inductors for high-performance integrated circuits that overlay the surface of a semiconductor substrate.
[0083]
29. The inductor of claim 28, wherein the size of the electrical contact provided in or on the surface of the overlying interconnecting metallization structure ranges from about 0.3 um. To about 50 um.
[0084]
30. The passivation layer includes a plasma enhanced CVD (PECVD) oxide layer having a thickness in the range of about 0.15-2.0 um., And a PECVD nitridation having a thickness in the range of about 0.5-2.0 um. Over the oxide layer. 29. The inductor according to 28 above, wherein a material layer is attached.
[0085]
31. The inductor according to 28, wherein the insulating / separating polymer layer comprises a polymer of polyimide or benzocyclobutene (BCB).
32. The inductor according to 28, wherein the thickness of the insulating / separating polymer layer after curing is in the range of about 1.0 to 150 um.
[0086]
33. The inductor of claim 28, wherein the insulating / separating polymer layer is spin-on coated and cured.
34. The inductor according to 28, wherein the insulating / separating polymer layer is subjected to a plurality of processes of spin-on coating and curing.
[0087]
35 The electrical contacts provided in or on the surface of the overlying interconnected metallization structure are sputtered aluminum, CVD tungsten, CVD copper, electroplated gold, electroplated copper, electroplated silver, electroless 28. The inductor according to 28, comprising a material selected from the group including gold and electroless nickel.
[0088]
36. The inductor of claim 28, wherein the inductor is embedded in a dielectric and further covered by a passivation layer.
37 The above dielectric material, wherein the dielectric material is a low-K dielectric material.
Inductor described.
[0089]
One or more ferromagnetic materials overlying the passivation layer, wherein the thickness is greater than about 2-50 kilo angstroms and the surface area is greater than the surface area over which the inductor substantially overlays the insulating polymer layer. 29. The inductor of claim 28, wherein one or more layers of the ferromagnetic material are inserted between the surface of the passivation layer and the insulating / separating polymer layer deposited thereon by adding a layer. .
[0090]
39. The inductor according to 28, wherein the inductor is a spiral design and is produced on a surface of the insulating / separating polymer layer and in a plane parallel to the surface of the insulating / separating polymer layer.
[0091]
40. The inductor according to 28, wherein the inductor is manufactured using a damascene patterning method.
41. The inductor as described in 28 above, wherein the inductor is produced by using a photo printing method and a photo etching method.
[0092]
42. A capacitor for a high performance integrated circuit on a surface of a semiconductor substrate, comprising a top plate, a bottom plate, and a dielectric layer inserted between the top plate and the bottom plate,
(a) a semiconductor substrate in or on the surface where the semiconductor element is fabricated, having electrical contacts provided on the semiconductor element in or on the active surface of the semiconductor substrate;
(b) an overlying interconnect metallization structure including one or more layers of interconnects on the active surface of the substrate, wherein the interconnect layers are interconnected with electrical contacts overlaid with the overlay. Conductive interconnect lines or conductive contacts or conductive biases in one or more layers, provided in or on the surface of the connecting metallization structure, wherein at least one of the electrical contacts is the overlay In contact with at least one of the conductive interconnect lines or the conductive contacts or the conductive bias provided in the one or more layers of the interconnecting metallization structure, and at least of the metal lines or the contacts or the conductive bias One contacts and overlays at least one of the electrical contacts provided on the semiconductor element in or on the surface of the substrate The electrical contacts provided on the surface of the interconnecting metallization structure are divided into even and odd pairs of adjacent contact points, whereby one electrical contact can belong to only one pair;
(c) a passivation layer deposited on the overlying interconnect metallization structure;
(d) at least one flat surface of the electrical contact provided in or on the surface of the overlying interconnect metallization structure, wherein an opening made in the passivation layer, wherein at least one opening is provided. Overlay contacts;
(e) a first layer of a conductive material deposited on the surface of the passivation layer including the openings made in the passivation layer;
(f) an opening made in the first conductive material layer for at least one of the even-numbered electrical contacts provided in or on the surface of the overlying interconnecting metallization structure, Sometimes the first conductive material layer forms the bottom plate of the capacitor;
(g) a dielectric layer deposited on the surface of the first conductive material layer including the opening for at least one of the even electrical contacts;
(h) an opening in the dielectric layer with respect to at least one of the even-numbered electrical contacts, wherein the opening partially exposes at least one of the even-numbered electrical contacts, and the upper plate and the Constituting the dielectric layer inserted between the bottom plate; and
(i) a second conductive material layer deposited on the surface of the dielectric layer including at least one opening made in the dielectric layer;
And the upper plate of the capacitor is produced by subjecting the second conductive material layer to pattern baking and etching.
[0093]
43 On the passivation layer subjected to the pattern baking / etching treatment,
An insulating / separating polymer layer deposited on the surface of the passivation layer that has been subjected to the pattern baking / etching treatment including the opening formed in the passivation layer; and
At least one opening made in the insulating and separating polymer layer aligned with at least one of the even number of electrical contacts on the surface of the overlaying interconnect metallization structure;
43. The capacitor according to 42 above, further comprising:
[0094]
44. The passivation layer includes a plasma enhanced CVD (PECVD) oxide layer having a thickness in the range of about 0.15 to 2.0 um., And a PECVD nitridation having a thickness in the range of about 0.5 to 2.0 um. Over the oxide layer. 43. The capacitor according to 42 above, wherein a physical layer is attached.
[0095]
45. The capacitor according to 43, wherein the insulating / separating polymer layer includes a polymer of polyimide or benzocyclobutene (BCB).
46. The capacitor as described in 43 above, wherein the thickness of the insulating / separating polymer layer after curing is in the range of about 1.0 to 150 μm.
[0096]
47. The insulating and separating polymer layer is spin-on coated and cured, 43 The method described.
48 (a) a semiconductor substrate in or on the surface on which the semiconductor element is fabricated, having electrical contacts provided on the semiconductor element in or on the active surface of the semiconductor substrate;
(b) an overlying interconnect metallization structure including one or more layers of interconnects on the active surface of the substrate, wherein the interconnect layers are interconnected with electrical contacts overlaid with the overlay. Conductive interconnect lines or conductive contacts or conductive biases in one or more layers, provided in or on the surface of the connecting metallization structure, wherein at least one of the electrical contacts is the overlay In contact with at least one of the conductive interconnect lines or the conductive contacts or the conductive bias provided in the one or more layers of the interconnecting metallization structure, and at least of the metal lines or the contacts or the conductive bias One contacts at least one of the electrical contacts provided in the semiconductor element in or on the surface of the substrate;
(c) a passivation layer deposited on the overlying interconnect metallization structure;
(d) openings made in the passivation layer, wherein at least two of the openings overlay at least a pair of the electrical contacts provided in the surface of the overlaid interconnect metallization structure;
(e) a layer of conductive material deposited on the surface of the passivation layer including the openings made in the passivation layer; and
(f) a layer of conductive material that interconnects at least a pair of the openings made in the passivation layer, thereby creating a resistor;
A resistor for high performance integrated circuits on the surface of a semiconductor substrate.
[0097]
49. The passivation layer includes a plasma enhanced CVD (PECVD) oxide layer having a thickness in the range of about 0.15 to 2.0 um., And a PECVD nitridation having a thickness in the range of about 0.5 to 2.0 um. Over the oxide layer. 49. The resistor of claim 48, wherein a physical layer is attached.
[0098]
50 (a) a semiconductor substrate in or on the surface on which the semiconductor element is fabricated, having electrical contacts provided on the semiconductor element in or on the active surface of the semiconductor substrate;
(b) an overlying interconnect metallization structure including one or more layers of interconnects on the active surface of the substrate, wherein the interconnect layers are interconnected with electrical contacts overlaid with the overlay. Conductive interconnect lines or conductive contacts or conductive biases in one or more layers, provided in or on the surface of the connecting metallization structure, wherein at least one of the electrical contacts is the overlay In contact with at least one of the conductive interconnect lines or the conductive contacts or the conductive bias provided in the one or more layers of the interconnecting metallization structure, and at least of the metal lines or the contacts or the conductive bias One contacts at least one of the electrical contacts provided in the semiconductor element in or on the surface of the substrate;
(c) a passivation layer deposited on the overlying interconnect metallization structure;
(d) openings formed in the passivation layer, wherein at least two of the openings overlay at least a pair of electrical contacts provided in the surface of the overlying interconnected metallization structure, and a portion Exposed to light;
(e) an insulating / separating polymer layer deposited on the surface of the passivation layer that has been subjected to the pattern baking / etching treatment including the opening formed in the passivation layer;
(f) the insulation being aligned with at least one pair of openings made in the passivation layer and partially exposing at least one pair of electrical contacts provided in a surface of the overlying interconnect metallization structure; At least a pair of openings in the separating polymer layer;
(g) a layer of conductive material deposited on the surface of the insulating / separating polymer layer including the opening made in the insulating / separating polymer layer; and
(h) a layer of conductive material that interconnects at least a pair of the openings made in the passivation layer, thereby creating a resistor;
A resistor for high performance integrated circuits on the surface of a semiconductor substrate.
[0099]
51. The passivation layer includes a plasma enhanced CVD (PECVD) oxide layer with a thickness in the range of about 0.15 to 2.0 um., And a PECVD nitridation with a thickness in the range of about 0.5 to 2.0 um. On the oxide layer. The resistor according to 50, wherein a physical layer is attached.
[0100]
52. The resistor according to 50, wherein the insulating / separating polymer layer includes a polymer of polyimide or benzocyclobutene (BCB).
53. The resistor according to 50, wherein the thickness of the insulating / separating polymer layer after curing is in the range of about 1.0 to 150 um.
[0101]
54. The resistor of claim 50, wherein the insulating and separating polymer layer is spin-on coated and cured.
55. The resistor according to 50, wherein the insulating / separating polymer layer is subjected to a plurality of processing steps of spin-on coating and curing.
[0102]
56 Discrete electrical components on the surface of the semiconductor substrate,
(a) a semiconductor substrate in or on the surface where the semiconductor element is fabricated, having electrical contacts provided on the semiconductor element in or on the active surface of the semiconductor substrate;
(b) an overlying interconnect metallization structure including one or more layers of interconnects on the active surface of the substrate, wherein the interconnect layers are interconnected with electrical contacts overlaid with the overlay. Conductive interconnect lines or conductive contacts or conductive biases in one or more layers, provided in or on the surface of the connecting metallization structure, wherein at least one of the electrical contacts is the overlay In contact with at least one of the conductive interconnect lines or the conductive contacts or the conductive bias provided in the one or more layers of the interconnecting metallization structure, and at least of the metal lines or the contacts or the conductive bias One contacts at least one of the electrical contacts provided in the semiconductor element in or on the surface of the substrate;
(c) a passivation layer deposited on the overlying interconnect metallization structure;
(d) Openings made in the passivation layer, wherein at least two of the openings overlay at least a pair of electrical contacts provided in the surface of the overlying interconnected metallization structure, and at least a pair Providing electrical contact to the passivation layer;
(e) an insulating / separating polymer layer deposited on the surface of the passivation layer that has been subjected to the pattern baking / etching treatment including the opening formed in the passivation layer;
(f) at least a pair of openings formed in the insulating / separating polymer layer, aligned with at least a pair of electrical contacts provided in the passivation layer;
(g) a layer of conductive material selectively deposited on at least a pair of surfaces of the electrical contacts provided to the passivation layer, wherein the openings made in the insulating / separating polymer layer are filled; A conductive plug is made through the insulating / separating polymer layer, and the conductive plug overlays at least a pair of electrical contacts provided to the passivation layer; and
(h) a solder layer selectively produced on the surface of the conductive plug;
Wherein the discrete electrical component is over the selectively fabricated solder layer and the selection such that electrical contacts of the discrete electrical component are aligned with the selectively fabricated solder layer. Solder that is arranged in an aligned manner with the solder layer that has been manufactured in order to connect the conductive plug in the insulating / separating polymer layer and the discrete electrical component in which the selectively manufactured solder layer is flowed The discrete electrical component in which a ball is produced, thereby connecting a pair of electrical contacts in the passivation layer and the discrete electrical component.
[0103]
57. The passivation layer includes a plasma enhanced CVD (PECVD) oxide layer having a thickness in the range of about 0.15 to 2.0 um., And a PECVD nitridation having a thickness in the range of about 0.5 to 2.0 um. Over the oxide layer. 57. The discrete electrical component according to 56 above, wherein a physical layer is attached.
[0104]
58. The discrete electrical component of 56, wherein the insulating / separating polymer layer includes a polymer of polyimide or benzocyclobutene (BCB).
59. The discrete electrical component according to 56, wherein the thickness of the insulating / separating polymer layer after curing is in the range of about 1.0 to 150 um.
[0105]
60. The discrete electrical component of claim 56, wherein the insulating / separating polymer layer is spin-on coated and cured.
61. The discrete electrical component according to 56, wherein the insulating / separating polymer layer is subjected to a plurality of spin-on coating and curing processes.
[0106]
62. The discrete electrical component of item 56, wherein the discrete electrical component is selected from the group comprising a resistor, a capacitor, and an inductor.
63 Discrete electrical components mounted on the surface of a semiconductor substrate,
(a) a semiconductor substrate in or on the surface where the semiconductor element is fabricated, having electrical contacts provided on the semiconductor element in or on the active surface of the semiconductor substrate;
(b) an overlying interconnect metallization structure including one or more layers of interconnects on the active surface of the substrate, wherein the interconnect layers are interconnected with electrical contacts overlaid with the overlay. Conductive interconnect lines or conductive contacts or conductive biases in one or more layers, provided in or on the surface of the connecting metallization structure, wherein at least one of the electrical contacts is the overlay In contact with at least one of the conductive interconnect lines or the conductive contacts or the conductive bias provided in the one or more layers of the interconnecting metallization structure, and at least of the metal lines or the contacts or the conductive bias One contacts at least one of the electrical contacts provided in the semiconductor element in or on the surface of the substrate;
(c) a passivation layer deposited on the overlying interconnect metallization structure;
(d) Openings made in the passivation layer, wherein at least two of the openings overlay at least a pair of electrical contacts provided in the surface of the overlying interconnected metallization structure, and at least a pair Providing electrical contact to the passivation layer; and
(e) a solder layer selectively deposited on the surface of at least one pair of electrical contacts in the passivation layer;
Wherein the discrete electrical component is over the selectively deposited solder layer and the selection so that electrical contacts of the discrete electrical component are aligned with the selectively deposited solder layer. Disposed in alignment with the selectively applied solder layer, the selectively applied solder layer is flowed, and at least a pair of electrical contacts in the passivation layer and the discrete electrical component are connected, Discrete electrical equipment.
[0107]
64. The passivation layer includes a plasma enhanced CVD (PECVD) oxide layer having a thickness in the range of about 0.15 to 2.0 um., And a PECVD nitridation having a thickness in the range of about 0.5 to 2.0 um. Over the oxide layer. 64. The discrete electrical component of item 63, wherein a physical layer is attached.
[0108]
65. The discrete electrical component of item 63, wherein the discrete electrical component is selected from the group comprising a resistor, a capacitor, and an inductor.
66. The method of claim 1, wherein the inductor is made to overlay the surface of the passivation layer so that no polyimide layer is applied.
[0109]
67. The method of claim 1, wherein the inductor is a helical structure that overlays a polymer layer, the polymer layer overlaying a passivation layer.
[0110]
68. The method of claim 1, wherein the inductor is a spiral structure overlying a passivation layer so that no polyimide layer is applied.
69. The method according to 11 above, wherein the insulating / separating polymer layer is a dry laminate film.
[0111]
70. The method according to 15, wherein the insulating / separating polymer layer is a dry laminate film.
71. The method of claim 21, wherein the solder balls are made by electroplating, screen printing, and ball mounting.
[0112]
72. The method according to 21 above, wherein the insulating / separating polymer layer is a dry laminate film.
73. The method according to 28, wherein the insulating / separating polymer layer is a dry laminate film.
[0113]
74 The inductor is a spiral design and is made on the surface of the insulating / separating polymer layer and in a plane parallel to the surface of the insulating / isolating polymer layer, whereby the polymer layer is passivated. 29. The inductor of claim 28, which is deposited on the surface of the layer.
[0114]
75 The inductor is a spiral design and is fabricated on the surface of the insulating / separating polymer layer and in a plane parallel to the surface of the insulating / separating polymer layer, whereby the polymer layer is made of polyimide. 29. The inductor of claim 28, wherein the inductor is deposited on a surface of the layer, whereby the polyimide layer is deposited on the surface of the passivation layer.
[0115]
76. The capacitor according to 43, wherein the insulating / separating polymer layer is a dry laminate film.
77. The resistor according to 50, wherein the insulating / separating polymer layer is a dry laminate film.
[0116]
78 The discrete electrical component described in 56 above, wherein the insulating / separating polymer layer is a dry laminate film.
[Brief description of the drawings]
FIG. 1 shows a cross-section of an inventive interconnection scheme according to this continuation-in-part application.
FIG. 2 shows a cross-section when this partial continuation application is expanded that an inductor is fabricated on the surface of a thick polyimide layer.
FIG. 3 shows a top view of an inductor made according to the method of the present invention.
FIG. 4 shows a cross section of the layer overlaying the substrate, where an inductive is fabricated on the surface of the thick polyimide layer, and ferromagnetic material is used to insulate the inductor from the underlying silicon substrate. Additional layers have been added.
FIG. 5 shows a cross-section when a plurality of layers produced on the substrate surface and the substrate are simplified according to the method of the present continuation-in-part application.
FIG. 6 shows the cross section of FIG. 5 when an inductor is added over the passivation layer.
FIG. 7 shows a cross section when a passivation layer is deposited on the surface of the substrate and a capacitor is formed on the surface of the passivation layer.
FIG. 8 shows a three-dimensional view of an inductor made on the surface of a passivation layer by creating a bias in a thick polymer layer.
FIG. 9 shows a three-dimensional view of an inductor made in a thick polymer layer deposited on the surface of a thick polyimide layer.
FIG. 10 shows a cross-section when a passivation layer is deposited on the surface of the substrate, a thick polyimide layer is deposited on the passivation layer, and a capacitor is fabricated on the surface of the thick polyimide layer. ing.
FIG. 11 shows a cross section when a passivation layer is deposited on the surface of the substrate and a resistor is fabricated on the surface of the passivation layer.
FIG. 12 shows a cross-section when a passivation layer is deposited on the surface of the substrate, a thick polyimide layer is deposited on the passivation layer, and a resistor is fabricated on the surface of the thick polyimide layer. Show.
FIG. 13 shows that a discrete electrical element is mounted on the surface of a silicon substrate and contact balls are used so that the distance between the substrate and the electrical element is considerable and thick. The cross section is shown when a polyimide layer is used.
FIG. 14 shows a discrete electrical element mounted on the surface of a silicon substrate, using thick contact balls, resulting in a considerable distance between the substrate and the electrical element; The cross section in the case where the polyimide layer is not used is shown.

Claims (78)

半導体基板の表面をオーバーレイする高性能集積回路用のインダクターを形成する方法であって、
(a) 半導体素子に設けられる電気接点を半導体基板の能動表面中もしくは能動表面上に有する半導体基板を、半導体素子が作製されている表面中もしくは表面上に供給する工程;
(b) 相互接続物の１つ以上の層を含んだオーバーレイする相互接続用金属化構造物を前記半導体基板の能動表面上に作製する工程、このとき前記相互接続物の層が、電気接点が前記オーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアスを1つ以上の層において含み、前記電気接点の少なくとも1つが、前記オーバーレイする相互接続用金属化構造物の前記1つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアスの少なくとも1つと接触し、前記金属線または前記接点または前記導電バイアスの少なくとも1つが、前記基板の表面中もしくは表面上にて前記半導体素子に設けられる前記電気接点の少なくとも1つと接触する;
(c) 前記オーバーレイする相互接続用金属化構造物上にパッシベーション層を付着させる工程;
(d) 前記パッシベーション層より実質的に厚くて、しかも前記相互接続用金属化構造物を作製するのに使用される誘電体中間層より実質的に厚い絶縁・分離用ポリマー層を前記前記パッシベーション層上に付着させる工程;
(e) 前記パッシベーション層と前記絶縁・分離用ポリマー層との間に、強磁性層を形成する工程;
(f) 前記絶縁・分離用ポリマー層および前記強磁性層を貫いて、および前記パッシベーション層を貫いて開口を形成させて、前記オーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている前記電気接点の少なくとも一対を露出させる工程;
(g) 前記開口に導電性物質を充填して、前記開口を通る金属接点を作製する工程;および
(h) 前記絶縁・分離用ポリマー層の表面上に前記インダクターを形成させる工程、このとき前記インダクターが、前記オーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている前記電気接点の少なくとも一対に接続されている;
を含む前記方法。A method of forming an inductor for a high performance integrated circuit that overlays a surface of a semiconductor substrate, comprising:
(a) supplying a semiconductor substrate having an electrical contact provided on the semiconductor element in or on the active surface of the semiconductor substrate into or on the surface where the semiconductor element is fabricated;
(b) producing an overlying interconnect metallization structure comprising one or more layers of interconnects on the active surface of the semiconductor substrate, wherein the layers of interconnects are electrically contacted; Conductive interconnect lines or conductive contacts or conductive biases in one or more layers, provided in or on the surface of the overlying interconnect metallization structure, at least one of the electrical contacts One of the conductive interconnect lines or the conductive contacts or the conductive bias provided in the one or more layers of the overlaying interconnect metallization structure, the metal line or the contacts or the At least one of the conductive biases contacts at least one of the electrical contacts provided in the semiconductor element in or on the surface of the substrate;
( c) depositing a passivation layer on the overlying interconnect metallization structure;
( d) an insulating / separating polymer layer substantially thicker than the passivation layer and substantially thicker than a dielectric intermediate layer used to fabricate the interconnect metallization structure; Depositing on top;
(e) forming a ferromagnetic layer between the passivation layer and the insulating / separating polymer layer;
through the (f) the insulation and separation polymer layer and the ferromagnetic layer, and the by forming an opening through the passivation layer, on the surface during or surface of the interconnect metallization structures for the overlay Exposing at least a pair of the electrical contacts provided;
(g ) filling the opening with a conductive material to produce a metal contact through the opening; and
(h ) forming the inductor on the surface of the insulating / separating polymer layer, wherein the inductor is provided in or on the surface of the overlying interconnected metallization structure; Connected to at least a pair of contacts;
Including said method. 前記オーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている前記電気接点のサイズが約0.3um.〜約50um.の範囲である、請求項1記載の方法。The method of claim 1, wherein the size of the electrical contacts provided in or on the surface of the overlaying interconnect metallization structure ranges from about 0.3 um. To about 50 um. 前記オーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている前記電気接点が、スパッタアルミニウム、CVDタングステン、CVD銅、電気メッキ金、電気メッキ銀、電気メッキ銅、無電解金、および無電解ニッケルを含む群から選ばれる物質を含む、請求項1記載の方法。The electrical contacts provided in or on the surface of the overlying interconnected metallization structure are sputtered aluminum, CVD tungsten, CVD copper, electroplated gold, electroplated silver, electroplated copper, electroless gold And a substance selected from the group comprising electroless nickel. 前記インダクターが誘電体中に埋め込まれ、そしてさらにパッシベーション層によって被覆される、請求項1記載の方法。The method of claim 1, wherein the inductor is embedded in a dielectric and further covered by a passivation layer. 前記誘電体がlow-K誘電体である、請求項4記載の方法。5. The method of claim 4, wherein the dielectric is a low-K dielectric. 厚さが約2,000〜50,000オングストロームより大きくて、そして表面積が、前記インダクターが前記絶縁・分離用ポリマー層をほぼオーバーレイする表面積より大きい、前記パッシベーション層をオーバーレイする強磁性物質の1つ以上の層を追加することにより、前記パッシベーション層の表面とその上に付着させた絶縁・分離用ポリマー層との間に、前記強磁性物質の1つ以上の層を挿入する、請求項1記載の方法。One or more layers of ferromagnetic material overlying the passivation layer having a thickness greater than about 2,000-50,000 angstroms and a surface area greater than the surface area over which the inductor substantially overlays the insulating polymer layer. The method according to claim 1, wherein one or more layers of the ferromagnetic material are inserted between the surface of the passivation layer and the insulating / separating polymer layer deposited thereon by addition. 前記インダクターが螺旋状設計物であって、前記絶縁・分離用ポリマー層の表面上に、および前記絶縁・分離用ポリマー層の表面に平行な平面中に作製される、請求項1記載の方法。2. The method according to claim 1, wherein the inductor is a spiral design and is made on a surface of the insulating / separating polymer layer and in a plane parallel to the surface of the insulating / isolating polymer layer. 前記インダクターが、ダマスク模様加工法を使用して作製される、請求項1記載の方法。The method of claim 1, wherein the inductor is fabricated using a damask patterning method. 前記インダクターが、写真焼き付けの方法と写真エッチングの方法を使用して作製される、請求項1記載の方法。The method of claim 1, wherein the inductor is fabricated using a photo printing method and a photo etching method. 上板、底板、および前記上板と前記底板との間に挿入された誘電体層を含む、高性能集積回路用のコンデンサを半導体基板の表面上に形成する方法であって、
(a) 半導体素子に設けられる電気接点を半導体基板の能動表面中もしくは能動表面上に有する半導体基板を、半導体素子が作製されている表面中もしくは表面上に供給する工程;
(b) 相互接続物の１つ以上の層を含んだオーバーレイする相互接続用金属化構造物を前記半導体基板の能動表面上に作製する工程、このとき前記相互接続物の層が、電気接点が前記のオーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアスを1つ以上の層において含み、前記電気接点の少なくとも1つが、前記オーバーレイする相互接続用金属化構造物の前記1つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアスの少なくとも1つと接触し、前記金属線または前記接点または前記導電バイアスの少なくとも1つが、前記基板の表面中もしくは表面上にて前記半導体素子に設けられる前記電気接点の少なくとも1つと接触し、前記オーバーレイする相互接続用金属化構造物の表面上に設けられる前記電気接点が、偶数と奇数の隣接接点箇所の対に分けられ、これにより1つの電気接点が一つの対だけに属することができる;
(c) 前記オーバーレイする相互接続用金属化構造物上にパッシベーション層を付着させる工程;
(d) 前記パッシベーション層に対しパターン焼付け処理とエッチング処理を施し、前記パッシベーション層に開口を作製する工程、このとき少なくとも1つの開口が、前記オーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている前記電気接点の少なくとも1つの平らな接点をオーバーレイする;
(e) 前記パッシベーション層に作製される前記開口を含めた前記パッシベーション層の表面上に導電性物質の第1の層を付着させる工程;
(f) 前記第1の導電性物質層に対しパターン焼付け処理とエッチング処理を施し、前記オーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられる前記偶数箇所の電気接点の少なくとも1つに開口を作製し、そして前記コンデンサの前記底板を作製する工程;
(g) 前記偶数箇所の電気接点の少なくとも1つに対する前記開口を含めた前記第1の導電性物質層の表面上に誘電体層を付着させる工程;
(h) 前記誘電体層に対しパターン焼付け処理とエッチング処理を施し、前記偶数箇所の電気接点の少なくとも1つに対する前記誘電体層に開口を作製し、前記偶数箇所の電気接点の少なくとも1つを部分的に露出させ、そして前記上板と前記底板との間に挿入される前記誘電体層を作製する工程;
(i) 前記誘電体層に作製される少なくとも1つの開口を含めた前記誘電体層の表面上に第2の導電性物質層を付着させる工程; および
(j) 前記第2の導電性物質層に対しパターン焼付け処理とエッチング処理を施し、前記コンデンサの前記上板を作製する工程;
を含む前記方法。A method for forming a capacitor for a high-performance integrated circuit on a surface of a semiconductor substrate, comprising a top plate, a bottom plate, and a dielectric layer inserted between the top plate and the bottom plate,
(a) supplying a semiconductor substrate having an electrical contact provided on the semiconductor element in or on the active surface of the semiconductor substrate into or on the surface where the semiconductor element is fabricated;
(b) producing an overlying interconnect metallization structure comprising one or more layers of interconnects on the active surface of the semiconductor substrate, wherein the layers of interconnects are electrically contacted; Conductive interconnect lines or conductive contacts or conductive biases in one or more layers, provided in or on the surface of the overlaying interconnect metallization structure, at least of the electrical contacts One in contact with at least one of the conductive interconnect lines or the conductive contacts or the conductive bias provided in the one or more layers of the overlaid interconnect metallization structure, the metal lines or the contacts or At least one of the conductive biases contacts at least one of the electrical contacts provided on the semiconductor element in or on the surface of the substrate; The electrical contacts provided on the surface of the overlaying interconnected metallization structure are divided into even and odd pairs of adjacent contact locations so that one electrical contact can belong to only one pair. ;
(c) depositing a passivation layer on the overlying interconnect metallization structure;
(d) performing a pattern baking process and an etching process on the passivation layer to form an opening in the passivation layer, wherein at least one opening is in or on the surface of the interconnected metallized structure for overlaying Overlaying at least one flat contact of the electrical contact provided thereon;
(e) attaching a first layer of a conductive material on the surface of the passivation layer including the opening made in the passivation layer;
(f) applying a pattern baking process and an etching process to the first conductive material layer, and at least one of the even-numbered electrical contacts provided in or on the surface of the interconnected metallization structure to be overlaid Making an opening in one and making the bottom plate of the capacitor;
(g) depositing a dielectric layer on the surface of the first conductive material layer including the opening for at least one of the even electrical contacts;
(h) performing a pattern baking process and an etching process on the dielectric layer, creating an opening in the dielectric layer for at least one of the even-numbered electrical contacts, and providing at least one of the even-numbered electrical contacts Making the dielectric layer partially exposed and inserted between the top and bottom plates;
(i) depositing a second conductive material layer on a surface of the dielectric layer including at least one opening made in the dielectric layer; and
(j) performing a pattern baking process and an etching process on the second conductive material layer to produce the upper plate of the capacitor;
Including said method. 前記パッシベーション層をパターン焼付けおよびエッチングする前記工程の後に行われる追加の処理工程として、
前記パッシベーション層において作製される前記開口を含めた前記のパターン焼付け・エッチング処理したパッシベーション層の表面上に、絶縁・分離用ポリマー層を付着させる工程; および
前記絶縁・分離用ポリマー層に対しパターン焼付け処理とエッチング処理を施し、前記オーバーレイする相互接続用金属化構造物の表面上の前記偶数箇所の電気接点の少なくとも1つと整列する少なくとも1つの開口を前記絶縁・分離用ポリマー層に作製する工程;
を含む、請求項10記載の方法。As an additional processing step performed after the step of pattern baking and etching the passivation layer,
Depositing an insulating / separating polymer layer on the surface of the passivation layer that has been subjected to the pattern baking / etching treatment including the opening formed in the passivation layer; and pattern baking to the insulating / separating polymer layer Processing and etching to create at least one opening in the insulating / separating polymer layer that aligns with at least one of the even-numbered electrical contacts on the surface of the overlaid interconnect metallization structure;
The method of claim 10, comprising: 硬化後の前記絶縁・分離用ポリマー層の厚さが約1.0〜150um.の範囲である、請求項11記載の方法。12. The method of claim 11, wherein the thickness of the insulating / separating polymer layer after curing ranges from about 1.0 to 150 um. 前記絶縁・分離用ポリマー層がスピンオンコーティングされ、そして硬化される、請求項11記載の方法。12. The method of claim 11, wherein the insulating and separating polymer layer is spin-on coated and cured. 半導体基板の表面上に高性能集積回路用の抵抗器を形成する方法であって、
(a) 半導体素子に設けられる電気接点を半導体基板の能動表面中もしくは能動表面上に有する半導体基板を、半導体素子が作製されている表面中もしくは表面上に供給する工程;
(b) 相互接続物の１つ以上の層を含んだオーバーレイする相互接続用金属化構造物を前記半導体基板の能動表面上に作製する工程、このとき前記相互接続物の層が、電気接点が前記のオーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアスを1つ以上の層において含み、前記電気接点の少なくとも1つが、前記オーバーレイする相互接続用金属化構造物の前記1つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアスの少なくとも1つと接触し、前記金属線または前記接点または前記導電バイアスの少なくとも1つが、前記基板の表面中もしくは表面上にて前記半導体素子に設けられる前記電気接点の少なくとも1つと接触する;
(c) 前記オーバーレイする相互接続用金属化構造物上にパッシベーション層を付着させる工程;
(d) 前記パッシベーション層に対しパターン焼付け処理とエッチング処理を施し、前記パッシベーション層に開口を作製する工程、このとき前記開口の少なくとも2つが、前記オーバーレイする相互接続用金属化構造物の表面中に設けられている電気接点の少なくとも一対をオーバーレイする;
(e) 前記パッシベーション層に作製される前記開口を含めた前記パッシベーション層の表面上に導電性物質層を付着させる工程; および
(f) 前記導電性物質層に対しパターン焼付け処理とエッチング処理を施し、前記パッシベーション層に作製される前記開口の少なくとも一対に相互接続する導電性物質層を作製し、そして前記抵抗器を作製する工程;
を含む前記方法。A method for forming a resistor for a high performance integrated circuit on a surface of a semiconductor substrate, comprising:
(a) supplying a semiconductor substrate having an electrical contact provided on the semiconductor element in or on the active surface of the semiconductor substrate into or on the surface where the semiconductor element is fabricated;
(b) producing an overlying interconnect metallization structure comprising one or more layers of interconnects on the active surface of the semiconductor substrate, wherein the layers of interconnects are electrically contacted; Conductive interconnect lines or conductive contacts or conductive biases in one or more layers, provided in or on the surface of the overlaying interconnect metallization structure, at least of the electrical contacts One in contact with at least one of the conductive interconnect lines or the conductive contacts or the conductive bias provided in the one or more layers of the overlaid interconnect metallization structure, the metal lines or the contacts or At least one of the conductive biases contacts at least one of the electrical contacts provided on the semiconductor element in or on the surface of the substrate. ;
(c) depositing a passivation layer on the overlying interconnect metallization structure;
(d) performing a pattern baking process and an etching process on the passivation layer to form an opening in the passivation layer, wherein at least two of the openings are in the surface of the overlying interconnect metallization structure. Overlay at least a pair of provided electrical contacts;
(e) depositing a conductive material layer on a surface of the passivation layer including the opening made in the passivation layer; and
(f) subjecting the conductive material layer to pattern baking and etching to produce a conductive material layer interconnected with at least a pair of the openings made in the passivation layer, and producing the resistor; Process;
Including said method. 半導体基板の表面上に高性能集積回路用の抵抗器を形成する方法であって、
(a) 半導体素子に設けられる電気接点を半導体基板の能動表面中もしくは能動表面上に有する半導体基板を、半導体素子が作製されている表面中もしくは表面上に供給する工程;
(b) 相互接続物の１つ以上の層を含んだオーバーレイする相互接続用金属化構造物を前記半導体基板の能動表面上に作製する工程、このとき前記相互接続物の層が、電気接点が前記のオーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアスを1つ以上の層において含み、前記電気接点の少なくとも1つが、前記オーバーレイする相互接続用金属化構造物の前記1つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアスの少なくとも1つと接触し、前記金属線または前記接点または前記導電バイアスの少なくとも1つが、前記基板の表面中もしくは表面上にて前記半導体素子に設けられる前記電気接点の少なくとも1つと接触する;
(c) 前記オーバーレイする相互接続用金属化構造物上にパッシベーション層を付着させる工程;
(d) 前記パッシベーション層に対しパターン焼付け処理とエッチング処理を施し、前記パッシベーション層に開口を作製する工程、このとき前記開口の少なくとも2つが、前記オーバーレイする相互接続用金属化構造物の表面中に設けられている電気接点の少なくとも一対をオーバーレイし、部分的に露出させる;
(e) 前記パッシベーション層に作製される前記開口を含めた前記パターン焼付け・エッチング処理したパッシベーション層の表面上に絶縁・分離用ポリマー層を付着させる工程;
(f) 前記絶縁・分離用ポリマー層に対しパターン焼付け処理とエッチング処理を施し、前記パッシベーション層に作製される少なくとも一対の開口と整列する少なくとも一対の開口を前記絶縁・分離用ポリマー層に作製し、そして前記オーバーレイする相互接続用金属化構造物の表面中に設けられている電気接点の少なくとも一対を部分的に露出させる工程;
(g) 前記絶縁・分離用ポリマー層に作製される前記開口を含めた前記絶縁・分離用ポリマー層の表面上に導電性物質層を付着させる工程; および
(h) 前記導電性物質層に対しパターン焼付け処理とエッチング処理を施し、前記パッシベーション層に作製される前記開口の少なくとも一対と相互接続する導電性物質層を作製し、そして前記抵抗器を作製する工程;
を含む前記方法。A method for forming a resistor for a high performance integrated circuit on a surface of a semiconductor substrate, comprising:
(a) supplying a semiconductor substrate having an electrical contact provided on the semiconductor element in or on the active surface of the semiconductor substrate into or on the surface where the semiconductor element is fabricated;
(b) producing an overlying interconnect metallization structure comprising one or more layers of interconnects on the active surface of the semiconductor substrate, wherein the layers of interconnects are electrically contacted; Conductive interconnect lines or conductive contacts or conductive biases in one or more layers, provided in or on the surface of the overlaying interconnect metallization structure, at least of the electrical contacts One in contact with at least one of the conductive interconnect lines or the conductive contacts or the conductive bias provided in the one or more layers of the overlaid interconnect metallization structure, the metal lines or the contacts or At least one of the conductive biases contacts at least one of the electrical contacts provided on the semiconductor element in or on the surface of the substrate. ;
(c) depositing a passivation layer on the overlying interconnect metallization structure;
(d) performing a pattern baking process and an etching process on the passivation layer to form an opening in the passivation layer, wherein at least two of the openings are in the surface of the overlying interconnect metallization structure. Overlay and partially expose at least a pair of electrical contacts provided;
(e) a step of attaching an insulating / separating polymer layer on the surface of the passivation layer that has been subjected to the pattern baking / etching treatment including the opening formed in the passivation layer;
(f) A pattern baking process and an etching process are performed on the insulating / separating polymer layer to form at least a pair of openings in the insulating / separating polymer layer aligned with at least the pair of openings formed in the passivation layer. And partially exposing at least a pair of electrical contacts provided in the surface of the overlaying interconnect metallization structure;
(g) attaching a conductive material layer on the surface of the insulating / separating polymer layer including the opening formed in the insulating / separating polymer layer; and
(h) subjecting the conductive material layer to pattern baking and etching to produce a conductive material layer interconnected with at least one of the openings formed in the passivation layer, and producing the resistor; Process;
Including said method. 前記パッシベーション層が約0.15〜2.0um.の範囲の厚さのプラズマエンハンストCVD(PECVD)酸化物層を含み、前記酸化物層の上に約0.5〜2.0um.の範囲の厚さのPECVD窒化物層が付着されている、請求項15記載の方法。The passivation layer includes a plasma enhanced CVD (PECVD) oxide layer having a thickness in the range of about 0.15-2.0 um., And a PECVD nitride having a thickness in the range of about 0.5-2.0 um. Over the oxide layer. 16. A method according to claim 15, wherein the layer is applied. 前記絶縁・分離用ポリマー層がポリイミドまたはベンゾシクロブテン(BCB)のポリマーを含む、請求項15記載の方法。16. The method of claim 15, wherein the insulating and separating polymer layer comprises a polymer of polyimide or benzocyclobutene (BCB). 硬化後の前記絶縁・分離用ポリマー層の厚さが約1.0〜150um.の範囲である、請求項15記載の方法。16. The method of claim 15, wherein the thickness of the insulating / separating polymer layer after curing ranges from about 1.0 to 150 um. 前記絶縁・分離用ポリマー層がスピンオンコーティングされ、そして硬化される、請求項15記載の方法。16. The method of claim 15, wherein the insulating and separating polymer layer is spin-on coated and cured. 前記絶縁・分離用ポリマー層が、スピンオンコーティングと硬化の複数処理工程に付される、請求項19記載の方法。20. The method of claim 19, wherein the insulating / separating polymer layer is subjected to multiple processing steps of spin-on coating and curing. 半導体基板の表面上にディスクリートの電装品を実装する方法であって、
(a) 半導体素子に設けられる電気接点を半導体基板の能動表面中もしくは能動表面上に有する半導体基板を、半導体素子が作製されている表面中もしくは表面上に供給する工程;
(b) 相互接続物の１つ以上の層を含んだオーバーレイする相互接続用金属化構造物を前記半導体基板の能動表面上に作製する工程、このとき前記相互接続物の層が、電気接点が前記のオーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアスを1つ以上の層において含み、前記電気接点の少なくとも1つが、前記オーバーレイする相互接続用金属化構造物の前記1つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアスの少なくとも1つと接触し、前記金属線または前記接点または前記導電バイアスの少なくとも1つが、前記基板の表面中もしくは表面上にて前記半導体素子に設けられる前記電気接点の少なくとも1つと接触する;
(c) 前記オーバーレイする相互接続用金属化構造物上にパッシベーション層を付着させる工程;
(d) 前記パッシベーション層に対しパターン焼付け処理とエッチング処理を施し、前記パッシベーション層に開口を作製する工程、このとき前記開口の少なくとも2つが、前記オーバーレイする相互接続用金属化構造物の表面中に設けられている電気接点の少なくとも一対をオーバーレイし、少なくとも一対の電気接点を前記パッシベーション層にもたらす;
(e) 前記パッシベーション層に作製される前記開口を含めた前記パターン焼付け・エッチング処理したパッシベーション層の表面上に絶縁・分離用ポリマー層を付着させる工程;
(f) 前記絶縁・分離用ポリマー層に対しパターン焼付け処理とエッチング処理を施し、前記パッシベーション層にもたらされる少なくとも一対の電気接点と整列する少なくとも一対の開口を前記絶縁・分離用ポリマー層に作製する工程;
(g) 前記パッシベーション層と前記絶縁・分離用ポリマー層との間に、強磁性層を形成する工程、このとき前記開口は前記強磁性層を貫通する;
(h) 前記パッシベーション層にもたらされる少なくとも一対の電気接点の表面上に導電性物質層を選択的に付着させ、前記絶縁・分離用ポリマー層に作製される前記開口を充填し、前記絶縁・分離用ポリマー層を通して導電プラグを作製する工程、このとき前記導電プラグが、前記パッシベーション層にもたらされる電気接点の少なくとも一対をオーバーレイする;
(i) 前記導電プラグの表面上にはんだ層を選択的に作製する工程;
(j) 前記ディスクリートの電装品が前記の選択的に作製されるはんだ層と整列するよう、前記ディスクリートの電装品を、前記の選択的に作製されるはんだ層の上に、且つ前記の選択的に作製されるはんだ層と整列した状態にて配置する工程;および
(k) 前記の選択的に作製されるはんだ層を流し、前記ディスクリートの電装品と前記導電プラグとを接続するはんだボールを前記絶縁・分離用ポリマー層において作製し、これによって前記ディスクリートの電装品と一対の電気接点とを前記パッシベーション層において接続する工程;
を含む前記方法。A method of mounting discrete electrical components on a surface of a semiconductor substrate,
(a) supplying a semiconductor substrate having an electrical contact provided on the semiconductor element in or on the active surface of the semiconductor substrate into or on the surface where the semiconductor element is fabricated;
(b) producing an overlying interconnect metallization structure comprising one or more layers of interconnects on the active surface of the semiconductor substrate, wherein the layers of interconnects are electrically contacted; Conductive interconnect lines or conductive contacts or conductive biases in one or more layers, provided in or on the surface of the overlaying interconnect metallization structure, at least of the electrical contacts One in contact with at least one of the conductive interconnect lines or the conductive contacts or the conductive bias provided in the one or more layers of the overlaid interconnect metallization structure, the metal lines or the contacts or At least one of the conductive biases contacts at least one of the electrical contacts provided on the semiconductor element in or on the surface of the substrate. ;
(c) depositing a passivation layer on the overlying interconnect metallization structure;
(d) performing a pattern baking process and an etching process on the passivation layer to form an opening in the passivation layer, wherein at least two of the openings are in the surface of the overlying interconnect metallization structure. Overlaying at least one pair of provided electrical contacts and providing at least one pair of electrical contacts to the passivation layer;
(e) a step of attaching an insulating / separating polymer layer on the surface of the passivation layer that has been subjected to the pattern baking / etching treatment including the opening formed in the passivation layer;
(f) A pattern baking process and an etching process are performed on the insulating / separating polymer layer to form at least a pair of openings in the insulating / separating polymer layer aligned with at least a pair of electrical contacts provided in the passivation layer. Process;
(g) forming a ferromagnetic layer between the passivation layer and the insulating / separating polymer layer, wherein the opening penetrates the ferromagnetic layer;
( h ) selectively depositing a conductive material layer on the surface of at least a pair of electrical contacts provided to the passivation layer, filling the opening formed in the insulating / separating polymer layer, and Creating a conductive plug through the protective polymer layer, wherein the conductive plug overlays at least a pair of electrical contacts provided to the passivation layer;
( i ) selectively producing a solder layer on the surface of the conductive plug;
( j ) placing the discrete electrical component on the selectively fabricated solder layer and the selective electrical component so that the discrete electrical component is aligned with the selectively fabricated solder layer; Placing in alignment with the solder layer produced in
( k ) Flowing the selectively produced solder layer and producing solder balls in the insulating / separating polymer layer for connecting the discrete electrical component and the conductive plug, thereby producing the discrete electrical component. And a pair of electrical contacts in the passivation layer;
Including said method. 前記絶縁・分離用ポリマー層がポリイミドまたはベンゾシクロブテン(BCB)のポリマーを含む、請求項21記載の方法。23. The method of claim 21, wherein the insulating / separating polymer layer comprises a polymer of polyimide or benzocyclobutene (BCB). 硬化後の前記絶縁・分離用ポリマー層の厚さが約1.0〜150um.の範囲である、請求項21記載の方法。23. The method of claim 21, wherein the thickness of the insulating / separating polymer layer after curing ranges from about 1.0 to 150 um. 前記絶縁・分離用ポリマー層が、スピンオンコーティングと硬化の複数処理工程に付される、請求項21記載の方法。22. The method of claim 21, wherein the insulating / separating polymer layer is subjected to multiple processing steps of spin-on coating and curing. 前記ディスクリートの電装品が、抵抗器、コンデンサ、およびインダクターを含む群から選ばれる、請求項21記載の方法。24. The method of claim 21, wherein the discrete electrical component is selected from the group comprising a resistor, a capacitor, and an inductor. 半導体基板の表面上にディスクリートの電装品を実装する方法であって、
(a) 半導体素子に設けられる電気接点を半導体基板の能動表面中もしくは能動表面上に有する半導体基板を、半導体素子が作製されている表面中もしくは表面上に供給する工程;
(b) 相互接続物の１つ以上の層を含んだオーバーレイする相互接続用金属化構造物を前記半導体基板の能動表面上に作製する工程、このとき前記相互接続物の層が、電気接点が前記のオーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアスを1つ以上の層において含み、前記電気接点の少なくとも1つが、前記オーバーレイする相互接続用金属化構造物の前記1つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアスの少なくとも1つと接触し、前記金属線または前記接点または前記導電バイアスの少なくとも1つが、前記基板の表面中もしくは表面上にて前記半導体素子に設けられる前記電気接点の少なくとも1つと接触する;
(c) 前記オーバーレイする相互接続用金属化構造物上にパッシベーション層を付着させる工程;
(d) 前記パッシベーション層に対しパターン焼付け処理とエッチング処理を施し、前記パッシベーション層に開口を作製する工程、このとき前記開口の少なくとも2つが、前記オーバーレイする相互接続用金属化構造物の表面中に設けられている電気接点の少なくとも一対をオーバーレイし、少なくとも一対の電気接点を前記パッシベーション層にもたらす;
(e) 前記パッシベーション層において、少なくとも一対の電気接点の表面上にはんだ層を選択的に作製する工程;
(f) 前記パッシベーション層上に、強磁性層を形成する工程、このとき前記開口は前記強磁性層を貫通する;
(g) 前記ディスクリートの電装品の電気接点が前記の選択的に作製されるはんだ層と整列するよう、前記ディスクリートの電装品を、前記の選択的に作製されるはんだ層の上に、且つ前記の選択的に作製されるはんだ層と整列した状態にて配置する工程;および
(h) 前記の選択的に作製されるはんだ層を流し、前記ディスクリートの電装品と少なくとも一対の電気接点とを前記パッシベーション層において接続するはんだボールを作製する工程;
を含む前記方法。A method of mounting discrete electrical components on a surface of a semiconductor substrate,
(a) supplying a semiconductor substrate having an electrical contact provided on the semiconductor element in or on the active surface of the semiconductor substrate into or on the surface where the semiconductor element is fabricated;
(b) producing an overlying interconnect metallization structure comprising one or more layers of interconnects on the active surface of the semiconductor substrate, wherein the layers of interconnects are electrically contacted; Conductive interconnect lines or conductive contacts or conductive biases in one or more layers, provided in or on the surface of the overlaying interconnect metallization structure, at least of the electrical contacts One in contact with at least one of the conductive interconnect lines or the conductive contacts or the conductive bias provided in the one or more layers of the overlaid interconnect metallization structure, the metal lines or the contacts or At least one of the conductive biases contacts at least one of the electrical contacts provided on the semiconductor element in or on the surface of the substrate. ;
(c) depositing a passivation layer on the overlying interconnect metallization structure;
(d) performing a pattern baking process and an etching process on the passivation layer to form an opening in the passivation layer, wherein at least two of the openings are in the surface of the overlying interconnect metallization structure. Overlaying at least one pair of provided electrical contacts and providing at least one pair of electrical contacts to the passivation layer;
(e) a step of selectively producing a solder layer on the surface of at least a pair of electrical contacts in the passivation layer;
(f) forming a ferromagnetic layer on the passivation layer, wherein the opening penetrates the ferromagnetic layer;
( g ) placing the discrete electrical component on the selectively fabricated solder layer and in order to align the electrical contacts of the discrete electrical component with the selectively fabricated solder layer; Placing in alignment with the selectively produced solder layer; and
( h ) flowing the selectively produced solder layer, and producing a solder ball that connects the discrete electrical component and at least a pair of electrical contacts in the passivation layer;
Including said method. 前記ディスクリートの電装品が、抵抗器、コンデンサ、およびインダクターを含む群から選ばれる、請求項26記載の方法。27. The method of claim 26, wherein the discrete electrical component is selected from the group comprising a resistor, a capacitor, and an inductor. (a) 半導体素子に設けられる電気接点を半導体基板の能動表面中もしくは能動表面上に有する、半導体素子が作製されている表面中もしくは表面上における半導体基板;
(b) 前記基板の能動表面上の、相互接続物の1つ以上の層を含むオーバーレイする相互接続用金属化構造物、このとき前記相互接続物の層が、電気接点が前記のオーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアスを1つ以上の層において含み、前記電気接点の少なくとも1つが、前記オーバーレイする相互接続用金属化構造物の前記1つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアスの少なくとも1つと接触し、前記金属線または前記接点または前記導電バイアスの少なくとも1つが、前記基板の表面中もしくは表面上にて前記半導体素子に設けられる前記電気接点の少なくとも1つと接触する;
(c) 前記オーバーレイする相互接続用金属化構造物上に付着させるパッシベーション層;
(d) 前記パッシベーション層より実質的に厚くて、前記相互接続用金属化構造物を作製するのに使用される誘電体中間層よりも実質的に厚い、前記パッシベーション層上に付着させる絶縁・分離用ポリマー層;
(e) 前記パッシベーション層と前記絶縁・分離用ポリマー層との間に、強磁性層を形成する工程;および
(f) 前記オーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている前記電気接点の少なくとも一対を露出させるために、前記絶縁・分離用ポリマー層、前記強磁性層および前記パッシベーション層を通して形成される開口、このとき前記開口に導電性物質が充填されて、前記開口を通る金属接点が作製される;
を含み、前記絶縁・分離用ポリマー層の表面上に形成され、前記オーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている前記電気接点の少なくとも一対に接続されている、半導体基板の表面をオーバーレイする高性能集積回路のためのインダクター。(a) a semiconductor substrate in or on the surface on which the semiconductor element is fabricated, having electrical contacts provided on the semiconductor element in or on the active surface of the semiconductor substrate;
(b) an overlying interconnect metallization structure comprising one or more layers of interconnects on the active surface of the substrate, wherein the interconnect layers are interconnected with electrical contacts on the overlay Conductive interconnect lines or conductive contacts or conductive biases in one or more layers, provided in or on the surface of the connecting metallization structure, wherein at least one of the electrical contacts is the overlay In contact with at least one of the conductive interconnect lines or the conductive contacts or the conductive bias provided in the one or more layers of the interconnecting metallization structure, and at least of the metal lines or the contacts or the conductive bias One contacts at least one of the electrical contacts provided in the semiconductor element in or on the surface of the substrate;
(c) a passivation layer deposited on the overlying interconnect metallization structure;
(d) Insulation / separation deposited on the passivation layer that is substantially thicker than the passivation layer and substantially thicker than the dielectric intermediate layer used to fabricate the interconnect metallization structure. For polymer layer;
(e) forming a ferromagnetic layer between the passivation layer and the insulating / separating polymer layer; and
( f ) In order to expose at least one pair of the electrical contacts provided in or on the surface of the overlying interconnecting metallization structure, the insulating / separating polymer layer , the ferromagnetic layer, and the An opening formed through the passivation layer, wherein the opening is filled with a conductive material to create a metal contact through the opening;
Is formed on the surface of the insulating / separating polymer layer, and is connected to at least a pair of the electrical contacts provided in or on the surface of the overlying interconnecting metallization structure, Inductors for high-performance integrated circuits that overlay the surface of a semiconductor substrate. 前記オーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている前記電気接点のサイズが約0.3um.〜約50um.の範囲である、請求項28記載のインダクター。30. The inductor of claim 28, wherein a size of the electrical contact provided in or on the surface of the overlaid interconnecting metallization structure ranges from about 0.3 um. To about 50 um. 前記パッシベーション層が約0.15〜2.0um.の範囲の厚さのプラズマエンハンストCVD(PECVD)酸化物層を含み、前記酸化物層の上に約0.5〜2.0um.の範囲の厚さのPECVD窒化物層が付着されている、請求項28記載のインダクター。The passivation layer includes a plasma enhanced CVD (PECVD) oxide layer having a thickness in the range of about 0.15-2.0 um., And a PECVD nitride having a thickness in the range of about 0.5-2.0 um. Over the oxide layer. 30. The inductor of claim 28, wherein the layer is deposited. 前記絶縁・分離用ポリマー層がポリイミドまたはベンゾシクロブテン(BCB)のポリマーを含む、請求項28記載のインダクター。29. The inductor according to claim 28, wherein the insulating / separating polymer layer includes a polymer of polyimide or benzocyclobutene (BCB). 硬化後の前記絶縁・分離用ポリマー層の厚さが約1.0〜150um.の範囲である、請求項28記載のインダクター。29. The inductor of claim 28, wherein the thickness of the insulating / separating polymer layer after curing ranges from about 1.0 to 150 um. 前記絶縁・分離用ポリマー層がスピンオンコーティングされ、そして硬化される、請求項28記載のインダクター。29. The inductor of claim 28, wherein the insulating / separating polymer layer is spin-on coated and cured. 前記絶縁・分離用ポリマー層が、スピンオンコーティングと硬化の複数処理工程に付される、請求項28記載のインダクター。29. The inductor according to claim 28, wherein the insulating / separating polymer layer is subjected to a plurality of spin-on coating and curing processes. 前記オーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている前記電気接点が、スパッタアルミニウム、CVDタングステン、CVD銅、電気メッキ金、電気メッキ銅、電気メッキ銀、無電解金、および無電解ニッケルを含む群から選ばれる物質を含む、請求項28載のインダクター。The electrical contacts provided in or on the surface of the overlying interconnected metallization structure are sputtered aluminum, CVD tungsten, CVD copper, electroplated gold, electroplated copper, electroplated silver, electroless gold 30. The inductor according to claim 28, comprising a material selected from the group comprising electroless nickel. 前記インダクターが誘電体中に埋め込まれ、そしてさらにパッシベーション層によって被覆される、請求項28記載のインダクター。30. The inductor of claim 28, wherein the inductor is embedded in a dielectric and is further covered by a passivation layer. 前記誘電体が前記誘電体がlow-K誘電体である、請求項36記載のインダクター。38. The inductor of claim 36, wherein the dielectric is a low-K dielectric. 厚さが約2〜50キロオングストロームより大きくて、そして表面積が、前記インダクターが前記絶縁・分離用ポリマー層をほぼオーバーレイする表面積より大きい、前記パッシベーション層をオーバーレイする強磁性物質の1つ以上の層を追加することにより、前記パッシベーション層の表面とその上に付着させた絶縁・分離用ポリマー層との間に、前記強磁性物質の1つ以上の層が挿入される、請求項28記載のインダクター。One or more layers of ferromagnetic material overlaying the passivation layer having a thickness greater than about 2-50 kilo angstroms and a surface area greater than a surface area over which the inductor substantially overlays the insulating polymer layer; 30. The inductor of claim 28, wherein one or more layers of the ferromagnetic material are inserted between the surface of the passivation layer and the insulating / separating polymer layer deposited thereon by adding . 前記インダクターが螺旋状設計物であって、前記絶縁・分離用ポリマー層の表面上に、および前記絶縁・分離用ポリマー層の表面に平行な平面中に作製される、請求項28記載のインダクター。29. The inductor according to claim 28, wherein the inductor is a spiral design and is made on a surface of the insulating / separating polymer layer and in a plane parallel to the surface of the insulating / isolating polymer layer. 前記インダクターが、ダマスク模様加工法を使用して作製される、請求項28記載のインダクター。30. The inductor of claim 28, wherein the inductor is made using a damask patterning process. 前記インダクターが、写真焼き付けの方法と写真エッチングの方法を使用して作製される、請求項28記載のインダクター。29. The inductor of claim 28, wherein the inductor is made using a photo printing method and a photo etching method. 上板、底板、および前記上板と前記底板との間に挿入された誘電体層を含む、半導体基板の表面上の高性能集積回路用コンデンサであって、
(a) 半導体素子に設けられる電気接点を半導体基板の能動表面中もしくは能動表面上に有する、半導体素子が作製されている表面中もしくは表面上の半導体基板;
(b) 相互接続物の１つ以上の層を前記基板の能動表面上に含んだオーバーレイする相互接続用金属化構造物、このとき前記相互接続物の層が、電気接点が前記のオーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアスを1つ以上の層において含み、前記電気接点の少なくとも1つが、前記オーバーレイする相互接続用金属化構造物の前記1つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアスの少なくとも1つと接触し、前記金属線または前記接点または前記導電バイアスの少なくとも1つが、前記基板の表面中もしくは表面上にて前記半導体素子に設けられる前記電気接点の少なくとも1つと接触し、前記オーバーレイする相互接続用金属化構造物の表面上に設けられる前記電気接点が、偶数と奇数の隣接接点箇所の対に分けられ、これにより1つの電気接点が一つの対だけに属することができる;
(c) 前記オーバーレイする相互接続用金属化構造物上に付着させたパッシベーション層;
(d) 前記パッシベーション層に作製された開口、このとき少なくとも1つの開口が、前記オーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている前記電気接点の少なくとも1つの平らな接点をオーバーレイする;
(e) 前記パッシベーション層に作製された前記開口を含む前記パッシベーション層の表面上に付着させた導電性物質の第1の層;
(f) 前記オーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられた前記偶数箇所の電気接点の少なくとも1つに対する、前記第1の導電性物質層に作製された開口、このとき前記第1の導電性物質層が前記コンデンサの前記底板を形成する;
(g) 前記偶数箇所の電気接点の少なくとも1つに対する前記開口を含めた前記第1の導電性物質層の表面上に付着させた誘電体層;
(h) 前記偶数箇所の電気接点の少なくとも1つに対する、前記誘電体層における開口、このとき前記開口が、前記偶数箇所の電気接点の少なくとも1つを部分的に露出させ、前記上板と前記底板との間に挿入された前記誘電体層を構成する; および
(i) 前記誘電体層に作製された少なくとも1つの開口を含めた前記誘電体層の表面上に付着させた第2の導電性物質層;
を含み、前記コンデンサの前記上板が、前記第2の導電性物質層にパターン焼付け処理とエッチング処理を施すことによって作製されている前記コンデンサ。A high performance integrated circuit capacitor on a surface of a semiconductor substrate, comprising a top plate, a bottom plate, and a dielectric layer inserted between the top plate and the bottom plate,
(a) a semiconductor substrate in or on the surface where the semiconductor element is fabricated, having electrical contacts provided on the semiconductor element in or on the active surface of the semiconductor substrate;
(b) an overlying interconnect metallization structure including one or more layers of interconnects on the active surface of the substrate, wherein the interconnect layers are interconnected with electrical contacts overlaid with the overlay. Conductive interconnect lines or conductive contacts or conductive biases in one or more layers, provided in or on the surface of the connecting metallization structure, wherein at least one of the electrical contacts is the overlay In contact with at least one of the conductive interconnect lines or the conductive contacts or the conductive bias provided in the one or more layers of the interconnecting metallization structure, and at least of the metal lines or the contacts or the conductive bias One contacts and overlays at least one of the electrical contacts provided on the semiconductor element in or on the surface of the substrate The electrical contacts provided on the surface of the interconnecting metallization structure are divided into even and odd pairs of adjacent contact points, whereby one electrical contact can belong to only one pair;
(c) a passivation layer deposited on the overlying interconnect metallization structure;
(d) at least one flat surface of the electrical contact provided in or on the surface of the overlying interconnect metallization structure, wherein an opening made in the passivation layer, wherein at least one opening is provided. Overlay contacts;
(e) a first layer of a conductive material deposited on the surface of the passivation layer including the openings made in the passivation layer;
(f) an opening made in the first conductive material layer for at least one of the even-numbered electrical contacts provided in or on the surface of the overlying interconnecting metallization structure, Sometimes the first conductive material layer forms the bottom plate of the capacitor;
(g) a dielectric layer deposited on the surface of the first conductive material layer including the opening for at least one of the even electrical contacts;
(h) an opening in the dielectric layer with respect to at least one of the even-numbered electrical contacts, wherein the opening partially exposes at least one of the even-numbered electrical contacts, and the upper plate and the Constituting the dielectric layer inserted between the bottom plate; and
(i) a second conductive material layer deposited on the surface of the dielectric layer including at least one opening made in the dielectric layer;
And the upper plate of the capacitor is produced by subjecting the second conductive material layer to pattern baking and etching. 前記のパターン焼付け・エッチング処理したパッシベーション層上に、
前記パッシベーション層に作製された前記開口を含めた前記パターン焼付け・エッチング処理したパッシベーション層の表面上に付着させた絶縁・分離用ポリマー層; および
前記オーバーレイする相互接続用金属化構造物の表面上における前記偶数箇所の電気接点の少なくとも1つと整列している、前記絶縁・分離用ポリマー層に作製された少なくとも1つの開口;
をさらに含む、請求項42記載のコンデンサ。On the passivation layer subjected to the pattern baking / etching process,
An insulating / separating polymer layer deposited on the surface of the pattern-baked / etched passivation layer including the opening made in the passivation layer; and on the surface of the overlying interconnect metallization structure; At least one opening made in the insulating / separating polymer layer aligned with at least one of the even electrical contacts;
43. The capacitor of claim 42, further comprising: 前記パッシベーション層が約0.15〜2.0um.の範囲の厚さのプラズマエンハンストCVD(PECVD)酸化物層を含み、前記酸化物層の上に約0.5〜2.0um.の範囲の厚さのPECVD窒化物層が付着されている、請求項42記載のコンデンサ。The passivation layer includes a plasma enhanced CVD (PECVD) oxide layer having a thickness in the range of about 0.15-2.0 um., And a PECVD nitride having a thickness in the range of about 0.5-2.0 um. Over the oxide layer. 43. The capacitor of claim 42, wherein a layer is deposited. 前記絶縁・分離用ポリマー層がポリイミドまたはベンゾシクロブテン(BCB)のポリマーを含む、請求項43記載のコンデンサ。44. The capacitor according to claim 43, wherein the insulating / separating polymer layer includes a polymer of polyimide or benzocyclobutene (BCB). 硬化後の前記絶縁・分離用ポリマー層の厚さが約1.0〜150um.の範囲である、請求項43記載のコンデンサ。44. The capacitor of claim 43, wherein the thickness of the insulating / separating polymer layer after curing ranges from about 1.0 to 150 um. 前記絶縁・分離用ポリマー層がスピンオンコーティングされ、そして硬化される、請求項43記載の方法。44. The method of claim 43 , wherein the insulating and separating polymer layer is spin-on coated and cured. (a) 半導体素子に設けられる電気接点を半導体基板の能動表面中もしくは能動表面上に有する、半導体素子が作製されている表面中もしくは表面上の半導体基板;
(b) 相互接続物の１つ以上の層を前記基板の能動表面上に含んだオーバーレイする相互接続用金属化構造物、このとき前記相互接続物の層が、電気接点が前記のオーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアスを1つ以上の層において含み、前記電気接点の少なくとも1つが、前記オーバーレイする相互接続用金属化構造物の前記1つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアスの少なくとも1つと接触し、前記金属線または前記接点または前記導電バイアスの少なくとも1つが、前記基板の表面中もしくは表面上にて前記半導体素子に設けられる前記電気接点の少なくとも1つと接触する;
(c) 前記オーバーレイする相互接続用金属化構造物上に付着させたパッシベーション層;
(d) 前記パッシベーション層に作製された開口、このとき前記開口の少なくとも2つが、前記オーバーレイする相互接続用金属化構造物の表面中に設けられている前記電気接点の少なくとも一対をオーバーレイする;
(e) 前記パッシベーション層に作製された前記開口を含む前記パッシベーション層の表面上に付着させた導電性物質の層; および
(f) 前記パッシベーション層に作製された前記開口の少なくとも一対を相互接続する導電性物質の層、これにより抵抗器が作製される;
を含む、半導体基板の表面上における高性能集積回路のための抵抗器。(a) a semiconductor substrate in or on the surface where the semiconductor element is fabricated, having electrical contacts provided on the semiconductor element in or on the active surface of the semiconductor substrate;
(b) an overlying interconnect metallization structure including one or more layers of interconnects on the active surface of the substrate, wherein the interconnect layers are interconnected with electrical contacts overlaid with the overlay. Conductive interconnect lines or conductive contacts or conductive biases in one or more layers, provided in or on the surface of the connecting metallization structure, wherein at least one of the electrical contacts is the overlay In contact with at least one of the conductive interconnect lines or the conductive contacts or the conductive bias provided in the one or more layers of the interconnecting metallization structure, and at least of the metal lines or the contacts or the conductive bias One contacts at least one of the electrical contacts provided in the semiconductor element in or on the surface of the substrate;
(c) a passivation layer deposited on the overlying interconnect metallization structure;
(d) openings made in the passivation layer, wherein at least two of the openings overlay at least a pair of the electrical contacts provided in the surface of the overlaid interconnect metallization structure;
(e) a layer of conductive material deposited on the surface of the passivation layer including the openings made in the passivation layer; and
(f) a layer of conductive material that interconnects at least a pair of the openings made in the passivation layer, thereby creating a resistor;
A resistor for high performance integrated circuits on the surface of a semiconductor substrate. 前記パッシベーション層が約0.15〜2.0um.の範囲の厚さのプラズマエンハンストCVD(PECVD)酸化物層を含み、前記酸化物層の上に約0.5〜2.0um.の範囲の厚さのPECVD窒化物層が付着されている、請求項48記載の抵抗器。The passivation layer includes a plasma enhanced CVD (PECVD) oxide layer having a thickness in the range of about 0.15-2.0 um., And a PECVD nitride having a thickness in the range of about 0.5-2.0 um. Over the oxide layer. 49. The resistor of claim 48, wherein the layer is deposited. (a) 半導体素子に設けられる電気接点を半導体基板の能動表面中もしくは能動表面上に有する、半導体素子が作製されている表面中もしくは表面上の半導体基板;
(b) 相互接続物の１つ以上の層を前記基板の能動表面上に含んだオーバーレイする相互接続用金属化構造物、このとき前記相互接続物の層が、電気接点が前記のオーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアスを1つ以上の層において含み、前記電気接点の少なくとも1つが、前記オーバーレイする相互接続用金属化構造物の前記1つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアスの少なくとも1つと接触し、前記金属線または前記接点または前記導電バイアスの少なくとも1つが、前記基板の表面中もしくは表面上にて前記半導体素子に設けられる前記電気接点の少なくとも1つと接触する;
(c) 前記オーバーレイする相互接続用金属化構造物上に付着させたパッシベーション層;
(d) 前記パッシベーション層に作製された開口、このとき前記開口の少なくとも2つが、前記オーバーレイする相互接続用金属化構造物の表面中に設けられている電気接点の少なくとも一対をオーバーレイし、そして部分的に露出させる;
(e) 前記パッシベーション層に作製された前記開口を含む前記パターン焼付け・エッチング処理したパッシベーション層の表面上に付着させた絶縁・分離用ポリマー層;
(f) 前記パッシベーション層に作製された開口の少なくとも一対と整列し、前記オーバーレイする相互接続用金属化構造物の表面中に設けられている電気接点の少なくとも一対を部分的に露出させる、前記絶縁・分離用ポリマー層における少なくとも一対の開口;
(g) 前記絶縁・分離用ポリマー層において作製された前記開口を含む前記絶縁・分離用ポリマー層の表面上に付着させた導電性物質の層; および
(h) 前記パッシベーション層に作製された前記開口の少なくとも一対を相互接続する導電性物質の層、これにより抵抗器が作製される;
を含む、半導体基板の表面上における高性能集積回路のための抵抗器。(a) a semiconductor substrate in or on the surface where the semiconductor element is fabricated, having electrical contacts provided on the semiconductor element in or on the active surface of the semiconductor substrate;
(b) an overlying interconnect metallization structure including one or more layers of interconnects on the active surface of the substrate, wherein the interconnect layers are interconnected with electrical contacts overlaid with the overlay. Conductive interconnect lines or conductive contacts or conductive biases in one or more layers, provided in or on the surface of the connecting metallization structure, wherein at least one of the electrical contacts is the overlay In contact with at least one of the conductive interconnect lines or the conductive contacts or the conductive bias provided in the one or more layers of the interconnecting metallization structure, and at least of the metal lines or the contacts or the conductive bias One contacts at least one of the electrical contacts provided in the semiconductor element in or on the surface of the substrate;
(c) a passivation layer deposited on the overlying interconnect metallization structure;
(d) openings formed in the passivation layer, wherein at least two of the openings overlay at least a pair of electrical contacts provided in the surface of the overlying interconnected metallization structure, and a portion Exposed to light;
(e) an insulating / separating polymer layer deposited on the surface of the passivation layer that has been subjected to the pattern baking / etching treatment including the opening formed in the passivation layer;
(f) the insulation being aligned with at least one pair of openings made in the passivation layer and partially exposing at least one pair of electrical contacts provided in a surface of the overlying interconnect metallization structure; At least a pair of openings in the separating polymer layer;
(g) a layer of conductive material deposited on the surface of the insulating / separating polymer layer including the opening made in the insulating / separating polymer layer; and
(h) a layer of conductive material that interconnects at least a pair of the openings made in the passivation layer, thereby creating a resistor;
A resistor for high performance integrated circuits on the surface of a semiconductor substrate. 前記パッシベーション層が約0.15〜2.0um.の範囲の厚さのプラズマエンハンストCVD(PECVD)酸化物層を含み、前記酸化物層の上に約0.5〜2.0um.の範囲の厚さのPECVD窒化物層が付着されている、請求項50記載の抵抗器。The passivation layer includes a plasma enhanced CVD (PECVD) oxide layer having a thickness in the range of about 0.15-2.0 um., And a PECVD nitride having a thickness in the range of about 0.5-2.0 um. Over the oxide layer. 51. The resistor of claim 50, wherein the layer is deposited. 前記絶縁・分離用ポリマー層がポリイミドまたはベンゾシクロブテン(BCB)のポリマーを含む、請求項50記載の抵抗器。51. The resistor of claim 50, wherein the insulating / separating polymer layer comprises a polymer of polyimide or benzocyclobutene (BCB). 硬化後の前記絶縁・分離用ポリマー層の厚さが約1.0〜150um.の範囲である、請求項50記載の抵抗器。51. The resistor of claim 50, wherein the thickness of the insulating / separating polymer layer after curing ranges from about 1.0 to 150 um. 前記絶縁・分離用ポリマー層がスピンオンコーティングされ、そして硬化される、請求項50記載の抵抗器。51. The resistor of claim 50, wherein the insulating and separating polymer layer is spin-on coated and cured. 前記絶縁・分離用ポリマー層が、スピンオンコーティングと硬化の複数処理工程に付される、請求項50記載の抵抗器。51. The resistor of claim 50, wherein the insulating / separating polymer layer is subjected to multiple processing steps of spin-on coating and curing. 半導体基板の表面上におけるディスクリートの電装品であって、
(a) 半導体素子に設けられる電気接点を半導体基板の能動表面中もしくは能動表面上に有する、半導体素子が作製されている表面中もしくは表面上の半導体基板;
(b) 相互接続物の１つ以上の層を前記基板の能動表面上に含んだオーバーレイする相互接続用金属化構造物、このとき前記相互接続物の層が、電気接点が前記のオーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアスを1つ以上の層において含み、前記電気接点の少なくとも1つが、前記オーバーレイする相互接続用金属化構造物の前記1つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアスの少なくとも1つと接触し、前記金属線または前記接点または前記導電バイアスの少なくとも1つが、前記基板の表面中もしくは表面上にて前記半導体素子に設けられる前記電気接点の少なくとも1つと接触する;
(c) 前記オーバーレイする相互接続用金属化構造物上に付着させたパッシベーション層;
(d) 前記パッシベーション層に作製された開口、このとき前記開口の少なくとも2つが、前記オーバーレイする相互接続用金属化構造物の表面中に設けられている電気接点の少なくとも一対をオーバーレイし、少なくとも一対の電気接点を前記パッシベーション層にもたらす;
(e) 前記パッシベーション層に作製された前記開口を含む前記パターン焼付け・エッチング処理したパッシベーション層の表面上に付着させた絶縁・分離用ポリマー層;
(f) 前記パッシベーション層上に形成された強磁性層、このとき前記開口は前記強磁性層を貫通する;
(g) 前記パッシベーション層に設けられた電気接点の少なくとも一対と整列していて、前記絶縁・分離用ポリマー層に作製された少なくとも一対の開口;
(h) 前記パッシベーション層にもたらされた電気接点の少なくとも一対の表面上に選択的に付着させた導電性物質の層、このとき前記絶縁・分離用ポリマー層に作製された前記開口が充填され、前記絶縁・分離用ポリマー層を通して導電プラグが作製され、前記導電プラグが、前記パッシベーション層にもたらされた電気接点の少なくとも一対をオーバーレイする;および
(i) 前記導電プラグの表面上に選択的に作製されたはんだ層;
を含み、このとき前記ディスクリートの電装品の電気接点が前記選択的に作製されたはんだ層と整列するよう、前記ディスクリートの電装品が、前記選択的に作製されたはんだ層の上で且つ前記選択的に作製されたはんだ層と整列した状態で配置され、前記選択的に作製されたはんだ層が流され、前記絶縁・分離用ポリマー層における前記導電プラグと前記ディスクリートの電装品とを接続するはんだボールが作製され、これによって前記パッシベーション層における一対の電気接点と前記ディスクリートの電装品とが接続される、前記ディスクリートの電装品。Discrete electrical components on the surface of a semiconductor substrate,
(a) a semiconductor substrate in or on the surface where the semiconductor element is fabricated, having electrical contacts provided on the semiconductor element in or on the active surface of the semiconductor substrate;
(b) an overlying interconnect metallization structure including one or more layers of interconnects on the active surface of the substrate, wherein the interconnect layers are interconnected with electrical contacts overlaid with the overlay. Conductive interconnect lines or conductive contacts or conductive biases in one or more layers, provided in or on the surface of the connecting metallization structure, wherein at least one of the electrical contacts is the overlay In contact with at least one of the conductive interconnect lines or the conductive contacts or the conductive bias provided in the one or more layers of the interconnecting metallization structure, and at least of the metal lines or the contacts or the conductive bias One contacts at least one of the electrical contacts provided in the semiconductor element in or on the surface of the substrate;
(c) a passivation layer deposited on the overlying interconnect metallization structure;
(d) Openings made in the passivation layer, wherein at least two of the openings overlay at least a pair of electrical contacts provided in the surface of the overlying interconnected metallization structure, and at least a pair Providing electrical contact to the passivation layer;
(e) an insulating / separating polymer layer deposited on the surface of the passivation layer that has been subjected to the pattern baking / etching treatment including the opening formed in the passivation layer;
(f) a ferromagnetic layer formed on the passivation layer, wherein the opening penetrates the ferromagnetic layer;
( g ) at least a pair of openings made in the insulating / separating polymer layer, aligned with at least a pair of electrical contacts provided in the passivation layer;
( h ) a layer of conductive material selectively deposited on at least a pair of surfaces of the electrical contacts provided to the passivation layer, wherein the openings made in the insulating / separating polymer layer are filled. A conductive plug is made through the insulating / separating polymer layer, and the conductive plug overlays at least a pair of electrical contacts provided to the passivation layer; and
( i ) a solder layer selectively produced on the surface of the conductive plug;
Wherein the discrete electrical component is over the selectively fabricated solder layer and the selection such that electrical contacts of the discrete electrical component are aligned with the selectively fabricated solder layer. Solder that is arranged in an aligned manner with the solder layer that has been manufactured in order to connect the conductive plug in the insulating / separating polymer layer and the discrete electrical component in which the selectively manufactured solder layer is flowed The discrete electrical component in which a ball is produced, thereby connecting a pair of electrical contacts in the passivation layer and the discrete electrical component. 前記パッシベーション層が約0.15〜2.0um.の範囲の厚さのプラズマエンハンストCVD(PECVD)酸化物層を含み、前記酸化物層の上に約0.5〜2.0um.の範囲の厚さのPECVD窒化物層が付着されている、請求項56記載のディスクリートの電装品。The passivation layer includes a plasma enhanced CVD (PECVD) oxide layer having a thickness in the range of about 0.15-2.0 um., And a PECVD nitride having a thickness in the range of about 0.5-2.0 um. Over the oxide layer. 58. The discrete electrical component of claim 56, wherein the layer is applied. 前記絶縁・分離用ポリマー層がポリイミドまたはベンゾシクロブテン(BCB)のポリマーを含む、請求項56記載のディスクリートの電装品。57. The discrete electrical component of claim 56, wherein the insulating / separating polymer layer includes a polymer of polyimide or benzocyclobutene (BCB). 硬化後の前記絶縁・分離用ポリマー層の厚さが約1.0〜150um.の範囲である、請求項56記載のディスクリートの電装品。57. The discrete electrical component of claim 56, wherein the thickness of the insulating / separating polymer layer after curing ranges from about 1.0 to 150 um. 前記絶縁・分離用ポリマー層がスピンオンコーティングされ、そして硬化される、請求項56記載のディスクリートの電装品。57. The discrete electrical component of claim 56, wherein the insulating / separating polymer layer is spin-on coated and cured. 前記絶縁・分離用ポリマー層が、スピンオンコーティングと硬化の複数処理工程に付される、請求項56記載のディスクリートの電装品。57. The discrete electrical component of claim 56, wherein the insulating / separating polymer layer is subjected to multiple processing steps of spin-on coating and curing. 前記ディスクリートの電装品が、抵抗器、コンデンサ、およびインダクターを含む群から選ばれる、請求項56記載のディスクリートの電装品。57. The discrete electrical component of claim 56, wherein the discrete electrical component is selected from the group comprising a resistor, a capacitor, and an inductor. 半導体基板の表面上に実装されたディスクリートの電装品であって、
(a) 半導体素子に設けられる電気接点を半導体基板の能動表面中もしくは能動表面上に有する、半導体素子が作製されている表面中もしくは表面上の半導体基板;
(b) 相互接続物の１つ以上の層を前記基板の能動表面上に含んだオーバーレイする相互接続用金属化構造物、このとき前記相互接続物の層が、電気接点が前記のオーバーレイする相互接続用金属化構造物の表面中もしくは表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアスを1つ以上の層において含み、前記電気接点の少なくとも1つが、前記オーバーレイする相互接続用金属化構造物の前記1つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアスの少なくとも1つと接触し、前記金属線または前記接点または前記導電バイアスの少なくとも1つが、前記基板の表面中もしくは表面上にて前記半導体素子に設けられる前記電気接点の少なくとも1つと接触する;
(c) 前記オーバーレイする相互接続用金属化構造物上に付着させたパッシベーション層;
(d) 前記パッシベーション層に作製された開口、このとき前記開口の少なくとも2つが、前記オーバーレイする相互接続用金属化構造物の表面中に設けられている電気接点の少なくとも一対をオーバーレイし、少なくとも一対の電気接点を前記パッシベーション層にもたらす;
(e) 前記パッシベーション層における少なくとも一対の電気接点の表面上に選択的に付着させたはんだ層;および
(f) 前記パッシベーション層上に形成された強磁性層、このとき前記開口は前記強磁性層を貫通する;
を含み、このとき前記ディスクリートの電装品の電気接点が前記選択的に付着させたはんだ層と整列するよう、前記ディスクリートの電装品が、前記選択的に付着させたはんだ層の上で且つ前記選択的に付着させたはんだ層と整列した状態で配置され、前記選択的に付着させたはんだ層が流され、前記パッシベーション層における少なくとも一対の電気接点と前記ディスクリートの電装品とが接続される、前記ディスクリートの電装品。A discrete electrical component mounted on the surface of a semiconductor substrate,
(a) a semiconductor substrate in or on the surface where the semiconductor element is fabricated, having electrical contacts provided on the semiconductor element in or on the active surface of the semiconductor substrate;
(b) an overlying interconnect metallization structure including one or more layers of interconnects on the active surface of the substrate, wherein the interconnect layers are interconnected with electrical contacts overlaid with the overlay. Conductive interconnect lines or conductive contacts or conductive biases in one or more layers, provided in or on the surface of the connecting metallization structure, wherein at least one of the electrical contacts is the overlay In contact with at least one of the conductive interconnect lines or the conductive contacts or the conductive bias provided in the one or more layers of the interconnecting metallization structure, and at least of the metal lines or the contacts or the conductive bias One contacts at least one of the electrical contacts provided in the semiconductor element in or on the surface of the substrate;
(c) a passivation layer deposited on the overlying interconnect metallization structure;
(d) Openings made in the passivation layer, wherein at least two of the openings overlay at least a pair of electrical contacts provided in the surface of the overlying interconnected metallization structure, and at least a pair Providing electrical contact to the passivation layer;
(e) a solder layer selectively deposited on the surface of at least one pair of electrical contacts in the passivation layer; and
(f) a ferromagnetic layer formed on the passivation layer, wherein the opening penetrates the ferromagnetic layer;
Wherein the discrete electrical component is over the selectively deposited solder layer and the selection so that electrical contacts of the discrete electrical component are aligned with the selectively deposited solder layer. Disposed in alignment with the selectively applied solder layer, the selectively applied solder layer is flowed, and at least a pair of electrical contacts in the passivation layer and the discrete electrical component are connected, Discrete electrical equipment. 前記パッシベーション層が約0.15〜2.0um.の範囲の厚さのプラズマエンハンストCVD(PECVD)酸化物層を含み、前記酸化物層の上に約0.5〜2.0um.の範囲の厚さのPECVD窒化物層が付着されている、請求項63記載のディスクリートの電装品。The passivation layer includes a plasma enhanced CVD (PECVD) oxide layer having a thickness in the range of about 0.15-2.0 um., And a PECVD nitride having a thickness in the range of about 0.5-2.0 um. Over the oxide layer. 64. The discrete electrical component of claim 63, wherein the layer is applied. 前記ディスクリートの電装品が、抵抗器、コンデンサ、およびインダクターを含む群から選ばれる、請求項63記載のディスクリートの電装品。64. The discrete electrical component of claim 63, wherein the discrete electrical component is selected from the group comprising a resistor, a capacitor, and an inductor. 前記インダクターがパッシベーション層の表面をオーバーレイするように作製され、これによってポリイミドの層が施されない、請求項1記載の方法。The method of claim 1, wherein the inductor is fabricated to overlay the surface of the passivation layer so that no polyimide layer is applied. 前記インダクターがポリマー層をオーバーレイする螺旋状構造物であって、前記ポリマー層がパッシベーション層をオーバーレイする、請求項1記載の方法。The method of claim 1, wherein the inductor is a helical structure that overlays a polymer layer, the polymer layer overlaying a passivation layer. 前記インダクターがパッシベーション層をオーバーレイする螺旋状構造物であって、これによりポリイミドの層が施されない、請求項1記載の方法。The method of claim 1, wherein the inductor is a spiral structure overlaying a passivation layer so that a layer of polyimide is not applied. 前記絶縁・分離用ポリマー層が乾燥ラミネートフィルムである、請求項11記載の方法。12. The method according to claim 11, wherein the insulating / separating polymer layer is a dry laminate film. 前記絶縁・分離用ポリマー層が乾燥ラミネートフィルムである、請求項15記載の方法。16. The method according to claim 15, wherein the insulating / separating polymer layer is a dry laminate film. 前記はんだボールが、電気メッキ、スクリーン印刷、およびボールマウンティングによって作製される、請求項21記載の方法。The method of claim 21, wherein the solder balls are made by electroplating, screen printing, and ball mounting. 前記絶縁・分離用ポリマー層が乾燥ラミネートフィルムである、請求項21記載の方法。The method according to claim 21, wherein the insulating / separating polymer layer is a dry laminate film. 前記絶縁・分離用ポリマー層が乾燥ラミネートフィルムである、請求項28記載の方法。29. The method according to claim 28, wherein the insulating / separating polymer layer is a dry laminate film. 前記インダクターが螺旋状設計物であって、前記絶縁・分離用ポリマー層の表面上に、および前記絶縁・分離用ポリマー層の表面に平行な平面中に作製され、これによって前記ポリマー層がパッシベーション層の表面上に付着される、請求項28記載のインダクター。The inductor is a spiral design and is fabricated on a surface of the insulating / separating polymer layer and in a plane parallel to the surface of the insulating / separating polymer layer, whereby the polymer layer is a passivation layer. 30. The inductor of claim 28, wherein the inductor is deposited on the surface of the substrate. 前記インダクターが螺旋状設計物であって、前記絶縁・分離用ポリマー層の表面上に、および前記絶縁・分離用ポリマー層の表面に平行な平面中に作製され、これによって前記ポリマー層がポリイミド層の表面上に付着され、これによって前記ポリイミド層がパッシベーション層の表面上に付着される、請求項28記載のインダクター。The inductor is a spiral design, and is fabricated on the surface of the insulating / separating polymer layer and in a plane parallel to the surface of the insulating / separating polymer layer, whereby the polymer layer is a polyimide layer. 29. The inductor of claim 28, wherein the inductor layer is deposited on the surface of the passivation layer, whereby the polyimide layer is deposited on the surface of the passivation layer. 前記絶縁・分離用ポリマー層が乾燥ラミネートフィルムである、請求項43記載のコンデンサ。44. The capacitor according to claim 43, wherein the insulating / separating polymer layer is a dry laminate film. 前記絶縁・分離用ポリマー層が乾燥ラミネートフィルムである、請求項50記載の抵抗器。51. The resistor according to claim 50, wherein the insulating / separating polymer layer is a dry laminate film. 前記絶縁・分離用ポリマー層が乾燥ラミネートフィルムである、請求項56記載のディスクリートの電装品。57. The discrete electrical component of claim 56, wherein the insulating / separating polymer layer is a dry laminate film.
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