JP5000900B2 - マルチチップ装置 - Google Patents

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Description

本発明は、第１の端子を有して第１の回路チップと第２の回路チップとが搭載されているマルチチップ装置に関し、特に、第１の接続状態と第２の接続状態とを切換自在なマルチチップ装置に関する。
従来、組み合わせて利用される複数の回路チップを一個の装置基体に搭載したマルチチップ装置が実用化されており、ＳｉＰ(System in Package)等と呼称されている。ここで、このようなマルチチップ装置の一従来例を図７を参照して以下に説明する。
このマルチチップ装置１００は、絶縁基板などからなる矩形の装置基体１１０を有している。そして、この装置基体１１０の外周部に複数の第１の端子である外部端子１１１が形成されている。
また、装置基体１１０には、第１の回路チップであるメインチップ１２０と第２の回路チップである周辺チップ１３０も搭載されている。しかし、この周辺チップ１３０はインターポーザ基板１４０を介して搭載されている。
メインチップ１２０は、いわゆるマイクロコンピュータとして形成されたチップ部品からなり、ＣＰＵ(Central Processing Unit)、ＲＯＭ(Read Only Memory)、ＲＡＭ(Random Access Memory)、Ｉ／Ｆ(Interface)ユニット、等のデジタル系のハードウェアが内蔵されている(図示せず)。
メインチップ１２０は、外面に複数の第２の端子であるメイン端子１２１が形成されている。そして、このメイン端子１２１に内部のＣＰＵなどが適宜接続されている。周辺チップ１３０は、やはりチップ部品として形成されており、メインチップ１２０の機能を補完するアナログ回路などが各種の機能回路として内蔵されている(図示せず)。
周辺チップ１３０は、外面に複数の第３の端子である外側端子１３１と複数の第４の端子である内側端子１３２とが形成されている。そして、これらの端子１３１，１３２に内部の機能回路が適宜接続されている。
なお、ここでは周辺チップ１３０の、外部端子１１１に接続されている端子を外側端子１３１、メインチップ１２０に接続されている端子を内側端子１３２、と呼称している。しかし、これは説明を簡単とするための便宜的な名称にすぎず、その名称に特別な意味はない。
インターポーザ基板１４０は、外周部や表面に複数の接続端子１４１が形成されている。そして、これらの接続端子１４１がプリント配線１４２，１４３により接続されている。
これらのプリント配線１４２，１４３は、メインチップ１２０と外部端子１１１との接続を単純に中継する単線形状のプリント配線１４２と、メインチップ１２０と周辺チップ１３０と外部端子１１１とを接続する二股形状のプリント配線１４３と、からなる。
ここで例示するマルチチップ装置１００では、上述のようにメインチップ１２０は装置基体１１０に直接に搭載されている。そして、周辺チップ１３０はインターポーザ基板１４０を介して搭載されている。
メインチップ１２０のメイン端子１２１は、ボンディングワイヤ１４４で大部分は周囲の外部端子１１１に接続されている。しかし、一部はインターポーザ基板１４０の対向する外周部の接続端子１４１に接続されている。
周辺チップ１３０の外側端子１３１は、ボンディングワイヤ１４４で周囲の外部端子１１１に接続されている。しかし、内側端子１３２は、インターポーザ基板１４０の表面の対向する接続端子１４１に接続されている。
このため、このマルチチップ装置１００では、メインチップ１２０の一部のメイン端子１２１と周辺チップ１３０の一部の内側端子１３２と一部の外部端子１１１とが、インターポーザ基板１４０の二股形状のプリント配線１４３により相互に接続されている。
上述のような構造のマルチチップ装置１００は、例えば、切換自在な動作モードとして、第１の接続状態となる通常モードと、第２の接続状態となるテストモードと、が設定されている。
通常モードでは、マルチチップ装置１００は、例えば、携帯電話などの電子機器に組み込まれ、その電子機器に内蔵されている各種回路が外部回路として外部端子１１１に接続される(図示せず)。
その場合、インターポーザ基板１４０の二股形状のプリント配線１４３に接続されている外部端子１１１には外部回路は接続されない。このため、そのプリント配線１４３によりメインチップ１２０と周辺チップ１３０とが支障なく相互に通信できる。
このような状態で、例えば、電子機器によりメインチップ１２０と周辺チップ１３０とが通常モードとされる。このため、メインチップ１２０と周辺チップ１３０とは通常動作を実行する状態となる。
その場合、外部回路はメインチップ１２０と周辺チップ１３０と通信し、メインチップ１２０と周辺チップ１３０も相互に通信する。このため、マルチチップ装置１００は電子機器の一部として機能する。
なお、上述のようなマルチチップ装置１００を製造して出荷する製造メーカでは、通常はマルチチップ装置１００を出荷以前にテストする。その場合、マルチチップ装置１００がテスト装置(図示せず)に装填され、テスト装置のテスト端子が外部端子１１１に適宜接続される。
このような状態で、例えば、テスト装置によりメインチップ１２０と周辺チップ１３０とがテストモードとされる。このため、メインチップ１２０と周辺チップ１３０とはテスト動作を実行する状態となる。
このようなテスト動作では、通常動作と同様な接続状態でメインチップ１２０と周辺チップ１３０とを同時にテストすることの他、メインチップ１２０のみのテストなども実行される。
その場合、周辺チップ１３０の内側端子１３２がハイインピーダンスとされる。このため、インターポーザ基板１４０の二股形状のプリント配線１４３により、テスト装置とメインチップ１２０とが支障なく通信できる状態となる。
現在、上述のようなマルチチップ装置１００としては、各種の提案がある(例えば、特許文献１参照)。また、マルチチップ装置ではないが、専用回路で入出力ポートを制御する提案もある(例えば、特許文献２参照)。
特開２００４−０８５３６６号 特開２００３−２９６２９６号
上述したマルチチップ装置１００では、メインチップ１２０の一部のメイン端子１２１と周辺チップ１３０の内側端子１３２とがインターポーザ基板１４０の二股形状のプリント配線１４３により相互に接続されているとともに外部端子１１１にも接続されている。
このため、通常モードでは、そのメイン端子１２１と内側端子１３２とでメインチップ１２０と周辺チップ１３０とが通信することができ、テストモードでは、メインチップ１２０と周辺チップ１３０とが選択的に外部端子１１１と通信することができる。
しかし、この外部端子１１１は上述のように通常モードでは使用しないものであり、テストを実行するために形成されていることになる。同様に、インターポーザ基板１４０の二股形状のプリント配線１４３もテストを実行するために形成されている。換言すると、テストを実行するためにインターポーザ基板１４０が必要とされている。
さらに、メインチップ１２０の周辺チップ１３０と対向する位置のメイン端子１２１を、周辺チップ１３０ではなく外部端子１１１にボンディングワイヤ１４４で直接接続することが困難な場合もある。
このような場合、やはりインターポーザ基板１４０のプリント配線１４２，１４３を利用することで、周辺チップ１３０と対向しているメイン端子１２１を外部端子１１１に接続している。
換言すると、上述のような配置のメイン端子１２１を外部端子１１１に接続するためにも、インターポーザ基板１４０が必要とされている。このため、通常動作では必要ない外部端子１１１やインターポーザ基板１４０のためにマルチチップ装置１００が大型化しており、その生産性も低下している。
本発明のマルチチップ装置は、第１の端子と、第２の端子を有している第１の回路チップと、第１の端子に接続されている第３の端子と第２の端子に接続されている第４の端子と機能回路とを有している第２の回路チップと、を有しているマルチチップ装置であって、第２の回路チップは、第３の端子が機能回路に接続されている第１の接続状態と、第３の端子と第４の端子とが接続されている第２の接続状態と、を切り換える切換部を有している。
従って、本発明のマルチチップ装置では、第１の接続状態では第１の端子に第２の回路チップの機能回路が接続され、第２の接続状態では第１の端子と第１の回路チップとが第２の回路チップを介して接続される。
なお、本発明で云う各種の構成要素は、必ずしも個々に独立した存在である必要はなく、複数の構成要素が一個の部材として形成されていること、１つの構成要素が複数の部材で形成されていること、ある構成要素が他の構成要素の一部であること、ある構成要素の一部と他の構成要素の一部とが重複していること、等も可能である。
本発明のマルチチップ装置では、第２の回路チップは、第３の端子が機能回路に接続されている第１の接続状態と、第３の端子と第４の端子とが接続されている第２の接続状態と、を切り換える切換部を有していることにより、第１の接続状態では第１の端子に第２の回路チップの機能回路が接続されるので、例えば、通常モードとして外部から第２の回路チップの機能回路を利用することができ、第２の接続状態では第１の端子と第１の回路チップとが第２の回路チップを介して接続されるので、例えば、テストモードとして外部から第１の回路チップにアクセスすることができ、テスト専用の第１の端子やインターポーザ基板を必要とすることなく、通常動作とテスト動作とを実行するようなことができる。
本発明の実施の一形態を図１ないし図４を参照して以下に説明する。ただし、本実施の形態に関して前述した一従来例と同一の部分は、同一の名称を使用して詳細な説明は省略する。
なお、図１は本発明の実施の形態のマルチチップ装置の内部構造を示す模式的なブロック図、図２はマルチチップ装置の内部構造を示す具体的なブロック図、図３は通常モードの初期設定で周辺チップに入力される各種信号を示すタイムチャート、図４は周辺チップの内部接続が切換制御された状態を示す模式図、である。
[実施の形態の構成]
本実施の形態のマルチチップ装置２００は、図１に示すように、第１の端子である複数の外部端子２１１と、第１の回路チップであるメインチップ２２０と、第２の回路チップである周辺チップ３００と、を有している。
メインチップ２２０は、第２の端子である複数のメイン端子２２６を有している。そして、周辺チップ３００は、外部端子２１１に接続されている第３の端子である複数の外側端子３１０、メイン端子２２６に接続されている第４の端子である複数の内側端子３２０、複数の機能回路３０１、を有している。
周辺チップ３００は、第１の接続状態となる通常モードと第２の接続状態となるテストモードとを切り換える切換部３６０も有している。そして、この切換部３６０は、通常モードでは複数の外側端子３１０の少なくとも一部を機能回路３０１に個々に接続し、テストモードでは複数の外側端子３１０の少なくとも一部を内側端子３２０と接続する。
より詳細には、本実施の形態のマルチチップ装置２００も、一従来例のマルチチップ装置１００と同様に、絶縁基板などからなる矩形の装置基体２１０の外周部に複数の外部端子２１１が形成されている。そして、装置基体２１０にはメインチップ２２０と周辺チップ３００も搭載されている。
ただし、本実施の形態のマルチチップ装置２００は、一従来例のマルチチップ装置１００とは相違して、インターポーザ基板１４０が搭載されておらず、周辺チップ３００が外部端子２１１とメインチップ２２０とにボンディングワイヤ２１２により直接に接続されている。
メインチップ２２０は、いわゆるマイクロコンピュータとして形成されたチップ部品からなり、図２に示すように、ＣＰＵ２２１、ＲＡＭ２２２、ＲＯＭ２２３、フラッシュメモリ２２４、等のデジタル系のハードウェアが内蔵されている。メインチップ２２０は、外面に複数のメイン端子２２６が形成されている。そして、このメイン端子２２６に内部のＣＰＵ２２１などが適宜接続されている。
メインチップ２２０の複数のメイン端子２２６は、一部は周囲の外部端子２１１にボンディングワイヤ２１２で接続されている。しかし、一部は上述のようにボンディングワイヤ２１２で周辺チップ３００に直接に接続されている。
なお、メイン端子２２６の一個はリセット信号の入力端子となっている。そして、これは周辺チップ３００のリセット入力端子３１２とともに、リセット信号が入力される外部端子２１１に接続されている。
この周辺チップ３００は、やはりチップ部品として形成されている。そして、メインチップ２２０の機能を補完するアナログ回路などが各種の機能回路３０１として内蔵されている。周辺チップ３００は、複数であるｎ(ｎは２以上の整数)個の外側端子３１０、ｎ個の内側端子３２０、一個の切換入力端子３１１、一個のリセット入力端子３１２、が外面に形成されている。そして、外側端子３１０と切換入力端子３１１とリセット入力端子３１２とが外部端子２１１に接続されているとともに内側端子３２０がメインチップ２２０のメイン端子２２６に接続されている。
ただし、本実施の形態のマルチチップ装置２００では、周辺チップ３００が外側制御回路３３０と内側制御回路３４０とを有している。そして、複数の外側端子３１０が外側制御回路３３０に接続されているとともに、複数の内側端子３２０が内側制御回路３４０に接続されている。
また、周辺チップ３００は、接続制御回路３５０も有している。そして、この接続制御回路３５０が切換入力端子３１１とリセット入力端子３１２と外側制御回路３３０と内側制御回路３４０とに接続されている。つまり、本実施の形態のマルチチップ装置２００では、上述の外側制御回路３３０と内側制御回路３４０と接続制御回路３５０とで切換部３６０が形成されている。
外側制御回路３３０は、ｎ個の外側切換回路３３１を有している。そして、内側制御回路３４０は、ｎ個の内側切換回路３４１を有している。第１番目から第ｎ番目の外側切換回路３３１は、第１番目から第ｎ番目の外側端子３１０に個々に接続されている。そして、第１番目から第ｎ番目の内側切換回路３４１は、第１番目から第ｎ番目の内側端子３２０に個々に接続されている。
さらに、第１番目から第ｎ番目の外側切換回路３３１および内側切換回路３４１は、第１番目から第ｎ番目の内部配線３０２により個々に相互接続されており、各々に固有の機能回路３０１も接続されている。
また、内部配線３０２は、第１番目および第２番目のみ接続制御回路３５０にも接続されている。そして、この接続制御回路３５０が、第１番目から第ｎ番目の外側切換回路３３１および内側切換回路３４１に接続されている。
[実施の形態の作用]
上述のような構成において、本実施の形態のマルチチップ装置２００は、電子機器(図示せず)に実装された状態で通常モードの動作を実行する。また、テスト装置(図示せず)に接続された状態で、テストモードの動作を実行する。
本実施の形態のマルチチップ装置２００では、通常モードの動作時には、電子機器からマルチチップ装置２００の周辺チップ３００に通常モードの切換信号が転送されてから、メインチップ２２０から周辺チップ３００に通常設定データが転送される。
また、テストモードの実行時には、テスト装置からマルチチップ装置２００の周辺チップ３００にテストモードの切換信号が転送されてから、テスト設定データが転送される。
より詳細には、通常モードの実行時には、電子機器がマルチチップ装置２００の切換入力端子３１１に接続されている外部端子２１１をロー状態とすることで、これが通常モードの切換信号として外部端子２１１から切換入力端子３１１に入力される。
このように通常モードの切換信号がマルチチップ装置２００に入力されると、メインチップ２２０のメイン端子２２６から周辺チップ３００の第１および第２の内側端子３２０1，2に、第１の設定データである通常設定データが転送される。
一方、テストモードの実行時には、テスト装置がマルチチップ装置２００の切換入力端子３１１に接続されている外部端子２１１をハイ状態とすることで、これがテストモードの切換信号として外部端子２１１から切換入力端子３１１に入力される。
このようにテストモードの切換信号がマルチチップ装置２００に入力されると、テスト装置から第１および第２の外側端子３１０1，2を経由して周辺チップ３００の第１および第２の内側端子３２０1，2まで、第２の設定データであるテスト設定データが転送される。
接続制御回路３５０は、上述のように通常モードの切換信号が外部入力されてから通常設定データが外部入力されると、その通常設定データに対応して、前述のように外側制御回路３３０と内側制御回路３４０とを切換制御する。
また、接続制御回路３５０は、上述のようにテストモードの切換信号が外部入力されてからテスト設定データが外部入力されると、そのテスト設定データに対応して、前述のように外側制御回路３３０と内側制御回路３４０とを切換制御する。
メインチップ２２０は、例えば、図２に示すように、上述の通常設定データがフラッシュメモリ２２４に格納されている。そして、その通常設定データがＣＰＵ２２１により出力されて第１および第２の内側端子３２０1，2に入力される。
なお、本実施の形態のマルチチップ装置２００では、上述のような接続制御回路３５０による外側制御回路３３０と内側制御回路３４０との動作制御は、電源投入やリセット入力などによるマルチチップ装置２００の起動ごとに実行される。
そして、起動直後の初期状態では外側切換回路３３１と内側切換回路３４１とにより外側端子３１０と内側端子３２０とが内部配線３０２に接続される。このため、通常設定データは、第１および第２の内側端子３２０1，2から第１および第２の内部配線３０２1，2を介して接続制御回路３５０まで入力される。同様に、テスト設定データは、第１および第２の外側端子３１０1，2から第１および第２の内部配線３０２1，2を介して接続制御回路３５０まで入力される。
[具体的な実施の態様]
本実施の形態のマルチチップ装置２００の実施の態様を、図２ないし図４を参照して以下に具体的に説明する。本実施の形態のマルチチップ装置２００は、例えば、メインチップ２２０が搭載されていない状態で量産されてストックされており(図示せず)、これとは別個に用意されている複数種類のメインチップ２２０が、その用途などにより選択的に搭載される。
このとき、そのメインチップ２２０や周辺チップ３００の内部構成などに対応して、メイン端子２２６と内側端子３２０とがボンディングワイヤ２１２などにより接続される。
なお、本実施の形態のマルチチップ装置２００では、周辺チップ３００の内側端子３２０と装置基体２１０の外部端子２１１とは、複数種類のメインチップ２２０に対応できるように余裕をもった個数および配置とされている。このため、図２に示すように、例えば、メイン端子２２６に接続されない内側端子３２０および外部端子２１１も存在し得る。
そして、そのメインチップ２２０や周辺チップ３００の内部構成およびメイン端子２２６と内側端子３２０との接続関係に対応した通常設定データが、メインチップ２２０のフラッシュメモリ２２４に登録される。
一方、本実施の形態のマルチチップ装置２００は、製品出荷の最初段階などで回路テストが実行される。しかし、そのテスト設定データは、マルチチップ装置２００が接続されるテスト装置に登録される。
上述のように、本実施の形態のマルチチップ装置２００も、従来のマルチチップ装置１００と同様に、切換自在な動作モードとして通常モードとテストモードとが設定されており、携帯電話などの電子機器に組み込まれた状態では通常モードで動作する(図示せず)。
その場合、電子機器の電源が投入されると、マルチチップ装置２００も起動され、通常モードの動作を実行できる状態に初期設定される。より詳細には、電子機器は電源が投入されて電圧が安定すると、マルチチップ装置２００の外部端子２１１の一個からメインチップ２２０と周辺チップ３００とにリセット信号を入力させる。
このとき、前述のように初期状態の周辺チップ３００では、外側切換回路３３１と内側切換回路３４１とにより外側端子３１０と内側端子３２０とが内部配線３０２に接続されている。このため、第１および第２の外側端子３１０1，2と第１および第２の内側端子３２０1，2とが第１および第２の内部配線３０２1，2により接続制御回路３５０に接続されている。
このような状態で、図３のタイムチャートに示すように、電子機器は通常モードの切換信号としてマルチチップ装置２００の外部端子２１１の一個をロー状態とするので、これに接続されている周辺チップ３００の切換入力端子３１１がロー状態となる。これで、接続制御回路３５０は、第１および第２の内側端子３２０1，2から内部配線３０２1，2に入力される通常設定データを取得する状態となる。
このような状態で、例えば、メインチップ２２０は、ＣＰＵ２２１の基準クロックである内部クロックを分周して同期クロックを生成し、この同期クロックを通常設定データの一部として一個のメイン端子２２６から周辺チップ３００の第１の内側端子３２０1 に伝送する。
同時に、メインチップ２２０は、フラッシュメモリ２２４に登録されている通常設定データを、例えば、同期用の専用回路(図示せず)を利用することなどにより、他のメイン端子２２６から周辺チップ３００の第２の内側端子３２０2 に同期クロックに同期させて伝送する。
そこで、周辺チップ３００では、第１および第２の内側端子３２０1，2から第１および第２の内部配線３０２1，2を介して接続制御回路３５０が同期クロックと通常設定データとを取得する。
この通常設定データは、例えば、ｎ個の外側切換回路３３１1〜nとｎ個の内側切換回路３４１1〜nとを内部配線３０２に接続するか機能回路３０１に接続するかの二値データが、第１および第２のフェーズＣ１，Ｃ２の２ｎ周期の同期クロックと同時に伝送されるシリアルデータとして設定されている。
そこで、接続制御回路３５０は、上述の第１および第２のフェーズＣ１，Ｃ２で同期クロックがロー／ハイに変化する立ち上がりのタイミングごとに通常設定データを取得することにより、ｎ個の外側切換回路３３１1〜nおよび内側切換回路３４１1〜nを内部配線３０２に接続するか機能回路３０１に接続するかを記憶する。
周辺チップ３００では、上述のように第１および第２のフェーズＣ１，Ｃ２で通常設定データの取得を完了した接続制御回路３５０が、記憶した通常設定データによりｎ個の外側切換回路３３１1〜nおよび内側切換回路３４１1〜nの接続先を所定の待機時間Ｃ３で切換制御する。このため、例えば、図４に示すように、周辺チップ３００が通常モードでの動作に適切な状態となる。
なお、図３に示すように、通常設定データの伝送を完了したメインチップ２２０は、例えば、フラッシュメモリ２２４の登録データにより待機時間Ｃ３で自身の初期設定を完了し、電子機器も同様に外部回路の初期設定を完了する。
そして、このように初期設定を完了したメインチップ２２０および電子機器の外部回路が周辺チップ３００との通信などを開始することにより、通常モードの動作が実行される。
その場合、外部端子２１１やメイン端子２２６の一部は周辺チップ３００の機能回路３０１に接続されている。このため、メインチップ２２０や外部回路が周辺チップ３００の機能回路３０１を通常動作に利用することができる。
また、外部端子２１１やメイン端子２２６の一部は周辺チップ３００の内部配線３０２により相互接続されている。このため、メインチップ２２０と外部回路とが周辺チップ３００を介して相互通信することができる。
なお、一部のメイン端子２２６は周辺チップ３００を介することなく外部端子２１１にも直接に接続されている。このため、上述のような通常モードの動作時にはメインチップ２２０と外部回路との直接通信も実行される。
周辺チップ３００の外側端子３１０は外部端子２１１に接続されている。このため、上述のような通常モードの動作時には外側端子３１０に接続された機能回路３０１と外部回路との直接通信も実行される。
また、前述のようにマルチチップ装置２００がテストされるときは、マルチチップ装置２００がテスト装置に搭載されてテスト端子が外部端子２１１に接続される。その場合、テスト装置はテストモードの切換信号としてマルチチップ装置２００の外部端子２１１の一個をハイ状態とする。
そこで、これに接続されている周辺チップ３００の切換入力端子３１１がハイ状態となることで、接続制御回路３５０は、第１および第２の外側端子３１０1，2から内部配線３０２1，2に入力されるテスト設定データを取得する状態となる。
このような状態で、テスト装置は同期クロックをテスト設定データの一部として一個の外部端子２１１から周辺チップ３００の第１の外側端子３１０1 に伝送するとともに、登録されているテスト設定データを他のメイン端子２２６から周辺チップ３００の第２の外側端子３１０2 に伝送する。
そこで、以下は通常モードの場合と同様に、周辺チップ３００およびメインチップ２２０がテストモードでの動作に適切な状態となる。このため、テスト装置は外部端子２１１から周辺チップ３００およびメインチップ２２０にアクセスして各種のテストを実行することになる。
その場合、外部端子２１１やメイン端子２２６の一部は周辺チップ３００の機能回路３０１に接続されている。このため、メインチップ２２０やテスト装置が周辺チップ３００の機能回路３０１をテストに利用することができる。
また、外部端子２１１やメイン端子２２６の一部は周辺チップ３００の内部配線３０２により相互接続されている。このため、メインチップ２２０とテスト装置とが周辺チップ３００を介して相互通信することができる。
[実施の形態の効果]
本実施の形態のマルチチップ装置２００は、上述のように周辺チップ３００がメイン端子２２６と外部端子２１１と機能回路３０１との接続関係を切換制御することにより、テスト専用の外部端子２１１やインターポーザ基板を必要とすることなく、通常動作とテスト動作とを実行することができる。このため、装置全体を小型化することができる。
さらに、テスト専用端子を有する従来のマルチチップ装置では、通常状態ではテスト専用端子は何も接続されないまま放置されることになる。このため、もしもテスト専用端子に間違って配線が接続されるとマルチチップ装置に誤動作が発生することになる。しかし、このようなテスト専用端子に起因した誤動作が本実施の形態のマルチチップ装置１００では発生しない。
さらに、前述のように従来のマルチチップ装置では、第２の回路チップと対向する位置の第２の端子を第１の端子に接続するためにもインターポーザ基板が必要とされていた。しかし、本実施の形態のマルチチップ装置２００では、上述のようにインターポーザ基板を必要とすることなく周辺チップ３００がメイン端子２２６を外部端子２１１に接続することができる。
さらに、本実施の形態のマルチチップ装置２００では、テストモードと通常モードとの動作時には信号伝送に利用される端子３１０1，2，３２０1，2を利用して、テスト設定データと通常設定データとが周辺チップ３００に入力される。このため、テスト設定データの入力専用の端子も必要なく、さらに装置全体を小型化することができる。
特に、周辺チップ３００は、起動直後の初期状態にはテスト設定データと通常設定データとを受け付ける状態となる。このため、動作時には信号伝送に利用される端子３１０1，2，３２０1，2を利用して、問題なくテスト設定データと通常設定データとを入力することができる。
しかも、入力されたテスト設定データまたは通常設定データに基づいて切換制御を実行し、この切換制御が完了する所定時間が経過してからテスト動作や通常動作を開始する。このため、テスト動作や通常動作を適切に実行することができる。
一方、通常モードとテストモードとの切換信号は一個の外部端子２１１から周辺チップ３００に入力される。このため、簡単な構造で確実に通常モードとテストモードとを周辺チップ３００に切換設定することができる。
さらに、本実施の形態のマルチチップ装置２００では、周辺チップ３００が通常モードでは機能回路３０１に各々接続している少なくとも一部のメイン端子２２６と外部端子２１１とをテストモードでは相互に接続させる。このため、例えば、通常は周辺チップ３００の機能回路３０１に接続されているメインチップ２２０の機能をテストに利用することができる。
しかも、本実施の形態のマルチチップ装置２００では、リセット信号をトリガとしてメインチップ２２０と周辺チップ３００との切換制御が実行される。しかし、そのリセット信号が一個の外部端子２１１からメインチップ２２０と周辺チップ３００との両方に入力される。
このため、外部端子２１１の個数を削減してマルチチップ装置２００の生産性を向上させることができ、メインチップ２２０と周辺チップ３００とに同一のリセット信号を同時に確実に入力させることができる。
さらに、上述のようにメインチップ２２０に対する外部端子２１１と機能回路３０１との接続関係を周辺チップ３００が切換制御する。従って、メインチップ２２０が搭載されていない状態のマルチチップ装置２００を量産しておき、複数種類のメインチップ２２０を選択的に搭載することができる。このため、複数種類のメインチップ２２０でマルチチップ装置２００を実現することができ、複数種類のマルチチップ装置２００を良好な生産性で生産することができる。
特に、テスト設定データは外部端子２１１から周辺チップ３００に入力される。しかし、通常設定データはメインチップ２２０から周辺チップ３００に入力される。このため、上述のように複数種類のメインチップ２２０を選択的に搭載しても、そのメインチップ２２０に適切な通常設定データを周辺チップ３００に供給することができる。
[要部の具体例]
ここで、外側切換回路３３１と内側切換回路３４１との具体的な構成の一例を図５に基づいて以下に説明する。なお、図５はマルチチップ装置の周辺チップの要部を示す模式的な回路図である。
ここで例示する外側切換回路３３１と内側切換回路３４１とは、第１および第２の方向規制回路３３３1，2と第１から第３の信号選択回路３３４1〜3とを各々有している。このため、これらの方向規制回路３３３と信号選択回路３３４とを介して外側端子３１０と内側端子３２０とが内部配線３０２と機能回路３０１とに接続されている。
なお、外側切換回路３３１と内側切換回路３４１とは基本的に同一構造に形成されている。このため、ここでは外側切換回路３３１の構造のみ説明することにより、内側切換回路３４１の説明は省略する。
外側切換回路３３１の第１および第２の方向規制回路３３３1，2は、信号伝送方向を一方のみに規制する。しかし、その信号伝送方向が相反する状態で外側端子３１０に並列に接続されている。第１および第２の方向規制回路３３３1，2は、その制御端子への二値入力によりオンオフされる。しかし、その制御端子には第１の信号選択回路３３４1 が共通に接続されている。
ただし、第２の方向規制回路３３３2 のみ制御端子が反転されている。このため、第１の信号選択回路３３４1 の二値出力により第１および第２の方向規制回路３３３1，2は一方のみオン状態となり、外側端子３１０に対する信号伝送方向が入力か出力かに規制される。
第１から第３の信号選択回路３３４1〜3は、その制御端子への二値入力により二個の入力(または出力)端子を一個の出力(または入力)端子に選択的に接続する。しかし、その制御端子には接続制御回路３５０が共通に接続されている。
第１の信号選択回路３３４1 は、二個の入力端子に接続制御回路３５０と機能回路３０１とが個々に接続されている。そして、前述のように一個の出力端子が第１および第２の方向規制回路３３３1，2の制御端子に一方のみ反転されて接続されている。
第２の信号選択回路３３４2 は、二個の出力端子に内部配線３０２と機能回路３０１とが個々に接続されている。そして、一個の入力端子に第１の方向規制回路３３３1 の出力端子が接続されている。
第３の信号選択回路３３４3 は、二個の入力端子に内部配線３０２と機能回路３０１とが個々に接続されている。そして、一個の出力端子が第２の方向規制回路３３３2 の入力端子が接続されている。
上述のようなマルチチップ装置２００では、通常設定データは、例えば、図３に示すように、前述した接続切換の二値データが、第１のフェーズＣ１のシリアルデータとして設定されている。そして、信号伝送方向の切換設定の二値データが、第２のフェーズＣ２の２ｎ周期の同期クロックと同時に伝送されるシリアルデータとして設定されている。
この第２のフェーズＣ２のシリアルデータは、ｎ個の外側切換回路３３１1〜nとｎ個の内側切換回路３４１1〜nとの信号伝送方向を外側端子３１０および内側端子３２０への入力方向とするか出力方向とするかの信号伝送方向の切換設定の二値データからなる。
この場合、接続制御回路３５０は、上述の同期クロックがロー／ハイに変化する立ち上がりのタイミングごとに通常設定データを取得することにより、ｎ個の外側切換回路３３１1〜nおよび内側切換回路３４１1〜nを内部配線３０２に接続するか機能回路３０１に接続するかとともに、その各々の信号伝送方向も記憶する。
このため、外側切換回路３３１では、接続制御回路３５０の第１の制御信号により外側端子３１０が内部配線３０２に接続されるか機能回路３０１に接続されるかが切換制御され、外側端子３１０が内部配線３０２に接続されたときは、接続制御回路３５０の第２の制御信号により信号伝送方向が切換制御される。なお、外側端子３１０が機能回路３０１に接続されたときは、その機能回路３０１が出力する制御信号により信号伝送方向が切換制御される。
上述のようなマルチチップ装置２００では、周辺チップ３００がメイン端子２２６と外部端子２１１と機能回路３０１との接続関係とともに信号伝送方向も切り換える。このため、必要な信号のみ適切に伝送することができる。
[実施の形態の変形例]
本発明は上述した実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で各種の変形を許容する。例えば、上記形態ではメインチップ２２０と外部端子２１１と機能回路３０１との接続関係を切換制御する周辺チップ３００の内部構造および動作方法を具体的に例示した。しかし、これは各種に変形可能である。
例えば、上記形態では周辺チップ３００が、外側端子３１０および内側端子３２０を所定の内側端子３２０および外側端子３１０に接続するか所定の機能回路３０１に接続するかのみを切換制御することを例示した。しかし、制御回路３３０，３４０を多段に形成して順次接続しておくことなどにより、各々複数の外側端子３１０と内側端子３２０と機能回路３０１とを自由な組み合わせで接続できるようにすることも可能である(図示せず)。
また、上記形態では切換信号とリセット信号は各々専用の外部端子２１１から周辺チップ３００に入力されることを例示した。しかし、これらの信号をメインチップ２２０から周辺チップ３００に入力させることも可能である。
さらに、上記形態ではリセット信号が一個の外部端子２１１からメインチップ２２０と周辺チップ３００との両方に入力されることを例示した。しかし、メインチップ２２０と周辺チップ３００とに各々専用の外部端子２１１からリセット信号を入力させることも可能である(図示せず)。
また、上記形態ではマルチチップ装置２００の起動時に必然的に発生するリセット信号を初期設定のトリガとすることを例示した。しかし、リセット信号とは別個に専用のトリガ信号を発生させて周辺チップ３００などを初期設定することも可能である。
さらに、上記形態ではマルチチップ装置２００の起動時に発生させたリセット信号を継続的に維持することを例示した。しかし、周辺チップ３００の初期設定の管理以降などにリセット信号の発生を解除するようなことも可能である。
さらに、上記形態ではマルチチップ装置２００に複数種類のメインチップ２２０が選択的に搭載されていることを例示した。しかし、メインチップ２２０を一種類としておくことも可能である。
その場合でも、マルチチップ装置２００は、テスト専用の外部端子２１１やインターポーザ基板を必要とすることがなく、通常は周辺チップ３００の機能回路３０１に接続されているメインチップ２２０の機能をテストに利用することができる。
また、上記形態ではマルチチップ装置２００に複数種類のメインチップ２２０が選択的に搭載されてから、そのメインチップ２２０に周辺チップ３００の通常設定データが登録されることを例示した。しかし、通常設定データが事前に登録されているメインチップ２２０を用意しておき、これをマルチチップ装置２００に搭載するようなことも可能である。
さらに、上記形態では複数種類のメインチップ２２０に対応するために周辺チップ３００の内側端子３２０と装置基体２１０の外部端子２１１とに余裕を持たせておくことを例示した。
しかし、対応するメインチップ２２０の種類を厳選しておくことにより、内側端子３２０と外部端子２１１とを必要最小限とし、メイン端子２２６に接続されない内側端子３２０および外部端子２１１が発生しないようにすることも可能である(図示せず)。
さらに、上記形態では図示を簡単とするため、矩形の周辺チップ３００の一辺に外側端子３１０が配列されているとともに、これに対向する位置に外部端子２１１が配列されている構造を例示した。しかし、当然ながら、これらの端子３１０，２１１の配置はメインチップ２２０との接続などを阻害しない範囲で各種に変形することが可能である。
また、上記形態では説明を簡単とするため、周辺チップ３００の外側端子３１０と内側端子３２０とが同数であることを例示した。しかし、外側端子３１０が内側端子３２０より多数であることなども可能である。その場合、外側端子３１０の一部は内側端子３２０には接続されることなく機能回路３０１に接続されており、その接続は切換制御されないことが可能である。
さらに、上記形態では外部から周辺チップ３００を介してメインチップ２２０まで信号伝送などが実行されることを説明したが、例えば、外部から周辺チップ３００を介してメインチップ２２０まで電力を供給するようなことも可能である。
これを図６を参照して以下に説明する。なお、図６は周辺チップの給電電極とメインチップの受電電極との接続関係を示す模式図である。ここで例示する周辺チップ３００は、メインチップ２２０と対向する位置に複数組の給電電極３６１，３６２があり、複数種類のメインチップ２２０は、周辺チップ３００と対向する位置に一組の受電電極２３１，２３２がある。
そして、周辺チップ３００の複数組の給電電極３６１，３６２の一組が、メインチップ２２０の種類に対応して選択的に受電電極２３１，２３２に接続されている。より具体的には、装置基体２１０とメインチップ２２０と周辺チップ３００とに、上述した信号用の端子２１１，２２６，３１０，３２０とは別個に、電力用の電極２４１，２４２、３６３，３６４、３６１，３６２、２３１，２３２が形成されている。
装置基体２１０の一組の給電電極２４１，２４２は、外部端子２１１と同様に装置基体２１０の外面に形成されている。そして、外部回路やテスト装置から一方に電源電圧が印加されるとともに他方に接地電圧が印加される。
周辺チップ３００は、一組の受電電極３６３，３６４が複数組の給電電極３６１，３６２に接続されている。そして、その一組の受電電極３６３，３６４が装置基体２１０の一組の給電電極２４１，２４２に接続されている。
メインチップ２２０の一組の受電電極２３１，２３２は、上述のように周辺チップ３００の複数組の給電電極３６１，３６２の一組に接続されている。このため、装置基体２１０の給電電極２４１，２４２からメインチップ２２０の受電電極２３１，２３２まで電源電圧と接地電圧とが印加される。
上述のような構成によれば、図６(ａ)(ｂ)に示すように、受電電極２３１，２３２の位置が相違する複数種類のメインチップ２２０に電力を容易に供給することができ、複数種類のメインチップ２２０でマルチチップ装置２００を実現することができる。
特に、上述の構成では、周辺チップ３００の複数組の給電電極３６１，３６２は、二個の接地電圧の給電電極３６２が一個の電源電圧の給電電極３６１の両側に配置されている。このため、さらにメインチップ２２０との接続の自由度が良好である。
本発明の実施の形態のマルチチップ装置の内部構造を示す模式的なブロック図である。 マルチチップ装置の内部構造を示す具体的なブロック図である。 通常モードの初期設定で周辺チップに入力される各種信号を示すタイムチャートである。 周辺チップの内部接続が切換制御された状態を示す模式図である。 マルチチップ装置の周辺チップの要部を示す模式的な回路図である。 周辺チップの給電電極とメインチップの受電電極との接続関係を示す模式図である。 一従来例のマルチチップ装置の内部構造を示すブロック図である。
符号の説明
２００ マルチチップ装置
２１０ 装置基体
２１１ 外部端子
２２０ メインチップ
２２６ メイン端子
３００ 周辺チップ
３１０ 外側端子
３２０ 内側端子
３０１ 機能回路
３６０ 切換部
３６１，３６２ 給電電極
２３１，２３２ 受電電極

Claims (6)

  1. 第１の端子と、第２の端子を有している第１の回路チップと、前記第１の端子に接続されている第３の端子と前記第２の端子に接続されている第４の端子と機能回路とを有している第２の回路チップと、を有しているマルチチップ装置であって、
    前記第２の回路チップは、前記第３の端子が前記機能回路に接続されている第１の接続状態と、前記第３の端子と前記第４の端子とが接続されている第２の接続状態と、を切り換える切換部を有しており、
    前記第１の接続状態と前記第２の接続状態との切換信号が前記第１の端子から前記第３の端子を介して前記切換部に入力され、
    前記第１の接続状態にするための第１の前記切替信号が入力されると、前記第１の接続状態にするための第１の設定データが前記第１の回路チップにより前記第２の端子から前記第４の端子を介して前記切換部に入力され、
    前記第２の接続状態にするための第２の前記切替信号が入力されると、前記第２の接続状態にするための第２の設定データが前記第１の端子から前記第３の端子を介して前記切換部に入力されるマルチチップ装置。
  2. 前記切換部は、前記第１の接続状態のときに前記第２の端子も前記機能回路に接続する請求項１に記載のマルチチップ装置。
  3. 前記第２の回路チップは、前記第１の機能回路と前記第２の機能回路とを有しており、
    前記切換部は、
    前記第１の接続状態のときに前記第３の端子を前記第４の端子に接続することなく前記第１の機能回路に接続するとともに前記第４の端子を前記第３の端子に接続することなく前記第２の機能回路に接続し、
    前記第２の接続状態のときに前記第３の端子と前記第１の機能回路との接続を解除するとともに前記第４の端子と前記第２の機能回路との接続を解除して前記第３の端子と前記第４の端子とを接続する請求項２に記載のマルチチップ装置。
  4. 複数の前記第１の端子を有しており、前記第１の回路チップが複数の前記第２の端子を有しており、前記第２の回路チップが複数の前記第３の端子と複数の前記第４の端子と複数の前記第１の機能回路と複数の前記第２の機能回路とを有しており、
    前記切換部は、前記第１の接続状態のときに複数の前記第３の端子の少なくとも一部を前記第４の端子に接続することなく前記第１の機能回路に個々に接続するとともに複数の前記第４の端子の少なくとも一部を前記第３の端子に接続することなく前記第２の機能回路に個々に接続し、
    前記第２の接続状態のときに複数の前記第３の端子の少なくとも一部と前記第１の機能回路との接続を解除するとともに複数の前記第４の端子の少なくとも一部を前記第２の機能回路に接続することなく前記第１の機能回路との接続を解除された複数の前記第３の端子と前記第２の機能回路との接続を解除された複数の前記第４の端子とを個々に接続する請求項３に記載のマルチチップ装置。
  5. 前記切換部は、少なくとも前記第２の接続状態のときに接続した前記第３の端子と前記第４の端子との信号伝送方向も切り換える請求項１ないし４の何れか一項に記載のマルチチップ装置。
  6. 前記第２の回路チップは、前記第１の回路チップと対向する位置に給電電極があり、
    前記第１の回路チップは、前記第２の回路チップと対向する位置に受電電極があり、
    前記給電電極が前記受電電極に接続されている請求項１に記載のマルチチップ装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11392478B2 (en) 2019-09-06 2022-07-19 Kioxia Corporation Semiconductor device

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101490334B1 (ko) 2008-04-30 2015-02-06 삼성전자주식회사 인터포저 칩 및 인터포저 칩을 갖는 멀티-칩 패키지
CN106708776A (zh) * 2015-11-18 2017-05-24 凌阳科技股份有限公司 数据传收***
JP7359047B2 (ja) * 2020-03-16 2023-10-11 セイコーエプソン株式会社 リアルタイムクロック装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04250644A (ja) * 1991-01-25 1992-09-07 Nec Corp マルチチップ実装ｉｃ
US5729553A (en) * 1994-08-29 1998-03-17 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit with a testable block
DE19634064A1 (de) * 1996-08-23 1998-02-26 Bosch Gmbh Robert Chipkarte mit Personalisierungsspeicher und Verfahren zum Ein- und Ausgeben von Daten
US5901048A (en) * 1997-12-11 1999-05-04 International Business Machines Corporation Printed circuit board with chip collar
DE10123758B4 (de) * 2001-05-16 2008-04-03 Texas Instruments Deutschland Gmbh Multi-Chip-Modul mit mehreren integrierten Halbleiterschaltungen
JP2003004808A (ja) * 2001-06-19 2003-01-08 Nec Corp 半導体装置および半導体装置のテスト方法
US7103654B2 (en) * 2001-08-07 2006-09-05 Hewlett-Packard Development Company, L.P. Server system with segregated management LAN and payload LAN
JP4339534B2 (ja) * 2001-09-05 2009-10-07 富士通マイクロエレクトロニクス株式会社 メモリチップとロジックチップとを搭載し，メモリチップの試験を可能にした半導体装置
JP2003296296A (ja) 2002-01-30 2003-10-17 Oki Electric Ind Co Ltd マイクロコントローラ
JP2004085366A (ja) 2002-08-27 2004-03-18 Matsushita Electric Ind Co Ltd マルチチップモジュールおよびそのテスト方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11392478B2 (en) 2019-09-06 2022-07-19 Kioxia Corporation Semiconductor device
US11726895B2 (en) 2019-09-06 2023-08-15 Kioxia Corporation Semiconductor device

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