JP4997963B2

JP4997963B2 - Electronic circuit, circuit board, electro-optical device, and electronic apparatus

Info

Publication number: JP4997963B2
Application number: JP2006352024A
Authority: JP
Inventors: 高志南本
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2006-12-27
Filing date: 2006-12-27
Publication date: 2012-08-15
Anticipated expiration: 2026-12-27
Also published as: JP2008164769A

Description

本発明は、電子回路、回路基板、電気光学装置及び電子機器に関する。 The present invention relates to an electronic circuit, a circuit board, an electro-optical device, and an electronic apparatus.

近年、電子回路の高速化を図るために、回路ブロック同士が通信する際に、これらに共通のクロック信号を必要としない非同期回路が注目されている。このような非同期回路では、ある回路ブロックが自身の動作終了を示す動作終了信号を他の回路ブロックに出力し、
これら他の回路ブロックは動作終了信号を受けてから次の動作を開始する構成となっている。つまり、非同期回路では、共通のクロック信号の代わりに、回路ブロックの動作終了を示す動作終了信号を発生する回路が必要となる。 In recent years, in order to increase the speed of electronic circuits, asynchronous circuits that do not require a common clock signal when circuit blocks communicate with each other have attracted attention. In such an asynchronous circuit, one circuit block outputs an operation end signal indicating the end of its operation to another circuit block,
These other circuit blocks are configured to start the next operation after receiving the operation end signal. That is, in the asynchronous circuit, a circuit for generating an operation end signal indicating the operation end of the circuit block is required instead of the common clock signal.

例えば、下記特許文献１には、動作開始信号及び入力データ信号を入力とし、当該入力データ信号に対応する出力データ信号を出力する組合せ回路に、上記動作開始信号及び入力データ信号を入力とし、当該動作開始信号のセット（ハイレベルへの変化）に同期して動作を開始し、上記組合せ回路の出力が安定した時刻に動作終了信号をセットして外部に出力する遅延回路を付設することにより、従来の２線式回路と比べて回路規模の小さい非同期回路を実現する技術が開示されている。この技術では、遅延回路は入力データ信号に応じて遅延時間を決定し、当該遅延時間が経過した時刻に動作終了信号をセットする。ここで、上記の遅延時間は、組合せ回路において入力データ信号の信号処理が完了し、出力が安定するまでの時間を予め計算して決定されている。 For example, in Patent Document 1 below, an operation start signal and an input data signal are input, and the operation start signal and the input data signal are input to a combinational circuit that outputs an output data signal corresponding to the input data signal. By adding a delay circuit that starts operation in synchronization with the setting of the operation start signal (change to high level), sets the operation end signal at the time when the output of the combinational circuit is stable, and outputs it to the outside, A technique for realizing an asynchronous circuit having a smaller circuit scale than a conventional two-wire circuit is disclosed. In this technique, the delay circuit determines a delay time according to an input data signal, and sets an operation end signal at the time when the delay time has elapsed. Here, the delay time is determined by calculating in advance the time until the signal processing of the input data signal is completed in the combinational circuit and the output is stabilized.

また、下記非特許文献１には、組合せ回路と制御回路との間の通信方式として、４相ハンドシェイク方式が開示されている。この４相ハンドシェイク方式では、制御回路が組合せ回路に対して、上記特許文献１の動作開始信号に相当するREQ信号と入力データ信号を出力し、組合せ回路はREQ信号のセットに同期して動作を開始し、上記特許文献１の動作終了信号に相当するACK信号と入力データ信号に対応する出力データ信号を制御回路に出力する。具体的には、組合せ回路は、REQ信号のセットに同期して動作を開始し、出力データ信号を出力する一方、組合せ回路に付設された遅延回路は、動作開始時刻（つまりREQ信号がセットされた時刻T1）から出力データ信号が安定するまでの時間を予め計算して決定された遅延時間Td1が経過した時刻T2に動作終了信号を出力する。つまり、遅延時間TdはT2−T1に等しい。その後、時刻T3に動作開始信号がリセット（ローレベルへの変化）されると、この時刻T3から上記の遅延時間Td分だけ遅れた時刻T4に動作終了信号はリセットされる。つまり、動作開始信号がリセットされてから動作終了信号がリセットされるまでの時間T4−T3は遅延時間Td(＝T2−T1）に等しい。
特開平８−９６００８号公報 COOL ChipsVI Vol.II Lectures p79 Non-Patent Document 1 below discloses a four-phase handshake method as a communication method between the combinational circuit and the control circuit. In this four-phase handshake method, the control circuit outputs the REQ signal and the input data signal corresponding to the operation start signal of Patent Document 1 to the combinational circuit, and the combinational circuit operates in synchronization with the set of the REQ signal. And an output data signal corresponding to the input data signal and an ACK signal corresponding to the operation end signal of Patent Document 1 are output to the control circuit. Specifically, the combinational circuit starts operation in synchronization with the set of the REQ signal and outputs an output data signal, while the delay circuit attached to the combinational circuit operates at the operation start time (that is, the REQ signal is set). The operation end signal is output at time T2 when the delay time Td1 determined by calculating in advance the time from the time T1) until the output data signal is stabilized. That is, the delay time Td is equal to T2-T1. Thereafter, when the operation start signal is reset (changed to a low level) at time T3, the operation end signal is reset at time T4, which is delayed from the time T3 by the delay time Td. That is, the time T4−T3 from when the operation start signal is reset to when the operation end signal is reset is equal to the delay time Td (= T2−T1).
JP-A-8-96008 COOL ChipsVI Vol.II Lectures p79

上述したように、従来の４相ハンドシェイク方式では、動作開始信号がリセットされてから動作終了信号がリセットされるまで、遅延時間Tdに相当する時間が必要となるが、制御回路は動作終了信号がリセットされるまで次の動作を開始することができないため、遅延時間Td分の無駄な時間が発生してしまい、高速動作の妨げになっていた。 As described above, in the conventional four-phase handshake method, a time corresponding to the delay time Td is required until the operation end signal is reset after the operation start signal is reset. Since the next operation cannot be started until is reset, useless time corresponding to the delay time Td is generated, which hinders high-speed operation.

本発明は、このような事情に鑑みてなされたものであり、回路ブロック同士の通信において無駄な時間を省くことにより、高速動作が可能な電子回路を提供することを目的とする。また、このような電子回路を備えることにより、高速動作が可能な回路基板、電気光学装置及び電子機器を提供することを目的とする。 The present invention has been made in view of such circumstances, and an object thereof is to provide an electronic circuit capable of high-speed operation by eliminating useless time in communication between circuit blocks. Another object of the present invention is to provide a circuit board, an electro-optical device, and an electronic apparatus that can operate at high speed by including such an electronic circuit.

上記課題を解決するために、本発明にかかるひとつの電子回路は、入力データ信号及び動作開始信号を入力とし、前記入力データ信号に対応する出力データ信号を出力する組合せ回路と、前記動作開始信号がセットされたことに同期して時間計測を開始し、前記組合せ回路の出力が安定したと想定される時間の経過後に、前記組合せ回路の動作終了を示す動作終了信号をセットして前記組合せ回路の通信相手となる非同期の回路ブロックに出力する第２の回路とを含む電子回路であって、前記第２の回路は、前記動作開始信号がリセットされることに同期して前記動作終了信号をリセットすることを特徴とする。
上記目的を達成するために、本発明に係る電子回路は、入力データ信号及び動作開始信号を入力とし、前記入力データ信号に対応する出力データ信号を出力する第１の回路と、前記動作開始信号がセットされることで動作を開始し、前記第１の回路の出力が安定した後に動作終了信号をセットする第２の回路とを含む電子回路であって、前記第２の回路は、前記動作開始信号がリセットされることに同期して前記動作終了信号をリセットすることを特徴とする。
このような特徴を有する電子回路によると、動作開始信号がリセットされることに同期して前記動作終了信号をリセットするので、動作開始信号がリセットされてから動作終了信号がリセットされるまでに、従来のような遅延時間Tdに相当する無駄な時間が発生しないため、回路ブロック同士の通信において高速動作が可能な電子回路を実現することが可能である。 In order to solve the above problems, an electronic circuit according to the present invention includes an input data signal and an operation start signal as inputs, a combinational circuit that outputs an output data signal corresponding to the input data signal, and the operation start signal. Is started in synchronism with the setting of the combinational circuit, and after a time when the output of the combinational circuit is assumed to be stable, an operation end signal indicating the end of the combinational circuit is set and the combinational circuit is set. An electronic circuit including a second circuit that outputs to an asynchronous circuit block that is a communication partner of the second communication circuit, wherein the second circuit outputs the operation end signal in synchronization with the operation start signal being reset. It is characterized by resetting.
In order to achieve the above object, an electronic circuit according to the present invention includes an input data signal and an operation start signal as inputs, a first circuit that outputs an output data signal corresponding to the input data signal, and the operation start signal. And an electronic circuit including a second circuit that sets an operation end signal after the output of the first circuit is stabilized, and the second circuit The operation end signal is reset in synchronization with the start signal being reset.
According to the electronic circuit having such a feature, since the operation end signal is reset in synchronization with the operation start signal being reset, the operation end signal is reset after the operation start signal is reset. Since no wasted time corresponding to the conventional delay time Td is generated, an electronic circuit capable of high-speed operation in communication between circuit blocks can be realized.

また、本発明に係る電子回路において、前記第２の回路は、前記動作開始信号のセットに同期して時間計測を開始し、前記第１の回路の出力が安定する時間の経過を検出すると検出信号をセットして出力する一方、リセット信号の入力に同期して時間計測結果を初期化する時間計測回路と、前記検出信号のセットに同期して前記動作終了信号をセットして出力する一方、リセット信号の入力に同期して前記動作終了信号をリセットする動作終了信号発生回路と、前記動作開始信号の論理反転信号を前記リセット信号として出力する論理反転回路とを備えることが好ましい。
このような構成を採用することにより、容易に本電子回路を実現することができ、設計作業効率の向上及び設計期間の短縮を図ることができる。 Further, in the electronic circuit according to the present invention, the second circuit starts measuring time in synchronization with the set of operation start signals, and detects when the time when the output of the first circuit becomes stable is detected. A signal is set and output, while a time measurement circuit that initializes the time measurement result in synchronization with the input of the reset signal, and the operation end signal is set and output in synchronization with the set of the detection signal, It is preferable to include an operation end signal generation circuit that resets the operation end signal in synchronization with an input of a reset signal, and a logic inversion circuit that outputs a logic inversion signal of the operation start signal as the reset signal.
By adopting such a configuration, the electronic circuit can be easily realized, and the design work efficiency can be improved and the design period can be shortened.

また、本発明に係る電子回路において、前記時間計測回路は、前記動作開始信号及び所定周波数のクロック信号を入力とし、前記動作開始信号のセットに同期して動作を開始し、前記クロック信号に同期してカウントを行い、当該カウント値を示すカウント信号を出力する一方、前記リセット信号の入力に同期して前記カウント値を初期化するカウンタ回路と、前記カウント信号を入力とし、前記カウント信号が示すカウント値とカウント設定値とを比較して一致した場合に、当該一致を示す一致検出信号を前記検出信号として出力する一致検出回路とから構成され、前記カウント設定値は、前記第１の回路において前記動作開始信号がセットされて動作が開始されてから、前記出力データ信号が安定して出力されるまでの時間を考慮して設定されていることが好ましい。
このようにカウンタ回路や一致検出回路などの汎用回路を用いて時間計測回路を構成することで、より安価且つ容易に本電子回路を実現することができ、設計作業効率の向上及び設計期間の短縮に寄与する。 In the electronic circuit according to the present invention, the time measuring circuit receives the operation start signal and a clock signal having a predetermined frequency as inputs, starts operation in synchronization with the set of operation start signals, and synchronizes with the clock signal. And the counter circuit that initializes the count value in synchronization with the input of the reset signal and the count signal as an input, and outputs the count signal indicating the count value. A match detection circuit that outputs a match detection signal indicating the match as the detection signal when the count value and the count set value match and the count set value is determined by the first circuit. Considering the time from when the operation start signal is set and the operation is started until the output data signal is stably output. It is preferable to have been.
In this way, by configuring the time measurement circuit using general-purpose circuits such as a counter circuit and a coincidence detection circuit, the electronic circuit can be realized more inexpensively and easily, improving design work efficiency and shortening the design period. Contribute to.

また、本発明に係る電子回路において、前記第２の回路は、前記動作開始信号のセットに同期して時間計測を開始し、前記第１の回路の出力が安定する時間の経過を検出すると検出信号をセットして出力する一方、前記検出信号のセット後に時間計測結果を初期化して時間計測動作を停止する時間計測回路と、前記検出信号のセットに同期して前記動作終了信号をセットして出力する一方、リセット信号の入力に同期して前記動作終了信号をリセットする動作終了信号発生回路と、前記動作開始信号の論理反転信号を前記リセット信号として出力する論理反転回路とを備えることが好ましい。
このように、時間計測回路において、検出信号のセット後に時間計測結果を初期化して時間計測動作を停止することにより、次に動作開始信号がセットされて時間計測動作が開始されるまでに無駄な時間計測動作を行わないので、時間計測回路の消費電力を抑えることができ、その結果、本電子回路全体の消費電力を抑えることができる。 Further, in the electronic circuit according to the present invention, the second circuit starts measuring time in synchronization with the set of operation start signals, and detects when the time when the output of the first circuit becomes stable is detected. A signal is set and output, while a time measurement circuit that initializes a time measurement result after the detection signal is set and stops the time measurement operation, and the operation end signal is set in synchronization with the detection signal set. Preferably, an operation end signal generation circuit that resets the operation end signal in synchronization with an input of a reset signal and a logic inversion circuit that outputs a logic inversion signal of the operation start signal as the reset signal are provided. .
As described above, in the time measurement circuit, the time measurement result is initialized after the detection signal is set and the time measurement operation is stopped, so that it is useless until the next operation start signal is set and the time measurement operation is started. Since the time measurement operation is not performed, the power consumption of the time measurement circuit can be suppressed, and as a result, the power consumption of the entire electronic circuit can be suppressed.

また、本発明に係る電子回路において、前記時間計測回路は、前記動作開始信号及び所定周波数のクロック信号を入力とし、前記動作開始信号のセットに同期して動作を開始し、前記クロック信号に同期してカウントを行い、当該カウント値を示すカウント信号を出力する一方、カウンタリセット信号の入力に同期して前記カウント値を初期化するカウンタ回路と、前記カウント信号を入力とし、前記カウント信号が示すカウント値とカウント設定値とを比較して一致した場合に、当該一致を示す一致検出信号を前記検出信号として出力する一致検出回路と、前記カウント信号を入力とし、前記カウント信号が示すカウント値と所定の閾値とを比較し、前記カウント値が前記閾値より大きいと判定した場合に、大小判定信号をセットして出力する一方、前記リセット信号のセットに同期して前記大小判定信号をリセットする大小判定回路と、前記リセット信号及び大小判定信号を入力とし、前記リセット信号と大小判定信号との論理和信号を前記カウンタリセット信号として出力する論理和回路とから構成され、前記カウント設定値は、前記第１の回路において前記動作開始信号がセットされて動作が開始されてから、前記出力データ信号が安定して出力されるまでの時間を考慮して設定され、前記閾値は、前記カウント設定値と同一の値が設定されていることが好ましい。
上述した消費電力の小さい時間計測回路を、カウンタ回路、一致検出回路、大小判定回路及び論理和回路などの汎用回路を用いて構成することにより、より安価且つ容易に本電子回路を実現することができ、低消費電力化、設計作業効率の向上及び設計期間の短縮に寄与する。 In the electronic circuit according to the present invention, the time measuring circuit receives the operation start signal and a clock signal having a predetermined frequency as inputs, starts operation in synchronization with the set of operation start signals, and synchronizes with the clock signal. And the counter circuit that initializes the count value in synchronization with the input of the counter reset signal, and the count signal is input, and the count signal indicates When the count value and the count setting value are compared and matched, a match detection circuit that outputs a match detection signal indicating the match as the detection signal, the count signal as an input, and the count value indicated by the count signal Compared with a predetermined threshold value, and when it is determined that the count value is greater than the threshold value, a magnitude determination signal is set and output On the other hand, the magnitude determination circuit that resets the magnitude determination signal in synchronization with the set of the reset signal, the reset signal and the magnitude determination signal as inputs, and the logical sum signal of the reset signal and the magnitude determination signal as the counter The count setting value is output stably after the operation start signal is set and the operation is started in the first circuit. It is preferable that the threshold value is set in consideration of the time until the threshold value is set, and the threshold value is set to the same value as the count setting value.
The electronic circuit can be realized more inexpensively and easily by configuring the time measuring circuit with low power consumption using general-purpose circuits such as a counter circuit, a coincidence detection circuit, a magnitude determination circuit, and an OR circuit. This contributes to lower power consumption, improved design work efficiency, and shortened design period.

一方、本発明に係る回路基板は、上述した電子回路を備えることを特徴とする。これにより、高速動作が可能な回路基板を得ることができる。
また、本発明に係る電気光学装置は、上述した回路基板を備えることを特徴とする。これにより、高速動作が可能な電気光学装置を得ることができる。
さらに、本発明に係る電子機器は、上述した電気光学装置を備えることを特徴とする。
これにより、高速動作が可能な電子機器を得ることができる。 On the other hand, a circuit board according to the present invention includes the electronic circuit described above. Thereby, a circuit board capable of high-speed operation can be obtained.
In addition, an electro-optical device according to the present invention includes the circuit board described above. Thereby, an electro-optical device capable of high-speed operation can be obtained.
Furthermore, an electronic apparatus according to the present invention includes the above-described electro-optical device.
Thereby, an electronic device capable of high-speed operation can be obtained.

以下、本発明に係る電子回路、回路基板、電気光学装置及び電子機器の一実施形態について図面を参照しながら説明する。
〔電子回路〕
（第１実施形態）
まず、本発明に係る電子回路の第１実施形態について説明する。図１は、第１実施形態における電子回路の構成を示すブロック図である。この図１に示すように、第１実施形態における電子回路は、組合せ回路１と、カウンタ回路２a、インバータ回路２b、一致検出回路２c及びフリップフロップ回路２dからなる遅延回路２とから構成されている。 Hereinafter, embodiments of an electronic circuit, a circuit board, an electro-optical device, and an electronic apparatus according to the present invention will be described with reference to the drawings.
[Electronic circuit]
(First embodiment)
First, a first embodiment of an electronic circuit according to the present invention will be described. FIG. 1 is a block diagram showing a configuration of an electronic circuit in the first embodiment. As shown in FIG. 1, the electronic circuit according to the first embodiment includes a combinational circuit 1 and a delay circuit 2 including a counter circuit 2a, an inverter circuit 2b, a coincidence detection circuit 2c, and a flip-flop circuit 2d. .

組合せ回路１は、本発明における第１の回路に相当する構成要素である。遅延回路２は、本発明における第２の回路に相当する構成要素である。カウンタ回路２a及び一致検出回路２cは、本発明における時間計測回路を構成するカウンタ回路及び一致検出回路に相当する構成要素である。インバータ回路２bは、本発明における論理反転回路に相当する構成要素である。フリップフロップ回路２dは、本発明における動作終了信号発生回路に相当する構成要素である。
なお、本電子回路は正論理回路であり、ローレベルからハイレベルに信号の状態が遷移することをセット、ハイレベルからローレベルに遷移することをリセットと記載する。 The combinational circuit 1 is a component corresponding to the first circuit in the present invention. The delay circuit 2 is a component corresponding to the second circuit in the present invention. The counter circuit 2a and the coincidence detection circuit 2c are components corresponding to the counter circuit and the coincidence detection circuit constituting the time measuring circuit in the present invention. The inverter circuit 2b is a component corresponding to the logic inverting circuit in the present invention. The flip-flop circuit 2d is a component corresponding to the operation end signal generation circuit in the present invention.
Note that this electronic circuit is a positive logic circuit, and a signal state transition from a low level to a high level is referred to as a set, and a transition from a high level to a low level is referred to as a reset.

組合せ回路１は、動作開始信号Ｓ１及び入力データ信号Ｄ_ｉｎを入力とし、動作開始信号Ｓ１のセットに同期して動作を開始し、入力データ信号Ｄ_ｉｎに所定の信号処理を施して、入力データ信号Ｄ_ｉｎに対応した出力データ信号Ｄ_ｏｕｔを出力する。入力データ信号Ｄ_ｉｎは、例えば最下位ビットＤ_０〜最上位ビットＤ_３で構成される４ビットのデータ信号である。 Combination circuit 1 inputs the operation start signal S1 and the input data signal D _in, it starts operating in synchronism with a set of operation start signal S1, performs predetermined signal processing on the input data signal D _in, the input data and it outputs the output data signal _{D out} corresponding to the signal _{D in.} The input data signal D _in is a 4-bit data signal composed of, for example, the least significant bit D ₀ to the most significant bit D ₃ .

遅延回路２において、カウンタ回路２aは、上記の動作開始信号Ｓ１、所定周波数のクロック信号Ｓ２及び後述するリセット信号Ｓ３を入力とし、動作開始信号Ｓ１のセットに同期して動作を開始し、クロック信号Ｓ２に同期してカウント値（初期値「０」）のカウントアップを行い、当該カウント値を示すカウント信号Ｓ４を一致検出回路２cに出力する。また、このカウンタ回路２aは、リセット信号Ｓ３のセットに同期してカウント値を初期値「０」にリセットする。 In the delay circuit 2, the counter circuit 2a receives the operation start signal S1, the clock signal S2 having a predetermined frequency, and a reset signal S3 described later, and starts an operation in synchronization with the set of the operation start signal S1. The count value (initial value “0”) is counted up in synchronization with S2, and a count signal S4 indicating the count value is output to the coincidence detection circuit 2c. The counter circuit 2a resets the count value to the initial value “0” in synchronization with the setting of the reset signal S3.

インバータ回路２bは、上記の動作開始信号Ｓ１を入力とし、当該動作開始信号Ｓ１の論理反転信号であるリセット信号Ｓ３を、カウンタ回路２a及びフリップフロップ回路２dに出力する。 The inverter circuit 2b receives the operation start signal S1 and outputs a reset signal S3, which is a logical inversion signal of the operation start signal S1, to the counter circuit 2a and the flip-flop circuit 2d.

一致検出回路２cは、上記のカウント信号Ｓ４及びカウント設定値を示すカウント設定信号Ｓ５を入力とし、カウント信号Ｓ４が示すカウント値が、カウント設定信号Ｓ５が規定するカウント設定値と一致した場合に、一致検出信号Ｓ６をフリップフロップ回路２dに出力する。本実施形態では、カウント設定値として「３」が設定されているものとする。 The coincidence detection circuit 2c receives the count signal S4 and the count setting signal S5 indicating the count setting value, and when the count value indicated by the count signal S4 matches the count setting value defined by the count setting signal S5, The coincidence detection signal S6 is output to the flip-flop circuit 2d. In the present embodiment, it is assumed that “3” is set as the count setting value.

フリップフロップ回路２dは、非同期リセット機能付きのフリップフロップ回路であり、上記のリセット信号Ｓ３、一致検出信号Ｓ６及び動作終了信号Ｓ８のレベルを規定する動作終了設定信号Ｓ７を入力とし、一致検出信号Ｓ６に同期して動作終了設定信号Ｓ７が規定するレベルの動作終了信号Ｓ８を出力する。ここでは、動作終了設定信号Ｓ７としてハイレベルの信号が入力されているものとする。また、このフリップフロップ回路２dは、リセット信号Ｓ３のセットに同期して、動作終了信号Ｓ８をリセットする。 The flip-flop circuit 2d is a flip-flop circuit with an asynchronous reset function, and receives as input the operation end setting signal S7 that defines the level of the reset signal S3, the coincidence detection signal S6 and the operation end signal S8, and the coincidence detection signal S6. The operation end signal S8 having a level defined by the operation end setting signal S7 is output in synchronization with the operation end signal S7. Here, it is assumed that a high level signal is input as the operation end setting signal S7. The flip-flop circuit 2d resets the operation end signal S8 in synchronization with the set of the reset signal S3.

なお、上記の動作開始信号Ｓ１及び入力データ信号Ｄ_ｉｎは、図示しない他の回路ブロック（例えば制御回路）から入力され、出力データ信号Ｄ_ｏｕｔ及び動作終了信号Ｓ８も他の回路ブロックに出力される。また、出力データ信号Ｄ_ｏｕｔ及び動作終了信号Ｓ８を、動作開始信号Ｓ１及び入力データ信号Ｄ_ｉｎを出力した回路ブロックに出力しても良いし、別の回路ブロックに出力しても良い。また、クロック信号Ｓ２、カウント設定信号Ｓ５及び動作終了設定信号Ｓ７は、組合せ回路１が出力するようにしても良いし、他の回路ブロックから入力するようにしても良い。また、本実施形態では、正論理回路からなる電子回路を例示したが、これに限らず、ローレベルからハイレベルに信号の状態が遷移することをリセット、ハイレベルからローレベルに遷移することをセットとする負論理回路から構成しても良い。 The operation start signal S1 and the input data signal _Din are input from another circuit block (not shown) (for example, a control circuit), and the output data signal _Dout and the operation end signal S8 are also output to another circuit block. . Further, the output data signal _Dout and the operation end signal S8 may be output to the circuit block that outputs the operation start signal S1 and the input data signal _{Din, or} may be output to another circuit block. The clock signal S2, the count setting signal S5, and the operation end setting signal S7 may be output from the combinational circuit 1 or may be input from other circuit blocks. In the present embodiment, an electronic circuit composed of a positive logic circuit has been exemplified. However, the present invention is not limited to this, and the signal state transition from the low level to the high level is reset, and the transition from the high level to the low level is performed. You may comprise from the negative logic circuit used as a set.

次に、上記のように構成された第１実施形態における電子回路の動作について、図２のタイミングチャートを用いて説明する。以下では、図２に示すように、時刻Ｔ_１に入力データ信号Ｄ_ｉｎが安定し、時刻Ｔ_２に動作開始信号Ｓ１がセットされた場合を想定して説明する。 Next, the operation of the electronic circuit according to the first embodiment configured as described above will be described with reference to the timing chart of FIG. In the following, as shown in FIG. 2, the input data signal D _in is stabilized at time T _1, operation start signal S1 to the time T _2, is described assuming that set.

時刻Ｔ_２において、組合せ回路１は、動作開始信号Ｓ１のセットに同期して動作（つまり入力データ信号Ｄ_ｉｎの信号処理）を開始し、入力データ信号Ｄ_ｉｎに対応する出力データ信号Ｄ_ｏｕｔを出力する。なお、出力データ信号Ｄ_ｏｕｔが安定した時刻をＴ_３とする。また、時刻Ｔ_２において、インバータ回路２bは、動作開始信号Ｓ１の論理反転信号、つまりLoレベルのリセット信号Ｓ３をカウンタ回路２a及びフリップフロップ回路２dに出力する。さらに、時刻Ｔ_２において、カウンタ回路２aは、動作開始信号Ｓ１のセットに同期して動作を開始し、クロック信号Ｓ２に同期してカウント値を初期値「０」から１ずつカウントアップを行い、当該カウント値を示すカウント信号Ｓ４を一致検出回路２cに出力する。 At time T _2, the combination circuit 1 in synchronism with the set of operation start signal S1 starts to operate (i.e. the signal processing of the input data signal D _in), the output data signal D _out corresponding to the input data signal D _in Output. The output data signal _{D out} is to _{T 3} stable time. Also, at time T _2, the inverter circuit 2b, the logic inversion signal of the operation start signal S1, i.e. outputs a Lo-level reset signal S3 to the counter circuit 2a and the flip-flop circuit 2d. Further, at time T _2, the counter circuit 2a starts operating in synchronism with a set of operation start signal S1, counts up the count value in synchronization with the clock signal S2 by one from the initial value "0", A count signal S4 indicating the count value is output to the coincidence detection circuit 2c.

一致検出回路２cは、カウント信号Ｓ４が示すカウント値と、カウント設定信号Ｓ５が示すカウント設定値「３」とを常に比較しており、両者が一致した時刻Ｔ_４にハイレベルの一致検出信号Ｓ６をフリップフロップ回路２dに出力する。時刻Ｔ_４において、フリップフロップ回路２dは、一致検出信号Ｓ６に同期して、動作終了設定信号Ｓ７で規定されたハイレベルの動作終了信号Ｓ８を出力する（セットする）。 Coincidence detecting circuit 2c includes a count value count signal S4 indicates the count setting signal S5 constantly compares the count setting value "3" as indicated by the coincidence detection signal of the high level at time T ₄ they match S6 Is output to the flip-flop circuit 2d. At time T _4, the flip-flop circuit 2d in synchronization with the coincidence detection signal S6, (sets) and outputs an operation completion signal S8 at a high level which is defined by the operation end setting signal S7.

上記の説明からわかるように、カウント設定信号Ｓ５が示すカウント設定値は、動作開始信号Ｓ１がハイレベルにセットされる時刻Ｔ_２から動作終了信号Ｓ８がハイレベルにセットされる時刻Ｔ_４までの遅延時間Ｔdを規定しており、このカウント設定値は、組合せ回路１において入力データ信号Ｄ_ｉｎの信号処理が開始されてから出力データ信号Ｄ_ｏｕｔが安定して出力されるまでの時間を考慮して予め計算して決定されている。 As can be seen from the above description, the count setting value indicating a count setting signal S5, the operation start signal S1 is up to the time T ₄ the operation end signal S8 from the time T _2, which is set to a high level is set to a high level The delay time Td is defined, and this count setting value takes into account the time from when the signal processing of the input data signal Din is started _in the combinational circuit 1 until the output data signal _Dout is stably output. And calculated in advance.

そして、時刻Ｔ_４以降、時刻Ｔ_５に動作開始信号Ｓ１がローレベルにリセットされると、インバータ回路２bは、動作開始信号Ｓ１の論理反転信号、つまりハイレベルのリセット信号Ｓ３をカウンタ回路２a及びフリップフロップ回路２dに出力する。カウンタ回路２aは、時刻Ｔ_５においてハイレベルのリセット信号Ｓ３が入力されることにより、それまで加算していたカウント値（図２では「６」）を初期値「０」にリセットし、また、ローレベルの動作開始信号Ｓ１が入力されるためカウント動作を行わない。よってカウント信号Ｓ４はカウント値「０」を示す信号となる。一方、フリップフロップ回路２dは、時刻Ｔ_５においてハイレベルのリセット信号Ｓ３が入力されることにより、動作終了信号Ｓ８をローレベルにリセットして出力する。以降は、動作開始信号Ｓ１のセット、リセットに同期して上記と同様の動作が繰り返される。 Then, the time T ₄ after, when the operation start signal S1 to the time T ₅ is reset to the low level, the inverter circuit 2b, the logic inversion signal of the operation start signal S1, i.e. the counter circuit a high-level reset signal S3 2a and Output to the flip-flop circuit 2d. Counter circuit 2a, by the high level of the reset signal S3 is input at time T _5, it until the count value that was added to (in FIG. 2, "6") is reset to the initial value "0", and, Since the low-level operation start signal S1 is input, the count operation is not performed. Therefore, the count signal S4 is a signal indicating the count value “0”. On the other hand, the flip-flop circuit 2d, by the high level of the reset signal S3 is input at time T _5, and outputs the reset operation end signal S8 to the low level. Thereafter, the same operation as described above is repeated in synchronization with the setting and resetting of the operation start signal S1.

以上のように、本第１実施形態の電子回路によれば、動作開始信号Ｓ１がリセットされてから動作終了信号Ｓ８がリセットされるまでに、従来のような遅延時間Tdに相当する無駄な時間が発生しないため、回路ブロック同士の通信において高速動作が可能な電子回路を実現することが可能である。 As described above, according to the electronic circuit of the first embodiment, wasted time corresponding to the conventional delay time Td from when the operation start signal S1 is reset to when the operation end signal S8 is reset. Therefore, it is possible to realize an electronic circuit capable of high-speed operation in communication between circuit blocks.

（第２実施形態）
次に、本発明に係る電子回路の第２実施形態について説明する。図３は、第２実施形態における電子回路の構成を示すブロック図である。なお、図３において、図１と同様な構成要素には同一符号を付して説明を省略し、以下では図１と異なる点について説明する。 (Second Embodiment)
Next, a second embodiment of the electronic circuit according to the present invention will be described. FIG. 3 is a block diagram showing the configuration of the electronic circuit in the second embodiment. In FIG. 3, the same components as those in FIG. 1 are denoted by the same reference numerals and description thereof is omitted. Hereinafter, differences from FIG. 1 will be described.

第２実施形態における遅延回路２’は、ＯＲ回路２e及び大小判定回路２fを新たに備えている。このＯＲ回路２eは、本発明における論理和回路に相当し、大小判定回路２fは、本発明における大小判定回路に相当する構成要素である。ＯＲ回路２eは、インバータ回路２bから出力されるリセット信号Ｓ３及び大小判定回路２fから出力される大小判定信号Ｓ１１を入力とし、両信号の論理和であるカウンタリセット信号Ｓ９をカウンタ回路２aに出力する。つまり、第２実施形態におけるカウンタ回路２aは、インバータ回路２bから出力されるリセット信号Ｓ３ではなく、ＯＲ回路２eから出力されるカウンタリセット信号Ｓ９のセットに同期してカウント値を初期値「０」にリセットする。 The delay circuit 2 ′ in the second embodiment newly includes an OR circuit 2 e and a magnitude determination circuit 2 f. The OR circuit 2e corresponds to an OR circuit in the present invention, and the magnitude determination circuit 2f is a component corresponding to the magnitude determination circuit in the present invention. The OR circuit 2e receives the reset signal S3 output from the inverter circuit 2b and the magnitude determination signal S11 output from the magnitude determination circuit 2f, and outputs a counter reset signal S9 that is the logical sum of both signals to the counter circuit 2a. . That is, the counter circuit 2a in the second embodiment sets the count value to the initial value “0” in synchronization with the set of the counter reset signal S9 output from the OR circuit 2e, not the reset signal S3 output from the inverter circuit 2b. Reset to.

大小判定回路２fは、カウンタ回路２aから出力されるカウント信号Ｓ４、インバータ回路２bから出力されるリセット信号Ｓ３及び大小判定設定信号Ｓ１０を入力とし、カウント信号Ｓ４が示すカウント値と大小判定設定信号Ｓ１０が規定する閾値との大小判定を行い、カウント値が閾値より大きい場合に、大小判定信号Ｓ１１をセットして出力する。なお、大小判定設定信号Ｓ１０が規定する閾値としては、カウント設定信号Ｓ５が規定するカウント設定値（「３」）と同一の値が設定されている。また、この大小判定回路２fは、リセット信号Ｓ３のセットに同期して、大小判定信号Ｓ１１をリセットする。 The magnitude determination circuit 2f receives the count signal S4 output from the counter circuit 2a, the reset signal S3 output from the inverter circuit 2b, and the magnitude determination setting signal S10, and receives the count value indicated by the count signal S4 and the magnitude determination setting signal S10. When the count value is larger than the threshold value, the magnitude determination signal S11 is set and output. The threshold value defined by the magnitude determination setting signal S10 is set to the same value as the count setting value (“3”) defined by the count setting signal S5. The magnitude determination circuit 2f resets the magnitude determination signal S11 in synchronization with the set of the reset signal S3.

次に、上記のように構成された第２実施形態における電子回路の動作について、図４のタイミングチャートを用いて説明する。以下では、図４に示すように、時刻Ｔ_１に入力データ信号Ｄ_ｉｎが安定し、時刻Ｔ_２に動作開始信号Ｓ１がセットされた場合を想定して説明する。 Next, the operation of the electronic circuit according to the second embodiment configured as described above will be described with reference to the timing chart of FIG. In the following, as shown in FIG. 4, the input data signal D _in is stabilized at time T _1, operation start signal S1 to the time T _2, is described assuming that set.

時刻Ｔ_２において、組合せ回路１は、動作開始信号Ｓ１のセットに同期して動作（つまり入力データ信号Ｄ_ｉｎの信号処理）を開始し、入力データ信号Ｄ_ｉｎに対応する出力データ信号Ｄ_ｏｕｔを出力する。なお、出力データ信号Ｄ_ｏｕｔが安定した時刻をＴ_３とする。また、時刻Ｔ_２において、インバータ回路２bは、動作開始信号Ｓ１の論理反転信号、つまりローレベルのリセット信号Ｓ３をフリップフロップ回路２d、ＯＲ回路２e及び大小判定回路２fに出力する。さらに、時刻Ｔ_２において、カウンタ回路２aは、動作開始信号Ｓ１のセットに同期して動作を開始し、クロック信号Ｓ２に同期してカウント値を初期値「０」から１ずつカウントアップを行い、当該カウント値を示すカウント信号Ｓ４を一致検出回路２c及び大小判定回路２fに出力する。 At time T _2, the combination circuit 1 in synchronism with the set of operation start signal S1 starts to operate (i.e. the signal processing of the input data signal D _in), the output data signal D _out corresponding to the input data signal D _in Output. The output data signal _{D out} is to _{T 3} stable time. Also, at time T _2, the inverter circuit 2b, the output logic inverted signal of the operation start signal S1, that is, the low level of the reset signal S3 flip-flop circuit 2d, the OR circuit 2e and size determination circuit 2f. Further, at time T _2, the counter circuit 2a starts operating in synchronism with a set of operation start signal S1, counts up the count value in synchronization with the clock signal S2 by one from the initial value "0", The count signal S4 indicating the count value is output to the coincidence detection circuit 2c and the magnitude determination circuit 2f.

そして、時刻Ｔ_４以降、カウンタ回路２aからカウント値「４」を示すカウント信号Ｓ４が出力されると、大小判定回路２fによってカウント値「４」が大小判定設定信号Ｓ１０が規定する閾値「３」より大きいと判定され、時刻Ｔ_５に大小判定信号Ｓ１１がハイレベルにセットされる。時刻Ｔ_５に大小判定信号Ｓ１１がハイレベルにセットされると、ＯＲ回路２eは、リセット信号Ｓ３（ローレベル）と大小判定信号Ｓ１１との論理和であるハイレベルのカウンタリセット信号Ｓ９をカウンタ回路２aに出力する。このようにカウンタリセット信号Ｓ９がセットされることにより、カウンタ回路２aはそれまで加算していたカウント値「４」を初期値「０」にリセットすると共にカウント動作を停止する。 Then, the time T ₄ after the count signal S4 indicating the count value "4" from the counter circuit 2a is outputted, the threshold "3" when the count value by the size determination circuit 2f "4" is prescribed by size determination setting signal S10 It is determined to be larger than, the size determination signal S11 is set to the high level at time T _5. When the size determination signal S11 at time T ₅ is set to a high level, OR circuit 2e is reset signal S3 (low level) and the size determination signal S11 the logic sum at a high level counter reset signal S9 the counter circuit Output to 2a. By setting the counter reset signal S9 in this way, the counter circuit 2a resets the count value “4” that has been added so far to the initial value “0” and stops the count operation.

その後、時刻Ｔ_６に動作開始信号Ｓ１がローレベルにリセットされると、インバータ回路２bは、動作開始信号Ｓ１の論理反転信号、つまりハイレベルのリセット信号Ｓ３をフリップフロップ回路２d、ＯＲ回路２e及び大小判定回路２fに出力する。フリップフロップ回路２dは、時刻Ｔ_６においてハイレベルのリセット信号Ｓ３が入力されることにより、動作終了信号Ｓ８をローレベルにリセットして出力する。また、時刻Ｔ_６において、大小判定回路２fは、ハイレベルのリセット信号Ｓ３が入力されることにより、大小判定信号Ｓ１１をローレベルにリセットして出力する。この時、ＯＲ回路２eには、ハイレベルのリセット信号Ｓ３とローレベルの大小判定信号Ｓ１１とが入力されるため、その出力であるカウンタリセット信号Ｓ９はハイレベルに維持され、カウンタ回路２aはリセット状態に制御されてカウント動作を停止したままである。以降は、動作開始信号Ｓ１のセット、リセットに同期して上記と同様の動作が繰り返される。 Thereafter, when the operation start signal S1 to the time T ₆ is reset to the low level, the inverter circuit 2b, the logic inversion signal of the operation start signal S1, that is the high level of the reset signal S3 of flip-flop circuits 2d, OR circuits 2e and Output to the magnitude determination circuit 2f. Flip-flop circuit 2d, by the high level of the reset signal S3 is input at time T _6, and outputs the reset operation end signal S8 to the low level. Also, at time T _6, the size determination circuit 2f, by the high level of the reset signal S3 is input, and outputs the reset size determination signal S11 to the low level. At this time, since the high level reset signal S3 and the low level magnitude determination signal S11 are input to the OR circuit 2e, the counter reset signal S9 as the output is maintained at the high level, and the counter circuit 2a is reset. The count operation remains stopped under the control of the state. Thereafter, the same operation as described above is repeated in synchronization with the setting and resetting of the operation start signal S1.

以上のように、本第２実施形態の電子回路によれば、動作開始信号Ｓ１がリセットされてから動作終了信号Ｓ８がリセットされるまでに、従来のような遅延時間Tdに相当する無駄な時間が発生しないため、回路ブロック同士の通信において高速動作が可能な電子回路を実現することが可能である。また、上述した第１実施形態では、動作終了信号Ｓ８が時刻Ｔ_４にセットされてからリセットされるまでの期間、カウンタ回路２aはカウント動作を継続していた。しかしながら、このような動作終了信号Ｓ８がセットされてからリセットされるまでの期間におけるカウント動作は不要な動作であり、カウンタ回路２aに無駄な消費電力を発生させる要因となる。そこで、本第２実施形態の電子回路のように、動作終了信号Ｓ８をセットした以降は、カウンタ回路２aのカウント値をリセットしてカウント動作を停止させることにより、カウンタ回路２aの消費電力を抑えることができ、その結果、電子回路全体の消費電力を抑えることができる。 As described above, according to the electronic circuit of the second embodiment, a wasted time corresponding to the conventional delay time Td from when the operation start signal S1 is reset to when the operation end signal S8 is reset. Therefore, it is possible to realize an electronic circuit capable of high-speed operation in communication between circuit blocks. In the first embodiment described above, the period from the operation end signal S8 is set to the time T ₄ until reset, the counter circuit 2a had continued counting. However, such a counting operation during the period from when the operation end signal S8 is set to when it is reset is an unnecessary operation, and causes unnecessary power consumption in the counter circuit 2a. Thus, as in the electronic circuit of the second embodiment, after the operation end signal S8 is set, the count value of the counter circuit 2a is reset to stop the count operation, thereby suppressing the power consumption of the counter circuit 2a. As a result, the power consumption of the entire electronic circuit can be suppressed.

〔回路基板〕
次に、上述した本発明の電子回路を備える回路基板について説明する。
図５は、本発明の電子回路を備えた回路基板１０の一実施例を示した概略平面図である。図５に示すように、本回路基板１０は、フレキシブル基板１１の上に、アクティブ素子として有機ＴＦＴ（図示せず）を備えてなる表示領域１２が形成されており、表示領域１２の周辺部には、有機ＴＦＴを駆動するための第１の駆動回路１３及び第２の駆動回路１４と、これら第１の駆動回路１３及び第２の駆動回路１４にバス配線１５を介して接続されたＣＰＵ１６、ＲＡＭ１７、アンテナパターン１８、アナログＲＦ回路１９及び太陽電池２０が配置されている。 [Circuit board]
Next, a circuit board provided with the electronic circuit of the present invention described above will be described.
FIG. 5 is a schematic plan view showing one embodiment of the circuit board 10 provided with the electronic circuit of the present invention. As shown in FIG. 5, in the circuit board 10, a display region 12 including an organic TFT (not shown) as an active element is formed on a flexible substrate 11, and a peripheral portion of the display region 12 is formed. Includes a first drive circuit 13 and a second drive circuit 14 for driving the organic TFT, and a CPU 16 connected to the first drive circuit 13 and the second drive circuit 14 via a bus line 15; A RAM 17, an antenna pattern 18, an analog RF circuit 19, and a solar cell 20 are arranged.

フレキシブル基板１１は、透明性、非透過性に限定することなく、各種材料によって構成されるものである。本実施形態では、特に可撓性に優れたものとして、プラスチック基板を採用している。具体的には、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）、ポリカーボネート（ＰＣ）、芳香族ポリエステル（液晶ポリマー）、ポリイミド（ＰＩ）等で構成されるプラスチック基板（樹脂基板）を例示することができる。また、この他にも可撓性のあるものであれば、ガラス基板、シリコン基板、金属基板、ガリウム砒素基板等を採用してもよい。 The flexible substrate 11 is composed of various materials without being limited to transparency and non-transparency. In the present embodiment, a plastic substrate is adopted as a particularly excellent one. Specifically, a plastic substrate composed of polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), polycarbonate (PC), aromatic polyester (liquid crystal polymer), polyimide (PI), etc. Resin substrate) can be exemplified. In addition, a glass substrate, a silicon substrate, a metal substrate, a gallium arsenide substrate, or the like may be employed as long as it is flexible.

第１の駆動回路１３及び第２の駆動回路１４は、低温ポリシリコン薄膜トランジスタ（ＬＴＰＳ−ＴＦＴ）を含む半導体チップであり、フレキシブル基板１１の互いに隣り合う２辺の周縁部に集合して、図中のＸ方向およびＹ方向に沿って列（素子チップ列）をなして配置されている。第１の駆動回路１３及び第２の駆動回路１４は、接着剤によってフレキシブル基板１１上に固定されている。第１の駆動回路１３及び第２の駆動回路１４の具体的構成は特に限定されるものではないが、ＬＴＰＳ−ＴＦＴを用いたものであれば高い電界効果速度が得られ、高速駆動が可能であるとともにフレキシブル基板１１上での占有面積が小さくて済むので好適である。 The first drive circuit 13 and the second drive circuit 14 are semiconductor chips including a low-temperature polysilicon thin film transistor (LTPS-TFT), and are assembled at the peripheral portions of two adjacent sides of the flexible substrate 11 in the drawing. Are arranged in rows (element chip rows) along the X and Y directions. The first drive circuit 13 and the second drive circuit 14 are fixed on the flexible substrate 11 with an adhesive. The specific configuration of the first drive circuit 13 and the second drive circuit 14 is not particularly limited, but a high field effect speed can be obtained and high-speed driving is possible if LTPS-TFT is used. In addition, the occupation area on the flexible substrate 11 is small, which is preferable.

データ線１３ａは、表示領域１２中で図５中のＹ方向に延在する配線であり、表示領域１２内で有機ＴＦＴのソース電極に接続されるとともに、表示領域１２から＋Ｙ方向に延出された位置で第１の駆動回路１３と電気的に接続されている。走査線１４aは、表示領域１２中でＸ方向に延在する配線であり、表示領域１２内の有機ＴＦＴのゲート電極と電気的に接続されるとともに、表示領域１２から−Ｘ方向に延出された位置で第２の駆動回路１４と電気的に接続されている。第１の駆動回路１３は、有機ＴＦＴのデータ線１３aに電力を供給し、第２の駆動回路１４は走査線１４aに駆動信号を供給することによって、有機ＴＦＴをアクティブ駆動するようになっている。 The data line 13a is a wiring that extends in the Y direction in FIG. 5 in the display area 12, and is connected to the source electrode of the organic TFT in the display area 12 and extends from the display area 12 in the + Y direction. The first drive circuit 13 is electrically connected at the position. The scanning line 14 a is a wiring that extends in the X direction in the display region 12, is electrically connected to the gate electrode of the organic TFT in the display region 12, and extends from the display region 12 in the −X direction. The second drive circuit 14 is electrically connected at the position. The first drive circuit 13 supplies power to the data line 13a of the organic TFT, and the second drive circuit 14 supplies drive signals to the scanning line 14a, thereby actively driving the organic TFT. .

次に、図６を参照して有機ＴＦＴ１２aについて説明する。図６は、図５のＡ−Ａ’線に沿う位置における要部断面図である。有機ＴＦＴ１２ａは、フレキシブル基板１１側からソース電極及びドレイン電極３０、有機半導体層３１、絶縁層３２、ゲート電極３３とが積層形成された、いわゆるトップゲート構造のトランジスタである。また、有機ＴＦＴ１２ａに対応して図示略の画素電極が設けられており、画素電極はコンタクトホールを介してドレイン電極３０と電気的に接続されている。なお、本実施形態では、トップゲート構造について説明するが、当該構造を限定するものではなく、ボトムゲート構造であってもよい。 Next, the organic TFT 12a will be described with reference to FIG. FIG. 6 is a cross-sectional view of the main part at a position along the line A-A ′ of FIG. 5. The organic TFT 12a is a so-called top gate transistor in which a source electrode and a drain electrode 30, an organic semiconductor layer 31, an insulating layer 32, and a gate electrode 33 are stacked from the flexible substrate 11 side. A pixel electrode (not shown) is provided corresponding to the organic TFT 12a, and the pixel electrode is electrically connected to the drain electrode 30 through a contact hole. In the present embodiment, the top gate structure is described. However, the structure is not limited, and a bottom gate structure may be used.

有機ＴＦＴ１２ａのゲート電極３３は、直接又は他の配線を介してフレキシブル基板１１のＹ方向に延びる走査線１４aと電気的に接続されており、フレキシブル基板１１の周縁部に形成された接続部３４を介して第２の駆動回路１４の端子部３５と電気的に接続されている。有機ＴＦＴ１２ａは、図６に示すように、その外周部において絶縁層３２が段差部３２ａをなしているので、絶縁層３２上に形成された走査線１４aは、この段差部３２ａに沿うように絶縁層３２の表面を覆って接続部３４に達するように形成されている。接続部３４はフレキシブル基板１１上に形成された金属パッド等であって、各配線上に設けられており、第２の駆動回路１４は、接着剤３６によってフレキシブル基板１１に固定されている。また第２の駆動回路１４のフレキシブル基板１１と対向する側の面に形成された端子部３５が、フレキシブル基板１１上の接続部３４と当接して電気的に接続されている。 The gate electrode 33 of the organic TFT 12a is electrically connected to the scanning line 14a extending in the Y direction of the flexible substrate 11 directly or via other wiring, and the connection portion 34 formed on the peripheral portion of the flexible substrate 11 is connected. And is electrically connected to the terminal portion 35 of the second drive circuit 14. As shown in FIG. 6, in the organic TFT 12a, the insulating layer 32 forms a stepped portion 32a at the outer peripheral portion thereof, so that the scanning line 14a formed on the insulating layer 32 is insulated along the stepped portion 32a. It is formed so as to cover the surface of the layer 32 and reach the connection portion 34. The connection portion 34 is a metal pad or the like formed on the flexible substrate 11 and is provided on each wiring. The second drive circuit 14 is fixed to the flexible substrate 11 with an adhesive 36. A terminal portion 35 formed on the surface of the second drive circuit 14 facing the flexible substrate 11 is in contact with and electrically connected to the connection portion 34 on the flexible substrate 11.

図６では図示を省略しているが、有機ＴＦＴ１２ａのソース電極３０は、フレキシブル基板１１のＹ方向に沿って延びるデータ線１３aと直接又は他の配線を介して接続されており、データ線１３aの端部は第１の駆動回路１３に設けられた端子部に接続されている。
ここで、ソース電極３０及びデータ線１３ａは絶縁層３２の下層に形成されているので、第１の駆動回路１３側の絶縁層３２の端部において、データ線１３ａはフレキシブル基板１１と絶縁層３２との間から図５の−Ｘ方向に延出され、当該延出部が第１の駆動回路１３との接続端子となる。 Although not shown in FIG. 6, the source electrode 30 of the organic TFT 12a is connected to the data line 13a extending along the Y direction of the flexible substrate 11 directly or via another wiring, and the data line 13a The end portion is connected to a terminal portion provided in the first drive circuit 13.
Here, since the source electrode 30 and the data line 13a are formed below the insulating layer 32, the data line 13a is connected to the flexible substrate 11 and the insulating layer 32 at the end of the insulating layer 32 on the first drive circuit 13 side. 5 extends in the −X direction of FIG. 5, and the extended portion serves as a connection terminal with the first drive circuit 13.

図５に戻って説明する。ＣＰＵ１６は、アンテナパターン１８及びアナログＲＦ回路１９を介して取得したベースバンド信号に基づいて、本回路基板１０の全体動作を統括的に制御する半導体チップである。ＲＡＭ１７は、ＣＰＵ１６による制御動作に使用されるワーキングメモリである。アンテナパターン１８は、外部から送信されるＲＦ信号を受信してアナログＲＦ回路１９に出力する。アナログＲＦ回路１９は、上記アンテナパターン１８を介して受信したＲＦ信号に増幅、周波数変換、復調などの信号処理を行い、ベースバンド信号に変換してＣＰＵ１６に出力する。太陽電池２０は、上記の第１の駆動回路１３、第２の駆動回路１４、ＣＰＵ１６、ＲＡＭ１７、アナログＲＦ回路１９に電源電圧を供給する。なお、これらＣＰＵ１６、ＲＡＭ１７、アンテナパターン１８、アナログＲＦ回路１９及び太陽電池２０も接着剤などによってフレキシブル基板１１上に固定されている。 Returning to FIG. The CPU 16 is a semiconductor chip that comprehensively controls the overall operation of the circuit board 10 based on the baseband signal acquired through the antenna pattern 18 and the analog RF circuit 19. The RAM 17 is a working memory used for control operations by the CPU 16. The antenna pattern 18 receives an RF signal transmitted from the outside and outputs it to the analog RF circuit 19. The analog RF circuit 19 performs signal processing such as amplification, frequency conversion, and demodulation on the RF signal received via the antenna pattern 18, converts it to a baseband signal, and outputs it to the CPU 16. The solar cell 20 supplies a power supply voltage to the first drive circuit 13, the second drive circuit 14, the CPU 16, the RAM 17, and the analog RF circuit 19. The CPU 16, RAM 17, antenna pattern 18, analog RF circuit 19 and solar cell 20 are also fixed on the flexible substrate 11 with an adhesive or the like.

本発明の電子回路は、上記の第１の駆動回路１３、第２の駆動回路１４、ＣＰＵ１６及びアナログＲＦ回路１９の内部回路として採用でき、これにより本回路基板１０の全体動作の高速化を図ることができる。 The electronic circuit of the present invention can be employed as an internal circuit of the first drive circuit 13, the second drive circuit 14, the CPU 16, and the analog RF circuit 19, thereby speeding up the overall operation of the circuit board 10. be able to.

〔電気光学装置〕
次に、上述した回路基板１０を備えた電気光学装置について説明する。なお、本実施形態では、電気光学装置として、上述した回路基板１０を用いて構成した電気泳動表示装置について説明する。図７は、本電気泳動表示装置１００の概略構成を示す断面図である。この図７に示すように、電気泳動表示装置１００は、回路基板１０をＴＦＴ基板として用い、これに対向するように対向基板４０を配置し、これら両基板１０、４０の間に電気泳動層（電気光学層）５０を配置することによって構成される。 Electro-optical device
Next, an electro-optical device provided with the above-described circuit board 10 will be described. In the present embodiment, an electrophoretic display device configured using the above-described circuit board 10 will be described as an electro-optical device. FIG. 7 is a cross-sectional view illustrating a schematic configuration of the electrophoretic display device 100. As shown in FIG. 7, the electrophoretic display device 100 uses a circuit substrate 10 as a TFT substrate, and a counter substrate 40 is disposed so as to oppose the circuit substrate 10, and the electrophoretic layer ( The electro-optic layer) 50 is arranged.

ここで、電気泳動層５０は、マイクロカプセル５０ａを複数備えた構成となっている。
このマイクロカプセル５０ａは樹脂皮膜によって形成され、大きさは１画素の大きさと同程度とされ、表示領域全域を覆うように複数配置されている。また、マイクロカプセル５０ａは、実際には隣接するマイクロカプセル５０ａ同士が密着するため、表示領域１２はマイクロカプセル５０ａによって隙間なく覆われている。マイクロカプセル５０ａには、分散媒５１、電気泳動粒子５２等を有する電気泳動分散液５３が封入されている。 Here, the electrophoretic layer 50 is configured to include a plurality of microcapsules 50a.
The microcapsules 50a are formed of a resin film, the size of which is approximately the same as the size of one pixel, and a plurality of microcapsules 50a are arranged so as to cover the entire display area. In addition, since the microcapsules 50a are actually in close contact with each other, the display region 12 is covered with the microcapsules 50a without a gap. An electrophoretic dispersion liquid 53 having a dispersion medium 51, electrophoretic particles 52, and the like is enclosed in the microcapsule 50a.

次に、分散媒５１、電気泳動粒子５２を有する電気泳動分散液５３について説明する。
電気泳動分散液５３は、染料によって染色された分散媒５１中に電気泳動粒子５２を分散させた構成となっている。電気泳動粒子５２は、無機酸化物又は無機水酸化物からなる直径０．０１μｍ〜１０μｍ程度の略球状の微粒子であり、上記分散媒５１と異なる色相（白色及び黒色を含む）を有している。このように酸化物又は水酸化物からなる電気泳動粒子５２には固有の表面等電点が存在し、分散媒５１の水素イオン指数ｐＨによってその表面電荷密度（帯電量）が変化する。 Next, the electrophoretic dispersion 53 having the dispersion medium 51 and the electrophoretic particles 52 will be described.
The electrophoretic dispersion 53 has a configuration in which electrophoretic particles 52 are dispersed in a dispersion medium 51 dyed with a dye. The electrophoretic particles 52 are substantially spherical fine particles having a diameter of about 0.01 μm to 10 μm made of an inorganic oxide or an inorganic hydroxide, and have a hue (including white and black) different from that of the dispersion medium 51. . Thus, the electrophoretic particles 52 made of oxide or hydroxide have a unique surface isoelectric point, and the surface charge density (charge amount) varies depending on the hydrogen ion exponent pH of the dispersion medium 51.

ここで、表面等電点とは、水溶液中における両性電解質の電荷の代数和がゼロとなる状態を水素イオン指数ｐＨによって示したものである。例えば、分散媒５１のｐＨが電気泳動粒子５２の表面等電点に等しい場合には、粒子の実効電荷はゼロとなり、粒子は外部電界に対して無反応な状態となる。また、分散媒５１のｐＨが粒子の表面等電点よりも低い場合には、粒子の表面は下式（１）によりプラスの電荷を帯びる。逆に、分散媒５１のｐＨが粒子の表面等電点よりも高い場合には、粒子の表面は下式（２）によりマイナスの電荷を帯びる。
ｐＨ低：Ｍ−ＯＨ＋Ｈ^＋（過剰）＋ＯＨ⁻→Ｍ−ＯＨ_２ ^＋＋ＯＨ⁻ ・・・（１）
ｐＨ高：Ｍ−ＯＨ＋Ｈ^＋＋ＯＨ⁻（過剰）→Ｍ−ＯＨ^―＋Ｈ^＋・・・（２） Here, the surface isoelectric point indicates a state in which the algebraic sum of the charge of the amphoteric electrolyte in the aqueous solution is zero by the hydrogen ion exponent pH. For example, when the pH of the dispersion medium 51 is equal to the surface isoelectric point of the electrophoretic particle 52, the effective charge of the particle is zero, and the particle is in an unreactive state with respect to the external electric field. When the pH of the dispersion medium 51 is lower than the surface isoelectric point of the particle, the surface of the particle is positively charged according to the following formula (1). On the contrary, when the pH of the dispersion medium 51 is higher than the surface isoelectric point of the particle, the surface of the particle is negatively charged according to the following equation (2).
pH low: M-OH ^{+ H} + ^{_{^{(excess) + OH - → M-OH}}} 2 + + OH - ··· (1)
High pH: M-OH + H ⁺ + OH ⁻ (excess) → M-OH ⁻ + H ⁺ (2)

なお、分散媒５１のｐＨと粒子の表面等電点との差を大きくしていった場合、反応式（１）又は（２）に従って粒子の帯電量は増加していくが、この差が所定値以上となると略飽和し、ｐＨをそれ以上変化させても帯電量は変化しない。この差の値は、粒子の種類、大きさ、形状等によって異なるものの、概ね１以上であればどのような粒子においても帯電量は略飽和すると考えられる。 When the difference between the pH of the dispersion medium 51 and the surface isoelectric point of the particle is increased, the charge amount of the particle increases according to the reaction formula (1) or (2). When it exceeds the value, it is substantially saturated, and the charge amount does not change even if the pH is changed further. Although the value of this difference varies depending on the type, size, shape, etc. of the particles, the charge amount is considered to be substantially saturated for any particle as long as it is approximately 1 or more.

上述の電気泳動粒子５２としては、例えば、二酸化チタン、酸化亜鉛、酸化マグネシウム、ベンガラ、酸化アルミニウム、黒色低次酸化チタン、酸化クロム、ベーマイト、ＦｅＯＯＨ、二酸化珪素、水酸化マグネシウム、水酸化ニッケル、酸化ジルコニウム、酸化銅等が用いられている。 Examples of the electrophoretic particles 52 include titanium dioxide, zinc oxide, magnesium oxide, bengara, aluminum oxide, black low-order titanium oxide, chromium oxide, boehmite, FeOOH, silicon dioxide, magnesium hydroxide, nickel hydroxide, and oxidation. Zirconium, copper oxide, etc. are used.

また、このような電気泳動粒子５２は、単独の微粒子としてだけでなく、各種表面改質を施した状態でも用いることが可能である。このような表面改質の方法としては、例えば、粒子表面をアクリル樹脂、エポキシ樹脂、ポリエステル樹脂、ポリウレタン樹脂等のポリマーでコーティング処理する方法や、シラン系、チタネート系、アルミニウム系、弗素系等のカップリング剤でカップリング処理する方法や、アクリル系モノマー、スチレンモノマー、エポキシ系モノマー、イソシアネート系モノマー等とグラフト重合処理する方法等があり、これらの処理を単独又は二種類以上組み合わせて行うことができる。
分散媒５１には、炭化水素、ハロゲン化炭化水素、エーテル等の非水系有機溶媒が用いられており、スピリトブラック、オイルイエロー、オイルブルー、オイルグリーン、バリファーストブルー、マクロレックスブルー、オイルブラウン、スーダンブラック、ファーストオレンジ等の染料によって染色されて、電気泳動粒子５２と異なる色相を呈している。 Such electrophoretic particles 52 can be used not only as individual fine particles but also in a state where various surface modifications are performed. Examples of such surface modification methods include a method of coating the particle surface with a polymer such as an acrylic resin, an epoxy resin, a polyester resin, and a polyurethane resin, and a silane-based, titanate-based, aluminum-based, fluorine-based, etc. There are a coupling treatment method with a coupling agent, a graft polymerization treatment method with an acrylic monomer, a styrene monomer, an epoxy monomer, an isocyanate monomer, etc., and these treatments may be performed alone or in combination of two or more. it can.
Non-aqueous organic solvents such as hydrocarbons, halogenated hydrocarbons and ethers are used for the dispersion medium 51. Spirit black, oil yellow, oil blue, oil green, Bali first blue, macrolex blue, oil brown, It is dyed with a dye such as Sudan Black or Fast Orange and has a hue different from that of the electrophoretic particles 52.

このように構成された電気泳動表示装置１００においては、上述した回路基板１０を備えた構成となっているので、高速動作が可能であり、また、フレキシブルな表示装置となる。なお、本発明の回路基板１０を利用した電気光学装置は、本実施形態に限定されるものではなく、液晶ディスプレイや有機ＥＬディスプレイ等にも好適に用いることができるのは勿論である。 Since the electrophoretic display device 100 configured as described above includes the circuit board 10 described above, the electrophoretic display device 100 can operate at high speed and can be a flexible display device. Note that the electro-optical device using the circuit board 10 of the present invention is not limited to the present embodiment, and can be suitably used for a liquid crystal display, an organic EL display, and the like.

〔電子機器〕
上述した電気泳動表示装置１００は、表示部を備えた様々な電子機器に適用される。以下、上述の電気泳動表示装置１００を備えた電子機器の例について説明する。
まず、電気泳動表示装置をフレキシブルな電子ペーパに適用した例について説明する。図８はこの電子ペーパの構成を示す斜視図であり、電子ペーパ２００は、本発明の電気泳動表示装置１００を表示部として備える。電子ペーパ２００は、従来の紙と同様の質感及び柔軟性を有するシートからなる本体２０１を備えて構成されている。〔Electronics〕
The above-described electrophoretic display device 100 is applied to various electronic devices including a display unit. Hereinafter, an example of an electronic apparatus including the above-described electrophoretic display device 100 will be described.
First, an example in which the electrophoretic display device is applied to flexible electronic paper will be described. FIG. 8 is a perspective view showing the configuration of the electronic paper. The electronic paper 200 includes the electrophoretic display device 100 of the present invention as a display unit. The electronic paper 200 includes a main body 201 made of a sheet having the same texture and flexibility as conventional paper.

また、図９は、電子ノートの構成を示す斜視図であり、電子ノート３００は、図８で示した電子ペーパ２００が複数枚束ねられ、カバー３０１に挟まれているものである。カバー３０１は、例えば外部の装置から送られる表示データを入力する不図示の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパ２００が束ねられた状態のまま、表示内容を変更したり更新したりできる。 FIG. 9 is a perspective view showing the configuration of an electronic notebook. The electronic notebook 300 is formed by bundling a plurality of electronic papers 200 shown in FIG. The cover 301 includes display data input means (not shown) for inputting display data sent from an external device, for example. Thereby, according to the display data, the display content can be changed or updated while the electronic paper 200 is bundled.

また、上述した例に加えて、他の例として、液晶テレビ、ビューファインダ型やモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等が挙げられる。本発明に係る電気光学装置は、こうした電子機器の表示部としても適用することができる。 In addition to the above-mentioned examples, other examples include a liquid crystal television, a viewfinder type and a monitor direct-view type video tape recorder, a car navigation device, a pager, an electronic notebook, a calculator, a word processor, a workstation, a videophone, and a POS terminal. And a device equipped with a touch panel. The electro-optical device according to the invention can also be applied as a display unit of such an electronic apparatus.

本発明の第１実施形態における電子回路の構成を示すブロック図である。It is a block diagram which shows the structure of the electronic circuit in 1st Embodiment of this invention. 本発明の第１実施形態における電子回路の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the electronic circuit in 1st Embodiment of this invention. 本発明の第２実施形態における電子回路の構成を示すブロック図である。It is a block diagram which shows the structure of the electronic circuit in 2nd Embodiment of this invention. 本発明の第２実施形態における電子回路の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the electronic circuit in 2nd Embodiment of this invention. 本発明の電子回路を備えた回路基板の一実施例を示す平面図である。It is a top view which shows one Example of the circuit board provided with the electronic circuit of this invention. 本発明の電子回路を備えた回路基板の一実施例を示す断面図である。It is sectional drawing which shows one Example of the circuit board provided with the electronic circuit of this invention. 本発明の回路基板を備えた電気光学装置の一実施例を示す断面図である。1 is a cross-sectional view illustrating an example of an electro-optical device including a circuit board according to the present invention. 本発明の電気光学装置を備えた電子機器の第１実施例である。1 is a first embodiment of an electronic apparatus including the electro-optical device according to the invention. 本発明の電気光学装置を備えた電子機器の第２実施例である。6 is a second embodiment of an electronic apparatus including the electro-optical device according to the invention.

符号の説明Explanation of symbols

１…組合せ回路、２、２’…遅延回路、２a…カウンタ回路、２b…インバータ回路、２c…一致検出回路、２d…フリップフロップ回路、２e…ＯＲ回路、２f…大小判定回路、１０…回路基板、１００…電気光学装置（電気泳動表示装置）、２００…電子ペーパ（電子機器）、３００…電子ノート（電子機器） DESCRIPTION OF SYMBOLS 1 ... Combination circuit 2, 2 '... Delay circuit, 2a ... Counter circuit, 2b ... Inverter circuit, 2c ... Match detection circuit, 2d ... Flip-flop circuit, 2e ... OR circuit, 2f ... Size determination circuit, 10 ... Circuit board , 100 ... electro-optical device (electrophoretic display device), 200 ... electronic paper (electronic device), 300 ... electronic notebook (electronic device)

Claims

入力データ信号及び動作開始信号を入力とし、前記入力データ信号に対応する出力データ信号を出力する組合せ回路と、前記動作開始信号がセットされたことに同期して時間計測を開始し、前記組合せ回路の出力が安定したと想定される時間の経過後に、前記組合せ回路の動作終了を示す動作終了信号をセットして前記組合せ回路の通信相手となる非同期の回路ブロックに出力する第２の回路とを含む電子回路であって、
前記第２の回路は、前記動作開始信号がリセットされることに同期して前記動作終了信号をリセットすることを特徴とする電子回路。 A combinational circuit that receives an input data signal and an operation start signal and outputs an output data signal corresponding to the input data signal, and starts time measurement in synchronization with the operation start signal being set, and the combinational circuit A second circuit that sets an operation end signal indicating the end of the operation of the combinational circuit and outputs it to an asynchronous circuit block that is a communication partner of the combinational circuit after a time when the output of the combinational circuit is assumed to have stabilized An electronic circuit comprising:
The electronic circuit, wherein the second circuit resets the operation end signal in synchronization with the operation start signal being reset.

前記第２の回路は、
前記動作開始信号のセットに同期して時間計測を開始し、前記組合せ回路の出力が安定する時間の経過を検出すると検出信号をセットして出力する一方、リセット信号の入力に同期して時間計測結果を初期化する時間計測回路と、
前記検出信号のセットに同期して前記動作終了信号をセットして出力する一方、リセット信号の入力に同期して前記動作終了信号をリセットする動作終了信号発生回路と、
前記動作開始信号の論理反転信号を前記リセット信号として出力する論理反転回路と
を備えることを特徴とする請求項１記載の電子回路。 The second circuit includes:
Time measurement starts in synchronization with the set operation start signal, and when the passage of time when the output of the combinational circuit becomes stable is detected, the detection signal is set and output, while time measurement is synchronized with the reset signal input. A time measurement circuit that initializes the results;
An operation end signal generating circuit for setting and outputting the operation end signal in synchronization with the set of detection signals, and resetting the operation end signal in synchronization with an input of a reset signal;
The electronic circuit according to claim 1, further comprising: a logic inversion circuit that outputs a logic inversion signal of the operation start signal as the reset signal.

前記時間計測回路は、
前記動作開始信号及び所定周波数のクロック信号を入力とし、前記動作開始信号のセットに同期して動作を開始し、前記クロック信号に同期してカウントを行い、当該カウント値を示すカウント信号を出力する一方、前記リセット信号の入力に同期して前記カウント値を初期化するカウンタ回路と、
前記カウント信号を入力とし、前記カウント信号が示すカウント値とカウント設定値とを比較して一致した場合に、当該一致を示す一致検出信号を前記検出信号として出力する一致検出回路とから構成され、
前記カウント設定値は、前記組合せ回路において前記動作開始信号がセットされて動作が開始されてから、前記出力データ信号が安定して出力されるまでの時間を考慮して設定されていることを特徴とする請求項２記載の電子回路。 The time measuring circuit is
The operation start signal and a clock signal having a predetermined frequency are input, the operation is started in synchronization with the set of the operation start signal, the count is performed in synchronization with the clock signal, and a count signal indicating the count value is output. On the other hand, a counter circuit that initializes the count value in synchronization with the input of the reset signal;
When the count signal is input and the count value indicated by the count signal is compared with the count setting value to match, the match signal is configured to output a match detection signal indicating the match as the detection signal,
The count setting value is set in consideration of a time from when the operation start signal is set and the operation is started in the combinational circuit until the output data signal is stably output. The electronic circuit according to claim 2.

前記第２の回路は、
前記動作開始信号のセットに同期して時間計測を開始し、前記組合せ回路の出力が安定する時間の経過を検出すると検出信号をセットして出力する一方、前記検出信号のセット後に時間計測結果を初期化して時間計測動作を停止する時間計測回路と、
前記検出信号のセットに同期して前記動作終了信号をセットして出力する一方、リセット信号の入力に同期して前記動作終了信号をリセットする動作終了信号発生回路と、
前記動作開始信号の論理反転信号を前記リセット信号として出力する論理反転回路と
を備えることを特徴とする請求項１記載の電子回路。 The second circuit includes:
The time measurement starts in synchronization with the set of the operation start signal, and when the passage of time when the output of the combinational circuit becomes stable is detected, the detection signal is set and output, while the time measurement result is set after the detection signal is set. A time measurement circuit that initializes and stops the time measurement operation;
An operation end signal generating circuit for setting and outputting the operation end signal in synchronization with the set of detection signals, and resetting the operation end signal in synchronization with an input of a reset signal;
The electronic circuit according to claim 1, further comprising: a logic inversion circuit that outputs a logic inversion signal of the operation start signal as the reset signal.

前記時間計測回路は、
前記動作開始信号及び所定周波数のクロック信号を入力とし、前記動作開始信号のセットに同期して動作を開始し、前記クロック信号に同期してカウントを行い、当該カウント値を示すカウント信号を出力する一方、カウンタリセット信号の入力に同期して前記カウント値を初期化してカウント動作を停止するカウンタ回路と、
前記カウント信号を入力とし、前記カウント信号が示すカウント値とカウント設定値とを比較して一致した場合に、当該一致を示す一致検出信号を前記検出信号として出力する一致検出回路と、
前記カウント信号を入力とし、前記カウント信号が示すカウント値と所定の閾値とを比較し、前記カウント値が前記閾値より大きいと判定した場合に、大小判定信号をセットして出力する一方、前記リセット信号のセットに同期して前記大小判定信号をリセットする大小判定回路と、
前記リセット信号及び大小判定信号を入力とし、前記リセット信号と大小判定信号との論理和信号を前記カウンタリセット信号として出力する論理和回路とから構成され、
前記カウント設定値は、前記組合せ回路において前記動作開始信号がセットされて動作が開始されてから、前記出力データ信号が安定して出力されるまでの時間を考慮して設定され、前記閾値は、前記カウント設定値と同一の値が設定されていることを特徴とする請求項４記載の電子回路。 The time measuring circuit is
The operation start signal and a clock signal having a predetermined frequency are input, the operation is started in synchronization with the set of the operation start signal, the count is performed in synchronization with the clock signal, and a count signal indicating the count value is output. On the other hand, a counter circuit that initializes the count value in synchronization with the input of the counter reset signal and stops the count operation;
A match detection circuit that outputs the match detection signal indicating the match as the detection signal when the count signal is input and the count value indicated by the count signal is compared with the count setting value to match.
When the count signal is input, the count value indicated by the count signal is compared with a predetermined threshold value, and when the count value is determined to be larger than the threshold value, the magnitude determination signal is set and output, while the reset is performed A magnitude determination circuit that resets the magnitude determination signal in synchronization with a set of signals;
The reset signal and the magnitude determination signal are input, and a logical sum circuit that outputs a logical sum signal of the reset signal and the magnitude determination signal as the counter reset signal,
The count setting value is set in consideration of the time from when the operation start signal is set in the combinational circuit and the operation is started until the output data signal is stably output. 5. The electronic circuit according to claim 4, wherein the same value as the count setting value is set.

請求項１〜５のいずれか一項に記載の電子回路を備えることを特徴とする回路基板。 A circuit board comprising the electronic circuit according to claim 1.

請求項６に記載の回路基板を備えることを特徴とする電気光学装置。 An electro-optical device comprising the circuit board according to claim 6.

請求項７に記載の電気光学装置を備えることを特徴とする電子機器。 An electronic apparatus comprising the electro-optical device according to claim 7.