JP4996938B2 - 半導体発光素子 - Google Patents
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Description
シリコンを高効率で発光させる事ができれば、シリコン・チップ上に電子デバイスと発光素子をともに集積化させる事ができるため、その産業的価値は甚大である。そこで、シリコンを発光させるという研究は膨大に行われている。
これに対して、化合物半導体の多くは、伝導帯も価電子帯もΓ点に最小エネルギー点があるため直接遷移型の半導体と呼ばれる。
上述のように、半導体素子で発光させるためには、電子と正孔が衝突して対消滅し、両者のエネルギーの差を光として抽出しなければならない。その際、エネルギーと運動量の保存則が共に満足されていなければならない。電子は伝導帯の中にエネルギー準位をもっており、正孔は価電子帯の中で電子がいない部分のエネルギー準位をもっている。両者の差が光の持っているエネルギーになり、エネルギーによって波長が異なるため、伝導帯と価電子帯のエネルギー差、すなわちバンドギャップの大きさが光の波長、すなわち色を決める事になる。こうして考えると、エネルギーの保存則が成立する事に格段の困難さは見いだせられない。
非特許文献1には、発光効率の高い化合物半導体を用いたレーザーを化合物半導体で作られたバイポーラ・トランジスタで駆動するトランジスタ・レーザー素子が報告されている。
たとえば、非特許文献2では、フッ酸溶液中で陽極酸化したシリコンがポーラス状態になることによって、室温でなおかつ可視光波長帯で発光することが報告されている。そのメカニズムに関しては、完全には解明されていないものの、多孔質の形成によって、狭い領域に閉じ込められたシリコンが存在するために生ずる量子サイズ効果が重要ではないかと考えられている。サイズの小さいシリコン中では、電子の位置がその領域内に閉じ込められるため、量子力学の不確定性原理により、逆に運動量が定まらなくなるため、電子と正孔の再結合が生じやすくなっているのではないかと考えられている。
上述のように、ポーラスシリコンやナノ粒子やErドープなど、様々な技術によってシリコンを発光させるという努力は行われているが、発光効率は実用レベルまで高くなかった。
我々は、電子を注入する第1の電極部と、正孔を注入する第2の電極部と、第1の電極部及び第2の電極部と電気的に接続された発光部を備え、発光部を単結晶のシリコンとし、発光部が第1の面(上面)と第1の面に対向する第2の面(下面)を有し、第1及び第2の面の面方位を(100)面とし、第1及び第2の面に直交する方向の発光部の厚さを薄くすることで、シリコンなどの基板上に通常のシリコン・プロセスを用いて容易に形成可能で、かつ、高効率に発光する発光素子を得られることを見出した。まず、発光の原理およびその実証結果を示し、次に、実用化における本発明にとっての課題を明らかにする。
シリコンやそれに順ずるゲルマニウムなどのIV族半導体を効率良く光らせるための原理について、図面に基づいて説明する。
シリコンなどの結晶中での電子の状態を表す波動関数Ψ(r)は大変良い近似で(式1)のように表すことができる。
なお、(式4)を代入すると(式3)は、(式5)と表される。
本発明は、このz方向の厚さであるtが非常に小さい極薄膜の場合、量子閉じ込め効果によって、バルクでは間接遷移型の半導体が、実効的に直接遷移型に変わるという事を基本原理として使う。以下、この点について詳しく説明する。
このようなデバイス物理の基礎に立ち戻るならば、図1BでΓ点に存在する電子は、正孔と効率よく再結合し、発光素子として使えるはずであるという発想に至った。つまり、電子を閉じ込めることによって、電子は自由に動けなくなるわけであるから、同じくΓ点に存在するため運動量の小さい正孔と衝突した際、やはり運動量の小さい光を運動量とエネルギーの保存則を破ることなく、放出する事ができるわけである。上述のように、運動量とは、粒子が別の粒子に衝突した際に、どの位の衝撃で粒子を散乱するかという尺度である。我々は、電子を狭い領域に閉じ込める事によって、電子を動けなくするようにすれば、電子の運動量が失われるという事に気付いた。電子の運動量が小さくなれば、従来の方法では、難しかった散乱の際の運動量の保存則を満たす事ができるようになるため、シリコンなどのIV族半導体であっても効率よく光るようになる。
図5A〜図5Hには、製造工程順に断面構造を示す。また、図6A〜図6Hには、SOI基板の上部から見た製造工程順の模式図を示す。ここで、図5A〜図5Hは、それぞれ図6A〜図6Hの横方向の断面図であり、例えば図5Hは、図6H(1)における断面13で切り出した時の構造を表している。また、図6H(1)において、断面14で切り出した時の断面構造の模式図を図7に示す。デバイスの完成図は、図5H及び図6H(1)(2)及び図7である。
まず、図5Aに示すように、支持基板として、下からシリコン基板1,、 埋め込み酸化膜2 (Burried Oxide:以下BOXと略す。)及びSilicon On Insulator(SOI)層3が積層されたSOI基板を用意する。図6Aに示すように、基板の上部からみるとSOI層3しか見えないが、SOI基板の厚さが薄い場合には、実際に試作すると下の基板が透過してみえることもある。ここで、Silicon On Insulator(SOI)層3を構成している単結晶シリコンとしては、表面に(100)面を有している基板を用いた。試作したSOI層3のプロセス前の初期膜厚は55nmであった。また、BOX2の膜厚は約150nmであった。
図には示していないが、引き続き、等方性ドライエッチングを施すことによって、メサ形状に加工したSilicon On Insulator(SOI)層3の角を丸める処理を施す。このような角を丸める処理を施すことによって、この後の工程で酸化処理を施した場合に、エッジ部分のみ応力が集中して酸化が進まなくなる事を防止している。すなわち、もし、角を丸める処理を施さないと、角周辺部分のSilicon On Insulator(SOI)層3が周囲と比べて厚くなるため、電流を流した場合に、この領域に集中して電流が流れてしまい発光効率が落ちるという問題が生じる。
引き続き、フォトリソグラフィーを用いたレジストパターニングによって、所望の領域のみにレジストを残した後に、BF2イオンを加速エネルギー:15keV,、ドーズ量:1×1015/cm2でイオン注入することによって、SOI層3中に、P型不純物注入領域5を形成した。
引き続き、レジストを除去した後に、再び、フォトリソグラフィーを用いたレジストパターニングによって、所望の領域のみにレジストを残した後に、Pイオンを加速エネルギー10keV,、ドーズ量1×1015/cm2でイオン注入することによって、SOI層3中にN型不純物注入領域6を形成した。この状態を図5Dに示す。上部から見た図は図6D(a)となるが、これではイオン注入した様子がわからないため、二酸化シリコン膜4の下部の様子を示したものが図6D(b)に示されている。実際に、製造工程中に、光学顕微鏡を使って検査をしたところ、二酸化シリコン膜4はガラスであるため、透けて見え、図6D(2)のように異なる不純物を注入した領域が若干別の色に見える事が確認された。
このイオン注入工程においては、イオンが注入された部分のSOI層3がアモルファス化するため、結晶性が悪くなる。そこで、図には示していないが、SOI層3の表面のみがアモルファス化し、SOI層3がBOX2と隣接している領域には結晶シリコンが残るようにしている事が重要である。イオン注入の加速電圧を高く設定しすぎると、イオン注入した領域のSOI層3のすべてを非晶質化してしまうため、その後のアニール処理を施しても、単結晶性が回復せずに、多結晶となってしまうという問題が生じる。そこでイオン注入後の活性化熱処理などによって、結晶性を回復させる事ができる。上述のように、効率よく発光させるためには、単結晶性が良い事は、極めて重要である。
また、図5Dや図6D(b)では、P型不純物注入領域5に隣接してN型不純物注入領域6が設けられているが、隣接していなくても差し支えない。マスクを用いたフォトリソグラフィーを製造工程に用いる場合、合わせずれが生じる事があるが、その場合には、P型不純物注入領域5とN型不純物注入領域6が離れたり重なったりする。
ここでは、マスクのパターンを適切に設定することによって、故意に、P型不純物注入領域5とN型不純物注入領域6の間にイオン注入を施していないSOI層3を残したものも同時に作製した。このようにイオン注入されていない領域(i領域)を含むダイオードは、pinダイオードと呼ばれる。極薄のシリコン層からなるpnダイオードとpinダイオードを同時に形成して実験をおこなっている。
引き続き、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、異方性ドライエッチングを用いてシリコン窒化膜7を加工することによって、図5F及び図6Fの状態とした。
引き続き、洗浄工程を施した後に、酸化処理を行うことによってSOI層3の所望の領域を極限まで薄くする処理をおこなった。ここで酸化のための条件は極めて重要である。我々は、通常のシリコンプロセスで良く使われる1000℃以下の温度での酸化処理では、P型不純物注入領域5に形成される二酸化シリコンの膜厚とN型不純物注入領域6に形成される二酸化シリコンの膜厚との間に最大2倍程度の差が出る事を確認した。上述のように、効率よく発光させるためには、SOI層3の膜厚を平均自由工程lよりも薄くする必要がある。シリコンでは室温における平均自由工程lの大きさはおよそ10nmであるので、SOI層の膜厚は10nm以下、より望ましくは5nm以下に設定する必要がある。このような極薄膜を均一に形成するためには、不純物イオンの導電型によって酸化レートが異なる事は許されない。なぜならば、酸化レートに差があると、片方の領域を5nm以下にした場合、もう一方の導電型の領域は厚くなりすぎるか、すべてが酸化されてしまい消失しているかの何れかになってしまうからである。我々は、酸化温度1100℃のドライ酸化処理を施せば、100nmの酸化膜を形成する条件であったとしても、P型不純物注入領域5に形成される二酸化シリコンの膜厚とN型不純物注入領域6をに形成される二酸化シリコンの膜厚の差を1nm程度に抑制できる事を見出した。
この後、所望の配線工程を行うことによって、シリコン基板1上に形成された高効率シリコン発光ダイオードが完成した。
この構造を用いれば、シリコンなどの基板上に、歩留り良く、IV族半導体を基本構成要素とした高効率に発光する素子を得られることがわかった。
また、本発明の別の目的は、導波路をキャビティとし、レーザー発振するIV族半導体を基準とした素子及びその製造方法を提供する事にある。
本発明による発光素子は、電子を注入する第1の電極部と、正孔を注入する第2の電極部と、第1の電極部及び第2の電極部と電気的に接続された発光部を備え、発光部を単結晶のシリコンとし、発光部が第1の面(上面)と第1の面に対向する第2の面(下面)を有し、第1及び第2の面の面方位を(100)面とし、第1及び第2の面に直交する方向の発光部の厚さを薄くし、該薄膜部の周囲に屈折率の高い材料を堆積することで導波路を形成する。
なお、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、本実施例で紹介する方法以外にも、材料や製造工程の組合せを変える等、多くの変更が可能である事は言うまでもない。
酸化膜1910にコンタクト孔(図11、1650)を開口し、金属配線1600を形成する。(図11では省略)
これにより、PおよびN領域に配線することで、PN接合部を順方向バイアスを印加することができる。これにより、並列配置したフィン内の接合部で発光を得ることができる。複数のフィン配置する場合、半波長間隔でフィンを配置することで、有効に発光を強めることができる。また、この構造を後述する反射膜層で覆うことでレーザー発振させることができる。
受光素子のPNダイオードは水平方向の配置で形成することができる(図27)。これにより、縦方向に配置した場合には、PN接合による電界領域幅がSOI層の膜厚による制限を受けるのに対してPN接合による電界領域を大きくとることができる。
ここで用いている導波路および反射膜層は、通常のシリコンプロセスで用いている絶縁物だけで構成されているため、これまでのULSIと集積した場合、ULSIの電気特性を損ねることなく、導波路特性を向上させる構造を設計することができる。図39から図42に導波路を高反射膜層で覆う構造の形成工程を示している。集積発光素子1400および受光素子1410を形成し、絶縁膜1930およびシリコン酸化膜と窒化膜を組み合わせた積層高反射膜層1971を形成する(図39)。垂直方向導波路1510を形成する(図40)。前述(図31から図36参照)した導波路形成工程を用いて、導波路のコアとなる1500およびクラッド1970を形成する(図41)。図47は夫々の素子に金属配線1600を形成した様子を示したものである。これにより導波路1500は高反射膜1970、1971により全周を覆うことができるため、有効に光を閉じ込めることができる。
これにより、縦方向にPN接合を持つ構造を得ることができ高密度で発光させることができる
上述した構造では、縦方向にPN接合を形成したが、同様のスペーサプロセスを用いて、SOI基板よりエッチングによりフィンを形成することができる。
ここまで、フィンをもちいることで集積発光素子を形成する例を示したが、シリコン薄膜を基板面と平行方向に積層することで集積発光素子を形成することができる。
ここまで、同一チップ上に集積発光素子と受光素子を集積し、その間を導波路により接合することをしめしてきた。本発明は異なるチップ上に形成し、同様の導波路によりつなぐこともできる。
また、図67に示すように、SOIの支持基板を除去し、積層状に上に重ねて貼り付けて行くことで多層構成を得ることができる。この際、張り合わせ界面にAR膜を挟むことができる。
ウエハを積層した構造を導波路でつなぐ場合、導波路1500外周をHR膜1970で覆い、その張り合わせ部にAR膜1990を置く構造にすることで高い光の伝播効率を実現することができる。
次に、この酸化膜上のシリコン薄膜3310を、所望の形状に、島状に加工する(図72)。シリコン薄膜3310の大きさは、この中に形成する領域の大きさと発光領域の大きさに依存して変化する。次に、シリコン薄膜内に、導電型の異なる2つの半導体領域を形成するために、まず、図73に示したように、イオン注入のマスクとなるフォトレジストパターン3311を、リソグラフィ法を用いて形成し、不純物をイオン注入した領域のみを開口する。この開口部を通して、本実施例では砒素、もしくは、リンを注入する。注入した不純物の量は、1014−1015/cm2である。
その後に、図75に示したように、フォトレジストパターンを洗浄で除去し、さらに、熱処理を加えることによって、不純物を活性化させる。これらの一連の工程によって、電子が充満したn型の半導体領域3303と、正孔が充満したp型の半導体領域3304を形成する。熱処理温度は900℃とした。なお、イオン注入に際して、フォトレジストマスクの開口部、もしくは、遮蔽部を調整したものを使い、n型とp型の半導体領域が重なるものや、n型とp型との間に、不純物の含まない、いわゆる、i型と呼ばれる領域を形成することも可能である。
次に、図77に示したように、この基板全体を高温の酸化雰囲気に入れると、シリコン窒化膜3313で覆われていないn型とp型の半導体領域表面にのみ、シリコン酸化膜3305が選択的に成長する。これは、シリコンの選択酸化法と呼ばれるもので、既に使われている方法である。酸化雰囲気は1000℃程度の水分を含んだ雰囲気である。水分を含んだ雰囲気を用いると、酸素雰囲気に比べて、短時間で比較的厚い酸化膜を成長させることができる。成長させた酸化膜は80nm程度であり、これによって、酸化が進行したシリコン薄膜では、10nm程度のシリコン領域(n型とp型の界面を含んだ)が形成される。
次に、この表面全体にチタン、コバルト、ニッケルなどの金属を数10nm堆積して、これにまず450℃程度の熱処理を加え(窒素雰囲気)、酸化膜3305上に堆積した、未反応の金属を、過酸化水素を含む溶液で除去する。シリコン薄膜上に堆積した金属は、熱処理によって化学反応を起こしシリサイド化しているために、溶液で除去されることはない。その結果、図79に示したように、酸化膜3305にはシリサイドがない構造が実現される。ただし、このままではシリサイドの抵抗が高いために、さらに700℃程度の熱処理を加え、低抵抗化させる。この手法も、シリコン半導体プロセスでは一般的に使われている手法である。
記述を簡単にするために、発光領域などを取り除いた素子断面で説明する。図88のように、層間絶縁膜3320の表面に、シリコン窒化膜3321を堆積する。次に、図89のように、窒化膜を矩形に加工する。この加工に際しては、公知のリソグラフィ法やドライエッチ法を用いる。シリコン窒化膜と層間絶縁膜であるシリコン酸化膜とには、ドライエッチングに際してエッチング速度に差があるため、窒化膜の加工を酸化膜で止めることができる。
次の方法は、導波路にガラスのような、比較的融点の低いガラスを用いる方法である。
まず、図97に示したように、各素子間を電気的に絶縁分離する素子分離酸化膜3326を形成する。この工程には、公知のシリコン溝加工、シリコン酸化、シリコン酸化膜の埋め込み、研磨などのシリコン微細加工技術を用いる。図97では、発光領域が形成される領域(左の単結晶シリコン領域)と、第1導電型のMOSFETが形成される領域(中央の単結晶シリコン領域)、および、第2導電型のMOSFETが形成される領域(右の単結晶シリコン領域)を形成した場合を示した。
次に、図99に示したように、第1導電型MOSFETの基板となる領域3324をイオン注入で作り、さらに、第2導電型MOSFETの基板となる領域3325をイオン注入で作る。具体的には、第1導電型MOSFETの基板となる領域3324にはリンを1013/cm2程度で、また、第2導電型MOSFETの基板となる領域3325には、ボロンを1013/cm2程度で注入した。
次に、図106に示したように、発光領域となる第1、第2導電型の界面近傍のシリコン膜を薄くするために、シリコンの酸化を行う。この際、酸化した領域だけが開口したシリコン窒化膜3313を堆積する(図100)。これを、1000℃程度の、水蒸気を含む酸化炉に挿入して、40nm程度だけシリコン薄膜を酸化すると、約80nmの酸化膜が成長し、かつ、10nm程度の単結晶シリコン領域が残る(図101)。
次に、MOSFETのゲート電極を形成するために、まず、基板全面に多結晶シリコンを堆積する。膜厚は250nm程度である。これを、図103に示したように、MOSFETのゲート電極形状に加工する3328。加工寸法は90nm程度である。この際、ゲート電極の加工は、2nm程度の薄いゲート酸化膜上で止まるようにしなければならない。
次に、図108に示したように、発光領域の上部に、光の導波路3321を、既に述べたような方法で作製する、そして、その導波路を、より屈折率の小さな絶縁膜で覆い、平坦化した後に、図109に示したように、配線とMOSFETの拡散層やゲート電極、さらには、発光素子のシリコン領域とを接続するための、金属プラグを形成する。金属プラグの形成は、まず、層間膜にコンタクト穴を開口し、これを金属で埋め戻し、さらに、層間絶縁膜の表面に付いた金属膜を研磨で削り落とすという方法で形成できる。
次に。図110に示したように、配線をアルミニュームなどを用いて行い、図111のように、発光部の支持基板に開口部を設けて、光の反射板となる金属を形成して、本光電子集積回路の製造が完了する。
2…埋め込み酸化膜(BOX)、
3…Silicon On Insulator(SOI)層、
4…酸化シリコン膜、
5…P型不純物注入領域、
6…N型不純物注入領域、
7…シリコン窒化膜、
8…二酸化シリコン膜、
9…p型SOI領域、
10…n型SOI領域、
11…p型極薄シリコン領域、
12…n型極薄シリコン領域、
13…断面、
14…断面、
15…探針、
16…探針、
17…発光、
18…ノンドープ・シリコン・パッド、
19…ノンドープ・シリコン・パッド、
20…ノンドープ・シリコン・パッド、
21…ノンドープ・シリコン・パッド、
22…極薄ノンドープ・シリコン、
23…探針、
24…探針、
1150,1152,1160,1550,1560,1650,1651,1750,1850,1855,1860、…マスクパターン、
1155…活性領域、
1100,1103,1120…単結晶シリコン、
1121…シリコンゲルマニウム結晶、
1200,1300,1210,1310…不純物拡散層、
1400…集積発光素子、
1410…受光素子、
1500,1510…導波路、
1201,1202,1203,1204,1205,1206,1240…シリコン、
1600、1601、1602…金属層、
1555、1800…ホトレジスト、
1900,1905,1910,1920,1930,1931,1932,1960,1962…シリコン酸化膜、
1961,1963,1981,1982,1983,1985,1986…シリコン窒化膜、
1970,1971…HR膜、
1990…AR膜、
3301,3310…単結晶シリコン、
3302,3305,3326,3327…シリコン酸化膜、
3303,3304,3329,3330…半導体領域、
3306…シリサイド、
3307,3331,3332…金属層、
3311,3312…フォトレジストパターン、
3313、3317…シリコン窒化膜、
3318…発光素子、
3319…受光素子、
3320,3334…層間絶縁膜、
3321…導波路、
3322…側壁膜、
3323…ガラス、
3324,3325…シリコン薄膜、
3328…ゲート電極、
3333…側壁絶縁膜。
Claims (9)
- 半導体基板上に設けられた絶縁層と、
前記絶縁層上にそれぞれ設けられた電子を注入するための第1の電極と、正孔を注入するための第2の電極と、前記第1の電極及び前記第2の電極と電気的に接続された発光部とを有し、
前記第1の電極、前記第2の電極、及び前記発光部は、それぞれ第1の単結晶材料から構成され、
前記発光部は、前記半導体基板の基板面に対して垂直方向に形成され、10nm以下の膜厚を有する薄膜であるフィンからなり、前記第1の単結晶材料の酸化膜で覆われており、
前記発光部の前記フィンの材料はIV族半導体であることを特徴とする半導体発光素子。 - 前記発光部は、複数の前記フィンを有していることを特徴とする請求項1に記載の半導体発光素子。
- 複数の前記フィンは、導波路で覆われていることを特徴とする請求項2に記載の半導体発光素子。
- 複数の前記フィンは、前記発光部の発光波長の半波長間隔で並んでいることを特徴とする請求項2に記載の半導体発光素子。
- 前記薄膜の材料は、間接遷移型半導体であることを特徴とする請求項1または2に記載の半導体発光素子。
- 前記IV族半導体がシリコンであり、かつ、前記シリコンの表面の面方位が(100)面、もしくはこれと等価な面方位であることを特徴とする請求項1に記載の半導体発光素子。
- 前記導波路がシリコン窒化膜によって形成されていることを特徴とする請求項3に記載の半導体発光素子。
- 前記導波路が、前記導波路を構成する材料の屈折率に比べて低い屈折率を有する材料により覆われていることを特徴とする請求項7に記載の半導体発光素子。
- 前記半導体基板上に設けられた受光素子と、
前記発光部と前記受光素子とを接続する前記導波路とを有し、
前記導波路は、シリコン窒化膜で構成されていることを特徴とする請求項3に記載の半導体発光素子。
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