JP4994530B2 - 特にヘテロエピタキシャル堆積用のコンプライアント基板 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、コンプライアント(compliant)基板、すなわち、付着された構造(最小可能応力を受けるようにヘテロエピタキシーによって基板表面上に堆積された層でもよい)によって誘起された応力を受容することができる基板に関するものである。
【0002】
【従来の技術及び発明が解決しようとする課題】
エレクトロニクス及びオプトエレクトロニクス利用においては、多くの半導体材料、特にIII-V族のような化合物半導体を要求されている。しかしながら、現在、例えば、シリコン、ガリウム砒素、シリコン炭化物およびインジウムリン化物のようなある種の半導体についての固体基板の製造の方法しか知られていない。他の半導体に対しては、選択された方法は、結晶格子網(crystalline network)が成長する半導体層の格子網に適合する基板上でのヘテロエピタキシャル成長である。
【0003】
しかしながら、層と基板との間に形成した界面における格子パラメータに適合しなければならないという制限は、所望の層に適合する格子網を有する基板を見つけることはまれであるので、成長する層の数及びその多様性を厳しく制限する。例えば、GaN、AlN及びInNのヘテロエピタキシャル成長に完全に適合する固体基板はない。
【0004】
適合の悪い基板の使用は非常に質の悪い層の成長につながる。特に、層厚が臨界値(格子網の適合悪さが大きくなるほど、減少する)を越えるや否や、構造欠陥(特に転位)の生成を通して、ヘテロエピタキシャル層における応力が開放される。
【0005】
これらの問題を克服するために、厚い基板におけるエピタキシーの専門家は、バッファ層の積み重ねの形成を含む成長法を使用してきた。このバッファ層の積み重ねの目的は、主にエピタキシー面における、2つの材料の間の熱膨張係数の差によって、基板とエピタキシャル成長した層との間の格子パラメータの差によって誘起された応力の吸収を可能にすることである。この層の場合、エピタキシャル層の成長する際の温度も考慮するべきパラメータである。バッファ層のこの積み重ねは、所望の層であるエピタキシャル成長層を終端するために使用する表面層(superficial layer)で終端する。しかしながら、この全ノウハウを使用するときさえ、得られる材料は常に結晶欠陥を含んでおり、エレクトロニクス及びオプトエレクトロニクス素子を製造するにはしばしば品質が不十分である。
【0006】
この問題を改善するため、コンプライアント基板についての様々な研究が行われてきた。一例として例えば、Y.H.LOによってAppl.Phys.Lett. 59(18)(1991年10月28日)において発表された論文“New Approach to Grow Pseudomorphic Structures over the Critical Thickness”が挙げられる。この分野では、コンプライアント基板とは本質的にその結晶格子(格子パラメータ)が層に適合されることが必要とされない結晶基板であり、ヘテロエピタキシャル層が成長したとき、層の成長に関係した応力の緩和が、ヘテロエピタキシャル層で生ずるのではなく、コンプライアント基板自体あるいは界面において生ずる性質を有するように成長することが望まれているものである。この場合、非常に品質の高いヘテロエピタキシャル層を得ることができ、原理的にはコンプライアント基板は結晶格子網上でいかなる種類の層の成長も可能にする。
【0007】
コンプライアント基板の製造は3つグループに分類される。
【0008】
第1のグループは、自己支持型の非常に微細な(数nm)基板であり、広い表面積を得ることを要求されている場合は、製造が困難であり、事実上不可能なものである。この点については、参考として、F.E.EJECKAM et al.によってAppl.Phys.Lett. 70(13)(1997年3月31日)において発表された論文“Lattice Engineered Compliant Substrate for defect-free Hetero-epitaxial Growth”が挙げられる。
【0009】
第2のグループは、基板上のSOI(Silicon-On-Insulator)構造に関係する。この場合、得られた表面膜は非常に薄く、下の絶縁層は薄膜の成長の間、温度の効果で変形する傾向がある。
【0010】
第3のグループは、いわゆる“捻り結合(twist bonding)”型の構造に関係する。この場合、引き続きコンプライアンスと呼ばれる応力緩和が生ずる薄膜は、結晶網が方向付けられていない同じ種類の2つの結晶基板についてその一方の基板を非常に薄い層になるまで薄くすることによって分子付着(molecular adhesion)を通してその2つの結晶基板を結合することによって形成する。この点については、参考として、F.E.EJECKAM et al.によってAppl.Phys.Lett. 71(6)(1997年8月11日)において発表された論文“Dislocation-free InSb Grown on GaAs Compliant Universal Substrates”が挙げられる。この方向付けのない結合は、界面近傍において、薄くした層において見つけられる転位の形成を引き起こし、それによってヘテロエピタキシャル層がその界面の上に成長したときに、その層が応力を適合させる。
【0011】
これらの従来技術におけるコンプライアント基板は使用に制限がある。自己支持型膜に対しては、制限は、数mm2の面上、及びさらに数10cm2の面上に数nmの膜を形成することの困難性あるいは実質的な不可能性に帰する。このような膜厚では、扱いが十分に確立した材料はない。SOI構造に対して、制限は基板の完全でないコンプライアンスに帰する。これは、応力を吸収するために変形する(あるいはずれる)絶縁体の能力に関係している。この結果を達成するため、高温で熱処理、及び/又は(例えば、二酸化シリコンタイプの絶縁体にホウ素やリンをドープして)適合した組成にしなければならない。これらの熱処理はエピタキシャルされる層に必ずしも整合しない。第3のグループの基板では、大きな面上で欠陥のない結合を得ること、及び、層を非常に薄くすることは困難である。さらに、この技術は、コンプライアントな性質をこのタイプの構造に伝える転位の数及び種類を適当に制御することが望まれているならば、2つの基板間の結晶方位の適合性の乏しさを越える非常に優れた制御を必要とする。
【0012】
2つの材料の間での密な結合が分子付着によって得られることも周知である。いくつかの場合には、結合時に表面上に存在する終端に関連して生ずる。例えば、用語親水性結合あるいは疎水性結合が使用される。
【0013】
表面の親水性は一般に、OH水酸基で表面を飽和する(シリコンに対しては、例えば、表面密度4.6/nm2)ことを目的とする化学洗浄によって得られる。それで、水分子はこれらのサイトに自然に吸着することができる。準備された2つの面の接触は、室温でさえ大きな結合エネルギー(シリコン酸化物/シリコン酸化物結合の場合には0.1J/m2)での付着となる。引き続く熱処理は、界面に存在する結合の発達によって強化する。従って、SiO2-SiO2結合に対しては、低温(通常300℃以下)での熱処理は、初期のSi-O-Si結合の開始を介して、2つの表面を相対する水酸基間の水素結合をもたらす。従って、結合エネルギーは900℃で2J/m2の結合エネルギーに達するまで温度と共に規則的に増加する。
【0014】
それに対して、疎水性結合(すなわち、水分子あるいは水酸基を含まない結合)では、裸の酸化物を除去するために一般に表面をはがす。はがすために用いる洗浄は例えばシリコンの場合、表面を主にSi-H終端で飽和する。結合抵抗(bonding resistance)は、ファンデルワールス型の引力によって保証され、シリコン-シリコン結合に対して室温で測定される結合エネルギーは(およそ10mJ/m2)、理論計算によく関係している。温度の上昇とともに、Si-Si結合は2つの接触面の再構成によって形成される。
【0015】
この結合メカニズムは、ラフネスや平坦性が十分に低ければ、多くの材料に対して生ずる。用いられるこれら2つの方法は、熱処理及び表面ラフネスを加えた表面処理に関連して異なる接触材料間の結合力を制御することが可能であることをよく照明している。この結合エネルギーの発達の一例は以下の文献に記載されている:J.Micrmech.Microeng. 2(1992),頁158-160に掲載のY.BACKLUND et al.による“Mechanism for Silicon Direct Bonding”(特に図1を見よ)。この結合エネルギーは、結合界面でこの界面に平行に、刃の挿入による効果で界面結合に亀裂を成長することを利用する方法によって決定する。
【0016】
1989年に、研究者の中には、GaAs/InGaAs/GaAsの多重膜(以前はこの構造によく適合する基板上に作られていた)と酸化シリコンキャリヤとの間に結合を形成する分子付着を用いる可能性について議論する者もいた。特定の表面準備によって低結合力を得ることはできる。この点については、参考として、J.F.KLEM et al.によってJ.Appl.Phys. 66(1)(1989年7月第1週)に発表された論文“Characterization of Thin AlGaAs/InGaAs/GaAs Quantum-well Structure Bonded Directly to SiO2/Si and Glass Substrates”が挙げられる。
【0017】
半導体材料、あるいは結晶か否かを問わず固体材料への希ガスあるいは水素のボンバードによる注入は、注入種の平均侵入深さに近い深さに微小キャビティあるいは微小板を形成することが可能である。これらの欠陥の形態(サイズ、形状等)は熱処理の間に変化するかもしれないし、特にこれらのキャビティがこれらのサイズを成長させるかもしれない。材料のタイプ特にその機械的性質に依存して、これらのキャビティは、熱処理の条件に従って、“膨れ(blister)”と呼ばれる表面変形を誘起する。このような変形を得るために制御を必要とする最も重要なパラメータは、注入中に入れた気体のドーズ(dose)、気体種の注入深さ、及び注入中に加えられる加熱スケジュールである。例として、エネルギー40keVの3×1016H+/cm2のドーズでシリコンウェーハに水素を注入すると、平均深さ330nmでおよそ150nm厚さの微小キャビティの連続埋め込み層が形成される。連続層によって、ある厚さにわたって一様に分散した微小キャビティを含む層を意味する。これらの微小キャビティは細長い形状をしている(従って、“微小板”ともいう)。これらのサイズは、例えば、長さ6nmのオーダーで、厚さ2原子面である。熱処理を700℃で30分間行うと、微小キャビティは拡大し、そのサイズは例えば長さが6nmから50nmまで、厚さで4-6nmの数原子面まで増加する。一方、注入面に乱れがないことは注目されたい。キャビティサイズ及びこれらのキャビティ内での圧力は表面変形を誘起するには十分の大きさではない。これによって、微小亀裂(あるいは微小キャビティあるいは微小板)を含むが表面劣化がないゾーンを有する埋め込み欠陥の連続層が形成される。
【0018】
微小キャビティの存在は、例えばシリコン基板における注入平均深さRpのでのヘリウムボンバードによって行った注入の場合にも見られる。この場合には、得られるキャビティは1000℃のオーダーのアニール温度でさえ存在する。これらの欠陥は、材料において強力で深い弱さの原因となる。
【0019】
【課題を解決するための手段】
従来技術の欠点を改善するため、本発明は、他の材料のヘテロエピタキシャル成長を始めるため使用すべき材料の薄膜を供給するコンプライアント基板を提案するものである。薄層及び/又は結合手段がエピタキシャル材料のエピタキシャル成長の間に生ずる応力の全てあるいはその一部を受容して、その結果、エピタキシャル材料においてこれらの応力が生ずるのを防ぐように、埋め込み領域(embedded region)と呼ばれる結合手段によって基板の残部(remainder)にその薄層を結合する。
【0020】
次に堆積する材料に相対するこのような構造のコンプライアント特性は、格子パラメータ、熱膨張係数、及び埋め込み領域の存在の差に関係するものである。定義によって、このコンプライアント基板の目的は、埋め込み領域、薄層でも可能であるが、応力の緩和によって堆積材料の膜の応力を適合される。
【0021】
方法の一変形例は、エピタキシーのために発芽膜(germination film)を形成する薄膜の結晶パラメータを修正し、その結果、得られる層のエピタキシャル成長の前に応力状態を変えるために、表面薄膜に異種原子を入れることを含んでいる。
【0022】
このようなコンプライアント基板は原理的に、エピタキシーによる材料の成長以外の原因による応力の吸収のために用いられてもよいこともわかった。実際、このコンプライアント基板はいかなる応力供給構造を受けるために用いてもよい。
【0023】
従って、本発明の目的は、キャリヤと該キャリヤの表面上に形成した少なくとも一つの薄層とを備え、一体の形で応力供給構造を受けることが意図されているコンプライアント基板であって、そのキャリヤとその薄層が結合手段によって互いに結合され、前記構造によってもたらされた応力の全てあるいはその一部が薄層及び/又は結合手段に吸収されているコンプライアント基板において、前記結合手段が結合ゾーン、すなわち、微小キャビティの層及び/又は結合エネルギーが前記応力の吸収を可能にするように制御される結合界面、の中から選択された少なくとも一つの結合ゾーンを備えていることを特徴とするコンプライアント基板を提供することである。
【0024】
結合ゾーンは欠陥層、例えば、微小キャビティ層であってもよい。欠陥層は一あるいは二以上の気体種のボンバードによる注入を通して形成されてもよい。これらの気体種は希ガス、水素、及びフッ素の中から選択されてもよい。ドーピング剤は一あるいは二以上の気体種に関係していてもよい。一あるいは二以上の注入された気体種の拡散を行うことも可能である。注入の後に欠陥が成長できるように熱処理を行ってもよい。ボンバードによる注入が特に基板表面を介して行われ、基板表面と微小キャビティ層との間の領域が前記薄層を規定する。任意に、基板表面と微小キャビティ層との間の領域を薄くして前記の薄層を形成する。ボンバードによる注入が、前記基板表面に支持される犠牲層を介して行われてもよく、その犠牲層はその後で除去される。
【0025】
注入は基板表面を介して行われ、この表面が第1の薄層を支持し、その基板表面と微小キャビティ層との間の領域が第2の薄層を規定する。微小キャビティ層は第1の薄層と基板との間の界面の近傍に形成される。ボンバードによる注入は、第1の薄層で支持される犠牲層を介して行われてもよく、その犠牲層はその後で除去される。
【0026】
結合エネルギーは表面準備及び/又は熱処理及び/又は界面における欠陥の形成によって制御されてもよい。これらの欠陥は、例えば、ボンバードによる注入を通して及び/又は欠陥を結合することによって形成されてもよい。この欠陥の形成は一般に結合界面を弱くする。表面準備はラフネス及び/又は親水性の制御であってもよい。ウェーハラフネスは例えばHFによる化学攻撃によって得られてもよい。親水性はRCAタイプの化学洗浄によって得られてもよい。結合ゾーンは薄層とキャリヤとの間に少なくとも一つの中間層も備えている。中間層は応力を緩和することができる非均質性を有するように形成されてもよい。例として、粒界結合、成長線、異物(inclusion)等が挙げられる。この層はその表面の全部あるいは一部をエッチングしてもよい。中間層は金属層または金属合金層であってもよい。
【0027】
結合手段は、微小キャビティとその微小キャビティの上または下のいずれかに配置した結合界面とを備えてもよい。
【0028】
特別な一応用では、薄層が第1の結晶材料から成り、前記構造を形成する第2の結晶材料に対してヘテロエピタキシャル成長の種として用いられることが意図されている。この薄層は、前記基板のコンプライアンスを促進するために、前記第1の結晶材料に異種原子を入れることを通しての応力付与の前の層であってもよい。異種物質がボンバードによる注入及び/又は拡散による挿入を介して入れられてもよい。この注入は犠牲層を介して行われてもよい。この異種原子は薄層のドーピング剤であってもよい。この第1の結晶材料は特に半導体であって、例えば、SiあるいはGaAsあってもよい。このようなコンプライアント基板は、GaN、SiGe、AlN、InN及びSiCの中から選択された結晶材料のヘテロエピタキシャル成長に対して有利に用いてもよい。
【0029】
【発明の実施の形態】
本発明は、添付の図面を参照して非制限的な以下の記載を読むことによって、よりよく理解され、かつ他の利点及び特別な態様が明らかになる。
【0030】
好適な例によって、明細書の残りは、ヘテロエピタキシーによる材料の堆積用のコンプライアント基板を製造することに関係している。
【0031】
粒子種(例えばイオン)の注入を行った基板から薄い膜厚の膜を得ることが可能であって、この注入は、その粒子種の平均侵入深さの近傍の深さに欠陥の層を形成することが可能であって、その欠陥層は基板とその欠陥層との間にその薄い膜厚の膜を規定するものである。この粒子種は、形成される欠陥の層が薄い薄膜の膜が受ける応力を受容することができるように選択される。欠陥層の役割は、水平面(表面に平行)における応力がないままにする間、薄い膜厚の膜を支持する(表面に垂直方向の、垂直方向作用)ことでもある。ある場合には、例えば、欠陥サイズを大きくして、欠陥を融合してより大きなサイズのクラスターとし、層が応力受容により適合するようにするために欠陥の分散を変えるために、注入段階の後で、基板に熱処理を行うことが必要になるかもしれない。
【0032】
微小キャビティ型の欠陥の生成を可能にすることが周知である希ガスあるいは水素、あるいはその組み合わせの中から粒子種を選ぶことが好ましい。この場合には、それ以上では粒子種の注入が“膨れ”型の表面変形を誘起する傾向が強い臨界ドーズより低いが、それらの微小キャビティを生成するために十分なドーズを選択しなけらばならない。例として、シリコンの場合には、3×1016/cm2のドーズで水素イオンを注入することを選択してもよい。しかしながら、この臨界ドーズは注入条件とドーピングのタイプとに関係していることが特定されなければならない。
【0033】
膜厚は注入エネルギーの選択によって決定しなければならない。(優れたコンプライアンスを保証するのに必要である)非常に薄い膜を形成するために、低い注入エネルギーを選択しなければならない。例えば、シリコン及び水素イオンの場合には、エネルギーは1keVから10keVの間で選択することが好ましい。この範囲では、膜を5nmから60nmの間の膜厚に形成することが可能である。所定の膜厚を直接供給するエネルギーより大きなエネルギーを用いた注入によって得られた膜を薄くすることによって、所定の膜厚を得ることも可能である。
【0034】
場合によっては、表面層、例えば、シリコン酸化物層を介して注入することは有利であるかもしれない。この場合には、もはや非常に低いエネルギーを用いることは必要ない。犠牲層の除去で非常に薄い表面層を得るには十分であるかもしれない。
【0035】
図1(a)から図1(c)はこの最後の例を示している。図1(a)は、単結晶シリコンからなる基板1であって、例えば、犠牲層として働くシリコン酸化物層2によって被覆されたもの側面図を示している。図1(b)は、酸化物層2を介して基板1に水素イオンを用いてイオン注入している段階を示している。注入は上述の条件で行った。微小キャビティあるいは微小板の層3が得られ、酸化物層2に隣接する薄膜4の層を決定する。この酸化層の存在のため、薄層4の膜厚は減少して、非常に正確に調整してもよい。次に酸化物層2を化学衝撃によって除去し、かつ、コンプライアント基板5が図1(c)に示したように得られる。すなわち、微小キャリヤと(エピタキシーされる材料の種として用いられる)薄層4とから形成されたアセンブリがコンプライアント層を形成する。任意で、層3の微小キャビティのサイズを増加するために熱処理を実施する。
【0036】
いくつかの応用に対して、イオン注入も2つの単結晶層を介して行ってもよい。基板に形成された第1の単結晶層は、基板表面と注入によって誘起された微小キャビティの層との間に厚さを有する。第2の単結晶層を基板上に堆積あるいは基板へ転写(transfer)してもよい。例として、選択された基板は、犠牲層の方法によって薄膜化することに関連した仏国特許第2 681 472号公開公報に記載されたような方法を用いてシリコン基板上に転写した(例えば、3nm厚の)GaAsの薄層から成る構造であってもよい。次に、シリコン酸化物の犠牲層を、所定の深さに水素注入することができるように構造上に堆積する。シリコンへの水素注入は、シリコン内の、GaAs/Si界面の深さに非常に近接した深さ、例えば数nm、あるいは数10nmの深さに微小キャビティを形成するように、犠牲酸化物層及びGaAs層を横切って行う。実施形態の一変形例は、GaAs及びシリコンの間の界面の近傍に微小キャビティを形成することを含む。
【0037】
前述のように、結合力は多くのパラメータ(表面上の化学種のタイプ、行われる加熱スケジュール、初期表面ラフネス)に依存する。しかしながら、これらの力は、結合エネルギーを制御することができるように制御してもよい。これらの結合力は、材料の薄いエピタキシャル層の存在によって生じ、かつ格子パラメータの差、熱膨張係数の差によって誘起された応力であって、分子付着を介した結合によって誘起された応力を考慮した応力に関係して説明されてもよい。例として、単結晶シリコンウェハーの親水性結合に対して、仏国特許第2 681 472号公開公報に記載されたような半導体材料の薄膜を形成する方法を用いて、非常に薄い膜厚(5nm以下)の酸化物層上のシリコンの非常に薄い層(10nm以下)を得ることが可能である。仏国特許第2 681 472号公開公報に開示された方法に比較した、この場合における独創性は結合力の最終制御、すなわち、低温でのアニーリング(通常、6×1016H+/cm2のオーダーの水素注入ドーズで450℃で30分間)及び機械的研磨による破壊の後に関係している。得られる結合力の一例を図5にグラフで示す。例えば、2つの接触面に対して6.25 A rms(1×1μm分析面のAFM測定)の表面ラフネスを伴ったSiO2-SiO2結合に対しては、250mJ/m2のオーダーの結合エネルギーが800℃での処理後に得られる。
【0038】
図2(a)から図2(c)は実施形態の例を示したものである。図2(a)は、単結晶シリコンからなる基板10であって、その一面がシリコン酸化物層11によって被覆されたものの側面図を示している。酸化物層11を介して、水素イオンを注入して破壊層を誘起する。微小キャビティ層12を得て、それと酸化物層11との間にシリコンの非常に薄い領域13を規定する。図2(b)も、シリコン酸化物の非常に薄い層1で被覆した他のシリコン基板14の側面図を示している。基板10及び14は、その酸化物層11及び15の分子付着によって一体に形成される。次に、適当な熱処理を介して、層12の微小キャビティは、亀裂を得て、基板10を2つの部分に分離するように合体してできたものである。領域13の自由面を研磨してヘテロエピタキシーのための薄層を形成する(図2(c)を見よ)。酸化物層11及び15を結合界面16によって結合する。
【0039】
結合界面/基板に対して種(seed)/結合ゾーンとして働く薄膜構造は、仏国特許第2 681 472号公開公報に開示された方法以外の方法によって得てもよい。示唆として、分子付着による結合と削り及び磨くによる薄め化をもとにした方法を挙げてもよい。リフトオフエピタキシーによって転写した薄層を用いることも可能である。文献には特に、例えば、GaAsのようなIII-V材料の薄膜を得るための多くの例が記載されている。基礎基板からコンプライアントになる基板への種として使用する薄層を転写するために、キャリヤハンドルを使用することも可能である。
【0040】
結合力を制御するために、この界面に存在する多くの結合欠陥(すなわち、非結合ゾーン)を利用することも可能である。
【0041】
以前に提唱された解決策の一つは、応力を吸収するための薄層にとって十分に低いが離れることはない、結合力を種として用いられる薄層とキャリヤとの間に得ることである。
【0042】
この方法の一変形例は、これらの結合力と中間層の存在を利用することを含んでおり;これらの中間層は構造のコンプライアント性質を強化することができるからである。さらに正確には、この場合には、種膜と表面との間の結合力だけでなく、応力を説明するために異なる層と異なる薄層との間の付着力に対して考慮することである。
【0043】
図3はこのようなコンプライアント基板の側面図である。コンプライアント基板20は、キャリヤ21、ヘテロエピタキシーの種として作用することが意図された薄層23で被覆した中間層22とを備えている。中間層22は結合界面24を介してキャリヤ21に結合している。
【0044】
例として、中間層22に対して、機械的性質(変形)が応力の大部分を吸収するような金属を使用する。例えば、仏国特許第2 681 472号公開公報に記載された方法は、発芽(種成長:germination)のために用いた半導体の薄層23を得るために使用してもよいが、薄層23を中間層22と一体に形成するため、Au(95%)−Sn(5%)を含む金属化合物あるいはAl(5%)-Cu(95%)を含む化合物が用いられる。これらの金属化合物は、エピタキシーが通常行われる温度(900-1000°C)に適合する広い温度範囲にわたって粘性のある性質を有する。例として、Pd、Pt、シリサイド、金属合金、金属−基板合金の使用が挙げられてもよい。
【0045】
中間層はいわゆる適当にキャリヤを形成する基板の部分も被覆してもよい。これは図4で示しており、コンプライアント基板30は第1の中間層32で被覆したキャリヤ部31と、第2の中間層33と、種として用いられる薄層34とを備えている。次に結合界面35は、2つの中間層32及び33との間で飽和している。これらの中間層は同じ種類であっても異なる種類であってもよい。
【0046】
薄層上及び任意でキャリヤ基板上への中間層の形成は、キャリヤ基板上で種として用いられる中間層/薄層の転写の前に行われる。中間層はアモルファス、多結晶、あるいは結晶タイプの固体である。同じ材料あるいは異なる材料において、一あるいはそれ以上の副層(sub-layer)を形成しても、及び/又は一あるいはそれ以上の界面を形成してもよい。
【0047】
適合可能な薄層上及び任意でキャリヤ基板上への中間層の形成は以下のいずれかの方法によって行われる:
−従来の薄層真空堆積法(蒸着、陰極スプレー、CVD、MBE...)を用いる、
−電気化学的堆積法(電気分解法、無電解メッキ...)による、
−薄層転位法(分子付着によって結合して薄くし、仏国特許第2 681 472号公開公報に記載した方法を用いて結合して薄くし、中間層(すでに薄層に付けられた)をキャリヤとして作用するハンドルを介して結合し、ハンドルを除去する)による
−表面からある厚さの変換(conversion)による。この変換は例えば、酸化あるいは窒化によって行ってもよい。酸化を用いるならば、それは、熱的に、あるいは、陽極的に、あるいは、他の方法(酸素プラズマ、酸素注入...)を用いて得てもよい。酸化は複数の酸化法の組み合わせを介して行ってもよい。
−変形可能な多孔性層の形成を可能にする方法を用いる。
【0048】
コンプライアント基板の製造において、表面膜の厚さは極端に重要であってもよい。場合によっては、非常に薄い膜厚の表面層を形成することできることが必要である。薄膜を薄くするのにいくつかの方法を用いてもよい。非制限的な方法を以下に挙げる:イオン研磨、化学エッチング、犠牲層の形成(表面層の酸化、窒化による、...)及び様々な方法によるこの犠牲層の除去。
【0049】
種として働く薄層がシリコンである一応用では、この膜は、SINOX法あるいは例えば仏国特許第2 681 472号公開公報に記載されているようないわゆるウェハー結合と呼ばれる分子付着法を行って形成したシリコンオン絶縁体(silicon-on-insulator)構造の上膜であってもよい。この場合には、薄くする前のシリコンの膜厚は、例えば、0.2μmのオーダーである。蒸気雰囲気下での1000°Cで70分間の表面シリコン膜の熱処理によって、約0.4μm厚のシリコン酸化物膜の形成を行う。このため、表面シリコン膜は1nmから数10nmのオーダーの薄い膜厚に薄くなる。表面のシリカ膜の化学的除去を10%フッ化水素酸を用いて行う。このシリコン膜のこの薄化段階は、シリコンの非常に薄い膜に対しては、高温で水素雰囲気での表面の熱処理によって、実施されると有利である。例えば、1150°Cの領域の温度で10分間の処理は、自由シリコン表面の結晶再構成を行わせる。同時に、数nmのシリコン膜の薄化が明らかになる。
【0050】
コンプライアンスへのアプローチでは、原理の一つは、コンプライアンスの膜を介してエピタキシー関係応力の緩和を可能にすることである。エピタキシーの前に、物理的パラメータの変化、行われる堆積法の種類と性質に依存する化学的性質の変更を介して、室温で種として働く表面層における応力を導入することは有利である。これらの方法は、堆積応力の引き続く緩和を促進する目的で行う。材料に予め応力をかけておくことによって、コンプライアンスの表面膜における、あるいはこれらの膜の界面での転位の発生を促進することは可能である。
【0051】
一般に、エピタキシーは数100°Cの温度で実施する。従って、格子適合性の基準は室温で考慮する必要はない。例えば、様々な膜と機械的なキャリヤ(基板)との間の熱膨張の差に関連した熱起源の応力の役割を査定することは重要である。
【0052】
任意に原子の熱拡散を追加した、表面膜の結晶マトリックスにおける原子のボンバードによる注入を使って、表面膜の結晶パラメータを変えることが可能であるという事実を用いてもよい。ボンバードによる注入の一変形例は、シリコンにおけるドーピング剤の拡散のような原子の熱拡散だけをもとにした方法を用いても良い。イオン注入の例として、結晶シリコンへのホウ素の注入を述べておく。これは、挿入したものの0.0014Å/atomの結晶格子の減少につながる。表面膜が機械的キャリヤに強く付着すると、シリコン膜は伸張状態で載置する。同様にして、ゲルマニウムの注入の効果は0.0022Å/atomの結晶格子の増加につながる。表面膜が機械的キャリヤに強く付着すると、シリコン膜は圧縮状態で載置する。
【0053】
前述のように犠牲酸化を介した薄化によってコンプライアンスを行ったこのシリコン膜の場合には、注入は酸化膜の除去の前に行うと有利である。例として、数1015/cm2から数1016/cm2のオーダーのドーズによって、110keVの領域のエネルギーでの0.4μm近傍の厚さの酸化膜を介したホウ素の注入によって、この膜の深さがイオン注入の深さに一致するので非常に薄いシリコン膜をホウ素リッチにすることができる。
【図面の簡単な説明】
【図1】 本発明のコンプライアント基板の実施形態の第1の例であって、結晶ゾーンが微小キャビティの場合の側面図を示したものである。
【図2】 本発明のコンプライアント基板の実施形態の第2の例であって、結晶ゾーンが結合界面を備えた場合の側面図を示したものである。
【図3】 本発明のコンプライアント基板であって、結晶ゾーンが結合界面と中間層とを備えた場合の側面図を示したものである。
【図4】 本発明のコンプライアント基板であって、結晶ゾーンが2つの中間層間の結合界面を備えた場合の側面図を示したものである。
【図5】 温度及び表面ラフネスに関係したSiO2-SiO2結合に対する結合エネルギーの変化を示すグラフを示している。
【符号の説明】
1,14,21,31 キャリヤ
2 犠牲層
3;11,15,16;24,25 結合手段
4,13,23,34 薄層
5,20,30 コンプライアント基板

Claims (22)

  1. キャリヤ(1,14,21,31)と該キャリヤの表面上に形成した少なくとも一つの薄層(4,13,23,34)とを備え、一体の形で応力供給構造を受けることが意図されているコンプライアント基板(5,20,30)であって、そのキャリヤとその薄層とが、前記構造によってもたらされた応力の全てあるいはその一部を吸収するように意図された結合手段(3;11,15,16;24,25)によって互いに結合されるコンプライアント基板において、
    前記結合手段が、微小キャビティの層及び/又は前記構造によってもたらされた応力の全てあるいはその一部を吸収するように制御された結合エネルギーを有する結合界面、の中から選択された少なくとも一つの結合ゾーンを備えていることを特徴とするコンプライアント基板。
  2. 一体の形で応力供給構造を受けることが意図されているコンプライアント基板(5)の製造方法であって、
    キャリヤ(1)を提供するステップと、
    一あるいは二以上の気体種のボンバードによる注入を通して微小キャビティの層(3)を形成するステップと、
    を含み、
    前記注入が、前記キャリヤの表面を介して行われ、前記キャリヤの表面と前記微小キャビティの層との間の領域が薄層(4)を規定し、
    前記キャリヤと前記薄層とが、前記構造によってもたらされた応力の全てあるいはその一部を吸収するように意図された前記微小キャビティの層(3)によって互いに結合されることを特徴とするコンプライアント基板の製造方法。
  3. 気体種が希ガス、水素、及びフッ素の中から選択されることを特徴とする請求項2に記載のコンプライアント基板の製造方法。
  4. 一あるいは二以上の注入された気体種の拡散を行うことを特徴とする請求項2に記載のコンプライアント基板の製造方法。
  5. 注入の後に熱処理を行うことを特徴とする請求項2に記載のコンプライアント基板の製造方法。
  6. 前記キャリヤの表面と微小キャビティ層との間の領域を薄くして前記の薄層を形成することを特徴とする請求項2に記載のコンプライアント基板の製造方法。
  7. ボンバードによる注入が、前記キャリヤの表面に支持される犠牲層(2)を介して行われ、その犠牲層はその後で除去されることを特徴とする請求項2に記載のコンプライアント基板の製造方法。
  8. 前記注入が前記キャリヤの表面を介して行われ、前記キャリヤの表面が第1の薄層を支持し、前記キャリヤの表面と微小キャビティ層との間の領域が第2の薄層を規定することを特徴とする請求項2から請求項5のいずれか一項に記載のコンプライアント基板の製造方法。
  9. 微小キャビティ層が、前記第1の薄層と前記キャリヤとの間の界面の近傍に形成されることを特徴とする請求項8に記載のコンプライアント基板の製造方法。
  10. ボンバードによる注入が、第1の薄層で支持される犠牲層を介して行われ、その犠牲層はその後で除去されることを特徴とする請求項8または請求項9のいずれかに記載のコンプライアント基板の製造方法。
  11. 一体の形で応力供給構造を受けることが意図されているコンプライアント基板の製造方法であって、
    キャリヤ(10)を提供するステップであって、前記キャリヤ(10)の一つの表面が、結合手段(11)によって覆われる、ステップと、
    一あるいは二以上の気体種のボンバードによる注入を通して微小キャビティの層(12)を形成するステップであって、前記注入が、前記キャリヤの表面を介して行われ、前記キャリヤの表面と前記微小キャビティの層との間の領域が薄層(13)を規定する、ステップと、
    第二キャリヤ層(14)を提供するステップであって、前記第二キャリヤ(14)の一つの表面が、第二結合手段(15)によって覆われる、ステップと、
    前記構造によってもたらされた応力の全てあるいはその一部を吸収するように制御された結合エネルギーを有する結合界面(16)によって、前記結合手段(11)と前記第二結合手段(15)とを結合するステップと、
    を含み、
    制御された結合エネルギーを有する前記結合界面が表面準備及び/又は熱処理及び/又は界面における欠陥の形成に起因して形成されることを特徴とするコンプライアント基板の製造方法。
  12. 表面準備に起因して形成された界面が、その表面の少なくとも一つがラフネス及び/又は親水性の制御を行った界面であることを特徴とする請求項11に記載のコンプライアント基板の製造方法。
  13. 前記結合ゾーンが、薄層(23;34)とキャリヤ(21;31)との間に少なくとも一つの中間層(22;32,33)も備えたことを特徴とする請求項1に記載のコンプライアント基板。
  14. 中間層(22;32,33)が金属層または金属合金層であることを特徴とする請求項13に記載のコンプライアント基板。
  15. 少なくとも一つの中間層が、応力を緩和することができる非均質性を有するように形成されたことを特徴とする請求項13に記載のコンプライアント基板。
  16. 結合手段が、微小キャビティとその微小キャビティの上または下のいずれかに配置した結合界面とを備えたことを特徴とする請求項1または請求項13から請求項15のいずれか一項に記載のコンプライアント基板。
  17. 前記薄層(4,13,23,34)が第1の結晶材料から成り、前記構造を形成する第2の結晶材料に対してヘテロエピタキシャル成長の種として用いられる前の層であることを特徴とする請求項1または請求項13から請求項16のいずれか一項に記載のコンプライアント基板。
  18. 前記薄層が前記第1の結晶材料に対して異種の原子を含む応力付与の前の層であり、前記異種原子の存在が前記基板のコンプライアンスを促進することを特徴とする請求項17に記載のコンプライアント基板。
  19. 前記異種原子がボンバードによる注入された原子及び/又は拡散した原子であることを特徴とする請求項18に記載のコンプライアント基板。
  20. 前記異種原子が薄層のドーピング剤であることを特徴とする請求項18または請求項19のいずれかに記載のコンプライアント基板。
  21. 前記第1の結晶材料が半導体であることを特徴とする請求項17から請求項20のいずれかに記載のコンプライアント基板(5,20,30)。
  22. 請求項17から請求項21のいずれか一項に記載のコンプライアント基板(5,20,30)を用いたGaN、SiGe、AlN、InN及びSiCの中から選択された結晶材料をヘテロエピタキシャル成長させる方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015002782A1 (en) * 2013-07-02 2015-01-08 Ultratech, Inc Formation of heteroepitaxial layers with rapid thermal processing to remove lattice dislocations

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2809867B1 (fr) * 2000-05-30 2003-10-24 Commissariat Energie Atomique Substrat fragilise et procede de fabrication d'un tel substrat
US7045878B2 (en) 2001-05-18 2006-05-16 Reveo, Inc. Selectively bonded thin film layer and substrate layer for processing of useful devices
US6956268B2 (en) 2001-05-18 2005-10-18 Reveo, Inc. MEMS and method of manufacturing MEMS
US6875671B2 (en) 2001-09-12 2005-04-05 Reveo, Inc. Method of fabricating vertical integrated circuits
US7163826B2 (en) 2001-09-12 2007-01-16 Reveo, Inc Method of fabricating multi layer devices on buried oxide layer substrates
EP2267762A3 (en) 2002-08-23 2012-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor heterostructures having reduced dislocation pile-ups and related methods
TWI242796B (en) 2002-09-04 2005-11-01 Canon Kk Substrate and manufacturing method therefor
JP2004103855A (ja) 2002-09-10 2004-04-02 Canon Inc 基板及びその製造方法
EP1437764A1 (en) * 2003-01-10 2004-07-14 S.O.I. Tec Silicon on Insulator Technologies S.A. A compliant substrate for a heteroepitaxy, a heteroepitaxial structure and a method for fabricating a compliant substrate
WO2004109775A2 (en) * 2003-06-03 2004-12-16 The Research Foundation Of State University Of New York Formation of highly dislocation free compound semiconductor on a lattice mismatched substrate
US8889530B2 (en) 2003-06-03 2014-11-18 The Research Foundation Of State University Of New York Formation of highly dislocation free compound semiconductor on a lattice mismatched substrate
US7261777B2 (en) 2003-06-06 2007-08-28 S.O.I.Tec Silicon On Insulator Technologies Method for fabricating an epitaxial substrate
EP1484794A1 (en) 2003-06-06 2004-12-08 S.O.I. Tec Silicon on Insulator Technologies S.A. A method for fabricating a carrier substrate
JP2005005723A (ja) * 2004-06-25 2005-01-06 Hitachi Cable Ltd 窒化物半導体エピタキシャルウェハの製造方法及び窒化物半導体エピタキシャルウェハ
US20080173895A1 (en) * 2007-01-24 2008-07-24 Sharp Laboratories Of America, Inc. Gallium nitride on silicon with a thermal expansion transition buffer layer
EP2012367B1 (de) * 2007-07-02 2012-02-29 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Mehrfachsolarzelle
DE102007034701B4 (de) 2007-07-16 2017-09-14 Institut Für Mikroelektronik Stuttgart Halbleitersubstrat und Verfahren zum Herstellen eines Halbleiterbauelements
EP2151852B1 (en) * 2008-08-06 2020-01-15 Soitec Relaxation and transfer of strained layers
FR2938120B1 (fr) * 2008-10-31 2011-04-08 Commissariat Energie Atomique Procede de formation d'une couche monocristalline dans le domaine micro-electronique
FR2938117B1 (fr) * 2008-10-31 2011-04-15 Commissariat Energie Atomique Procede d'elaboration d'un substrat hybride ayant une couche continue electriquement isolante enterree
FR2978600B1 (fr) 2011-07-25 2014-02-07 Soitec Silicon On Insulator Procede et dispositif de fabrication de couche de materiau semi-conducteur
US9281233B2 (en) * 2012-12-28 2016-03-08 Sunedison Semiconductor Limited Method for low temperature layer transfer in the preparation of multilayer semiconductor devices
CN105895672A (zh) * 2015-01-26 2016-08-24 东莞市中镓半导体科技有限公司 一种降低氮化镓基电子器件外延应力的离子注入改善型衬底
CN109818590B (zh) * 2019-03-13 2021-12-03 电子科技大学 具有应力缓冲层的单晶薄膜制备方法、单晶薄膜及谐振器
US11257902B2 (en) * 2020-05-28 2022-02-22 Taiwan Semiconductor Manufacturing Company Limited SOI device structure for robust isolation

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03142822A (ja) * 1989-08-01 1991-06-18 Thomson Csf 異なる格子定数を有する材料の単結晶層をエピタキシーにより製造する方法
JPH05211128A (ja) * 1991-09-18 1993-08-20 Commiss Energ Atom 薄い半導体材料フィルムの製造方法
JPH07142570A (ja) * 1993-11-12 1995-06-02 Ube Ind Ltd 複合半導体基板及びその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU446887B2 (en) * 1970-11-26 1974-04-04 Matsushita Electric Industrial Co., Ltd. Field-effect semiconductor device
DE2644208C3 (de) * 1976-09-30 1981-04-30 Siemens AG, 1000 Berlin und 8000 München Verfahren zur Herstellung einer einkristallinen Schicht auf einer Unterlage
JPH0766922B2 (ja) * 1987-07-29 1995-07-19 株式会社村田製作所 半導体装置の製造方法
JPH0412092A (ja) * 1990-04-27 1992-01-16 Sumitomo Electric Ind Ltd 化合物半導体及びその成長方法
US5205871A (en) * 1990-06-01 1993-04-27 The United States Of America As Represented By The Secretary Of The Navy Monocrystalline germanium film on sapphire
US5281834A (en) * 1990-08-31 1994-01-25 Motorola, Inc. Non-silicon and silicon bonded structure and method of manufacture
US5240876A (en) * 1991-02-22 1993-08-31 Harris Corporation Method of fabricating SOI wafer with SiGe as an etchback film in a BESOI process
FR2692368B1 (fr) * 1992-06-12 1994-07-29 Thomson Csf Dispositif de veille panoramique infrarouge a grande portee et couverture angulaire elevee, notamment en site.
TW330313B (en) * 1993-12-28 1998-04-21 Canon Kk A semiconductor substrate and process for producing same
FR2717271B1 (fr) * 1994-03-10 1996-07-26 Aerospatiale Cible rétroréflectrice pour télémétrie laser.
JP3120825B2 (ja) * 1994-11-14 2000-12-25 信越半導体株式会社 エピタキシャルウエーハ及びその製造方法
FR2767604B1 (fr) * 1997-08-19 2000-12-01 Commissariat Energie Atomique Procede de traitement pour le collage moleculaire et le decollage de deux structures
US5981400A (en) * 1997-09-18 1999-11-09 Cornell Research Foundation, Inc. Compliant universal substrate for epitaxial growth
US20020089016A1 (en) * 1998-07-10 2002-07-11 Jean-Pierre Joly Thin layer semi-conductor structure comprising a heat distribution layer
FR2781925B1 (fr) * 1998-07-30 2001-11-23 Commissariat Energie Atomique Transfert selectif d'elements d'un support vers un autre support
JP4313874B2 (ja) * 1999-02-02 2009-08-12 キヤノン株式会社 基板の製造方法
US6242324B1 (en) * 1999-08-10 2001-06-05 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating singe crystal materials over CMOS devices
JP3398693B2 (ja) * 1999-08-24 2003-04-21 エヌイーシーマイクロシステム株式会社 半導体記憶装置
FR2837981B1 (fr) * 2002-03-28 2005-01-07 Commissariat Energie Atomique Procede de manipulation de couches semiconductrices pour leur amincissement

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03142822A (ja) * 1989-08-01 1991-06-18 Thomson Csf 異なる格子定数を有する材料の単結晶層をエピタキシーにより製造する方法
JPH05211128A (ja) * 1991-09-18 1993-08-20 Commiss Energ Atom 薄い半導体材料フィルムの製造方法
JPH07142570A (ja) * 1993-11-12 1995-06-02 Ube Ind Ltd 複合半導体基板及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015002782A1 (en) * 2013-07-02 2015-01-08 Ultratech, Inc Formation of heteroepitaxial layers with rapid thermal processing to remove lattice dislocations
GB2531453A (en) * 2013-07-02 2016-04-20 Ultratech Inc Formation of heteroepitaxial layers with rapid thermal processing to remove lattice dislocations
US9666432B2 (en) 2013-07-02 2017-05-30 Ultratech, Inc. Method and apparatus for forming device quality gallium nitride layers on silicon substrates
US9768016B2 (en) 2013-07-02 2017-09-19 Ultratech, Inc. Formation of heteroepitaxial layers with rapid thermal processing to remove lattice dislocations

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