JP4991816B2 - 画像処理装置 - Google Patents
画像処理装置 Download PDFInfo
- Publication number
- JP4991816B2 JP4991816B2 JP2009227443A JP2009227443A JP4991816B2 JP 4991816 B2 JP4991816 B2 JP 4991816B2 JP 2009227443 A JP2009227443 A JP 2009227443A JP 2009227443 A JP2009227443 A JP 2009227443A JP 4991816 B2 JP4991816 B2 JP 4991816B2
- Authority
- JP
- Japan
- Prior art keywords
- compression
- data
- image data
- image
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/41—Bandwidth or redundancy reduction
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
- H04N19/102—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the element, parameter or selection affected or controlled by the adaptive coding
- H04N19/12—Selection from among a plurality of transforms or standards, e.g. selection between discrete cosine transform [DCT] and sub-band transform or selection between H.263 and H.264
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
- H04N19/169—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding
- H04N19/17—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding the unit being an image region, e.g. an object
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
- H04N19/423—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation characterised by memory arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Discrete Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
- Image Processing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Description
しかし、圧縮率と画質とは相反する性質があり、一般的に、圧縮率を高めれば画質が劣化し、画質を高めれば圧縮率が低下することが多い。
そこで、画質劣化を抑えた上で圧縮率を高める様々な技術開発が行われている。
具体的には、対象となる1つのイメージデータを領域判定結果に基づいて、領域分割し、写真の領域と判定された領域では、非可逆圧縮方式であるJPEGやJPEG2000、JPEG-XRなどを用いて圧縮処理を行い、主として文字が存在する領域と判定された領域では、可逆圧縮方式であるランレングス方式、FAXなどで利用されるMH・MR・MMRやJBIGなどを用いて圧縮処理を行う。すなわち、領域ごとに適切な異なる形式で圧縮処理を行う。
1つのイメージデータを圧縮する場合、複数の異なる処理を実行するので、イメージデータそのものとそれに付随する指示データを、従来は、多数のDMA、たとえば4つのDMAを用いて、複数の圧縮処理を実行することが行われている。
また、特許文献1に記載のものでは、ブロック単位ごとの処理により、バッファ容量を少なくすることが可能であるが、異なる複数の画像圧縮処理を実行する場合については考慮されていない。
したがって、異なる圧縮処理を実行する場合には、それぞれ1つのブロック単位の画像データごとに、別々に各圧縮処理を実行しなければならず、回路を共通化することが困難であり、異なる圧縮処理に対応するために必要な回路の規模が大きくなる。
これによれば、データの置換処理を時分割に行わない場合に比べて、圧縮処理に必要な回路構成を削減することができる。
これによれば、圧縮すべき画像データおよび指示データに対して、それぞれに必要な圧縮処理を並行して実行させることができる。
これによれば、圧縮後データの伸張処理を、1つのDMAと、可逆伸張または非可逆伸張に必要な回路を用いて行うので、圧縮処理と同様に、伸張処理についても、データアクセス量の低減と、回路構成の削減ができる。
また、伸張処理部は、3つの伸張モジュール(101-1,2,3)に相当する。
図1に、従来の画像処理装置の一実施例の圧縮処理に関する主要部分の構成ブロック図を示す。
CPU1は、DRAM(図示しないメインメモリ)に格納されたプログラムデータをメモリコントローラ3を介して読み出し、読み出された命令を解釈して動作する。
命令にはDMA起動・終了やインターラプト処理などがあり、これらを順番に読み出すことで、CPU1はシステム全体を制御している。
イベント信号の例として、たとえば、DMA完了の通知、Slaveモジュールとの通信エラーなどによるDMA中止の通知などのDMAブロックからインターラプトコントローラ2に対して出力する通知信号がある。
これらの通知信号は、インターラプトコントローラ2の中のレジスタに通知情報が保持され、CPU1が該当するレジスタを読み出すことにより、何のイベントが発生したのかを判定することができる。CPU1は判定したイベントの種類によって、次に動作すべき内容を決定する。
メモリコントローラ3は、スレーブモジュールとして動作し、マスターモジュールであるCPUや各DMAからの要求に従って、指示されたアドレスから指示されたデータサイズのデータをDRAMデバイスに対し、読み出しまたは書き込みを行うものである。
読み出し要求によって読み出されたデータは要求されたマスターに転送し、書き込み要求により書き込むべきデータはマスターから取得しDRAMデバイスに対して書き込みを行う。この他にも、DRAMのデータが消えないようにするために、リフレッシュ制御なども行う。
さらに、SRAMに保存された画像データを読み出し、CPUからの指示に従って画像処理を行い、出力バッファであるSRAMに書き込む。
画像処理が完了すると、再びDMA5がDRAMに対して書き込みを行う。
以上を繰り返し、全ての画像データに対する処理を完了すると、インターラプトコントローラ2に対して完了通知を送り、インターラプトコントローラ2を介してCPU1に処理が完了したことを通知する。
ここで実行される画像処理としては、たとえば、圧縮処理・伸張処理などの処理が行われる。
指示データとは、以下に説明する圧縮形式を特定するためのデータである。
ここでは、まず、CPU1からのDMA起動命令によってDRAMから画像データを取得し、SRAMに格納する。
次に、SRAMに保存した画像データを読み出し、CPUからの指示に従って画像解析を行う。画像解析の結果、各画素(RGB各8bit合計24bitを1画素とする)毎に、4bitの圧縮方法指示データ(単に、指示データとも呼ぶ)を生成する。
指示データ生成処理が完了すると、DMA6はDRAMに対して生成した指示データの書き込みを行い、全ての指示データ生成処理を完了すると、インターラプトコントローラ2に対して完了通知を行い、インターラプトコントローラ2を介してCPU1に通知する。
ここで、画像解析とは、たとえば、領域判定などの処理を意味する。画像解析の具体的処理内容は、従来から用いられているものを用いればよく、詳細はここでは省略する。
たとえば、デジタルカメラから取得されたイメージデータの場合、画像データを解析することにより、写真領域であることがわかるので、非可逆圧縮を行う指示データが生成される。
全てのデータ転送を完了すると、インターラプトコントローラ2に対して完了通知を行い、インターラプトコントローラ2を介してCPU1に通知する。ここで扱うデータは、画像データ、指示データ、圧縮データ、プログラムデータなど、HDDに格納するデータ全てが対象となる。
それぞれの動作の詳細については後述する。
これらの3つの各ブロックは、いずれもCPU1からのDMA起動命令によって、DRAMから画像データと指示データを取得し、全データの圧縮処理完了後、インターラプトコントローラ2に対して完了通知を行い、インターラプトコントローラ2を介してCPU1に通知する。
次に、圧縮形式について説明する。データの圧縮形式には様々な方式が提案されている。
各圧縮形式は、それぞれアルゴリズムが異なるため、圧縮率や処理速度が異なる。
たとえば、JBIGやMMRなどの圧縮形式は、圧縮(エンコード)したデータを解凍(デコード)すると完全に元のデータに戻すことが可能となる特徴を有し、可逆圧縮形式と呼ぶ。
一方、JPEGやJPEG-2000、JPEG-XRなどは一度圧縮してしまうと、解凍しても元のデータに戻すことはできない。これを非可逆圧縮形式と呼ぶ。
非可逆圧縮形式は人間の目で見たときに感度の低い成分・情報を削除することにより圧縮率を高める処理を行い、情報を減らしているため、解凍しても元のデータに戻すことができなくなる。
ただし、圧縮形式によっては可逆圧縮・非可逆圧縮の両方に対応可能な形式もあるが、非可逆圧縮をした場合は圧縮率が高くなり、可逆圧縮をした場合は圧縮率が低くなる。
そこで、画像データを解析し、画素毎に最適な圧縮形式を決定することにより、良好な画質を保ちつつ圧縮率を高める方法が利用されている。
以下、指示データを利用した画像圧縮のハードウェア動作について説明する。
指示データの圧縮は可逆圧縮方式を用い、画像データの圧縮は指示データに従って可逆圧縮と非可逆圧縮の2つの方式を利用するものとする。
また、非可逆圧縮は、簡単のため指示データと画像データの圧縮を同じ形式を用いるものとし、圧縮モジュールは入力されたデータを、その入力された順番に、順次圧縮処理をしていくものとする。
可逆圧縮は、主走査8画素、副走査8画素の合計64画素を1つの圧縮単位として、ブロック単位で順番に処理していくものとする。
画像データは、たとえば、DRAMのアドレス0x0000_0000を開始アドレスとして格納されており、画像サイズは100MBとする。
指示データは、DRAMのアドレス0x1000_0000を開始アドレスとして格納されており、そのサイズは16.7MBとする。
非可逆圧縮後の画像データは開始アドレス0x2000_0000に格納し、可逆圧縮後の画像データは開始アドレス開始アドレス0x3000_0000(R成分)・0x4000_0000(G成分)・0x5000_0000(B成分)に格納し、可逆圧縮後の指示データは開始アドレス0x6000_0000に格納するものとする。
この非可逆圧縮処理は、図1の画像データ非可逆圧縮モジュール4Aで実行される処理であり、主として、DRAMに格納している画像データおよび指示データを読み込み、圧縮データを書き込むためのDMAモジュール(DMA1)21と、指示データ、画像データおよび圧縮データをバッファリングするSRAM22と、指示データの内容により画像データを修正するデータ置換モジュール23と、非可逆圧縮コア24とからなるハードウェアにより実行される。
ここで、SRAM22のサイズは、画像データ格納用が24bit/192word(192画素分)、指示データ格納用が4bit/192word(192画素分)とする。
非可逆圧縮コア24は、1つの処理単位が64画素となるため、3つの処理単位(64×3)をSRAM22には格納可能である。
圧縮データを格納するSRAM22は、64bit/72wordとする。
データ置換モジュール23は、指示データと画像データを格納するSRAM22から1画素ずつのデータを読み取り、指示データの内容に従って画素置換処理をしてから非可逆圧縮コア24に対してデータを出力する。
非可逆圧縮コア24は64画素分のデータを受信すると圧縮処理を行い、圧縮データを出力する。
図2の非可逆圧縮処理を実行するためには、まずCPU1が動作設定(S11〜S12)を行う必要がある。
ステップS11において、DMA source 動作設定を行う。
ここでは、DMA1(21)がデータを取得するDRAMの位置(アドレス)や、処理すべきデータサイズなどを設定する。この設定は、たとえば、CPU1が、原稿サイズやメインメモリ使用状況に基づいて自動的に行う。
たとえば、画像データはアドレス0x0000_0000、指示データはアドレス0x1000_0000を開始アドレスとし、サイズは画像データ・指示データ共通となるため、主走査方向100画素、副走査方向100ラインとして設定する。
ここでは、圧縮後のデータを、DRAMのどの位置(アドレス)に保存するかを指定する。
非可逆圧縮処理後のデータは、0x2000_0000に格納するよう指定する。サイズは画像により変化するため、指定しない。この設定も、CPU1が、原稿サイズやメインメモリ使用状況に基づいて自動的に行う。
CPU1による動作設定が完了すると、ステップS13において、CPU1によってDMA1(21)の起動を行う。
DMA起動指示があると、DMA1(21)は、処理すべきデータを要求する処理を、メモリコントローラ2に対して開始する。
図4に、DRAMからSRAM22に対してデータを取得するイメージ図を示す。
ここで、画像データが主走査方向(図の左右方向)について100画素であるとし、DRAM上には図4上図のように連続的にデータが格納されているものとする。
非可逆圧縮は8x8画素単位に処理が行われるとすると、SRAM22には8x8画素3つ分の容量があるため、主走査方向の24画素分、副走査方向(図の上下方向)の8ライン分の矩形領域データ(192画素)を、DRAMからSRAM22に取得する。このとき、SRAM22には、図4のように、画素データが格納される。
図5に、DRAMからSRAM22に対してデータを取得するイメージ図を示す。
指示データについても画像データと同様に開始アドレスより連続的にデータが格納されているものとする。
必要な指示データは非可逆圧縮を実行する画像領域に対応する矩形領域となるため、該当箇所の主走査24画素、副走査8画素分のデータを取得してSRAM22に格納する。
データ置換モジュール23は、完了通知を受けて、置換処理を開始する。
まず、データ置換モジュール23は、画像データ"001"と、対応する指示データ"1"とを、それぞれのSRAM22より取得する。指示データは、0または1の値を持つものとし、0は可逆圧縮処理を行うべき画素であることを意味し、1は非可逆圧縮処理を行うべき画素であることを意味するものとする。
指示データ値の"1"は非可逆圧縮処理を行うことを意味するため、画像データはそのまま非可逆圧縮コア24へ出力される。
次に、画像データ"002"と対応する指示データ"1"というように、順番にSRAM22から読み出し、データ処理を繰り返す。
図6において、画像データ"007"を処理する場合は、指示データ値が"0"となる。
このとき、指示データ値の"0"は可逆圧縮を行うことを意味するため、画像データ007を"0x00"に置換して、非可逆圧縮コア24に出力する。
尚、簡単のため置換処理は"0x00"への単純置換としているが、実際には画質向上のために様々な方法が考えられる。
圧縮コア24が8x8画素処理を3回繰り返すと、画像データSRAM22に取得したデータは全て処理完了となるため、DMA1モジュール21に対して完了を通知する。
非可逆圧縮コア24より完了通知を受信したDMA1モジュール21は、ステップS18において、destination設定に従って圧縮されたデータのDRAMへの書き込み動作を行う。
ステップS19において、DMA1(21)によるデータ読み込みから書き込みまでの処理を、全てのデータについて非可逆圧縮処理が完了するまで繰り返し、完了すると、ステップS20において、CPU1に対して終了通知を行う。
この可逆圧縮処理は、図1の可逆圧縮モジュール5Aで実行される処理である。
基本的な構成は、図2の非可逆圧縮処理の構成と同様である。
ただし、図2の非可逆圧縮コア24を、RGBそれぞれの色成分を独立して圧縮するための可逆圧縮コア(34R,34G,34B)に置きかえる。これに伴いSRAM32の構成は、8bit/192wordが3つとなる。
図7の可逆圧縮処理を実行するためには、まずCPU1が、動作設定(S21,S22)を行う必要がある。
ステップS21において、DMA source 動作設定を行う。ここでは、画像データはアドレス0x0000_0000、指示データはアドレス0x1000_0000を開始アドレスとし、サイズは画像データ・指示データ共通となるため、主走査方向100画素、副走査方向100ラインとして設定する。
本設定は、非可逆圧縮処理と全く同じ設定であり、同じ画像データと指示データを利用して可逆圧縮処理を実行する。
ここでは、圧縮後のデータを、DRAMのどの位置(アドレス)に保存するかを指定する。
可逆圧縮処理後のデータは、R領域は0x3000_0000に、G領域は0x4000_0000に、B領域は0x5000_0000に格納するよう指定する。サイズは画像により変化するため、指定の必要はない。
CPU1による動作設定が完了すると、ステップS23においてCPU1によってDMA2(31)の起動を行う。
DMA起動指示があると、DMA2(31)は、処理すべきデータを要求する処理を、メモリコントローラ2に対して開始する。
このとき、可逆圧縮処理は、RGB色成分毎に独立で行う必要がある。従って、色成分毎にSRAM32に対して保存する。
図4の非可逆圧縮処理とは、画像を取得する順番が異なる。
可逆圧縮では、1ライン目の主走査100画素分のデータについて圧縮処理を完了した後、次に2ライン目、3ライン目というように、アドレス値の小さいものから順番に圧縮処理を行う。
また、DMA2(31)が読み込んだ画像データは、R/G/Bの成分毎に独立したSRAM32に格納する。
図10に、DRAMからSRAM32に対してデータを取得するイメージ図を示す。
取得した指示データを3つのSRAM32に対して書き込みを行う。3つのSRAMには同じデータが書き込まれる。
これは、RGB各色成分の圧縮処理を独立に行うためであり、協調して同時に圧縮処理を行う場合は1つのSRAMに指示データを格納し、各色成分で共用利用しても構わない。
データ置換モジュール33は、完了通知を受けて、置換処理を開始する。
図11に、置換処理の一実施例の説明図を示す。
RGB各成分それぞれについて行われる動作は、いずれも全く同じである。
まず、画像データ"001"と、対応する指示データ"1"とを、それぞれのSRAM32より取得する。
指示データ値の"1"は非可逆圧縮処理を行うことを意味するため、画像データを"0x00"に置換して可逆圧縮コア34(R,G,B)に出力する。
次に、画像データ"002"と対応する指示データ"1"というように順番に、SRAM32から読み出し、データ処理を繰り返す。
図11において、画像データ"007"を処理する場合は、指示データ値が"0"となる。
このとき、指示データ値"0"は可逆圧縮を行うことを意味するため、画像データはそのまま可逆圧縮コア34(R,G,B)へ出力する。
本置換処理を合計192回繰り返すと、図11右に示すように、置換処理後のデータが可逆圧縮コア34(R,G,B)に転送される結果となる。
圧縮コア34(R,G,B)が192画素分の処理を完了すると、画像データSRAM32に取得したデータは全て処理完了となるため、DMA2モジュール31に対して完了を通知する。
可逆圧縮コア34(R,G,B)より完了通知を受信したDMA2モジュール31は、ステップS28において、destination設定に従ってDRAMへの書き込み動作を行う。
ステップS29において、DMA2(31)によるデータ読み込みから書き込みまでの処理を全てのデータについて可逆圧縮処理が完了するまで繰り返し、完了すると、ステップS30において、CPU1に対して終了通知を行う。
この可逆圧縮処理は、図1の可逆圧縮モジュール6Aで実行される処理であり、主として、DRAMに格納している指示データを読み込み、圧縮データを書き込むためのDMAモジュール(DMA3)41と、指示データと圧縮データをバッファリングするSRAM42と、可逆圧縮コア43とからなるハードウェアにより実行される。
ここで、指示データを格納するSRAM42のサイズは、4bit/192word(192画素分)とする。
圧縮データを格納するSRAM42は、64bit/72wordとする。
可逆圧縮コア43は、データを受信すると圧縮処理を行い、圧縮データを出力する。
図12の可逆圧縮処理を実行するためには、まずCPU1が動作設定(S31,S32)を行う必要がある。
ステップS31において、DMA source 動作設定を行う。ここでは、DMA3(41)がデータを取得するDRAMの位置(アドレス)や、処理すべきデータサイズなどを設定する。
たとえば、指示データは、アドレス0x1000_0000を開始アドレスとし、サイズは主走査方向100画素、副走査方向100ラインとする。
本設定は、上記した図8の指示データ読み込みと全く同じ設定であり、同じ指示データを可逆圧縮処理する。
ここでは、圧縮後のデータを、DRAMのどの位置(アドレス)に保存するかを指定する。
可逆圧縮処理後のデータは、0x6000_0000に格納するよう指定する。サイズは画像により変化するため、指定の必要はない。
CPU1による動作設定が完了すると、ステップS33において、CPU1によってDMA3(41)の起動を行う。
DMA起動指示があると、DMA3(41)は、処理すべきデータを要求する処理を、メモリコントローラ2に対して開始する。
図14に、DRAMからSRAM42に対してデータを取得するイメージ図を示す。
指示データのSRAM42への書き込みが完了すると、ステップS35において、DMA3モジュール41から可逆圧縮コア43に対して完了通知が出力される。
ステップS36において、圧縮結果は、圧縮データ格納SRAM42に保存する。
全SRAMデータの処理が完了すると、DMA3モジュール41に対して、完了を通知する。
ステップS38において、DMA3(41)によるデータ読み込みから書き込みまでの処理を、全てのデータについて可逆圧縮処理が完了するまで繰り返し、完了すると、ステップS39において、CPU1に対して終了通知を行う。
従って、CPU1は各DMA(1,2,3)を起動し、全てのDMAからの処理完了通知を受けると、圧縮処理が完了したと判断する。
圧縮処理が完了したとき、画像データの非可逆圧縮データ・可逆圧縮データ、指示データの可逆圧縮データの3種類の圧縮データが、DRAM上に格納されている。
しかし、圧縮対象となるデータである画像データと指示データに対して、画像データは2回、指示データは3回読み出すことになるので、DRAMへのアクセス回数が多く、アクセスによる読み出しと書き込みのデータ量は非常に多くなる。
DRAMへのアクセスは、CPUやDMA以外にも、他のモジュール(たとえば、画像処理モジュールや外部I/Fモジュール)から行われるので、適切なシステムパフォーマンスを確保するためには、DRAMへのアクセス量を減らし、できるだけ短時間で効率的に画像処理を行う必要がある。
そこで、この発明では、次のようなハードウェア構成によりデータアクセス効率を高めることを提案する。
図15に、この発明の画像処理装置において、圧縮処理を実行する機能ブロックの一実施例の構成図を示す。
ここでは、図1に示した3つのDMA1、DMA2、DMA3を、一つのDMA7に統一している。すなわち、1つのDMA7が、3つのDMA(1,2,3)の機能を実行している。
図15の構成において、図1に示した従来の画像圧縮処理と同等の処理を実現する。
以下、この発明の画像処理装置の圧縮処理の具体的な処理内容について説明する。
図15の圧縮処理モジュール11は、3つの圧縮コアモジュール(11-1,11-2,11-3)を備え、DRAMから画像データと指示データを読み込んで、画像データ非可逆圧縮コア11-1により画像データのうち写真等の所定領域の非可逆圧縮と、画像データ可逆圧縮コア11-2により同じ画像データのうち文字等が存在する領域の可逆圧縮と、指示データ可逆圧縮コア11-3により指示データの可逆圧縮とを実行するものである。また、圧縮コア11-3は、RGB3つのコアから構成される。
この圧縮処理モジュール11は、図16に示すように1つのDMAモジュール(DMA7)12を備えて、図1に示した3つのDMA(1,2,3)が行っていたのと同等のデータ転送を行って、3種の異なるデータ圧縮を行うものである。この圧縮処理モジュール11は、図1の従来の構成に比べて、DRAMへの画像データアクセス量が半分程度となるという効果がある。
ここで、圧縮処理モジュール11は、DMAモジュール(DMA7)12,SRAM13,アービタ14,データ置換モジュール15,圧縮コアモジュール(11-1,2,3)とから構成される。
SRAM13は、指示データ,画像データ,および合計5つの圧縮データを格納するメモリである。
アービタ14は、SRAMへアクセスするモジュールを決定する部分であり、データ置換処理モジュール群や可逆圧縮コア11-2などSRAMアクセスモジュールに対してアクセス許可を発行する部分である。
第1のデータ置換モジュール(15-1)は、データ置換モジュール23と同じ処理を行う部分である。
第2のデータ置換モジュール(15-2R,2G,2B)は、データ置換モジュール33と同じ処理を行う部分である。
可逆圧縮コア(11-2)は、データ置換後の画像データを可逆圧縮処理する部分であり、3つの可逆圧縮コア(11-3R,3G,3B)は、可逆圧縮コア34R,34G,34Bと同じ処理を行う。
図17に、この圧縮処理モジュール11の画像圧縮処理の一実施例のフローチャートを示す。
ステップS101において、CPU1はDMA source設定を行い、ステップS102において、DMA destination設定を行う。
ここで、CPU1が設定するsource設定およびdestination設定では、DMA7(12)で取り扱うすべてのデータを設定する。具体的には、たとえば次のような設定を行う。
画像データの格納アドレスを、DRAMのアドレス0x0000_0000とし、指示データの格納アドレスを、アドレス0x1000_0000として、設定する。
また、非可逆圧縮後の画像データを、開始アドレス0x2000_0000に格納するものとし、可逆圧縮後の画像データを、開始アドレス0x3000_0000(R成分)・0x4000_0000(G成分)・0x5000_0000(B成分)に格納するものとし、可逆圧縮後の指示データを、開始アドレス0x6000_0000に格納するものと設定する。
次に、ステップS104において、画像データを、DRAMからSRAMのサイズ分だけ読み込む。
また、ステップS105において、指示データを、DRAMからSRAMのサイズ分だけ読み込む。
ここでDRAM7(12)より取得する画像データと指示データは、図4および図5に示したものと同じものとする。
データ取得が完了すると、DMA7は、可逆圧縮コア(11-2)およびデータ置換モジュール(15-1,15-2R,15-2G,15-2B)に対して、データ取得完了を通知する。
通知を受信した各モジュール(11-2, 15-1,15-2R,15-2G,15-2B)は、同じ画像データ・指示データの書込み処理を開始する。
非可逆圧縮コアの処理順番は、図6と同じ内容となる。すなわち、主走査8画素・副走査8画素の矩形領域単位の処理である。
図11では全画像データを1ライン目から主走査方向に順次圧縮処理を実施したが、図16の構成では図18に示すように、非可逆圧縮と同様の順番で圧縮処理を行う。
つまり、主走査8画素、副走査8画素の矩形領域を1ラインずつ処理する。具体的には、画像データの番号が若い順に処理をする。
しかし、隣接データを順次処理する確率は下がるが、8x8画素と極めて近い領域での処理であることと、可逆圧縮を行うデータは近傍画像の濃度変化が小さいことが一般的であるため、圧縮率低下は限定的になる可能性が高い。
指示データについても、可逆圧縮処理と同様に、8x8画素の矩形領域を可逆圧縮処理するものとする。
可逆圧縮コア11-2と、データ置換モジュール(15-1)およびデータ置換2モジュール(15-2R,2G,2B)は、DMA7(12)からデータ取得完了通知を受信すると、SRAM13にデータを要求するために、リクエスト信号(req1, req2, req3)を、すべてHighアクティブにする。アービタ14はリクエストを発行しているモジュールの1つを選択し、アドレス有効信号(avalid1, avalid2, avalid3)のうちの1つをアクティブにする。
図19では、初めに可逆圧縮コア11-2が選択され、avalid 1がアクティブとなっている。
avalidがアクティブ(High)となりSRAM13へのアクセス権を得たモジュールは、次のクロック(clock)で出力しているアドレス(address)に対応するデータ(data)を取得することが可能となる。
アドレス信号についても、各モジュール(11-2, 15-1,15-2R,15-2G,15-2B)から選択して、アドレス信号としてSRAM13に対して出力する。
ステップS107において、SRAM13へデータを保存する。
ただし、SRAMのリードポートを3ポート用意することが可能であれば、時分割制御の必要性はなくなる。
ステップS108において、DMA7(12)は完了通知を受けたものから順番に、SRAM13に格納された圧縮データを、DRAMに対して書き込み処理を行う。
DRAM書き込み完了後は、ステップS109において、全てのデータ処理が終了するまで、DMA7(12)がリード・ライトを繰り返し、全データ処理完了後、ステップS110において、CPU1に対して終了通知を行う。
ここで、可逆圧縮は圧縮率50%、非可逆圧縮は圧縮率25%と仮定して、計算している。
また、この発明のDMAやアービタの回路構成は、30万ゲート程度であるので、図1に示した従来の3DMA(20万ゲートx3)の回路構成に比べて、30万ゲート程度、回路規模を削減することができる。
図21に、従来技術において、伸張処理を行う構成のブロック図を示す。
矩形領域毎に可逆圧縮および非可逆圧縮された画像データと指示データは、図21のようなハードウェア構成により伸張処理され、元の画像データに復元される。
図21において、図1の圧縮モジュールと同様に、3つの伸張処理モジュール(4S,5S,6S)を備える。
すなわち、指示データを伸張する可逆伸張モジュール4S、可逆圧縮された画像データを伸張する可逆伸張モジュール5S、非可逆圧縮された画像データを伸張する非可逆伸張モジュール6Sを備える。
これらは、それぞれ独立したDMA(1,2,3)を備え、DRAMメモリからデータをリード・ライトする。
この非可逆伸張処理は、図21の画像データ非可逆圧縮モジュール4Sで実行される処理であり、主として、DRAMに格納している非可逆圧縮画像データを読み込み、画像データを書き込むためのDMAモジュール(DMA1)51と、圧縮データおよび画像データをバッファリングするSRAM52と、非可逆伸張コア53とからなるハードウェアにより実行される。
ここで、圧縮データを格納するSRAM52は、64bit/72wordとし、画像データ格納用が24bit/192word(192画素分)とする。
非可逆伸張コア53は圧縮データを受信すると伸張処理を行い、画像データを出力する。
図22の非可逆処理を実行するためには、まずCPU1が動作設定を行う必要がある。
ステップS41において、DMA source 動作設定を行う。
ここでは、DMA1(51)がデータを取得するDRAMの位置(アドレス)や、処理すべきデータサイズなどを設定する。この設定は、たとえば、CPU1が、原稿サイズやメインメモリ使用状況に基づいて自動的に行う。
たとえば、非可逆圧縮データはアドレス0x2000_0000と設定する。
ここでは、伸張後の画像データを、DRAMのどの位置(アドレス)に保存するかを指定する。
非可逆伸張処理後の画像データは、0x7000_0000に格納するよう指定する。サイズは圧縮前の画像データの値から主走査方向100画素、副走査方向100ラインとして設定する。
CPU1による動作設定が完了すると、ステップS43において、CPU1によってDMA1(51)の起動を行う。
DMA起動指示があると、DMA1(51)は、処理すべきデータを要求する処理を、メモリコントローラ2に対して開始する。
非可逆圧縮データのSRAM52への書き込みが完了すると、ステップS45において、DMA1モジュール51から非可逆伸張コア53に対して完了通知が出力される。
非可逆伸張コア53は、完了通知を受けて、伸張処理を開始する。
非可逆伸張コア53より完了通知を受信したDMA1モジュール51は、ステップS47において、destination設定に従って伸張された画像データのDRAMへの書き込み動作を行う。
ステップS48において、DMA1(51)によるデータ読み込みから書き込みまでの処理を、全てのデータについて非可逆伸張処理が完了するまで繰り返し、完了すると、ステップS49において、CPU1に対して終了通知を行う。
この可逆伸張処理は、図21の指示データ可逆伸張モジュール6Sで実行される処理であり、主として、DRAMに格納している可逆圧縮指示データを読み込み、伸張後の指示データを書き込むためのDMAモジュール(DMA2)61と、圧縮データと伸張後の指示データをバッファリングするSRAM62と、可逆伸張コア63とからなるハードウェアにより実行される。
ここで、圧縮データを格納するSRAM62は、64bit/72wordとする。指示データを格納するSRAM62のサイズは、4bit/192word(192画素分)とする。
可逆圧縮コア63は、データを受信すると伸張処理を行い、伸張後の指示データを出力する。
図24の可逆伸張処理を実行するためには、まずCPU1が動作設定を行う必要がある。
ステップS51において、DMA source 動作設定を行う。ここでは、DMA2(61)がデータを取得するDRAMの位置(アドレス)や、処理すべきデータサイズなどを設定する。
たとえば、圧縮指示データは、アドレス0x6000_0000を開始アドレスとし、サイズは8.3MBと設定する。
ここでは、伸張後の指示データを、DRAMのどの位置(アドレス)に保存するかを指定する。
可逆伸張処理後のデータは、0x8000_0000に格納するよう指定する。サイズは主走査方向100画素、副走査方向100ラインに設定する。
CPU1による動作設定が完了すると、ステップS53において、CPU1によってDMA2(61)の起動を行う。
DMA起動指示があると、DMA2(61)は、処理すべきデータを要求する処理を、メモリコントローラ2に対して開始する。
圧縮指示データのSRAM62への書き込みが完了すると、ステップS55において、DMA3モジュール61から可逆伸張コア63に対して完了通知が出力される。
ステップS56において、伸張結果は、伸張データ格納SRAM62に保存する。
全SRAMデータの処理が完了すると、DMA2モジュール61に対して、完了を通知する。
ステップS58において、DMA2(61)によるデータ読み込みから書き込みまでの処理を、全てのデータについて可逆伸張処理が完了するまで繰り返し、完了すると、ステップS59において、CPU1に対して終了通知を行う。
この可逆伸張処理は、図21の可逆伸張モジュール5Sで実行される処理である。
RGBそれぞれの色成分を独立して可逆伸張するための可逆伸張コア73は3つの伸張コアを持つ。これに伴いSRAM72の構成についても、8bit/192wordが3つである。また、図24の装置により生成した画像データと結合する必要があるため、非可逆伸張後の画像データおよび指示データを格納するSRAMを持ち、指示データを利用し、可逆伸張後の画像データと非可逆伸張後の画像データから最終的な画像データを生成する。
図26の可逆伸張処理を実行するためには、まずCPU1が、動作設定を行う必要がある。
ステップS71において、DMA source 動作設定を行う。ここでは、圧縮データと指示データを、DRAMのどの位置(アドレス)から読み出すかを指定する。
可逆圧縮データは、R領域は0x3000_0000に、G領域は0x4000_0000に、B領域は0x5000_0000から読み出すよう指定する。サイズ設定はR,G,B領域それぞれ50MBとする。画像データは0x7000_0000から読み出すよう設定する。指示データは0x8000_0000から読み出すよう設定する。
ここでは、画像データはアドレス0x7000_0000を開始アドレスとし、サイズは主走査方向100画素、副走査方向100ラインとして設定する。つまり、DMA3によって読み出された画像データを画像処理後に同じ位置に書き戻す設定となる。
CPU1による動作設定が完了すると、ステップS73においてCPU1によってDMA3(71)の起動を行う。
DMA起動指示があると、DMA3(71)は、処理すべきデータを要求する処理を、メモリコントローラ2に対して開始する。
このとき、可逆伸張処理は、RGB色成分毎に独立で行う必要がある。従って、色成分毎にSRAM72に対して保存する。
取得した指示データをSRAM72に対して書き込みを行う。
可逆伸張コア73は、完了通知を受けて、伸張処理を開始する。
図28に、画像データ生成の一実施例の説明図を示す。
RGB各成分それぞれについて行われる動作は、いずれも全く同じである。
まず、画像データ"001"に対応する指示データ"1"を、それぞれのSRAM72より取得する。
指示データ値の"1"は非可逆伸張後の画像データを有効画像として利用することを意味するため、可逆伸張後の画像データのSRAM書き込みは行わない。
次に、画像データ"002"と対応する指示データ"1"というように順番に、SRAM32から読み出し、データ処理を繰り返す。
図28において、画像データ"007"を処理する場合は、指示データ値が"0"となる。
このとき、指示データ値"0"は可逆伸張後の画像を有効データとして扱うことを意味するため、可逆伸張後の画像データをSRAMに対して書き込む。
本置換処理を合計192回繰り返すと、図28右に示すように、可逆・非可逆伸張の両画像データを元に結合された画像データが得られる。
可逆伸張コア64(R,G,B)より完了通知を受信したDMA3モジュール61は、ステップS78において、destination設定に従ってDRAMへの書き込み動作を行う。
ステップS79において、DMA3(61)によるデータ読み込みから書き込みまでの処理を全てのデータについて画像データ処理が完了するまで繰り返し、完了すると、ステップS80において、CPU1に対して終了通知を行う。
従って、CPU1は各DMA(1,2)を起動し、全てのDMAからの処理完了通知を受けると、図26のDMA3を起動し、完了通知を受信すると最終的な画像データが得られる。
図29に、この発明の伸張処理を実行する機能ブロックの一実施例の構成図を示す。
ここで、従来の図21とは異なり、3つの伸張モジュール(4S,5S,6S)は、独立したDMAを持たずに、1つのDMA111を共用利用する。
図30のように各圧縮データをそれぞれの伸張コア(101-1,101-2,101-3)により、伸張処理を行う。
図31に、この発明の伸張処理のフローチャートを示す。
まず、CPUが動作設定を行う必要がある。ステップS121において、DMA source 動作設定を行う。
ここでは、DMAがデータを取得するDRAMの位置(アドレス)や、処理すべきデータサイズなどを設定する。この設定は、たとえば、CPUが、原稿サイズやメインメモリ使用状況に基づいて自動的に行う。
たとえば、非可逆圧縮データはアドレス0x2000_0000、可逆圧縮R成分画像はアドレス0x3000_0000、可逆圧縮G成分画像はアドレス0x4000_0000、可逆圧縮B成分画像はアドレス0x5000_0000、可逆圧縮指示データはアドレス0x6000_0000と設定する。
次に、ステップS122において、DMA destination 動作設定を行う。
ここでは、処理後の画像データを、DRAMのどの位置(アドレス)に保存するかを指定する。
処理後の画像データは、0x7000_0000に格納するよう指定する。サイズは圧縮前の画像データの値から主走査方向100画素、副走査方向100ラインとして設定する。
CPUによる動作設定が完了すると、ステップS123において、CPUによってDMAの起動を行う。
DMA起動指示があると、DMAは、処理すべきデータを要求する処理を、メモリコントローラ2に対して開始する。
ステップS124において、DMAはまず、非可逆圧縮データ、可逆圧縮画像データ、圧縮指示データをDRAMから読み込み、各SRAMに保存する。
非可逆圧縮画像データ・圧縮指示データのSRAMへの書き込みが完了すると、ステップS125において、DMAモジュールから各伸張コアに対して完了通知が出力される。
画像データを伸張する非可逆伸張コアと指示データを伸張する可逆伸張コアは、完了通知を受けて、伸張処理を開始する。
伸張処理したデータはステップS126において画像データはライトバッファSRAMへ、指示データは画像結合ブロックへ転送する。
画像データ格納SRAMに保存する画像データが全て処理を完了すると、DMA111はメモリに対して画像データ書き込みを行う(S128)。
ステップS129において、DMAによるデータ読み込みから書き込みまでの処理を全てのデータについて画像データ処理が完了するまで繰り返し、完了するとステップS130において、CPU1に対して終了通知を行う。
このように、1つのDMA111によって、各伸張処理が同時並行的に実行することが可能なのは、圧縮方式に関わらず、圧縮処理を矩形データ毎に行っているためである。
このように、図29および図30の構成を用いて伸張処理を行った場合、図21から図28に示した従来技術の構成により伸張処理を行った場合に比べて、DRAMへのアクセス量を、40%程度減少させることができる。
また、伸張処理の回路構成についてもDMAの回路構成は、30万ゲート程度なので、図21などに示した従来の回路構成に比べて、30万ゲート程度回路規模を削減することができる。
2 インターラプトコントローラ
3 メモリコントローラ
7 HDDコントローラ
8 画像処理モジュール
9 指示データ生成モジュール
11 圧縮処理モジュール
11−1 非可逆圧縮コア
11−2 可逆圧縮コア
11−3R 可逆圧縮コア(R成分)
11−3G 可逆圧縮コア(G成分)
11−3B 可逆圧縮コア(B成分)
12 DMA7
13 SRAM
14 アービタ
15 データ置換モジュール
101 伸張処理モジュール
101−1 非可逆伸張コア
101−2 可逆伸張コア(R,G,B)
101−3 可逆伸張コア
111 DMA
112 SRAM
Claims (5)
- 圧縮前データを記憶した記憶部と、
圧縮前データの可逆圧縮および非可逆圧縮を行う圧縮処理部と、
前記記憶部に対して、前記圧縮前データの読み出しと、前記圧縮処理部によって圧縮された圧縮後データの書き込みとを行うメモリコントローラと、
前記記憶部に記憶された圧縮前データを前記圧縮処理部へ転送する制御を行う制御部とを備え、
前記圧縮処理部は、1つのDMAを備え、可逆圧縮と非可逆圧縮とを同時に実行し、
前記制御部は、前記DMAによって、圧縮前データのうち、主走査ライン方向の所定数の画素と副走査ライン方向の所定数の画素からなる矩形領域内の圧縮前データを、順次矩形領域ごとに記憶部から圧縮処理部へ転送させ、
前記圧縮処理部は、前記圧縮前データを可逆圧縮する場合、1つの矩形領域内においては、1つの主走査ライン上の圧縮前データを圧縮した後、副走査ライン方向に移動して、次の主走査ライン上の圧縮前データを圧縮する処理を繰り返して行い、前記圧縮前データを非可逆圧縮する場合、矩形単位で圧縮処理を行うことを特徴とする画像処理装置。 - 前記記憶部に記憶された圧縮すべき圧縮前データは、画像データと、各画像データの画素ごとに対応付けられ、かつ可逆圧縮および非可逆圧縮のうちいずれを実行すべきかを示す指示データとからなり、
前記画像データおよび指示データは、前記DMAにより前記矩形領域ごとに、記憶部から圧縮処理部へ転送され、圧縮処理部は、転送された指示データを可逆圧縮し、転送された画像データに対して対応する指示データに基づいて可逆圧縮または非可逆圧縮を実行することを特徴とする請求項1の画像処理装置。 - 前記圧縮処理部は、アクセス調停部をさらに備え、可逆圧縮すべき画像データと、非可逆圧縮すべき画像データとを区別して圧縮するために、前記DMAによって前記記憶部から取得された画像データに対して、前記アクセス調停部が、画像データを区別するための置換処理を時分割で行うことを特徴とする請求項2の画像処理装置。
- 前記圧縮処理部は、指示データの可逆圧縮を行う第1圧縮コアと、非可逆圧縮を行うべき画像データに対して非可逆圧縮を行う第2圧縮コアと、可逆圧縮を行うべき画像データに対して可逆圧縮を行う第3圧縮コアとを備え、
各圧縮コアは、それぞれ与えられた前記矩形領域ごとの指示データまたは画像データに対して圧縮処理を実行することを特徴とする請求項3の画像処理装置。 - 圧縮された圧縮後データの可逆伸張および非可逆伸張を行う伸張処理部をさらに備え、伸張処理部は、1つのDMAと、
前記圧縮後データのうち指示データの可逆伸張処理を行う第1可逆伸張コアと、
前記圧縮後データのうち画像データに対して可逆伸張および非可逆伸張を行う第2可逆伸張コアと、非可逆伸張コアとを備えたことを特徴とする請求項1から4のいずれかに記載の画像処理装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009227443A JP4991816B2 (ja) | 2009-09-30 | 2009-09-30 | 画像処理装置 |
CN2010105023406A CN102036069A (zh) | 2009-09-30 | 2010-09-29 | 图像处理装置 |
US12/893,918 US20110075943A1 (en) | 2009-09-30 | 2010-09-29 | image processing apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009227443A JP4991816B2 (ja) | 2009-09-30 | 2009-09-30 | 画像処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011077837A JP2011077837A (ja) | 2011-04-14 |
JP4991816B2 true JP4991816B2 (ja) | 2012-08-01 |
Family
ID=43780478
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009227443A Active JP4991816B2 (ja) | 2009-09-30 | 2009-09-30 | 画像処理装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20110075943A1 (ja) |
JP (1) | JP4991816B2 (ja) |
CN (1) | CN102036069A (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6117495B2 (ja) * | 2012-08-08 | 2017-04-19 | 株式会社メガチップス | 画像処理装置 |
US9734598B2 (en) * | 2013-01-15 | 2017-08-15 | Microsoft Technology Licensing, Llc | Engine for streaming virtual textures |
US9503744B2 (en) * | 2013-01-22 | 2016-11-22 | Vixs Systems, Inc. | Video processor with random access to compressed frame buffer and methods for use therewith |
EP2757794A1 (en) * | 2013-01-22 | 2014-07-23 | ViXS Systems Inc. | Video processor with frame buffer compression and methods for use therewith |
US20140204107A1 (en) * | 2013-01-22 | 2014-07-24 | Vixs Systems, Inc. | Video processor with frame buffer compression and methods for use therewith |
JP6203515B2 (ja) * | 2013-03-29 | 2017-09-27 | 株式会社メガチップス | 画像処理装置 |
US20140344486A1 (en) * | 2013-05-20 | 2014-11-20 | Advanced Micro Devices, Inc. | Methods and apparatus for storing and delivering compressed data |
US9928452B2 (en) * | 2015-06-05 | 2018-03-27 | Canon Kabushiki Kaisha | Image decoding apparatus and method therefor |
JP6675253B2 (ja) * | 2015-06-05 | 2020-04-01 | キヤノン株式会社 | 画像復号装置およびその方法、並びに、画像処理装置 |
CN107318021B (zh) * | 2017-06-22 | 2020-10-27 | 长沙市极云网络科技有限公司 | 一种远程显示的数据处理方法及*** |
CN107318020B (zh) * | 2017-06-22 | 2020-10-27 | 长沙市极云网络科技有限公司 | 远程显示的数据处理方法及*** |
JP6775558B2 (ja) * | 2018-09-18 | 2020-10-28 | キヤノン株式会社 | 画像伸長装置及びその制御方法及びプログラム |
CN110555326B (zh) * | 2019-09-19 | 2022-10-21 | 福州符号信息科技有限公司 | 基于多核处理器的条码解码方法及其*** |
CN111126589B (zh) * | 2019-12-31 | 2022-05-20 | 昆仑芯(北京)科技有限公司 | 神经网络数据处理装置、方法和电子设备 |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07200386A (ja) * | 1993-12-28 | 1995-08-04 | Toshiba Corp | 共有メモリのアクセス制御装置および画像形成装置 |
JPH0898034A (ja) * | 1994-09-28 | 1996-04-12 | Fuji Xerox Co Ltd | 画像データ処理装置 |
JPH09300743A (ja) * | 1996-05-09 | 1997-11-25 | Canon Inc | 画像出力装置及び画像出力方法 |
JPH10257223A (ja) * | 1997-03-12 | 1998-09-25 | Minolta Co Ltd | デジタル複写機 |
US5915079A (en) * | 1997-06-17 | 1999-06-22 | Hewlett-Packard Company | Multi-path data processing pipeline |
US5852742A (en) * | 1997-06-17 | 1998-12-22 | Hewlett-Packard Company | Configurable data processing pipeline |
JP3376878B2 (ja) * | 1997-09-19 | 2003-02-10 | ミノルタ株式会社 | デジタル複写機 |
KR19990043773A (ko) * | 1997-11-29 | 1999-06-15 | 정선종 | 직접 메모리 액세스 제어기 |
JP3296780B2 (ja) * | 1998-05-11 | 2002-07-02 | 三洋電機株式会社 | ディジタルカメラ |
US6198850B1 (en) * | 1998-06-12 | 2001-03-06 | Xerox Corporation | System and method for segmentation dependent lossy and lossless compression for higher quality |
US6791625B1 (en) * | 1998-12-15 | 2004-09-14 | Matsushita Electric Industrial Co., Ltd. | Video processing apparatus for performing address generation and control, and method therefor |
US6804401B2 (en) * | 2000-05-12 | 2004-10-12 | Xerox Corporation | Method for compressing digital documents with control of image quality subject to multiple compression rate constraints |
US7936814B2 (en) * | 2002-03-28 | 2011-05-03 | International Business Machines Corporation | Cascaded output for an encoder system using multiple encoders |
US7085420B2 (en) * | 2002-06-28 | 2006-08-01 | Microsoft Corporation | Text detection in continuous tone image segments |
JP2005244748A (ja) * | 2004-02-27 | 2005-09-08 | Fuji Xerox Co Ltd | 画像処理方法及び画像処理装置 |
JP4101260B2 (ja) * | 2005-09-01 | 2008-06-18 | キヤノン株式会社 | 画像処理装置および画像処理方法 |
KR100723505B1 (ko) * | 2005-10-06 | 2007-05-30 | 삼성전자주식회사 | 하이브리드 방식의 영상 데이터 처리 시스템 및 영상데이터 처리 방법 |
CN100378696C (zh) * | 2005-12-22 | 2008-04-02 | 北京中星微电子有限公司 | 音频处理器及其控制方法 |
CN101170688B (zh) * | 2007-11-26 | 2010-12-01 | 电子科技大学 | 一种宏块模式的快速选择方法 |
JP5083170B2 (ja) * | 2008-10-23 | 2012-11-28 | 富士ゼロックス株式会社 | 符号化装置、復号装置、画像形成装置、及びプログラム。 |
US8566515B2 (en) * | 2009-01-12 | 2013-10-22 | Maxim Integrated Products, Inc. | Memory subsystem |
JP2012109744A (ja) * | 2010-11-16 | 2012-06-07 | Canon Inc | 画像圧縮装置、画像圧縮方法、コンピュータプログラム |
-
2009
- 2009-09-30 JP JP2009227443A patent/JP4991816B2/ja active Active
-
2010
- 2010-09-29 CN CN2010105023406A patent/CN102036069A/zh active Pending
- 2010-09-29 US US12/893,918 patent/US20110075943A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
CN102036069A (zh) | 2011-04-27 |
US20110075943A1 (en) | 2011-03-31 |
JP2011077837A (ja) | 2011-04-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4991816B2 (ja) | 画像処理装置 | |
JP4789753B2 (ja) | 画像データバッファ装置、画像転送処理システム、及び画像データバッファ方法 | |
US9509992B2 (en) | Video image compression/decompression device | |
JP2009272724A (ja) | ビデオ符号化・復号化装置 | |
US20170365033A1 (en) | Image processing device | |
WO2024074012A1 (zh) | 视频传输控制方法、装置、设备及非易失性可读存储介质 | |
JPH03174665A (ja) | 画像処理装置 | |
CN114286035A (zh) | 图像采集卡、图像采集方法及图像采集*** | |
JP2009098822A (ja) | データ処理装置及び共有メモリのアクセス方法 | |
KR102619668B1 (ko) | 슬라이스 업데이트 맵을 이용하는 장치 및 방법 | |
US20110010472A1 (en) | Graphic accelerator and graphic accelerating method | |
KR101615466B1 (ko) | 비디오 분석 및 인코딩을 위한 복수의 비디오 채널의 캡쳐 | |
JP2007199815A (ja) | メモリ制御装置およびメモリ制御方法 | |
US20050047510A1 (en) | Data processing device for MPEG | |
JP5526641B2 (ja) | メモリコントローラ | |
JP2011166213A (ja) | 画像処理装置 | |
JP3772569B2 (ja) | 画像処理装置および画像処理方法 | |
US20130329137A1 (en) | Video Encoding in Video Analytics | |
TWI603616B (zh) | 晶片內/晶片外記憶體管理 | |
JP2010073210A (ja) | 画像処理装置 | |
JP2017117145A (ja) | 半導体装置、データ処理システム及び半導体装置の制御方法 | |
JP2007201705A (ja) | 画像処理装置、画像処理方法、プログラム及びコンピュータ読み取り可能な記録媒体 | |
JPH0488749A (ja) | 画像処理装置 | |
JP5587029B2 (ja) | 画像処理装置および画像処理装置の制御方法 | |
JP4906097B2 (ja) | メモリインターフェイスユニットおよびメモリユニット |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110616 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110628 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110823 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120410 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120507 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4991816 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150511 Year of fee payment: 3 |